lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMFrameLowering.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/LLVMContext.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/RegisterScavenging.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetFrameLowering.h"
  37 #include "llvm/Target/TargetMachine.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/BitVector.h"
  40 #include "llvm/ADT/SmallVector.h"
  41 #include "llvm/Support/CommandLine.h"
  42
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 ForceAllBaseRegAlloc("arm-force-base-reg-alloc", cl::Hidden, cl::init(false),
  47           cl::desc("Force use of virtual base registers for stack load/store"));
  48 static cl::opt<bool>
  49 EnableLocalStackAlloc("enable-local-stack-alloc", cl::init(true), cl::Hidden,
  50           cl::desc("Enable pre-regalloc stack frame index allocation"));
  51 static cl::opt<bool>
  52 EnableBasePointer("arm-use-base-pointer", cl::Hidden, cl::init(true),
  53           cl::desc("Enable use of a base pointer for complex stack frames"));
  54
  55 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
  56                                          const ARMSubtarget &sti)
  57   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  58     TII(tii), STI(sti),
  59     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11),
  60     BasePtr(ARM::R6) {
  61 }
  62
  63 const unsigned*
  64 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
  65   static const unsigned CalleeSavedRegs[] = {
  66     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
  67     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
  68
  69     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
  70     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
  71     0
  72   };
  73
  74   static const unsigned DarwinCalleeSavedRegs[] = {
  75     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
  76     // register.
  77     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
  78     ARM::R11, ARM::R10, ARM::R8,
  79
  80     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
  81     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
  82     0
  83   };
  84   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
  85 }
  86
  87 BitVector ARMBaseRegisterInfo::
  88 getReservedRegs(const MachineFunction &MF) const {
  89   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
  90
  91   // FIXME: avoid re-calculating this every time.
  92   BitVector Reserved(getNumRegs());
  93   Reserved.set(ARM::SP);
  94   Reserved.set(ARM::PC);
  95   Reserved.set(ARM::FPSCR);
  96   if (TFI->hasFP(MF))
  97     Reserved.set(FramePtr);
  98   if (hasBasePointer(MF))
  99     Reserved.set(BasePtr);
 100   // Some targets reserve R9.
 101   if (STI.isR9Reserved())
 102     Reserved.set(ARM::R9);
 103   return Reserved;
 104 }
 105
 106 bool ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF,
 107                                         unsigned Reg) const {
 108   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 109
 110   switch (Reg) {
 111   default: break;
 112   case ARM::SP:
 113   case ARM::PC:
 114     return true;
 115   case ARM::R6:
 116     if (hasBasePointer(MF))
 117       return true;
 118     break;
 119   case ARM::R7:
 120   case ARM::R11:
 121     if (FramePtr == Reg && TFI->hasFP(MF))
 122       return true;
 123     break;
 124   case ARM::R9:
 125     return STI.isR9Reserved();
 126   }
 127
 128   return false;
 129 }
 130
 131 const TargetRegisterClass *
 132 ARMBaseRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 133                                               const TargetRegisterClass *B,
 134                                               unsigned SubIdx) const {
 135   switch (SubIdx) {
 136   default: return 0;
 137   case ARM::ssub_0:
 138   case ARM::ssub_1:
 139   case ARM::ssub_2:
 140   case ARM::ssub_3: {
 141     // S sub-registers.
 142     if (A->getSize() == 8) {
 143       if (B == &ARM::SPR_8RegClass)
 144         return &ARM::DPR_8RegClass;
 145       assert(B == &ARM::SPRRegClass && "Expecting SPR register class!");
 146       if (A == &ARM::DPR_8RegClass)
 147         return A;
 148       return &ARM::DPR_VFP2RegClass;
 149     }
 150
 151     if (A->getSize() == 16) {
 152       if (B == &ARM::SPR_8RegClass)
 153         return &ARM::QPR_8RegClass;
 154       return &ARM::QPR_VFP2RegClass;
 155     }
 156
 157     if (A->getSize() == 32) {
 158       if (B == &ARM::SPR_8RegClass)
 159         return 0;  // Do not allow coalescing!
 160       return &ARM::QQPR_VFP2RegClass;
 161     }
 162
 163     assert(A->getSize() == 64 && "Expecting a QQQQ register class!");
 164     return 0;  // Do not allow coalescing!
 165   }
 166   case ARM::dsub_0:
 167   case ARM::dsub_1:
 168   case ARM::dsub_2:
 169   case ARM::dsub_3: {
 170     // D sub-registers.
 171     if (A->getSize() == 16) {
 172       if (B == &ARM::DPR_VFP2RegClass)
 173         return &ARM::QPR_VFP2RegClass;
 174       if (B == &ARM::DPR_8RegClass)
 175         return 0;  // Do not allow coalescing!
 176       return A;
 177     }
 178
 179     if (A->getSize() == 32) {
 180       if (B == &ARM::DPR_VFP2RegClass)
 181         return &ARM::QQPR_VFP2RegClass;
 182       if (B == &ARM::DPR_8RegClass)
 183         return 0;  // Do not allow coalescing!
 184       return A;
 185     }
 186
 187     assert(A->getSize() == 64 && "Expecting a QQQQ register class!");
 188     if (B != &ARM::DPRRegClass)
 189       return 0;  // Do not allow coalescing!
 190     return A;
 191   }
 192   case ARM::dsub_4:
 193   case ARM::dsub_5:
 194   case ARM::dsub_6:
 195   case ARM::dsub_7: {
 196     // D sub-registers of QQQQ registers.
 197     if (A->getSize() == 64 && B == &ARM::DPRRegClass)
 198       return A;
 199     return 0;  // Do not allow coalescing!
 200   }
 201
 202   case ARM::qsub_0:
 203   case ARM::qsub_1: {
 204     // Q sub-registers.
 205     if (A->getSize() == 32) {
 206       if (B == &ARM::QPR_VFP2RegClass)
 207         return &ARM::QQPR_VFP2RegClass;
 208       if (B == &ARM::QPR_8RegClass)
 209         return 0;  // Do not allow coalescing!
 210       return A;
 211     }
 212
 213     assert(A->getSize() == 64 && "Expecting a QQQQ register class!");
 214     if (B == &ARM::QPRRegClass)
 215       return A;
 216     return 0;  // Do not allow coalescing!
 217   }
 218   case ARM::qsub_2:
 219   case ARM::qsub_3: {
 220     // Q sub-registers of QQQQ registers.
 221     if (A->getSize() == 64 && B == &ARM::QPRRegClass)
 222       return A;
 223     return 0;  // Do not allow coalescing!
 224   }
 225   }
 226   return 0;
 227 }
 228
 229 bool
 230 ARMBaseRegisterInfo::canCombineSubRegIndices(const TargetRegisterClass *RC,
 231                                           SmallVectorImpl<unsigned> &SubIndices,
 232                                           unsigned &NewSubIdx) const {
 233
 234   unsigned Size = RC->getSize() * 8;
 235   if (Size < 6)
 236     return 0;
 237
 238   NewSubIdx = 0;  // Whole register.
 239   unsigned NumRegs = SubIndices.size();
 240   if (NumRegs == 8) {
 241     // 8 D registers -> 1 QQQQ register.
 242     return (Size == 512 &&
 243             SubIndices[0] == ARM::dsub_0 &&
 244             SubIndices[1] == ARM::dsub_1 &&
 245             SubIndices[2] == ARM::dsub_2 &&
 246             SubIndices[3] == ARM::dsub_3 &&
 247             SubIndices[4] == ARM::dsub_4 &&
 248             SubIndices[5] == ARM::dsub_5 &&
 249             SubIndices[6] == ARM::dsub_6 &&
 250             SubIndices[7] == ARM::dsub_7);
 251   } else if (NumRegs == 4) {
 252     if (SubIndices[0] == ARM::qsub_0) {
 253       // 4 Q registers -> 1 QQQQ register.
 254       return (Size == 512 &&
 255               SubIndices[1] == ARM::qsub_1 &&
 256               SubIndices[2] == ARM::qsub_2 &&
 257               SubIndices[3] == ARM::qsub_3);
 258     } else if (SubIndices[0] == ARM::dsub_0) {
 259       // 4 D registers -> 1 QQ register.
 260       if (Size >= 256 &&
 261           SubIndices[1] == ARM::dsub_1 &&
 262           SubIndices[2] == ARM::dsub_2 &&
 263           SubIndices[3] == ARM::dsub_3) {
 264         if (Size == 512)
 265           NewSubIdx = ARM::qqsub_0;
 266         return true;
 267       }
 268     } else if (SubIndices[0] == ARM::dsub_4) {
 269       // 4 D registers -> 1 QQ register (2nd).
 270       if (Size == 512 &&
 271           SubIndices[1] == ARM::dsub_5 &&
 272           SubIndices[2] == ARM::dsub_6 &&
 273           SubIndices[3] == ARM::dsub_7) {
 274         NewSubIdx = ARM::qqsub_1;
 275         return true;
 276       }
 277     } else if (SubIndices[0] == ARM::ssub_0) {
 278       // 4 S registers -> 1 Q register.
 279       if (Size >= 128 &&
 280           SubIndices[1] == ARM::ssub_1 &&
 281           SubIndices[2] == ARM::ssub_2 &&
 282           SubIndices[3] == ARM::ssub_3) {
 283         if (Size >= 256)
 284           NewSubIdx = ARM::qsub_0;
 285         return true;
 286       }
 287     }
 288   } else if (NumRegs == 2) {
 289     if (SubIndices[0] == ARM::qsub_0) {
 290       // 2 Q registers -> 1 QQ register.
 291       if (Size >= 256 && SubIndices[1] == ARM::qsub_1) {
 292         if (Size == 512)
 293           NewSubIdx = ARM::qqsub_0;
 294         return true;
 295       }
 296     } else if (SubIndices[0] == ARM::qsub_2) {
 297       // 2 Q registers -> 1 QQ register (2nd).
 298       if (Size == 512 && SubIndices[1] == ARM::qsub_3) {
 299         NewSubIdx = ARM::qqsub_1;
 300         return true;
 301       }
 302     } else if (SubIndices[0] == ARM::dsub_0) {
 303       // 2 D registers -> 1 Q register.
 304       if (Size >= 128 && SubIndices[1] == ARM::dsub_1) {
 305         if (Size >= 256)
 306           NewSubIdx = ARM::qsub_0;
 307         return true;
 308       }
 309     } else if (SubIndices[0] == ARM::dsub_2) {
 310       // 2 D registers -> 1 Q register (2nd).
 311       if (Size >= 256 && SubIndices[1] == ARM::dsub_3) {
 312         NewSubIdx = ARM::qsub_1;
 313         return true;
 314       }
 315     } else if (SubIndices[0] == ARM::dsub_4) {
 316       // 2 D registers -> 1 Q register (3rd).
 317       if (Size == 512 && SubIndices[1] == ARM::dsub_5) {
 318         NewSubIdx = ARM::qsub_2;
 319         return true;
 320       }
 321     } else if (SubIndices[0] == ARM::dsub_6) {
 322       // 2 D registers -> 1 Q register (3rd).
 323       if (Size == 512 && SubIndices[1] == ARM::dsub_7) {
 324         NewSubIdx = ARM::qsub_3;
 325         return true;
 326       }
 327     } else if (SubIndices[0] == ARM::ssub_0) {
 328       // 2 S registers -> 1 D register.
 329       if (SubIndices[1] == ARM::ssub_1) {
 330         if (Size >= 128)
 331           NewSubIdx = ARM::dsub_0;
 332         return true;
 333       }
 334     } else if (SubIndices[0] == ARM::ssub_2) {
 335       // 2 S registers -> 1 D register (2nd).
 336       if (Size >= 128 && SubIndices[1] == ARM::ssub_3) {
 337         NewSubIdx = ARM::dsub_1;
 338         return true;
 339       }
 340     }
 341   }
 342   return false;
 343 }
 344
 345 const TargetRegisterClass*
 346 ARMBaseRegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC)
 347                                                                          const {
 348   const TargetRegisterClass *Super = RC;
 349   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 350   do {
 351     switch (Super->getID()) {
 352     case ARM::GPRRegClassID:
 353     case ARM::SPRRegClassID:
 354     case ARM::DPRRegClassID:
 355     case ARM::QPRRegClassID:
 356     case ARM::QQPRRegClassID:
 357     case ARM::QQQQPRRegClassID:
 358       return Super;
 359     }
 360     Super = *I++;
 361   } while (Super);
 362   return RC;
 363 }
 364
 365 const TargetRegisterClass *
 366 ARMBaseRegisterInfo::getPointerRegClass(unsigned Kind) const {
 367   return ARM::GPRRegisterClass;
 368 }
 369
 370 unsigned
 371 ARMBaseRegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 372                                          MachineFunction &MF) const {
 373   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 374
 375   switch (RC->getID()) {
 376   default:
 377     return 0;
 378   case ARM::tGPRRegClassID:
 379     return TFI->hasFP(MF) ? 4 : 5;
 380   case ARM::GPRRegClassID: {
 381     unsigned FP = TFI->hasFP(MF) ? 1 : 0;
 382     return 10 - FP - (STI.isR9Reserved() ? 1 : 0);
 383   }
 384   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 385   case ARM::DPRRegClassID:
 386     return 32 - 10;
 387   }
 388 }
 389
 390 /// getRawAllocationOrder - Returns the register allocation order for a
 391 /// specified register class with a target-dependent hint.
 392 ArrayRef<unsigned>
 393 ARMBaseRegisterInfo::getRawAllocationOrder(const TargetRegisterClass *RC,
 394                                            unsigned HintType, unsigned HintReg,
 395                                            const MachineFunction &MF) const {
 396   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 397   // Alternative register allocation orders when favoring even / odd registers
 398   // of register pairs.
 399
 400   // No FP, R9 is available.
 401   static const unsigned GPREven1[] = {
 402     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 403     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 404     ARM::R9, ARM::R11
 405   };
 406   static const unsigned GPROdd1[] = {
 407     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 408     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 409     ARM::R8, ARM::R10
 410   };
 411
 412   // FP is R7, R9 is available.
 413   static const unsigned GPREven2[] = {
 414     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 415     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 416     ARM::R9, ARM::R11
 417   };
 418   static const unsigned GPROdd2[] = {
 419     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 420     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 421     ARM::R8, ARM::R10
 422   };
 423
 424   // FP is R11, R9 is available.
 425   static const unsigned GPREven3[] = {
 426     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 427     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 428     ARM::R9
 429   };
 430   static const unsigned GPROdd3[] = {
 431     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 432     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 433     ARM::R8
 434   };
 435
 436   // No FP, R9 is not available.
 437   static const unsigned GPREven4[] = {
 438     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 439     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 440     ARM::R11
 441   };
 442   static const unsigned GPROdd4[] = {
 443     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 444     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 445     ARM::R10
 446   };
 447
 448   // FP is R7, R9 is not available.
 449   static const unsigned GPREven5[] = {
 450     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 451     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 452     ARM::R11
 453   };
 454   static const unsigned GPROdd5[] = {
 455     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 456     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 457     ARM::R10
 458   };
 459
 460   // FP is R11, R9 is not available.
 461   static const unsigned GPREven6[] = {
 462     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 463     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 464   };
 465   static const unsigned GPROdd6[] = {
 466     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 467     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 468   };
 469
 470   // We only support even/odd hints for GPR and rGPR.
 471   if (RC != ARM::GPRRegisterClass && RC != ARM::rGPRRegisterClass)
 472     return RC->getRawAllocationOrder(MF);
 473
 474   if (HintType == ARMRI::RegPairEven) {
 475     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 476       // It's no longer possible to fulfill this hint. Return the default
 477       // allocation order.
 478       return RC->getRawAllocationOrder(MF);
 479
 480     if (!TFI->hasFP(MF)) {
 481       if (!STI.isR9Reserved())
 482         return ArrayRef<unsigned>(GPREven1);
 483       else
 484         return ArrayRef<unsigned>(GPREven4);
 485     } else if (FramePtr == ARM::R7) {
 486       if (!STI.isR9Reserved())
 487         return ArrayRef<unsigned>(GPREven2);
 488       else
 489         return ArrayRef<unsigned>(GPREven5);
 490     } else { // FramePtr == ARM::R11
 491       if (!STI.isR9Reserved())
 492         return ArrayRef<unsigned>(GPREven3);
 493       else
 494         return ArrayRef<unsigned>(GPREven6);
 495     }
 496   } else if (HintType == ARMRI::RegPairOdd) {
 497     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 498       // It's no longer possible to fulfill this hint. Return the default
 499       // allocation order.
 500       return RC->getRawAllocationOrder(MF);
 501
 502     if (!TFI->hasFP(MF)) {
 503       if (!STI.isR9Reserved())
 504         return ArrayRef<unsigned>(GPROdd1);
 505       else
 506         return ArrayRef<unsigned>(GPROdd4);
 507     } else if (FramePtr == ARM::R7) {
 508       if (!STI.isR9Reserved())
 509         return ArrayRef<unsigned>(GPROdd2);
 510       else
 511         return ArrayRef<unsigned>(GPROdd5);
 512     } else { // FramePtr == ARM::R11
 513       if (!STI.isR9Reserved())
 514         return ArrayRef<unsigned>(GPROdd3);
 515       else
 516         return ArrayRef<unsigned>(GPROdd6);
 517     }
 518   }
 519   return RC->getRawAllocationOrder(MF);
 520 }
 521
 522 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 523 /// to a physical register. Returns the physical register if it is successful.
 524 unsigned
 525 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 526                                          const MachineFunction &MF) const {
 527   if (Reg == 0 || !isPhysicalRegister(Reg))
 528     return 0;
 529   if (Type == 0)
 530     return Reg;
 531   else if (Type == (unsigned)ARMRI::RegPairOdd)
 532     // Odd register.
 533     return getRegisterPairOdd(Reg, MF);
 534   else if (Type == (unsigned)ARMRI::RegPairEven)
 535     // Even register.
 536     return getRegisterPairEven(Reg, MF);
 537   return 0;
 538 }
 539
 540 void
 541 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 542                                         MachineFunction &MF) const {
 543   MachineRegisterInfo *MRI = &MF.getRegInfo();
 544   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 545   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 546        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 547       TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 548     // If 'Reg' is one of the even / odd register pair and it's now changed
 549     // (e.g. coalesced) into a different register. The other register of the
 550     // pair allocation hint must be updated to reflect the relationship
 551     // change.
 552     unsigned OtherReg = Hint.second;
 553     Hint = MRI->getRegAllocationHint(OtherReg);
 554     if (Hint.second == Reg)
 555       // Make sure the pair has not already divorced.
 556       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 557   }
 558 }
 559
 560 bool
 561 ARMBaseRegisterInfo::avoidWriteAfterWrite(const TargetRegisterClass *RC) const {
 562   // CortexA9 has a Write-after-write hazard for NEON registers.
 563   if (!STI.isCortexA9())
 564     return false;
 565
 566   switch (RC->getID()) {
 567   case ARM::DPRRegClassID:
 568   case ARM::DPR_8RegClassID:
 569   case ARM::DPR_VFP2RegClassID:
 570   case ARM::QPRRegClassID:
 571   case ARM::QPR_8RegClassID:
 572   case ARM::QPR_VFP2RegClassID:
 573   case ARM::SPRRegClassID:
 574   case ARM::SPR_8RegClassID:
 575     // Avoid reusing S, D, and Q registers.
 576     // Don't increase register pressure for QQ and QQQQ.
 577     return true;
 578   default:
 579     return false;
 580   }
 581 }
 582
 583 bool ARMBaseRegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 584   const MachineFrameInfo *MFI = MF.getFrameInfo();
 585   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 586
 587   if (!EnableBasePointer)
 588     return false;
 589
 590   if (needsStackRealignment(MF) && MFI->hasVarSizedObjects())
 591     return true;
 592
 593   // Thumb has trouble with negative offsets from the FP. Thumb2 has a limited
 594   // negative range for ldr/str (255), and thumb1 is positive offsets only.
 595   // It's going to be better to use the SP or Base Pointer instead. When there
 596   // are variable sized objects, we can't reference off of the SP, so we
 597   // reserve a Base Pointer.
 598   if (AFI->isThumbFunction() && MFI->hasVarSizedObjects()) {
 599     // Conservatively estimate whether the negative offset from the frame
 600     // pointer will be sufficient to reach. If a function has a smallish
 601     // frame, it's less likely to have lots of spills and callee saved
 602     // space, so it's all more likely to be within range of the frame pointer.
 603     // If it's wrong, the scavenger will still enable access to work, it just
 604     // won't be optimal.
 605     if (AFI->isThumb2Function() && MFI->getLocalFrameSize() < 128)
 606       return false;
 607     return true;
 608   }
 609
 610   return false;
 611 }
 612
 613 bool ARMBaseRegisterInfo::canRealignStack(const MachineFunction &MF) const {
 614   const MachineFrameInfo *MFI = MF.getFrameInfo();
 615   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 616   // We can't realign the stack if:
 617   // 1. Dynamic stack realignment is explicitly disabled,
 618   // 2. This is a Thumb1 function (it's not useful, so we don't bother), or
 619   // 3. There are VLAs in the function and the base pointer is disabled.
 620   return (RealignStack && !AFI->isThumb1OnlyFunction() &&
 621           (!MFI->hasVarSizedObjects() || EnableBasePointer));
 622 }
 623
 624 bool ARMBaseRegisterInfo::
 625 needsStackRealignment(const MachineFunction &MF) const {
 626   const MachineFrameInfo *MFI = MF.getFrameInfo();
 627   const Function *F = MF.getFunction();
 628   unsigned StackAlign = MF.getTarget().getFrameLowering()->getStackAlignment();
 629   bool requiresRealignment = ((MFI->getLocalFrameMaxAlign() > StackAlign) ||
 630                                F->hasFnAttr(Attribute::StackAlignment));
 631
 632   return requiresRealignment && canRealignStack(MF);
 633 }
 634
 635 bool ARMBaseRegisterInfo::
 636 cannotEliminateFrame(const MachineFunction &MF) const {
 637   const MachineFrameInfo *MFI = MF.getFrameInfo();
 638   if (DisableFramePointerElim(MF) && MFI->adjustsStack())
 639     return true;
 640   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken()
 641     || needsStackRealignment(MF);
 642 }
 643
 644 unsigned ARMBaseRegisterInfo::getRARegister() const {
 645   return ARM::LR;
 646 }
 647
 648 unsigned
 649 ARMBaseRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 650   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 651
 652   if (TFI->hasFP(MF))
 653     return FramePtr;
 654   return ARM::SP;
 655 }
 656
 657 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 658   llvm_unreachable("What is the exception register");
 659   return 0;
 660 }
 661
 662 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 663   llvm_unreachable("What is the exception handler register");
 664   return 0;
 665 }
 666
 667 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 668   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 669 }
 670
 671 int ARMBaseRegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 672   return ARMGenRegisterInfo::getLLVMRegNumFull(DwarfRegNo,0);
 673 }
 674
 675 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 676                                               const MachineFunction &MF) const {
 677   switch (Reg) {
 678   default: break;
 679   // Return 0 if either register of the pair is a special register.
 680   // So no R12, etc.
 681   case ARM::R1:
 682     return ARM::R0;
 683   case ARM::R3:
 684     return ARM::R2;
 685   case ARM::R5:
 686     return ARM::R4;
 687   case ARM::R7:
 688     return (isReservedReg(MF, ARM::R7) || isReservedReg(MF, ARM::R6))
 689       ? 0 : ARM::R6;
 690   case ARM::R9:
 691     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 692   case ARM::R11:
 693     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 694
 695   case ARM::S1:
 696     return ARM::S0;
 697   case ARM::S3:
 698     return ARM::S2;
 699   case ARM::S5:
 700     return ARM::S4;
 701   case ARM::S7:
 702     return ARM::S6;
 703   case ARM::S9:
 704     return ARM::S8;
 705   case ARM::S11:
 706     return ARM::S10;
 707   case ARM::S13:
 708     return ARM::S12;
 709   case ARM::S15:
 710     return ARM::S14;
 711   case ARM::S17:
 712     return ARM::S16;
 713   case ARM::S19:
 714     return ARM::S18;
 715   case ARM::S21:
 716     return ARM::S20;
 717   case ARM::S23:
 718     return ARM::S22;
 719   case ARM::S25:
 720     return ARM::S24;
 721   case ARM::S27:
 722     return ARM::S26;
 723   case ARM::S29:
 724     return ARM::S28;
 725   case ARM::S31:
 726     return ARM::S30;
 727
 728   case ARM::D1:
 729     return ARM::D0;
 730   case ARM::D3:
 731     return ARM::D2;
 732   case ARM::D5:
 733     return ARM::D4;
 734   case ARM::D7:
 735     return ARM::D6;
 736   case ARM::D9:
 737     return ARM::D8;
 738   case ARM::D11:
 739     return ARM::D10;
 740   case ARM::D13:
 741     return ARM::D12;
 742   case ARM::D15:
 743     return ARM::D14;
 744   case ARM::D17:
 745     return ARM::D16;
 746   case ARM::D19:
 747     return ARM::D18;
 748   case ARM::D21:
 749     return ARM::D20;
 750   case ARM::D23:
 751     return ARM::D22;
 752   case ARM::D25:
 753     return ARM::D24;
 754   case ARM::D27:
 755     return ARM::D26;
 756   case ARM::D29:
 757     return ARM::D28;
 758   case ARM::D31:
 759     return ARM::D30;
 760   }
 761
 762   return 0;
 763 }
 764
 765 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 766                                              const MachineFunction &MF) const {
 767   switch (Reg) {
 768   default: break;
 769   // Return 0 if either register of the pair is a special register.
 770   // So no R12, etc.
 771   case ARM::R0:
 772     return ARM::R1;
 773   case ARM::R2:
 774     return ARM::R3;
 775   case ARM::R4:
 776     return ARM::R5;
 777   case ARM::R6:
 778     return (isReservedReg(MF, ARM::R7) || isReservedReg(MF, ARM::R6))
 779       ? 0 : ARM::R7;
 780   case ARM::R8:
 781     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
 782   case ARM::R10:
 783     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
 784
 785   case ARM::S0:
 786     return ARM::S1;
 787   case ARM::S2:
 788     return ARM::S3;
 789   case ARM::S4:
 790     return ARM::S5;
 791   case ARM::S6:
 792     return ARM::S7;
 793   case ARM::S8:
 794     return ARM::S9;
 795   case ARM::S10:
 796     return ARM::S11;
 797   case ARM::S12:
 798     return ARM::S13;
 799   case ARM::S14:
 800     return ARM::S15;
 801   case ARM::S16:
 802     return ARM::S17;
 803   case ARM::S18:
 804     return ARM::S19;
 805   case ARM::S20:
 806     return ARM::S21;
 807   case ARM::S22:
 808     return ARM::S23;
 809   case ARM::S24:
 810     return ARM::S25;
 811   case ARM::S26:
 812     return ARM::S27;
 813   case ARM::S28:
 814     return ARM::S29;
 815   case ARM::S30:
 816     return ARM::S31;
 817
 818   case ARM::D0:
 819     return ARM::D1;
 820   case ARM::D2:
 821     return ARM::D3;
 822   case ARM::D4:
 823     return ARM::D5;
 824   case ARM::D6:
 825     return ARM::D7;
 826   case ARM::D8:
 827     return ARM::D9;
 828   case ARM::D10:
 829     return ARM::D11;
 830   case ARM::D12:
 831     return ARM::D13;
 832   case ARM::D14:
 833     return ARM::D15;
 834   case ARM::D16:
 835     return ARM::D17;
 836   case ARM::D18:
 837     return ARM::D19;
 838   case ARM::D20:
 839     return ARM::D21;
 840   case ARM::D22:
 841     return ARM::D23;
 842   case ARM::D24:
 843     return ARM::D25;
 844   case ARM::D26:
 845     return ARM::D27;
 846   case ARM::D28:
 847     return ARM::D29;
 848   case ARM::D30:
 849     return ARM::D31;
 850   }
 851
 852   return 0;
 853 }
 854
 855 /// emitLoadConstPool - Emits a load from constpool to materialize the
 856 /// specified immediate.
 857 void ARMBaseRegisterInfo::
 858 emitLoadConstPool(MachineBasicBlock &MBB,
 859                   MachineBasicBlock::iterator &MBBI,
 860                   DebugLoc dl,
 861                   unsigned DestReg, unsigned SubIdx, int Val,
 862                   ARMCC::CondCodes Pred,
 863                   unsigned PredReg, unsigned MIFlags) const {
 864   MachineFunction &MF = *MBB.getParent();
 865   MachineConstantPool *ConstantPool = MF.getConstantPool();
 866   const Constant *C =
 867         ConstantInt::get(Type::getInt32Ty(MF.getFunction()->getContext()), Val);
 868   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
 869
 870   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
 871     .addReg(DestReg, getDefRegState(true), SubIdx)
 872     .addConstantPoolIndex(Idx)
 873     .addImm(0).addImm(Pred).addReg(PredReg)
 874     .setMIFlags(MIFlags);
 875 }
 876
 877 bool ARMBaseRegisterInfo::
 878 requiresRegisterScavenging(const MachineFunction &MF) const {
 879   return true;
 880 }
 881
 882 bool ARMBaseRegisterInfo::
 883 requiresFrameIndexScavenging(const MachineFunction &MF) const {
 884   return true;
 885 }
 886
 887 bool ARMBaseRegisterInfo::
 888 requiresVirtualBaseRegisters(const MachineFunction &MF) const {
 889   return EnableLocalStackAlloc;
 890 }
 891
 892 static void
 893 emitSPUpdate(bool isARM,
 894              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 895              DebugLoc dl, const ARMBaseInstrInfo &TII,
 896              int NumBytes,
 897              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
 898   if (isARM)
 899     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
 900                             Pred, PredReg, TII);
 901   else
 902     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
 903                            Pred, PredReg, TII);
 904 }
 905
 906
 907 void ARMBaseRegisterInfo::
 908 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 909                               MachineBasicBlock::iterator I) const {
 910   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 911   if (!TFI->hasReservedCallFrame(MF)) {
 912     // If we have alloca, convert as follows:
 913     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 914     // ADJCALLSTACKUP   -> add, sp, sp, amount
 915     MachineInstr *Old = I;
 916     DebugLoc dl = Old->getDebugLoc();
 917     unsigned Amount = Old->getOperand(0).getImm();
 918     if (Amount != 0) {
 919       // We need to keep the stack aligned properly.  To do this, we round the
 920       // amount of space needed for the outgoing arguments up to the next
 921       // alignment boundary.
 922       unsigned Align = TFI->getStackAlignment();
 923       Amount = (Amount+Align-1)/Align*Align;
 924
 925       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 926       assert(!AFI->isThumb1OnlyFunction() &&
 927              "This eliminateCallFramePseudoInstr does not support Thumb1!");
 928       bool isARM = !AFI->isThumbFunction();
 929
 930       // Replace the pseudo instruction with a new instruction...
 931       unsigned Opc = Old->getOpcode();
 932       int PIdx = Old->findFirstPredOperandIdx();
 933       ARMCC::CondCodes Pred = (PIdx == -1)
 934         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(PIdx).getImm();
 935       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 936         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
 937         unsigned PredReg = Old->getOperand(2).getReg();
 938         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
 939       } else {
 940         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
 941         unsigned PredReg = Old->getOperand(3).getReg();
 942         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 943         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
 944       }
 945     }
 946   }
 947   MBB.erase(I);
 948 }
 949
 950 int64_t ARMBaseRegisterInfo::
 951 getFrameIndexInstrOffset(const MachineInstr *MI, int Idx) const {
 952   const TargetInstrDesc &Desc = MI->getDesc();
 953   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 954   int64_t InstrOffs = 0;;
 955   int Scale = 1;
 956   unsigned ImmIdx = 0;
 957   switch (AddrMode) {
 958   case ARMII::AddrModeT2_i8:
 959   case ARMII::AddrModeT2_i12:
 960   case ARMII::AddrMode_i12:
 961     InstrOffs = MI->getOperand(Idx+1).getImm();
 962     Scale = 1;
 963     break;
 964   case ARMII::AddrMode5: {
 965     // VFP address mode.
 966     const MachineOperand &OffOp = MI->getOperand(Idx+1);
 967     InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 968     if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 969       InstrOffs = -InstrOffs;
 970     Scale = 4;
 971     break;
 972   }
 973   case ARMII::AddrMode2: {
 974     ImmIdx = Idx+2;
 975     InstrOffs = ARM_AM::getAM2Offset(MI->getOperand(ImmIdx).getImm());
 976     if (ARM_AM::getAM2Op(MI->getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 977       InstrOffs = -InstrOffs;
 978     break;
 979   }
 980   case ARMII::AddrMode3: {
 981     ImmIdx = Idx+2;
 982     InstrOffs = ARM_AM::getAM3Offset(MI->getOperand(ImmIdx).getImm());
 983     if (ARM_AM::getAM3Op(MI->getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 984       InstrOffs = -InstrOffs;
 985     break;
 986   }
 987   case ARMII::AddrModeT1_s: {
 988     ImmIdx = Idx+1;
 989     InstrOffs = MI->getOperand(ImmIdx).getImm();
 990     Scale = 4;
 991     break;
 992   }
 993   default:
 994     llvm_unreachable("Unsupported addressing mode!");
 995     break;
 996   }
 997
 998   return InstrOffs * Scale;
 999 }
1000
1001 /// needsFrameBaseReg - Returns true if the instruction's frame index
1002 /// reference would be better served by a base register other than FP
1003 /// or SP. Used by LocalStackFrameAllocation to determine which frame index
1004 /// references it should create new base registers for.
1005 bool ARMBaseRegisterInfo::
1006 needsFrameBaseReg(MachineInstr *MI, int64_t Offset) const {
1007   for (unsigned i = 0; !MI->getOperand(i).isFI(); ++i) {
1008     assert(i < MI->getNumOperands() &&"Instr doesn't have FrameIndex operand!");
1009   }
1010
1011   // It's the load/store FI references that cause issues, as it can be difficult
1012   // to materialize the offset if it won't fit in the literal field. Estimate
1013   // based on the size of the local frame and some conservative assumptions
1014   // about the rest of the stack frame (note, this is pre-regalloc, so
1015   // we don't know everything for certain yet) whether this offset is likely
1016   // to be out of range of the immediate. Return true if so.
1017
1018   // We only generate virtual base registers for loads and stores, so
1019   // return false for everything else.
1020   unsigned Opc = MI->getOpcode();
1021   switch (Opc) {
1022   case ARM::LDRi12: case ARM::LDRH: case ARM::LDRBi12:
1023   case ARM::STRi12: case ARM::STRH: case ARM::STRBi12:
1024   case ARM::t2LDRi12: case ARM::t2LDRi8:
1025   case ARM::t2STRi12: case ARM::t2STRi8:
1026   case ARM::VLDRS: case ARM::VLDRD:
1027   case ARM::VSTRS: case ARM::VSTRD:
1028   case ARM::tSTRspi: case ARM::tLDRspi:
1029     if (ForceAllBaseRegAlloc)
1030       return true;
1031     break;
1032   default:
1033     return false;
1034   }
1035
1036   // Without a virtual base register, if the function has variable sized
1037   // objects, all fixed-size local references will be via the frame pointer,
1038   // Approximate the offset and see if it's legal for the instruction.
1039   // Note that the incoming offset is based on the SP value at function entry,
1040   // so it'll be negative.
1041   MachineFunction &MF = *MI->getParent()->getParent();
1042   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
1043   MachineFrameInfo *MFI = MF.getFrameInfo();
1044   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1045
1046   // Estimate an offset from the frame pointer.
1047   // Conservatively assume all callee-saved registers get pushed. R4-R6
1048   // will be earlier than the FP, so we ignore those.
1049   // R7, LR
1050   int64_t FPOffset = Offset - 8;
1051   // ARM and Thumb2 functions also need to consider R8-R11 and D8-D15
1052   if (!AFI->isThumbFunction() || !AFI->isThumb1OnlyFunction())
1053     FPOffset -= 80;
1054   // Estimate an offset from the stack pointer.
1055   // The incoming offset is relating to the SP at the start of the function,
1056   // but when we access the local it'll be relative to the SP after local
1057   // allocation, so adjust our SP-relative offset by that allocation size.
1058   Offset = -Offset;
1059   Offset += MFI->getLocalFrameSize();
1060   // Assume that we'll have at least some spill slots allocated.
1061   // FIXME: This is a total SWAG number. We should run some statistics
1062   //        and pick a real one.
1063   Offset += 128; // 128 bytes of spill slots
1064
1065   // If there is a frame pointer, try using it.
1066   // The FP is only available if there is no dynamic realignment. We
1067   // don't know for sure yet whether we'll need that, so we guess based
1068   // on whether there are any local variables that would trigger it.
1069   unsigned StackAlign = TFI->getStackAlignment();
1070   if (TFI->hasFP(MF) &&
1071       !((MFI->getLocalFrameMaxAlign() > StackAlign) && canRealignStack(MF))) {
1072     if (isFrameOffsetLegal(MI, FPOffset))
1073       return false;
1074   }
1075   // If we can reference via the stack pointer, try that.
1076   // FIXME: This (and the code that resolves the references) can be improved
1077   //        to only disallow SP relative references in the live range of
1078   //        the VLA(s). In practice, it's unclear how much difference that
1079   //        would make, but it may be worth doing.
1080   if (!MFI->hasVarSizedObjects() && isFrameOffsetLegal(MI, Offset))
1081     return false;
1082
1083   // The offset likely isn't legal, we want to allocate a virtual base register.
1084   return true;
1085 }
1086
1087 /// materializeFrameBaseRegister - Insert defining instruction(s) for BaseReg to
1088 /// be a pointer to FrameIdx at the beginning of the basic block.
1089 void ARMBaseRegisterInfo::
1090 materializeFrameBaseRegister(MachineBasicBlock *MBB,
1091                              unsigned BaseReg, int FrameIdx,
1092                              int64_t Offset) const {
1093   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
1094   unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri :
1095     (AFI->isThumb1OnlyFunction() ? ARM::tADDrSPi : ARM::t2ADDri);
1096
1097   MachineBasicBlock::iterator Ins = MBB->begin();
1098   DebugLoc DL;                  // Defaults to "unknown"
1099   if (Ins != MBB->end())
1100     DL = Ins->getDebugLoc();
1101
1102   const TargetInstrDesc &TID = TII.get(ADDriOpc);
1103   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1104   MRI.constrainRegClass(BaseReg, TID.OpInfo[0].getRegClass(this));
1105
1106   MachineInstrBuilder MIB = BuildMI(*MBB, Ins, DL, TID, BaseReg)
1107     .addFrameIndex(FrameIdx).addImm(Offset);
1108
1109   if (!AFI->isThumb1OnlyFunction())
1110     AddDefaultCC(AddDefaultPred(MIB));
1111 }
1112
1113 void
1114 ARMBaseRegisterInfo::resolveFrameIndex(MachineBasicBlock::iterator I,
1115                                        unsigned BaseReg, int64_t Offset) const {
1116   MachineInstr &MI = *I;
1117   MachineBasicBlock &MBB = *MI.getParent();
1118   MachineFunction &MF = *MBB.getParent();
1119   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1120   int Off = Offset; // ARM doesn't need the general 64-bit offsets
1121   unsigned i = 0;
1122
1123   assert(!AFI->isThumb1OnlyFunction() &&
1124          "This resolveFrameIndex does not support Thumb1!");
1125
1126   while (!MI.getOperand(i).isFI()) {
1127     ++i;
1128     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1129   }
1130   bool Done = false;
1131   if (!AFI->isThumbFunction())
1132     Done = rewriteARMFrameIndex(MI, i, BaseReg, Off, TII);
1133   else {
1134     assert(AFI->isThumb2Function());
1135     Done = rewriteT2FrameIndex(MI, i, BaseReg, Off, TII);
1136   }
1137   assert (Done && "Unable to resolve frame index!");
1138 }
1139
1140 bool ARMBaseRegisterInfo::isFrameOffsetLegal(const MachineInstr *MI,
1141                                              int64_t Offset) const {
1142   const TargetInstrDesc &Desc = MI->getDesc();
1143   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1144   unsigned i = 0;
1145
1146   while (!MI->getOperand(i).isFI()) {
1147     ++i;
1148     assert(i < MI->getNumOperands() &&"Instr doesn't have FrameIndex operand!");
1149   }
1150
1151   // AddrMode4 and AddrMode6 cannot handle any offset.
1152   if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
1153     return Offset == 0;
1154
1155   unsigned NumBits = 0;
1156   unsigned Scale = 1;
1157   bool isSigned = true;
1158   switch (AddrMode) {
1159   case ARMII::AddrModeT2_i8:
1160   case ARMII::AddrModeT2_i12:
1161     // i8 supports only negative, and i12 supports only positive, so
1162     // based on Offset sign, consider the appropriate instruction
1163     Scale = 1;
1164     if (Offset < 0) {
1165       NumBits = 8;
1166       Offset = -Offset;
1167     } else {
1168       NumBits = 12;
1169     }
1170     break;
1171   case ARMII::AddrMode5:
1172     // VFP address mode.
1173     NumBits = 8;
1174     Scale = 4;
1175     break;
1176   case ARMII::AddrMode_i12:
1177   case ARMII::AddrMode2:
1178     NumBits = 12;
1179     break;
1180   case ARMII::AddrMode3:
1181     NumBits = 8;
1182     break;
1183   case ARMII::AddrModeT1_s:
1184     NumBits = 5;
1185     Scale = 4;
1186     isSigned = false;
1187     break;
1188   default:
1189     llvm_unreachable("Unsupported addressing mode!");
1190     break;
1191   }
1192
1193   Offset += getFrameIndexInstrOffset(MI, i);
1194   // Make sure the offset is encodable for instructions that scale the
1195   // immediate.
1196   if ((Offset & (Scale-1)) != 0)
1197     return false;
1198
1199   if (isSigned && Offset < 0)
1200     Offset = -Offset;
1201
1202   unsigned Mask = (1 << NumBits) - 1;
1203   if ((unsigned)Offset <= Mask * Scale)
1204     return true;
1205
1206   return false;
1207 }
1208
1209 void
1210 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1211                                          int SPAdj, RegScavenger *RS) const {
1212   unsigned i = 0;
1213   MachineInstr &MI = *II;
1214   MachineBasicBlock &MBB = *MI.getParent();
1215   MachineFunction &MF = *MBB.getParent();
1216   const ARMFrameLowering *TFI =
1217     static_cast<const ARMFrameLowering*>(MF.getTarget().getFrameLowering());
1218   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1219   assert(!AFI->isThumb1OnlyFunction() &&
1220          "This eliminateFrameIndex does not support Thumb1!");
1221
1222   while (!MI.getOperand(i).isFI()) {
1223     ++i;
1224     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1225   }
1226
1227   int FrameIndex = MI.getOperand(i).getIndex();
1228   unsigned FrameReg;
1229
1230   int Offset = TFI->ResolveFrameIndexReference(MF, FrameIndex, FrameReg, SPAdj);
1231
1232   // Special handling of dbg_value instructions.
1233   if (MI.isDebugValue()) {
1234     MI.getOperand(i).  ChangeToRegister(FrameReg, false /*isDef*/);
1235     MI.getOperand(i+1).ChangeToImmediate(Offset);
1236     return;
1237   }
1238
1239   // Modify MI as necessary to handle as much of 'Offset' as possible
1240   bool Done = false;
1241   if (!AFI->isThumbFunction())
1242     Done = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1243   else {
1244     assert(AFI->isThumb2Function());
1245     Done = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1246   }
1247   if (Done)
1248     return;
1249
1250   // If we get here, the immediate doesn't fit into the instruction.  We folded
1251   // as much as possible above, handle the rest, providing a register that is
1252   // SP+LargeImm.
1253   assert((Offset ||
1254           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode4 ||
1255           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode6) &&
1256          "This code isn't needed if offset already handled!");
1257
1258   unsigned ScratchReg = 0;
1259   int PIdx = MI.findFirstPredOperandIdx();
1260   ARMCC::CondCodes Pred = (PIdx == -1)
1261     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1262   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1263   if (Offset == 0)
1264     // Must be addrmode4/6.
1265     MI.getOperand(i).ChangeToRegister(FrameReg, false, false, false);
1266   else {
1267     ScratchReg = MF.getRegInfo().createVirtualRegister(ARM::GPRRegisterClass);
1268     if (!AFI->isThumbFunction())
1269       emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1270                               Offset, Pred, PredReg, TII);
1271     else {
1272       assert(AFI->isThumb2Function());
1273       emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1274                              Offset, Pred, PredReg, TII);
1275     }
1276     // Update the original instruction to use the scratch register.
1277     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1278     if (MI.getOpcode() == ARM::t2ADDrSPi)
1279       MI.setDesc(TII.get(ARM::t2ADDri));
1280     else if (MI.getOpcode() == ARM::t2SUBrSPi)
1281       MI.setDesc(TII.get(ARM::t2SUBri));
1282   }
1283 }
1284
1285 #include "ARMGenRegisterInfo.inc"