lib/Target/ARM/ARMBaseInstrInfo.h

   1 //===- ARMBaseInstrInfo.h - ARM Base Instruction Information -------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMBASEINSTRUCTIONINFO_H
  15 #define ARMBASEINSTRUCTIONINFO_H
  16
  17 #include "ARM.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/Target/TargetInstrInfo.h"
  21
  22 namespace llvm {
  23   class ARMSubtarget;
  24
  25 /// ARMII - This namespace holds all of the target specific flags that
  26 /// instruction info tracks.
  27 ///
  28 namespace ARMII {
  29   enum {
  30     //===------------------------------------------------------------------===//
  31     // Instruction Flags.
  32
  33     //===------------------------------------------------------------------===//
  34     // This four-bit field describes the addressing mode used.
  35
  36     AddrModeMask  = 0xf,
  37     AddrModeNone    = 0,
  38     AddrMode1       = 1,
  39     AddrMode2       = 2,
  40     AddrMode3       = 3,
  41     AddrMode4       = 4,
  42     AddrMode5       = 5,
  43     AddrMode6       = 6,
  44     AddrModeT1_1    = 7,
  45     AddrModeT1_2    = 8,
  46     AddrModeT1_4    = 9,
  47     AddrModeT1_s    = 10, // i8 * 4 for pc and sp relative data
  48     AddrModeT2_i12  = 11,
  49     AddrModeT2_i8   = 12,
  50     AddrModeT2_so   = 13,
  51     AddrModeT2_pc   = 14, // +/- i12 for pc relative data
  52     AddrModeT2_i8s4 = 15, // i8 * 4
  53
  54     // Size* - Flags to keep track of the size of an instruction.
  55     SizeShift     = 4,
  56     SizeMask      = 7 << SizeShift,
  57     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  58     Size8Bytes    = 2,
  59     Size4Bytes    = 3,
  60     Size2Bytes    = 4,
  61
  62     // IndexMode - Unindex, pre-indexed, or post-indexed. Only valid for load
  63     // and store ops
  64     IndexModeShift = 7,
  65     IndexModeMask  = 3 << IndexModeShift,
  66     IndexModePre   = 1,
  67     IndexModePost  = 2,
  68
  69     //===------------------------------------------------------------------===//
  70     // Instruction encoding formats.
  71     //
  72     FormShift     = 9,
  73     FormMask      = 0x3f << FormShift,
  74
  75     // Pseudo instructions
  76     Pseudo        = 0  << FormShift,
  77
  78     // Multiply instructions
  79     MulFrm        = 1  << FormShift,
  80
  81     // Branch instructions
  82     BrFrm         = 2  << FormShift,
  83     BrMiscFrm     = 3  << FormShift,
  84
  85     // Data Processing instructions
  86     DPFrm         = 4  << FormShift,
  87     DPSoRegFrm    = 5  << FormShift,
  88
  89     // Load and Store
  90     LdFrm         = 6  << FormShift,
  91     StFrm         = 7  << FormShift,
  92     LdMiscFrm     = 8  << FormShift,
  93     StMiscFrm     = 9  << FormShift,
  94     LdStMulFrm    = 10 << FormShift,
  95
  96     // Miscellaneous arithmetic instructions
  97     ArithMiscFrm  = 11 << FormShift,
  98
  99     // Extend instructions
 100     ExtFrm        = 12 << FormShift,
 101
 102     // VFP formats
 103     VFPUnaryFrm   = 13 << FormShift,
 104     VFPBinaryFrm  = 14 << FormShift,
 105     VFPConv1Frm   = 15 << FormShift,
 106     VFPConv2Frm   = 16 << FormShift,
 107     VFPConv3Frm   = 17 << FormShift,
 108     VFPConv4Frm   = 18 << FormShift,
 109     VFPConv5Frm   = 19 << FormShift,
 110     VFPLdStFrm    = 20 << FormShift,
 111     VFPLdStMulFrm = 21 << FormShift,
 112     VFPMiscFrm    = 22 << FormShift,
 113
 114     // Thumb format
 115     ThumbFrm      = 23 << FormShift,
 116
 117     // NEON format
 118     NEONFrm       = 24 << FormShift,
 119     NEONGetLnFrm  = 25 << FormShift,
 120     NEONSetLnFrm  = 26 << FormShift,
 121     NEONDupFrm    = 27 << FormShift,
 122
 123     //===------------------------------------------------------------------===//
 124     // Misc flags.
 125
 126     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
 127     // it doesn't have a Rn operand.
 128     UnaryDP       = 1 << 15,
 129
 130     // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
 131     // a 16-bit Thumb instruction if certain conditions are met.
 132     Xform16Bit    = 1 << 16,
 133
 134     //===------------------------------------------------------------------===//
 135     // Field shifts - such shifts are used to set field while generating
 136     // machine instructions.
 137     M_BitShift     = 5,
 138     ShiftImmShift  = 5,
 139     ShiftShift     = 7,
 140     N_BitShift     = 7,
 141     ImmHiShift     = 8,
 142     SoRotImmShift  = 8,
 143     RegRsShift     = 8,
 144     ExtRotImmShift = 10,
 145     RegRdLoShift   = 12,
 146     RegRdShift     = 12,
 147     RegRdHiShift   = 16,
 148     RegRnShift     = 16,
 149     S_BitShift     = 20,
 150     W_BitShift     = 21,
 151     AM3_I_BitShift = 22,
 152     D_BitShift     = 22,
 153     U_BitShift     = 23,
 154     P_BitShift     = 24,
 155     I_BitShift     = 25,
 156     CondShift      = 28
 157   };
 158
 159   /// ARMII::Op - Holds all of the instruction types required by
 160   /// target specific instruction and register code.  ARMBaseInstrInfo
 161   /// and subclasses should return a specific opcode that implements
 162   /// the instruction type.
 163   ///
 164   enum Op {
 165     ADDri,
 166     ADDrs,
 167     ADDrr,
 168     LDRri,
 169     MOVr,
 170     STRri,
 171     SUBri,
 172     SUBrs,
 173     SUBrr
 174   };
 175 }
 176
 177 static inline
 178 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 179   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 180 }
 181
 182 static inline
 183 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 184   return MIB.addReg(0);
 185 }
 186
 187 static inline
 188 const MachineInstrBuilder &AddDefaultT1CC(const MachineInstrBuilder &MIB) {
 189   return MIB.addReg(ARM::CPSR);
 190 }
 191
 192 class ARMBaseInstrInfo : public TargetInstrInfoImpl {
 193   const ARMSubtarget &STI;
 194
 195 protected:
 196   // Can be only subclassed.
 197   explicit ARMBaseInstrInfo(const ARMSubtarget &sti);
 198 public:
 199   // Return the non-pre/post incrementing version of 'Opc'. Return 0
 200   // if there is not such an opcode.
 201   virtual unsigned getUnindexedOpcode(unsigned Opc) const =0;
 202
 203   // Return the opcode that implements 'Op', or 0 if no opcode
 204   virtual unsigned getOpcode(ARMII::Op Op) const =0;
 205
 206   // Return true if the block does not fall through.
 207   virtual bool BlockHasNoFallThrough(const MachineBasicBlock &MBB) const =0;
 208
 209   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 210                                               MachineBasicBlock::iterator &MBBI,
 211                                               LiveVariables *LV) const;
 212
 213   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
 214
 215   // Branch analysis.
 216   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 217                              MachineBasicBlock *&FBB,
 218                              SmallVectorImpl<MachineOperand> &Cond,
 219                              bool AllowModify) const;
 220   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 221   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 222                                 MachineBasicBlock *FBB,
 223                             const SmallVectorImpl<MachineOperand> &Cond) const;
 224
 225   virtual
 226   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 227
 228   // Predication support.
 229   bool isPredicated(const MachineInstr *MI) const {
 230     int PIdx = MI->findFirstPredOperandIdx();
 231     return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 232   }
 233
 234   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 235     int PIdx = MI->findFirstPredOperandIdx();
 236     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 237                       : ARMCC::AL;
 238   }
 239
 240   virtual
 241   bool PredicateInstruction(MachineInstr *MI,
 242                             const SmallVectorImpl<MachineOperand> &Pred) const;
 243
 244   virtual
 245   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 246                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 247
 248   virtual bool DefinesPredicate(MachineInstr *MI,
 249                                 std::vector<MachineOperand> &Pred) const;
 250
 251   /// GetInstSize - Returns the size of the specified MachineInstr.
 252   ///
 253   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 254
 255   /// Return true if the instruction is a register to register move and return
 256   /// the source and dest operands and their sub-register indices by reference.
 257   virtual bool isMoveInstr(const MachineInstr &MI,
 258                            unsigned &SrcReg, unsigned &DstReg,
 259                            unsigned &SrcSubIdx, unsigned &DstSubIdx) const;
 260
 261   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 262                                        int &FrameIndex) const;
 263   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 264                                       int &FrameIndex) const;
 265
 266   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 267                             MachineBasicBlock::iterator I,
 268                             unsigned DestReg, unsigned SrcReg,
 269                             const TargetRegisterClass *DestRC,
 270                             const TargetRegisterClass *SrcRC) const;
 271
 272   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 273                                    MachineBasicBlock::iterator MBBI,
 274                                    unsigned SrcReg, bool isKill, int FrameIndex,
 275                                    const TargetRegisterClass *RC) const;
 276
 277   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 278                                     MachineBasicBlock::iterator MBBI,
 279                                     unsigned DestReg, int FrameIndex,
 280                                     const TargetRegisterClass *RC) const;
 281
 282   virtual bool canFoldMemoryOperand(const MachineInstr *MI,
 283                                     const SmallVectorImpl<unsigned> &Ops) const;
 284
 285   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 286                                               MachineInstr* MI,
 287                                               const SmallVectorImpl<unsigned> &Ops,
 288                                               int FrameIndex) const;
 289
 290   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 291                                               MachineInstr* MI,
 292                                               const SmallVectorImpl<unsigned> &Ops,
 293                                               MachineInstr* LoadMI) const;
 294
 295 private:
 296   bool isUncondBranchOpcode(int Opc) const {
 297     return Opc == ARM::B || Opc == ARM::tB || Opc == ARM::t2B;
 298   }
 299
 300   bool isCondBranchOpcode(int Opc) const {
 301     return Opc == ARM::Bcc || Opc == ARM::tBcc || Opc == ARM::t2Bcc;
 302   }
 303
 304   bool isJumpTableBranchOpcode(int Opc) const {
 305     return Opc == ARM::BR_JTr || Opc == ARM::BR_JTm || Opc == ARM::BR_JTadd ||
 306       Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT;
 307   }
 308
 309   int getMatchingCondBranchOpcode(int Opc) const;
 310 };
 311 }
 312
 313 #endif