lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMGenInstrInfo.inc"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/CodeGen/LiveVariables.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  24 #include "llvm/Target/TargetAsmInfo.h"
  25 #include "llvm/Support/CommandLine.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 using namespace llvm;
  28
  29 static cl::opt<bool>
  30 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  31                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  32
  33 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget &sti)
  34   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)) {
  35 }
  36
  37 MachineInstr *
  38 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
  39                                         MachineBasicBlock::iterator &MBBI,
  40                                         LiveVariables *LV) const {
  41   // FIXME: Thumb2 support.
  42
  43   if (!EnableARM3Addr)
  44     return NULL;
  45
  46   MachineInstr *MI = MBBI;
  47   MachineFunction &MF = *MI->getParent()->getParent();
  48   unsigned TSFlags = MI->getDesc().TSFlags;
  49   bool isPre = false;
  50   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
  51   default: return NULL;
  52   case ARMII::IndexModePre:
  53     isPre = true;
  54     break;
  55   case ARMII::IndexModePost:
  56     break;
  57   }
  58
  59   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
  60   // operation.
  61   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
  62   if (MemOpc == 0)
  63     return NULL;
  64
  65   MachineInstr *UpdateMI = NULL;
  66   MachineInstr *MemMI = NULL;
  67   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
  68   const TargetInstrDesc &TID = MI->getDesc();
  69   unsigned NumOps = TID.getNumOperands();
  70   bool isLoad = !TID.mayStore();
  71   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
  72   const MachineOperand &Base = MI->getOperand(2);
  73   const MachineOperand &Offset = MI->getOperand(NumOps-3);
  74   unsigned WBReg = WB.getReg();
  75   unsigned BaseReg = Base.getReg();
  76   unsigned OffReg = Offset.getReg();
  77   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
  78   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
  79   switch (AddrMode) {
  80   default:
  81     assert(false && "Unknown indexed op!");
  82     return NULL;
  83   case ARMII::AddrMode2: {
  84     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
  85     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
  86     if (OffReg == 0) {
  87       if (ARM_AM::getSOImmVal(Amt) == -1)
  88         // Can't encode it in a so_imm operand. This transformation will
  89         // add more than 1 instruction. Abandon!
  90         return NULL;
  91       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
  92                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
  93         .addReg(BaseReg).addImm(Amt)
  94         .addImm(Pred).addReg(0).addReg(0);
  95     } else if (Amt != 0) {
  96       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
  97       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
  98       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
  99                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 100         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 101         .addImm(Pred).addReg(0).addReg(0);
 102     } else
 103       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 104                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 105         .addReg(BaseReg).addReg(OffReg)
 106         .addImm(Pred).addReg(0).addReg(0);
 107     break;
 108   }
 109   case ARMII::AddrMode3 : {
 110     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 111     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 112     if (OffReg == 0)
 113       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 114       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 115                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 116         .addReg(BaseReg).addImm(Amt)
 117         .addImm(Pred).addReg(0).addReg(0);
 118     else
 119       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 120                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 121         .addReg(BaseReg).addReg(OffReg)
 122         .addImm(Pred).addReg(0).addReg(0);
 123     break;
 124   }
 125   }
 126
 127   std::vector<MachineInstr*> NewMIs;
 128   if (isPre) {
 129     if (isLoad)
 130       MemMI = BuildMI(MF, MI->getDebugLoc(),
 131                       get(MemOpc), MI->getOperand(0).getReg())
 132         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 133     else
 134       MemMI = BuildMI(MF, MI->getDebugLoc(),
 135                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 136         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 137     NewMIs.push_back(MemMI);
 138     NewMIs.push_back(UpdateMI);
 139   } else {
 140     if (isLoad)
 141       MemMI = BuildMI(MF, MI->getDebugLoc(),
 142                       get(MemOpc), MI->getOperand(0).getReg())
 143         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 144     else
 145       MemMI = BuildMI(MF, MI->getDebugLoc(),
 146                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 147         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 148     if (WB.isDead())
 149       UpdateMI->getOperand(0).setIsDead();
 150     NewMIs.push_back(UpdateMI);
 151     NewMIs.push_back(MemMI);
 152   }
 153
 154   // Transfer LiveVariables states, kill / dead info.
 155   if (LV) {
 156     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 157       MachineOperand &MO = MI->getOperand(i);
 158       if (MO.isReg() && MO.getReg() &&
 159           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 160         unsigned Reg = MO.getReg();
 161
 162         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 163         if (MO.isDef()) {
 164           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 165           if (MO.isDead())
 166             LV->addVirtualRegisterDead(Reg, NewMI);
 167         }
 168         if (MO.isUse() && MO.isKill()) {
 169           for (unsigned j = 0; j < 2; ++j) {
 170             // Look at the two new MI's in reverse order.
 171             MachineInstr *NewMI = NewMIs[j];
 172             if (!NewMI->readsRegister(Reg))
 173               continue;
 174             LV->addVirtualRegisterKilled(Reg, NewMI);
 175             if (VI.removeKill(MI))
 176               VI.Kills.push_back(NewMI);
 177             break;
 178           }
 179         }
 180       }
 181     }
 182   }
 183
 184   MFI->insert(MBBI, NewMIs[1]);
 185   MFI->insert(MBBI, NewMIs[0]);
 186   return NewMIs[0];
 187 }
 188
 189 // Branch analysis.
 190 bool
 191 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 192                                 MachineBasicBlock *&FBB,
 193                                 SmallVectorImpl<MachineOperand> &Cond,
 194                                 bool AllowModify) const {
 195   // If the block has no terminators, it just falls into the block after it.
 196   MachineBasicBlock::iterator I = MBB.end();
 197   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 198     return false;
 199
 200   // Get the last instruction in the block.
 201   MachineInstr *LastInst = I;
 202
 203   // If there is only one terminator instruction, process it.
 204   unsigned LastOpc = LastInst->getOpcode();
 205   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 206     if (isUncondBranchOpcode(LastOpc)) {
 207       TBB = LastInst->getOperand(0).getMBB();
 208       return false;
 209     }
 210     if (isCondBranchOpcode(LastOpc)) {
 211       // Block ends with fall-through condbranch.
 212       TBB = LastInst->getOperand(0).getMBB();
 213       Cond.push_back(LastInst->getOperand(1));
 214       Cond.push_back(LastInst->getOperand(2));
 215       return false;
 216     }
 217     return true;  // Can't handle indirect branch.
 218   }
 219
 220   // Get the instruction before it if it is a terminator.
 221   MachineInstr *SecondLastInst = I;
 222
 223   // If there are three terminators, we don't know what sort of block this is.
 224   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 225     return true;
 226
 227   // If the block ends with a B and a Bcc, handle it.
 228   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 229   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 230     TBB =  SecondLastInst->getOperand(0).getMBB();
 231     Cond.push_back(SecondLastInst->getOperand(1));
 232     Cond.push_back(SecondLastInst->getOperand(2));
 233     FBB = LastInst->getOperand(0).getMBB();
 234     return false;
 235   }
 236
 237   // If the block ends with two unconditional branches, handle it.  The second
 238   // one is not executed, so remove it.
 239   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 240     TBB = SecondLastInst->getOperand(0).getMBB();
 241     I = LastInst;
 242     if (AllowModify)
 243       I->eraseFromParent();
 244     return false;
 245   }
 246
 247   // ...likewise if it ends with a branch table followed by an unconditional
 248   // branch. The branch folder can create these, and we must get rid of them for
 249   // correctness of Thumb constant islands.
 250   if (isJumpTableBranchOpcode(SecondLastOpc) &&
 251       isUncondBranchOpcode(LastOpc)) {
 252     I = LastInst;
 253     if (AllowModify)
 254       I->eraseFromParent();
 255     return true;
 256   }
 257
 258   // Otherwise, can't handle this.
 259   return true;
 260 }
 261
 262
 263 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 264   MachineBasicBlock::iterator I = MBB.end();
 265   if (I == MBB.begin()) return 0;
 266   --I;
 267   if (!isUncondBranchOpcode(I->getOpcode()) &&
 268       !isCondBranchOpcode(I->getOpcode()))
 269     return 0;
 270
 271   // Remove the branch.
 272   I->eraseFromParent();
 273
 274   I = MBB.end();
 275
 276   if (I == MBB.begin()) return 1;
 277   --I;
 278   if (!isCondBranchOpcode(I->getOpcode()))
 279     return 1;
 280
 281   // Remove the branch.
 282   I->eraseFromParent();
 283   return 2;
 284 }
 285
 286 unsigned
 287 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 288                                MachineBasicBlock *FBB,
 289                              const SmallVectorImpl<MachineOperand> &Cond) const {
 290   // FIXME this should probably have a DebugLoc argument
 291   DebugLoc dl = DebugLoc::getUnknownLoc();
 292
 293   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 294   int BOpc   = !AFI->isThumbFunction()
 295     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 296   int BccOpc = !AFI->isThumbFunction()
 297     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 298
 299   // Shouldn't be a fall through.
 300   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 301   assert((Cond.size() == 2 || Cond.size() == 0) &&
 302          "ARM branch conditions have two components!");
 303
 304   if (FBB == 0) {
 305     if (Cond.empty()) // Unconditional branch?
 306       BuildMI(&MBB, dl, get(BOpc)).addMBB(TBB);
 307     else
 308       BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 309         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 310     return 1;
 311   }
 312
 313   // Two-way conditional branch.
 314   BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 315     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 316   BuildMI(&MBB, dl, get(BOpc)).addMBB(FBB);
 317   return 2;
 318 }
 319
 320 bool ARMBaseInstrInfo::
 321 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 322   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 323   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 324   return false;
 325 }
 326
 327 bool ARMBaseInstrInfo::
 328 PredicateInstruction(MachineInstr *MI,
 329                      const SmallVectorImpl<MachineOperand> &Pred) const {
 330   unsigned Opc = MI->getOpcode();
 331   if (isUncondBranchOpcode(Opc)) {
 332     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 333     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 334     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 335     return true;
 336   }
 337
 338   int PIdx = MI->findFirstPredOperandIdx();
 339   if (PIdx != -1) {
 340     MachineOperand &PMO = MI->getOperand(PIdx);
 341     PMO.setImm(Pred[0].getImm());
 342     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 343     return true;
 344   }
 345   return false;
 346 }
 347
 348 bool ARMBaseInstrInfo::
 349 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 350                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 351   if (Pred1.size() > 2 || Pred2.size() > 2)
 352     return false;
 353
 354   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 355   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 356   if (CC1 == CC2)
 357     return true;
 358
 359   switch (CC1) {
 360   default:
 361     return false;
 362   case ARMCC::AL:
 363     return true;
 364   case ARMCC::HS:
 365     return CC2 == ARMCC::HI;
 366   case ARMCC::LS:
 367     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 368   case ARMCC::GE:
 369     return CC2 == ARMCC::GT;
 370   case ARMCC::LE:
 371     return CC2 == ARMCC::LT;
 372   }
 373 }
 374
 375 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 376                                     std::vector<MachineOperand> &Pred) const {
 377   const TargetInstrDesc &TID = MI->getDesc();
 378   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
 379     return false;
 380
 381   bool Found = false;
 382   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 383     const MachineOperand &MO = MI->getOperand(i);
 384     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
 385       Pred.push_back(MO);
 386       Found = true;
 387     }
 388   }
 389
 390   return Found;
 391 }
 392
 393
 394 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing
 395 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 396                                 unsigned JTI) DISABLE_INLINE;
 397 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 398                                 unsigned JTI) {
 399   return JT[JTI].MBBs.size();
 400 }
 401
 402 /// GetInstSize - Return the size of the specified MachineInstr.
 403 ///
 404 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 405   const MachineBasicBlock &MBB = *MI->getParent();
 406   const MachineFunction *MF = MBB.getParent();
 407   const TargetAsmInfo *TAI = MF->getTarget().getTargetAsmInfo();
 408
 409   // Basic size info comes from the TSFlags field.
 410   const TargetInstrDesc &TID = MI->getDesc();
 411   unsigned TSFlags = TID.TSFlags;
 412
 413   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 414   default: {
 415     // If this machine instr is an inline asm, measure it.
 416     if (MI->getOpcode() == ARM::INLINEASM)
 417       return TAI->getInlineAsmLength(MI->getOperand(0).getSymbolName());
 418     if (MI->isLabel())
 419       return 0;
 420     switch (MI->getOpcode()) {
 421     default:
 422       llvm_unreachable("Unknown or unset size field for instr!");
 423     case TargetInstrInfo::IMPLICIT_DEF:
 424     case TargetInstrInfo::DECLARE:
 425     case TargetInstrInfo::DBG_LABEL:
 426     case TargetInstrInfo::EH_LABEL:
 427       return 0;
 428     }
 429     break;
 430   }
 431   case ARMII::Size8Bytes: return 8;          // ARM instruction x 2.
 432   case ARMII::Size4Bytes: return 4;          // ARM / Thumb2 instruction.
 433   case ARMII::Size2Bytes: return 2;          // Thumb1 instruction.
 434   case ARMII::SizeSpecial: {
 435     bool IsThumb1JT = false;
 436     switch (MI->getOpcode()) {
 437     case ARM::CONSTPOOL_ENTRY:
 438       // If this machine instr is a constant pool entry, its size is recorded as
 439       // operand #2.
 440       return MI->getOperand(2).getImm();
 441     case ARM::Int_eh_sjlj_setjmp:
 442       return 12;
 443     case ARM::tBR_JTr:
 444       IsThumb1JT = true;
 445       // Fallthrough
 446     case ARM::BR_JTr:
 447     case ARM::BR_JTm:
 448     case ARM::BR_JTadd:
 449     case ARM::t2BR_JT: {
 450       // These are jumptable branches, i.e. a branch followed by an inlined
 451       // jumptable. The size is 4 + 4 * number of entries.
 452       unsigned NumOps = TID.getNumOperands();
 453       MachineOperand JTOP =
 454         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
 455       unsigned JTI = JTOP.getIndex();
 456       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 457       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 458       assert(JTI < JT.size());
 459       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 460       // 4 aligned. The assembler / linker may add 2 byte padding just before
 461       // the JT entries.  The size does not include this padding; the
 462       // constant islands pass does separate bookkeeping for it.
 463       // FIXME: If we know the size of the function is less than (1 << 16) *2
 464       // bytes, we can use 16-bit entries instead. Then there won't be an
 465       // alignment issue.
 466       return getNumJTEntries(JT, JTI) * 4 + (IsThumb1JT ? 2 : 4);
 467     }
 468     default:
 469       // Otherwise, pseudo-instruction sizes are zero.
 470       return 0;
 471     }
 472   }
 473   }
 474   return 0; // Not reached
 475 }
 476
 477 /// Return true if the instruction is a register to register move and
 478 /// leave the source and dest operands in the passed parameters.
 479 ///
 480 bool
 481 ARMBaseInstrInfo::isMoveInstr(const MachineInstr &MI,
 482                               unsigned &SrcReg, unsigned &DstReg,
 483                               unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 484   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
 485
 486   switch (MI.getOpcode()) {
 487   default: break;
 488   case ARM::FCPYS:
 489   case ARM::FCPYD:
 490   case ARM::VMOVD:
 491   case  ARM::VMOVQ: {
 492     SrcReg = MI.getOperand(1).getReg();
 493     DstReg = MI.getOperand(0).getReg();
 494     return true;
 495   }
 496   case ARM::MOVr:
 497   case ARM::tMOVr:
 498   case ARM::tMOVgpr2tgpr:
 499   case ARM::tMOVtgpr2gpr:
 500   case ARM::tMOVgpr2gpr:
 501   case ARM::t2MOVr: {
 502     assert(MI.getDesc().getNumOperands() >= 2 &&
 503            MI.getOperand(0).isReg() &&
 504            MI.getOperand(1).isReg() &&
 505            "Invalid ARM MOV instruction");
 506     SrcReg = MI.getOperand(1).getReg();
 507     DstReg = MI.getOperand(0).getReg();
 508     return true;
 509   }
 510   }
 511
 512   return false;
 513 }
 514
 515 unsigned
 516 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 517                                       int &FrameIndex) const {
 518   switch (MI->getOpcode()) {
 519   default: break;
 520   case ARM::LDR:
 521   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 522     if (MI->getOperand(1).isFI() &&
 523         MI->getOperand(2).isReg() &&
 524         MI->getOperand(3).isImm() &&
 525         MI->getOperand(2).getReg() == 0 &&
 526         MI->getOperand(3).getImm() == 0) {
 527       FrameIndex = MI->getOperand(1).getIndex();
 528       return MI->getOperand(0).getReg();
 529     }
 530     break;
 531   case ARM::t2LDRi12:
 532   case ARM::tRestore:
 533     if (MI->getOperand(1).isFI() &&
 534         MI->getOperand(2).isImm() &&
 535         MI->getOperand(2).getImm() == 0) {
 536       FrameIndex = MI->getOperand(1).getIndex();
 537       return MI->getOperand(0).getReg();
 538     }
 539     break;
 540   case ARM::FLDD:
 541   case ARM::FLDS:
 542     if (MI->getOperand(1).isFI() &&
 543         MI->getOperand(2).isImm() &&
 544         MI->getOperand(2).getImm() == 0) {
 545       FrameIndex = MI->getOperand(1).getIndex();
 546       return MI->getOperand(0).getReg();
 547     }
 548     break;
 549   }
 550
 551   return 0;
 552 }
 553
 554 unsigned
 555 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 556                                      int &FrameIndex) const {
 557   switch (MI->getOpcode()) {
 558   default: break;
 559   case ARM::STR:
 560   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 561     if (MI->getOperand(1).isFI() &&
 562         MI->getOperand(2).isReg() &&
 563         MI->getOperand(3).isImm() &&
 564         MI->getOperand(2).getReg() == 0 &&
 565         MI->getOperand(3).getImm() == 0) {
 566       FrameIndex = MI->getOperand(1).getIndex();
 567       return MI->getOperand(0).getReg();
 568     }
 569     break;
 570   case ARM::t2STRi12:
 571   case ARM::tSpill:
 572     if (MI->getOperand(1).isFI() &&
 573         MI->getOperand(2).isImm() &&
 574         MI->getOperand(2).getImm() == 0) {
 575       FrameIndex = MI->getOperand(1).getIndex();
 576       return MI->getOperand(0).getReg();
 577     }
 578     break;
 579   case ARM::FSTD:
 580   case  ARM::FSTS:
 581     if (MI->getOperand(1).isFI() &&
 582         MI->getOperand(2).isImm() &&
 583         MI->getOperand(2).getImm() == 0) {
 584       FrameIndex = MI->getOperand(1).getIndex();
 585       return MI->getOperand(0).getReg();
 586     }
 587     break;
 588   }
 589
 590   return 0;
 591 }
 592
 593 bool
 594 ARMBaseInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 595                                MachineBasicBlock::iterator I,
 596                                unsigned DestReg, unsigned SrcReg,
 597                                const TargetRegisterClass *DestRC,
 598                                const TargetRegisterClass *SrcRC) const {
 599   DebugLoc DL = DebugLoc::getUnknownLoc();
 600   if (I != MBB.end()) DL = I->getDebugLoc();
 601
 602   if (DestRC != SrcRC) {
 603     // Not yet supported!
 604     return false;
 605   }
 606
 607   if (DestRC == ARM::GPRRegisterClass)
 608     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr),
 609                                         DestReg).addReg(SrcReg)));
 610   else if (DestRC == ARM::SPRRegisterClass)
 611     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FCPYS), DestReg)
 612                    .addReg(SrcReg));
 613   else if (DestRC == ARM::DPRRegisterClass)
 614     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FCPYD), DestReg)
 615                    .addReg(SrcReg));
 616   else if (DestRC == ARM::QPRRegisterClass)
 617     BuildMI(MBB, I, DL, get(ARM::VMOVQ), DestReg).addReg(SrcReg);
 618   else
 619     return false;
 620
 621   return true;
 622 }
 623
 624 void ARMBaseInstrInfo::
 625 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 626                     unsigned SrcReg, bool isKill, int FI,
 627                     const TargetRegisterClass *RC) const {
 628   DebugLoc DL = DebugLoc::getUnknownLoc();
 629   if (I != MBB.end()) DL = I->getDebugLoc();
 630
 631   if (RC == ARM::GPRRegisterClass) {
 632     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
 633                    .addReg(SrcReg, getKillRegState(isKill))
 634                    .addFrameIndex(FI).addReg(0).addImm(0));
 635   } else if (RC == ARM::DPRRegisterClass) {
 636     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FSTD))
 637                    .addReg(SrcReg, getKillRegState(isKill))
 638                    .addFrameIndex(FI).addImm(0));
 639   } else {
 640     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 641     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FSTS))
 642                    .addReg(SrcReg, getKillRegState(isKill))
 643                    .addFrameIndex(FI).addImm(0));
 644   }
 645 }
 646
 647 void ARMBaseInstrInfo::
 648 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 649                      unsigned DestReg, int FI,
 650                      const TargetRegisterClass *RC) const {
 651   DebugLoc DL = DebugLoc::getUnknownLoc();
 652   if (I != MBB.end()) DL = I->getDebugLoc();
 653
 654   if (RC == ARM::GPRRegisterClass) {
 655     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
 656                    .addFrameIndex(FI).addReg(0).addImm(0));
 657   } else if (RC == ARM::DPRRegisterClass) {
 658     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FLDD), DestReg)
 659                    .addFrameIndex(FI).addImm(0));
 660   } else {
 661     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 662     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FLDS), DestReg)
 663                    .addFrameIndex(FI).addImm(0));
 664   }
 665 }
 666
 667 MachineInstr *ARMBaseInstrInfo::
 668 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 669                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 670   if (Ops.size() != 1) return NULL;
 671
 672   unsigned OpNum = Ops[0];
 673   unsigned Opc = MI->getOpcode();
 674   MachineInstr *NewMI = NULL;
 675   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 676     // If it is updating CPSR, then it cannot be folded.
 677     if (MI->getOperand(4).getReg() != ARM::CPSR || MI->getOperand(4).isDead()) {
 678       unsigned Pred = MI->getOperand(2).getImm();
 679       unsigned PredReg = MI->getOperand(3).getReg();
 680       if (OpNum == 0) { // move -> store
 681         unsigned SrcReg = MI->getOperand(1).getReg();
 682         bool isKill = MI->getOperand(1).isKill();
 683         bool isUndef = MI->getOperand(1).isUndef();
 684         if (Opc == ARM::MOVr)
 685           NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::STR))
 686             .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
 687             .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 688         else // ARM::t2MOVr
 689           NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 690             .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
 691             .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 692       } else {          // move -> load
 693         unsigned DstReg = MI->getOperand(0).getReg();
 694         bool isDead = MI->getOperand(0).isDead();
 695         bool isUndef = MI->getOperand(0).isUndef();
 696         if (Opc == ARM::MOVr)
 697           NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::LDR))
 698             .addReg(DstReg,
 699                     RegState::Define |
 700                     getDeadRegState(isDead) |
 701                     getUndefRegState(isUndef))
 702             .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 703         else // ARM::t2MOVr
 704           NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 705             .addReg(DstReg,
 706                     RegState::Define |
 707                     getDeadRegState(isDead) |
 708                     getUndefRegState(isUndef))
 709             .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 710       }
 711     }
 712   }
 713   else if (Opc == ARM::FCPYS) {
 714     unsigned Pred = MI->getOperand(2).getImm();
 715     unsigned PredReg = MI->getOperand(3).getReg();
 716     if (OpNum == 0) { // move -> store
 717       unsigned SrcReg = MI->getOperand(1).getReg();
 718       bool isKill = MI->getOperand(1).isKill();
 719       bool isUndef = MI->getOperand(1).isUndef();
 720       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FSTS))
 721         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
 722         .addFrameIndex(FI)
 723         .addImm(0).addImm(Pred).addReg(PredReg);
 724     } else {          // move -> load
 725       unsigned DstReg = MI->getOperand(0).getReg();
 726       bool isDead = MI->getOperand(0).isDead();
 727       bool isUndef = MI->getOperand(0).isUndef();
 728       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FLDS))
 729         .addReg(DstReg,
 730                 RegState::Define |
 731                 getDeadRegState(isDead) |
 732                 getUndefRegState(isUndef))
 733         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 734     }
 735   }
 736   else if (Opc == ARM::FCPYD) {
 737     unsigned Pred = MI->getOperand(2).getImm();
 738     unsigned PredReg = MI->getOperand(3).getReg();
 739     if (OpNum == 0) { // move -> store
 740       unsigned SrcReg = MI->getOperand(1).getReg();
 741       bool isKill = MI->getOperand(1).isKill();
 742       bool isUndef = MI->getOperand(1).isUndef();
 743       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FSTD))
 744         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
 745         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 746     } else {          // move -> load
 747       unsigned DstReg = MI->getOperand(0).getReg();
 748       bool isDead = MI->getOperand(0).isDead();
 749       bool isUndef = MI->getOperand(0).isUndef();
 750       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FLDD))
 751         .addReg(DstReg,
 752                 RegState::Define |
 753                 getDeadRegState(isDead) |
 754                 getUndefRegState(isUndef))
 755         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 756     }
 757   }
 758
 759   return NewMI;
 760 }
 761
 762 MachineInstr*
 763 ARMBaseInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 764                                         MachineInstr* MI,
 765                                         const SmallVectorImpl<unsigned> &Ops,
 766                                         MachineInstr* LoadMI) const {
 767   // FIXME
 768   return 0;
 769 }
 770
 771 bool
 772 ARMBaseInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 773                                        const SmallVectorImpl<unsigned> &Ops) const {
 774   if (Ops.size() != 1) return false;
 775
 776   unsigned Opc = MI->getOpcode();
 777   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 778     // If it is updating CPSR, then it cannot be folded.
 779     return MI->getOperand(4).getReg() != ARM::CPSR ||MI->getOperand(4).isDead();
 780   } else if (Opc == ARM::FCPYS || Opc == ARM::FCPYD) {
 781     return true;
 782   } else if (Opc == ARM::VMOVD || Opc == ARM::VMOVQ) {
 783     return false; // FIXME
 784   }
 785
 786   return false;
 787 }
 788
 789 int llvm::getMatchingCondBranchOpcode(int Opc) {
 790   if (Opc == ARM::B)
 791     return ARM::Bcc;
 792   else if (Opc == ARM::tB)
 793     return ARM::tBcc;
 794   else if (Opc == ARM::t2B)
 795       return ARM::t2Bcc;
 796
 797   llvm_unreachable("Unknown unconditional branch opcode!");
 798   return 0;
 799 }
 800
 801
 802 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 803                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 804                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 805                                ARMCC::CondCodes Pred, unsigned PredReg,
 806                                const ARMBaseInstrInfo &TII) {
 807   bool isSub = NumBytes < 0;
 808   if (isSub) NumBytes = -NumBytes;
 809
 810   while (NumBytes) {
 811     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 812     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 813     assert(ThisVal && "Didn't extract field correctly");
 814
 815     // We will handle these bits from offset, clear them.
 816     NumBytes &= ~ThisVal;
 817
 818     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
 819
 820     // Build the new ADD / SUB.
 821     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
 822     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 823       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
 824       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 825     BaseReg = DestReg;
 826   }
 827 }
 828
 829 int llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 830                                unsigned FrameReg, int Offset,
 831                                const ARMBaseInstrInfo &TII) {
 832   unsigned Opcode = MI.getOpcode();
 833   const TargetInstrDesc &Desc = MI.getDesc();
 834   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 835   bool isSub = false;
 836
 837   // Memory operands in inline assembly always use AddrMode2.
 838   if (Opcode == ARM::INLINEASM)
 839     AddrMode = ARMII::AddrMode2;
 840
 841   if (Opcode == ARM::ADDri) {
 842     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 843     if (Offset == 0) {
 844       // Turn it into a move.
 845       MI.setDesc(TII.get(ARM::MOVr));
 846       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 847       MI.RemoveOperand(FrameRegIdx+1);
 848       return 0;
 849     } else if (Offset < 0) {
 850       Offset = -Offset;
 851       isSub = true;
 852       MI.setDesc(TII.get(ARM::SUBri));
 853     }
 854
 855     // Common case: small offset, fits into instruction.
 856     if (ARM_AM::getSOImmVal(Offset) != -1) {
 857       // Replace the FrameIndex with sp / fp
 858       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 859       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 860       return 0;
 861     }
 862
 863     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
 864     // as possible.
 865     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 866     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
 867
 868     // We will handle these bits from offset, clear them.
 869     Offset &= ~ThisImmVal;
 870
 871     // Get the properly encoded SOImmVal field.
 872     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
 873            "Bit extraction didn't work?");
 874     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 875  } else {
 876     unsigned ImmIdx = 0;
 877     int InstrOffs = 0;
 878     unsigned NumBits = 0;
 879     unsigned Scale = 1;
 880     switch (AddrMode) {
 881     case ARMII::AddrMode2: {
 882       ImmIdx = FrameRegIdx+2;
 883       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 884       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 885         InstrOffs *= -1;
 886       NumBits = 12;
 887       break;
 888     }
 889     case ARMII::AddrMode3: {
 890       ImmIdx = FrameRegIdx+2;
 891       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 892       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 893         InstrOffs *= -1;
 894       NumBits = 8;
 895       break;
 896     }
 897     case ARMII::AddrMode5: {
 898       ImmIdx = FrameRegIdx+1;
 899       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 900       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 901         InstrOffs *= -1;
 902       NumBits = 8;
 903       Scale = 4;
 904       break;
 905     }
 906     default:
 907       llvm_unreachable("Unsupported addressing mode!");
 908       break;
 909     }
 910
 911     Offset += InstrOffs * Scale;
 912     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 913     if (Offset < 0) {
 914       Offset = -Offset;
 915       isSub = true;
 916     }
 917
 918     // Attempt to fold address comp. if opcode has offset bits
 919     if (NumBits > 0) {
 920       // Common case: small offset, fits into instruction.
 921       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 922       int ImmedOffset = Offset / Scale;
 923       unsigned Mask = (1 << NumBits) - 1;
 924       if ((unsigned)Offset <= Mask * Scale) {
 925         // Replace the FrameIndex with sp
 926         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 927         if (isSub)
 928           ImmedOffset |= 1 << NumBits;
 929         ImmOp.ChangeToImmediate(ImmedOffset);
 930         return 0;
 931       }
 932
 933       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 934       ImmedOffset = ImmedOffset & Mask;
 935       if (isSub)
 936         ImmedOffset |= 1 << NumBits;
 937       ImmOp.ChangeToImmediate(ImmedOffset);
 938       Offset &= ~(Mask*Scale);
 939     }
 940   }
 941
 942   return (isSub) ? -Offset : Offset;
 943 }