lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARM.h"
  17 #include "ARMAsmPrinter.h"
  18 #include "ARMAddressingModes.h"
  19 #include "ARMBuildAttrs.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMConstantPoolValue.h"
  22 #include "ARMMachineFunctionInfo.h"
  23 #include "ARMMCExpr.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "InstPrinter/ARMInstPrinter.h"
  27 #include "llvm/Analysis/DebugInfo.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Type.h"
  31 #include "llvm/Assembly/Writer.h"
  32 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCExpr.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Target/TargetRegistry.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/SmallString.h"
  51 #include "llvm/ADT/StringExtras.h"
  52 #include "llvm/Support/CommandLine.h"
  53 #include "llvm/Support/Debug.h"
  54 #include "llvm/Support/ErrorHandling.h"
  55 #include "llvm/Support/raw_ostream.h"
  56 #include <cctype>
  57 using namespace llvm;
  58
  59 namespace {
  60
  61   // Per section and per symbol attributes are not supported.
  62   // To implement them we would need the ability to delay this emission
  63   // until the assembly file is fully parsed/generated as only then do we
  64   // know the symbol and section numbers.
  65   class AttributeEmitter {
  66   public:
  67     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  68     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  69     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  70     virtual void Finish() = 0;
  71     virtual ~AttributeEmitter() {}
  72   };
  73
  74   class AsmAttributeEmitter : public AttributeEmitter {
  75     MCStreamer &Streamer;
  76
  77   public:
  78     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  79     void MaybeSwitchVendor(StringRef Vendor) { }
  80
  81     void EmitAttribute(unsigned Attribute, unsigned Value) {
  82       Streamer.EmitRawText("\t.eabi_attribute " +
  83                            Twine(Attribute) + ", " + Twine(Value));
  84     }
  85
  86     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  87       switch (Attribute) {
  88       case ARMBuildAttrs::CPU_name:
  89         Streamer.EmitRawText(StringRef("\t.cpu ") + LowercaseString(String));
  90         break;
  91       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  92       case ARMBuildAttrs::Advanced_SIMD_arch:
  93       case ARMBuildAttrs::VFP_arch:
  94         Streamer.EmitRawText(StringRef("\t.fpu ") + LowercaseString(String));
  95         break;
  96       default: assert(0 && "Unsupported Text attribute in ASM Mode"); break;
  97       }
  98     }
  99     void Finish() { }
 100   };
 101
 102   class ObjectAttributeEmitter : public AttributeEmitter {
 103     MCObjectStreamer &Streamer;
 104     StringRef CurrentVendor;
 105     SmallString<64> Contents;
 106
 107   public:
 108     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 109       Streamer(Streamer_), CurrentVendor("") { }
 110
 111     void MaybeSwitchVendor(StringRef Vendor) {
 112       assert(!Vendor.empty() && "Vendor cannot be empty.");
 113
 114       if (CurrentVendor.empty())
 115         CurrentVendor = Vendor;
 116       else if (CurrentVendor == Vendor)
 117         return;
 118       else
 119         Finish();
 120
 121       CurrentVendor = Vendor;
 122
 123       assert(Contents.size() == 0);
 124     }
 125
 126     void EmitAttribute(unsigned Attribute, unsigned Value) {
 127       // FIXME: should be ULEB
 128       Contents += Attribute;
 129       Contents += Value;
 130     }
 131
 132     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 133       Contents += Attribute;
 134       Contents += UppercaseString(String);
 135       Contents += 0;
 136     }
 137
 138     void Finish() {
 139       const size_t ContentsSize = Contents.size();
 140
 141       // Vendor size + Vendor name + '\0'
 142       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 143
 144       // Tag + Tag Size
 145       const size_t TagHeaderSize = 1 + 4;
 146
 147       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 148       Streamer.EmitBytes(CurrentVendor, 0);
 149       Streamer.EmitIntValue(0, 1); // '\0'
 150
 151       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 152       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 153
 154       Streamer.EmitBytes(Contents, 0);
 155
 156       Contents.clear();
 157     }
 158   };
 159
 160 } // end of anonymous namespace
 161
 162 MachineLocation ARMAsmPrinter::
 163 getDebugValueLocation(const MachineInstr *MI) const {
 164   MachineLocation Location;
 165   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 166   // Frame address.  Currently handles register +- offset only.
 167   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 168     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 169   else {
 170     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 171   }
 172   return Location;
 173 }
 174
 175 /// getDwarfRegOpSize - get size required to emit given machine location using
 176 /// dwarf encoding.
 177 unsigned ARMAsmPrinter::getDwarfRegOpSize(const MachineLocation &MLoc) const {
 178  const TargetRegisterInfo *RI = TM.getRegisterInfo();
 179   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 180     return AsmPrinter::getDwarfRegOpSize(MLoc);
 181   else {
 182     unsigned Reg = MLoc.getReg();
 183     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 184       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 185       // S registers are described as bit-pieces of a register
 186       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 187       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 188
 189       unsigned SReg = Reg - ARM::S0;
 190       unsigned Rx = 256 + (SReg >> 1);
 191       // DW_OP_regx + ULEB + DW_OP_bit_piece + ULEB + ULEB
 192       //   1 + ULEB(Rx) + 1 + 1 + 1
 193       return 4 + MCAsmInfo::getULEB128Size(Rx);
 194     }
 195
 196     if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 197       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 198       // Q registers Q0-Q15 are described by composing two D registers together.
 199       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 200
 201       unsigned QReg = Reg - ARM::Q0;
 202       unsigned D1 = 256 + 2 * QReg;
 203       unsigned D2 = D1 + 1;
 204
 205       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8) +
 206       // DW_OP_regx + ULEB + DW_OP_piece + ULEB(8);
 207       //   6 + ULEB(D1) + ULEB(D2)
 208       return 6 + MCAsmInfo::getULEB128Size(D1) + MCAsmInfo::getULEB128Size(D2);
 209     }
 210   }
 211   return 0;
 212 }
 213
 214 /// EmitDwarfRegOp - Emit dwarf register operation.
 215 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 216   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 217   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 218     AsmPrinter::EmitDwarfRegOp(MLoc);
 219   else {
 220     unsigned Reg = MLoc.getReg();
 221     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 222       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 223       // S registers are described as bit-pieces of a register
 224       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 225       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 226
 227       unsigned SReg = Reg - ARM::S0;
 228       bool odd = SReg & 0x1;
 229       unsigned Rx = 256 + (SReg >> 1);
 230
 231       OutStreamer.AddComment("DW_OP_regx for S register");
 232       EmitInt8(dwarf::DW_OP_regx);
 233
 234       OutStreamer.AddComment(Twine(SReg));
 235       EmitULEB128(Rx);
 236
 237       if (odd) {
 238         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 239         EmitInt8(dwarf::DW_OP_bit_piece);
 240         EmitULEB128(32);
 241         EmitULEB128(32);
 242       } else {
 243         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 244         EmitInt8(dwarf::DW_OP_bit_piece);
 245         EmitULEB128(32);
 246         EmitULEB128(0);
 247       }
 248     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 249       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 250       // Q registers Q0-Q15 are described by composing two D registers together.
 251       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 252
 253       unsigned QReg = Reg - ARM::Q0;
 254       unsigned D1 = 256 + 2 * QReg;
 255       unsigned D2 = D1 + 1;
 256
 257       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 258       EmitInt8(dwarf::DW_OP_regx);
 259       EmitULEB128(D1);
 260       OutStreamer.AddComment("DW_OP_piece 8");
 261       EmitInt8(dwarf::DW_OP_piece);
 262       EmitULEB128(8);
 263
 264       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 265       EmitInt8(dwarf::DW_OP_regx);
 266       EmitULEB128(D2);
 267       OutStreamer.AddComment("DW_OP_piece 8");
 268       EmitInt8(dwarf::DW_OP_piece);
 269       EmitULEB128(8);
 270     }
 271   }
 272 }
 273
 274 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 275   if (AFI->isThumbFunction()) {
 276     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 277     OutStreamer.EmitThumbFunc(CurrentFnSym);
 278   }
 279
 280   OutStreamer.EmitLabel(CurrentFnSym);
 281 }
 282
 283 /// runOnMachineFunction - This uses the EmitInstruction()
 284 /// method to print assembly for each instruction.
 285 ///
 286 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 287   AFI = MF.getInfo<ARMFunctionInfo>();
 288   MCP = MF.getConstantPool();
 289
 290   return AsmPrinter::runOnMachineFunction(MF);
 291 }
 292
 293 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 294                                  raw_ostream &O, const char *Modifier) {
 295   const MachineOperand &MO = MI->getOperand(OpNum);
 296   unsigned TF = MO.getTargetFlags();
 297
 298   switch (MO.getType()) {
 299   default:
 300     assert(0 && "<unknown operand type>");
 301   case MachineOperand::MO_Register: {
 302     unsigned Reg = MO.getReg();
 303     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 304     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 305     O << ARMInstPrinter::getRegisterName(Reg);
 306     break;
 307   }
 308   case MachineOperand::MO_Immediate: {
 309     int64_t Imm = MO.getImm();
 310     O << '#';
 311     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 312         (TF == ARMII::MO_LO16))
 313       O << ":lower16:";
 314     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 315              (TF == ARMII::MO_HI16))
 316       O << ":upper16:";
 317     O << Imm;
 318     break;
 319   }
 320   case MachineOperand::MO_MachineBasicBlock:
 321     O << *MO.getMBB()->getSymbol();
 322     return;
 323   case MachineOperand::MO_GlobalAddress: {
 324     const GlobalValue *GV = MO.getGlobal();
 325     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 326         (TF & ARMII::MO_LO16))
 327       O << ":lower16:";
 328     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 329              (TF & ARMII::MO_HI16))
 330       O << ":upper16:";
 331     O << *Mang->getSymbol(GV);
 332
 333     printOffset(MO.getOffset(), O);
 334     if (TF == ARMII::MO_PLT)
 335       O << "(PLT)";
 336     break;
 337   }
 338   case MachineOperand::MO_ExternalSymbol: {
 339     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 340     if (TF == ARMII::MO_PLT)
 341       O << "(PLT)";
 342     break;
 343   }
 344   case MachineOperand::MO_ConstantPoolIndex:
 345     O << *GetCPISymbol(MO.getIndex());
 346     break;
 347   case MachineOperand::MO_JumpTableIndex:
 348     O << *GetJTISymbol(MO.getIndex());
 349     break;
 350   }
 351 }
 352
 353 //===--------------------------------------------------------------------===//
 354
 355 MCSymbol *ARMAsmPrinter::
 356 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 357                             const MachineBasicBlock *MBB) const {
 358   SmallString<60> Name;
 359   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 360     << getFunctionNumber() << '_' << uid << '_' << uid2
 361     << "_set_" << MBB->getNumber();
 362   return OutContext.GetOrCreateSymbol(Name.str());
 363 }
 364
 365 MCSymbol *ARMAsmPrinter::
 366 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 367   SmallString<60> Name;
 368   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 369     << getFunctionNumber() << '_' << uid << '_' << uid2;
 370   return OutContext.GetOrCreateSymbol(Name.str());
 371 }
 372
 373
 374 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 375   SmallString<60> Name;
 376   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 377     << getFunctionNumber();
 378   return OutContext.GetOrCreateSymbol(Name.str());
 379 }
 380
 381 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 382                                     unsigned AsmVariant, const char *ExtraCode,
 383                                     raw_ostream &O) {
 384   // Does this asm operand have a single letter operand modifier?
 385   if (ExtraCode && ExtraCode[0]) {
 386     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 387
 388     switch (ExtraCode[0]) {
 389     default: return true;  // Unknown modifier.
 390     case 'a': // Print as a memory address.
 391       if (MI->getOperand(OpNum).isReg()) {
 392         O << "["
 393           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 394           << "]";
 395         return false;
 396       }
 397       // Fallthrough
 398     case 'c': // Don't print "#" before an immediate operand.
 399       if (!MI->getOperand(OpNum).isImm())
 400         return true;
 401       O << MI->getOperand(OpNum).getImm();
 402       return false;
 403     case 'P': // Print a VFP double precision register.
 404     case 'q': // Print a NEON quad precision register.
 405       printOperand(MI, OpNum, O);
 406       return false;
 407     case 'y': // Print a VFP single precision register as indexed double.
 408       // This uses the ordering of the alias table to get the first 'd' register
 409       // that overlaps the 's' register. Also, s0 is an odd register, hence the
 410       // odd modulus check below.
 411       if (MI->getOperand(OpNum).isReg()) {
 412         unsigned Reg = MI->getOperand(OpNum).getReg();
 413         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 414         O << ARMInstPrinter::getRegisterName(TRI->getAliasSet(Reg)[0]) <<
 415         (((Reg % 2) == 1) ? "[0]" : "[1]");
 416         return false;
 417       }
 418       // Fallthrough to unsupported.
 419     case 'Q':
 420     case 'R':
 421     case 'H':
 422       // These modifiers are not yet supported.
 423       return true;
 424     }
 425   }
 426
 427   printOperand(MI, OpNum, O);
 428   return false;
 429 }
 430
 431 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 432                                           unsigned OpNum, unsigned AsmVariant,
 433                                           const char *ExtraCode,
 434                                           raw_ostream &O) {
 435   if (ExtraCode && ExtraCode[0])
 436     return true; // Unknown modifier.
 437
 438   const MachineOperand &MO = MI->getOperand(OpNum);
 439   assert(MO.isReg() && "unexpected inline asm memory operand");
 440   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 441   return false;
 442 }
 443
 444 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 445   if (Subtarget->isTargetDarwin()) {
 446     Reloc::Model RelocM = TM.getRelocationModel();
 447     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 448       // Declare all the text sections up front (before the DWARF sections
 449       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 450       // them together at the beginning of the object file.  This helps
 451       // avoid out-of-range branches that are due a fundamental limitation of
 452       // the way symbol offsets are encoded with the current Darwin ARM
 453       // relocations.
 454       const TargetLoweringObjectFileMachO &TLOFMacho =
 455         static_cast<const TargetLoweringObjectFileMachO &>(
 456           getObjFileLowering());
 457       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 458       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 459       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 460       if (RelocM == Reloc::DynamicNoPIC) {
 461         const MCSection *sect =
 462           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 463                                      MCSectionMachO::S_SYMBOL_STUBS,
 464                                      12, SectionKind::getText());
 465         OutStreamer.SwitchSection(sect);
 466       } else {
 467         const MCSection *sect =
 468           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 469                                      MCSectionMachO::S_SYMBOL_STUBS,
 470                                      16, SectionKind::getText());
 471         OutStreamer.SwitchSection(sect);
 472       }
 473       const MCSection *StaticInitSect =
 474         OutContext.getMachOSection("__TEXT", "__StaticInit",
 475                                    MCSectionMachO::S_REGULAR |
 476                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 477                                    SectionKind::getText());
 478       OutStreamer.SwitchSection(StaticInitSect);
 479     }
 480   }
 481
 482   // Use unified assembler syntax.
 483   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 484
 485   // Emit ARM Build Attributes
 486   if (Subtarget->isTargetELF()) {
 487
 488     emitAttributes();
 489   }
 490 }
 491
 492
 493 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 494   if (Subtarget->isTargetDarwin()) {
 495     // All darwin targets use mach-o.
 496     const TargetLoweringObjectFileMachO &TLOFMacho =
 497       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 498     MachineModuleInfoMachO &MMIMacho =
 499       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 500
 501     // Output non-lazy-pointers for external and common global variables.
 502     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 503
 504     if (!Stubs.empty()) {
 505       // Switch with ".non_lazy_symbol_pointer" directive.
 506       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 507       EmitAlignment(2);
 508       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 509         // L_foo$stub:
 510         OutStreamer.EmitLabel(Stubs[i].first);
 511         //   .indirect_symbol _foo
 512         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 513         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 514
 515         if (MCSym.getInt())
 516           // External to current translation unit.
 517           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 518         else
 519           // Internal to current translation unit.
 520           //
 521           // When we place the LSDA into the TEXT section, the type info
 522           // pointers need to be indirect and pc-rel. We accomplish this by
 523           // using NLPs; however, sometimes the types are local to the file.
 524           // We need to fill in the value for the NLP in those cases.
 525           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 526                                                         OutContext),
 527                                 4/*size*/, 0/*addrspace*/);
 528       }
 529
 530       Stubs.clear();
 531       OutStreamer.AddBlankLine();
 532     }
 533
 534     Stubs = MMIMacho.GetHiddenGVStubList();
 535     if (!Stubs.empty()) {
 536       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 537       EmitAlignment(2);
 538       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 539         // L_foo$stub:
 540         OutStreamer.EmitLabel(Stubs[i].first);
 541         //   .long _foo
 542         OutStreamer.EmitValue(MCSymbolRefExpr::
 543                               Create(Stubs[i].second.getPointer(),
 544                                      OutContext),
 545                               4/*size*/, 0/*addrspace*/);
 546       }
 547
 548       Stubs.clear();
 549       OutStreamer.AddBlankLine();
 550     }
 551
 552     // Funny Darwin hack: This flag tells the linker that no global symbols
 553     // contain code that falls through to other global symbols (e.g. the obvious
 554     // implementation of multiple entry points).  If this doesn't occur, the
 555     // linker can safely perform dead code stripping.  Since LLVM never
 556     // generates code that does this, it is always safe to set.
 557     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 558   }
 559 }
 560
 561 //===----------------------------------------------------------------------===//
 562 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 563 // FIXME:
 564 // The following seem like one-off assembler flags, but they actually need
 565 // to appear in the .ARM.attributes section in ELF.
 566 // Instead of subclassing the MCELFStreamer, we do the work here.
 567
 568 void ARMAsmPrinter::emitAttributes() {
 569
 570   emitARMAttributeSection();
 571
 572   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 573   bool emitFPU = false;
 574   AttributeEmitter *AttrEmitter;
 575   if (OutStreamer.hasRawTextSupport()) {
 576     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 577     emitFPU = true;
 578   } else {
 579     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 580     AttrEmitter = new ObjectAttributeEmitter(O);
 581   }
 582
 583   AttrEmitter->MaybeSwitchVendor("aeabi");
 584
 585   std::string CPUString = Subtarget->getCPUString();
 586
 587   if (CPUString == "cortex-a8" ||
 588       Subtarget->isCortexA8()) {
 589     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 590     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 591     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 592                                ARMBuildAttrs::ApplicationProfile);
 593     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 594                                ARMBuildAttrs::Allowed);
 595     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 596                                ARMBuildAttrs::AllowThumb32);
 597     // Fixme: figure out when this is emitted.
 598     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 599     //                           ARMBuildAttrs::AllowWMMXv1);
 600     //
 601
 602     /// ADD additional Else-cases here!
 603   } else if (CPUString == "xscale") {
 604     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 605     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 606                                ARMBuildAttrs::Allowed);
 607     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 608                                ARMBuildAttrs::Allowed);
 609   } else if (CPUString == "generic") {
 610     // FIXME: Why these defaults?
 611     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 612     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 613                                ARMBuildAttrs::Allowed);
 614     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 615                                ARMBuildAttrs::Allowed);
 616   }
 617
 618   if (Subtarget->hasNEON() && emitFPU) {
 619     /* NEON is not exactly a VFP architecture, but GAS emit one of
 620      * neon/vfpv3/vfpv2 for .fpu parameters */
 621     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 622     /* If emitted for NEON, omit from VFP below, since you can have both
 623      * NEON and VFP in build attributes but only one .fpu */
 624     emitFPU = false;
 625   }
 626
 627   /* VFPv3 + .fpu */
 628   if (Subtarget->hasVFP3()) {
 629     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 630                                ARMBuildAttrs::AllowFPv3A);
 631     if (emitFPU)
 632       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 633
 634   /* VFPv2 + .fpu */
 635   } else if (Subtarget->hasVFP2()) {
 636     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 637                                ARMBuildAttrs::AllowFPv2);
 638     if (emitFPU)
 639       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 640   }
 641
 642   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 643    * since NEON can have 1 (allowed) or 2 (fused MAC operations) */
 644   if (Subtarget->hasNEON()) {
 645     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 646                                ARMBuildAttrs::Allowed);
 647   }
 648
 649   // Signal various FP modes.
 650   if (!UnsafeFPMath) {
 651     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 652                                ARMBuildAttrs::Allowed);
 653     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 654                                ARMBuildAttrs::Allowed);
 655   }
 656
 657   if (NoInfsFPMath && NoNaNsFPMath)
 658     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 659                                ARMBuildAttrs::Allowed);
 660   else
 661     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 662                                ARMBuildAttrs::AllowIEE754);
 663
 664   // FIXME: add more flags to ARMBuildAttrs.h
 665   // 8-bytes alignment stuff.
 666   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 667   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 668
 669   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 670   if (Subtarget->isAAPCS_ABI() && FloatABIType == FloatABI::Hard) {
 671     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 672     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 673   }
 674   // FIXME: Should we signal R9 usage?
 675
 676   if (Subtarget->hasDivide())
 677     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 678
 679   AttrEmitter->Finish();
 680   delete AttrEmitter;
 681 }
 682
 683 void ARMAsmPrinter::emitARMAttributeSection() {
 684   // <format-version>
 685   // [ <section-length> "vendor-name"
 686   // [ <file-tag> <size> <attribute>*
 687   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 688   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 689   //   ]+
 690   // ]*
 691
 692   if (OutStreamer.hasRawTextSupport())
 693     return;
 694
 695   const ARMElfTargetObjectFile &TLOFELF =
 696     static_cast<const ARMElfTargetObjectFile &>
 697     (getObjFileLowering());
 698
 699   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 700
 701   // Format version
 702   OutStreamer.EmitIntValue(0x41, 1);
 703 }
 704
 705 //===----------------------------------------------------------------------===//
 706
 707 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 708                              unsigned LabelId, MCContext &Ctx) {
 709
 710   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 711                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 712   return Label;
 713 }
 714
 715 static MCSymbolRefExpr::VariantKind
 716 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 717   switch (Modifier) {
 718   default: llvm_unreachable("Unknown modifier!");
 719   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 720   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 721   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 722   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 723   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 724   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 725   }
 726   return MCSymbolRefExpr::VK_None;
 727 }
 728
 729 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 730   bool isIndirect = Subtarget->isTargetDarwin() &&
 731     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 732   if (!isIndirect)
 733     return Mang->getSymbol(GV);
 734
 735   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 736   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 737   MachineModuleInfoMachO &MMIMachO =
 738     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 739   MachineModuleInfoImpl::StubValueTy &StubSym =
 740     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 741     MMIMachO.getGVStubEntry(MCSym);
 742   if (StubSym.getPointer() == 0)
 743     StubSym = MachineModuleInfoImpl::
 744       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 745   return MCSym;
 746 }
 747
 748 void ARMAsmPrinter::
 749 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 750   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 751
 752   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 753
 754   MCSymbol *MCSym;
 755   if (ACPV->isLSDA()) {
 756     SmallString<128> Str;
 757     raw_svector_ostream OS(Str);
 758     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 759     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 760   } else if (ACPV->isBlockAddress()) {
 761     MCSym = GetBlockAddressSymbol(ACPV->getBlockAddress());
 762   } else if (ACPV->isGlobalValue()) {
 763     const GlobalValue *GV = ACPV->getGV();
 764     MCSym = GetARMGVSymbol(GV);
 765   } else {
 766     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 767     MCSym = GetExternalSymbolSymbol(ACPV->getSymbol());
 768   }
 769
 770   // Create an MCSymbol for the reference.
 771   const MCExpr *Expr =
 772     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 773                             OutContext);
 774
 775   if (ACPV->getPCAdjustment()) {
 776     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 777                                     getFunctionNumber(),
 778                                     ACPV->getLabelId(),
 779                                     OutContext);
 780     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 781     PCRelExpr =
 782       MCBinaryExpr::CreateAdd(PCRelExpr,
 783                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 784                                                      OutContext),
 785                               OutContext);
 786     if (ACPV->mustAddCurrentAddress()) {
 787       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 788       // label, so just emit a local label end reference that instead.
 789       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 790       OutStreamer.EmitLabel(DotSym);
 791       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 792       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 793     }
 794     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 795   }
 796   OutStreamer.EmitValue(Expr, Size);
 797 }
 798
 799 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 800   unsigned Opcode = MI->getOpcode();
 801   int OpNum = 1;
 802   if (Opcode == ARM::BR_JTadd)
 803     OpNum = 2;
 804   else if (Opcode == ARM::BR_JTm)
 805     OpNum = 3;
 806
 807   const MachineOperand &MO1 = MI->getOperand(OpNum);
 808   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 809   unsigned JTI = MO1.getIndex();
 810
 811   // Emit a label for the jump table.
 812   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 813   OutStreamer.EmitLabel(JTISymbol);
 814
 815   // Emit each entry of the table.
 816   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 817   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 818   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 819
 820   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 821     MachineBasicBlock *MBB = JTBBs[i];
 822     // Construct an MCExpr for the entry. We want a value of the form:
 823     // (BasicBlockAddr - TableBeginAddr)
 824     //
 825     // For example, a table with entries jumping to basic blocks BB0 and BB1
 826     // would look like:
 827     // LJTI_0_0:
 828     //    .word (LBB0 - LJTI_0_0)
 829     //    .word (LBB1 - LJTI_0_0)
 830     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 831
 832     if (TM.getRelocationModel() == Reloc::PIC_)
 833       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 834                                                                    OutContext),
 835                                      OutContext);
 836     OutStreamer.EmitValue(Expr, 4);
 837   }
 838 }
 839
 840 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 841   unsigned Opcode = MI->getOpcode();
 842   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 843   const MachineOperand &MO1 = MI->getOperand(OpNum);
 844   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 845   unsigned JTI = MO1.getIndex();
 846
 847   // Emit a label for the jump table.
 848   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 849   OutStreamer.EmitLabel(JTISymbol);
 850
 851   // Emit each entry of the table.
 852   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 853   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 854   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 855   unsigned OffsetWidth = 4;
 856   if (MI->getOpcode() == ARM::t2TBB_JT)
 857     OffsetWidth = 1;
 858   else if (MI->getOpcode() == ARM::t2TBH_JT)
 859     OffsetWidth = 2;
 860
 861   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 862     MachineBasicBlock *MBB = JTBBs[i];
 863     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 864                                                       OutContext);
 865     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 866     if (OffsetWidth == 4) {
 867       MCInst BrInst;
 868       BrInst.setOpcode(ARM::t2B);
 869       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
 870       OutStreamer.EmitInstruction(BrInst);
 871       continue;
 872     }
 873     // Otherwise it's an offset from the dispatch instruction. Construct an
 874     // MCExpr for the entry. We want a value of the form:
 875     // (BasicBlockAddr - TableBeginAddr) / 2
 876     //
 877     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
 878     // would look like:
 879     // LJTI_0_0:
 880     //    .byte (LBB0 - LJTI_0_0) / 2
 881     //    .byte (LBB1 - LJTI_0_0) / 2
 882     const MCExpr *Expr =
 883       MCBinaryExpr::CreateSub(MBBSymbolExpr,
 884                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
 885                               OutContext);
 886     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
 887                                    OutContext);
 888     OutStreamer.EmitValue(Expr, OffsetWidth);
 889   }
 890 }
 891
 892 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
 893                                            raw_ostream &OS) {
 894   unsigned NOps = MI->getNumOperands();
 895   assert(NOps==4);
 896   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
 897   // cast away const; DIetc do not take const operands for some reason.
 898   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
 899   OS << V.getName();
 900   OS << " <- ";
 901   // Frame address.  Currently handles register +- offset only.
 902   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
 903   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
 904   OS << ']';
 905   OS << "+";
 906   printOperand(MI, NOps-2, OS);
 907 }
 908
 909 static void populateADROperands(MCInst &Inst, unsigned Dest,
 910                                 const MCSymbol *Label,
 911                                 unsigned pred, unsigned ccreg,
 912                                 MCContext &Ctx) {
 913   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
 914   Inst.addOperand(MCOperand::CreateReg(Dest));
 915   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
 916   // Add predicate operands.
 917   Inst.addOperand(MCOperand::CreateImm(pred));
 918   Inst.addOperand(MCOperand::CreateReg(ccreg));
 919 }
 920
 921 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
 922                                            unsigned Opcode) {
 923   MCInst TmpInst;
 924
 925   // Emit the instruction as usual, just patch the opcode.
 926   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
 927   TmpInst.setOpcode(Opcode);
 928   OutStreamer.EmitInstruction(TmpInst);
 929 }
 930
 931 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
 932   assert(MI->getFlag(MachineInstr::FrameSetup) &&
 933       "Only instruction which are involved into frame setup code are allowed");
 934
 935   const MachineFunction &MF = *MI->getParent()->getParent();
 936   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
 937   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
 938
 939   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 940   unsigned Opc = MI->getOpcode();
 941   unsigned SrcReg, DstReg;
 942
 943   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
 944     // Two special cases:
 945     // 1) tPUSH does not have src/dst regs.
 946     // 2) for Thumb1 code we sometimes materialize the constant via constpool
 947     // load. Yes, this is pretty fragile, but for now I don't see better
 948     // way... :(
 949     SrcReg = DstReg = ARM::SP;
 950   } else {
 951     SrcReg = MI->getOperand(1).getReg();
 952     DstReg = MI->getOperand(0).getReg();
 953   }
 954
 955   // Try to figure out the unwinding opcode out of src / dst regs.
 956   if (MI->getDesc().mayStore()) {
 957     // Register saves.
 958     assert(DstReg == ARM::SP &&
 959            "Only stack pointer as a destination reg is supported");
 960
 961     SmallVector<unsigned, 4> RegList;
 962     // Skip src & dst reg, and pred ops.
 963     unsigned StartOp = 2 + 2;
 964     // Use all the operands.
 965     unsigned NumOffset = 0;
 966
 967     switch (Opc) {
 968     default:
 969       MI->dump();
 970       assert(0 && "Unsupported opcode for unwinding information");
 971     case ARM::tPUSH:
 972       // Special case here: no src & dst reg, but two extra imp ops.
 973       StartOp = 2; NumOffset = 2;
 974     case ARM::STMDB_UPD:
 975     case ARM::t2STMDB_UPD:
 976     case ARM::VSTMDDB_UPD:
 977       assert(SrcReg == ARM::SP &&
 978              "Only stack pointer as a source reg is supported");
 979       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
 980            i != NumOps; ++i)
 981         RegList.push_back(MI->getOperand(i).getReg());
 982       break;
 983     case ARM::STR_PRE:
 984       assert(MI->getOperand(2).getReg() == ARM::SP &&
 985              "Only stack pointer as a source reg is supported");
 986       RegList.push_back(SrcReg);
 987       break;
 988     }
 989     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
 990   } else {
 991     // Changes of stack / frame pointer.
 992     if (SrcReg == ARM::SP) {
 993       int64_t Offset = 0;
 994       switch (Opc) {
 995       default:
 996         MI->dump();
 997         assert(0 && "Unsupported opcode for unwinding information");
 998       case ARM::MOVr:
 999       case ARM::tMOVgpr2gpr:
1000       case ARM::tMOVgpr2tgpr:
1001         Offset = 0;
1002         break;
1003       case ARM::ADDri:
1004         Offset = -MI->getOperand(2).getImm();
1005         break;
1006       case ARM::SUBri:
1007       case ARM::t2SUBrSPi:
1008         Offset =  MI->getOperand(2).getImm();
1009         break;
1010       case ARM::tSUBspi:
1011         Offset =  MI->getOperand(2).getImm()*4;
1012         break;
1013       case ARM::tADDspi:
1014       case ARM::tADDrSPi:
1015         Offset = -MI->getOperand(2).getImm()*4;
1016         break;
1017       case ARM::tLDRpci: {
1018         // Grab the constpool index and check, whether it corresponds to
1019         // original or cloned constpool entry.
1020         unsigned CPI = MI->getOperand(1).getIndex();
1021         const MachineConstantPool *MCP = MF.getConstantPool();
1022         if (CPI >= MCP->getConstants().size())
1023           CPI = AFI.getOriginalCPIdx(CPI);
1024         assert(CPI != -1U && "Invalid constpool index");
1025
1026         // Derive the actual offset.
1027         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1028         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1029         // FIXME: Check for user, it should be "add" instruction!
1030         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1031         break;
1032       }
1033       }
1034
1035       if (DstReg == FramePtr && FramePtr != ARM::SP)
1036         // Set-up of the frame pointer. Positive values correspond to "add"
1037         // instruction.
1038         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1039       else if (DstReg == ARM::SP) {
1040         // Change of SP by an offset. Positive values correspond to "sub"
1041         // instruction.
1042         OutStreamer.EmitPad(Offset);
1043       } else {
1044         MI->dump();
1045         assert(0 && "Unsupported opcode for unwinding information");
1046       }
1047     } else if (DstReg == ARM::SP) {
1048       // FIXME: .movsp goes here
1049       MI->dump();
1050       assert(0 && "Unsupported opcode for unwinding information");
1051     }
1052     else {
1053       MI->dump();
1054       assert(0 && "Unsupported opcode for unwinding information");
1055     }
1056   }
1057 }
1058
1059 extern cl::opt<bool> EnableARMEHABI;
1060
1061 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1062   unsigned Opc = MI->getOpcode();
1063   switch (Opc) {
1064   default: break;
1065   case ARM::B: {
1066     // B is just a Bcc with an 'always' predicate.
1067     MCInst TmpInst;
1068     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1069     TmpInst.setOpcode(ARM::Bcc);
1070     // Add predicate operands.
1071     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1072     TmpInst.addOperand(MCOperand::CreateReg(0));
1073     OutStreamer.EmitInstruction(TmpInst);
1074     return;
1075   }
1076   case ARM::LDMIA_RET: {
1077     // LDMIA_RET is just a normal LDMIA_UPD instruction that targets PC and as
1078     // such has additional code-gen properties and scheduling information.
1079     // To emit it, we just construct as normal and set the opcode to LDMIA_UPD.
1080     MCInst TmpInst;
1081     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1082     TmpInst.setOpcode(ARM::LDMIA_UPD);
1083     OutStreamer.EmitInstruction(TmpInst);
1084     return;
1085   }
1086   case ARM::t2ADDrSPi:
1087   case ARM::t2ADDrSPi12:
1088   case ARM::t2SUBrSPi:
1089   case ARM::t2SUBrSPi12:
1090     assert ((MI->getOperand(1).getReg() == ARM::SP) &&
1091             "Unexpected source register!");
1092     break;
1093
1094   case ARM::t2MOVi32imm: assert(0 && "Should be lowered by thumb2it pass");
1095   case ARM::DBG_VALUE: {
1096     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1097       SmallString<128> TmpStr;
1098       raw_svector_ostream OS(TmpStr);
1099       PrintDebugValueComment(MI, OS);
1100       OutStreamer.EmitRawText(StringRef(OS.str()));
1101     }
1102     return;
1103   }
1104   case ARM::tBfar: {
1105     MCInst TmpInst;
1106     TmpInst.setOpcode(ARM::tBL);
1107     TmpInst.addOperand(MCOperand::CreateExpr(MCSymbolRefExpr::Create(
1108           MI->getOperand(0).getMBB()->getSymbol(), OutContext)));
1109     OutStreamer.EmitInstruction(TmpInst);
1110     return;
1111   }
1112   case ARM::LEApcrel:
1113   case ARM::tLEApcrel:
1114   case ARM::t2LEApcrel: {
1115     // FIXME: Need to also handle globals and externals
1116     MCInst TmpInst;
1117     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1118                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1119                          : ARM::ADR));
1120     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1121                         GetCPISymbol(MI->getOperand(1).getIndex()),
1122                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1123                         OutContext);
1124     OutStreamer.EmitInstruction(TmpInst);
1125     return;
1126   }
1127   case ARM::LEApcrelJT:
1128   case ARM::tLEApcrelJT:
1129   case ARM::t2LEApcrelJT: {
1130     MCInst TmpInst;
1131     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1132                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1133                          : ARM::ADR));
1134     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1135                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1136                                                   MI->getOperand(2).getImm()),
1137                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1138                       OutContext);
1139     OutStreamer.EmitInstruction(TmpInst);
1140     return;
1141   }
1142   case ARM::MOVPCRX: {
1143     MCInst TmpInst;
1144     TmpInst.setOpcode(ARM::MOVr);
1145     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1146     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1147     // Add predicate operands.
1148     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1149     TmpInst.addOperand(MCOperand::CreateReg(0));
1150     // Add 's' bit operand (always reg0 for this)
1151     TmpInst.addOperand(MCOperand::CreateReg(0));
1152     OutStreamer.EmitInstruction(TmpInst);
1153     return;
1154   }
1155   // Darwin call instructions are just normal call instructions with different
1156   // clobber semantics (they clobber R9).
1157   case ARM::BLr9:
1158   case ARM::BLr9_pred:
1159   case ARM::BLXr9:
1160   case ARM::BLXr9_pred: {
1161     unsigned newOpc;
1162     switch (Opc) {
1163     default: assert(0);
1164     case ARM::BLr9:       newOpc = ARM::BL; break;
1165     case ARM::BLr9_pred:  newOpc = ARM::BL_pred; break;
1166     case ARM::BLXr9:      newOpc = ARM::BLX; break;
1167     case ARM::BLXr9_pred: newOpc = ARM::BLX_pred; break;
1168     }
1169     MCInst TmpInst;
1170     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1171     TmpInst.setOpcode(newOpc);
1172     OutStreamer.EmitInstruction(TmpInst);
1173     return;
1174   }
1175   case ARM::BXr9_CALL:
1176   case ARM::BX_CALL: {
1177     {
1178       MCInst TmpInst;
1179       TmpInst.setOpcode(ARM::MOVr);
1180       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1181       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1182       // Add predicate operands.
1183       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1184       TmpInst.addOperand(MCOperand::CreateReg(0));
1185       // Add 's' bit operand (always reg0 for this)
1186       TmpInst.addOperand(MCOperand::CreateReg(0));
1187       OutStreamer.EmitInstruction(TmpInst);
1188     }
1189     {
1190       MCInst TmpInst;
1191       TmpInst.setOpcode(ARM::BX);
1192       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1193       OutStreamer.EmitInstruction(TmpInst);
1194     }
1195     return;
1196   }
1197   case ARM::BMOVPCRXr9_CALL:
1198   case ARM::BMOVPCRX_CALL: {
1199     {
1200       MCInst TmpInst;
1201       TmpInst.setOpcode(ARM::MOVr);
1202       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1203       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1204       // Add predicate operands.
1205       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1206       TmpInst.addOperand(MCOperand::CreateReg(0));
1207       // Add 's' bit operand (always reg0 for this)
1208       TmpInst.addOperand(MCOperand::CreateReg(0));
1209       OutStreamer.EmitInstruction(TmpInst);
1210     }
1211     {
1212       MCInst TmpInst;
1213       TmpInst.setOpcode(ARM::MOVr);
1214       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1215       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1216       // Add predicate operands.
1217       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1218       TmpInst.addOperand(MCOperand::CreateReg(0));
1219       // Add 's' bit operand (always reg0 for this)
1220       TmpInst.addOperand(MCOperand::CreateReg(0));
1221       OutStreamer.EmitInstruction(TmpInst);
1222     }
1223     return;
1224   }
1225   case ARM::MOVi16_ga_pcrel:
1226   case ARM::t2MOVi16_ga_pcrel: {
1227     MCInst TmpInst;
1228     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1229     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1230
1231     unsigned TF = MI->getOperand(1).getTargetFlags();
1232     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1233     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1234     MCSymbol *GVSym = GetARMGVSymbol(GV);
1235     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1236     if (isPIC) {
1237       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1238                                        getFunctionNumber(),
1239                                        MI->getOperand(2).getImm(), OutContext);
1240       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1241       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1242       const MCExpr *PCRelExpr =
1243         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1244                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1245                                       MCConstantExpr::Create(PCAdj, OutContext),
1246                                           OutContext), OutContext), OutContext);
1247       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1248     } else {
1249       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1250       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1251     }
1252
1253     // Add predicate operands.
1254     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1255     TmpInst.addOperand(MCOperand::CreateReg(0));
1256     // Add 's' bit operand (always reg0 for this)
1257     TmpInst.addOperand(MCOperand::CreateReg(0));
1258     OutStreamer.EmitInstruction(TmpInst);
1259     return;
1260   }
1261   case ARM::MOVTi16_ga_pcrel:
1262   case ARM::t2MOVTi16_ga_pcrel: {
1263     MCInst TmpInst;
1264     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1265                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1266     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1267     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1268
1269     unsigned TF = MI->getOperand(2).getTargetFlags();
1270     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1271     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1272     MCSymbol *GVSym = GetARMGVSymbol(GV);
1273     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1274     if (isPIC) {
1275       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1276                                        getFunctionNumber(),
1277                                        MI->getOperand(3).getImm(), OutContext);
1278       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1279       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1280       const MCExpr *PCRelExpr =
1281         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1282                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1283                                       MCConstantExpr::Create(PCAdj, OutContext),
1284                                           OutContext), OutContext), OutContext);
1285       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1286     } else {
1287       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1288       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1289     }
1290     // Add predicate operands.
1291     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1292     TmpInst.addOperand(MCOperand::CreateReg(0));
1293     // Add 's' bit operand (always reg0 for this)
1294     TmpInst.addOperand(MCOperand::CreateReg(0));
1295     OutStreamer.EmitInstruction(TmpInst);
1296     return;
1297   }
1298   case ARM::tPICADD: {
1299     // This is a pseudo op for a label + instruction sequence, which looks like:
1300     // LPC0:
1301     //     add r0, pc
1302     // This adds the address of LPC0 to r0.
1303
1304     // Emit the label.
1305     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1306                           getFunctionNumber(), MI->getOperand(2).getImm(),
1307                           OutContext));
1308
1309     // Form and emit the add.
1310     MCInst AddInst;
1311     AddInst.setOpcode(ARM::tADDhirr);
1312     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1313     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1314     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1315     // Add predicate operands.
1316     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1317     AddInst.addOperand(MCOperand::CreateReg(0));
1318     OutStreamer.EmitInstruction(AddInst);
1319     return;
1320   }
1321   case ARM::PICADD: {
1322     // This is a pseudo op for a label + instruction sequence, which looks like:
1323     // LPC0:
1324     //     add r0, pc, r0
1325     // This adds the address of LPC0 to r0.
1326
1327     // Emit the label.
1328     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1329                           getFunctionNumber(), MI->getOperand(2).getImm(),
1330                           OutContext));
1331
1332     // Form and emit the add.
1333     MCInst AddInst;
1334     AddInst.setOpcode(ARM::ADDrr);
1335     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1336     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1337     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1338     // Add predicate operands.
1339     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1340     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1341     // Add 's' bit operand (always reg0 for this)
1342     AddInst.addOperand(MCOperand::CreateReg(0));
1343     OutStreamer.EmitInstruction(AddInst);
1344     return;
1345   }
1346   case ARM::PICSTR:
1347   case ARM::PICSTRB:
1348   case ARM::PICSTRH:
1349   case ARM::PICLDR:
1350   case ARM::PICLDRB:
1351   case ARM::PICLDRH:
1352   case ARM::PICLDRSB:
1353   case ARM::PICLDRSH: {
1354     // This is a pseudo op for a label + instruction sequence, which looks like:
1355     // LPC0:
1356     //     OP r0, [pc, r0]
1357     // The LCP0 label is referenced by a constant pool entry in order to get
1358     // a PC-relative address at the ldr instruction.
1359
1360     // Emit the label.
1361     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1362                           getFunctionNumber(), MI->getOperand(2).getImm(),
1363                           OutContext));
1364
1365     // Form and emit the load
1366     unsigned Opcode;
1367     switch (MI->getOpcode()) {
1368     default:
1369       llvm_unreachable("Unexpected opcode!");
1370     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1371     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1372     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1373     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1374     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1375     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1376     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1377     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1378     }
1379     MCInst LdStInst;
1380     LdStInst.setOpcode(Opcode);
1381     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1382     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1383     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1384     LdStInst.addOperand(MCOperand::CreateImm(0));
1385     // Add predicate operands.
1386     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1387     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1388     OutStreamer.EmitInstruction(LdStInst);
1389
1390     return;
1391   }
1392   case ARM::CONSTPOOL_ENTRY: {
1393     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1394     /// in the function.  The first operand is the ID# for this instruction, the
1395     /// second is the index into the MachineConstantPool that this is, the third
1396     /// is the size in bytes of this constant pool entry.
1397     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1398     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1399
1400     EmitAlignment(2);
1401     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1402
1403     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1404     if (MCPE.isMachineConstantPoolEntry())
1405       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1406     else
1407       EmitGlobalConstant(MCPE.Val.ConstVal);
1408
1409     return;
1410   }
1411   case ARM::t2BR_JT: {
1412     // Lower and emit the instruction itself, then the jump table following it.
1413     MCInst TmpInst;
1414     TmpInst.setOpcode(ARM::tMOVgpr2gpr);
1415     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1416     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1417     // Add predicate operands.
1418     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1419     TmpInst.addOperand(MCOperand::CreateReg(0));
1420     OutStreamer.EmitInstruction(TmpInst);
1421     // Output the data for the jump table itself
1422     EmitJump2Table(MI);
1423     return;
1424   }
1425   case ARM::t2TBB_JT: {
1426     // Lower and emit the instruction itself, then the jump table following it.
1427     MCInst TmpInst;
1428
1429     TmpInst.setOpcode(ARM::t2TBB);
1430     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1431     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1432     // Add predicate operands.
1433     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1434     TmpInst.addOperand(MCOperand::CreateReg(0));
1435     OutStreamer.EmitInstruction(TmpInst);
1436     // Output the data for the jump table itself
1437     EmitJump2Table(MI);
1438     // Make sure the next instruction is 2-byte aligned.
1439     EmitAlignment(1);
1440     return;
1441   }
1442   case ARM::t2TBH_JT: {
1443     // Lower and emit the instruction itself, then the jump table following it.
1444     MCInst TmpInst;
1445
1446     TmpInst.setOpcode(ARM::t2TBH);
1447     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1448     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1449     // Add predicate operands.
1450     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1451     TmpInst.addOperand(MCOperand::CreateReg(0));
1452     OutStreamer.EmitInstruction(TmpInst);
1453     // Output the data for the jump table itself
1454     EmitJump2Table(MI);
1455     return;
1456   }
1457   case ARM::tBR_JTr:
1458   case ARM::BR_JTr: {
1459     // Lower and emit the instruction itself, then the jump table following it.
1460     // mov pc, target
1461     MCInst TmpInst;
1462     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1463       ARM::MOVr : ARM::tMOVgpr2gpr;
1464     TmpInst.setOpcode(Opc);
1465     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1466     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1467     // Add predicate operands.
1468     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1469     TmpInst.addOperand(MCOperand::CreateReg(0));
1470     // Add 's' bit operand (always reg0 for this)
1471     if (Opc == ARM::MOVr)
1472       TmpInst.addOperand(MCOperand::CreateReg(0));
1473     OutStreamer.EmitInstruction(TmpInst);
1474
1475     // Make sure the Thumb jump table is 4-byte aligned.
1476     if (Opc == ARM::tMOVgpr2gpr)
1477       EmitAlignment(2);
1478
1479     // Output the data for the jump table itself
1480     EmitJumpTable(MI);
1481     return;
1482   }
1483   case ARM::BR_JTm: {
1484     // Lower and emit the instruction itself, then the jump table following it.
1485     // ldr pc, target
1486     MCInst TmpInst;
1487     if (MI->getOperand(1).getReg() == 0) {
1488       // literal offset
1489       TmpInst.setOpcode(ARM::LDRi12);
1490       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1491       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1492       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1493     } else {
1494       TmpInst.setOpcode(ARM::LDRrs);
1495       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1496       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1497       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1498       TmpInst.addOperand(MCOperand::CreateImm(0));
1499     }
1500     // Add predicate operands.
1501     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1502     TmpInst.addOperand(MCOperand::CreateReg(0));
1503     OutStreamer.EmitInstruction(TmpInst);
1504
1505     // Output the data for the jump table itself
1506     EmitJumpTable(MI);
1507     return;
1508   }
1509   case ARM::BR_JTadd: {
1510     // Lower and emit the instruction itself, then the jump table following it.
1511     // add pc, target, idx
1512     MCInst TmpInst;
1513     TmpInst.setOpcode(ARM::ADDrr);
1514     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1515     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1516     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1517     // Add predicate operands.
1518     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1519     TmpInst.addOperand(MCOperand::CreateReg(0));
1520     // Add 's' bit operand (always reg0 for this)
1521     TmpInst.addOperand(MCOperand::CreateReg(0));
1522     OutStreamer.EmitInstruction(TmpInst);
1523
1524     // Output the data for the jump table itself
1525     EmitJumpTable(MI);
1526     return;
1527   }
1528   case ARM::TRAP: {
1529     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1530     // FIXME: Remove this special case when they do.
1531     if (!Subtarget->isTargetDarwin()) {
1532       //.long 0xe7ffdefe @ trap
1533       uint32_t Val = 0xe7ffdefeUL;
1534       OutStreamer.AddComment("trap");
1535       OutStreamer.EmitIntValue(Val, 4);
1536       return;
1537     }
1538     break;
1539   }
1540   case ARM::tTRAP: {
1541     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1542     // FIXME: Remove this special case when they do.
1543     if (!Subtarget->isTargetDarwin()) {
1544       //.short 57086 @ trap
1545       uint16_t Val = 0xdefe;
1546       OutStreamer.AddComment("trap");
1547       OutStreamer.EmitIntValue(Val, 2);
1548       return;
1549     }
1550     break;
1551   }
1552   case ARM::t2Int_eh_sjlj_setjmp:
1553   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1554   case ARM::tInt_eh_sjlj_setjmp: {
1555     // Two incoming args: GPR:$src, GPR:$val
1556     // mov $val, pc
1557     // adds $val, #7
1558     // str $val, [$src, #4]
1559     // movs r0, #0
1560     // b 1f
1561     // movs r0, #1
1562     // 1:
1563     unsigned SrcReg = MI->getOperand(0).getReg();
1564     unsigned ValReg = MI->getOperand(1).getReg();
1565     MCSymbol *Label = GetARMSJLJEHLabel();
1566     {
1567       MCInst TmpInst;
1568       TmpInst.setOpcode(ARM::tMOVgpr2tgpr);
1569       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1570       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1571       // 's' bit operand
1572       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1573       OutStreamer.AddComment("eh_setjmp begin");
1574       OutStreamer.EmitInstruction(TmpInst);
1575     }
1576     {
1577       MCInst TmpInst;
1578       TmpInst.setOpcode(ARM::tADDi3);
1579       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1580       // 's' bit operand
1581       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1582       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1583       TmpInst.addOperand(MCOperand::CreateImm(7));
1584       // Predicate.
1585       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1586       TmpInst.addOperand(MCOperand::CreateReg(0));
1587       OutStreamer.EmitInstruction(TmpInst);
1588     }
1589     {
1590       MCInst TmpInst;
1591       TmpInst.setOpcode(ARM::tSTRi);
1592       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1593       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1594       // The offset immediate is #4. The operand value is scaled by 4 for the
1595       // tSTR instruction.
1596       TmpInst.addOperand(MCOperand::CreateImm(1));
1597       // Predicate.
1598       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1599       TmpInst.addOperand(MCOperand::CreateReg(0));
1600       OutStreamer.EmitInstruction(TmpInst);
1601     }
1602     {
1603       MCInst TmpInst;
1604       TmpInst.setOpcode(ARM::tMOVi8);
1605       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1606       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1607       TmpInst.addOperand(MCOperand::CreateImm(0));
1608       // Predicate.
1609       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1610       TmpInst.addOperand(MCOperand::CreateReg(0));
1611       OutStreamer.EmitInstruction(TmpInst);
1612     }
1613     {
1614       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1615       MCInst TmpInst;
1616       TmpInst.setOpcode(ARM::tB);
1617       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1618       OutStreamer.EmitInstruction(TmpInst);
1619     }
1620     {
1621       MCInst TmpInst;
1622       TmpInst.setOpcode(ARM::tMOVi8);
1623       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1624       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1625       TmpInst.addOperand(MCOperand::CreateImm(1));
1626       // Predicate.
1627       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1628       TmpInst.addOperand(MCOperand::CreateReg(0));
1629       OutStreamer.AddComment("eh_setjmp end");
1630       OutStreamer.EmitInstruction(TmpInst);
1631     }
1632     OutStreamer.EmitLabel(Label);
1633     return;
1634   }
1635
1636   case ARM::Int_eh_sjlj_setjmp_nofp:
1637   case ARM::Int_eh_sjlj_setjmp: {
1638     // Two incoming args: GPR:$src, GPR:$val
1639     // add $val, pc, #8
1640     // str $val, [$src, #+4]
1641     // mov r0, #0
1642     // add pc, pc, #0
1643     // mov r0, #1
1644     unsigned SrcReg = MI->getOperand(0).getReg();
1645     unsigned ValReg = MI->getOperand(1).getReg();
1646
1647     {
1648       MCInst TmpInst;
1649       TmpInst.setOpcode(ARM::ADDri);
1650       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1651       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1652       TmpInst.addOperand(MCOperand::CreateImm(8));
1653       // Predicate.
1654       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1655       TmpInst.addOperand(MCOperand::CreateReg(0));
1656       // 's' bit operand (always reg0 for this).
1657       TmpInst.addOperand(MCOperand::CreateReg(0));
1658       OutStreamer.AddComment("eh_setjmp begin");
1659       OutStreamer.EmitInstruction(TmpInst);
1660     }
1661     {
1662       MCInst TmpInst;
1663       TmpInst.setOpcode(ARM::STRi12);
1664       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1665       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1666       TmpInst.addOperand(MCOperand::CreateImm(4));
1667       // Predicate.
1668       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1669       TmpInst.addOperand(MCOperand::CreateReg(0));
1670       OutStreamer.EmitInstruction(TmpInst);
1671     }
1672     {
1673       MCInst TmpInst;
1674       TmpInst.setOpcode(ARM::MOVi);
1675       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1676       TmpInst.addOperand(MCOperand::CreateImm(0));
1677       // Predicate.
1678       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1679       TmpInst.addOperand(MCOperand::CreateReg(0));
1680       // 's' bit operand (always reg0 for this).
1681       TmpInst.addOperand(MCOperand::CreateReg(0));
1682       OutStreamer.EmitInstruction(TmpInst);
1683     }
1684     {
1685       MCInst TmpInst;
1686       TmpInst.setOpcode(ARM::ADDri);
1687       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1688       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1689       TmpInst.addOperand(MCOperand::CreateImm(0));
1690       // Predicate.
1691       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1692       TmpInst.addOperand(MCOperand::CreateReg(0));
1693       // 's' bit operand (always reg0 for this).
1694       TmpInst.addOperand(MCOperand::CreateReg(0));
1695       OutStreamer.EmitInstruction(TmpInst);
1696     }
1697     {
1698       MCInst TmpInst;
1699       TmpInst.setOpcode(ARM::MOVi);
1700       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1701       TmpInst.addOperand(MCOperand::CreateImm(1));
1702       // Predicate.
1703       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1704       TmpInst.addOperand(MCOperand::CreateReg(0));
1705       // 's' bit operand (always reg0 for this).
1706       TmpInst.addOperand(MCOperand::CreateReg(0));
1707       OutStreamer.AddComment("eh_setjmp end");
1708       OutStreamer.EmitInstruction(TmpInst);
1709     }
1710     return;
1711   }
1712   case ARM::Int_eh_sjlj_longjmp: {
1713     // ldr sp, [$src, #8]
1714     // ldr $scratch, [$src, #4]
1715     // ldr r7, [$src]
1716     // bx $scratch
1717     unsigned SrcReg = MI->getOperand(0).getReg();
1718     unsigned ScratchReg = MI->getOperand(1).getReg();
1719     {
1720       MCInst TmpInst;
1721       TmpInst.setOpcode(ARM::LDRi12);
1722       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1723       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1724       TmpInst.addOperand(MCOperand::CreateImm(8));
1725       // Predicate.
1726       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1727       TmpInst.addOperand(MCOperand::CreateReg(0));
1728       OutStreamer.EmitInstruction(TmpInst);
1729     }
1730     {
1731       MCInst TmpInst;
1732       TmpInst.setOpcode(ARM::LDRi12);
1733       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1734       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1735       TmpInst.addOperand(MCOperand::CreateImm(4));
1736       // Predicate.
1737       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1738       TmpInst.addOperand(MCOperand::CreateReg(0));
1739       OutStreamer.EmitInstruction(TmpInst);
1740     }
1741     {
1742       MCInst TmpInst;
1743       TmpInst.setOpcode(ARM::LDRi12);
1744       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1745       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1746       TmpInst.addOperand(MCOperand::CreateImm(0));
1747       // Predicate.
1748       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1749       TmpInst.addOperand(MCOperand::CreateReg(0));
1750       OutStreamer.EmitInstruction(TmpInst);
1751     }
1752     {
1753       MCInst TmpInst;
1754       TmpInst.setOpcode(ARM::BX);
1755       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1756       // Predicate.
1757       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1758       TmpInst.addOperand(MCOperand::CreateReg(0));
1759       OutStreamer.EmitInstruction(TmpInst);
1760     }
1761     return;
1762   }
1763   case ARM::tInt_eh_sjlj_longjmp: {
1764     // ldr $scratch, [$src, #8]
1765     // mov sp, $scratch
1766     // ldr $scratch, [$src, #4]
1767     // ldr r7, [$src]
1768     // bx $scratch
1769     unsigned SrcReg = MI->getOperand(0).getReg();
1770     unsigned ScratchReg = MI->getOperand(1).getReg();
1771     {
1772       MCInst TmpInst;
1773       TmpInst.setOpcode(ARM::tLDRi);
1774       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1775       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1776       // The offset immediate is #8. The operand value is scaled by 4 for the
1777       // tLDR instruction.
1778       TmpInst.addOperand(MCOperand::CreateImm(2));
1779       // Predicate.
1780       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1781       TmpInst.addOperand(MCOperand::CreateReg(0));
1782       OutStreamer.EmitInstruction(TmpInst);
1783     }
1784     {
1785       MCInst TmpInst;
1786       TmpInst.setOpcode(ARM::tMOVtgpr2gpr);
1787       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1788       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1789       // Predicate.
1790       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1791       TmpInst.addOperand(MCOperand::CreateReg(0));
1792       OutStreamer.EmitInstruction(TmpInst);
1793     }
1794     {
1795       MCInst TmpInst;
1796       TmpInst.setOpcode(ARM::tLDRi);
1797       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1798       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1799       TmpInst.addOperand(MCOperand::CreateImm(1));
1800       // Predicate.
1801       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1802       TmpInst.addOperand(MCOperand::CreateReg(0));
1803       OutStreamer.EmitInstruction(TmpInst);
1804     }
1805     {
1806       MCInst TmpInst;
1807       TmpInst.setOpcode(ARM::tLDRr);
1808       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1809       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1810       TmpInst.addOperand(MCOperand::CreateReg(0));
1811       // Predicate.
1812       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1813       TmpInst.addOperand(MCOperand::CreateReg(0));
1814       OutStreamer.EmitInstruction(TmpInst);
1815     }
1816     {
1817       MCInst TmpInst;
1818       TmpInst.setOpcode(ARM::tBX_RET_vararg);
1819       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1820       // Predicate.
1821       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1822       TmpInst.addOperand(MCOperand::CreateReg(0));
1823       OutStreamer.EmitInstruction(TmpInst);
1824     }
1825     return;
1826   }
1827   // Tail jump branches are really just branch instructions with additional
1828   // code-gen attributes. Convert them to the canonical form here.
1829   case ARM::TAILJMPd:
1830   case ARM::TAILJMPdND: {
1831     MCInst TmpInst, TmpInst2;
1832     // Lower the instruction as-is to get the operands properly converted.
1833     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1834     TmpInst.setOpcode(ARM::Bcc);
1835     TmpInst.addOperand(TmpInst2.getOperand(0));
1836     // Add predicate operands.
1837     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1838     TmpInst.addOperand(MCOperand::CreateReg(0));
1839     OutStreamer.AddComment("TAILCALL");
1840     OutStreamer.EmitInstruction(TmpInst);
1841     return;
1842   }
1843   case ARM::tTAILJMPd:
1844   case ARM::tTAILJMPdND: {
1845     MCInst TmpInst, TmpInst2;
1846     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1847     // The Darwin toolchain doesn't support tail call relocations of 16-bit
1848     // branches.
1849     TmpInst.setOpcode(Opc == ARM::tTAILJMPd ? ARM::t2B : ARM::tB);
1850     TmpInst.addOperand(TmpInst2.getOperand(0));
1851     OutStreamer.AddComment("TAILCALL");
1852     OutStreamer.EmitInstruction(TmpInst);
1853     return;
1854   }
1855   case ARM::TAILJMPrND:
1856   case ARM::tTAILJMPrND:
1857   case ARM::TAILJMPr:
1858   case ARM::tTAILJMPr: {
1859     unsigned newOpc = (Opc == ARM::TAILJMPr || Opc == ARM::TAILJMPrND)
1860       ? ARM::BX : ARM::tBX;
1861     MCInst TmpInst;
1862     TmpInst.setOpcode(newOpc);
1863     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1864     // Predicate.
1865     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1866     TmpInst.addOperand(MCOperand::CreateReg(0));
1867     OutStreamer.AddComment("TAILCALL");
1868     OutStreamer.EmitInstruction(TmpInst);
1869     return;
1870   }
1871
1872   // These are the pseudos created to comply with stricter operand restrictions
1873   // on ARMv5. Lower them now to "normal" instructions, since all the
1874   // restrictions are already satisfied.
1875   case ARM::MULv5:
1876     EmitPatchedInstruction(MI, ARM::MUL);
1877     return;
1878   case ARM::MLAv5:
1879     EmitPatchedInstruction(MI, ARM::MLA);
1880     return;
1881   case ARM::SMULLv5:
1882     EmitPatchedInstruction(MI, ARM::SMULL);
1883     return;
1884   case ARM::UMULLv5:
1885     EmitPatchedInstruction(MI, ARM::UMULL);
1886     return;
1887   case ARM::SMLALv5:
1888     EmitPatchedInstruction(MI, ARM::SMLAL);
1889     return;
1890   case ARM::UMLALv5:
1891     EmitPatchedInstruction(MI, ARM::UMLAL);
1892     return;
1893   case ARM::UMAALv5:
1894     EmitPatchedInstruction(MI, ARM::UMAAL);
1895     return;
1896   }
1897
1898   MCInst TmpInst;
1899   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1900
1901   // Emit unwinding stuff for frame-related instructions
1902   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1903     EmitUnwindingInstruction(MI);
1904
1905   OutStreamer.EmitInstruction(TmpInst);
1906 }
1907
1908 //===----------------------------------------------------------------------===//
1909 // Target Registry Stuff
1910 //===----------------------------------------------------------------------===//
1911
1912 static MCInstPrinter *createARMMCInstPrinter(const Target &T,
1913                                              TargetMachine &TM,
1914                                              unsigned SyntaxVariant,
1915                                              const MCAsmInfo &MAI) {
1916   if (SyntaxVariant == 0)
1917     return new ARMInstPrinter(TM, MAI);
1918   return 0;
1919 }
1920
1921 // Force static initialization.
1922 extern "C" void LLVMInitializeARMAsmPrinter() {
1923   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1924   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1925
1926   TargetRegistry::RegisterMCInstPrinter(TheARMTarget, createARMMCInstPrinter);
1927   TargetRegistry::RegisterMCInstPrinter(TheThumbTarget, createARMMCInstPrinter);
1928 }
1929