lib/Target/AArch64/AArch64InstrInfo.cpp

   1 //===- AArch64InstrInfo.cpp - AArch64 Instruction Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the AArch64 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64InstrInfo.h"
  15 #include "AArch64Subtarget.h"
  16 #include "MCTargetDesc/AArch64AddressingModes.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineMemOperand.h"
  20 #include "llvm/CodeGen/MachineRegisterInfo.h"
  21 #include "llvm/CodeGen/PseudoSourceValue.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/Support/ErrorHandling.h"
  24 #include "llvm/Support/TargetRegistry.h"
  25
  26 using namespace llvm;
  27
  28 #define GET_INSTRINFO_CTOR_DTOR
  29 #include "AArch64GenInstrInfo.inc"
  30
  31 AArch64InstrInfo::AArch64InstrInfo(const AArch64Subtarget &STI)
  32     : AArch64GenInstrInfo(AArch64::ADJCALLSTACKDOWN, AArch64::ADJCALLSTACKUP),
  33       RI(this, &STI), Subtarget(STI) {}
  34
  35 /// GetInstSize - Return the number of bytes of code the specified
  36 /// instruction may be.  This returns the maximum number of bytes.
  37 unsigned AArch64InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
  38   const MachineBasicBlock &MBB = *MI->getParent();
  39   const MachineFunction *MF = MBB.getParent();
  40   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
  41
  42   if (MI->getOpcode() == AArch64::INLINEASM)
  43     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
  44
  45   const MCInstrDesc &Desc = MI->getDesc();
  46   switch (Desc.getOpcode()) {
  47   default:
  48     // Anything not explicitly designated otherwise is a nomal 4-byte insn.
  49     return 4;
  50   case TargetOpcode::DBG_VALUE:
  51   case TargetOpcode::EH_LABEL:
  52   case TargetOpcode::IMPLICIT_DEF:
  53   case TargetOpcode::KILL:
  54     return 0;
  55   }
  56
  57   llvm_unreachable("GetInstSizeInBytes()- Unable to determin insn size");
  58 }
  59
  60 static void parseCondBranch(MachineInstr *LastInst, MachineBasicBlock *&Target,
  61                             SmallVectorImpl<MachineOperand> &Cond) {
  62   // Block ends with fall-through condbranch.
  63   switch (LastInst->getOpcode()) {
  64   default:
  65     llvm_unreachable("Unknown branch instruction?");
  66   case AArch64::Bcc:
  67     Target = LastInst->getOperand(1).getMBB();
  68     Cond.push_back(LastInst->getOperand(0));
  69     break;
  70   case AArch64::CBZW:
  71   case AArch64::CBZX:
  72   case AArch64::CBNZW:
  73   case AArch64::CBNZX:
  74     Target = LastInst->getOperand(1).getMBB();
  75     Cond.push_back(MachineOperand::CreateImm(-1));
  76     Cond.push_back(MachineOperand::CreateImm(LastInst->getOpcode()));
  77     Cond.push_back(LastInst->getOperand(0));
  78     break;
  79   case AArch64::TBZW:
  80   case AArch64::TBZX:
  81   case AArch64::TBNZW:
  82   case AArch64::TBNZX:
  83     Target = LastInst->getOperand(2).getMBB();
  84     Cond.push_back(MachineOperand::CreateImm(-1));
  85     Cond.push_back(MachineOperand::CreateImm(LastInst->getOpcode()));
  86     Cond.push_back(LastInst->getOperand(0));
  87     Cond.push_back(LastInst->getOperand(1));
  88   }
  89 }
  90
  91 // Branch analysis.
  92 bool AArch64InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
  93                                    MachineBasicBlock *&TBB,
  94                                    MachineBasicBlock *&FBB,
  95                                    SmallVectorImpl<MachineOperand> &Cond,
  96                                    bool AllowModify) const {
  97   // If the block has no terminators, it just falls into the block after it.
  98   MachineBasicBlock::iterator I = MBB.end();
  99   if (I == MBB.begin())
 100     return false;
 101   --I;
 102   while (I->isDebugValue()) {
 103     if (I == MBB.begin())
 104       return false;
 105     --I;
 106   }
 107   if (!isUnpredicatedTerminator(I))
 108     return false;
 109
 110   // Get the last instruction in the block.
 111   MachineInstr *LastInst = I;
 112
 113   // If there is only one terminator instruction, process it.
 114   unsigned LastOpc = LastInst->getOpcode();
 115   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 116     if (isUncondBranchOpcode(LastOpc)) {
 117       TBB = LastInst->getOperand(0).getMBB();
 118       return false;
 119     }
 120     if (isCondBranchOpcode(LastOpc)) {
 121       // Block ends with fall-through condbranch.
 122       parseCondBranch(LastInst, TBB, Cond);
 123       return false;
 124     }
 125     return true; // Can't handle indirect branch.
 126   }
 127
 128   // Get the instruction before it if it is a terminator.
 129   MachineInstr *SecondLastInst = I;
 130   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 131
 132   // If AllowModify is true and the block ends with two or more unconditional
 133   // branches, delete all but the first unconditional branch.
 134   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 135     while (isUncondBranchOpcode(SecondLastOpc)) {
 136       LastInst->eraseFromParent();
 137       LastInst = SecondLastInst;
 138       LastOpc = LastInst->getOpcode();
 139       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 140         // Return now the only terminator is an unconditional branch.
 141         TBB = LastInst->getOperand(0).getMBB();
 142         return false;
 143       } else {
 144         SecondLastInst = I;
 145         SecondLastOpc = SecondLastInst->getOpcode();
 146       }
 147     }
 148   }
 149
 150   // If there are three terminators, we don't know what sort of block this is.
 151   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 152     return true;
 153
 154   // If the block ends with a B and a Bcc, handle it.
 155   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 156     parseCondBranch(SecondLastInst, TBB, Cond);
 157     FBB = LastInst->getOperand(0).getMBB();
 158     return false;
 159   }
 160
 161   // If the block ends with two unconditional branches, handle it.  The second
 162   // one is not executed, so remove it.
 163   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 164     TBB = SecondLastInst->getOperand(0).getMBB();
 165     I = LastInst;
 166     if (AllowModify)
 167       I->eraseFromParent();
 168     return false;
 169   }
 170
 171   // ...likewise if it ends with an indirect branch followed by an unconditional
 172   // branch.
 173   if (isIndirectBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 174     I = LastInst;
 175     if (AllowModify)
 176       I->eraseFromParent();
 177     return true;
 178   }
 179
 180   // Otherwise, can't handle this.
 181   return true;
 182 }
 183
 184 bool AArch64InstrInfo::ReverseBranchCondition(
 185     SmallVectorImpl<MachineOperand> &Cond) const {
 186   if (Cond[0].getImm() != -1) {
 187     // Regular Bcc
 188     AArch64CC::CondCode CC = (AArch64CC::CondCode)(int)Cond[0].getImm();
 189     Cond[0].setImm(AArch64CC::getInvertedCondCode(CC));
 190   } else {
 191     // Folded compare-and-branch
 192     switch (Cond[1].getImm()) {
 193     default:
 194       llvm_unreachable("Unknown conditional branch!");
 195     case AArch64::CBZW:
 196       Cond[1].setImm(AArch64::CBNZW);
 197       break;
 198     case AArch64::CBNZW:
 199       Cond[1].setImm(AArch64::CBZW);
 200       break;
 201     case AArch64::CBZX:
 202       Cond[1].setImm(AArch64::CBNZX);
 203       break;
 204     case AArch64::CBNZX:
 205       Cond[1].setImm(AArch64::CBZX);
 206       break;
 207     case AArch64::TBZW:
 208       Cond[1].setImm(AArch64::TBNZW);
 209       break;
 210     case AArch64::TBNZW:
 211       Cond[1].setImm(AArch64::TBZW);
 212       break;
 213     case AArch64::TBZX:
 214       Cond[1].setImm(AArch64::TBNZX);
 215       break;
 216     case AArch64::TBNZX:
 217       Cond[1].setImm(AArch64::TBZX);
 218       break;
 219     }
 220   }
 221
 222   return false;
 223 }
 224
 225 unsigned AArch64InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 226   MachineBasicBlock::iterator I = MBB.end();
 227   if (I == MBB.begin())
 228     return 0;
 229   --I;
 230   while (I->isDebugValue()) {
 231     if (I == MBB.begin())
 232       return 0;
 233     --I;
 234   }
 235   if (!isUncondBranchOpcode(I->getOpcode()) &&
 236       !isCondBranchOpcode(I->getOpcode()))
 237     return 0;
 238
 239   // Remove the branch.
 240   I->eraseFromParent();
 241
 242   I = MBB.end();
 243
 244   if (I == MBB.begin())
 245     return 1;
 246   --I;
 247   if (!isCondBranchOpcode(I->getOpcode()))
 248     return 1;
 249
 250   // Remove the branch.
 251   I->eraseFromParent();
 252   return 2;
 253 }
 254
 255 void AArch64InstrInfo::instantiateCondBranch(
 256     MachineBasicBlock &MBB, DebugLoc DL, MachineBasicBlock *TBB,
 257     const SmallVectorImpl<MachineOperand> &Cond) const {
 258   if (Cond[0].getImm() != -1) {
 259     // Regular Bcc
 260     BuildMI(&MBB, DL, get(AArch64::Bcc)).addImm(Cond[0].getImm()).addMBB(TBB);
 261   } else {
 262     // Folded compare-and-branch
 263     const MachineInstrBuilder MIB =
 264         BuildMI(&MBB, DL, get(Cond[1].getImm())).addReg(Cond[2].getReg());
 265     if (Cond.size() > 3)
 266       MIB.addImm(Cond[3].getImm());
 267     MIB.addMBB(TBB);
 268   }
 269 }
 270
 271 unsigned AArch64InstrInfo::InsertBranch(
 272     MachineBasicBlock &MBB, MachineBasicBlock *TBB, MachineBasicBlock *FBB,
 273     const SmallVectorImpl<MachineOperand> &Cond, DebugLoc DL) const {
 274   // Shouldn't be a fall through.
 275   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 276
 277   if (!FBB) {
 278     if (Cond.empty()) // Unconditional branch?
 279       BuildMI(&MBB, DL, get(AArch64::B)).addMBB(TBB);
 280     else
 281       instantiateCondBranch(MBB, DL, TBB, Cond);
 282     return 1;
 283   }
 284
 285   // Two-way conditional branch.
 286   instantiateCondBranch(MBB, DL, TBB, Cond);
 287   BuildMI(&MBB, DL, get(AArch64::B)).addMBB(FBB);
 288   return 2;
 289 }
 290
 291 // Find the original register that VReg is copied from.
 292 static unsigned removeCopies(const MachineRegisterInfo &MRI, unsigned VReg) {
 293   while (TargetRegisterInfo::isVirtualRegister(VReg)) {
 294     const MachineInstr *DefMI = MRI.getVRegDef(VReg);
 295     if (!DefMI->isFullCopy())
 296       return VReg;
 297     VReg = DefMI->getOperand(1).getReg();
 298   }
 299   return VReg;
 300 }
 301
 302 // Determine if VReg is defined by an instruction that can be folded into a
 303 // csel instruction. If so, return the folded opcode, and the replacement
 304 // register.
 305 static unsigned canFoldIntoCSel(const MachineRegisterInfo &MRI, unsigned VReg,
 306                                 unsigned *NewVReg = nullptr) {
 307   VReg = removeCopies(MRI, VReg);
 308   if (!TargetRegisterInfo::isVirtualRegister(VReg))
 309     return 0;
 310
 311   bool Is64Bit = AArch64::GPR64allRegClass.hasSubClassEq(MRI.getRegClass(VReg));
 312   const MachineInstr *DefMI = MRI.getVRegDef(VReg);
 313   unsigned Opc = 0;
 314   unsigned SrcOpNum = 0;
 315   switch (DefMI->getOpcode()) {
 316   case AArch64::ADDSXri:
 317   case AArch64::ADDSWri:
 318     // if NZCV is used, do not fold.
 319     if (DefMI->findRegisterDefOperandIdx(AArch64::NZCV, true) == -1)
 320       return 0;
 321   // fall-through to ADDXri and ADDWri.
 322   case AArch64::ADDXri:
 323   case AArch64::ADDWri:
 324     // add x, 1 -> csinc.
 325     if (!DefMI->getOperand(2).isImm() || DefMI->getOperand(2).getImm() != 1 ||
 326         DefMI->getOperand(3).getImm() != 0)
 327       return 0;
 328     SrcOpNum = 1;
 329     Opc = Is64Bit ? AArch64::CSINCXr : AArch64::CSINCWr;
 330     break;
 331
 332   case AArch64::ORNXrr:
 333   case AArch64::ORNWrr: {
 334     // not x -> csinv, represented as orn dst, xzr, src.
 335     unsigned ZReg = removeCopies(MRI, DefMI->getOperand(1).getReg());
 336     if (ZReg != AArch64::XZR && ZReg != AArch64::WZR)
 337       return 0;
 338     SrcOpNum = 2;
 339     Opc = Is64Bit ? AArch64::CSINVXr : AArch64::CSINVWr;
 340     break;
 341   }
 342
 343   case AArch64::SUBSXrr:
 344   case AArch64::SUBSWrr:
 345     // if NZCV is used, do not fold.
 346     if (DefMI->findRegisterDefOperandIdx(AArch64::NZCV, true) == -1)
 347       return 0;
 348   // fall-through to SUBXrr and SUBWrr.
 349   case AArch64::SUBXrr:
 350   case AArch64::SUBWrr: {
 351     // neg x -> csneg, represented as sub dst, xzr, src.
 352     unsigned ZReg = removeCopies(MRI, DefMI->getOperand(1).getReg());
 353     if (ZReg != AArch64::XZR && ZReg != AArch64::WZR)
 354       return 0;
 355     SrcOpNum = 2;
 356     Opc = Is64Bit ? AArch64::CSNEGXr : AArch64::CSNEGWr;
 357     break;
 358   }
 359   default:
 360     return 0;
 361   }
 362   assert(Opc && SrcOpNum && "Missing parameters");
 363
 364   if (NewVReg)
 365     *NewVReg = DefMI->getOperand(SrcOpNum).getReg();
 366   return Opc;
 367 }
 368
 369 bool AArch64InstrInfo::canInsertSelect(
 370     const MachineBasicBlock &MBB, const SmallVectorImpl<MachineOperand> &Cond,
 371     unsigned TrueReg, unsigned FalseReg, int &CondCycles, int &TrueCycles,
 372     int &FalseCycles) const {
 373   // Check register classes.
 374   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 375   const TargetRegisterClass *RC =
 376       RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
 377   if (!RC)
 378     return false;
 379
 380   // Expanding cbz/tbz requires an extra cycle of latency on the condition.
 381   unsigned ExtraCondLat = Cond.size() != 1;
 382
 383   // GPRs are handled by csel.
 384   // FIXME: Fold in x+1, -x, and ~x when applicable.
 385   if (AArch64::GPR64allRegClass.hasSubClassEq(RC) ||
 386       AArch64::GPR32allRegClass.hasSubClassEq(RC)) {
 387     // Single-cycle csel, csinc, csinv, and csneg.
 388     CondCycles = 1 + ExtraCondLat;
 389     TrueCycles = FalseCycles = 1;
 390     if (canFoldIntoCSel(MRI, TrueReg))
 391       TrueCycles = 0;
 392     else if (canFoldIntoCSel(MRI, FalseReg))
 393       FalseCycles = 0;
 394     return true;
 395   }
 396
 397   // Scalar floating point is handled by fcsel.
 398   // FIXME: Form fabs, fmin, and fmax when applicable.
 399   if (AArch64::FPR64RegClass.hasSubClassEq(RC) ||
 400       AArch64::FPR32RegClass.hasSubClassEq(RC)) {
 401     CondCycles = 5 + ExtraCondLat;
 402     TrueCycles = FalseCycles = 2;
 403     return true;
 404   }
 405
 406   // Can't do vectors.
 407   return false;
 408 }
 409
 410 void AArch64InstrInfo::insertSelect(MachineBasicBlock &MBB,
 411                                     MachineBasicBlock::iterator I, DebugLoc DL,
 412                                     unsigned DstReg,
 413                                     const SmallVectorImpl<MachineOperand> &Cond,
 414                                     unsigned TrueReg, unsigned FalseReg) const {
 415   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 416
 417   // Parse the condition code, see parseCondBranch() above.
 418   AArch64CC::CondCode CC;
 419   switch (Cond.size()) {
 420   default:
 421     llvm_unreachable("Unknown condition opcode in Cond");
 422   case 1: // b.cc
 423     CC = AArch64CC::CondCode(Cond[0].getImm());
 424     break;
 425   case 3: { // cbz/cbnz
 426     // We must insert a compare against 0.
 427     bool Is64Bit;
 428     switch (Cond[1].getImm()) {
 429     default:
 430       llvm_unreachable("Unknown branch opcode in Cond");
 431     case AArch64::CBZW:
 432       Is64Bit = 0;
 433       CC = AArch64CC::EQ;
 434       break;
 435     case AArch64::CBZX:
 436       Is64Bit = 1;
 437       CC = AArch64CC::EQ;
 438       break;
 439     case AArch64::CBNZW:
 440       Is64Bit = 0;
 441       CC = AArch64CC::NE;
 442       break;
 443     case AArch64::CBNZX:
 444       Is64Bit = 1;
 445       CC = AArch64CC::NE;
 446       break;
 447     }
 448     unsigned SrcReg = Cond[2].getReg();
 449     if (Is64Bit) {
 450       // cmp reg, #0 is actually subs xzr, reg, #0.
 451       MRI.constrainRegClass(SrcReg, &AArch64::GPR64spRegClass);
 452       BuildMI(MBB, I, DL, get(AArch64::SUBSXri), AArch64::XZR)
 453           .addReg(SrcReg)
 454           .addImm(0)
 455           .addImm(0);
 456     } else {
 457       MRI.constrainRegClass(SrcReg, &AArch64::GPR32spRegClass);
 458       BuildMI(MBB, I, DL, get(AArch64::SUBSWri), AArch64::WZR)
 459           .addReg(SrcReg)
 460           .addImm(0)
 461           .addImm(0);
 462     }
 463     break;
 464   }
 465   case 4: { // tbz/tbnz
 466     // We must insert a tst instruction.
 467     switch (Cond[1].getImm()) {
 468     default:
 469       llvm_unreachable("Unknown branch opcode in Cond");
 470     case AArch64::TBZW:
 471     case AArch64::TBZX:
 472       CC = AArch64CC::EQ;
 473       break;
 474     case AArch64::TBNZW:
 475     case AArch64::TBNZX:
 476       CC = AArch64CC::NE;
 477       break;
 478     }
 479     // cmp reg, #foo is actually ands xzr, reg, #1<<foo.
 480     if (Cond[1].getImm() == AArch64::TBZW || Cond[1].getImm() == AArch64::TBNZW)
 481       BuildMI(MBB, I, DL, get(AArch64::ANDSWri), AArch64::WZR)
 482           .addReg(Cond[2].getReg())
 483           .addImm(
 484               AArch64_AM::encodeLogicalImmediate(1ull << Cond[3].getImm(), 32));
 485     else
 486       BuildMI(MBB, I, DL, get(AArch64::ANDSXri), AArch64::XZR)
 487           .addReg(Cond[2].getReg())
 488           .addImm(
 489               AArch64_AM::encodeLogicalImmediate(1ull << Cond[3].getImm(), 64));
 490     break;
 491   }
 492   }
 493
 494   unsigned Opc = 0;
 495   const TargetRegisterClass *RC = nullptr;
 496   bool TryFold = false;
 497   if (MRI.constrainRegClass(DstReg, &AArch64::GPR64RegClass)) {
 498     RC = &AArch64::GPR64RegClass;
 499     Opc = AArch64::CSELXr;
 500     TryFold = true;
 501   } else if (MRI.constrainRegClass(DstReg, &AArch64::GPR32RegClass)) {
 502     RC = &AArch64::GPR32RegClass;
 503     Opc = AArch64::CSELWr;
 504     TryFold = true;
 505   } else if (MRI.constrainRegClass(DstReg, &AArch64::FPR64RegClass)) {
 506     RC = &AArch64::FPR64RegClass;
 507     Opc = AArch64::FCSELDrrr;
 508   } else if (MRI.constrainRegClass(DstReg, &AArch64::FPR32RegClass)) {
 509     RC = &AArch64::FPR32RegClass;
 510     Opc = AArch64::FCSELSrrr;
 511   }
 512   assert(RC && "Unsupported regclass");
 513
 514   // Try folding simple instructions into the csel.
 515   if (TryFold) {
 516     unsigned NewVReg = 0;
 517     unsigned FoldedOpc = canFoldIntoCSel(MRI, TrueReg, &NewVReg);
 518     if (FoldedOpc) {
 519       // The folded opcodes csinc, csinc and csneg apply the operation to
 520       // FalseReg, so we need to invert the condition.
 521       CC = AArch64CC::getInvertedCondCode(CC);
 522       TrueReg = FalseReg;
 523     } else
 524       FoldedOpc = canFoldIntoCSel(MRI, FalseReg, &NewVReg);
 525
 526     // Fold the operation. Leave any dead instructions for DCE to clean up.
 527     if (FoldedOpc) {
 528       FalseReg = NewVReg;
 529       Opc = FoldedOpc;
 530       // The extends the live range of NewVReg.
 531       MRI.clearKillFlags(NewVReg);
 532     }
 533   }
 534
 535   // Pull all virtual register into the appropriate class.
 536   MRI.constrainRegClass(TrueReg, RC);
 537   MRI.constrainRegClass(FalseReg, RC);
 538
 539   // Insert the csel.
 540   BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(TrueReg).addReg(FalseReg).addImm(
 541       CC);
 542 }
 543
 544 // FIXME: this implementation should be micro-architecture dependent, so a
 545 // micro-architecture target hook should be introduced here in future.
 546 bool AArch64InstrInfo::isAsCheapAsAMove(const MachineInstr *MI) const {
 547   if (!Subtarget.isCortexA57() && !Subtarget.isCortexA53())
 548     return MI->isAsCheapAsAMove();
 549
 550   switch (MI->getOpcode()) {
 551   default:
 552     return false;
 553
 554   // add/sub on register without shift
 555   case AArch64::ADDWri:
 556   case AArch64::ADDXri:
 557   case AArch64::SUBWri:
 558   case AArch64::SUBXri:
 559     return (MI->getOperand(3).getImm() == 0);
 560
 561   // logical ops on immediate
 562   case AArch64::ANDWri:
 563   case AArch64::ANDXri:
 564   case AArch64::EORWri:
 565   case AArch64::EORXri:
 566   case AArch64::ORRWri:
 567   case AArch64::ORRXri:
 568     return true;
 569
 570   // logical ops on register without shift
 571   case AArch64::ANDWrr:
 572   case AArch64::ANDXrr:
 573   case AArch64::BICWrr:
 574   case AArch64::BICXrr:
 575   case AArch64::EONWrr:
 576   case AArch64::EONXrr:
 577   case AArch64::EORWrr:
 578   case AArch64::EORXrr:
 579   case AArch64::ORNWrr:
 580   case AArch64::ORNXrr:
 581   case AArch64::ORRWrr:
 582   case AArch64::ORRXrr:
 583     return true;
 584   }
 585
 586   llvm_unreachable("Unknown opcode to check as cheap as a move!");
 587 }
 588
 589 bool AArch64InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 590                                              unsigned &SrcReg, unsigned &DstReg,
 591                                              unsigned &SubIdx) const {
 592   switch (MI.getOpcode()) {
 593   default:
 594     return false;
 595   case AArch64::SBFMXri: // aka sxtw
 596   case AArch64::UBFMXri: // aka uxtw
 597     // Check for the 32 -> 64 bit extension case, these instructions can do
 598     // much more.
 599     if (MI.getOperand(2).getImm() != 0 || MI.getOperand(3).getImm() != 31)
 600       return false;
 601     // This is a signed or unsigned 32 -> 64 bit extension.
 602     SrcReg = MI.getOperand(1).getReg();
 603     DstReg = MI.getOperand(0).getReg();
 604     SubIdx = AArch64::sub_32;
 605     return true;
 606   }
 607 }
 608
 609 /// analyzeCompare - For a comparison instruction, return the source registers
 610 /// in SrcReg and SrcReg2, and the value it compares against in CmpValue.
 611 /// Return true if the comparison instruction can be analyzed.
 612 bool AArch64InstrInfo::analyzeCompare(const MachineInstr *MI, unsigned &SrcReg,
 613                                       unsigned &SrcReg2, int &CmpMask,
 614                                       int &CmpValue) const {
 615   switch (MI->getOpcode()) {
 616   default:
 617     break;
 618   case AArch64::SUBSWrr:
 619   case AArch64::SUBSWrs:
 620   case AArch64::SUBSWrx:
 621   case AArch64::SUBSXrr:
 622   case AArch64::SUBSXrs:
 623   case AArch64::SUBSXrx:
 624   case AArch64::ADDSWrr:
 625   case AArch64::ADDSWrs:
 626   case AArch64::ADDSWrx:
 627   case AArch64::ADDSXrr:
 628   case AArch64::ADDSXrs:
 629   case AArch64::ADDSXrx:
 630     // Replace SUBSWrr with SUBWrr if NZCV is not used.
 631     SrcReg = MI->getOperand(1).getReg();
 632     SrcReg2 = MI->getOperand(2).getReg();
 633     CmpMask = ~0;
 634     CmpValue = 0;
 635     return true;
 636   case AArch64::SUBSWri:
 637   case AArch64::ADDSWri:
 638   case AArch64::SUBSXri:
 639   case AArch64::ADDSXri:
 640     SrcReg = MI->getOperand(1).getReg();
 641     SrcReg2 = 0;
 642     CmpMask = ~0;
 643     CmpValue = MI->getOperand(2).getImm();
 644     return true;
 645   case AArch64::ANDSWri:
 646   case AArch64::ANDSXri:
 647     // ANDS does not use the same encoding scheme as the others xxxS
 648     // instructions.
 649     SrcReg = MI->getOperand(1).getReg();
 650     SrcReg2 = 0;
 651     CmpMask = ~0;
 652     CmpValue = AArch64_AM::decodeLogicalImmediate(
 653         MI->getOperand(2).getImm(),
 654         MI->getOpcode() == AArch64::ANDSWri ? 32 : 64);
 655     return true;
 656   }
 657
 658   return false;
 659 }
 660
 661 static bool UpdateOperandRegClass(MachineInstr *Instr) {
 662   MachineBasicBlock *MBB = Instr->getParent();
 663   assert(MBB && "Can't get MachineBasicBlock here");
 664   MachineFunction *MF = MBB->getParent();
 665   assert(MF && "Can't get MachineFunction here");
 666   const TargetMachine *TM = &MF->getTarget();
 667   const TargetInstrInfo *TII = TM->getInstrInfo();
 668   const TargetRegisterInfo *TRI = TM->getRegisterInfo();
 669   MachineRegisterInfo *MRI = &MF->getRegInfo();
 670
 671   for (unsigned OpIdx = 0, EndIdx = Instr->getNumOperands(); OpIdx < EndIdx;
 672        ++OpIdx) {
 673     MachineOperand &MO = Instr->getOperand(OpIdx);
 674     const TargetRegisterClass *OpRegCstraints =
 675         Instr->getRegClassConstraint(OpIdx, TII, TRI);
 676
 677     // If there's no constraint, there's nothing to do.
 678     if (!OpRegCstraints)
 679       continue;
 680     // If the operand is a frame index, there's nothing to do here.
 681     // A frame index operand will resolve correctly during PEI.
 682     if (MO.isFI())
 683       continue;
 684
 685     assert(MO.isReg() &&
 686            "Operand has register constraints without being a register!");
 687
 688     unsigned Reg = MO.getReg();
 689     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 690       if (!OpRegCstraints->contains(Reg))
 691         return false;
 692     } else if (!OpRegCstraints->hasSubClassEq(MRI->getRegClass(Reg)) &&
 693                !MRI->constrainRegClass(Reg, OpRegCstraints))
 694       return false;
 695   }
 696
 697   return true;
 698 }
 699
 700 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
 701 /// comparison into one that sets the zero bit in the flags register.
 702 bool AArch64InstrInfo::optimizeCompareInstr(
 703     MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2, int CmpMask,
 704     int CmpValue, const MachineRegisterInfo *MRI) const {
 705
 706   // Replace SUBSWrr with SUBWrr if NZCV is not used.
 707   int Cmp_NZCV = CmpInstr->findRegisterDefOperandIdx(AArch64::NZCV, true);
 708   if (Cmp_NZCV != -1) {
 709     unsigned NewOpc;
 710     switch (CmpInstr->getOpcode()) {
 711     default:
 712       return false;
 713     case AArch64::ADDSWrr:      NewOpc = AArch64::ADDWrr; break;
 714     case AArch64::ADDSWri:      NewOpc = AArch64::ADDWri; break;
 715     case AArch64::ADDSWrs:      NewOpc = AArch64::ADDWrs; break;
 716     case AArch64::ADDSWrx:      NewOpc = AArch64::ADDWrx; break;
 717     case AArch64::ADDSXrr:      NewOpc = AArch64::ADDXrr; break;
 718     case AArch64::ADDSXri:      NewOpc = AArch64::ADDXri; break;
 719     case AArch64::ADDSXrs:      NewOpc = AArch64::ADDXrs; break;
 720     case AArch64::ADDSXrx:      NewOpc = AArch64::ADDXrx; break;
 721     case AArch64::SUBSWrr:      NewOpc = AArch64::SUBWrr; break;
 722     case AArch64::SUBSWri:      NewOpc = AArch64::SUBWri; break;
 723     case AArch64::SUBSWrs:      NewOpc = AArch64::SUBWrs; break;
 724     case AArch64::SUBSWrx:      NewOpc = AArch64::SUBWrx; break;
 725     case AArch64::SUBSXrr:      NewOpc = AArch64::SUBXrr; break;
 726     case AArch64::SUBSXri:      NewOpc = AArch64::SUBXri; break;
 727     case AArch64::SUBSXrs:      NewOpc = AArch64::SUBXrs; break;
 728     case AArch64::SUBSXrx:      NewOpc = AArch64::SUBXrx; break;
 729     }
 730
 731     const MCInstrDesc &MCID = get(NewOpc);
 732     CmpInstr->setDesc(MCID);
 733     CmpInstr->RemoveOperand(Cmp_NZCV);
 734     bool succeeded = UpdateOperandRegClass(CmpInstr);
 735     (void)succeeded;
 736     assert(succeeded && "Some operands reg class are incompatible!");
 737     return true;
 738   }
 739
 740   // Continue only if we have a "ri" where immediate is zero.
 741   if (CmpValue != 0 || SrcReg2 != 0)
 742     return false;
 743
 744   // CmpInstr is a Compare instruction if destination register is not used.
 745   if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
 746     return false;
 747
 748   // Get the unique definition of SrcReg.
 749   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
 750   if (!MI)
 751     return false;
 752
 753   // We iterate backward, starting from the instruction before CmpInstr and
 754   // stop when reaching the definition of the source register or done with the
 755   // basic block, to check whether NZCV is used or modified in between.
 756   MachineBasicBlock::iterator I = CmpInstr, E = MI,
 757                               B = CmpInstr->getParent()->begin();
 758
 759   // Early exit if CmpInstr is at the beginning of the BB.
 760   if (I == B)
 761     return false;
 762
 763   // Check whether the definition of SrcReg is in the same basic block as
 764   // Compare. If not, we can't optimize away the Compare.
 765   if (MI->getParent() != CmpInstr->getParent())
 766     return false;
 767
 768   // Check that NZCV isn't set between the comparison instruction and the one we
 769   // want to change.
 770   const TargetRegisterInfo *TRI = &getRegisterInfo();
 771   for (--I; I != E; --I) {
 772     const MachineInstr &Instr = *I;
 773
 774     if (Instr.modifiesRegister(AArch64::NZCV, TRI) ||
 775         Instr.readsRegister(AArch64::NZCV, TRI))
 776       // This instruction modifies or uses NZCV after the one we want to
 777       // change. We can't do this transformation.
 778       return false;
 779     if (I == B)
 780       // The 'and' is below the comparison instruction.
 781       return false;
 782   }
 783
 784   unsigned NewOpc = MI->getOpcode();
 785   switch (MI->getOpcode()) {
 786   default:
 787     return false;
 788   case AArch64::ADDSWrr:
 789   case AArch64::ADDSWri:
 790   case AArch64::ADDSXrr:
 791   case AArch64::ADDSXri:
 792   case AArch64::SUBSWrr:
 793   case AArch64::SUBSWri:
 794   case AArch64::SUBSXrr:
 795   case AArch64::SUBSXri:
 796     break;
 797   case AArch64::ADDWrr:    NewOpc = AArch64::ADDSWrr; break;
 798   case AArch64::ADDWri:    NewOpc = AArch64::ADDSWri; break;
 799   case AArch64::ADDXrr:    NewOpc = AArch64::ADDSXrr; break;
 800   case AArch64::ADDXri:    NewOpc = AArch64::ADDSXri; break;
 801   case AArch64::ADCWr:     NewOpc = AArch64::ADCSWr; break;
 802   case AArch64::ADCXr:     NewOpc = AArch64::ADCSXr; break;
 803   case AArch64::SUBWrr:    NewOpc = AArch64::SUBSWrr; break;
 804   case AArch64::SUBWri:    NewOpc = AArch64::SUBSWri; break;
 805   case AArch64::SUBXrr:    NewOpc = AArch64::SUBSXrr; break;
 806   case AArch64::SUBXri:    NewOpc = AArch64::SUBSXri; break;
 807   case AArch64::SBCWr:     NewOpc = AArch64::SBCSWr; break;
 808   case AArch64::SBCXr:     NewOpc = AArch64::SBCSXr; break;
 809   case AArch64::ANDWri:    NewOpc = AArch64::ANDSWri; break;
 810   case AArch64::ANDXri:    NewOpc = AArch64::ANDSXri; break;
 811   }
 812
 813   // Scan forward for the use of NZCV.
 814   // When checking against MI: if it's a conditional code requires
 815   // checking of V bit, then this is not safe to do.
 816   // It is safe to remove CmpInstr if NZCV is redefined or killed.
 817   // If we are done with the basic block, we need to check whether NZCV is
 818   // live-out.
 819   bool IsSafe = false;
 820   for (MachineBasicBlock::iterator I = CmpInstr,
 821                                    E = CmpInstr->getParent()->end();
 822        !IsSafe && ++I != E;) {
 823     const MachineInstr &Instr = *I;
 824     for (unsigned IO = 0, EO = Instr.getNumOperands(); !IsSafe && IO != EO;
 825          ++IO) {
 826       const MachineOperand &MO = Instr.getOperand(IO);
 827       if (MO.isRegMask() && MO.clobbersPhysReg(AArch64::NZCV)) {
 828         IsSafe = true;
 829         break;
 830       }
 831       if (!MO.isReg() || MO.getReg() != AArch64::NZCV)
 832         continue;
 833       if (MO.isDef()) {
 834         IsSafe = true;
 835         break;
 836       }
 837
 838       // Decode the condition code.
 839       unsigned Opc = Instr.getOpcode();
 840       AArch64CC::CondCode CC;
 841       switch (Opc) {
 842       default:
 843         return false;
 844       case AArch64::Bcc:
 845         CC = (AArch64CC::CondCode)Instr.getOperand(IO - 2).getImm();
 846         break;
 847       case AArch64::CSINVWr:
 848       case AArch64::CSINVXr:
 849       case AArch64::CSINCWr:
 850       case AArch64::CSINCXr:
 851       case AArch64::CSELWr:
 852       case AArch64::CSELXr:
 853       case AArch64::CSNEGWr:
 854       case AArch64::CSNEGXr:
 855       case AArch64::FCSELSrrr:
 856       case AArch64::FCSELDrrr:
 857         CC = (AArch64CC::CondCode)Instr.getOperand(IO - 1).getImm();
 858         break;
 859       }
 860
 861       // It is not safe to remove Compare instruction if Overflow(V) is used.
 862       switch (CC) {
 863       default:
 864         // NZCV can be used multiple times, we should continue.
 865         break;
 866       case AArch64CC::VS:
 867       case AArch64CC::VC:
 868       case AArch64CC::GE:
 869       case AArch64CC::LT:
 870       case AArch64CC::GT:
 871       case AArch64CC::LE:
 872         return false;
 873       }
 874     }
 875   }
 876
 877   // If NZCV is not killed nor re-defined, we should check whether it is
 878   // live-out. If it is live-out, do not optimize.
 879   if (!IsSafe) {
 880     MachineBasicBlock *ParentBlock = CmpInstr->getParent();
 881     for (auto *MBB : ParentBlock->successors())
 882       if (MBB->isLiveIn(AArch64::NZCV))
 883         return false;
 884   }
 885
 886   // Update the instruction to set NZCV.
 887   MI->setDesc(get(NewOpc));
 888   CmpInstr->eraseFromParent();
 889   bool succeeded = UpdateOperandRegClass(MI);
 890   (void)succeeded;
 891   assert(succeeded && "Some operands reg class are incompatible!");
 892   MI->addRegisterDefined(AArch64::NZCV, TRI);
 893   return true;
 894 }
 895
 896 bool
 897 AArch64InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 898   if (MI->getOpcode() != TargetOpcode::LOAD_STACK_GUARD)
 899     return false;
 900
 901   MachineBasicBlock &MBB = *MI->getParent();
 902   DebugLoc DL = MI->getDebugLoc();
 903   unsigned Reg = MI->getOperand(0).getReg();
 904   const GlobalValue *GV =
 905       cast<GlobalValue>((*MI->memoperands_begin())->getValue());
 906   const TargetMachine &TM = MBB.getParent()->getTarget();
 907   unsigned char OpFlags = Subtarget.ClassifyGlobalReference(GV, TM);
 908   const unsigned char MO_NC = AArch64II::MO_NC;
 909
 910   if ((OpFlags & AArch64II::MO_GOT) != 0) {
 911     BuildMI(MBB, MI, DL, get(AArch64::LOADgot), Reg)
 912         .addGlobalAddress(GV, 0, AArch64II::MO_GOT);
 913     BuildMI(MBB, MI, DL, get(AArch64::LDRXui), Reg)
 914         .addReg(Reg, RegState::Kill).addImm(0)
 915         .addMemOperand(*MI->memoperands_begin());
 916   } else if (TM.getCodeModel() == CodeModel::Large) {
 917     BuildMI(MBB, MI, DL, get(AArch64::MOVZXi), Reg)
 918         .addGlobalAddress(GV, 0, AArch64II::MO_G3).addImm(48);
 919     BuildMI(MBB, MI, DL, get(AArch64::MOVKXi), Reg)
 920         .addReg(Reg, RegState::Kill)
 921         .addGlobalAddress(GV, 0, AArch64II::MO_G2 | MO_NC).addImm(32);
 922     BuildMI(MBB, MI, DL, get(AArch64::MOVKXi), Reg)
 923         .addReg(Reg, RegState::Kill)
 924         .addGlobalAddress(GV, 0, AArch64II::MO_G1 | MO_NC).addImm(16);
 925     BuildMI(MBB, MI, DL, get(AArch64::MOVKXi), Reg)
 926         .addReg(Reg, RegState::Kill)
 927         .addGlobalAddress(GV, 0, AArch64II::MO_G0 | MO_NC).addImm(0);
 928     BuildMI(MBB, MI, DL, get(AArch64::LDRXui), Reg)
 929         .addReg(Reg, RegState::Kill).addImm(0)
 930         .addMemOperand(*MI->memoperands_begin());
 931   } else {
 932     BuildMI(MBB, MI, DL, get(AArch64::ADRP), Reg)
 933         .addGlobalAddress(GV, 0, OpFlags | AArch64II::MO_PAGE);
 934     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | MO_NC;
 935     BuildMI(MBB, MI, DL, get(AArch64::LDRXui), Reg)
 936         .addReg(Reg, RegState::Kill)
 937         .addGlobalAddress(GV, 0, LoFlags)
 938         .addMemOperand(*MI->memoperands_begin());
 939   }
 940
 941   MBB.erase(MI);
 942
 943   return true;
 944 }
 945
 946 /// Return true if this is this instruction has a non-zero immediate
 947 bool AArch64InstrInfo::hasShiftedReg(const MachineInstr *MI) const {
 948   switch (MI->getOpcode()) {
 949   default:
 950     break;
 951   case AArch64::ADDSWrs:
 952   case AArch64::ADDSXrs:
 953   case AArch64::ADDWrs:
 954   case AArch64::ADDXrs:
 955   case AArch64::ANDSWrs:
 956   case AArch64::ANDSXrs:
 957   case AArch64::ANDWrs:
 958   case AArch64::ANDXrs:
 959   case AArch64::BICSWrs:
 960   case AArch64::BICSXrs:
 961   case AArch64::BICWrs:
 962   case AArch64::BICXrs:
 963   case AArch64::CRC32Brr:
 964   case AArch64::CRC32CBrr:
 965   case AArch64::CRC32CHrr:
 966   case AArch64::CRC32CWrr:
 967   case AArch64::CRC32CXrr:
 968   case AArch64::CRC32Hrr:
 969   case AArch64::CRC32Wrr:
 970   case AArch64::CRC32Xrr:
 971   case AArch64::EONWrs:
 972   case AArch64::EONXrs:
 973   case AArch64::EORWrs:
 974   case AArch64::EORXrs:
 975   case AArch64::ORNWrs:
 976   case AArch64::ORNXrs:
 977   case AArch64::ORRWrs:
 978   case AArch64::ORRXrs:
 979   case AArch64::SUBSWrs:
 980   case AArch64::SUBSXrs:
 981   case AArch64::SUBWrs:
 982   case AArch64::SUBXrs:
 983     if (MI->getOperand(3).isImm()) {
 984       unsigned val = MI->getOperand(3).getImm();
 985       return (val != 0);
 986     }
 987     break;
 988   }
 989   return false;
 990 }
 991
 992 /// Return true if this is this instruction has a non-zero immediate
 993 bool AArch64InstrInfo::hasExtendedReg(const MachineInstr *MI) const {
 994   switch (MI->getOpcode()) {
 995   default:
 996     break;
 997   case AArch64::ADDSWrx:
 998   case AArch64::ADDSXrx:
 999   case AArch64::ADDSXrx64:
1000   case AArch64::ADDWrx:
1001   case AArch64::ADDXrx:
1002   case AArch64::ADDXrx64:
1003   case AArch64::SUBSWrx:
1004   case AArch64::SUBSXrx:
1005   case AArch64::SUBSXrx64:
1006   case AArch64::SUBWrx:
1007   case AArch64::SUBXrx:
1008   case AArch64::SUBXrx64:
1009     if (MI->getOperand(3).isImm()) {
1010       unsigned val = MI->getOperand(3).getImm();
1011       return (val != 0);
1012     }
1013     break;
1014   }
1015
1016   return false;
1017 }
1018
1019 // Return true if this instruction simply sets its single destination register
1020 // to zero. This is equivalent to a register rename of the zero-register.
1021 bool AArch64InstrInfo::isGPRZero(const MachineInstr *MI) const {
1022   switch (MI->getOpcode()) {
1023   default:
1024     break;
1025   case AArch64::MOVZWi:
1026   case AArch64::MOVZXi: // movz Rd, #0 (LSL #0)
1027     if (MI->getOperand(1).isImm() && MI->getOperand(1).getImm() == 0) {
1028       assert(MI->getDesc().getNumOperands() == 3 &&
1029              MI->getOperand(2).getImm() == 0 && "invalid MOVZi operands");
1030       return true;
1031     }
1032     break;
1033   case AArch64::ANDWri: // and Rd, Rzr, #imm
1034     return MI->getOperand(1).getReg() == AArch64::WZR;
1035   case AArch64::ANDXri:
1036     return MI->getOperand(1).getReg() == AArch64::XZR;
1037   case TargetOpcode::COPY:
1038     return MI->getOperand(1).getReg() == AArch64::WZR;
1039   }
1040   return false;
1041 }
1042
1043 // Return true if this instruction simply renames a general register without
1044 // modifying bits.
1045 bool AArch64InstrInfo::isGPRCopy(const MachineInstr *MI) const {
1046   switch (MI->getOpcode()) {
1047   default:
1048     break;
1049   case TargetOpcode::COPY: {
1050     // GPR32 copies will by lowered to ORRXrs
1051     unsigned DstReg = MI->getOperand(0).getReg();
1052     return (AArch64::GPR32RegClass.contains(DstReg) ||
1053             AArch64::GPR64RegClass.contains(DstReg));
1054   }
1055   case AArch64::ORRXrs: // orr Xd, Xzr, Xm (LSL #0)
1056     if (MI->getOperand(1).getReg() == AArch64::XZR) {
1057       assert(MI->getDesc().getNumOperands() == 4 &&
1058              MI->getOperand(3).getImm() == 0 && "invalid ORRrs operands");
1059       return true;
1060     }
1061   case AArch64::ADDXri: // add Xd, Xn, #0 (LSL #0)
1062     if (MI->getOperand(2).getImm() == 0) {
1063       assert(MI->getDesc().getNumOperands() == 4 &&
1064              MI->getOperand(3).getImm() == 0 && "invalid ADDXri operands");
1065       return true;
1066     }
1067   }
1068   return false;
1069 }
1070
1071 // Return true if this instruction simply renames a general register without
1072 // modifying bits.
1073 bool AArch64InstrInfo::isFPRCopy(const MachineInstr *MI) const {
1074   switch (MI->getOpcode()) {
1075   default:
1076     break;
1077   case TargetOpcode::COPY: {
1078     // FPR64 copies will by lowered to ORR.16b
1079     unsigned DstReg = MI->getOperand(0).getReg();
1080     return (AArch64::FPR64RegClass.contains(DstReg) ||
1081             AArch64::FPR128RegClass.contains(DstReg));
1082   }
1083   case AArch64::ORRv16i8:
1084     if (MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
1085       assert(MI->getDesc().getNumOperands() == 3 && MI->getOperand(0).isReg() &&
1086              "invalid ORRv16i8 operands");
1087       return true;
1088     }
1089   }
1090   return false;
1091 }
1092
1093 unsigned AArch64InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1094                                                int &FrameIndex) const {
1095   switch (MI->getOpcode()) {
1096   default:
1097     break;
1098   case AArch64::LDRWui:
1099   case AArch64::LDRXui:
1100   case AArch64::LDRBui:
1101   case AArch64::LDRHui:
1102   case AArch64::LDRSui:
1103   case AArch64::LDRDui:
1104   case AArch64::LDRQui:
1105     if (MI->getOperand(0).getSubReg() == 0 && MI->getOperand(1).isFI() &&
1106         MI->getOperand(2).isImm() && MI->getOperand(2).getImm() == 0) {
1107       FrameIndex = MI->getOperand(1).getIndex();
1108       return MI->getOperand(0).getReg();
1109     }
1110     break;
1111   }
1112
1113   return 0;
1114 }
1115
1116 unsigned AArch64InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1117                                               int &FrameIndex) const {
1118   switch (MI->getOpcode()) {
1119   default:
1120     break;
1121   case AArch64::STRWui:
1122   case AArch64::STRXui:
1123   case AArch64::STRBui:
1124   case AArch64::STRHui:
1125   case AArch64::STRSui:
1126   case AArch64::STRDui:
1127   case AArch64::STRQui:
1128     if (MI->getOperand(0).getSubReg() == 0 && MI->getOperand(1).isFI() &&
1129         MI->getOperand(2).isImm() && MI->getOperand(2).getImm() == 0) {
1130       FrameIndex = MI->getOperand(1).getIndex();
1131       return MI->getOperand(0).getReg();
1132     }
1133     break;
1134   }
1135   return 0;
1136 }
1137
1138 /// Return true if this is load/store scales or extends its register offset.
1139 /// This refers to scaling a dynamic index as opposed to scaled immediates.
1140 /// MI should be a memory op that allows scaled addressing.
1141 bool AArch64InstrInfo::isScaledAddr(const MachineInstr *MI) const {
1142   switch (MI->getOpcode()) {
1143   default:
1144     break;
1145   case AArch64::LDRBBroW:
1146   case AArch64::LDRBroW:
1147   case AArch64::LDRDroW:
1148   case AArch64::LDRHHroW:
1149   case AArch64::LDRHroW:
1150   case AArch64::LDRQroW:
1151   case AArch64::LDRSBWroW:
1152   case AArch64::LDRSBXroW:
1153   case AArch64::LDRSHWroW:
1154   case AArch64::LDRSHXroW:
1155   case AArch64::LDRSWroW:
1156   case AArch64::LDRSroW:
1157   case AArch64::LDRWroW:
1158   case AArch64::LDRXroW:
1159   case AArch64::STRBBroW:
1160   case AArch64::STRBroW:
1161   case AArch64::STRDroW:
1162   case AArch64::STRHHroW:
1163   case AArch64::STRHroW:
1164   case AArch64::STRQroW:
1165   case AArch64::STRSroW:
1166   case AArch64::STRWroW:
1167   case AArch64::STRXroW:
1168   case AArch64::LDRBBroX:
1169   case AArch64::LDRBroX:
1170   case AArch64::LDRDroX:
1171   case AArch64::LDRHHroX:
1172   case AArch64::LDRHroX:
1173   case AArch64::LDRQroX:
1174   case AArch64::LDRSBWroX:
1175   case AArch64::LDRSBXroX:
1176   case AArch64::LDRSHWroX:
1177   case AArch64::LDRSHXroX:
1178   case AArch64::LDRSWroX:
1179   case AArch64::LDRSroX:
1180   case AArch64::LDRWroX:
1181   case AArch64::LDRXroX:
1182   case AArch64::STRBBroX:
1183   case AArch64::STRBroX:
1184   case AArch64::STRDroX:
1185   case AArch64::STRHHroX:
1186   case AArch64::STRHroX:
1187   case AArch64::STRQroX:
1188   case AArch64::STRSroX:
1189   case AArch64::STRWroX:
1190   case AArch64::STRXroX:
1191
1192     unsigned Val = MI->getOperand(3).getImm();
1193     AArch64_AM::ShiftExtendType ExtType = AArch64_AM::getMemExtendType(Val);
1194     return (ExtType != AArch64_AM::UXTX) || AArch64_AM::getMemDoShift(Val);
1195   }
1196   return false;
1197 }
1198
1199 /// Check all MachineMemOperands for a hint to suppress pairing.
1200 bool AArch64InstrInfo::isLdStPairSuppressed(const MachineInstr *MI) const {
1201   assert(MOSuppressPair < (1 << MachineMemOperand::MOTargetNumBits) &&
1202          "Too many target MO flags");
1203   for (auto *MM : MI->memoperands()) {
1204     if (MM->getFlags() &
1205         (MOSuppressPair << MachineMemOperand::MOTargetStartBit)) {
1206       return true;
1207     }
1208   }
1209   return false;
1210 }
1211
1212 /// Set a flag on the first MachineMemOperand to suppress pairing.
1213 void AArch64InstrInfo::suppressLdStPair(MachineInstr *MI) const {
1214   if (MI->memoperands_empty())
1215     return;
1216
1217   assert(MOSuppressPair < (1 << MachineMemOperand::MOTargetNumBits) &&
1218          "Too many target MO flags");
1219   (*MI->memoperands_begin())
1220       ->setFlags(MOSuppressPair << MachineMemOperand::MOTargetStartBit);
1221 }
1222
1223 bool
1224 AArch64InstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt, unsigned &BaseReg,
1225                                        unsigned &Offset,
1226                                        const TargetRegisterInfo *TRI) const {
1227   switch (LdSt->getOpcode()) {
1228   default:
1229     return false;
1230   case AArch64::STRSui:
1231   case AArch64::STRDui:
1232   case AArch64::STRQui:
1233   case AArch64::STRXui:
1234   case AArch64::STRWui:
1235   case AArch64::LDRSui:
1236   case AArch64::LDRDui:
1237   case AArch64::LDRQui:
1238   case AArch64::LDRXui:
1239   case AArch64::LDRWui:
1240     if (!LdSt->getOperand(1).isReg() || !LdSt->getOperand(2).isImm())
1241       return false;
1242     BaseReg = LdSt->getOperand(1).getReg();
1243     MachineFunction &MF = *LdSt->getParent()->getParent();
1244     unsigned Width = getRegClass(LdSt->getDesc(), 0, TRI, MF)->getSize();
1245     Offset = LdSt->getOperand(2).getImm() * Width;
1246     return true;
1247   };
1248 }
1249
1250 /// Detect opportunities for ldp/stp formation.
1251 ///
1252 /// Only called for LdSt for which getLdStBaseRegImmOfs returns true.
1253 bool AArch64InstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
1254                                           MachineInstr *SecondLdSt,
1255                                           unsigned NumLoads) const {
1256   // Only cluster up to a single pair.
1257   if (NumLoads > 1)
1258     return false;
1259   if (FirstLdSt->getOpcode() != SecondLdSt->getOpcode())
1260     return false;
1261   // getLdStBaseRegImmOfs guarantees that oper 2 isImm.
1262   unsigned Ofs1 = FirstLdSt->getOperand(2).getImm();
1263   // Allow 6 bits of positive range.
1264   if (Ofs1 > 64)
1265     return false;
1266   // The caller should already have ordered First/SecondLdSt by offset.
1267   unsigned Ofs2 = SecondLdSt->getOperand(2).getImm();
1268   return Ofs1 + 1 == Ofs2;
1269 }
1270
1271 bool AArch64InstrInfo::shouldScheduleAdjacent(MachineInstr *First,
1272                                               MachineInstr *Second) const {
1273   // Cyclone can fuse CMN, CMP followed by Bcc.
1274
1275   // FIXME: B0 can also fuse:
1276   // AND, BIC, ORN, ORR, or EOR (optional S) followed by Bcc or CBZ or CBNZ.
1277   if (Second->getOpcode() != AArch64::Bcc)
1278     return false;
1279   switch (First->getOpcode()) {
1280   default:
1281     return false;
1282   case AArch64::SUBSWri:
1283   case AArch64::ADDSWri:
1284   case AArch64::ANDSWri:
1285   case AArch64::SUBSXri:
1286   case AArch64::ADDSXri:
1287   case AArch64::ANDSXri:
1288     return true;
1289   }
1290 }
1291
1292 MachineInstr *AArch64InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1293                                                          int FrameIx,
1294                                                          uint64_t Offset,
1295                                                          const MDNode *MDPtr,
1296                                                          DebugLoc DL) const {
1297   MachineInstrBuilder MIB = BuildMI(MF, DL, get(AArch64::DBG_VALUE))
1298                                 .addFrameIndex(FrameIx)
1299                                 .addImm(0)
1300                                 .addImm(Offset)
1301                                 .addMetadata(MDPtr);
1302   return &*MIB;
1303 }
1304
1305 static const MachineInstrBuilder &AddSubReg(const MachineInstrBuilder &MIB,
1306                                             unsigned Reg, unsigned SubIdx,
1307                                             unsigned State,
1308                                             const TargetRegisterInfo *TRI) {
1309   if (!SubIdx)
1310     return MIB.addReg(Reg, State);
1311
1312   if (TargetRegisterInfo::isPhysicalRegister(Reg))
1313     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
1314   return MIB.addReg(Reg, State, SubIdx);
1315 }
1316
1317 static bool forwardCopyWillClobberTuple(unsigned DestReg, unsigned SrcReg,
1318                                         unsigned NumRegs) {
1319   // We really want the positive remainder mod 32 here, that happens to be
1320   // easily obtainable with a mask.
1321   return ((DestReg - SrcReg) & 0x1f) < NumRegs;
1322 }
1323
1324 void AArch64InstrInfo::copyPhysRegTuple(
1325     MachineBasicBlock &MBB, MachineBasicBlock::iterator I, DebugLoc DL,
1326     unsigned DestReg, unsigned SrcReg, bool KillSrc, unsigned Opcode,
1327     llvm::ArrayRef<unsigned> Indices) const {
1328   assert(Subtarget.hasNEON() &&
1329          "Unexpected register copy without NEON");
1330   const TargetRegisterInfo *TRI = &getRegisterInfo();
1331   uint16_t DestEncoding = TRI->getEncodingValue(DestReg);
1332   uint16_t SrcEncoding = TRI->getEncodingValue(SrcReg);
1333   unsigned NumRegs = Indices.size();
1334
1335   int SubReg = 0, End = NumRegs, Incr = 1;
1336   if (forwardCopyWillClobberTuple(DestEncoding, SrcEncoding, NumRegs)) {
1337     SubReg = NumRegs - 1;
1338     End = -1;
1339     Incr = -1;
1340   }
1341
1342   for (; SubReg != End; SubReg += Incr) {
1343     const MachineInstrBuilder &MIB = BuildMI(MBB, I, DL, get(Opcode));
1344     AddSubReg(MIB, DestReg, Indices[SubReg], RegState::Define, TRI);
1345     AddSubReg(MIB, SrcReg, Indices[SubReg], 0, TRI);
1346     AddSubReg(MIB, SrcReg, Indices[SubReg], getKillRegState(KillSrc), TRI);
1347   }
1348 }
1349
1350 void AArch64InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1351                                    MachineBasicBlock::iterator I, DebugLoc DL,
1352                                    unsigned DestReg, unsigned SrcReg,
1353                                    bool KillSrc) const {
1354   if (AArch64::GPR32spRegClass.contains(DestReg) &&
1355       (AArch64::GPR32spRegClass.contains(SrcReg) || SrcReg == AArch64::WZR)) {
1356     const TargetRegisterInfo *TRI = &getRegisterInfo();
1357
1358     if (DestReg == AArch64::WSP || SrcReg == AArch64::WSP) {
1359       // If either operand is WSP, expand to ADD #0.
1360       if (Subtarget.hasZeroCycleRegMove()) {
1361         // Cyclone recognizes "ADD Xd, Xn, #0" as a zero-cycle register move.
1362         unsigned DestRegX = TRI->getMatchingSuperReg(DestReg, AArch64::sub_32,
1363                                                      &AArch64::GPR64spRegClass);
1364         unsigned SrcRegX = TRI->getMatchingSuperReg(SrcReg, AArch64::sub_32,
1365                                                     &AArch64::GPR64spRegClass);
1366         // This instruction is reading and writing X registers.  This may upset
1367         // the register scavenger and machine verifier, so we need to indicate
1368         // that we are reading an undefined value from SrcRegX, but a proper
1369         // value from SrcReg.
1370         BuildMI(MBB, I, DL, get(AArch64::ADDXri), DestRegX)
1371             .addReg(SrcRegX, RegState::Undef)
1372             .addImm(0)
1373             .addImm(AArch64_AM::getShifterImm(AArch64_AM::LSL, 0))
1374             .addReg(SrcReg, RegState::Implicit | getKillRegState(KillSrc));
1375       } else {
1376         BuildMI(MBB, I, DL, get(AArch64::ADDWri), DestReg)
1377             .addReg(SrcReg, getKillRegState(KillSrc))
1378             .addImm(0)
1379             .addImm(AArch64_AM::getShifterImm(AArch64_AM::LSL, 0));
1380       }
1381     } else if (SrcReg == AArch64::WZR && Subtarget.hasZeroCycleZeroing()) {
1382       BuildMI(MBB, I, DL, get(AArch64::MOVZWi), DestReg).addImm(0).addImm(
1383           AArch64_AM::getShifterImm(AArch64_AM::LSL, 0));
1384     } else {
1385       if (Subtarget.hasZeroCycleRegMove()) {
1386         // Cyclone recognizes "ORR Xd, XZR, Xm" as a zero-cycle register move.
1387         unsigned DestRegX = TRI->getMatchingSuperReg(DestReg, AArch64::sub_32,
1388                                                      &AArch64::GPR64spRegClass);
1389         unsigned SrcRegX = TRI->getMatchingSuperReg(SrcReg, AArch64::sub_32,
1390                                                     &AArch64::GPR64spRegClass);
1391         // This instruction is reading and writing X registers.  This may upset
1392         // the register scavenger and machine verifier, so we need to indicate
1393         // that we are reading an undefined value from SrcRegX, but a proper
1394         // value from SrcReg.
1395         BuildMI(MBB, I, DL, get(AArch64::ORRXrr), DestRegX)
1396             .addReg(AArch64::XZR)
1397             .addReg(SrcRegX, RegState::Undef)
1398             .addReg(SrcReg, RegState::Implicit | getKillRegState(KillSrc));
1399       } else {
1400         // Otherwise, expand to ORR WZR.
1401         BuildMI(MBB, I, DL, get(AArch64::ORRWrr), DestReg)
1402             .addReg(AArch64::WZR)
1403             .addReg(SrcReg, getKillRegState(KillSrc));
1404       }
1405     }
1406     return;
1407   }
1408
1409   if (AArch64::GPR64spRegClass.contains(DestReg) &&
1410       (AArch64::GPR64spRegClass.contains(SrcReg) || SrcReg == AArch64::XZR)) {
1411     if (DestReg == AArch64::SP || SrcReg == AArch64::SP) {
1412       // If either operand is SP, expand to ADD #0.
1413       BuildMI(MBB, I, DL, get(AArch64::ADDXri), DestReg)
1414           .addReg(SrcReg, getKillRegState(KillSrc))
1415           .addImm(0)
1416           .addImm(AArch64_AM::getShifterImm(AArch64_AM::LSL, 0));
1417     } else if (SrcReg == AArch64::XZR && Subtarget.hasZeroCycleZeroing()) {
1418       BuildMI(MBB, I, DL, get(AArch64::MOVZXi), DestReg).addImm(0).addImm(
1419           AArch64_AM::getShifterImm(AArch64_AM::LSL, 0));
1420     } else {
1421       // Otherwise, expand to ORR XZR.
1422       BuildMI(MBB, I, DL, get(AArch64::ORRXrr), DestReg)
1423           .addReg(AArch64::XZR)
1424           .addReg(SrcReg, getKillRegState(KillSrc));
1425     }
1426     return;
1427   }
1428
1429   // Copy a DDDD register quad by copying the individual sub-registers.
1430   if (AArch64::DDDDRegClass.contains(DestReg) &&
1431       AArch64::DDDDRegClass.contains(SrcReg)) {
1432     static const unsigned Indices[] = { AArch64::dsub0, AArch64::dsub1,
1433                                         AArch64::dsub2, AArch64::dsub3 };
1434     copyPhysRegTuple(MBB, I, DL, DestReg, SrcReg, KillSrc, AArch64::ORRv8i8,
1435                      Indices);
1436     return;
1437   }
1438
1439   // Copy a DDD register triple by copying the individual sub-registers.
1440   if (AArch64::DDDRegClass.contains(DestReg) &&
1441       AArch64::DDDRegClass.contains(SrcReg)) {
1442     static const unsigned Indices[] = { AArch64::dsub0, AArch64::dsub1,
1443                                         AArch64::dsub2 };
1444     copyPhysRegTuple(MBB, I, DL, DestReg, SrcReg, KillSrc, AArch64::ORRv8i8,
1445                      Indices);
1446     return;
1447   }
1448
1449   // Copy a DD register pair by copying the individual sub-registers.
1450   if (AArch64::DDRegClass.contains(DestReg) &&
1451       AArch64::DDRegClass.contains(SrcReg)) {
1452     static const unsigned Indices[] = { AArch64::dsub0, AArch64::dsub1 };
1453     copyPhysRegTuple(MBB, I, DL, DestReg, SrcReg, KillSrc, AArch64::ORRv8i8,
1454                      Indices);
1455     return;
1456   }
1457
1458   // Copy a QQQQ register quad by copying the individual sub-registers.
1459   if (AArch64::QQQQRegClass.contains(DestReg) &&
1460       AArch64::QQQQRegClass.contains(SrcReg)) {
1461     static const unsigned Indices[] = { AArch64::qsub0, AArch64::qsub1,
1462                                         AArch64::qsub2, AArch64::qsub3 };
1463     copyPhysRegTuple(MBB, I, DL, DestReg, SrcReg, KillSrc, AArch64::ORRv16i8,
1464                      Indices);
1465     return;
1466   }
1467
1468   // Copy a QQQ register triple by copying the individual sub-registers.
1469   if (AArch64::QQQRegClass.contains(DestReg) &&
1470       AArch64::QQQRegClass.contains(SrcReg)) {
1471     static const unsigned Indices[] = { AArch64::qsub0, AArch64::qsub1,
1472                                         AArch64::qsub2 };
1473     copyPhysRegTuple(MBB, I, DL, DestReg, SrcReg, KillSrc, AArch64::ORRv16i8,
1474                      Indices);
1475     return;
1476   }
1477
1478   // Copy a QQ register pair by copying the individual sub-registers.
1479   if (AArch64::QQRegClass.contains(DestReg) &&
1480       AArch64::QQRegClass.contains(SrcReg)) {
1481     static const unsigned Indices[] = { AArch64::qsub0, AArch64::qsub1 };
1482     copyPhysRegTuple(MBB, I, DL, DestReg, SrcReg, KillSrc, AArch64::ORRv16i8,
1483                      Indices);
1484     return;
1485   }
1486
1487   if (AArch64::FPR128RegClass.contains(DestReg) &&
1488       AArch64::FPR128RegClass.contains(SrcReg)) {
1489     if(Subtarget.hasNEON()) {
1490       BuildMI(MBB, I, DL, get(AArch64::ORRv16i8), DestReg)
1491           .addReg(SrcReg)
1492           .addReg(SrcReg, getKillRegState(KillSrc));
1493     } else {
1494       BuildMI(MBB, I, DL, get(AArch64::STRQpre))
1495         .addReg(AArch64::SP, RegState::Define)
1496         .addReg(SrcReg, getKillRegState(KillSrc))
1497         .addReg(AArch64::SP)
1498         .addImm(-16);
1499       BuildMI(MBB, I, DL, get(AArch64::LDRQpre))
1500         .addReg(AArch64::SP, RegState::Define)
1501         .addReg(DestReg, RegState::Define)
1502         .addReg(AArch64::SP)
1503         .addImm(16);
1504     }
1505     return;
1506   }
1507
1508   if (AArch64::FPR64RegClass.contains(DestReg) &&
1509       AArch64::FPR64RegClass.contains(SrcReg)) {
1510     if(Subtarget.hasNEON()) {
1511       DestReg = RI.getMatchingSuperReg(DestReg, AArch64::dsub,
1512                                        &AArch64::FPR128RegClass);
1513       SrcReg = RI.getMatchingSuperReg(SrcReg, AArch64::dsub,
1514                                       &AArch64::FPR128RegClass);
1515       BuildMI(MBB, I, DL, get(AArch64::ORRv16i8), DestReg)
1516           .addReg(SrcReg)
1517           .addReg(SrcReg, getKillRegState(KillSrc));
1518     } else {
1519       BuildMI(MBB, I, DL, get(AArch64::FMOVDr), DestReg)
1520           .addReg(SrcReg, getKillRegState(KillSrc));
1521     }
1522     return;
1523   }
1524
1525   if (AArch64::FPR32RegClass.contains(DestReg) &&
1526       AArch64::FPR32RegClass.contains(SrcReg)) {
1527     if(Subtarget.hasNEON()) {
1528       DestReg = RI.getMatchingSuperReg(DestReg, AArch64::ssub,
1529                                        &AArch64::FPR128RegClass);
1530       SrcReg = RI.getMatchingSuperReg(SrcReg, AArch64::ssub,
1531                                       &AArch64::FPR128RegClass);
1532       BuildMI(MBB, I, DL, get(AArch64::ORRv16i8), DestReg)
1533           .addReg(SrcReg)
1534           .addReg(SrcReg, getKillRegState(KillSrc));
1535     } else {
1536       BuildMI(MBB, I, DL, get(AArch64::FMOVSr), DestReg)
1537           .addReg(SrcReg, getKillRegState(KillSrc));
1538     }
1539     return;
1540   }
1541
1542   if (AArch64::FPR16RegClass.contains(DestReg) &&
1543       AArch64::FPR16RegClass.contains(SrcReg)) {
1544     if(Subtarget.hasNEON()) {
1545       DestReg = RI.getMatchingSuperReg(DestReg, AArch64::hsub,
1546                                        &AArch64::FPR128RegClass);
1547       SrcReg = RI.getMatchingSuperReg(SrcReg, AArch64::hsub,
1548                                       &AArch64::FPR128RegClass);
1549       BuildMI(MBB, I, DL, get(AArch64::ORRv16i8), DestReg)
1550           .addReg(SrcReg)
1551           .addReg(SrcReg, getKillRegState(KillSrc));
1552     } else {
1553       DestReg = RI.getMatchingSuperReg(DestReg, AArch64::hsub,
1554                                        &AArch64::FPR32RegClass);
1555       SrcReg = RI.getMatchingSuperReg(SrcReg, AArch64::hsub,
1556                                       &AArch64::FPR32RegClass);
1557       BuildMI(MBB, I, DL, get(AArch64::FMOVSr), DestReg)
1558           .addReg(SrcReg, getKillRegState(KillSrc));
1559     }
1560     return;
1561   }
1562
1563   if (AArch64::FPR8RegClass.contains(DestReg) &&
1564       AArch64::FPR8RegClass.contains(SrcReg)) {
1565     if(Subtarget.hasNEON()) {
1566       DestReg = RI.getMatchingSuperReg(DestReg, AArch64::bsub,
1567                                        &AArch64::FPR128RegClass);
1568       SrcReg = RI.getMatchingSuperReg(SrcReg, AArch64::bsub,
1569                                       &AArch64::FPR128RegClass);
1570       BuildMI(MBB, I, DL, get(AArch64::ORRv16i8), DestReg)
1571           .addReg(SrcReg)
1572           .addReg(SrcReg, getKillRegState(KillSrc));
1573     } else {
1574       DestReg = RI.getMatchingSuperReg(DestReg, AArch64::bsub,
1575                                        &AArch64::FPR32RegClass);
1576       SrcReg = RI.getMatchingSuperReg(SrcReg, AArch64::bsub,
1577                                       &AArch64::FPR32RegClass);
1578       BuildMI(MBB, I, DL, get(AArch64::FMOVSr), DestReg)
1579           .addReg(SrcReg, getKillRegState(KillSrc));
1580     }
1581     return;
1582   }
1583
1584   // Copies between GPR64 and FPR64.
1585   if (AArch64::FPR64RegClass.contains(DestReg) &&
1586       AArch64::GPR64RegClass.contains(SrcReg)) {
1587     BuildMI(MBB, I, DL, get(AArch64::FMOVXDr), DestReg)
1588         .addReg(SrcReg, getKillRegState(KillSrc));
1589     return;
1590   }
1591   if (AArch64::GPR64RegClass.contains(DestReg) &&
1592       AArch64::FPR64RegClass.contains(SrcReg)) {
1593     BuildMI(MBB, I, DL, get(AArch64::FMOVDXr), DestReg)
1594         .addReg(SrcReg, getKillRegState(KillSrc));
1595     return;
1596   }
1597   // Copies between GPR32 and FPR32.
1598   if (AArch64::FPR32RegClass.contains(DestReg) &&
1599       AArch64::GPR32RegClass.contains(SrcReg)) {
1600     BuildMI(MBB, I, DL, get(AArch64::FMOVWSr), DestReg)
1601         .addReg(SrcReg, getKillRegState(KillSrc));
1602     return;
1603   }
1604   if (AArch64::GPR32RegClass.contains(DestReg) &&
1605       AArch64::FPR32RegClass.contains(SrcReg)) {
1606     BuildMI(MBB, I, DL, get(AArch64::FMOVSWr), DestReg)
1607         .addReg(SrcReg, getKillRegState(KillSrc));
1608     return;
1609   }
1610
1611   if (DestReg == AArch64::NZCV) {
1612     assert(AArch64::GPR64RegClass.contains(SrcReg) && "Invalid NZCV copy");
1613     BuildMI(MBB, I, DL, get(AArch64::MSR))
1614       .addImm(AArch64SysReg::NZCV)
1615       .addReg(SrcReg, getKillRegState(KillSrc))
1616       .addReg(AArch64::NZCV, RegState::Implicit | RegState::Define);
1617     return;
1618   }
1619
1620   if (SrcReg == AArch64::NZCV) {
1621     assert(AArch64::GPR64RegClass.contains(DestReg) && "Invalid NZCV copy");
1622     BuildMI(MBB, I, DL, get(AArch64::MRS))
1623       .addReg(DestReg)
1624       .addImm(AArch64SysReg::NZCV)
1625       .addReg(AArch64::NZCV, RegState::Implicit | getKillRegState(KillSrc));
1626     return;
1627   }
1628
1629   llvm_unreachable("unimplemented reg-to-reg copy");
1630 }
1631
1632 void AArch64InstrInfo::storeRegToStackSlot(
1633     MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI, unsigned SrcReg,
1634     bool isKill, int FI, const TargetRegisterClass *RC,
1635     const TargetRegisterInfo *TRI) const {
1636   DebugLoc DL;
1637   if (MBBI != MBB.end())
1638     DL = MBBI->getDebugLoc();
1639   MachineFunction &MF = *MBB.getParent();
1640   MachineFrameInfo &MFI = *MF.getFrameInfo();
1641   unsigned Align = MFI.getObjectAlignment(FI);
1642
1643   MachinePointerInfo PtrInfo(PseudoSourceValue::getFixedStack(FI));
1644   MachineMemOperand *MMO = MF.getMachineMemOperand(
1645       PtrInfo, MachineMemOperand::MOStore, MFI.getObjectSize(FI), Align);
1646   unsigned Opc = 0;
1647   bool Offset = true;
1648   switch (RC->getSize()) {
1649   case 1:
1650     if (AArch64::FPR8RegClass.hasSubClassEq(RC))
1651       Opc = AArch64::STRBui;
1652     break;
1653   case 2:
1654     if (AArch64::FPR16RegClass.hasSubClassEq(RC))
1655       Opc = AArch64::STRHui;
1656     break;
1657   case 4:
1658     if (AArch64::GPR32allRegClass.hasSubClassEq(RC)) {
1659       Opc = AArch64::STRWui;
1660       if (TargetRegisterInfo::isVirtualRegister(SrcReg))
1661         MF.getRegInfo().constrainRegClass(SrcReg, &AArch64::GPR32RegClass);
1662       else
1663         assert(SrcReg != AArch64::WSP);
1664     } else if (AArch64::FPR32RegClass.hasSubClassEq(RC))
1665       Opc = AArch64::STRSui;
1666     break;
1667   case 8:
1668     if (AArch64::GPR64allRegClass.hasSubClassEq(RC)) {
1669       Opc = AArch64::STRXui;
1670       if (TargetRegisterInfo::isVirtualRegister(SrcReg))
1671         MF.getRegInfo().constrainRegClass(SrcReg, &AArch64::GPR64RegClass);
1672       else
1673         assert(SrcReg != AArch64::SP);
1674     } else if (AArch64::FPR64RegClass.hasSubClassEq(RC))
1675       Opc = AArch64::STRDui;
1676     break;
1677   case 16:
1678     if (AArch64::FPR128RegClass.hasSubClassEq(RC))
1679       Opc = AArch64::STRQui;
1680     else if (AArch64::DDRegClass.hasSubClassEq(RC)) {
1681       assert(Subtarget.hasNEON() &&
1682              "Unexpected register store without NEON");
1683       Opc = AArch64::ST1Twov1d, Offset = false;
1684     }
1685     break;
1686   case 24:
1687     if (AArch64::DDDRegClass.hasSubClassEq(RC)) {
1688       assert(Subtarget.hasNEON() &&
1689              "Unexpected register store without NEON");
1690       Opc = AArch64::ST1Threev1d, Offset = false;
1691     }
1692     break;
1693   case 32:
1694     if (AArch64::DDDDRegClass.hasSubClassEq(RC)) {
1695       assert(Subtarget.hasNEON() &&
1696              "Unexpected register store without NEON");
1697       Opc = AArch64::ST1Fourv1d, Offset = false;
1698     } else if (AArch64::QQRegClass.hasSubClassEq(RC)) {
1699       assert(Subtarget.hasNEON() &&
1700              "Unexpected register store without NEON");
1701       Opc = AArch64::ST1Twov2d, Offset = false;
1702     }
1703     break;
1704   case 48:
1705     if (AArch64::QQQRegClass.hasSubClassEq(RC)) {
1706       assert(Subtarget.hasNEON() &&
1707              "Unexpected register store without NEON");
1708       Opc = AArch64::ST1Threev2d, Offset = false;
1709     }
1710     break;
1711   case 64:
1712     if (AArch64::QQQQRegClass.hasSubClassEq(RC)) {
1713       assert(Subtarget.hasNEON() &&
1714              "Unexpected register store without NEON");
1715       Opc = AArch64::ST1Fourv2d, Offset = false;
1716     }
1717     break;
1718   }
1719   assert(Opc && "Unknown register class");
1720
1721   const MachineInstrBuilder &MI = BuildMI(MBB, MBBI, DL, get(Opc))
1722                                       .addReg(SrcReg, getKillRegState(isKill))
1723                                       .addFrameIndex(FI);
1724
1725   if (Offset)
1726     MI.addImm(0);
1727   MI.addMemOperand(MMO);
1728 }
1729
1730 void AArch64InstrInfo::loadRegFromStackSlot(
1731     MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI, unsigned DestReg,
1732     int FI, const TargetRegisterClass *RC,
1733     const TargetRegisterInfo *TRI) const {
1734   DebugLoc DL;
1735   if (MBBI != MBB.end())
1736     DL = MBBI->getDebugLoc();
1737   MachineFunction &MF = *MBB.getParent();
1738   MachineFrameInfo &MFI = *MF.getFrameInfo();
1739   unsigned Align = MFI.getObjectAlignment(FI);
1740   MachinePointerInfo PtrInfo(PseudoSourceValue::getFixedStack(FI));
1741   MachineMemOperand *MMO = MF.getMachineMemOperand(
1742       PtrInfo, MachineMemOperand::MOLoad, MFI.getObjectSize(FI), Align);
1743
1744   unsigned Opc = 0;
1745   bool Offset = true;
1746   switch (RC->getSize()) {
1747   case 1:
1748     if (AArch64::FPR8RegClass.hasSubClassEq(RC))
1749       Opc = AArch64::LDRBui;
1750     break;
1751   case 2:
1752     if (AArch64::FPR16RegClass.hasSubClassEq(RC))
1753       Opc = AArch64::LDRHui;
1754     break;
1755   case 4:
1756     if (AArch64::GPR32allRegClass.hasSubClassEq(RC)) {
1757       Opc = AArch64::LDRWui;
1758       if (TargetRegisterInfo::isVirtualRegister(DestReg))
1759         MF.getRegInfo().constrainRegClass(DestReg, &AArch64::GPR32RegClass);
1760       else
1761         assert(DestReg != AArch64::WSP);
1762     } else if (AArch64::FPR32RegClass.hasSubClassEq(RC))
1763       Opc = AArch64::LDRSui;
1764     break;
1765   case 8:
1766     if (AArch64::GPR64allRegClass.hasSubClassEq(RC)) {
1767       Opc = AArch64::LDRXui;
1768       if (TargetRegisterInfo::isVirtualRegister(DestReg))
1769         MF.getRegInfo().constrainRegClass(DestReg, &AArch64::GPR64RegClass);
1770       else
1771         assert(DestReg != AArch64::SP);
1772     } else if (AArch64::FPR64RegClass.hasSubClassEq(RC))
1773       Opc = AArch64::LDRDui;
1774     break;
1775   case 16:
1776     if (AArch64::FPR128RegClass.hasSubClassEq(RC))
1777       Opc = AArch64::LDRQui;
1778     else if (AArch64::DDRegClass.hasSubClassEq(RC)) {
1779       assert(Subtarget.hasNEON() &&
1780              "Unexpected register load without NEON");
1781       Opc = AArch64::LD1Twov1d, Offset = false;
1782     }
1783     break;
1784   case 24:
1785     if (AArch64::DDDRegClass.hasSubClassEq(RC)) {
1786       assert(Subtarget.hasNEON() &&
1787              "Unexpected register load without NEON");
1788       Opc = AArch64::LD1Threev1d, Offset = false;
1789     }
1790     break;
1791   case 32:
1792     if (AArch64::DDDDRegClass.hasSubClassEq(RC)) {
1793       assert(Subtarget.hasNEON() &&
1794              "Unexpected register load without NEON");
1795       Opc = AArch64::LD1Fourv1d, Offset = false;
1796     } else if (AArch64::QQRegClass.hasSubClassEq(RC)) {
1797       assert(Subtarget.hasNEON() &&
1798              "Unexpected register load without NEON");
1799       Opc = AArch64::LD1Twov2d, Offset = false;
1800     }
1801     break;
1802   case 48:
1803     if (AArch64::QQQRegClass.hasSubClassEq(RC)) {
1804       assert(Subtarget.hasNEON() &&
1805              "Unexpected register load without NEON");
1806       Opc = AArch64::LD1Threev2d, Offset = false;
1807     }
1808     break;
1809   case 64:
1810     if (AArch64::QQQQRegClass.hasSubClassEq(RC)) {
1811       assert(Subtarget.hasNEON() &&
1812              "Unexpected register load without NEON");
1813       Opc = AArch64::LD1Fourv2d, Offset = false;
1814     }
1815     break;
1816   }
1817   assert(Opc && "Unknown register class");
1818
1819   const MachineInstrBuilder &MI = BuildMI(MBB, MBBI, DL, get(Opc))
1820                                       .addReg(DestReg, getDefRegState(true))
1821                                       .addFrameIndex(FI);
1822   if (Offset)
1823     MI.addImm(0);
1824   MI.addMemOperand(MMO);
1825 }
1826
1827 void llvm::emitFrameOffset(MachineBasicBlock &MBB,
1828                            MachineBasicBlock::iterator MBBI, DebugLoc DL,
1829                            unsigned DestReg, unsigned SrcReg, int Offset,
1830                            const TargetInstrInfo *TII,
1831                            MachineInstr::MIFlag Flag, bool SetNZCV) {
1832   if (DestReg == SrcReg && Offset == 0)
1833     return;
1834
1835   bool isSub = Offset < 0;
1836   if (isSub)
1837     Offset = -Offset;
1838
1839   // FIXME: If the offset won't fit in 24-bits, compute the offset into a
1840   // scratch register.  If DestReg is a virtual register, use it as the
1841   // scratch register; otherwise, create a new virtual register (to be
1842   // replaced by the scavenger at the end of PEI).  That case can be optimized
1843   // slightly if DestReg is SP which is always 16-byte aligned, so the scratch
1844   // register can be loaded with offset%8 and the add/sub can use an extending
1845   // instruction with LSL#3.
1846   // Currently the function handles any offsets but generates a poor sequence
1847   // of code.
1848   //  assert(Offset < (1 << 24) && "unimplemented reg plus immediate");
1849
1850   unsigned Opc;
1851   if (SetNZCV)
1852     Opc = isSub ? AArch64::SUBSXri : AArch64::ADDSXri;
1853   else
1854     Opc = isSub ? AArch64::SUBXri : AArch64::ADDXri;
1855   const unsigned MaxEncoding = 0xfff;
1856   const unsigned ShiftSize = 12;
1857   const unsigned MaxEncodableValue = MaxEncoding << ShiftSize;
1858   while (((unsigned)Offset) >= (1 << ShiftSize)) {
1859     unsigned ThisVal;
1860     if (((unsigned)Offset) > MaxEncodableValue) {
1861       ThisVal = MaxEncodableValue;
1862     } else {
1863       ThisVal = Offset & MaxEncodableValue;
1864     }
1865     assert((ThisVal >> ShiftSize) <= MaxEncoding &&
1866            "Encoding cannot handle value that big");
1867     BuildMI(MBB, MBBI, DL, TII->get(Opc), DestReg)
1868         .addReg(SrcReg)
1869         .addImm(ThisVal >> ShiftSize)
1870         .addImm(AArch64_AM::getShifterImm(AArch64_AM::LSL, ShiftSize))
1871         .setMIFlag(Flag);
1872
1873     SrcReg = DestReg;
1874     Offset -= ThisVal;
1875     if (Offset == 0)
1876       return;
1877   }
1878   BuildMI(MBB, MBBI, DL, TII->get(Opc), DestReg)
1879       .addReg(SrcReg)
1880       .addImm(Offset)
1881       .addImm(AArch64_AM::getShifterImm(AArch64_AM::LSL, 0))
1882       .setMIFlag(Flag);
1883 }
1884
1885 MachineInstr *
1886 AArch64InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
1887                                         const SmallVectorImpl<unsigned> &Ops,
1888                                         int FrameIndex) const {
1889   // This is a bit of a hack. Consider this instruction:
1890   //
1891   //   %vreg0<def> = COPY %SP; GPR64all:%vreg0
1892   //
1893   // We explicitly chose GPR64all for the virtual register so such a copy might
1894   // be eliminated by RegisterCoalescer. However, that may not be possible, and
1895   // %vreg0 may even spill. We can't spill %SP, and since it is in the GPR64all
1896   // register class, TargetInstrInfo::foldMemoryOperand() is going to try.
1897   //
1898   // To prevent that, we are going to constrain the %vreg0 register class here.
1899   //
1900   // <rdar://problem/11522048>
1901   //
1902   if (MI->isCopy()) {
1903     unsigned DstReg = MI->getOperand(0).getReg();
1904     unsigned SrcReg = MI->getOperand(1).getReg();
1905     if (SrcReg == AArch64::SP &&
1906         TargetRegisterInfo::isVirtualRegister(DstReg)) {
1907       MF.getRegInfo().constrainRegClass(DstReg, &AArch64::GPR64RegClass);
1908       return nullptr;
1909     }
1910     if (DstReg == AArch64::SP &&
1911         TargetRegisterInfo::isVirtualRegister(SrcReg)) {
1912       MF.getRegInfo().constrainRegClass(SrcReg, &AArch64::GPR64RegClass);
1913       return nullptr;
1914     }
1915   }
1916
1917   // Cannot fold.
1918   return nullptr;
1919 }
1920
1921 int llvm::isAArch64FrameOffsetLegal(const MachineInstr &MI, int &Offset,
1922                                     bool *OutUseUnscaledOp,
1923                                     unsigned *OutUnscaledOp,
1924                                     int *EmittableOffset) {
1925   int Scale = 1;
1926   bool IsSigned = false;
1927   // The ImmIdx should be changed case by case if it is not 2.
1928   unsigned ImmIdx = 2;
1929   unsigned UnscaledOp = 0;
1930   // Set output values in case of early exit.
1931   if (EmittableOffset)
1932     *EmittableOffset = 0;
1933   if (OutUseUnscaledOp)
1934     *OutUseUnscaledOp = false;
1935   if (OutUnscaledOp)
1936     *OutUnscaledOp = 0;
1937   switch (MI.getOpcode()) {
1938   default:
1939     llvm_unreachable("unhandled opcode in rewriteAArch64FrameIndex");
1940   // Vector spills/fills can't take an immediate offset.
1941   case AArch64::LD1Twov2d:
1942   case AArch64::LD1Threev2d:
1943   case AArch64::LD1Fourv2d:
1944   case AArch64::LD1Twov1d:
1945   case AArch64::LD1Threev1d:
1946   case AArch64::LD1Fourv1d:
1947   case AArch64::ST1Twov2d:
1948   case AArch64::ST1Threev2d:
1949   case AArch64::ST1Fourv2d:
1950   case AArch64::ST1Twov1d:
1951   case AArch64::ST1Threev1d:
1952   case AArch64::ST1Fourv1d:
1953     return AArch64FrameOffsetCannotUpdate;
1954   case AArch64::PRFMui:
1955     Scale = 8;
1956     UnscaledOp = AArch64::PRFUMi;
1957     break;
1958   case AArch64::LDRXui:
1959     Scale = 8;
1960     UnscaledOp = AArch64::LDURXi;
1961     break;
1962   case AArch64::LDRWui:
1963     Scale = 4;
1964     UnscaledOp = AArch64::LDURWi;
1965     break;
1966   case AArch64::LDRBui:
1967     Scale = 1;
1968     UnscaledOp = AArch64::LDURBi;
1969     break;
1970   case AArch64::LDRHui:
1971     Scale = 2;
1972     UnscaledOp = AArch64::LDURHi;
1973     break;
1974   case AArch64::LDRSui:
1975     Scale = 4;
1976     UnscaledOp = AArch64::LDURSi;
1977     break;
1978   case AArch64::LDRDui:
1979     Scale = 8;
1980     UnscaledOp = AArch64::LDURDi;
1981     break;
1982   case AArch64::LDRQui:
1983     Scale = 16;
1984     UnscaledOp = AArch64::LDURQi;
1985     break;
1986   case AArch64::LDRBBui:
1987     Scale = 1;
1988     UnscaledOp = AArch64::LDURBBi;
1989     break;
1990   case AArch64::LDRHHui:
1991     Scale = 2;
1992     UnscaledOp = AArch64::LDURHHi;
1993     break;
1994   case AArch64::LDRSBXui:
1995     Scale = 1;
1996     UnscaledOp = AArch64::LDURSBXi;
1997     break;
1998   case AArch64::LDRSBWui:
1999     Scale = 1;
2000     UnscaledOp = AArch64::LDURSBWi;
2001     break;
2002   case AArch64::LDRSHXui:
2003     Scale = 2;
2004     UnscaledOp = AArch64::LDURSHXi;
2005     break;
2006   case AArch64::LDRSHWui:
2007     Scale = 2;
2008     UnscaledOp = AArch64::LDURSHWi;
2009     break;
2010   case AArch64::LDRSWui:
2011     Scale = 4;
2012     UnscaledOp = AArch64::LDURSWi;
2013     break;
2014
2015   case AArch64::STRXui:
2016     Scale = 8;
2017     UnscaledOp = AArch64::STURXi;
2018     break;
2019   case AArch64::STRWui:
2020     Scale = 4;
2021     UnscaledOp = AArch64::STURWi;
2022     break;
2023   case AArch64::STRBui:
2024     Scale = 1;
2025     UnscaledOp = AArch64::STURBi;
2026     break;
2027   case AArch64::STRHui:
2028     Scale = 2;
2029     UnscaledOp = AArch64::STURHi;
2030     break;
2031   case AArch64::STRSui:
2032     Scale = 4;
2033     UnscaledOp = AArch64::STURSi;
2034     break;
2035   case AArch64::STRDui:
2036     Scale = 8;
2037     UnscaledOp = AArch64::STURDi;
2038     break;
2039   case AArch64::STRQui:
2040     Scale = 16;
2041     UnscaledOp = AArch64::STURQi;
2042     break;
2043   case AArch64::STRBBui:
2044     Scale = 1;
2045     UnscaledOp = AArch64::STURBBi;
2046     break;
2047   case AArch64::STRHHui:
2048     Scale = 2;
2049     UnscaledOp = AArch64::STURHHi;
2050     break;
2051
2052   case AArch64::LDPXi:
2053   case AArch64::LDPDi:
2054   case AArch64::STPXi:
2055   case AArch64::STPDi:
2056     IsSigned = true;
2057     Scale = 8;
2058     break;
2059   case AArch64::LDPQi:
2060   case AArch64::STPQi:
2061     IsSigned = true;
2062     Scale = 16;
2063     break;
2064   case AArch64::LDPWi:
2065   case AArch64::LDPSi:
2066   case AArch64::STPWi:
2067   case AArch64::STPSi:
2068     IsSigned = true;
2069     Scale = 4;
2070     break;
2071
2072   case AArch64::LDURXi:
2073   case AArch64::LDURWi:
2074   case AArch64::LDURBi:
2075   case AArch64::LDURHi:
2076   case AArch64::LDURSi:
2077   case AArch64::LDURDi:
2078   case AArch64::LDURQi:
2079   case AArch64::LDURHHi:
2080   case AArch64::LDURBBi:
2081   case AArch64::LDURSBXi:
2082   case AArch64::LDURSBWi:
2083   case AArch64::LDURSHXi:
2084   case AArch64::LDURSHWi:
2085   case AArch64::LDURSWi:
2086   case AArch64::STURXi:
2087   case AArch64::STURWi:
2088   case AArch64::STURBi:
2089   case AArch64::STURHi:
2090   case AArch64::STURSi:
2091   case AArch64::STURDi:
2092   case AArch64::STURQi:
2093   case AArch64::STURBBi:
2094   case AArch64::STURHHi:
2095     Scale = 1;
2096     break;
2097   }
2098
2099   Offset += MI.getOperand(ImmIdx).getImm() * Scale;
2100
2101   bool useUnscaledOp = false;
2102   // If the offset doesn't match the scale, we rewrite the instruction to
2103   // use the unscaled instruction instead. Likewise, if we have a negative
2104   // offset (and have an unscaled op to use).
2105   if ((Offset & (Scale - 1)) != 0 || (Offset < 0 && UnscaledOp != 0))
2106     useUnscaledOp = true;
2107
2108   // Use an unscaled addressing mode if the instruction has a negative offset
2109   // (or if the instruction is already using an unscaled addressing mode).
2110   unsigned MaskBits;
2111   if (IsSigned) {
2112     // ldp/stp instructions.
2113     MaskBits = 7;
2114     Offset /= Scale;
2115   } else if (UnscaledOp == 0 || useUnscaledOp) {
2116     MaskBits = 9;
2117     IsSigned = true;
2118     Scale = 1;
2119   } else {
2120     MaskBits = 12;
2121     IsSigned = false;
2122     Offset /= Scale;
2123   }
2124
2125   // Attempt to fold address computation.
2126   int MaxOff = (1 << (MaskBits - IsSigned)) - 1;
2127   int MinOff = (IsSigned ? (-MaxOff - 1) : 0);
2128   if (Offset >= MinOff && Offset <= MaxOff) {
2129     if (EmittableOffset)
2130       *EmittableOffset = Offset;
2131     Offset = 0;
2132   } else {
2133     int NewOff = Offset < 0 ? MinOff : MaxOff;
2134     if (EmittableOffset)
2135       *EmittableOffset = NewOff;
2136     Offset = (Offset - NewOff) * Scale;
2137   }
2138   if (OutUseUnscaledOp)
2139     *OutUseUnscaledOp = useUnscaledOp;
2140   if (OutUnscaledOp)
2141     *OutUnscaledOp = UnscaledOp;
2142   return AArch64FrameOffsetCanUpdate |
2143          (Offset == 0 ? AArch64FrameOffsetIsLegal : 0);
2144 }
2145
2146 bool llvm::rewriteAArch64FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
2147                                     unsigned FrameReg, int &Offset,
2148                                     const AArch64InstrInfo *TII) {
2149   unsigned Opcode = MI.getOpcode();
2150   unsigned ImmIdx = FrameRegIdx + 1;
2151
2152   if (Opcode == AArch64::ADDSXri || Opcode == AArch64::ADDXri) {
2153     Offset += MI.getOperand(ImmIdx).getImm();
2154     emitFrameOffset(*MI.getParent(), MI, MI.getDebugLoc(),
2155                     MI.getOperand(0).getReg(), FrameReg, Offset, TII,
2156                     MachineInstr::NoFlags, (Opcode == AArch64::ADDSXri));
2157     MI.eraseFromParent();
2158     Offset = 0;
2159     return true;
2160   }
2161
2162   int NewOffset;
2163   unsigned UnscaledOp;
2164   bool UseUnscaledOp;
2165   int Status = isAArch64FrameOffsetLegal(MI, Offset, &UseUnscaledOp,
2166                                          &UnscaledOp, &NewOffset);
2167   if (Status & AArch64FrameOffsetCanUpdate) {
2168     if (Status & AArch64FrameOffsetIsLegal)
2169       // Replace the FrameIndex with FrameReg.
2170       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2171     if (UseUnscaledOp)
2172       MI.setDesc(TII->get(UnscaledOp));
2173
2174     MI.getOperand(ImmIdx).ChangeToImmediate(NewOffset);
2175     return Offset == 0;
2176   }
2177
2178   return false;
2179 }
2180
2181 void AArch64InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
2182   NopInst.setOpcode(AArch64::HINT);
2183   NopInst.addOperand(MCOperand::CreateImm(0));
2184 }