lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70
  71 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  72     : TargetLowering(TM) {
  73   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  74
  75   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  76   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78   // When comparing vectors the result sets the different elements in the
  79   // vector to all-one or all-zero.
  80   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  84   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  85
  86   if (Subtarget->hasFPARMv8()) {
  87     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  88     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  89     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  90     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  91   }
  92
  93   if (Subtarget->hasNEON()) {
  94     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  95     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  96     // Someone set us up the NEON.
  97     addDRTypeForNEON(MVT::v2f32);
  98     addDRTypeForNEON(MVT::v8i8);
  99     addDRTypeForNEON(MVT::v4i16);
 100     addDRTypeForNEON(MVT::v2i32);
 101     addDRTypeForNEON(MVT::v1i64);
 102     addDRTypeForNEON(MVT::v1f64);
 103     addDRTypeForNEON(MVT::v4f16);
 104
 105     addQRTypeForNEON(MVT::v4f32);
 106     addQRTypeForNEON(MVT::v2f64);
 107     addQRTypeForNEON(MVT::v16i8);
 108     addQRTypeForNEON(MVT::v8i16);
 109     addQRTypeForNEON(MVT::v4i32);
 110     addQRTypeForNEON(MVT::v2i64);
 111     addQRTypeForNEON(MVT::v8f16);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(AArch64::X0);
 208   setExceptionSelectorRegister(AArch64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // AArch64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // AArch64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which AArch64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // f16 is storage-only, so we promote operations to f32 if we know this is
 278   // valid, and ignore them otherwise. The operations not mentioned here will
 279   // fail to select, but this is not a major problem as no source language
 280   // should be emitting native f16 operations yet.
 281   setOperationAction(ISD::FADD, MVT::f16, Promote);
 282   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 283   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 284   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 285
 286   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 287   // known to be safe.
 288   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 293   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 294   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 299   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 300
 301   // Expand all other v4f16 operations.
 302   // FIXME: We could generate better code by promoting some operations to
 303   // a pair of v4f32s
 304   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 330
 331
 332   // v8f16 is also a storage-only type, so expand it.
 333   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 364
 365   // AArch64 has implementations of a lot of rounding-like FP operations.
 366   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 367   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 368     MVT Ty = RoundingTypes[I];
 369     setOperationAction(ISD::FFLOOR, Ty, Legal);
 370     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 371     setOperationAction(ISD::FCEIL, Ty, Legal);
 372     setOperationAction(ISD::FRINT, Ty, Legal);
 373     setOperationAction(ISD::FTRUNC, Ty, Legal);
 374     setOperationAction(ISD::FROUND, Ty, Legal);
 375   }
 376
 377   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 378
 379   if (Subtarget->isTargetMachO()) {
 380     // For iOS, we don't want to the normal expansion of a libcall to
 381     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 382     // traffic.
 383     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 384     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 385   } else {
 386     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 387     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 388   }
 389
 390   // Make floating-point constants legal for the large code model, so they don't
 391   // become loads from the constant pool.
 392   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 393     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 394     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 395   }
 396
 397   // AArch64 does not have floating-point extending loads, i1 sign-extending
 398   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 399   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 400   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 401   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 402   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 403   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 404   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 405   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 406   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 407   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 408   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 409   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 410   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 411
 412   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 413   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 414
 415   // Indexed loads and stores are supported.
 416   for (unsigned im = (unsigned)ISD::PRE_INC;
 417        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 418     setIndexedLoadAction(im, MVT::i8, Legal);
 419     setIndexedLoadAction(im, MVT::i16, Legal);
 420     setIndexedLoadAction(im, MVT::i32, Legal);
 421     setIndexedLoadAction(im, MVT::i64, Legal);
 422     setIndexedLoadAction(im, MVT::f64, Legal);
 423     setIndexedLoadAction(im, MVT::f32, Legal);
 424     setIndexedStoreAction(im, MVT::i8, Legal);
 425     setIndexedStoreAction(im, MVT::i16, Legal);
 426     setIndexedStoreAction(im, MVT::i32, Legal);
 427     setIndexedStoreAction(im, MVT::i64, Legal);
 428     setIndexedStoreAction(im, MVT::f64, Legal);
 429     setIndexedStoreAction(im, MVT::f32, Legal);
 430   }
 431
 432   // Trap.
 433   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 434
 435   // We combine OR nodes for bitfield operations.
 436   setTargetDAGCombine(ISD::OR);
 437
 438   // Vector add and sub nodes may conceal a high-half opportunity.
 439   // Also, try to fold ADD into CSINC/CSINV..
 440   setTargetDAGCombine(ISD::ADD);
 441   setTargetDAGCombine(ISD::SUB);
 442
 443   setTargetDAGCombine(ISD::XOR);
 444   setTargetDAGCombine(ISD::SINT_TO_FP);
 445   setTargetDAGCombine(ISD::UINT_TO_FP);
 446
 447   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 448
 449   setTargetDAGCombine(ISD::ANY_EXTEND);
 450   setTargetDAGCombine(ISD::ZERO_EXTEND);
 451   setTargetDAGCombine(ISD::SIGN_EXTEND);
 452   setTargetDAGCombine(ISD::BITCAST);
 453   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 454   setTargetDAGCombine(ISD::STORE);
 455
 456   setTargetDAGCombine(ISD::MUL);
 457
 458   setTargetDAGCombine(ISD::SELECT);
 459   setTargetDAGCombine(ISD::VSELECT);
 460
 461   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 462   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 463   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 464
 465   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 466   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 467   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 468
 469   setStackPointerRegisterToSaveRestore(AArch64::SP);
 470
 471   setSchedulingPreference(Sched::Hybrid);
 472
 473   // Enable TBZ/TBNZ
 474   MaskAndBranchFoldingIsLegal = true;
 475
 476   setMinFunctionAlignment(2);
 477
 478   RequireStrictAlign = (Align == StrictAlign);
 479
 480   setHasExtractBitsInsn(true);
 481
 482   if (Subtarget->hasNEON()) {
 483     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 484     // silliness like this:
 485     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 486     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 487     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 488     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 505     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 506     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 507     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 508     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 510
 511     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 512     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 513     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 514     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 515     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 516
 517     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 518
 519     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 520     // elements smaller than i32, so promote the input to i32 first.
 521     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 522     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 523     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 524     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 525     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 526     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 527     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 528     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 529     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 530
 531     // AArch64 doesn't have MUL.2d:
 532     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 533     // Custom handling for some quad-vector types to detect MULL.
 534     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 535     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 536     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 537
 538     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 539     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 540     // Likewise, narrowing and extending vector loads/stores aren't handled
 541     // directly.
 542     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 543          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 544
 545       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 546                          Expand);
 547
 548       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 549       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 550       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 551       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 552
 553       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 554
 555       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 556            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 557         setTruncStoreAction((MVT::SimpleValueType)VT,
 558                             (MVT::SimpleValueType)InnerVT, Expand);
 559       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 560       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 561       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 562     }
 563
 564     // AArch64 has implementations of a lot of rounding-like FP operations.
 565     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 566     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 567       MVT Ty = RoundingVecTypes[I];
 568       setOperationAction(ISD::FFLOOR, Ty, Legal);
 569       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 570       setOperationAction(ISD::FCEIL, Ty, Legal);
 571       setOperationAction(ISD::FRINT, Ty, Legal);
 572       setOperationAction(ISD::FTRUNC, Ty, Legal);
 573       setOperationAction(ISD::FROUND, Ty, Legal);
 574     }
 575   }
 576
 577   // Prefer likely predicted branches to selects on out-of-order cores.
 578   if (Subtarget->isCortexA57())
 579     PredictableSelectIsExpensive = true;
 580 }
 581
 582 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 583   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 584     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 585     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 586
 587     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 588     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 589   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 590     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 591     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 592
 593     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 594     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 595   }
 596
 597   // Mark vector float intrinsics as expand.
 598   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 599     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 607     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 608   }
 609
 610   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 621   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 622
 623   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 624   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 625   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 626   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 627
 628   // CNT supports only B element sizes.
 629   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 630     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 631
 632   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 633   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 634   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 635   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 636   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 637
 638   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 639   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 640
 641   if (Subtarget->isLittleEndian()) {
 642     for (unsigned im = (unsigned)ISD::PRE_INC;
 643          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 644       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 645       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 646     }
 647   }
 648 }
 649
 650 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 651   addRegisterClass(VT, &AArch64::FPR64RegClass);
 652   addTypeForNEON(VT, MVT::v2i32);
 653 }
 654
 655 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 656   addRegisterClass(VT, &AArch64::FPR128RegClass);
 657   addTypeForNEON(VT, MVT::v4i32);
 658 }
 659
 660 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 661   if (!VT.isVector())
 662     return MVT::i32;
 663   return VT.changeVectorElementTypeToInteger();
 664 }
 665
 666 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 667 /// Mask are known to be either zero or one and return them in the
 668 /// KnownZero/KnownOne bitsets.
 669 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 670     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 671     const SelectionDAG &DAG, unsigned Depth) const {
 672   switch (Op.getOpcode()) {
 673   default:
 674     break;
 675   case AArch64ISD::CSEL: {
 676     APInt KnownZero2, KnownOne2;
 677     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 678     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 679     KnownZero &= KnownZero2;
 680     KnownOne &= KnownOne2;
 681     break;
 682   }
 683   case ISD::INTRINSIC_W_CHAIN: {
 684    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 685     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 686     switch (IntID) {
 687     default: return;
 688     case Intrinsic::aarch64_ldaxr:
 689     case Intrinsic::aarch64_ldxr: {
 690       unsigned BitWidth = KnownOne.getBitWidth();
 691       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 692       unsigned MemBits = VT.getScalarType().getSizeInBits();
 693       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 694       return;
 695     }
 696     }
 697     break;
 698   }
 699   case ISD::INTRINSIC_WO_CHAIN:
 700   case ISD::INTRINSIC_VOID: {
 701     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 702     switch (IntNo) {
 703     default:
 704       break;
 705     case Intrinsic::aarch64_neon_umaxv:
 706     case Intrinsic::aarch64_neon_uminv: {
 707       // Figure out the datatype of the vector operand. The UMINV instruction
 708       // will zero extend the result, so we can mark as known zero all the
 709       // bits larger than the element datatype. 32-bit or larget doesn't need
 710       // this as those are legal types and will be handled by isel directly.
 711       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 712       unsigned BitWidth = KnownZero.getBitWidth();
 713       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 714         assert(BitWidth >= 8 && "Unexpected width!");
 715         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 716         KnownZero |= Mask;
 717       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 718         assert(BitWidth >= 16 && "Unexpected width!");
 719         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 720         KnownZero |= Mask;
 721       }
 722       break;
 723     } break;
 724     }
 725   }
 726   }
 727 }
 728
 729 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 730   return MVT::i64;
 731 }
 732
 733 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 734   // FIXME: On AArch64, this depends on the type.
 735   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 736   // and the offset has to be a multiple of the related size in bytes.
 737   return 4095;
 738 }
 739
 740 FastISel *
 741 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 742                                       const TargetLibraryInfo *libInfo) const {
 743   return AArch64::createFastISel(funcInfo, libInfo);
 744 }
 745
 746 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 747   switch (Opcode) {
 748   default:
 749     return nullptr;
 750   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 751   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 752   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 753   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 754   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 755   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 756   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 757   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 758   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 759   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 760   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 761   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 762   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 763   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 764   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 765   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 766   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 767   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 768   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 769   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 770   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 771   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 772   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 773   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 774   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 775   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 776   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 777   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 778   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 779   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 780   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 781   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 782   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 783   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 784   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 785   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 786   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 787   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 788   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 789   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 790   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 791   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 792   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 793   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 794   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 795   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 796   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 797   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 798   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 799   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 800   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 801   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 802   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 803   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 804   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 805   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 806   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 807   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 808   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 809   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 810   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 811   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 812   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 813   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 814   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 815   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 816   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 817   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 818   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 819   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 820   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 821   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 822   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 823   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 824   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 825   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 826   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 827   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 828   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 829   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 830   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 831   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 832   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 833   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 834   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 835   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 836   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 837   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 838   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 839   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 840   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 841   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 842   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 843   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 844   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 845   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 846   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 847   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 848   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 849   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 850   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 851   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 852   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 853   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 854   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 855   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 856   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 857   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 858   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 859   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 860   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 861   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 862   }
 863 }
 864
 865 MachineBasicBlock *
 866 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 867                                     MachineBasicBlock *MBB) const {
 868   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 869   // phi node:
 870
 871   // OrigBB:
 872   //     [... previous instrs leading to comparison ...]
 873   //     b.ne TrueBB
 874   //     b EndBB
 875   // TrueBB:
 876   //     ; Fallthrough
 877   // EndBB:
 878   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 879
 880   const TargetInstrInfo *TII =
 881       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 882   MachineFunction *MF = MBB->getParent();
 883   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 884   DebugLoc DL = MI->getDebugLoc();
 885   MachineFunction::iterator It = MBB;
 886   ++It;
 887
 888   unsigned DestReg = MI->getOperand(0).getReg();
 889   unsigned IfTrueReg = MI->getOperand(1).getReg();
 890   unsigned IfFalseReg = MI->getOperand(2).getReg();
 891   unsigned CondCode = MI->getOperand(3).getImm();
 892   bool NZCVKilled = MI->getOperand(4).isKill();
 893
 894   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 895   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 896   MF->insert(It, TrueBB);
 897   MF->insert(It, EndBB);
 898
 899   // Transfer rest of current basic-block to EndBB
 900   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 901                 MBB->end());
 902   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 903
 904   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 905   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 906   MBB->addSuccessor(TrueBB);
 907   MBB->addSuccessor(EndBB);
 908
 909   // TrueBB falls through to the end.
 910   TrueBB->addSuccessor(EndBB);
 911
 912   if (!NZCVKilled) {
 913     TrueBB->addLiveIn(AArch64::NZCV);
 914     EndBB->addLiveIn(AArch64::NZCV);
 915   }
 916
 917   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 918       .addReg(IfTrueReg)
 919       .addMBB(TrueBB)
 920       .addReg(IfFalseReg)
 921       .addMBB(MBB);
 922
 923   MI->eraseFromParent();
 924   return EndBB;
 925 }
 926
 927 MachineBasicBlock *
 928 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 929                                                  MachineBasicBlock *BB) const {
 930   switch (MI->getOpcode()) {
 931   default:
 932 #ifndef NDEBUG
 933     MI->dump();
 934 #endif
 935     llvm_unreachable("Unexpected instruction for custom inserter!");
 936
 937   case AArch64::F128CSEL:
 938     return EmitF128CSEL(MI, BB);
 939
 940   case TargetOpcode::STACKMAP:
 941   case TargetOpcode::PATCHPOINT:
 942     return emitPatchPoint(MI, BB);
 943   }
 944 }
 945
 946 //===----------------------------------------------------------------------===//
 947 // AArch64 Lowering private implementation.
 948 //===----------------------------------------------------------------------===//
 949
 950 //===----------------------------------------------------------------------===//
 951 // Lowering Code
 952 //===----------------------------------------------------------------------===//
 953
 954 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 955 /// CC
 956 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 957   switch (CC) {
 958   default:
 959     llvm_unreachable("Unknown condition code!");
 960   case ISD::SETNE:
 961     return AArch64CC::NE;
 962   case ISD::SETEQ:
 963     return AArch64CC::EQ;
 964   case ISD::SETGT:
 965     return AArch64CC::GT;
 966   case ISD::SETGE:
 967     return AArch64CC::GE;
 968   case ISD::SETLT:
 969     return AArch64CC::LT;
 970   case ISD::SETLE:
 971     return AArch64CC::LE;
 972   case ISD::SETUGT:
 973     return AArch64CC::HI;
 974   case ISD::SETUGE:
 975     return AArch64CC::HS;
 976   case ISD::SETULT:
 977     return AArch64CC::LO;
 978   case ISD::SETULE:
 979     return AArch64CC::LS;
 980   }
 981 }
 982
 983 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 984 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 985                                   AArch64CC::CondCode &CondCode,
 986                                   AArch64CC::CondCode &CondCode2) {
 987   CondCode2 = AArch64CC::AL;
 988   switch (CC) {
 989   default:
 990     llvm_unreachable("Unknown FP condition!");
 991   case ISD::SETEQ:
 992   case ISD::SETOEQ:
 993     CondCode = AArch64CC::EQ;
 994     break;
 995   case ISD::SETGT:
 996   case ISD::SETOGT:
 997     CondCode = AArch64CC::GT;
 998     break;
 999   case ISD::SETGE:
1000   case ISD::SETOGE:
1001     CondCode = AArch64CC::GE;
1002     break;
1003   case ISD::SETOLT:
1004     CondCode = AArch64CC::MI;
1005     break;
1006   case ISD::SETOLE:
1007     CondCode = AArch64CC::LS;
1008     break;
1009   case ISD::SETONE:
1010     CondCode = AArch64CC::MI;
1011     CondCode2 = AArch64CC::GT;
1012     break;
1013   case ISD::SETO:
1014     CondCode = AArch64CC::VC;
1015     break;
1016   case ISD::SETUO:
1017     CondCode = AArch64CC::VS;
1018     break;
1019   case ISD::SETUEQ:
1020     CondCode = AArch64CC::EQ;
1021     CondCode2 = AArch64CC::VS;
1022     break;
1023   case ISD::SETUGT:
1024     CondCode = AArch64CC::HI;
1025     break;
1026   case ISD::SETUGE:
1027     CondCode = AArch64CC::PL;
1028     break;
1029   case ISD::SETLT:
1030   case ISD::SETULT:
1031     CondCode = AArch64CC::LT;
1032     break;
1033   case ISD::SETLE:
1034   case ISD::SETULE:
1035     CondCode = AArch64CC::LE;
1036     break;
1037   case ISD::SETNE:
1038   case ISD::SETUNE:
1039     CondCode = AArch64CC::NE;
1040     break;
1041   }
1042 }
1043
1044 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1045 /// CC usable with the vector instructions. Fewer operations are available
1046 /// without a real NZCV register, so we have to use less efficient combinations
1047 /// to get the same effect.
1048 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1049                                         AArch64CC::CondCode &CondCode,
1050                                         AArch64CC::CondCode &CondCode2,
1051                                         bool &Invert) {
1052   Invert = false;
1053   switch (CC) {
1054   default:
1055     // Mostly the scalar mappings work fine.
1056     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1057     break;
1058   case ISD::SETUO:
1059     Invert = true; // Fallthrough
1060   case ISD::SETO:
1061     CondCode = AArch64CC::MI;
1062     CondCode2 = AArch64CC::GE;
1063     break;
1064   case ISD::SETUEQ:
1065   case ISD::SETULT:
1066   case ISD::SETULE:
1067   case ISD::SETUGT:
1068   case ISD::SETUGE:
1069     // All of the compare-mask comparisons are ordered, but we can switch
1070     // between the two by a double inversion. E.g. ULE == !OGT.
1071     Invert = true;
1072     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1073     break;
1074   }
1075 }
1076
1077 static bool isLegalArithImmed(uint64_t C) {
1078   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1079   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1080 }
1081
1082 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1083                               SDLoc dl, SelectionDAG &DAG) {
1084   EVT VT = LHS.getValueType();
1085
1086   if (VT.isFloatingPoint())
1087     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1088
1089   // The CMP instruction is just an alias for SUBS, and representing it as
1090   // SUBS means that it's possible to get CSE with subtract operations.
1091   // A later phase can perform the optimization of setting the destination
1092   // register to WZR/XZR if it ends up being unused.
1093   unsigned Opcode = AArch64ISD::SUBS;
1094
1095   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1096       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1097       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1098     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1099     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1100     // can be set differently by this operation. It comes down to whether
1101     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1102     // everything is fine. If not then the optimization is wrong. Thus general
1103     // comparisons are only valid if op2 != 0.
1104
1105     // So, finally, the only LLVM-native comparisons that don't mention C and V
1106     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1107     // the absence of information about op2.
1108     Opcode = AArch64ISD::ADDS;
1109     RHS = RHS.getOperand(1);
1110   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1111              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1112              !isUnsignedIntSetCC(CC)) {
1113     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1114     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1115     // of the signed comparisons.
1116     Opcode = AArch64ISD::ANDS;
1117     RHS = LHS.getOperand(1);
1118     LHS = LHS.getOperand(0);
1119   }
1120
1121   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1122       .getValue(1);
1123 }
1124
1125 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1126                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1127   SDValue Cmp;
1128   AArch64CC::CondCode AArch64CC;
1129   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1130     EVT VT = RHS.getValueType();
1131     uint64_t C = RHSC->getZExtValue();
1132     if (!isLegalArithImmed(C)) {
1133       // Constant does not fit, try adjusting it by one?
1134       switch (CC) {
1135       default:
1136         break;
1137       case ISD::SETLT:
1138       case ISD::SETGE:
1139         if ((VT == MVT::i32 && C != 0x80000000 &&
1140              isLegalArithImmed((uint32_t)(C - 1))) ||
1141             (VT == MVT::i64 && C != 0x80000000ULL &&
1142              isLegalArithImmed(C - 1ULL))) {
1143           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1144           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1145           RHS = DAG.getConstant(C, VT);
1146         }
1147         break;
1148       case ISD::SETULT:
1149       case ISD::SETUGE:
1150         if ((VT == MVT::i32 && C != 0 &&
1151              isLegalArithImmed((uint32_t)(C - 1))) ||
1152             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1153           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1154           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1155           RHS = DAG.getConstant(C, VT);
1156         }
1157         break;
1158       case ISD::SETLE:
1159       case ISD::SETGT:
1160         if ((VT == MVT::i32 && C != INT32_MAX &&
1161              isLegalArithImmed((uint32_t)(C + 1))) ||
1162             (VT == MVT::i64 && C != INT64_MAX &&
1163              isLegalArithImmed(C + 1ULL))) {
1164           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1165           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1166           RHS = DAG.getConstant(C, VT);
1167         }
1168         break;
1169       case ISD::SETULE:
1170       case ISD::SETUGT:
1171         if ((VT == MVT::i32 && C != UINT32_MAX &&
1172              isLegalArithImmed((uint32_t)(C + 1))) ||
1173             (VT == MVT::i64 && C != UINT64_MAX &&
1174              isLegalArithImmed(C + 1ULL))) {
1175           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1176           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1177           RHS = DAG.getConstant(C, VT);
1178         }
1179         break;
1180       }
1181     }
1182   }
1183   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1184   // For the i8 operand, the largest immediate is 255, so this can be easily
1185   // encoded in the compare instruction. For the i16 operand, however, the
1186   // largest immediate cannot be encoded in the compare.
1187   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1188   // constant. For example,
1189   // movz w1, #65535
1190   // ldrh w0, [x0, #0]
1191   // cmp w0, w1
1192   // >
1193   // ldrsh w0, [x0, #0]
1194   // cmn w0, #1
1195   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1196   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1197   // both the LHS and RHS are truely zero extended and to make sure the
1198   // transformation is profitable.
1199   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1200     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1201         isa<LoadSDNode>(LHS)) {
1202       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1203           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1204           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1205         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1206         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1207           SDValue SExt =
1208               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1209                           DAG.getValueType(MVT::i16));
1210           Cmp = emitComparison(SExt,
1211                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1212                                CC, dl, DAG);
1213           AArch64CC = changeIntCCToAArch64CC(CC);
1214           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1215           return Cmp;
1216         }
1217       }
1218     }
1219   }
1220   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1221   AArch64CC = changeIntCCToAArch64CC(CC);
1222   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1223   return Cmp;
1224 }
1225
1226 static std::pair<SDValue, SDValue>
1227 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1228   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1229          "Unsupported value type");
1230   SDValue Value, Overflow;
1231   SDLoc DL(Op);
1232   SDValue LHS = Op.getOperand(0);
1233   SDValue RHS = Op.getOperand(1);
1234   unsigned Opc = 0;
1235   switch (Op.getOpcode()) {
1236   default:
1237     llvm_unreachable("Unknown overflow instruction!");
1238   case ISD::SADDO:
1239     Opc = AArch64ISD::ADDS;
1240     CC = AArch64CC::VS;
1241     break;
1242   case ISD::UADDO:
1243     Opc = AArch64ISD::ADDS;
1244     CC = AArch64CC::HS;
1245     break;
1246   case ISD::SSUBO:
1247     Opc = AArch64ISD::SUBS;
1248     CC = AArch64CC::VS;
1249     break;
1250   case ISD::USUBO:
1251     Opc = AArch64ISD::SUBS;
1252     CC = AArch64CC::LO;
1253     break;
1254   // Multiply needs a little bit extra work.
1255   case ISD::SMULO:
1256   case ISD::UMULO: {
1257     CC = AArch64CC::NE;
1258     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1259     if (Op.getValueType() == MVT::i32) {
1260       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1261       // For a 32 bit multiply with overflow check we want the instruction
1262       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1263       // need to generate the following pattern:
1264       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1265       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1266       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1267       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1268       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1269                                 DAG.getConstant(0, MVT::i64));
1270       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1271       // operation. We need to clear out the upper 32 bits, because we used a
1272       // widening multiply that wrote all 64 bits. In the end this should be a
1273       // noop.
1274       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1275       if (IsSigned) {
1276         // The signed overflow check requires more than just a simple check for
1277         // any bit set in the upper 32 bits of the result. These bits could be
1278         // just the sign bits of a negative number. To perform the overflow
1279         // check we have to arithmetic shift right the 32nd bit of the result by
1280         // 31 bits. Then we compare the result to the upper 32 bits.
1281         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1282                                         DAG.getConstant(32, MVT::i64));
1283         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1284         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1285                                         DAG.getConstant(31, MVT::i64));
1286         // It is important that LowerBits is last, otherwise the arithmetic
1287         // shift will not be folded into the compare (SUBS).
1288         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1289         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1290                        .getValue(1);
1291       } else {
1292         // The overflow check for unsigned multiply is easy. We only need to
1293         // check if any of the upper 32 bits are set. This can be done with a
1294         // CMP (shifted register). For that we need to generate the following
1295         // pattern:
1296         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1297         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1298                                         DAG.getConstant(32, MVT::i64));
1299         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1300         Overflow =
1301             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1302                         UpperBits).getValue(1);
1303       }
1304       break;
1305     }
1306     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1307     // For the 64 bit multiply
1308     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1309     if (IsSigned) {
1310       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1311       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1312                                       DAG.getConstant(63, MVT::i64));
1313       // It is important that LowerBits is last, otherwise the arithmetic
1314       // shift will not be folded into the compare (SUBS).
1315       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1316       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1317                      .getValue(1);
1318     } else {
1319       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1320       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1321       Overflow =
1322           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1323                       UpperBits).getValue(1);
1324     }
1325     break;
1326   }
1327   } // switch (...)
1328
1329   if (Opc) {
1330     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1331
1332     // Emit the AArch64 operation with overflow check.
1333     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1334     Overflow = Value.getValue(1);
1335   }
1336   return std::make_pair(Value, Overflow);
1337 }
1338
1339 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1340                                              RTLIB::Libcall Call) const {
1341   SmallVector<SDValue, 2> Ops;
1342   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1343     Ops.push_back(Op.getOperand(i));
1344
1345   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1346                      SDLoc(Op)).first;
1347 }
1348
1349 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1350   SDValue Sel = Op.getOperand(0);
1351   SDValue Other = Op.getOperand(1);
1352
1353   // If neither operand is a SELECT_CC, give up.
1354   if (Sel.getOpcode() != ISD::SELECT_CC)
1355     std::swap(Sel, Other);
1356   if (Sel.getOpcode() != ISD::SELECT_CC)
1357     return Op;
1358
1359   // The folding we want to perform is:
1360   // (xor x, (select_cc a, b, cc, 0, -1) )
1361   //   -->
1362   // (csel x, (xor x, -1), cc ...)
1363   //
1364   // The latter will get matched to a CSINV instruction.
1365
1366   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1367   SDValue LHS = Sel.getOperand(0);
1368   SDValue RHS = Sel.getOperand(1);
1369   SDValue TVal = Sel.getOperand(2);
1370   SDValue FVal = Sel.getOperand(3);
1371   SDLoc dl(Sel);
1372
1373   // FIXME: This could be generalized to non-integer comparisons.
1374   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1375     return Op;
1376
1377   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1378   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1379
1380   // The the values aren't constants, this isn't the pattern we're looking for.
1381   if (!CFVal || !CTVal)
1382     return Op;
1383
1384   // We can commute the SELECT_CC by inverting the condition.  This
1385   // might be needed to make this fit into a CSINV pattern.
1386   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1387     std::swap(TVal, FVal);
1388     std::swap(CTVal, CFVal);
1389     CC = ISD::getSetCCInverse(CC, true);
1390   }
1391
1392   // If the constants line up, perform the transform!
1393   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1394     SDValue CCVal;
1395     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1396
1397     FVal = Other;
1398     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1399                        DAG.getConstant(-1ULL, Other.getValueType()));
1400
1401     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1402                        CCVal, Cmp);
1403   }
1404
1405   return Op;
1406 }
1407
1408 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1409   EVT VT = Op.getValueType();
1410
1411   // Let legalize expand this if it isn't a legal type yet.
1412   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1413     return SDValue();
1414
1415   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1416
1417   unsigned Opc;
1418   bool ExtraOp = false;
1419   switch (Op.getOpcode()) {
1420   default:
1421     llvm_unreachable("Invalid code");
1422   case ISD::ADDC:
1423     Opc = AArch64ISD::ADDS;
1424     break;
1425   case ISD::SUBC:
1426     Opc = AArch64ISD::SUBS;
1427     break;
1428   case ISD::ADDE:
1429     Opc = AArch64ISD::ADCS;
1430     ExtraOp = true;
1431     break;
1432   case ISD::SUBE:
1433     Opc = AArch64ISD::SBCS;
1434     ExtraOp = true;
1435     break;
1436   }
1437
1438   if (!ExtraOp)
1439     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1440   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1441                      Op.getOperand(2));
1442 }
1443
1444 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1445   // Let legalize expand this if it isn't a legal type yet.
1446   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1447     return SDValue();
1448
1449   AArch64CC::CondCode CC;
1450   // The actual operation that sets the overflow or carry flag.
1451   SDValue Value, Overflow;
1452   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1453
1454   // We use 0 and 1 as false and true values.
1455   SDValue TVal = DAG.getConstant(1, MVT::i32);
1456   SDValue FVal = DAG.getConstant(0, MVT::i32);
1457
1458   // We use an inverted condition, because the conditional select is inverted
1459   // too. This will allow it to be selected to a single instruction:
1460   // CSINC Wd, WZR, WZR, invert(cond).
1461   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1462   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1463                          CCVal, Overflow);
1464
1465   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1466   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1467 }
1468
1469 // Prefetch operands are:
1470 // 1: Address to prefetch
1471 // 2: bool isWrite
1472 // 3: int locality (0 = no locality ... 3 = extreme locality)
1473 // 4: bool isDataCache
1474 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1475   SDLoc DL(Op);
1476   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1477   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1478   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1479
1480   bool IsStream = !Locality;
1481   // When the locality number is set
1482   if (Locality) {
1483     // The front-end should have filtered out the out-of-range values
1484     assert(Locality <= 3 && "Prefetch locality out-of-range");
1485     // The locality degree is the opposite of the cache speed.
1486     // Put the number the other way around.
1487     // The encoding starts at 0 for level 1
1488     Locality = 3 - Locality;
1489   }
1490
1491   // built the mask value encoding the expected behavior.
1492   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1493                    (!IsData << 3) |     // IsDataCache bit
1494                    (Locality << 1) |    // Cache level bits
1495                    (unsigned)IsStream;  // Stream bit
1496   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1497                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1498 }
1499
1500 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1501                                               SelectionDAG &DAG) const {
1502   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1503
1504   RTLIB::Libcall LC;
1505   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1506
1507   return LowerF128Call(Op, DAG, LC);
1508 }
1509
1510 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1511                                              SelectionDAG &DAG) const {
1512   if (Op.getOperand(0).getValueType() != MVT::f128) {
1513     // It's legal except when f128 is involved
1514     return Op;
1515   }
1516
1517   RTLIB::Libcall LC;
1518   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1519
1520   // FP_ROUND node has a second operand indicating whether it is known to be
1521   // precise. That doesn't take part in the LibCall so we can't directly use
1522   // LowerF128Call.
1523   SDValue SrcVal = Op.getOperand(0);
1524   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1525                      /*isSigned*/ false, SDLoc(Op)).first;
1526 }
1527
1528 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1529   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1530   // Any additional optimization in this function should be recorded
1531   // in the cost tables.
1532   EVT InVT = Op.getOperand(0).getValueType();
1533   EVT VT = Op.getValueType();
1534
1535   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1536     SDLoc dl(Op);
1537     SDValue Cv =
1538         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1539                     Op.getOperand(0));
1540     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1541   }
1542
1543   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1544     SDLoc dl(Op);
1545     MVT ExtVT =
1546         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1547                          VT.getVectorNumElements());
1548     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1549     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1550   }
1551
1552   // Type changing conversions are illegal.
1553   return Op;
1554 }
1555
1556 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1557                                               SelectionDAG &DAG) const {
1558   if (Op.getOperand(0).getValueType().isVector())
1559     return LowerVectorFP_TO_INT(Op, DAG);
1560
1561   if (Op.getOperand(0).getValueType() != MVT::f128) {
1562     // It's legal except when f128 is involved
1563     return Op;
1564   }
1565
1566   RTLIB::Libcall LC;
1567   if (Op.getOpcode() == ISD::FP_TO_SINT)
1568     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1569   else
1570     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1571
1572   SmallVector<SDValue, 2> Ops;
1573   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1574     Ops.push_back(Op.getOperand(i));
1575
1576   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1577                      SDLoc(Op)).first;
1578 }
1579
1580 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1581   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1582   // Any additional optimization in this function should be recorded
1583   // in the cost tables.
1584   EVT VT = Op.getValueType();
1585   SDLoc dl(Op);
1586   SDValue In = Op.getOperand(0);
1587   EVT InVT = In.getValueType();
1588
1589   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1590     MVT CastVT =
1591         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1592                          InVT.getVectorNumElements());
1593     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1594     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1595   }
1596
1597   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1598     unsigned CastOpc =
1599         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1600     EVT CastVT = VT.changeVectorElementTypeToInteger();
1601     In = DAG.getNode(CastOpc, dl, CastVT, In);
1602     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1603   }
1604
1605   return Op;
1606 }
1607
1608 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1609                                             SelectionDAG &DAG) const {
1610   if (Op.getValueType().isVector())
1611     return LowerVectorINT_TO_FP(Op, DAG);
1612
1613   // i128 conversions are libcalls.
1614   if (Op.getOperand(0).getValueType() == MVT::i128)
1615     return SDValue();
1616
1617   // Other conversions are legal, unless it's to the completely software-based
1618   // fp128.
1619   if (Op.getValueType() != MVT::f128)
1620     return Op;
1621
1622   RTLIB::Libcall LC;
1623   if (Op.getOpcode() == ISD::SINT_TO_FP)
1624     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1625   else
1626     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1627
1628   return LowerF128Call(Op, DAG, LC);
1629 }
1630
1631 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1632                                             SelectionDAG &DAG) const {
1633   // For iOS, we want to call an alternative entry point: __sincos_stret,
1634   // which returns the values in two S / D registers.
1635   SDLoc dl(Op);
1636   SDValue Arg = Op.getOperand(0);
1637   EVT ArgVT = Arg.getValueType();
1638   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1639
1640   ArgListTy Args;
1641   ArgListEntry Entry;
1642
1643   Entry.Node = Arg;
1644   Entry.Ty = ArgTy;
1645   Entry.isSExt = false;
1646   Entry.isZExt = false;
1647   Args.push_back(Entry);
1648
1649   const char *LibcallName =
1650       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1651   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1652
1653   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1654   TargetLowering::CallLoweringInfo CLI(DAG);
1655   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1656     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1657
1658   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1659   return CallResult.first;
1660 }
1661
1662 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1663   if (Op.getValueType() != MVT::f16)
1664     return SDValue();
1665
1666   assert(Op.getOperand(0).getValueType() == MVT::i16);
1667   SDLoc DL(Op);
1668
1669   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1670   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1671   return SDValue(
1672       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1673                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1674       0);
1675 }
1676
1677 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1678   if (OrigVT.getSizeInBits() >= 64)
1679     return OrigVT;
1680
1681   assert(OrigVT.isSimple() && "Expecting a simple value type");
1682
1683   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1684   switch (OrigSimpleTy) {
1685   default: llvm_unreachable("Unexpected Vector Type");
1686   case MVT::v2i8:
1687   case MVT::v2i16:
1688      return MVT::v2i32;
1689   case MVT::v4i8:
1690     return  MVT::v4i16;
1691   }
1692 }
1693
1694 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1695                                                  const EVT &OrigTy,
1696                                                  const EVT &ExtTy,
1697                                                  unsigned ExtOpcode) {
1698   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1699   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1700   // 64-bits we need to insert a new extension so that it will be 64-bits.
1701   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1702   if (OrigTy.getSizeInBits() >= 64)
1703     return N;
1704
1705   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1706   EVT NewVT = getExtensionTo64Bits(OrigTy);
1707
1708   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1709 }
1710
1711 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1712                                    bool isSigned) {
1713   EVT VT = N->getValueType(0);
1714
1715   if (N->getOpcode() != ISD::BUILD_VECTOR)
1716     return false;
1717
1718   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1719     SDNode *Elt = N->getOperand(i).getNode();
1720     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1721       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1722       unsigned HalfSize = EltSize / 2;
1723       if (isSigned) {
1724         if (!isIntN(HalfSize, C->getSExtValue()))
1725           return false;
1726       } else {
1727         if (!isUIntN(HalfSize, C->getZExtValue()))
1728           return false;
1729       }
1730       continue;
1731     }
1732     return false;
1733   }
1734
1735   return true;
1736 }
1737
1738 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1739   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1740     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1741                                              N->getOperand(0)->getValueType(0),
1742                                              N->getValueType(0),
1743                                              N->getOpcode());
1744
1745   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1746   EVT VT = N->getValueType(0);
1747   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1748   unsigned NumElts = VT.getVectorNumElements();
1749   MVT TruncVT = MVT::getIntegerVT(EltSize);
1750   SmallVector<SDValue, 8> Ops;
1751   for (unsigned i = 0; i != NumElts; ++i) {
1752     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1753     const APInt &CInt = C->getAPIntValue();
1754     // Element types smaller than 32 bits are not legal, so use i32 elements.
1755     // The values are implicitly truncated so sext vs. zext doesn't matter.
1756     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1757   }
1758   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1759                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1760 }
1761
1762 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1763   if (N->getOpcode() == ISD::SIGN_EXTEND)
1764     return true;
1765   if (isExtendedBUILD_VECTOR(N, DAG, true))
1766     return true;
1767   return false;
1768 }
1769
1770 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1771   if (N->getOpcode() == ISD::ZERO_EXTEND)
1772     return true;
1773   if (isExtendedBUILD_VECTOR(N, DAG, false))
1774     return true;
1775   return false;
1776 }
1777
1778 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1779   unsigned Opcode = N->getOpcode();
1780   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1781     SDNode *N0 = N->getOperand(0).getNode();
1782     SDNode *N1 = N->getOperand(1).getNode();
1783     return N0->hasOneUse() && N1->hasOneUse() &&
1784       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1785   }
1786   return false;
1787 }
1788
1789 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1790   unsigned Opcode = N->getOpcode();
1791   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1792     SDNode *N0 = N->getOperand(0).getNode();
1793     SDNode *N1 = N->getOperand(1).getNode();
1794     return N0->hasOneUse() && N1->hasOneUse() &&
1795       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1796   }
1797   return false;
1798 }
1799
1800 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1801   // Multiplications are only custom-lowered for 128-bit vectors so that
1802   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1803   EVT VT = Op.getValueType();
1804   assert(VT.is128BitVector() && VT.isInteger() &&
1805          "unexpected type for custom-lowering ISD::MUL");
1806   SDNode *N0 = Op.getOperand(0).getNode();
1807   SDNode *N1 = Op.getOperand(1).getNode();
1808   unsigned NewOpc = 0;
1809   bool isMLA = false;
1810   bool isN0SExt = isSignExtended(N0, DAG);
1811   bool isN1SExt = isSignExtended(N1, DAG);
1812   if (isN0SExt && isN1SExt)
1813     NewOpc = AArch64ISD::SMULL;
1814   else {
1815     bool isN0ZExt = isZeroExtended(N0, DAG);
1816     bool isN1ZExt = isZeroExtended(N1, DAG);
1817     if (isN0ZExt && isN1ZExt)
1818       NewOpc = AArch64ISD::UMULL;
1819     else if (isN1SExt || isN1ZExt) {
1820       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1821       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1822       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1823         NewOpc = AArch64ISD::SMULL;
1824         isMLA = true;
1825       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1826         NewOpc =  AArch64ISD::UMULL;
1827         isMLA = true;
1828       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1829         std::swap(N0, N1);
1830         NewOpc =  AArch64ISD::UMULL;
1831         isMLA = true;
1832       }
1833     }
1834
1835     if (!NewOpc) {
1836       if (VT == MVT::v2i64)
1837         // Fall through to expand this.  It is not legal.
1838         return SDValue();
1839       else
1840         // Other vector multiplications are legal.
1841         return Op;
1842     }
1843   }
1844
1845   // Legalize to a S/UMULL instruction
1846   SDLoc DL(Op);
1847   SDValue Op0;
1848   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1849   if (!isMLA) {
1850     Op0 = skipExtensionForVectorMULL(N0, DAG);
1851     assert(Op0.getValueType().is64BitVector() &&
1852            Op1.getValueType().is64BitVector() &&
1853            "unexpected types for extended operands to VMULL");
1854     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1855   }
1856   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1857   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1858   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1859   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1860   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1861   EVT Op1VT = Op1.getValueType();
1862   return DAG.getNode(N0->getOpcode(), DL, VT,
1863                      DAG.getNode(NewOpc, DL, VT,
1864                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1865                      DAG.getNode(NewOpc, DL, VT,
1866                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1867 }
1868
1869 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1870                                               SelectionDAG &DAG) const {
1871   switch (Op.getOpcode()) {
1872   default:
1873     llvm_unreachable("unimplemented operand");
1874     return SDValue();
1875   case ISD::BITCAST:
1876     return LowerBITCAST(Op, DAG);
1877   case ISD::GlobalAddress:
1878     return LowerGlobalAddress(Op, DAG);
1879   case ISD::GlobalTLSAddress:
1880     return LowerGlobalTLSAddress(Op, DAG);
1881   case ISD::SETCC:
1882     return LowerSETCC(Op, DAG);
1883   case ISD::BR_CC:
1884     return LowerBR_CC(Op, DAG);
1885   case ISD::SELECT:
1886     return LowerSELECT(Op, DAG);
1887   case ISD::SELECT_CC:
1888     return LowerSELECT_CC(Op, DAG);
1889   case ISD::JumpTable:
1890     return LowerJumpTable(Op, DAG);
1891   case ISD::ConstantPool:
1892     return LowerConstantPool(Op, DAG);
1893   case ISD::BlockAddress:
1894     return LowerBlockAddress(Op, DAG);
1895   case ISD::VASTART:
1896     return LowerVASTART(Op, DAG);
1897   case ISD::VACOPY:
1898     return LowerVACOPY(Op, DAG);
1899   case ISD::VAARG:
1900     return LowerVAARG(Op, DAG);
1901   case ISD::ADDC:
1902   case ISD::ADDE:
1903   case ISD::SUBC:
1904   case ISD::SUBE:
1905     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1906   case ISD::SADDO:
1907   case ISD::UADDO:
1908   case ISD::SSUBO:
1909   case ISD::USUBO:
1910   case ISD::SMULO:
1911   case ISD::UMULO:
1912     return LowerXALUO(Op, DAG);
1913   case ISD::FADD:
1914     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1915   case ISD::FSUB:
1916     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1917   case ISD::FMUL:
1918     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1919   case ISD::FDIV:
1920     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1921   case ISD::FP_ROUND:
1922     return LowerFP_ROUND(Op, DAG);
1923   case ISD::FP_EXTEND:
1924     return LowerFP_EXTEND(Op, DAG);
1925   case ISD::FRAMEADDR:
1926     return LowerFRAMEADDR(Op, DAG);
1927   case ISD::RETURNADDR:
1928     return LowerRETURNADDR(Op, DAG);
1929   case ISD::INSERT_VECTOR_ELT:
1930     return LowerINSERT_VECTOR_ELT(Op, DAG);
1931   case ISD::EXTRACT_VECTOR_ELT:
1932     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1933   case ISD::BUILD_VECTOR:
1934     return LowerBUILD_VECTOR(Op, DAG);
1935   case ISD::VECTOR_SHUFFLE:
1936     return LowerVECTOR_SHUFFLE(Op, DAG);
1937   case ISD::EXTRACT_SUBVECTOR:
1938     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1939   case ISD::SRA:
1940   case ISD::SRL:
1941   case ISD::SHL:
1942     return LowerVectorSRA_SRL_SHL(Op, DAG);
1943   case ISD::SHL_PARTS:
1944     return LowerShiftLeftParts(Op, DAG);
1945   case ISD::SRL_PARTS:
1946   case ISD::SRA_PARTS:
1947     return LowerShiftRightParts(Op, DAG);
1948   case ISD::CTPOP:
1949     return LowerCTPOP(Op, DAG);
1950   case ISD::FCOPYSIGN:
1951     return LowerFCOPYSIGN(Op, DAG);
1952   case ISD::AND:
1953     return LowerVectorAND(Op, DAG);
1954   case ISD::OR:
1955     return LowerVectorOR(Op, DAG);
1956   case ISD::XOR:
1957     return LowerXOR(Op, DAG);
1958   case ISD::PREFETCH:
1959     return LowerPREFETCH(Op, DAG);
1960   case ISD::SINT_TO_FP:
1961   case ISD::UINT_TO_FP:
1962     return LowerINT_TO_FP(Op, DAG);
1963   case ISD::FP_TO_SINT:
1964   case ISD::FP_TO_UINT:
1965     return LowerFP_TO_INT(Op, DAG);
1966   case ISD::FSINCOS:
1967     return LowerFSINCOS(Op, DAG);
1968   case ISD::MUL:
1969     return LowerMUL(Op, DAG);
1970   }
1971 }
1972
1973 /// getFunctionAlignment - Return the Log2 alignment of this function.
1974 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1975   return 2;
1976 }
1977
1978 //===----------------------------------------------------------------------===//
1979 //                      Calling Convention Implementation
1980 //===----------------------------------------------------------------------===//
1981
1982 #include "AArch64GenCallingConv.inc"
1983
1984 /// Selects the correct CCAssignFn for a given CallingConvention value.
1985 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1986                                                      bool IsVarArg) const {
1987   switch (CC) {
1988   default:
1989     llvm_unreachable("Unsupported calling convention.");
1990   case CallingConv::WebKit_JS:
1991     return CC_AArch64_WebKit_JS;
1992   case CallingConv::C:
1993   case CallingConv::Fast:
1994     if (!Subtarget->isTargetDarwin())
1995       return CC_AArch64_AAPCS;
1996     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1997   }
1998 }
1999
2000 SDValue AArch64TargetLowering::LowerFormalArguments(
2001     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2002     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2003     SmallVectorImpl<SDValue> &InVals) const {
2004   MachineFunction &MF = DAG.getMachineFunction();
2005   MachineFrameInfo *MFI = MF.getFrameInfo();
2006
2007   // Assign locations to all of the incoming arguments.
2008   SmallVector<CCValAssign, 16> ArgLocs;
2009   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2010                  *DAG.getContext());
2011
2012   // At this point, Ins[].VT may already be promoted to i32. To correctly
2013   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2014   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2015   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2016   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2017   // LocVT.
2018   unsigned NumArgs = Ins.size();
2019   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2020   unsigned CurArgIdx = 0;
2021   for (unsigned i = 0; i != NumArgs; ++i) {
2022     MVT ValVT = Ins[i].VT;
2023     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2024     CurArgIdx = Ins[i].OrigArgIndex;
2025
2026     // Get type of the original argument.
2027     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2028     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2029     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2030     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2031       ValVT = MVT::i8;
2032     else if (ActualMVT == MVT::i16)
2033       ValVT = MVT::i16;
2034
2035     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2036     bool Res =
2037         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2038     assert(!Res && "Call operand has unhandled type");
2039     (void)Res;
2040   }
2041   assert(ArgLocs.size() == Ins.size());
2042   SmallVector<SDValue, 16> ArgValues;
2043   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2044     CCValAssign &VA = ArgLocs[i];
2045
2046     if (Ins[i].Flags.isByVal()) {
2047       // Byval is used for HFAs in the PCS, but the system should work in a
2048       // non-compliant manner for larger structs.
2049       EVT PtrTy = getPointerTy();
2050       int Size = Ins[i].Flags.getByValSize();
2051       unsigned NumRegs = (Size + 7) / 8;
2052
2053       // FIXME: This works on big-endian for composite byvals, which are the common
2054       // case. It should also work for fundamental types too.
2055       unsigned FrameIdx =
2056         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2057       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2058       InVals.push_back(FrameIdxN);
2059
2060       continue;
2061     }
2062
2063     if (VA.isRegLoc()) {
2064       // Arguments stored in registers.
2065       EVT RegVT = VA.getLocVT();
2066
2067       SDValue ArgValue;
2068       const TargetRegisterClass *RC;
2069
2070       if (RegVT == MVT::i32)
2071         RC = &AArch64::GPR32RegClass;
2072       else if (RegVT == MVT::i64)
2073         RC = &AArch64::GPR64RegClass;
2074       else if (RegVT == MVT::f16)
2075         RC = &AArch64::FPR16RegClass;
2076       else if (RegVT == MVT::f32)
2077         RC = &AArch64::FPR32RegClass;
2078       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2079         RC = &AArch64::FPR64RegClass;
2080       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2081         RC = &AArch64::FPR128RegClass;
2082       else
2083         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2084
2085       // Transform the arguments in physical registers into virtual ones.
2086       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2087       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2088
2089       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2090       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2091       // truncate to the right size.
2092       switch (VA.getLocInfo()) {
2093       default:
2094         llvm_unreachable("Unknown loc info!");
2095       case CCValAssign::Full:
2096         break;
2097       case CCValAssign::BCvt:
2098         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2099         break;
2100       case CCValAssign::AExt:
2101       case CCValAssign::SExt:
2102       case CCValAssign::ZExt:
2103         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2104         // nodes after our lowering.
2105         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2106         break;
2107       }
2108
2109       InVals.push_back(ArgValue);
2110
2111     } else { // VA.isRegLoc()
2112       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2113       unsigned ArgOffset = VA.getLocMemOffset();
2114       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2115
2116       uint32_t BEAlign = 0;
2117       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2118           !Ins[i].Flags.isInConsecutiveRegs())
2119         BEAlign = 8 - ArgSize;
2120
2121       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2122
2123       // Create load nodes to retrieve arguments from the stack.
2124       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2125       SDValue ArgValue;
2126
2127       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2128       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2129       MVT MemVT = VA.getValVT();
2130
2131       switch (VA.getLocInfo()) {
2132       default:
2133         break;
2134       case CCValAssign::BCvt:
2135         MemVT = VA.getLocVT();
2136         break;
2137       case CCValAssign::SExt:
2138         ExtType = ISD::SEXTLOAD;
2139         break;
2140       case CCValAssign::ZExt:
2141         ExtType = ISD::ZEXTLOAD;
2142         break;
2143       case CCValAssign::AExt:
2144         ExtType = ISD::EXTLOAD;
2145         break;
2146       }
2147
2148       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2149                                 MachinePointerInfo::getFixedStack(FI),
2150                                 MemVT, false, false, false, 0);
2151
2152       InVals.push_back(ArgValue);
2153     }
2154   }
2155
2156   // varargs
2157   if (isVarArg) {
2158     if (!Subtarget->isTargetDarwin()) {
2159       // The AAPCS variadic function ABI is identical to the non-variadic
2160       // one. As a result there may be more arguments in registers and we should
2161       // save them for future reference.
2162       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2163     }
2164
2165     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2166     // This will point to the next argument passed via stack.
2167     unsigned StackOffset = CCInfo.getNextStackOffset();
2168     // We currently pass all varargs at 8-byte alignment.
2169     StackOffset = ((StackOffset + 7) & ~7);
2170     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2171   }
2172
2173   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2174   unsigned StackArgSize = CCInfo.getNextStackOffset();
2175   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2176   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2177     // This is a non-standard ABI so by fiat I say we're allowed to make full
2178     // use of the stack area to be popped, which must be aligned to 16 bytes in
2179     // any case:
2180     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2181
2182     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2183     // a multiple of 16.
2184     FuncInfo->setArgumentStackToRestore(StackArgSize);
2185
2186     // This realignment carries over to the available bytes below. Our own
2187     // callers will guarantee the space is free by giving an aligned value to
2188     // CALLSEQ_START.
2189   }
2190   // Even if we're not expected to free up the space, it's useful to know how
2191   // much is there while considering tail calls (because we can reuse it).
2192   FuncInfo->setBytesInStackArgArea(StackArgSize);
2193
2194   return Chain;
2195 }
2196
2197 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2198                                                 SelectionDAG &DAG, SDLoc DL,
2199                                                 SDValue &Chain) const {
2200   MachineFunction &MF = DAG.getMachineFunction();
2201   MachineFrameInfo *MFI = MF.getFrameInfo();
2202   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2203
2204   SmallVector<SDValue, 8> MemOps;
2205
2206   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2207                                           AArch64::X3, AArch64::X4, AArch64::X5,
2208                                           AArch64::X6, AArch64::X7 };
2209   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2210   unsigned FirstVariadicGPR =
2211       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2212
2213   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2214   int GPRIdx = 0;
2215   if (GPRSaveSize != 0) {
2216     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2217
2218     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2219
2220     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2221       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2222       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2223       SDValue Store =
2224           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2225                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2226       MemOps.push_back(Store);
2227       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2228                         DAG.getConstant(8, getPointerTy()));
2229     }
2230   }
2231   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2232   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2233
2234   if (Subtarget->hasFPARMv8()) {
2235     static const MCPhysReg FPRArgRegs[] = {
2236         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2237         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2238     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2239     unsigned FirstVariadicFPR =
2240         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2241
2242     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2243     int FPRIdx = 0;
2244     if (FPRSaveSize != 0) {
2245       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2246
2247       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2248
2249       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2250         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2251         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2252
2253         SDValue Store =
2254             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2255                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2256         MemOps.push_back(Store);
2257         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2258                           DAG.getConstant(16, getPointerTy()));
2259       }
2260     }
2261     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2262     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2263   }
2264
2265   if (!MemOps.empty()) {
2266     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2267   }
2268 }
2269
2270 /// LowerCallResult - Lower the result values of a call into the
2271 /// appropriate copies out of appropriate physical registers.
2272 SDValue AArch64TargetLowering::LowerCallResult(
2273     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2274     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2275     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2276     SDValue ThisVal) const {
2277   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2278                           ? RetCC_AArch64_WebKit_JS
2279                           : RetCC_AArch64_AAPCS;
2280   // Assign locations to each value returned by this call.
2281   SmallVector<CCValAssign, 16> RVLocs;
2282   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2283                  *DAG.getContext());
2284   CCInfo.AnalyzeCallResult(Ins, RetCC);
2285
2286   // Copy all of the result registers out of their specified physreg.
2287   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2288     CCValAssign VA = RVLocs[i];
2289
2290     // Pass 'this' value directly from the argument to return value, to avoid
2291     // reg unit interference
2292     if (i == 0 && isThisReturn) {
2293       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2294              "unexpected return calling convention register assignment");
2295       InVals.push_back(ThisVal);
2296       continue;
2297     }
2298
2299     SDValue Val =
2300         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2301     Chain = Val.getValue(1);
2302     InFlag = Val.getValue(2);
2303
2304     switch (VA.getLocInfo()) {
2305     default:
2306       llvm_unreachable("Unknown loc info!");
2307     case CCValAssign::Full:
2308       break;
2309     case CCValAssign::BCvt:
2310       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2311       break;
2312     }
2313
2314     InVals.push_back(Val);
2315   }
2316
2317   return Chain;
2318 }
2319
2320 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2321     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2322     bool isCalleeStructRet, bool isCallerStructRet,
2323     const SmallVectorImpl<ISD::OutputArg> &Outs,
2324     const SmallVectorImpl<SDValue> &OutVals,
2325     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2326   // For CallingConv::C this function knows whether the ABI needs
2327   // changing. That's not true for other conventions so they will have to opt in
2328   // manually.
2329   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2330     return false;
2331
2332   const MachineFunction &MF = DAG.getMachineFunction();
2333   const Function *CallerF = MF.getFunction();
2334   CallingConv::ID CallerCC = CallerF->getCallingConv();
2335   bool CCMatch = CallerCC == CalleeCC;
2336
2337   // Byval parameters hand the function a pointer directly into the stack area
2338   // we want to reuse during a tail call. Working around this *is* possible (see
2339   // X86) but less efficient and uglier in LowerCall.
2340   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2341                                     e = CallerF->arg_end();
2342        i != e; ++i)
2343     if (i->hasByValAttr())
2344       return false;
2345
2346   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2347     if (IsTailCallConvention(CalleeCC) && CCMatch)
2348       return true;
2349     return false;
2350   }
2351
2352   // Externally-defined functions with weak linkage should not be
2353   // tail-called on AArch64 when the OS does not support dynamic
2354   // pre-emption of symbols, as the AAELF spec requires normal calls
2355   // to undefined weak functions to be replaced with a NOP or jump to the
2356   // next instruction. The behaviour of branch instructions in this
2357   // situation (as used for tail calls) is implementation-defined, so we
2358   // cannot rely on the linker replacing the tail call with a return.
2359   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2360     const GlobalValue *GV = G->getGlobal();
2361     if (GV->hasExternalWeakLinkage())
2362       return false;
2363   }
2364
2365   // Now we search for cases where we can use a tail call without changing the
2366   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2367   // concept.
2368
2369   // I want anyone implementing a new calling convention to think long and hard
2370   // about this assert.
2371   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2372          "Unexpected variadic calling convention");
2373
2374   if (isVarArg && !Outs.empty()) {
2375     // At least two cases here: if caller is fastcc then we can't have any
2376     // memory arguments (we'd be expected to clean up the stack afterwards). If
2377     // caller is C then we could potentially use its argument area.
2378
2379     // FIXME: for now we take the most conservative of these in both cases:
2380     // disallow all variadic memory operands.
2381     SmallVector<CCValAssign, 16> ArgLocs;
2382     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2383                    *DAG.getContext());
2384
2385     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2386     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2387       if (!ArgLocs[i].isRegLoc())
2388         return false;
2389   }
2390
2391   // If the calling conventions do not match, then we'd better make sure the
2392   // results are returned in the same way as what the caller expects.
2393   if (!CCMatch) {
2394     SmallVector<CCValAssign, 16> RVLocs1;
2395     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2396                     *DAG.getContext());
2397     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2398
2399     SmallVector<CCValAssign, 16> RVLocs2;
2400     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2401                     *DAG.getContext());
2402     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2403
2404     if (RVLocs1.size() != RVLocs2.size())
2405       return false;
2406     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2407       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2408         return false;
2409       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2410         return false;
2411       if (RVLocs1[i].isRegLoc()) {
2412         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2413           return false;
2414       } else {
2415         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2416           return false;
2417       }
2418     }
2419   }
2420
2421   // Nothing more to check if the callee is taking no arguments
2422   if (Outs.empty())
2423     return true;
2424
2425   SmallVector<CCValAssign, 16> ArgLocs;
2426   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2427                  *DAG.getContext());
2428
2429   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2430
2431   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2432
2433   // If the stack arguments for this call would fit into our own save area then
2434   // the call can be made tail.
2435   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2436 }
2437
2438 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2439                                                    SelectionDAG &DAG,
2440                                                    MachineFrameInfo *MFI,
2441                                                    int ClobberedFI) const {
2442   SmallVector<SDValue, 8> ArgChains;
2443   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2444   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2445
2446   // Include the original chain at the beginning of the list. When this is
2447   // used by target LowerCall hooks, this helps legalize find the
2448   // CALLSEQ_BEGIN node.
2449   ArgChains.push_back(Chain);
2450
2451   // Add a chain value for each stack argument corresponding
2452   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2453                             UE = DAG.getEntryNode().getNode()->use_end();
2454        U != UE; ++U)
2455     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2456       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2457         if (FI->getIndex() < 0) {
2458           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2459           int64_t InLastByte = InFirstByte;
2460           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2461
2462           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2463               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2464             ArgChains.push_back(SDValue(L, 1));
2465         }
2466
2467   // Build a tokenfactor for all the chains.
2468   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2469 }
2470
2471 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2472                                                    bool TailCallOpt) const {
2473   return CallCC == CallingConv::Fast && TailCallOpt;
2474 }
2475
2476 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2477   return CallCC == CallingConv::Fast;
2478 }
2479
2480 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2481 /// and add input and output parameter nodes.
2482 SDValue
2483 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2484                                  SmallVectorImpl<SDValue> &InVals) const {
2485   SelectionDAG &DAG = CLI.DAG;
2486   SDLoc &DL = CLI.DL;
2487   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2488   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2489   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2490   SDValue Chain = CLI.Chain;
2491   SDValue Callee = CLI.Callee;
2492   bool &IsTailCall = CLI.IsTailCall;
2493   CallingConv::ID CallConv = CLI.CallConv;
2494   bool IsVarArg = CLI.IsVarArg;
2495
2496   MachineFunction &MF = DAG.getMachineFunction();
2497   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2498   bool IsThisReturn = false;
2499
2500   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2501   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2502   bool IsSibCall = false;
2503
2504   if (IsTailCall) {
2505     // Check if it's really possible to do a tail call.
2506     IsTailCall = isEligibleForTailCallOptimization(
2507         Callee, CallConv, IsVarArg, IsStructRet,
2508         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2509     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2510       report_fatal_error("failed to perform tail call elimination on a call "
2511                          "site marked musttail");
2512
2513     // A sibling call is one where we're under the usual C ABI and not planning
2514     // to change that but can still do a tail call:
2515     if (!TailCallOpt && IsTailCall)
2516       IsSibCall = true;
2517
2518     if (IsTailCall)
2519       ++NumTailCalls;
2520   }
2521
2522   // Analyze operands of the call, assigning locations to each operand.
2523   SmallVector<CCValAssign, 16> ArgLocs;
2524   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2525                  *DAG.getContext());
2526
2527   if (IsVarArg) {
2528     // Handle fixed and variable vector arguments differently.
2529     // Variable vector arguments always go into memory.
2530     unsigned NumArgs = Outs.size();
2531
2532     for (unsigned i = 0; i != NumArgs; ++i) {
2533       MVT ArgVT = Outs[i].VT;
2534       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2535       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2536                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2537       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2538       assert(!Res && "Call operand has unhandled type");
2539       (void)Res;
2540     }
2541   } else {
2542     // At this point, Outs[].VT may already be promoted to i32. To correctly
2543     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2544     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2545     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2546     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2547     // LocVT.
2548     unsigned NumArgs = Outs.size();
2549     for (unsigned i = 0; i != NumArgs; ++i) {
2550       MVT ValVT = Outs[i].VT;
2551       // Get type of the original argument.
2552       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2553                                   /*AllowUnknown*/ true);
2554       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2555       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2556       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2557       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2558         ValVT = MVT::i8;
2559       else if (ActualMVT == MVT::i16)
2560         ValVT = MVT::i16;
2561
2562       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2563       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2564       assert(!Res && "Call operand has unhandled type");
2565       (void)Res;
2566     }
2567   }
2568
2569   // Get a count of how many bytes are to be pushed on the stack.
2570   unsigned NumBytes = CCInfo.getNextStackOffset();
2571
2572   if (IsSibCall) {
2573     // Since we're not changing the ABI to make this a tail call, the memory
2574     // operands are already available in the caller's incoming argument space.
2575     NumBytes = 0;
2576   }
2577
2578   // FPDiff is the byte offset of the call's argument area from the callee's.
2579   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2580   // by this amount for a tail call. In a sibling call it must be 0 because the
2581   // caller will deallocate the entire stack and the callee still expects its
2582   // arguments to begin at SP+0. Completely unused for non-tail calls.
2583   int FPDiff = 0;
2584
2585   if (IsTailCall && !IsSibCall) {
2586     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2587
2588     // Since callee will pop argument stack as a tail call, we must keep the
2589     // popped size 16-byte aligned.
2590     NumBytes = RoundUpToAlignment(NumBytes, 16);
2591
2592     // FPDiff will be negative if this tail call requires more space than we
2593     // would automatically have in our incoming argument space. Positive if we
2594     // can actually shrink the stack.
2595     FPDiff = NumReusableBytes - NumBytes;
2596
2597     // The stack pointer must be 16-byte aligned at all times it's used for a
2598     // memory operation, which in practice means at *all* times and in
2599     // particular across call boundaries. Therefore our own arguments started at
2600     // a 16-byte aligned SP and the delta applied for the tail call should
2601     // satisfy the same constraint.
2602     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2603   }
2604
2605   // Adjust the stack pointer for the new arguments...
2606   // These operations are automatically eliminated by the prolog/epilog pass
2607   if (!IsSibCall)
2608     Chain =
2609         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2610
2611   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2612
2613   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2614   SmallVector<SDValue, 8> MemOpChains;
2615
2616   // Walk the register/memloc assignments, inserting copies/loads.
2617   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2618        ++i, ++realArgIdx) {
2619     CCValAssign &VA = ArgLocs[i];
2620     SDValue Arg = OutVals[realArgIdx];
2621     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2622
2623     // Promote the value if needed.
2624     switch (VA.getLocInfo()) {
2625     default:
2626       llvm_unreachable("Unknown loc info!");
2627     case CCValAssign::Full:
2628       break;
2629     case CCValAssign::SExt:
2630       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2631       break;
2632     case CCValAssign::ZExt:
2633       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2634       break;
2635     case CCValAssign::AExt:
2636       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2637         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2638         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2639         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2640       }
2641       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2642       break;
2643     case CCValAssign::BCvt:
2644       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2645       break;
2646     case CCValAssign::FPExt:
2647       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2648       break;
2649     }
2650
2651     if (VA.isRegLoc()) {
2652       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2653         assert(VA.getLocVT() == MVT::i64 &&
2654                "unexpected calling convention register assignment");
2655         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2656                "unexpected use of 'returned'");
2657         IsThisReturn = true;
2658       }
2659       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2660     } else {
2661       assert(VA.isMemLoc());
2662
2663       SDValue DstAddr;
2664       MachinePointerInfo DstInfo;
2665
2666       // FIXME: This works on big-endian for composite byvals, which are the
2667       // common case. It should also work for fundamental types too.
2668       uint32_t BEAlign = 0;
2669       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2670                                         : VA.getValVT().getSizeInBits();
2671       OpSize = (OpSize + 7) / 8;
2672       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2673           !Flags.isInConsecutiveRegs()) {
2674         if (OpSize < 8)
2675           BEAlign = 8 - OpSize;
2676       }
2677       unsigned LocMemOffset = VA.getLocMemOffset();
2678       int32_t Offset = LocMemOffset + BEAlign;
2679       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2680       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2681
2682       if (IsTailCall) {
2683         Offset = Offset + FPDiff;
2684         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2685
2686         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2687         DstInfo = MachinePointerInfo::getFixedStack(FI);
2688
2689         // Make sure any stack arguments overlapping with where we're storing
2690         // are loaded before this eventual operation. Otherwise they'll be
2691         // clobbered.
2692         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2693       } else {
2694         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2695
2696         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2697         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2698       }
2699
2700       if (Outs[i].Flags.isByVal()) {
2701         SDValue SizeNode =
2702             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2703         SDValue Cpy = DAG.getMemcpy(
2704             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2705             /*isVol = */ false,
2706             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2707
2708         MemOpChains.push_back(Cpy);
2709       } else {
2710         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2711         // promoted to a legal register type i32, we should truncate Arg back to
2712         // i1/i8/i16.
2713         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2714             VA.getValVT() == MVT::i16)
2715           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2716
2717         SDValue Store =
2718             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2719         MemOpChains.push_back(Store);
2720       }
2721     }
2722   }
2723
2724   if (!MemOpChains.empty())
2725     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2726
2727   // Build a sequence of copy-to-reg nodes chained together with token chain
2728   // and flag operands which copy the outgoing args into the appropriate regs.
2729   SDValue InFlag;
2730   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2731     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2732                              RegsToPass[i].second, InFlag);
2733     InFlag = Chain.getValue(1);
2734   }
2735
2736   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2737   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2738   // node so that legalize doesn't hack it.
2739   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2740       Subtarget->isTargetMachO()) {
2741     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2742       const GlobalValue *GV = G->getGlobal();
2743       bool InternalLinkage = GV->hasInternalLinkage();
2744       if (InternalLinkage)
2745         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2746       else {
2747         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2748                                             AArch64II::MO_GOT);
2749         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2750       }
2751     } else if (ExternalSymbolSDNode *S =
2752                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2753       const char *Sym = S->getSymbol();
2754       Callee =
2755           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2756       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2757     }
2758   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2759     const GlobalValue *GV = G->getGlobal();
2760     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2761   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2762     const char *Sym = S->getSymbol();
2763     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2764   }
2765
2766   // We don't usually want to end the call-sequence here because we would tidy
2767   // the frame up *after* the call, however in the ABI-changing tail-call case
2768   // we've carefully laid out the parameters so that when sp is reset they'll be
2769   // in the correct location.
2770   if (IsTailCall && !IsSibCall) {
2771     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2772                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2773     InFlag = Chain.getValue(1);
2774   }
2775
2776   std::vector<SDValue> Ops;
2777   Ops.push_back(Chain);
2778   Ops.push_back(Callee);
2779
2780   if (IsTailCall) {
2781     // Each tail call may have to adjust the stack by a different amount, so
2782     // this information must travel along with the operation for eventual
2783     // consumption by emitEpilogue.
2784     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2785   }
2786
2787   // Add argument registers to the end of the list so that they are known live
2788   // into the call.
2789   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2790     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2791                                   RegsToPass[i].second.getValueType()));
2792
2793   // Add a register mask operand representing the call-preserved registers.
2794   const uint32_t *Mask;
2795   const TargetRegisterInfo *TRI =
2796       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2797   const AArch64RegisterInfo *ARI =
2798       static_cast<const AArch64RegisterInfo *>(TRI);
2799   if (IsThisReturn) {
2800     // For 'this' returns, use the X0-preserving mask if applicable
2801     Mask = ARI->getThisReturnPreservedMask(CallConv);
2802     if (!Mask) {
2803       IsThisReturn = false;
2804       Mask = ARI->getCallPreservedMask(CallConv);
2805     }
2806   } else
2807     Mask = ARI->getCallPreservedMask(CallConv);
2808
2809   assert(Mask && "Missing call preserved mask for calling convention");
2810   Ops.push_back(DAG.getRegisterMask(Mask));
2811
2812   if (InFlag.getNode())
2813     Ops.push_back(InFlag);
2814
2815   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2816
2817   // If we're doing a tall call, use a TC_RETURN here rather than an
2818   // actual call instruction.
2819   if (IsTailCall)
2820     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2821
2822   // Returns a chain and a flag for retval copy to use.
2823   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2824   InFlag = Chain.getValue(1);
2825
2826   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2827                                 ? RoundUpToAlignment(NumBytes, 16)
2828                                 : 0;
2829
2830   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2831                              DAG.getIntPtrConstant(CalleePopBytes, true),
2832                              InFlag, DL);
2833   if (!Ins.empty())
2834     InFlag = Chain.getValue(1);
2835
2836   // Handle result values, copying them out of physregs into vregs that we
2837   // return.
2838   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2839                          InVals, IsThisReturn,
2840                          IsThisReturn ? OutVals[0] : SDValue());
2841 }
2842
2843 bool AArch64TargetLowering::CanLowerReturn(
2844     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2845     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2846   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2847                           ? RetCC_AArch64_WebKit_JS
2848                           : RetCC_AArch64_AAPCS;
2849   SmallVector<CCValAssign, 16> RVLocs;
2850   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2851   return CCInfo.CheckReturn(Outs, RetCC);
2852 }
2853
2854 SDValue
2855 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2856                                    bool isVarArg,
2857                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2858                                    const SmallVectorImpl<SDValue> &OutVals,
2859                                    SDLoc DL, SelectionDAG &DAG) const {
2860   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2861                           ? RetCC_AArch64_WebKit_JS
2862                           : RetCC_AArch64_AAPCS;
2863   SmallVector<CCValAssign, 16> RVLocs;
2864   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2865                  *DAG.getContext());
2866   CCInfo.AnalyzeReturn(Outs, RetCC);
2867
2868   // Copy the result values into the output registers.
2869   SDValue Flag;
2870   SmallVector<SDValue, 4> RetOps(1, Chain);
2871   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2872        ++i, ++realRVLocIdx) {
2873     CCValAssign &VA = RVLocs[i];
2874     assert(VA.isRegLoc() && "Can only return in registers!");
2875     SDValue Arg = OutVals[realRVLocIdx];
2876
2877     switch (VA.getLocInfo()) {
2878     default:
2879       llvm_unreachable("Unknown loc info!");
2880     case CCValAssign::Full:
2881       if (Outs[i].ArgVT == MVT::i1) {
2882         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2883         // value. This is strictly redundant on Darwin (which uses "zeroext
2884         // i1"), but will be optimised out before ISel.
2885         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2886         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2887       }
2888       break;
2889     case CCValAssign::BCvt:
2890       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2891       break;
2892     }
2893
2894     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2895     Flag = Chain.getValue(1);
2896     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2897   }
2898
2899   RetOps[0] = Chain; // Update chain.
2900
2901   // Add the flag if we have it.
2902   if (Flag.getNode())
2903     RetOps.push_back(Flag);
2904
2905   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2906 }
2907
2908 //===----------------------------------------------------------------------===//
2909 //  Other Lowering Code
2910 //===----------------------------------------------------------------------===//
2911
2912 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2913                                                   SelectionDAG &DAG) const {
2914   EVT PtrVT = getPointerTy();
2915   SDLoc DL(Op);
2916   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2917   const GlobalValue *GV = GN->getGlobal();
2918   unsigned char OpFlags =
2919       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2920
2921   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2922          "unexpected offset in global node");
2923
2924   // This also catched the large code model case for Darwin.
2925   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2926     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2927     // FIXME: Once remat is capable of dealing with instructions with register
2928     // operands, expand this into two nodes instead of using a wrapper node.
2929     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2930   }
2931
2932   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2933     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2934            "use of MO_CONSTPOOL only supported on small model");
2935     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2936     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2937     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2938     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2939     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2940     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2941                                      MachinePointerInfo::getConstantPool(),
2942                                      /*isVolatile=*/ false,
2943                                      /*isNonTemporal=*/ true,
2944                                      /*isInvariant=*/ true, 8);
2945     if (GN->getOffset() != 0)
2946       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2947                          DAG.getConstant(GN->getOffset(), PtrVT));
2948     return GlobalAddr;
2949   }
2950
2951   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2952     const unsigned char MO_NC = AArch64II::MO_NC;
2953     return DAG.getNode(
2954         AArch64ISD::WrapperLarge, DL, PtrVT,
2955         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2956         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2957         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2958         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2959   } else {
2960     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2961     // the only correct model on Darwin.
2962     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2963                                             OpFlags | AArch64II::MO_PAGE);
2964     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2965     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2966
2967     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2968     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2969   }
2970 }
2971
2972 /// \brief Convert a TLS address reference into the correct sequence of loads
2973 /// and calls to compute the variable's address (for Darwin, currently) and
2974 /// return an SDValue containing the final node.
2975
2976 /// Darwin only has one TLS scheme which must be capable of dealing with the
2977 /// fully general situation, in the worst case. This means:
2978 ///     + "extern __thread" declaration.
2979 ///     + Defined in a possibly unknown dynamic library.
2980 ///
2981 /// The general system is that each __thread variable has a [3 x i64] descriptor
2982 /// which contains information used by the runtime to calculate the address. The
2983 /// only part of this the compiler needs to know about is the first xword, which
2984 /// contains a function pointer that must be called with the address of the
2985 /// entire descriptor in "x0".
2986 ///
2987 /// Since this descriptor may be in a different unit, in general even the
2988 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2989 /// is:
2990 ///     adrp x0, _var@TLVPPAGE
2991 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2992 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2993 ///                                      ; the function pointer
2994 ///     blr x1                           ; Uses descriptor address in x0
2995 ///     ; Address of _var is now in x0.
2996 ///
2997 /// If the address of _var's descriptor *is* known to the linker, then it can
2998 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2999 /// a slight efficiency gain.
3000 SDValue
3001 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3002                                                    SelectionDAG &DAG) const {
3003   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3004
3005   SDLoc DL(Op);
3006   MVT PtrVT = getPointerTy();
3007   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3008
3009   SDValue TLVPAddr =
3010       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3011   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3012
3013   // The first entry in the descriptor is a function pointer that we must call
3014   // to obtain the address of the variable.
3015   SDValue Chain = DAG.getEntryNode();
3016   SDValue FuncTLVGet =
3017       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3018                   false, true, true, 8);
3019   Chain = FuncTLVGet.getValue(1);
3020
3021   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3022   MFI->setAdjustsStack(true);
3023
3024   // TLS calls preserve all registers except those that absolutely must be
3025   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3026   // silly).
3027   const TargetRegisterInfo *TRI =
3028       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3029   const AArch64RegisterInfo *ARI =
3030       static_cast<const AArch64RegisterInfo *>(TRI);
3031   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3032
3033   // Finally, we can make the call. This is just a degenerate version of a
3034   // normal AArch64 call node: x0 takes the address of the descriptor, and
3035   // returns the address of the variable in this thread.
3036   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3037   Chain =
3038       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3039                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3040                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3041   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3042 }
3043
3044 /// When accessing thread-local variables under either the general-dynamic or
3045 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3046 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3047 /// is a function pointer to carry out the resolution. This function takes the
3048 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3049 /// other registers (except LR, NZCV) are preserved.
3050 ///
3051 /// Thus, the ideal call sequence on AArch64 is:
3052 ///
3053 ///     adrp x0, :tlsdesc:thread_var
3054 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3055 ///     add x0, x0, :tlsdesc_lo12:thread_var
3056 ///     .tlsdesccall thread_var
3057 ///     blr x8
3058 ///     (TPIDR_EL0 offset now in x0).
3059 ///
3060 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3061 /// relocation to help the linker relax this sequence if it turns out to be too
3062 /// conservative.
3063 ///
3064 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3065 /// is harmless.
3066 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3067                                                    SDValue DescAddr, SDLoc DL,
3068                                                    SelectionDAG &DAG) const {
3069   EVT PtrVT = getPointerTy();
3070
3071   // The function we need to call is simply the first entry in the GOT for this
3072   // descriptor, load it in preparation.
3073   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3074
3075   // TLS calls preserve all registers except those that absolutely must be
3076   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3077   // silly).
3078   const TargetRegisterInfo *TRI =
3079       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3080   const AArch64RegisterInfo *ARI =
3081       static_cast<const AArch64RegisterInfo *>(TRI);
3082   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3083
3084   // The function takes only one argument: the address of the descriptor itself
3085   // in X0.
3086   SDValue Glue, Chain;
3087   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3088   Glue = Chain.getValue(1);
3089
3090   // We're now ready to populate the argument list, as with a normal call:
3091   SmallVector<SDValue, 6> Ops;
3092   Ops.push_back(Chain);
3093   Ops.push_back(Func);
3094   Ops.push_back(SymAddr);
3095   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3096   Ops.push_back(DAG.getRegisterMask(Mask));
3097   Ops.push_back(Glue);
3098
3099   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3100   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3101   Glue = Chain.getValue(1);
3102
3103   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3104 }
3105
3106 SDValue
3107 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3108                                                 SelectionDAG &DAG) const {
3109   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3110   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3111          "ELF TLS only supported in small memory model");
3112   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3113
3114   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3115
3116   SDValue TPOff;
3117   EVT PtrVT = getPointerTy();
3118   SDLoc DL(Op);
3119   const GlobalValue *GV = GA->getGlobal();
3120
3121   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3122
3123   if (Model == TLSModel::LocalExec) {
3124     SDValue HiVar = DAG.getTargetGlobalAddress(
3125         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3126     SDValue LoVar = DAG.getTargetGlobalAddress(
3127         GV, DL, PtrVT, 0,
3128         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3129
3130     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3131                                        DAG.getTargetConstant(16, MVT::i32)),
3132                     0);
3133     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3134                                        DAG.getTargetConstant(0, MVT::i32)),
3135                     0);
3136   } else if (Model == TLSModel::InitialExec) {
3137     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3138     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3139   } else if (Model == TLSModel::LocalDynamic) {
3140     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3141     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3142     // the beginning of the module's TLS region, followed by a DTPREL offset
3143     // calculation.
3144
3145     // These accesses will need deduplicating if there's more than one.
3146     AArch64FunctionInfo *MFI =
3147         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3148     MFI->incNumLocalDynamicTLSAccesses();
3149
3150     // Accesses used in this sequence go via the TLS descriptor which lives in
3151     // the GOT. Prepare an address we can use to handle this.
3152     SDValue HiDesc = DAG.getTargetExternalSymbol(
3153         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3154     SDValue LoDesc = DAG.getTargetExternalSymbol(
3155         "_TLS_MODULE_BASE_", PtrVT,
3156         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3157
3158     // First argument to the descriptor call is the address of the descriptor
3159     // itself.
3160     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3161     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3162
3163     // The call needs a relocation too for linker relaxation. It doesn't make
3164     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3165     // the address.
3166     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3167                                                   AArch64II::MO_TLS);
3168
3169     // Now we can calculate the offset from TPIDR_EL0 to this module's
3170     // thread-local area.
3171     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3172
3173     // Now use :dtprel_whatever: operations to calculate this variable's offset
3174     // in its thread-storage area.
3175     SDValue HiVar = DAG.getTargetGlobalAddress(
3176         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3177     SDValue LoVar = DAG.getTargetGlobalAddress(
3178         GV, DL, MVT::i64, 0,
3179         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3180
3181     SDValue DTPOff =
3182         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3183                                    DAG.getTargetConstant(16, MVT::i32)),
3184                 0);
3185     DTPOff =
3186         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3187                                    DAG.getTargetConstant(0, MVT::i32)),
3188                 0);
3189
3190     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3191   } else if (Model == TLSModel::GeneralDynamic) {
3192     // Accesses used in this sequence go via the TLS descriptor which lives in
3193     // the GOT. Prepare an address we can use to handle this.
3194     SDValue HiDesc = DAG.getTargetGlobalAddress(
3195         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3196     SDValue LoDesc = DAG.getTargetGlobalAddress(
3197         GV, DL, PtrVT, 0,
3198         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3199
3200     // First argument to the descriptor call is the address of the descriptor
3201     // itself.
3202     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3203     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3204
3205     // The call needs a relocation too for linker relaxation. It doesn't make
3206     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3207     // the address.
3208     SDValue SymAddr =
3209         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3210
3211     // Finally we can make a call to calculate the offset from tpidr_el0.
3212     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3213   } else
3214     llvm_unreachable("Unsupported ELF TLS access model");
3215
3216   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3217 }
3218
3219 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3220                                                      SelectionDAG &DAG) const {
3221   if (Subtarget->isTargetDarwin())
3222     return LowerDarwinGlobalTLSAddress(Op, DAG);
3223   else if (Subtarget->isTargetELF())
3224     return LowerELFGlobalTLSAddress(Op, DAG);
3225
3226   llvm_unreachable("Unexpected platform trying to use TLS");
3227 }
3228 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3229   SDValue Chain = Op.getOperand(0);
3230   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3231   SDValue LHS = Op.getOperand(2);
3232   SDValue RHS = Op.getOperand(3);
3233   SDValue Dest = Op.getOperand(4);
3234   SDLoc dl(Op);
3235
3236   // Handle f128 first, since lowering it will result in comparing the return
3237   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3238   // is expecting to deal with.
3239   if (LHS.getValueType() == MVT::f128) {
3240     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3241
3242     // If softenSetCCOperands returned a scalar, we need to compare the result
3243     // against zero to select between true and false values.
3244     if (!RHS.getNode()) {
3245       RHS = DAG.getConstant(0, LHS.getValueType());
3246       CC = ISD::SETNE;
3247     }
3248   }
3249
3250   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3251   // instruction.
3252   unsigned Opc = LHS.getOpcode();
3253   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3254       cast<ConstantSDNode>(RHS)->isOne() &&
3255       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3256        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3257     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3258            "Unexpected condition code.");
3259     // Only lower legal XALUO ops.
3260     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3261       return SDValue();
3262
3263     // The actual operation with overflow check.
3264     AArch64CC::CondCode OFCC;
3265     SDValue Value, Overflow;
3266     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3267
3268     if (CC == ISD::SETNE)
3269       OFCC = getInvertedCondCode(OFCC);
3270     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3271
3272     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3273                        CCVal, Overflow);
3274   }
3275
3276   if (LHS.getValueType().isInteger()) {
3277     assert((LHS.getValueType() == RHS.getValueType()) &&
3278            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3279
3280     // If the RHS of the comparison is zero, we can potentially fold this
3281     // to a specialized branch.
3282     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3283     if (RHSC && RHSC->getZExtValue() == 0) {
3284       if (CC == ISD::SETEQ) {
3285         // See if we can use a TBZ to fold in an AND as well.
3286         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3287         // out of bounds, a late MI-layer pass rewrites branches.
3288         // 403.gcc is an example that hits this case.
3289         if (LHS.getOpcode() == ISD::AND &&
3290             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3291             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3292           SDValue Test = LHS.getOperand(0);
3293           uint64_t Mask = LHS.getConstantOperandVal(1);
3294           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3295                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3296         }
3297
3298         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3299       } else if (CC == ISD::SETNE) {
3300         // See if we can use a TBZ to fold in an AND as well.
3301         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3302         // out of bounds, a late MI-layer pass rewrites branches.
3303         // 403.gcc is an example that hits this case.
3304         if (LHS.getOpcode() == ISD::AND &&
3305             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3306             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3307           SDValue Test = LHS.getOperand(0);
3308           uint64_t Mask = LHS.getConstantOperandVal(1);
3309           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3310                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3311         }
3312
3313         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3314       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3315         // Don't combine AND since emitComparison converts the AND to an ANDS
3316         // (a.k.a. TST) and the test in the test bit and branch instruction
3317         // becomes redundant.  This would also increase register pressure.
3318         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3319         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3320                            DAG.getConstant(Mask, MVT::i64), Dest);
3321       }
3322     }
3323     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3324         LHS.getOpcode() != ISD::AND) {
3325       // Don't combine AND since emitComparison converts the AND to an ANDS
3326       // (a.k.a. TST) and the test in the test bit and branch instruction
3327       // becomes redundant.  This would also increase register pressure.
3328       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3329       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3330                          DAG.getConstant(Mask, MVT::i64), Dest);
3331     }
3332
3333     SDValue CCVal;
3334     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3335     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3336                        Cmp);
3337   }
3338
3339   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3340
3341   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3342   // clean.  Some of them require two branches to implement.
3343   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3344   AArch64CC::CondCode CC1, CC2;
3345   changeFPCCToAArch64CC(CC, CC1, CC2);
3346   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3347   SDValue BR1 =
3348       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3349   if (CC2 != AArch64CC::AL) {
3350     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3351     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3352                        Cmp);
3353   }
3354
3355   return BR1;
3356 }
3357
3358 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3359                                               SelectionDAG &DAG) const {
3360   EVT VT = Op.getValueType();
3361   SDLoc DL(Op);
3362
3363   SDValue In1 = Op.getOperand(0);
3364   SDValue In2 = Op.getOperand(1);
3365   EVT SrcVT = In2.getValueType();
3366   if (SrcVT != VT) {
3367     if (SrcVT == MVT::f32 && VT == MVT::f64)
3368       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3369     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3370       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3371     else
3372       // FIXME: Src type is different, bail out for now. Can VT really be a
3373       // vector type?
3374       return SDValue();
3375   }
3376
3377   EVT VecVT;
3378   EVT EltVT;
3379   SDValue EltMask, VecVal1, VecVal2;
3380   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3381     EltVT = MVT::i32;
3382     VecVT = MVT::v4i32;
3383     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3384
3385     if (!VT.isVector()) {
3386       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3387                                           DAG.getUNDEF(VecVT), In1);
3388       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3389                                           DAG.getUNDEF(VecVT), In2);
3390     } else {
3391       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3392       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3393     }
3394   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3395     EltVT = MVT::i64;
3396     VecVT = MVT::v2i64;
3397
3398     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3399     // immediate moves cannot materialize that in a single instruction for
3400     // 64-bit elements. Instead, materialize zero and then negate it.
3401     EltMask = DAG.getConstant(0, EltVT);
3402
3403     if (!VT.isVector()) {
3404       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3405                                           DAG.getUNDEF(VecVT), In1);
3406       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3407                                           DAG.getUNDEF(VecVT), In2);
3408     } else {
3409       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3410       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3411     }
3412   } else {
3413     llvm_unreachable("Invalid type for copysign!");
3414   }
3415
3416   std::vector<SDValue> BuildVectorOps;
3417   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3418     BuildVectorOps.push_back(EltMask);
3419
3420   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3421
3422   // If we couldn't materialize the mask above, then the mask vector will be
3423   // the zero vector, and we need to negate it here.
3424   if (VT == MVT::f64 || VT == MVT::v2f64) {
3425     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3426     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3427     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3428   }
3429
3430   SDValue Sel =
3431       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3432
3433   if (VT == MVT::f32)
3434     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3435   else if (VT == MVT::f64)
3436     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3437   else
3438     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3439 }
3440
3441 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3442   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3443           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3444     return SDValue();
3445
3446   if (!Subtarget->hasNEON())
3447     return SDValue();
3448
3449   // While there is no integer popcount instruction, it can
3450   // be more efficiently lowered to the following sequence that uses
3451   // AdvSIMD registers/instructions as long as the copies to/from
3452   // the AdvSIMD registers are cheap.
3453   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3454   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3455   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3456   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3457   SDValue Val = Op.getOperand(0);
3458   SDLoc DL(Op);
3459   EVT VT = Op.getValueType();
3460   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3461
3462   SDValue VecVal;
3463   if (VT == MVT::i32) {
3464     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3465     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3466                                        VecVal);
3467   } else {
3468     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3469   }
3470
3471   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3472   SDValue UaddLV = DAG.getNode(
3473       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3474       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3475
3476   if (VT == MVT::i64)
3477     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3478   return UaddLV;
3479 }
3480
3481 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3482
3483   if (Op.getValueType().isVector())
3484     return LowerVSETCC(Op, DAG);
3485
3486   SDValue LHS = Op.getOperand(0);
3487   SDValue RHS = Op.getOperand(1);
3488   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3489   SDLoc dl(Op);
3490
3491   // We chose ZeroOrOneBooleanContents, so use zero and one.
3492   EVT VT = Op.getValueType();
3493   SDValue TVal = DAG.getConstant(1, VT);
3494   SDValue FVal = DAG.getConstant(0, VT);
3495
3496   // Handle f128 first, since one possible outcome is a normal integer
3497   // comparison which gets picked up by the next if statement.
3498   if (LHS.getValueType() == MVT::f128) {
3499     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3500
3501     // If softenSetCCOperands returned a scalar, use it.
3502     if (!RHS.getNode()) {
3503       assert(LHS.getValueType() == Op.getValueType() &&
3504              "Unexpected setcc expansion!");
3505       return LHS;
3506     }
3507   }
3508
3509   if (LHS.getValueType().isInteger()) {
3510     SDValue CCVal;
3511     SDValue Cmp =
3512         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3513
3514     // Note that we inverted the condition above, so we reverse the order of
3515     // the true and false operands here.  This will allow the setcc to be
3516     // matched to a single CSINC instruction.
3517     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3518   }
3519
3520   // Now we know we're dealing with FP values.
3521   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3522
3523   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3524   // and do the comparison.
3525   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3526
3527   AArch64CC::CondCode CC1, CC2;
3528   changeFPCCToAArch64CC(CC, CC1, CC2);
3529   if (CC2 == AArch64CC::AL) {
3530     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3531     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3532
3533     // Note that we inverted the condition above, so we reverse the order of
3534     // the true and false operands here.  This will allow the setcc to be
3535     // matched to a single CSINC instruction.
3536     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3537   } else {
3538     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3539     // totally clean.  Some of them require two CSELs to implement.  As is in
3540     // this case, we emit the first CSEL and then emit a second using the output
3541     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3542
3543     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3544     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3545     SDValue CS1 =
3546         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3547
3548     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3549     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3550   }
3551 }
3552
3553 /// A SELECT_CC operation is really some kind of max or min if both values being
3554 /// compared are, in some sense, equal to the results in either case. However,
3555 /// it is permissible to compare f32 values and produce directly extended f64
3556 /// values.
3557 ///
3558 /// Extending the comparison operands would also be allowed, but is less likely
3559 /// to happen in practice since their use is right here. Note that truncate
3560 /// operations would *not* be semantically equivalent.
3561 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3562   if (Cmp == Result)
3563     return true;
3564
3565   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3566   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3567   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3568       Result.getValueType() == MVT::f64) {
3569     bool Lossy;
3570     APFloat CmpVal = CCmp->getValueAPF();
3571     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3572     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3573   }
3574
3575   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3576 }
3577
3578 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3579                                            SelectionDAG &DAG) const {
3580   SDValue CC = Op->getOperand(0);
3581   SDValue TVal = Op->getOperand(1);
3582   SDValue FVal = Op->getOperand(2);
3583   SDLoc DL(Op);
3584
3585   unsigned Opc = CC.getOpcode();
3586   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3587   // instruction.
3588   if (CC.getResNo() == 1 &&
3589       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3590        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3591     // Only lower legal XALUO ops.
3592     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3593       return SDValue();
3594
3595     AArch64CC::CondCode OFCC;
3596     SDValue Value, Overflow;
3597     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3598     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3599
3600     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3601                        CCVal, Overflow);
3602   }
3603
3604   if (CC.getOpcode() == ISD::SETCC)
3605     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3606                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3607   else
3608     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3609                            FVal, ISD::SETNE);
3610 }
3611
3612 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3613                                               SelectionDAG &DAG) const {
3614   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3615   SDValue LHS = Op.getOperand(0);
3616   SDValue RHS = Op.getOperand(1);
3617   SDValue TVal = Op.getOperand(2);
3618   SDValue FVal = Op.getOperand(3);
3619   SDLoc dl(Op);
3620
3621   // Handle f128 first, because it will result in a comparison of some RTLIB
3622   // call result against zero.
3623   if (LHS.getValueType() == MVT::f128) {
3624     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3625
3626     // If softenSetCCOperands returned a scalar, we need to compare the result
3627     // against zero to select between true and false values.
3628     if (!RHS.getNode()) {
3629       RHS = DAG.getConstant(0, LHS.getValueType());
3630       CC = ISD::SETNE;
3631     }
3632   }
3633
3634   // Handle integers first.
3635   if (LHS.getValueType().isInteger()) {
3636     assert((LHS.getValueType() == RHS.getValueType()) &&
3637            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3638
3639     unsigned Opcode = AArch64ISD::CSEL;
3640
3641     // If both the TVal and the FVal are constants, see if we can swap them in
3642     // order to for a CSINV or CSINC out of them.
3643     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3644     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3645
3646     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3647       std::swap(TVal, FVal);
3648       std::swap(CTVal, CFVal);
3649       CC = ISD::getSetCCInverse(CC, true);
3650     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3651       std::swap(TVal, FVal);
3652       std::swap(CTVal, CFVal);
3653       CC = ISD::getSetCCInverse(CC, true);
3654     } else if (TVal.getOpcode() == ISD::XOR) {
3655       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3656       // with a CSINV rather than a CSEL.
3657       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3658
3659       if (CVal && CVal->isAllOnesValue()) {
3660         std::swap(TVal, FVal);
3661         std::swap(CTVal, CFVal);
3662         CC = ISD::getSetCCInverse(CC, true);
3663       }
3664     } else if (TVal.getOpcode() == ISD::SUB) {
3665       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3666       // that we can match with a CSNEG rather than a CSEL.
3667       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3668
3669       if (CVal && CVal->isNullValue()) {
3670         std::swap(TVal, FVal);
3671         std::swap(CTVal, CFVal);
3672         CC = ISD::getSetCCInverse(CC, true);
3673       }
3674     } else if (CTVal && CFVal) {
3675       const int64_t TrueVal = CTVal->getSExtValue();
3676       const int64_t FalseVal = CFVal->getSExtValue();
3677       bool Swap = false;
3678
3679       // If both TVal and FVal are constants, see if FVal is the
3680       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3681       // instead of a CSEL in that case.
3682       if (TrueVal == ~FalseVal) {
3683         Opcode = AArch64ISD::CSINV;
3684       } else if (TrueVal == -FalseVal) {
3685         Opcode = AArch64ISD::CSNEG;
3686       } else if (TVal.getValueType() == MVT::i32) {
3687         // If our operands are only 32-bit wide, make sure we use 32-bit
3688         // arithmetic for the check whether we can use CSINC. This ensures that
3689         // the addition in the check will wrap around properly in case there is
3690         // an overflow (which would not be the case if we do the check with
3691         // 64-bit arithmetic).
3692         const uint32_t TrueVal32 = CTVal->getZExtValue();
3693         const uint32_t FalseVal32 = CFVal->getZExtValue();
3694
3695         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3696           Opcode = AArch64ISD::CSINC;
3697
3698           if (TrueVal32 > FalseVal32) {
3699             Swap = true;
3700           }
3701         }
3702         // 64-bit check whether we can use CSINC.
3703       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3704         Opcode = AArch64ISD::CSINC;
3705
3706         if (TrueVal > FalseVal) {
3707           Swap = true;
3708         }
3709       }
3710
3711       // Swap TVal and FVal if necessary.
3712       if (Swap) {
3713         std::swap(TVal, FVal);
3714         std::swap(CTVal, CFVal);
3715         CC = ISD::getSetCCInverse(CC, true);
3716       }
3717
3718       if (Opcode != AArch64ISD::CSEL) {
3719         // Drop FVal since we can get its value by simply inverting/negating
3720         // TVal.
3721         FVal = TVal;
3722       }
3723     }
3724
3725     SDValue CCVal;
3726     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3727
3728     EVT VT = Op.getValueType();
3729     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3730   }
3731
3732   // Now we know we're dealing with FP values.
3733   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3734   assert(LHS.getValueType() == RHS.getValueType());
3735   EVT VT = Op.getValueType();
3736
3737   // Try to match this select into a max/min operation, which have dedicated
3738   // opcode in the instruction set.
3739   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3740   // in no-NaNs mode.
3741   if (getTargetMachine().Options.NoNaNsFPMath) {
3742     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3743     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3744         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3745       CC = ISD::getSetCCSwappedOperands(CC);
3746       std::swap(MinMaxLHS, MinMaxRHS);
3747     }
3748
3749     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3750         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3751       switch (CC) {
3752       default:
3753         break;
3754       case ISD::SETGT:
3755       case ISD::SETGE:
3756       case ISD::SETUGT:
3757       case ISD::SETUGE:
3758       case ISD::SETOGT:
3759       case ISD::SETOGE:
3760         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3761         break;
3762       case ISD::SETLT:
3763       case ISD::SETLE:
3764       case ISD::SETULT:
3765       case ISD::SETULE:
3766       case ISD::SETOLT:
3767       case ISD::SETOLE:
3768         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3769         break;
3770       }
3771     }
3772   }
3773
3774   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3775   // and do the comparison.
3776   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3777
3778   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3779   // clean.  Some of them require two CSELs to implement.
3780   AArch64CC::CondCode CC1, CC2;
3781   changeFPCCToAArch64CC(CC, CC1, CC2);
3782   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3783   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3784
3785   // If we need a second CSEL, emit it, using the output of the first as the
3786   // RHS.  We're effectively OR'ing the two CC's together.
3787   if (CC2 != AArch64CC::AL) {
3788     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3789     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3790   }
3791
3792   // Otherwise, return the output of the first CSEL.
3793   return CS1;
3794 }
3795
3796 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3797                                               SelectionDAG &DAG) const {
3798   // Jump table entries as PC relative offsets. No additional tweaking
3799   // is necessary here. Just get the address of the jump table.
3800   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3801   EVT PtrVT = getPointerTy();
3802   SDLoc DL(Op);
3803
3804   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3805       !Subtarget->isTargetMachO()) {
3806     const unsigned char MO_NC = AArch64II::MO_NC;
3807     return DAG.getNode(
3808         AArch64ISD::WrapperLarge, DL, PtrVT,
3809         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3810         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3811         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3812         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3813                                AArch64II::MO_G0 | MO_NC));
3814   }
3815
3816   SDValue Hi =
3817       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3818   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3819                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3820   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3821   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3822 }
3823
3824 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3825                                                  SelectionDAG &DAG) const {
3826   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3827   EVT PtrVT = getPointerTy();
3828   SDLoc DL(Op);
3829
3830   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3831     // Use the GOT for the large code model on iOS.
3832     if (Subtarget->isTargetMachO()) {
3833       SDValue GotAddr = DAG.getTargetConstantPool(
3834           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3835           AArch64II::MO_GOT);
3836       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3837     }
3838
3839     const unsigned char MO_NC = AArch64II::MO_NC;
3840     return DAG.getNode(
3841         AArch64ISD::WrapperLarge, DL, PtrVT,
3842         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3843                                   CP->getOffset(), AArch64II::MO_G3),
3844         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3845                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3846         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3847                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3848         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3849                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3850   } else {
3851     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3852     // ELF, the only valid one on Darwin.
3853     SDValue Hi =
3854         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3855                                   CP->getOffset(), AArch64II::MO_PAGE);
3856     SDValue Lo = DAG.getTargetConstantPool(
3857         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3858         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3859
3860     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3861     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3862   }
3863 }
3864
3865 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3866                                                SelectionDAG &DAG) const {
3867   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3868   EVT PtrVT = getPointerTy();
3869   SDLoc DL(Op);
3870   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3871       !Subtarget->isTargetMachO()) {
3872     const unsigned char MO_NC = AArch64II::MO_NC;
3873     return DAG.getNode(
3874         AArch64ISD::WrapperLarge, DL, PtrVT,
3875         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3876         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3877         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3878         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3879   } else {
3880     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3881     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3882                                                              AArch64II::MO_NC);
3883     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3884     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3885   }
3886 }
3887
3888 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3889                                                  SelectionDAG &DAG) const {
3890   AArch64FunctionInfo *FuncInfo =
3891       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3892
3893   SDLoc DL(Op);
3894   SDValue FR =
3895       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3896   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3897   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3898                       MachinePointerInfo(SV), false, false, 0);
3899 }
3900
3901 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3902                                                 SelectionDAG &DAG) const {
3903   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3904   // Standard, section B.3.
3905   MachineFunction &MF = DAG.getMachineFunction();
3906   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3907   SDLoc DL(Op);
3908
3909   SDValue Chain = Op.getOperand(0);
3910   SDValue VAList = Op.getOperand(1);
3911   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3912   SmallVector<SDValue, 4> MemOps;
3913
3914   // void *__stack at offset 0
3915   SDValue Stack =
3916       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3917   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3918                                 MachinePointerInfo(SV), false, false, 8));
3919
3920   // void *__gr_top at offset 8
3921   int GPRSize = FuncInfo->getVarArgsGPRSize();
3922   if (GPRSize > 0) {
3923     SDValue GRTop, GRTopAddr;
3924
3925     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3926                             DAG.getConstant(8, getPointerTy()));
3927
3928     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3929     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3930                         DAG.getConstant(GPRSize, getPointerTy()));
3931
3932     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3933                                   MachinePointerInfo(SV, 8), false, false, 8));
3934   }
3935
3936   // void *__vr_top at offset 16
3937   int FPRSize = FuncInfo->getVarArgsFPRSize();
3938   if (FPRSize > 0) {
3939     SDValue VRTop, VRTopAddr;
3940     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3941                             DAG.getConstant(16, getPointerTy()));
3942
3943     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3944     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3945                         DAG.getConstant(FPRSize, getPointerTy()));
3946
3947     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3948                                   MachinePointerInfo(SV, 16), false, false, 8));
3949   }
3950
3951   // int __gr_offs at offset 24
3952   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3953                                    DAG.getConstant(24, getPointerTy()));
3954   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3955                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3956                                 false, 4));
3957
3958   // int __vr_offs at offset 28
3959   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3960                                    DAG.getConstant(28, getPointerTy()));
3961   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3962                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3963                                 false, 4));
3964
3965   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3966 }
3967
3968 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3969                                             SelectionDAG &DAG) const {
3970   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3971                                      : LowerAAPCS_VASTART(Op, DAG);
3972 }
3973
3974 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3975                                            SelectionDAG &DAG) const {
3976   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3977   // pointer.
3978   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3979   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3980   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3981
3982   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3983                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3984                        8, false, false, MachinePointerInfo(DestSV),
3985                        MachinePointerInfo(SrcSV));
3986 }
3987
3988 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3989   assert(Subtarget->isTargetDarwin() &&
3990          "automatic va_arg instruction only works on Darwin");
3991
3992   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3993   EVT VT = Op.getValueType();
3994   SDLoc DL(Op);
3995   SDValue Chain = Op.getOperand(0);
3996   SDValue Addr = Op.getOperand(1);
3997   unsigned Align = Op.getConstantOperandVal(3);
3998
3999   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
4000                                MachinePointerInfo(V), false, false, false, 0);
4001   Chain = VAList.getValue(1);
4002
4003   if (Align > 8) {
4004     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4005     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4006                          DAG.getConstant(Align - 1, getPointerTy()));
4007     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4008                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4009   }
4010
4011   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4012   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4013
4014   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4015   // up to 64 bits.  At the very least, we have to increase the striding of the
4016   // vaargs list to match this, and for FP values we need to introduce
4017   // FP_ROUND nodes as well.
4018   if (VT.isInteger() && !VT.isVector())
4019     ArgSize = 8;
4020   bool NeedFPTrunc = false;
4021   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4022     ArgSize = 8;
4023     NeedFPTrunc = true;
4024   }
4025
4026   // Increment the pointer, VAList, to the next vaarg
4027   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4028                                DAG.getConstant(ArgSize, getPointerTy()));
4029   // Store the incremented VAList to the legalized pointer
4030   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4031                                  false, false, 0);
4032
4033   // Load the actual argument out of the pointer VAList
4034   if (NeedFPTrunc) {
4035     // Load the value as an f64.
4036     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4037                                  MachinePointerInfo(), false, false, false, 0);
4038     // Round the value down to an f32.
4039     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4040                                    DAG.getIntPtrConstant(1));
4041     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4042     // Merge the rounded value with the chain output of the load.
4043     return DAG.getMergeValues(Ops, DL);
4044   }
4045
4046   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4047                      false, false, 0);
4048 }
4049
4050 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4051                                               SelectionDAG &DAG) const {
4052   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4053   MFI->setFrameAddressIsTaken(true);
4054
4055   EVT VT = Op.getValueType();
4056   SDLoc DL(Op);
4057   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4058   SDValue FrameAddr =
4059       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4060   while (Depth--)
4061     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4062                             MachinePointerInfo(), false, false, false, 0);
4063   return FrameAddr;
4064 }
4065
4066 // FIXME? Maybe this could be a TableGen attribute on some registers and
4067 // this table could be generated automatically from RegInfo.
4068 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4069                                                   EVT VT) const {
4070   unsigned Reg = StringSwitch<unsigned>(RegName)
4071                        .Case("sp", AArch64::SP)
4072                        .Default(0);
4073   if (Reg)
4074     return Reg;
4075   report_fatal_error("Invalid register name global variable");
4076 }
4077
4078 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4079                                                SelectionDAG &DAG) const {
4080   MachineFunction &MF = DAG.getMachineFunction();
4081   MachineFrameInfo *MFI = MF.getFrameInfo();
4082   MFI->setReturnAddressIsTaken(true);
4083
4084   EVT VT = Op.getValueType();
4085   SDLoc DL(Op);
4086   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4087   if (Depth) {
4088     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4089     SDValue Offset = DAG.getConstant(8, getPointerTy());
4090     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4091                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4092                        MachinePointerInfo(), false, false, false, 0);
4093   }
4094
4095   // Return LR, which contains the return address. Mark it an implicit live-in.
4096   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4097   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4098 }
4099
4100 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4101 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4102 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4103                                                     SelectionDAG &DAG) const {
4104   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4105   EVT VT = Op.getValueType();
4106   unsigned VTBits = VT.getSizeInBits();
4107   SDLoc dl(Op);
4108   SDValue ShOpLo = Op.getOperand(0);
4109   SDValue ShOpHi = Op.getOperand(1);
4110   SDValue ShAmt = Op.getOperand(2);
4111   SDValue ARMcc;
4112   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4113
4114   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4115
4116   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4117                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4118   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4119   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4120                                    DAG.getConstant(VTBits, MVT::i64));
4121   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4122
4123   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4124                                ISD::SETGE, dl, DAG);
4125   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4126
4127   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4128   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4129   SDValue Lo =
4130       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4131
4132   // AArch64 shifts larger than the register width are wrapped rather than
4133   // clamped, so we can't just emit "hi >> x".
4134   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4135   SDValue TrueValHi = Opc == ISD::SRA
4136                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4137                                         DAG.getConstant(VTBits - 1, MVT::i64))
4138                           : DAG.getConstant(0, VT);
4139   SDValue Hi =
4140       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4141
4142   SDValue Ops[2] = { Lo, Hi };
4143   return DAG.getMergeValues(Ops, dl);
4144 }
4145
4146 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4147 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4148 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4149                                                  SelectionDAG &DAG) const {
4150   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4151   EVT VT = Op.getValueType();
4152   unsigned VTBits = VT.getSizeInBits();
4153   SDLoc dl(Op);
4154   SDValue ShOpLo = Op.getOperand(0);
4155   SDValue ShOpHi = Op.getOperand(1);
4156   SDValue ShAmt = Op.getOperand(2);
4157   SDValue ARMcc;
4158
4159   assert(Op.getOpcode() == ISD::SHL_PARTS);
4160   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4161                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4162   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4163   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4164                                    DAG.getConstant(VTBits, MVT::i64));
4165   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4166   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4167
4168   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4169
4170   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4171                                ISD::SETGE, dl, DAG);
4172   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4173   SDValue Hi =
4174       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4175
4176   // AArch64 shifts of larger than register sizes are wrapped rather than
4177   // clamped, so we can't just emit "lo << a" if a is too big.
4178   SDValue TrueValLo = DAG.getConstant(0, VT);
4179   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4180   SDValue Lo =
4181       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4182
4183   SDValue Ops[2] = { Lo, Hi };
4184   return DAG.getMergeValues(Ops, dl);
4185 }
4186
4187 bool AArch64TargetLowering::isOffsetFoldingLegal(
4188     const GlobalAddressSDNode *GA) const {
4189   // The AArch64 target doesn't support folding offsets into global addresses.
4190   return false;
4191 }
4192
4193 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4194   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4195   // FIXME: We should be able to handle f128 as well with a clever lowering.
4196   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4197     return true;
4198
4199   if (VT == MVT::f64)
4200     return AArch64_AM::getFP64Imm(Imm) != -1;
4201   else if (VT == MVT::f32)
4202     return AArch64_AM::getFP32Imm(Imm) != -1;
4203   return false;
4204 }
4205
4206 //===----------------------------------------------------------------------===//
4207 //                          AArch64 Optimization Hooks
4208 //===----------------------------------------------------------------------===//
4209
4210 //===----------------------------------------------------------------------===//
4211 //                          AArch64 Inline Assembly Support
4212 //===----------------------------------------------------------------------===//
4213
4214 // Table of Constraints
4215 // TODO: This is the current set of constraints supported by ARM for the
4216 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4217 //
4218 // r - A general register
4219 // w - An FP/SIMD register of some size in the range v0-v31
4220 // x - An FP/SIMD register of some size in the range v0-v15
4221 // I - Constant that can be used with an ADD instruction
4222 // J - Constant that can be used with a SUB instruction
4223 // K - Constant that can be used with a 32-bit logical instruction
4224 // L - Constant that can be used with a 64-bit logical instruction
4225 // M - Constant that can be used as a 32-bit MOV immediate
4226 // N - Constant that can be used as a 64-bit MOV immediate
4227 // Q - A memory reference with base register and no offset
4228 // S - A symbolic address
4229 // Y - Floating point constant zero
4230 // Z - Integer constant zero
4231 //
4232 //   Note that general register operands will be output using their 64-bit x
4233 // register name, whatever the size of the variable, unless the asm operand
4234 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4235 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4236 // %q modifier.
4237
4238 /// getConstraintType - Given a constraint letter, return the type of
4239 /// constraint it is for this target.
4240 AArch64TargetLowering::ConstraintType
4241 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4242   if (Constraint.size() == 1) {
4243     switch (Constraint[0]) {
4244     default:
4245       break;
4246     case 'z':
4247       return C_Other;
4248     case 'x':
4249     case 'w':
4250       return C_RegisterClass;
4251     // An address with a single base register. Due to the way we
4252     // currently handle addresses it is the same as 'r'.
4253     case 'Q':
4254       return C_Memory;
4255     }
4256   }
4257   return TargetLowering::getConstraintType(Constraint);
4258 }
4259
4260 /// Examine constraint type and operand type and determine a weight value.
4261 /// This object must already have been set up with the operand type
4262 /// and the current alternative constraint selected.
4263 TargetLowering::ConstraintWeight
4264 AArch64TargetLowering::getSingleConstraintMatchWeight(
4265     AsmOperandInfo &info, const char *constraint) const {
4266   ConstraintWeight weight = CW_Invalid;
4267   Value *CallOperandVal = info.CallOperandVal;
4268   // If we don't have a value, we can't do a match,
4269   // but allow it at the lowest weight.
4270   if (!CallOperandVal)
4271     return CW_Default;
4272   Type *type = CallOperandVal->getType();
4273   // Look at the constraint type.
4274   switch (*constraint) {
4275   default:
4276     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4277     break;
4278   case 'x':
4279   case 'w':
4280     if (type->isFloatingPointTy() || type->isVectorTy())
4281       weight = CW_Register;
4282     break;
4283   case 'z':
4284     weight = CW_Constant;
4285     break;
4286   }
4287   return weight;
4288 }
4289
4290 std::pair<unsigned, const TargetRegisterClass *>
4291 AArch64TargetLowering::getRegForInlineAsmConstraint(
4292     const std::string &Constraint, MVT VT) const {
4293   if (Constraint.size() == 1) {
4294     switch (Constraint[0]) {
4295     case 'r':
4296       if (VT.getSizeInBits() == 64)
4297         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4298       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4299     case 'w':
4300       if (VT == MVT::f32)
4301         return std::make_pair(0U, &AArch64::FPR32RegClass);
4302       if (VT.getSizeInBits() == 64)
4303         return std::make_pair(0U, &AArch64::FPR64RegClass);
4304       if (VT.getSizeInBits() == 128)
4305         return std::make_pair(0U, &AArch64::FPR128RegClass);
4306       break;
4307     // The instructions that this constraint is designed for can
4308     // only take 128-bit registers so just use that regclass.
4309     case 'x':
4310       if (VT.getSizeInBits() == 128)
4311         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4312       break;
4313     }
4314   }
4315   if (StringRef("{cc}").equals_lower(Constraint))
4316     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4317
4318   // Use the default implementation in TargetLowering to convert the register
4319   // constraint into a member of a register class.
4320   std::pair<unsigned, const TargetRegisterClass *> Res;
4321   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4322
4323   // Not found as a standard register?
4324   if (!Res.second) {
4325     unsigned Size = Constraint.size();
4326     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4327         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4328       const std::string Reg =
4329           std::string(&Constraint[2], &Constraint[Size - 1]);
4330       int RegNo = atoi(Reg.c_str());
4331       if (RegNo >= 0 && RegNo <= 31) {
4332         // v0 - v31 are aliases of q0 - q31.
4333         // By default we'll emit v0-v31 for this unless there's a modifier where
4334         // we'll emit the correct register as well.
4335         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4336         Res.second = &AArch64::FPR128RegClass;
4337       }
4338     }
4339   }
4340
4341   return Res;
4342 }
4343
4344 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4345 /// vector.  If it is invalid, don't add anything to Ops.
4346 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4347     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4348     SelectionDAG &DAG) const {
4349   SDValue Result;
4350
4351   // Currently only support length 1 constraints.
4352   if (Constraint.length() != 1)
4353     return;
4354
4355   char ConstraintLetter = Constraint[0];
4356   switch (ConstraintLetter) {
4357   default:
4358     break;
4359
4360   // This set of constraints deal with valid constants for various instructions.
4361   // Validate and return a target constant for them if we can.
4362   case 'z': {
4363     // 'z' maps to xzr or wzr so it needs an input of 0.
4364     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4365     if (!C || C->getZExtValue() != 0)
4366       return;
4367
4368     if (Op.getValueType() == MVT::i64)
4369       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4370     else
4371       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4372     break;
4373   }
4374
4375   case 'I':
4376   case 'J':
4377   case 'K':
4378   case 'L':
4379   case 'M':
4380   case 'N':
4381     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4382     if (!C)
4383       return;
4384
4385     // Grab the value and do some validation.
4386     uint64_t CVal = C->getZExtValue();
4387     switch (ConstraintLetter) {
4388     // The I constraint applies only to simple ADD or SUB immediate operands:
4389     // i.e. 0 to 4095 with optional shift by 12
4390     // The J constraint applies only to ADD or SUB immediates that would be
4391     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4392     // instruction [or vice versa], in other words -1 to -4095 with optional
4393     // left shift by 12.
4394     case 'I':
4395       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4396         break;
4397       return;
4398     case 'J': {
4399       uint64_t NVal = -C->getSExtValue();
4400       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4401         CVal = C->getSExtValue();
4402         break;
4403       }
4404       return;
4405     }
4406     // The K and L constraints apply *only* to logical immediates, including
4407     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4408     // been removed and MOV should be used). So these constraints have to
4409     // distinguish between bit patterns that are valid 32-bit or 64-bit
4410     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4411     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4412     // versa.
4413     case 'K':
4414       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4415         break;
4416       return;
4417     case 'L':
4418       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4419         break;
4420       return;
4421     // The M and N constraints are a superset of K and L respectively, for use
4422     // with the MOV (immediate) alias. As well as the logical immediates they
4423     // also match 32 or 64-bit immediates that can be loaded either using a
4424     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4425     // (M) or 64-bit 0x1234000000000000 (N) etc.
4426     // As a note some of this code is liberally stolen from the asm parser.
4427     case 'M': {
4428       if (!isUInt<32>(CVal))
4429         return;
4430       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4431         break;
4432       if ((CVal & 0xFFFF) == CVal)
4433         break;
4434       if ((CVal & 0xFFFF0000ULL) == CVal)
4435         break;
4436       uint64_t NCVal = ~(uint32_t)CVal;
4437       if ((NCVal & 0xFFFFULL) == NCVal)
4438         break;
4439       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4440         break;
4441       return;
4442     }
4443     case 'N': {
4444       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4445         break;
4446       if ((CVal & 0xFFFFULL) == CVal)
4447         break;
4448       if ((CVal & 0xFFFF0000ULL) == CVal)
4449         break;
4450       if ((CVal & 0xFFFF00000000ULL) == CVal)
4451         break;
4452       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4453         break;
4454       uint64_t NCVal = ~CVal;
4455       if ((NCVal & 0xFFFFULL) == NCVal)
4456         break;
4457       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4458         break;
4459       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4460         break;
4461       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4462         break;
4463       return;
4464     }
4465     default:
4466       return;
4467     }
4468
4469     // All assembler immediates are 64-bit integers.
4470     Result = DAG.getTargetConstant(CVal, MVT::i64);
4471     break;
4472   }
4473
4474   if (Result.getNode()) {
4475     Ops.push_back(Result);
4476     return;
4477   }
4478
4479   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4480 }
4481
4482 //===----------------------------------------------------------------------===//
4483 //                     AArch64 Advanced SIMD Support
4484 //===----------------------------------------------------------------------===//
4485
4486 /// WidenVector - Given a value in the V64 register class, produce the
4487 /// equivalent value in the V128 register class.
4488 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4489   EVT VT = V64Reg.getValueType();
4490   unsigned NarrowSize = VT.getVectorNumElements();
4491   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4492   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4493   SDLoc DL(V64Reg);
4494
4495   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4496                      V64Reg, DAG.getConstant(0, MVT::i32));
4497 }
4498
4499 /// getExtFactor - Determine the adjustment factor for the position when
4500 /// generating an "extract from vector registers" instruction.
4501 static unsigned getExtFactor(SDValue &V) {
4502   EVT EltType = V.getValueType().getVectorElementType();
4503   return EltType.getSizeInBits() / 8;
4504 }
4505
4506 /// NarrowVector - Given a value in the V128 register class, produce the
4507 /// equivalent value in the V64 register class.
4508 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4509   EVT VT = V128Reg.getValueType();
4510   unsigned WideSize = VT.getVectorNumElements();
4511   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4512   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4513   SDLoc DL(V128Reg);
4514
4515   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4516 }
4517
4518 // Gather data to see if the operation can be modelled as a
4519 // shuffle in combination with VEXTs.
4520 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4521                                                   SelectionDAG &DAG) const {
4522   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4523   SDLoc dl(Op);
4524   EVT VT = Op.getValueType();
4525   unsigned NumElts = VT.getVectorNumElements();
4526
4527   struct ShuffleSourceInfo {
4528     SDValue Vec;
4529     unsigned MinElt;
4530     unsigned MaxElt;
4531
4532     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4533     // be compatible with the shuffle we intend to construct. As a result
4534     // ShuffleVec will be some sliding window into the original Vec.
4535     SDValue ShuffleVec;
4536
4537     // Code should guarantee that element i in Vec starts at element "WindowBase
4538     // + i * WindowScale in ShuffleVec".
4539     int WindowBase;
4540     int WindowScale;
4541
4542     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4543     ShuffleSourceInfo(SDValue Vec)
4544         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4545           WindowScale(1) {}
4546   };
4547
4548   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4549   // node.
4550   SmallVector<ShuffleSourceInfo, 2> Sources;
4551   for (unsigned i = 0; i < NumElts; ++i) {
4552     SDValue V = Op.getOperand(i);
4553     if (V.getOpcode() == ISD::UNDEF)
4554       continue;
4555     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4556       // A shuffle can only come from building a vector from various
4557       // elements of other vectors.
4558       return SDValue();
4559     }
4560
4561     // Add this element source to the list if it's not already there.
4562     SDValue SourceVec = V.getOperand(0);
4563     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4564     if (Source == Sources.end())
4565       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4566
4567     // Update the minimum and maximum lane number seen.
4568     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4569     Source->MinElt = std::min(Source->MinElt, EltNo);
4570     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4571   }
4572
4573   // Currently only do something sane when at most two source vectors
4574   // are involved.
4575   if (Sources.size() > 2)
4576     return SDValue();
4577
4578   // Find out the smallest element size among result and two sources, and use
4579   // it as element size to build the shuffle_vector.
4580   EVT SmallestEltTy = VT.getVectorElementType();
4581   for (auto &Source : Sources) {
4582     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4583     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4584       SmallestEltTy = SrcEltTy;
4585     }
4586   }
4587   unsigned ResMultiplier =
4588       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4589   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4590   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4591
4592   // If the source vector is too wide or too narrow, we may nevertheless be able
4593   // to construct a compatible shuffle either by concatenating it with UNDEF or
4594   // extracting a suitable range of elements.
4595   for (auto &Src : Sources) {
4596     EVT SrcVT = Src.ShuffleVec.getValueType();
4597
4598     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4599       continue;
4600
4601     // This stage of the search produces a source with the same element type as
4602     // the original, but with a total width matching the BUILD_VECTOR output.
4603     EVT EltVT = SrcVT.getVectorElementType();
4604     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4605     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4606
4607     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4608       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4609       // We can pad out the smaller vector for free, so if it's part of a
4610       // shuffle...
4611       Src.ShuffleVec =
4612           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4613                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4614       continue;
4615     }
4616
4617     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4618
4619     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4620       // Span too large for a VEXT to cope
4621       return SDValue();
4622     }
4623
4624     if (Src.MinElt >= NumSrcElts) {
4625       // The extraction can just take the second half
4626       Src.ShuffleVec =
4627           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4628                       DAG.getConstant(NumSrcElts, MVT::i64));
4629       Src.WindowBase = -NumSrcElts;
4630     } else if (Src.MaxElt < NumSrcElts) {
4631       // The extraction can just take the first half
4632       Src.ShuffleVec =
4633           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4634                       DAG.getConstant(0, MVT::i64));
4635     } else {
4636       // An actual VEXT is needed
4637       SDValue VEXTSrc1 =
4638           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4639                       DAG.getConstant(0, MVT::i64));
4640       SDValue VEXTSrc2 =
4641           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4642                       DAG.getConstant(NumSrcElts, MVT::i64));
4643       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4644
4645       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4646                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4647       Src.WindowBase = -Src.MinElt;
4648     }
4649   }
4650
4651   // Another possible incompatibility occurs from the vector element types. We
4652   // can fix this by bitcasting the source vectors to the same type we intend
4653   // for the shuffle.
4654   for (auto &Src : Sources) {
4655     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4656     if (SrcEltTy == SmallestEltTy)
4657       continue;
4658     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4659     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4660     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4661     Src.WindowBase *= Src.WindowScale;
4662   }
4663
4664   // Final sanity check before we try to actually produce a shuffle.
4665   DEBUG(
4666     for (auto Src : Sources)
4667       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4668   );
4669
4670   // The stars all align, our next step is to produce the mask for the shuffle.
4671   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4672   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4673   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4674     SDValue Entry = Op.getOperand(i);
4675     if (Entry.getOpcode() == ISD::UNDEF)
4676       continue;
4677
4678     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4679     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4680
4681     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4682     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4683     // segment.
4684     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4685     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4686                                VT.getVectorElementType().getSizeInBits());
4687     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4688
4689     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4690     // starting at the appropriate offset.
4691     int *LaneMask = &Mask[i * ResMultiplier];
4692
4693     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4694     ExtractBase += NumElts * (Src - Sources.begin());
4695     for (int j = 0; j < LanesDefined; ++j)
4696       LaneMask[j] = ExtractBase + j;
4697   }
4698
4699   // Final check before we try to produce nonsense...
4700   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4701     return SDValue();
4702
4703   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4704   for (unsigned i = 0; i < Sources.size(); ++i)
4705     ShuffleOps[i] = Sources[i].ShuffleVec;
4706
4707   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4708                                          ShuffleOps[1], &Mask[0]);
4709   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4710 }
4711
4712 // check if an EXT instruction can handle the shuffle mask when the
4713 // vector sources of the shuffle are the same.
4714 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4715   unsigned NumElts = VT.getVectorNumElements();
4716
4717   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4718   if (M[0] < 0)
4719     return false;
4720
4721   Imm = M[0];
4722
4723   // If this is a VEXT shuffle, the immediate value is the index of the first
4724   // element.  The other shuffle indices must be the successive elements after
4725   // the first one.
4726   unsigned ExpectedElt = Imm;
4727   for (unsigned i = 1; i < NumElts; ++i) {
4728     // Increment the expected index.  If it wraps around, just follow it
4729     // back to index zero and keep going.
4730     ++ExpectedElt;
4731     if (ExpectedElt == NumElts)
4732       ExpectedElt = 0;
4733
4734     if (M[i] < 0)
4735       continue; // ignore UNDEF indices
4736     if (ExpectedElt != static_cast<unsigned>(M[i]))
4737       return false;
4738   }
4739
4740   return true;
4741 }
4742
4743 // check if an EXT instruction can handle the shuffle mask when the
4744 // vector sources of the shuffle are different.
4745 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4746                       unsigned &Imm) {
4747   // Look for the first non-undef element.
4748   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4749       [](int Elt) {return Elt >= 0;});
4750
4751   // Benefit form APInt to handle overflow when calculating expected element.
4752   unsigned NumElts = VT.getVectorNumElements();
4753   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4754   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4755   // The following shuffle indices must be the successive elements after the
4756   // first real element.
4757   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4758       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4759   if (FirstWrongElt != M.end())
4760     return false;
4761
4762   // The index of an EXT is the first element if it is not UNDEF.
4763   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4764   // value of the first element.  E.g.
4765   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4766   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4767   // ExpectedElt is the last mask index plus 1.
4768   Imm = ExpectedElt.getZExtValue();
4769
4770   // There are two difference cases requiring to reverse input vectors.
4771   // For example, for vector <4 x i32> we have the following cases,
4772   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4773   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4774   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4775   // to reverse two input vectors.
4776   if (Imm < NumElts)
4777     ReverseEXT = true;
4778   else
4779     Imm -= NumElts;
4780
4781   return true;
4782 }
4783
4784 /// isREVMask - Check if a vector shuffle corresponds to a REV
4785 /// instruction with the specified blocksize.  (The order of the elements
4786 /// within each block of the vector is reversed.)
4787 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4788   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4789          "Only possible block sizes for REV are: 16, 32, 64");
4790
4791   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4792   if (EltSz == 64)
4793     return false;
4794
4795   unsigned NumElts = VT.getVectorNumElements();
4796   unsigned BlockElts = M[0] + 1;
4797   // If the first shuffle index is UNDEF, be optimistic.
4798   if (M[0] < 0)
4799     BlockElts = BlockSize / EltSz;
4800
4801   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4802     return false;
4803
4804   for (unsigned i = 0; i < NumElts; ++i) {
4805     if (M[i] < 0)
4806       continue; // ignore UNDEF indices
4807     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4808       return false;
4809   }
4810
4811   return true;
4812 }
4813
4814 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4815   unsigned NumElts = VT.getVectorNumElements();
4816   WhichResult = (M[0] == 0 ? 0 : 1);
4817   unsigned Idx = WhichResult * NumElts / 2;
4818   for (unsigned i = 0; i != NumElts; i += 2) {
4819     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4820         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4821       return false;
4822     Idx += 1;
4823   }
4824
4825   return true;
4826 }
4827
4828 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4829   unsigned NumElts = VT.getVectorNumElements();
4830   WhichResult = (M[0] == 0 ? 0 : 1);
4831   for (unsigned i = 0; i != NumElts; ++i) {
4832     if (M[i] < 0)
4833       continue; // ignore UNDEF indices
4834     if ((unsigned)M[i] != 2 * i + WhichResult)
4835       return false;
4836   }
4837
4838   return true;
4839 }
4840
4841 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4842   unsigned NumElts = VT.getVectorNumElements();
4843   WhichResult = (M[0] == 0 ? 0 : 1);
4844   for (unsigned i = 0; i < NumElts; i += 2) {
4845     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4846         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4847       return false;
4848   }
4849   return true;
4850 }
4851
4852 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4853 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4854 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4855 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4856   unsigned NumElts = VT.getVectorNumElements();
4857   WhichResult = (M[0] == 0 ? 0 : 1);
4858   unsigned Idx = WhichResult * NumElts / 2;
4859   for (unsigned i = 0; i != NumElts; i += 2) {
4860     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4861         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4862       return false;
4863     Idx += 1;
4864   }
4865
4866   return true;
4867 }
4868
4869 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4870 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4871 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4872 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4873   unsigned Half = VT.getVectorNumElements() / 2;
4874   WhichResult = (M[0] == 0 ? 0 : 1);
4875   for (unsigned j = 0; j != 2; ++j) {
4876     unsigned Idx = WhichResult;
4877     for (unsigned i = 0; i != Half; ++i) {
4878       int MIdx = M[i + j * Half];
4879       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4880         return false;
4881       Idx += 2;
4882     }
4883   }
4884
4885   return true;
4886 }
4887
4888 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4889 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4890 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4891 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4892   unsigned NumElts = VT.getVectorNumElements();
4893   WhichResult = (M[0] == 0 ? 0 : 1);
4894   for (unsigned i = 0; i < NumElts; i += 2) {
4895     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4896         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4897       return false;
4898   }
4899   return true;
4900 }
4901
4902 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4903                       bool &DstIsLeft, int &Anomaly) {
4904   if (M.size() != static_cast<size_t>(NumInputElements))
4905     return false;
4906
4907   int NumLHSMatch = 0, NumRHSMatch = 0;
4908   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4909
4910   for (int i = 0; i < NumInputElements; ++i) {
4911     if (M[i] == -1) {
4912       ++NumLHSMatch;
4913       ++NumRHSMatch;
4914       continue;
4915     }
4916
4917     if (M[i] == i)
4918       ++NumLHSMatch;
4919     else
4920       LastLHSMismatch = i;
4921
4922     if (M[i] == i + NumInputElements)
4923       ++NumRHSMatch;
4924     else
4925       LastRHSMismatch = i;
4926   }
4927
4928   if (NumLHSMatch == NumInputElements - 1) {
4929     DstIsLeft = true;
4930     Anomaly = LastLHSMismatch;
4931     return true;
4932   } else if (NumRHSMatch == NumInputElements - 1) {
4933     DstIsLeft = false;
4934     Anomaly = LastRHSMismatch;
4935     return true;
4936   }
4937
4938   return false;
4939 }
4940
4941 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4942   if (VT.getSizeInBits() != 128)
4943     return false;
4944
4945   unsigned NumElts = VT.getVectorNumElements();
4946
4947   for (int I = 0, E = NumElts / 2; I != E; I++) {
4948     if (Mask[I] != I)
4949       return false;
4950   }
4951
4952   int Offset = NumElts / 2;
4953   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4954     if (Mask[I] != I + SplitLHS * Offset)
4955       return false;
4956   }
4957
4958   return true;
4959 }
4960
4961 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4962   SDLoc DL(Op);
4963   EVT VT = Op.getValueType();
4964   SDValue V0 = Op.getOperand(0);
4965   SDValue V1 = Op.getOperand(1);
4966   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4967
4968   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4969       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4970     return SDValue();
4971
4972   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4973
4974   if (!isConcatMask(Mask, VT, SplitV0))
4975     return SDValue();
4976
4977   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4978                                 VT.getVectorNumElements() / 2);
4979   if (SplitV0) {
4980     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4981                      DAG.getConstant(0, MVT::i64));
4982   }
4983   if (V1.getValueType().getSizeInBits() == 128) {
4984     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4985                      DAG.getConstant(0, MVT::i64));
4986   }
4987   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4988 }
4989
4990 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4991 /// the specified operations to build the shuffle.
4992 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4993                                       SDValue RHS, SelectionDAG &DAG,
4994                                       SDLoc dl) {
4995   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4996   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4997   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4998
4999   enum {
5000     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5001     OP_VREV,
5002     OP_VDUP0,
5003     OP_VDUP1,
5004     OP_VDUP2,
5005     OP_VDUP3,
5006     OP_VEXT1,
5007     OP_VEXT2,
5008     OP_VEXT3,
5009     OP_VUZPL, // VUZP, left result
5010     OP_VUZPR, // VUZP, right result
5011     OP_VZIPL, // VZIP, left result
5012     OP_VZIPR, // VZIP, right result
5013     OP_VTRNL, // VTRN, left result
5014     OP_VTRNR  // VTRN, right result
5015   };
5016
5017   if (OpNum == OP_COPY) {
5018     if (LHSID == (1 * 9 + 2) * 9 + 3)
5019       return LHS;
5020     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5021     return RHS;
5022   }
5023
5024   SDValue OpLHS, OpRHS;
5025   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5026   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5027   EVT VT = OpLHS.getValueType();
5028
5029   switch (OpNum) {
5030   default:
5031     llvm_unreachable("Unknown shuffle opcode!");
5032   case OP_VREV:
5033     // VREV divides the vector in half and swaps within the half.
5034     if (VT.getVectorElementType() == MVT::i32 ||
5035         VT.getVectorElementType() == MVT::f32)
5036       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5037     // vrev <4 x i16> -> REV32
5038     if (VT.getVectorElementType() == MVT::i16 ||
5039         VT.getVectorElementType() == MVT::f16)
5040       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5041     // vrev <4 x i8> -> REV16
5042     assert(VT.getVectorElementType() == MVT::i8);
5043     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5044   case OP_VDUP0:
5045   case OP_VDUP1:
5046   case OP_VDUP2:
5047   case OP_VDUP3: {
5048     EVT EltTy = VT.getVectorElementType();
5049     unsigned Opcode;
5050     if (EltTy == MVT::i8)
5051       Opcode = AArch64ISD::DUPLANE8;
5052     else if (EltTy == MVT::i16)
5053       Opcode = AArch64ISD::DUPLANE16;
5054     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5055       Opcode = AArch64ISD::DUPLANE32;
5056     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5057       Opcode = AArch64ISD::DUPLANE64;
5058     else
5059       llvm_unreachable("Invalid vector element type?");
5060
5061     if (VT.getSizeInBits() == 64)
5062       OpLHS = WidenVector(OpLHS, DAG);
5063     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5064     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5065   }
5066   case OP_VEXT1:
5067   case OP_VEXT2:
5068   case OP_VEXT3: {
5069     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5070     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5071                        DAG.getConstant(Imm, MVT::i32));
5072   }
5073   case OP_VUZPL:
5074     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5075                        OpRHS);
5076   case OP_VUZPR:
5077     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5078                        OpRHS);
5079   case OP_VZIPL:
5080     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5081                        OpRHS);
5082   case OP_VZIPR:
5083     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5084                        OpRHS);
5085   case OP_VTRNL:
5086     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5087                        OpRHS);
5088   case OP_VTRNR:
5089     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5090                        OpRHS);
5091   }
5092 }
5093
5094 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5095                            SelectionDAG &DAG) {
5096   // Check to see if we can use the TBL instruction.
5097   SDValue V1 = Op.getOperand(0);
5098   SDValue V2 = Op.getOperand(1);
5099   SDLoc DL(Op);
5100
5101   EVT EltVT = Op.getValueType().getVectorElementType();
5102   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5103
5104   SmallVector<SDValue, 8> TBLMask;
5105   for (int Val : ShuffleMask) {
5106     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5107       unsigned Offset = Byte + Val * BytesPerElt;
5108       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5109     }
5110   }
5111
5112   MVT IndexVT = MVT::v8i8;
5113   unsigned IndexLen = 8;
5114   if (Op.getValueType().getSizeInBits() == 128) {
5115     IndexVT = MVT::v16i8;
5116     IndexLen = 16;
5117   }
5118
5119   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5120   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5121
5122   SDValue Shuffle;
5123   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5124     if (IndexLen == 8)
5125       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5126     Shuffle = DAG.getNode(
5127         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5128         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5129         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5130                     makeArrayRef(TBLMask.data(), IndexLen)));
5131   } else {
5132     if (IndexLen == 8) {
5133       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5134       Shuffle = DAG.getNode(
5135           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5136           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5137           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5138                       makeArrayRef(TBLMask.data(), IndexLen)));
5139     } else {
5140       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5141       // cannot currently represent the register constraints on the input
5142       // table registers.
5143       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5144       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5145       //                               &TBLMask[0], IndexLen));
5146       Shuffle = DAG.getNode(
5147           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5148           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5149           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5150                       makeArrayRef(TBLMask.data(), IndexLen)));
5151     }
5152   }
5153   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5154 }
5155
5156 static unsigned getDUPLANEOp(EVT EltType) {
5157   if (EltType == MVT::i8)
5158     return AArch64ISD::DUPLANE8;
5159   if (EltType == MVT::i16 || EltType == MVT::f16)
5160     return AArch64ISD::DUPLANE16;
5161   if (EltType == MVT::i32 || EltType == MVT::f32)
5162     return AArch64ISD::DUPLANE32;
5163   if (EltType == MVT::i64 || EltType == MVT::f64)
5164     return AArch64ISD::DUPLANE64;
5165
5166   llvm_unreachable("Invalid vector element type?");
5167 }
5168
5169 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5170                                                    SelectionDAG &DAG) const {
5171   SDLoc dl(Op);
5172   EVT VT = Op.getValueType();
5173
5174   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5175
5176   // Convert shuffles that are directly supported on NEON to target-specific
5177   // DAG nodes, instead of keeping them as shuffles and matching them again
5178   // during code selection.  This is more efficient and avoids the possibility
5179   // of inconsistencies between legalization and selection.
5180   ArrayRef<int> ShuffleMask = SVN->getMask();
5181
5182   SDValue V1 = Op.getOperand(0);
5183   SDValue V2 = Op.getOperand(1);
5184
5185   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5186                                        V1.getValueType().getSimpleVT())) {
5187     int Lane = SVN->getSplatIndex();
5188     // If this is undef splat, generate it via "just" vdup, if possible.
5189     if (Lane == -1)
5190       Lane = 0;
5191
5192     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5193       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5194                          V1.getOperand(0));
5195     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5196     // constant. If so, we can just reference the lane's definition directly.
5197     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5198         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5199       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5200
5201     // Otherwise, duplicate from the lane of the input vector.
5202     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5203
5204     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5205     // to make a vector of the same size as this SHUFFLE. We can ignore the
5206     // extract entirely, and canonicalise the concat using WidenVector.
5207     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5208       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5209       V1 = V1.getOperand(0);
5210     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5211       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5212       Lane -= Idx * VT.getVectorNumElements() / 2;
5213       V1 = WidenVector(V1.getOperand(Idx), DAG);
5214     } else if (VT.getSizeInBits() == 64)
5215       V1 = WidenVector(V1, DAG);
5216
5217     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5218   }
5219
5220   if (isREVMask(ShuffleMask, VT, 64))
5221     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5222   if (isREVMask(ShuffleMask, VT, 32))
5223     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5224   if (isREVMask(ShuffleMask, VT, 16))
5225     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5226
5227   bool ReverseEXT = false;
5228   unsigned Imm;
5229   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5230     if (ReverseEXT)
5231       std::swap(V1, V2);
5232     Imm *= getExtFactor(V1);
5233     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5234                        DAG.getConstant(Imm, MVT::i32));
5235   } else if (V2->getOpcode() == ISD::UNDEF &&
5236              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5237     Imm *= getExtFactor(V1);
5238     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5239                        DAG.getConstant(Imm, MVT::i32));
5240   }
5241
5242   unsigned WhichResult;
5243   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5244     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5245     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5246   }
5247   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5248     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5249     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5250   }
5251   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5252     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5253     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5254   }
5255
5256   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5257     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5258     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5259   }
5260   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5261     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5262     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5263   }
5264   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5265     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5266     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5267   }
5268
5269   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5270   if (Concat.getNode())
5271     return Concat;
5272
5273   bool DstIsLeft;
5274   int Anomaly;
5275   int NumInputElements = V1.getValueType().getVectorNumElements();
5276   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5277     SDValue DstVec = DstIsLeft ? V1 : V2;
5278     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5279
5280     SDValue SrcVec = V1;
5281     int SrcLane = ShuffleMask[Anomaly];
5282     if (SrcLane >= NumInputElements) {
5283       SrcVec = V2;
5284       SrcLane -= VT.getVectorNumElements();
5285     }
5286     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5287
5288     EVT ScalarVT = VT.getVectorElementType();
5289
5290     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5291       ScalarVT = MVT::i32;
5292
5293     return DAG.getNode(
5294         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5295         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5296         DstLaneV);
5297   }
5298
5299   // If the shuffle is not directly supported and it has 4 elements, use
5300   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5301   unsigned NumElts = VT.getVectorNumElements();
5302   if (NumElts == 4) {
5303     unsigned PFIndexes[4];
5304     for (unsigned i = 0; i != 4; ++i) {
5305       if (ShuffleMask[i] < 0)
5306         PFIndexes[i] = 8;
5307       else
5308         PFIndexes[i] = ShuffleMask[i];
5309     }
5310
5311     // Compute the index in the perfect shuffle table.
5312     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5313                             PFIndexes[2] * 9 + PFIndexes[3];
5314     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5315     unsigned Cost = (PFEntry >> 30);
5316
5317     if (Cost <= 4)
5318       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5319   }
5320
5321   return GenerateTBL(Op, ShuffleMask, DAG);
5322 }
5323
5324 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5325                                APInt &UndefBits) {
5326   EVT VT = BVN->getValueType(0);
5327   APInt SplatBits, SplatUndef;
5328   unsigned SplatBitSize;
5329   bool HasAnyUndefs;
5330   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5331     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5332
5333     for (unsigned i = 0; i < NumSplats; ++i) {
5334       CnstBits <<= SplatBitSize;
5335       UndefBits <<= SplatBitSize;
5336       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5337       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5338     }
5339
5340     return true;
5341   }
5342
5343   return false;
5344 }
5345
5346 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5347                                               SelectionDAG &DAG) const {
5348   BuildVectorSDNode *BVN =
5349       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5350   SDValue LHS = Op.getOperand(0);
5351   SDLoc dl(Op);
5352   EVT VT = Op.getValueType();
5353
5354   if (!BVN)
5355     return Op;
5356
5357   APInt CnstBits(VT.getSizeInBits(), 0);
5358   APInt UndefBits(VT.getSizeInBits(), 0);
5359   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5360     // We only have BIC vector immediate instruction, which is and-not.
5361     CnstBits = ~CnstBits;
5362
5363     // We make use of a little bit of goto ickiness in order to avoid having to
5364     // duplicate the immediate matching logic for the undef toggled case.
5365     bool SecondTry = false;
5366   AttemptModImm:
5367
5368     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5369       CnstBits = CnstBits.zextOrTrunc(64);
5370       uint64_t CnstVal = CnstBits.getZExtValue();
5371
5372       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5373         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5374         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5375         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5376                                   DAG.getConstant(CnstVal, MVT::i32),
5377                                   DAG.getConstant(0, MVT::i32));
5378         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5379       }
5380
5381       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5382         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5383         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5384         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5385                                   DAG.getConstant(CnstVal, MVT::i32),
5386                                   DAG.getConstant(8, MVT::i32));
5387         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5388       }
5389
5390       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5391         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5392         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5393         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5394                                   DAG.getConstant(CnstVal, MVT::i32),
5395                                   DAG.getConstant(16, MVT::i32));
5396         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5397       }
5398
5399       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5400         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5401         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5402         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5403                                   DAG.getConstant(CnstVal, MVT::i32),
5404                                   DAG.getConstant(24, MVT::i32));
5405         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5406       }
5407
5408       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5409         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5410         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5411         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5412                                   DAG.getConstant(CnstVal, MVT::i32),
5413                                   DAG.getConstant(0, MVT::i32));
5414         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5415       }
5416
5417       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5418         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5419         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5420         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5421                                   DAG.getConstant(CnstVal, MVT::i32),
5422                                   DAG.getConstant(8, MVT::i32));
5423         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5424       }
5425     }
5426
5427     if (SecondTry)
5428       goto FailedModImm;
5429     SecondTry = true;
5430     CnstBits = ~UndefBits;
5431     goto AttemptModImm;
5432   }
5433
5434 // We can always fall back to a non-immediate AND.
5435 FailedModImm:
5436   return Op;
5437 }
5438
5439 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5440 // consists of only the same constant int value, returned in reference arg
5441 // ConstVal
5442 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5443                                      uint64_t &ConstVal) {
5444   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5445   if (!Bvec)
5446     return false;
5447   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5448   if (!FirstElt)
5449     return false;
5450   EVT VT = Bvec->getValueType(0);
5451   unsigned NumElts = VT.getVectorNumElements();
5452   for (unsigned i = 1; i < NumElts; ++i)
5453     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5454       return false;
5455   ConstVal = FirstElt->getZExtValue();
5456   return true;
5457 }
5458
5459 static unsigned getIntrinsicID(const SDNode *N) {
5460   unsigned Opcode = N->getOpcode();
5461   switch (Opcode) {
5462   default:
5463     return Intrinsic::not_intrinsic;
5464   case ISD::INTRINSIC_WO_CHAIN: {
5465     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5466     if (IID < Intrinsic::num_intrinsics)
5467       return IID;
5468     return Intrinsic::not_intrinsic;
5469   }
5470   }
5471 }
5472
5473 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5474 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5475 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5476 // Also, logical shift right -> sri, with the same structure.
5477 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5478   EVT VT = N->getValueType(0);
5479
5480   if (!VT.isVector())
5481     return SDValue();
5482
5483   SDLoc DL(N);
5484
5485   // Is the first op an AND?
5486   const SDValue And = N->getOperand(0);
5487   if (And.getOpcode() != ISD::AND)
5488     return SDValue();
5489
5490   // Is the second op an shl or lshr?
5491   SDValue Shift = N->getOperand(1);
5492   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5493   // or AArch64ISD::VLSHR vector, #shift
5494   unsigned ShiftOpc = Shift.getOpcode();
5495   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5496     return SDValue();
5497   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5498
5499   // Is the shift amount constant?
5500   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5501   if (!C2node)
5502     return SDValue();
5503
5504   // Is the and mask vector all constant?
5505   uint64_t C1;
5506   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5507     return SDValue();
5508
5509   // Is C1 == ~C2, taking into account how much one can shift elements of a
5510   // particular size?
5511   uint64_t C2 = C2node->getZExtValue();
5512   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5513   if (C2 > ElemSizeInBits)
5514     return SDValue();
5515   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5516   if ((C1 & ElemMask) != (~C2 & ElemMask))
5517     return SDValue();
5518
5519   SDValue X = And.getOperand(0);
5520   SDValue Y = Shift.getOperand(0);
5521
5522   unsigned Intrin =
5523       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5524   SDValue ResultSLI =
5525       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5526                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5527
5528   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5529   DEBUG(N->dump(&DAG));
5530   DEBUG(dbgs() << "into: \n");
5531   DEBUG(ResultSLI->dump(&DAG));
5532
5533   ++NumShiftInserts;
5534   return ResultSLI;
5535 }
5536
5537 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5538                                              SelectionDAG &DAG) const {
5539   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5540   if (EnableAArch64SlrGeneration) {
5541     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5542     if (Res.getNode())
5543       return Res;
5544   }
5545
5546   BuildVectorSDNode *BVN =
5547       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5548   SDValue LHS = Op.getOperand(1);
5549   SDLoc dl(Op);
5550   EVT VT = Op.getValueType();
5551
5552   // OR commutes, so try swapping the operands.
5553   if (!BVN) {
5554     LHS = Op.getOperand(0);
5555     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5556   }
5557   if (!BVN)
5558     return Op;
5559
5560   APInt CnstBits(VT.getSizeInBits(), 0);
5561   APInt UndefBits(VT.getSizeInBits(), 0);
5562   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5563     // We make use of a little bit of goto ickiness in order to avoid having to
5564     // duplicate the immediate matching logic for the undef toggled case.
5565     bool SecondTry = false;
5566   AttemptModImm:
5567
5568     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5569       CnstBits = CnstBits.zextOrTrunc(64);
5570       uint64_t CnstVal = CnstBits.getZExtValue();
5571
5572       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5573         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5574         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5575         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5576                                   DAG.getConstant(CnstVal, MVT::i32),
5577                                   DAG.getConstant(0, MVT::i32));
5578         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5579       }
5580
5581       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5582         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5583         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5584         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5585                                   DAG.getConstant(CnstVal, MVT::i32),
5586                                   DAG.getConstant(8, MVT::i32));
5587         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5588       }
5589
5590       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5591         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5592         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5593         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5594                                   DAG.getConstant(CnstVal, MVT::i32),
5595                                   DAG.getConstant(16, MVT::i32));
5596         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5597       }
5598
5599       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5600         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5601         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5602         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5603                                   DAG.getConstant(CnstVal, MVT::i32),
5604                                   DAG.getConstant(24, MVT::i32));
5605         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5606       }
5607
5608       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5609         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5610         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5611         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5612                                   DAG.getConstant(CnstVal, MVT::i32),
5613                                   DAG.getConstant(0, MVT::i32));
5614         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5615       }
5616
5617       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5618         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5619         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5620         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5621                                   DAG.getConstant(CnstVal, MVT::i32),
5622                                   DAG.getConstant(8, MVT::i32));
5623         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5624       }
5625     }
5626
5627     if (SecondTry)
5628       goto FailedModImm;
5629     SecondTry = true;
5630     CnstBits = UndefBits;
5631     goto AttemptModImm;
5632   }
5633
5634 // We can always fall back to a non-immediate OR.
5635 FailedModImm:
5636   return Op;
5637 }
5638
5639 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5640 // be truncated to fit element width.
5641 static SDValue NormalizeBuildVector(SDValue Op,
5642                                     SelectionDAG &DAG) {
5643   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5644   SDLoc dl(Op);
5645   EVT VT = Op.getValueType();
5646   EVT EltTy= VT.getVectorElementType();
5647
5648   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5649     return Op;
5650
5651   SmallVector<SDValue, 16> Ops;
5652   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5653     SDValue Lane = Op.getOperand(I);
5654     if (Lane.getOpcode() == ISD::Constant) {
5655       APInt LowBits(EltTy.getSizeInBits(),
5656                     cast<ConstantSDNode>(Lane)->getZExtValue());
5657       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5658     }
5659     Ops.push_back(Lane);
5660   }
5661   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5662 }
5663
5664 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5665                                                  SelectionDAG &DAG) const {
5666   SDLoc dl(Op);
5667   EVT VT = Op.getValueType();
5668   Op = NormalizeBuildVector(Op, DAG);
5669   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5670
5671   APInt CnstBits(VT.getSizeInBits(), 0);
5672   APInt UndefBits(VT.getSizeInBits(), 0);
5673   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5674     // We make use of a little bit of goto ickiness in order to avoid having to
5675     // duplicate the immediate matching logic for the undef toggled case.
5676     bool SecondTry = false;
5677   AttemptModImm:
5678
5679     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5680       CnstBits = CnstBits.zextOrTrunc(64);
5681       uint64_t CnstVal = CnstBits.getZExtValue();
5682
5683       // Certain magic vector constants (used to express things like NOT
5684       // and NEG) are passed through unmodified.  This allows codegen patterns
5685       // for these operations to match.  Special-purpose patterns will lower
5686       // these immediates to MOVIs if it proves necessary.
5687       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5688         return Op;
5689
5690       // The many faces of MOVI...
5691       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5692         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5693         if (VT.getSizeInBits() == 128) {
5694           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5695                                     DAG.getConstant(CnstVal, MVT::i32));
5696           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5697         }
5698
5699         // Support the V64 version via subregister insertion.
5700         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5701                                   DAG.getConstant(CnstVal, MVT::i32));
5702         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5703       }
5704
5705       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5706         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5707         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5708         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5709                                   DAG.getConstant(CnstVal, MVT::i32),
5710                                   DAG.getConstant(0, MVT::i32));
5711         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5712       }
5713
5714       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5715         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5716         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5717         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5718                                   DAG.getConstant(CnstVal, MVT::i32),
5719                                   DAG.getConstant(8, MVT::i32));
5720         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5721       }
5722
5723       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5724         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5725         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5726         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5727                                   DAG.getConstant(CnstVal, MVT::i32),
5728                                   DAG.getConstant(16, MVT::i32));
5729         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5730       }
5731
5732       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5733         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5734         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5735         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5736                                   DAG.getConstant(CnstVal, MVT::i32),
5737                                   DAG.getConstant(24, MVT::i32));
5738         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5739       }
5740
5741       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5742         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5743         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5744         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5745                                   DAG.getConstant(CnstVal, MVT::i32),
5746                                   DAG.getConstant(0, MVT::i32));
5747         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5748       }
5749
5750       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5751         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5752         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5753         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5754                                   DAG.getConstant(CnstVal, MVT::i32),
5755                                   DAG.getConstant(8, MVT::i32));
5756         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5757       }
5758
5759       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5760         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5761         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5762         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5763                                   DAG.getConstant(CnstVal, MVT::i32),
5764                                   DAG.getConstant(264, MVT::i32));
5765         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5766       }
5767
5768       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5769         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5770         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5771         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5772                                   DAG.getConstant(CnstVal, MVT::i32),
5773                                   DAG.getConstant(272, MVT::i32));
5774         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5775       }
5776
5777       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5778         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5779         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5780         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5781                                   DAG.getConstant(CnstVal, MVT::i32));
5782         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5783       }
5784
5785       // The few faces of FMOV...
5786       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5787         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5788         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5789         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5790                                   DAG.getConstant(CnstVal, MVT::i32));
5791         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5792       }
5793
5794       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5795           VT.getSizeInBits() == 128) {
5796         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5797         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5798                                   DAG.getConstant(CnstVal, MVT::i32));
5799         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5800       }
5801
5802       // The many faces of MVNI...
5803       CnstVal = ~CnstVal;
5804       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5805         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5806         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5807         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5808                                   DAG.getConstant(CnstVal, MVT::i32),
5809                                   DAG.getConstant(0, MVT::i32));
5810         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5811       }
5812
5813       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5814         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5815         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5816         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5817                                   DAG.getConstant(CnstVal, MVT::i32),
5818                                   DAG.getConstant(8, MVT::i32));
5819         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5820       }
5821
5822       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5823         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5824         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5825         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5826                                   DAG.getConstant(CnstVal, MVT::i32),
5827                                   DAG.getConstant(16, MVT::i32));
5828         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5829       }
5830
5831       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5832         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5833         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5834         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5835                                   DAG.getConstant(CnstVal, MVT::i32),
5836                                   DAG.getConstant(24, MVT::i32));
5837         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5838       }
5839
5840       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5841         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5842         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5843         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5844                                   DAG.getConstant(CnstVal, MVT::i32),
5845                                   DAG.getConstant(0, MVT::i32));
5846         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5847       }
5848
5849       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5850         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5851         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5852         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5853                                   DAG.getConstant(CnstVal, MVT::i32),
5854                                   DAG.getConstant(8, MVT::i32));
5855         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5856       }
5857
5858       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5859         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5860         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5861         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5862                                   DAG.getConstant(CnstVal, MVT::i32),
5863                                   DAG.getConstant(264, MVT::i32));
5864         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5865       }
5866
5867       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5868         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5869         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5870         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5871                                   DAG.getConstant(CnstVal, MVT::i32),
5872                                   DAG.getConstant(272, MVT::i32));
5873         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5874       }
5875     }
5876
5877     if (SecondTry)
5878       goto FailedModImm;
5879     SecondTry = true;
5880     CnstBits = UndefBits;
5881     goto AttemptModImm;
5882   }
5883 FailedModImm:
5884
5885   // Scan through the operands to find some interesting properties we can
5886   // exploit:
5887   //   1) If only one value is used, we can use a DUP, or
5888   //   2) if only the low element is not undef, we can just insert that, or
5889   //   3) if only one constant value is used (w/ some non-constant lanes),
5890   //      we can splat the constant value into the whole vector then fill
5891   //      in the non-constant lanes.
5892   //   4) FIXME: If different constant values are used, but we can intelligently
5893   //             select the values we'll be overwriting for the non-constant
5894   //             lanes such that we can directly materialize the vector
5895   //             some other way (MOVI, e.g.), we can be sneaky.
5896   unsigned NumElts = VT.getVectorNumElements();
5897   bool isOnlyLowElement = true;
5898   bool usesOnlyOneValue = true;
5899   bool usesOnlyOneConstantValue = true;
5900   bool isConstant = true;
5901   unsigned NumConstantLanes = 0;
5902   SDValue Value;
5903   SDValue ConstantValue;
5904   for (unsigned i = 0; i < NumElts; ++i) {
5905     SDValue V = Op.getOperand(i);
5906     if (V.getOpcode() == ISD::UNDEF)
5907       continue;
5908     if (i > 0)
5909       isOnlyLowElement = false;
5910     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5911       isConstant = false;
5912
5913     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5914       ++NumConstantLanes;
5915       if (!ConstantValue.getNode())
5916         ConstantValue = V;
5917       else if (ConstantValue != V)
5918         usesOnlyOneConstantValue = false;
5919     }
5920
5921     if (!Value.getNode())
5922       Value = V;
5923     else if (V != Value)
5924       usesOnlyOneValue = false;
5925   }
5926
5927   if (!Value.getNode())
5928     return DAG.getUNDEF(VT);
5929
5930   if (isOnlyLowElement)
5931     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5932
5933   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5934   // i32 and try again.
5935   if (usesOnlyOneValue) {
5936     if (!isConstant) {
5937       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5938           Value.getValueType() != VT)
5939         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5940
5941       // This is actually a DUPLANExx operation, which keeps everything vectory.
5942
5943       // DUPLANE works on 128-bit vectors, widen it if necessary.
5944       SDValue Lane = Value.getOperand(1);
5945       Value = Value.getOperand(0);
5946       if (Value.getValueType().getSizeInBits() == 64)
5947         Value = WidenVector(Value, DAG);
5948
5949       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5950       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5951     }
5952
5953     if (VT.getVectorElementType().isFloatingPoint()) {
5954       SmallVector<SDValue, 8> Ops;
5955       MVT NewType =
5956           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5957       for (unsigned i = 0; i < NumElts; ++i)
5958         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5959       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5960       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5961       Val = LowerBUILD_VECTOR(Val, DAG);
5962       if (Val.getNode())
5963         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5964     }
5965   }
5966
5967   // If there was only one constant value used and for more than one lane,
5968   // start by splatting that value, then replace the non-constant lanes. This
5969   // is better than the default, which will perform a separate initialization
5970   // for each lane.
5971   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5972     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5973     // Now insert the non-constant lanes.
5974     for (unsigned i = 0; i < NumElts; ++i) {
5975       SDValue V = Op.getOperand(i);
5976       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5977       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5978         // Note that type legalization likely mucked about with the VT of the
5979         // source operand, so we may have to convert it here before inserting.
5980         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5981       }
5982     }
5983     return Val;
5984   }
5985
5986   // If all elements are constants and the case above didn't get hit, fall back
5987   // to the default expansion, which will generate a load from the constant
5988   // pool.
5989   if (isConstant)
5990     return SDValue();
5991
5992   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5993   if (NumElts >= 4) {
5994     SDValue shuffle = ReconstructShuffle(Op, DAG);
5995     if (shuffle != SDValue())
5996       return shuffle;
5997   }
5998
5999   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6000   // know the default expansion would otherwise fall back on something even
6001   // worse. For a vector with one or two non-undef values, that's
6002   // scalar_to_vector for the elements followed by a shuffle (provided the
6003   // shuffle is valid for the target) and materialization element by element
6004   // on the stack followed by a load for everything else.
6005   if (!isConstant && !usesOnlyOneValue) {
6006     SDValue Vec = DAG.getUNDEF(VT);
6007     SDValue Op0 = Op.getOperand(0);
6008     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6009     unsigned i = 0;
6010     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6011     // a) Avoid a RMW dependency on the full vector register, and
6012     // b) Allow the register coalescer to fold away the copy if the
6013     //    value is already in an S or D register.
6014     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6015       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6016       MachineSDNode *N =
6017           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6018                              DAG.getTargetConstant(SubIdx, MVT::i32));
6019       Vec = SDValue(N, 0);
6020       ++i;
6021     }
6022     for (; i < NumElts; ++i) {
6023       SDValue V = Op.getOperand(i);
6024       if (V.getOpcode() == ISD::UNDEF)
6025         continue;
6026       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6027       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6028     }
6029     return Vec;
6030   }
6031
6032   // Just use the default expansion. We failed to find a better alternative.
6033   return SDValue();
6034 }
6035
6036 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6037                                                       SelectionDAG &DAG) const {
6038   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6039
6040   // Check for non-constant or out of range lane.
6041   EVT VT = Op.getOperand(0).getValueType();
6042   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6043   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6044     return SDValue();
6045
6046
6047   // Insertion/extraction are legal for V128 types.
6048   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6049       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6050       VT == MVT::v8f16)
6051     return Op;
6052
6053   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6054       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6055     return SDValue();
6056
6057   // For V64 types, we perform insertion by expanding the value
6058   // to a V128 type and perform the insertion on that.
6059   SDLoc DL(Op);
6060   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6061   EVT WideTy = WideVec.getValueType();
6062
6063   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6064                              Op.getOperand(1), Op.getOperand(2));
6065   // Re-narrow the resultant vector.
6066   return NarrowVector(Node, DAG);
6067 }
6068
6069 SDValue
6070 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6071                                                SelectionDAG &DAG) const {
6072   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6073
6074   // Check for non-constant or out of range lane.
6075   EVT VT = Op.getOperand(0).getValueType();
6076   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6077   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6078     return SDValue();
6079
6080
6081   // Insertion/extraction are legal for V128 types.
6082   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6083       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6084       VT == MVT::v8f16)
6085     return Op;
6086
6087   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6088       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6089     return SDValue();
6090
6091   // For V64 types, we perform extraction by expanding the value
6092   // to a V128 type and perform the extraction on that.
6093   SDLoc DL(Op);
6094   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6095   EVT WideTy = WideVec.getValueType();
6096
6097   EVT ExtrTy = WideTy.getVectorElementType();
6098   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6099     ExtrTy = MVT::i32;
6100
6101   // For extractions, we just return the result directly.
6102   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6103                      Op.getOperand(1));
6104 }
6105
6106 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6107                                                       SelectionDAG &DAG) const {
6108   EVT VT = Op.getOperand(0).getValueType();
6109   SDLoc dl(Op);
6110   // Just in case...
6111   if (!VT.isVector())
6112     return SDValue();
6113
6114   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6115   if (!Cst)
6116     return SDValue();
6117   unsigned Val = Cst->getZExtValue();
6118
6119   unsigned Size = Op.getValueType().getSizeInBits();
6120   if (Val == 0) {
6121     switch (Size) {
6122     case 8:
6123       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6124                                         Op.getOperand(0));
6125     case 16:
6126       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6127                                         Op.getOperand(0));
6128     case 32:
6129       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6130                                         Op.getOperand(0));
6131     case 64:
6132       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6133                                         Op.getOperand(0));
6134     default:
6135       llvm_unreachable("Unexpected vector type in extract_subvector!");
6136     }
6137   }
6138   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6139   // that directly.
6140   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6141     return Op;
6142
6143   return SDValue();
6144 }
6145
6146 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6147                                                EVT VT) const {
6148   if (VT.getVectorNumElements() == 4 &&
6149       (VT.is128BitVector() || VT.is64BitVector())) {
6150     unsigned PFIndexes[4];
6151     for (unsigned i = 0; i != 4; ++i) {
6152       if (M[i] < 0)
6153         PFIndexes[i] = 8;
6154       else
6155         PFIndexes[i] = M[i];
6156     }
6157
6158     // Compute the index in the perfect shuffle table.
6159     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6160                             PFIndexes[2] * 9 + PFIndexes[3];
6161     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6162     unsigned Cost = (PFEntry >> 30);
6163
6164     if (Cost <= 4)
6165       return true;
6166   }
6167
6168   bool DummyBool;
6169   int DummyInt;
6170   unsigned DummyUnsigned;
6171
6172   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6173           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6174           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6175           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6176           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6177           isZIPMask(M, VT, DummyUnsigned) ||
6178           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6180           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6181           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6182           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6183 }
6184
6185 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6186 /// operand of a vector shift operation, where all the elements of the
6187 /// build_vector must have the same constant integer value.
6188 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6189   // Ignore bit_converts.
6190   while (Op.getOpcode() == ISD::BITCAST)
6191     Op = Op.getOperand(0);
6192   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6193   APInt SplatBits, SplatUndef;
6194   unsigned SplatBitSize;
6195   bool HasAnyUndefs;
6196   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6197                                     HasAnyUndefs, ElementBits) ||
6198       SplatBitSize > ElementBits)
6199     return false;
6200   Cnt = SplatBits.getSExtValue();
6201   return true;
6202 }
6203
6204 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6205 /// operand of a vector shift left operation.  That value must be in the range:
6206 ///   0 <= Value < ElementBits for a left shift; or
6207 ///   0 <= Value <= ElementBits for a long left shift.
6208 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6209   assert(VT.isVector() && "vector shift count is not a vector type");
6210   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6211   if (!getVShiftImm(Op, ElementBits, Cnt))
6212     return false;
6213   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6214 }
6215
6216 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6217 /// operand of a vector shift right operation.  For a shift opcode, the value
6218 /// is positive, but for an intrinsic the value count must be negative. The
6219 /// absolute value must be in the range:
6220 ///   1 <= |Value| <= ElementBits for a right shift; or
6221 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6222 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6223                          int64_t &Cnt) {
6224   assert(VT.isVector() && "vector shift count is not a vector type");
6225   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6226   if (!getVShiftImm(Op, ElementBits, Cnt))
6227     return false;
6228   if (isIntrinsic)
6229     Cnt = -Cnt;
6230   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6231 }
6232
6233 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6234                                                       SelectionDAG &DAG) const {
6235   EVT VT = Op.getValueType();
6236   SDLoc DL(Op);
6237   int64_t Cnt;
6238
6239   if (!Op.getOperand(1).getValueType().isVector())
6240     return Op;
6241   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6242
6243   switch (Op.getOpcode()) {
6244   default:
6245     llvm_unreachable("unexpected shift opcode");
6246
6247   case ISD::SHL:
6248     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6249       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6250                          DAG.getConstant(Cnt, MVT::i32));
6251     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6252                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6253                        Op.getOperand(0), Op.getOperand(1));
6254   case ISD::SRA:
6255   case ISD::SRL:
6256     // Right shift immediate
6257     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6258         Cnt < EltSize) {
6259       unsigned Opc =
6260           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6261       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6262                          DAG.getConstant(Cnt, MVT::i32));
6263     }
6264
6265     // Right shift register.  Note, there is not a shift right register
6266     // instruction, but the shift left register instruction takes a signed
6267     // value, where negative numbers specify a right shift.
6268     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6269                                                 : Intrinsic::aarch64_neon_ushl;
6270     // negate the shift amount
6271     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6272     SDValue NegShiftLeft =
6273         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6274                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6275     return NegShiftLeft;
6276   }
6277
6278   return SDValue();
6279 }
6280
6281 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6282                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6283                                     SDLoc dl, SelectionDAG &DAG) {
6284   EVT SrcVT = LHS.getValueType();
6285
6286   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6287   APInt CnstBits(VT.getSizeInBits(), 0);
6288   APInt UndefBits(VT.getSizeInBits(), 0);
6289   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6290   bool IsZero = IsCnst && (CnstBits == 0);
6291
6292   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6293     switch (CC) {
6294     default:
6295       return SDValue();
6296     case AArch64CC::NE: {
6297       SDValue Fcmeq;
6298       if (IsZero)
6299         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6300       else
6301         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6302       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6303     }
6304     case AArch64CC::EQ:
6305       if (IsZero)
6306         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6307       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6308     case AArch64CC::GE:
6309       if (IsZero)
6310         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6311       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6312     case AArch64CC::GT:
6313       if (IsZero)
6314         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6315       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6316     case AArch64CC::LS:
6317       if (IsZero)
6318         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6319       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6320     case AArch64CC::LT:
6321       if (!NoNans)
6322         return SDValue();
6323     // If we ignore NaNs then we can use to the MI implementation.
6324     // Fallthrough.
6325     case AArch64CC::MI:
6326       if (IsZero)
6327         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6328       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6329     }
6330   }
6331
6332   switch (CC) {
6333   default:
6334     return SDValue();
6335   case AArch64CC::NE: {
6336     SDValue Cmeq;
6337     if (IsZero)
6338       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6339     else
6340       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6341     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6342   }
6343   case AArch64CC::EQ:
6344     if (IsZero)
6345       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6346     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6347   case AArch64CC::GE:
6348     if (IsZero)
6349       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6350     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6351   case AArch64CC::GT:
6352     if (IsZero)
6353       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6354     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6355   case AArch64CC::LE:
6356     if (IsZero)
6357       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6358     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6359   case AArch64CC::LS:
6360     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6361   case AArch64CC::LO:
6362     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6363   case AArch64CC::LT:
6364     if (IsZero)
6365       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6366     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6367   case AArch64CC::HI:
6368     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6369   case AArch64CC::HS:
6370     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6371   }
6372 }
6373
6374 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6375                                            SelectionDAG &DAG) const {
6376   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6377   SDValue LHS = Op.getOperand(0);
6378   SDValue RHS = Op.getOperand(1);
6379   SDLoc dl(Op);
6380
6381   if (LHS.getValueType().getVectorElementType().isInteger()) {
6382     assert(LHS.getValueType() == RHS.getValueType());
6383     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6384     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6385                                 dl, DAG);
6386   }
6387
6388   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6389          LHS.getValueType().getVectorElementType() == MVT::f64);
6390
6391   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6392   // clean.  Some of them require two branches to implement.
6393   AArch64CC::CondCode CC1, CC2;
6394   bool ShouldInvert;
6395   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6396
6397   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6398   SDValue Cmp =
6399       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6400   if (!Cmp.getNode())
6401     return SDValue();
6402
6403   if (CC2 != AArch64CC::AL) {
6404     SDValue Cmp2 =
6405         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6406     if (!Cmp2.getNode())
6407       return SDValue();
6408
6409     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6410   }
6411
6412   if (ShouldInvert)
6413     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6414
6415   return Cmp;
6416 }
6417
6418 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6419 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6420 /// specified in the intrinsic calls.
6421 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6422                                                const CallInst &I,
6423                                                unsigned Intrinsic) const {
6424   switch (Intrinsic) {
6425   case Intrinsic::aarch64_neon_ld2:
6426   case Intrinsic::aarch64_neon_ld3:
6427   case Intrinsic::aarch64_neon_ld4:
6428   case Intrinsic::aarch64_neon_ld1x2:
6429   case Intrinsic::aarch64_neon_ld1x3:
6430   case Intrinsic::aarch64_neon_ld1x4:
6431   case Intrinsic::aarch64_neon_ld2lane:
6432   case Intrinsic::aarch64_neon_ld3lane:
6433   case Intrinsic::aarch64_neon_ld4lane:
6434   case Intrinsic::aarch64_neon_ld2r:
6435   case Intrinsic::aarch64_neon_ld3r:
6436   case Intrinsic::aarch64_neon_ld4r: {
6437     Info.opc = ISD::INTRINSIC_W_CHAIN;
6438     // Conservatively set memVT to the entire set of vectors loaded.
6439     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6440     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6441     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6442     Info.offset = 0;
6443     Info.align = 0;
6444     Info.vol = false; // volatile loads with NEON intrinsics not supported
6445     Info.readMem = true;
6446     Info.writeMem = false;
6447     return true;
6448   }
6449   case Intrinsic::aarch64_neon_st2:
6450   case Intrinsic::aarch64_neon_st3:
6451   case Intrinsic::aarch64_neon_st4:
6452   case Intrinsic::aarch64_neon_st1x2:
6453   case Intrinsic::aarch64_neon_st1x3:
6454   case Intrinsic::aarch64_neon_st1x4:
6455   case Intrinsic::aarch64_neon_st2lane:
6456   case Intrinsic::aarch64_neon_st3lane:
6457   case Intrinsic::aarch64_neon_st4lane: {
6458     Info.opc = ISD::INTRINSIC_VOID;
6459     // Conservatively set memVT to the entire set of vectors stored.
6460     unsigned NumElts = 0;
6461     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6462       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6463       if (!ArgTy->isVectorTy())
6464         break;
6465       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6466     }
6467     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6468     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6469     Info.offset = 0;
6470     Info.align = 0;
6471     Info.vol = false; // volatile stores with NEON intrinsics not supported
6472     Info.readMem = false;
6473     Info.writeMem = true;
6474     return true;
6475   }
6476   case Intrinsic::aarch64_ldaxr:
6477   case Intrinsic::aarch64_ldxr: {
6478     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6479     Info.opc = ISD::INTRINSIC_W_CHAIN;
6480     Info.memVT = MVT::getVT(PtrTy->getElementType());
6481     Info.ptrVal = I.getArgOperand(0);
6482     Info.offset = 0;
6483     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6484     Info.vol = true;
6485     Info.readMem = true;
6486     Info.writeMem = false;
6487     return true;
6488   }
6489   case Intrinsic::aarch64_stlxr:
6490   case Intrinsic::aarch64_stxr: {
6491     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6492     Info.opc = ISD::INTRINSIC_W_CHAIN;
6493     Info.memVT = MVT::getVT(PtrTy->getElementType());
6494     Info.ptrVal = I.getArgOperand(1);
6495     Info.offset = 0;
6496     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6497     Info.vol = true;
6498     Info.readMem = false;
6499     Info.writeMem = true;
6500     return true;
6501   }
6502   case Intrinsic::aarch64_ldaxp:
6503   case Intrinsic::aarch64_ldxp: {
6504     Info.opc = ISD::INTRINSIC_W_CHAIN;
6505     Info.memVT = MVT::i128;
6506     Info.ptrVal = I.getArgOperand(0);
6507     Info.offset = 0;
6508     Info.align = 16;
6509     Info.vol = true;
6510     Info.readMem = true;
6511     Info.writeMem = false;
6512     return true;
6513   }
6514   case Intrinsic::aarch64_stlxp:
6515   case Intrinsic::aarch64_stxp: {
6516     Info.opc = ISD::INTRINSIC_W_CHAIN;
6517     Info.memVT = MVT::i128;
6518     Info.ptrVal = I.getArgOperand(2);
6519     Info.offset = 0;
6520     Info.align = 16;
6521     Info.vol = true;
6522     Info.readMem = false;
6523     Info.writeMem = true;
6524     return true;
6525   }
6526   default:
6527     break;
6528   }
6529
6530   return false;
6531 }
6532
6533 // Truncations from 64-bit GPR to 32-bit GPR is free.
6534 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6535   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6536     return false;
6537   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6538   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6539   return NumBits1 > NumBits2;
6540 }
6541 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6542   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6543     return false;
6544   unsigned NumBits1 = VT1.getSizeInBits();
6545   unsigned NumBits2 = VT2.getSizeInBits();
6546   return NumBits1 > NumBits2;
6547 }
6548
6549 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6550 // 64-bit GPR.
6551 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6552   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6553     return false;
6554   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6555   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6556   return NumBits1 == 32 && NumBits2 == 64;
6557 }
6558 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6559   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6560     return false;
6561   unsigned NumBits1 = VT1.getSizeInBits();
6562   unsigned NumBits2 = VT2.getSizeInBits();
6563   return NumBits1 == 32 && NumBits2 == 64;
6564 }
6565
6566 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6567   EVT VT1 = Val.getValueType();
6568   if (isZExtFree(VT1, VT2)) {
6569     return true;
6570   }
6571
6572   if (Val.getOpcode() != ISD::LOAD)
6573     return false;
6574
6575   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6576   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6577           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6578           VT1.getSizeInBits() <= 32);
6579 }
6580
6581 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6582                                           unsigned &RequiredAligment) const {
6583   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6584     return false;
6585   // Cyclone supports unaligned accesses.
6586   RequiredAligment = 0;
6587   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6588   return NumBits == 32 || NumBits == 64;
6589 }
6590
6591 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6592                                           unsigned &RequiredAligment) const {
6593   if (!LoadedType.isSimple() ||
6594       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6595     return false;
6596   // Cyclone supports unaligned accesses.
6597   RequiredAligment = 0;
6598   unsigned NumBits = LoadedType.getSizeInBits();
6599   return NumBits == 32 || NumBits == 64;
6600 }
6601
6602 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6603                        unsigned AlignCheck) {
6604   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6605           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6606 }
6607
6608 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6609                                                unsigned SrcAlign, bool IsMemset,
6610                                                bool ZeroMemset,
6611                                                bool MemcpyStrSrc,
6612                                                MachineFunction &MF) const {
6613   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6614   // instruction to materialize the v2i64 zero and one store (with restrictive
6615   // addressing mode). Just do two i64 store of zero-registers.
6616   bool Fast;
6617   const Function *F = MF.getFunction();
6618   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6619       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6620                                        Attribute::NoImplicitFloat) &&
6621       (memOpAlign(SrcAlign, DstAlign, 16) ||
6622        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6623     return MVT::f128;
6624
6625   return Size >= 8 ? MVT::i64 : MVT::i32;
6626 }
6627
6628 // 12-bit optionally shifted immediates are legal for adds.
6629 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6630   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6631     return true;
6632   return false;
6633 }
6634
6635 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6636 // immediates is the same as for an add or a sub.
6637 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6638   if (Immed < 0)
6639     Immed *= -1;
6640   return isLegalAddImmediate(Immed);
6641 }
6642
6643 /// isLegalAddressingMode - Return true if the addressing mode represented
6644 /// by AM is legal for this target, for a load/store of the specified type.
6645 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6646                                                   Type *Ty) const {
6647   // AArch64 has five basic addressing modes:
6648   //  reg
6649   //  reg + 9-bit signed offset
6650   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6651   //  reg1 + reg2
6652   //  reg + SIZE_IN_BYTES * reg
6653
6654   // No global is ever allowed as a base.
6655   if (AM.BaseGV)
6656     return false;
6657
6658   // No reg+reg+imm addressing.
6659   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6660     return false;
6661
6662   // check reg + imm case:
6663   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6664   uint64_t NumBytes = 0;
6665   if (Ty->isSized()) {
6666     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6667     NumBytes = NumBits / 8;
6668     if (!isPowerOf2_64(NumBits))
6669       NumBytes = 0;
6670   }
6671
6672   if (!AM.Scale) {
6673     int64_t Offset = AM.BaseOffs;
6674
6675     // 9-bit signed offset
6676     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6677       return true;
6678
6679     // 12-bit unsigned offset
6680     unsigned shift = Log2_64(NumBytes);
6681     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6682         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6683         (Offset >> shift) << shift == Offset)
6684       return true;
6685     return false;
6686   }
6687
6688   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6689
6690   if (!AM.Scale || AM.Scale == 1 ||
6691       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6692     return true;
6693   return false;
6694 }
6695
6696 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6697                                                 Type *Ty) const {
6698   // Scaling factors are not free at all.
6699   // Operands                     | Rt Latency
6700   // -------------------------------------------
6701   // Rt, [Xn, Xm]                 | 4
6702   // -------------------------------------------
6703   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6704   // Rt, [Xn, Wm, <extend> #imm]  |
6705   if (isLegalAddressingMode(AM, Ty))
6706     // Scale represents reg2 * scale, thus account for 1 if
6707     // it is not equal to 0 or 1.
6708     return AM.Scale != 0 && AM.Scale != 1;
6709   return -1;
6710 }
6711
6712 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6713   VT = VT.getScalarType();
6714
6715   if (!VT.isSimple())
6716     return false;
6717
6718   switch (VT.getSimpleVT().SimpleTy) {
6719   case MVT::f32:
6720   case MVT::f64:
6721     return true;
6722   default:
6723     break;
6724   }
6725
6726   return false;
6727 }
6728
6729 const MCPhysReg *
6730 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6731   // LR is a callee-save register, but we must treat it as clobbered by any call
6732   // site. Hence we include LR in the scratch registers, which are in turn added
6733   // as implicit-defs for stackmaps and patchpoints.
6734   static const MCPhysReg ScratchRegs[] = {
6735     AArch64::X16, AArch64::X17, AArch64::LR, 0
6736   };
6737   return ScratchRegs;
6738 }
6739
6740 bool
6741 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6742   EVT VT = N->getValueType(0);
6743     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6744     // it with shift to let it be lowered to UBFX.
6745   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6746       isa<ConstantSDNode>(N->getOperand(1))) {
6747     uint64_t TruncMask = N->getConstantOperandVal(1);
6748     if (isMask_64(TruncMask) &&
6749       N->getOperand(0).getOpcode() == ISD::SRL &&
6750       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6751       return false;
6752   }
6753   return true;
6754 }
6755
6756 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6757                                                               Type *Ty) const {
6758   assert(Ty->isIntegerTy());
6759
6760   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6761   if (BitSize == 0)
6762     return false;
6763
6764   int64_t Val = Imm.getSExtValue();
6765   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6766     return true;
6767
6768   if ((int64_t)Val < 0)
6769     Val = ~Val;
6770   if (BitSize == 32)
6771     Val &= (1LL << 32) - 1;
6772
6773   unsigned LZ = countLeadingZeros((uint64_t)Val);
6774   unsigned Shift = (63 - LZ) / 16;
6775   // MOVZ is free so return true for one or fewer MOVK.
6776   return (Shift < 3) ? true : false;
6777 }
6778
6779 // Generate SUBS and CSEL for integer abs.
6780 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6781   EVT VT = N->getValueType(0);
6782
6783   SDValue N0 = N->getOperand(0);
6784   SDValue N1 = N->getOperand(1);
6785   SDLoc DL(N);
6786
6787   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6788   // and change it to SUB and CSEL.
6789   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6790       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6791       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6792     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6793       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6794         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6795                                   N0.getOperand(0));
6796         // Generate SUBS & CSEL.
6797         SDValue Cmp =
6798             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6799                         N0.getOperand(0), DAG.getConstant(0, VT));
6800         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6801                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6802                            SDValue(Cmp.getNode(), 1));
6803       }
6804   return SDValue();
6805 }
6806
6807 // performXorCombine - Attempts to handle integer ABS.
6808 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6809                                  TargetLowering::DAGCombinerInfo &DCI,
6810                                  const AArch64Subtarget *Subtarget) {
6811   if (DCI.isBeforeLegalizeOps())
6812     return SDValue();
6813
6814   return performIntegerAbsCombine(N, DAG);
6815 }
6816
6817 SDValue
6818 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6819                                      SelectionDAG &DAG,
6820                                      std::vector<SDNode *> *Created) const {
6821   // fold (sdiv X, pow2)
6822   EVT VT = N->getValueType(0);
6823   if ((VT != MVT::i32 && VT != MVT::i64) ||
6824       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6825     return SDValue();
6826
6827   SDLoc DL(N);
6828   SDValue N0 = N->getOperand(0);
6829   unsigned Lg2 = Divisor.countTrailingZeros();
6830   SDValue Zero = DAG.getConstant(0, VT);
6831   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6832
6833   // Add (N0 < 0) ? Pow2 - 1 : 0;
6834   SDValue CCVal;
6835   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6836   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6837   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6838
6839   if (Created) {
6840     Created->push_back(Cmp.getNode());
6841     Created->push_back(Add.getNode());
6842     Created->push_back(CSel.getNode());
6843   }
6844
6845   // Divide by pow2.
6846   SDValue SRA =
6847       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6848
6849   // If we're dividing by a positive value, we're done.  Otherwise, we must
6850   // negate the result.
6851   if (Divisor.isNonNegative())
6852     return SRA;
6853
6854   if (Created)
6855     Created->push_back(SRA.getNode());
6856   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6857 }
6858
6859 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6860                                  TargetLowering::DAGCombinerInfo &DCI,
6861                                  const AArch64Subtarget *Subtarget) {
6862   if (DCI.isBeforeLegalizeOps())
6863     return SDValue();
6864
6865   // Multiplication of a power of two plus/minus one can be done more
6866   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6867   // future CPUs have a cheaper MADD instruction, this may need to be
6868   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6869   // 64-bit is 5 cycles, so this is always a win.
6870   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6871     APInt Value = C->getAPIntValue();
6872     EVT VT = N->getValueType(0);
6873     if (Value.isNonNegative()) {
6874       // (mul x, 2^N + 1) => (add (shl x, N), x)
6875       APInt VM1 = Value - 1;
6876       if (VM1.isPowerOf2()) {
6877         SDValue ShiftedVal =
6878             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6879                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6880         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6881                            N->getOperand(0));
6882       }
6883       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6884       APInt VP1 = Value + 1;
6885       if (VP1.isPowerOf2()) {
6886         SDValue ShiftedVal =
6887             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6888                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6889         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6890                            N->getOperand(0));
6891       }
6892     } else {
6893       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6894       APInt VNM1 = -Value - 1;
6895       if (VNM1.isPowerOf2()) {
6896         SDValue ShiftedVal =
6897             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6898                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6899         SDValue Add =
6900             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6901         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6902       }
6903       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6904       APInt VNP1 = -Value + 1;
6905       if (VNP1.isPowerOf2()) {
6906         SDValue ShiftedVal =
6907             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6908                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6909         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6910                            ShiftedVal);
6911       }
6912     }
6913   }
6914   return SDValue();
6915 }
6916
6917 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6918                                                          SelectionDAG &DAG) {
6919   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6920   // optimize away operation when it's from a constant.
6921   //
6922   // The general transformation is:
6923   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6924   //       AND(VECTOR_CMP(x,y), constant2)
6925   //    constant2 = UNARYOP(constant)
6926
6927   // Early exit if this isn't a vector operation, the operand of the
6928   // unary operation isn't a bitwise AND, or if the sizes of the operations
6929   // aren't the same.
6930   EVT VT = N->getValueType(0);
6931   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6932       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6933       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6934     return SDValue();
6935
6936   // Now check that the other operand of the AND is a constant. We could
6937   // make the transformation for non-constant splats as well, but it's unclear
6938   // that would be a benefit as it would not eliminate any operations, just
6939   // perform one more step in scalar code before moving to the vector unit.
6940   if (BuildVectorSDNode *BV =
6941           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6942     // Bail out if the vector isn't a constant.
6943     if (!BV->isConstant())
6944       return SDValue();
6945
6946     // Everything checks out. Build up the new and improved node.
6947     SDLoc DL(N);
6948     EVT IntVT = BV->getValueType(0);
6949     // Create a new constant of the appropriate type for the transformed
6950     // DAG.
6951     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6952     // The AND node needs bitcasts to/from an integer vector type around it.
6953     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6954     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6955                                  N->getOperand(0)->getOperand(0), MaskConst);
6956     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6957     return Res;
6958   }
6959
6960   return SDValue();
6961 }
6962
6963 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6964                                      const AArch64Subtarget *Subtarget) {
6965   // First try to optimize away the conversion when it's conditionally from
6966   // a constant. Vectors only.
6967   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6968   if (Res != SDValue())
6969     return Res;
6970
6971   EVT VT = N->getValueType(0);
6972   if (VT != MVT::f32 && VT != MVT::f64)
6973     return SDValue();
6974
6975   // Only optimize when the source and destination types have the same width.
6976   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6977     return SDValue();
6978
6979   // If the result of an integer load is only used by an integer-to-float
6980   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6981   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6982   SDValue N0 = N->getOperand(0);
6983   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6984       // Do not change the width of a volatile load.
6985       !cast<LoadSDNode>(N0)->isVolatile()) {
6986     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6987     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6988                                LN0->getPointerInfo(), LN0->isVolatile(),
6989                                LN0->isNonTemporal(), LN0->isInvariant(),
6990                                LN0->getAlignment());
6991
6992     // Make sure successors of the original load stay after it by updating them
6993     // to use the new Chain.
6994     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6995
6996     unsigned Opcode =
6997         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6998     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6999   }
7000
7001   return SDValue();
7002 }
7003
7004 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7005 /// searches for and classifies those shifts.
7006 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7007                          bool &FromHi) {
7008   if (N.getOpcode() == ISD::SHL)
7009     FromHi = false;
7010   else if (N.getOpcode() == ISD::SRL)
7011     FromHi = true;
7012   else
7013     return false;
7014
7015   if (!isa<ConstantSDNode>(N.getOperand(1)))
7016     return false;
7017
7018   ShiftAmount = N->getConstantOperandVal(1);
7019   Src = N->getOperand(0);
7020   return true;
7021 }
7022
7023 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7024 /// registers viewed as a high/low pair. This function looks for the pattern:
7025 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7026 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7027 /// independent.
7028 static SDValue tryCombineToEXTR(SDNode *N,
7029                                 TargetLowering::DAGCombinerInfo &DCI) {
7030   SelectionDAG &DAG = DCI.DAG;
7031   SDLoc DL(N);
7032   EVT VT = N->getValueType(0);
7033
7034   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7035
7036   if (VT != MVT::i32 && VT != MVT::i64)
7037     return SDValue();
7038
7039   SDValue LHS;
7040   uint32_t ShiftLHS = 0;
7041   bool LHSFromHi = 0;
7042   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7043     return SDValue();
7044
7045   SDValue RHS;
7046   uint32_t ShiftRHS = 0;
7047   bool RHSFromHi = 0;
7048   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7049     return SDValue();
7050
7051   // If they're both trying to come from the high part of the register, they're
7052   // not really an EXTR.
7053   if (LHSFromHi == RHSFromHi)
7054     return SDValue();
7055
7056   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7057     return SDValue();
7058
7059   if (LHSFromHi) {
7060     std::swap(LHS, RHS);
7061     std::swap(ShiftLHS, ShiftRHS);
7062   }
7063
7064   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7065                      DAG.getConstant(ShiftRHS, MVT::i64));
7066 }
7067
7068 static SDValue tryCombineToBSL(SDNode *N,
7069                                 TargetLowering::DAGCombinerInfo &DCI) {
7070   EVT VT = N->getValueType(0);
7071   SelectionDAG &DAG = DCI.DAG;
7072   SDLoc DL(N);
7073
7074   if (!VT.isVector())
7075     return SDValue();
7076
7077   SDValue N0 = N->getOperand(0);
7078   if (N0.getOpcode() != ISD::AND)
7079     return SDValue();
7080
7081   SDValue N1 = N->getOperand(1);
7082   if (N1.getOpcode() != ISD::AND)
7083     return SDValue();
7084
7085   // We only have to look for constant vectors here since the general, variable
7086   // case can be handled in TableGen.
7087   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7088   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7089   for (int i = 1; i >= 0; --i)
7090     for (int j = 1; j >= 0; --j) {
7091       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7092       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7093       if (!BVN0 || !BVN1)
7094         continue;
7095
7096       bool FoundMatch = true;
7097       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7098         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7099         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7100         if (!CN0 || !CN1 ||
7101             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7102           FoundMatch = false;
7103           break;
7104         }
7105       }
7106
7107       if (FoundMatch)
7108         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7109                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7110     }
7111
7112   return SDValue();
7113 }
7114
7115 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7116                                 const AArch64Subtarget *Subtarget) {
7117   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7118   if (!EnableAArch64ExtrGeneration)
7119     return SDValue();
7120   SelectionDAG &DAG = DCI.DAG;
7121   EVT VT = N->getValueType(0);
7122
7123   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7124     return SDValue();
7125
7126   SDValue Res = tryCombineToEXTR(N, DCI);
7127   if (Res.getNode())
7128     return Res;
7129
7130   Res = tryCombineToBSL(N, DCI);
7131   if (Res.getNode())
7132     return Res;
7133
7134   return SDValue();
7135 }
7136
7137 static SDValue performBitcastCombine(SDNode *N,
7138                                      TargetLowering::DAGCombinerInfo &DCI,
7139                                      SelectionDAG &DAG) {
7140   // Wait 'til after everything is legalized to try this. That way we have
7141   // legal vector types and such.
7142   if (DCI.isBeforeLegalizeOps())
7143     return SDValue();
7144
7145   // Remove extraneous bitcasts around an extract_subvector.
7146   // For example,
7147   //    (v4i16 (bitconvert
7148   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7149   //  becomes
7150   //    (extract_subvector ((v8i16 ...), (i64 4)))
7151
7152   // Only interested in 64-bit vectors as the ultimate result.
7153   EVT VT = N->getValueType(0);
7154   if (!VT.isVector())
7155     return SDValue();
7156   if (VT.getSimpleVT().getSizeInBits() != 64)
7157     return SDValue();
7158   // Is the operand an extract_subvector starting at the beginning or halfway
7159   // point of the vector? A low half may also come through as an
7160   // EXTRACT_SUBREG, so look for that, too.
7161   SDValue Op0 = N->getOperand(0);
7162   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7163       !(Op0->isMachineOpcode() &&
7164         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7165     return SDValue();
7166   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7167   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7168     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7169       return SDValue();
7170   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7171     if (idx != AArch64::dsub)
7172       return SDValue();
7173     // The dsub reference is equivalent to a lane zero subvector reference.
7174     idx = 0;
7175   }
7176   // Look through the bitcast of the input to the extract.
7177   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7178     return SDValue();
7179   SDValue Source = Op0->getOperand(0)->getOperand(0);
7180   // If the source type has twice the number of elements as our destination
7181   // type, we know this is an extract of the high or low half of the vector.
7182   EVT SVT = Source->getValueType(0);
7183   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7184     return SDValue();
7185
7186   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7187
7188   // Create the simplified form to just extract the low or high half of the
7189   // vector directly rather than bothering with the bitcasts.
7190   SDLoc dl(N);
7191   unsigned NumElements = VT.getVectorNumElements();
7192   if (idx) {
7193     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7194     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7195   } else {
7196     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7197     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7198                                       Source, SubReg),
7199                    0);
7200   }
7201 }
7202
7203 static SDValue performConcatVectorsCombine(SDNode *N,
7204                                            TargetLowering::DAGCombinerInfo &DCI,
7205                                            SelectionDAG &DAG) {
7206   // Wait 'til after everything is legalized to try this. That way we have
7207   // legal vector types and such.
7208   if (DCI.isBeforeLegalizeOps())
7209     return SDValue();
7210
7211   SDLoc dl(N);
7212   EVT VT = N->getValueType(0);
7213
7214   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7215   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7216   // canonicalise to that.
7217   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7218     assert(VT.getVectorElementType().getSizeInBits() == 64);
7219     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7220                        WidenVector(N->getOperand(0), DAG),
7221                        DAG.getConstant(0, MVT::i64));
7222   }
7223
7224   // Canonicalise concat_vectors so that the right-hand vector has as few
7225   // bit-casts as possible before its real operation. The primary matching
7226   // destination for these operations will be the narrowing "2" instructions,
7227   // which depend on the operation being performed on this right-hand vector.
7228   // For example,
7229   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7230   // becomes
7231   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7232
7233   SDValue Op1 = N->getOperand(1);
7234   if (Op1->getOpcode() != ISD::BITCAST)
7235     return SDValue();
7236   SDValue RHS = Op1->getOperand(0);
7237   MVT RHSTy = RHS.getValueType().getSimpleVT();
7238   // If the RHS is not a vector, this is not the pattern we're looking for.
7239   if (!RHSTy.isVector())
7240     return SDValue();
7241
7242   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7243
7244   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7245                                   RHSTy.getVectorNumElements() * 2);
7246   return DAG.getNode(
7247       ISD::BITCAST, dl, VT,
7248       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7249                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7250 }
7251
7252 static SDValue tryCombineFixedPointConvert(SDNode *N,
7253                                            TargetLowering::DAGCombinerInfo &DCI,
7254                                            SelectionDAG &DAG) {
7255   // Wait 'til after everything is legalized to try this. That way we have
7256   // legal vector types and such.
7257   if (DCI.isBeforeLegalizeOps())
7258     return SDValue();
7259   // Transform a scalar conversion of a value from a lane extract into a
7260   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7261   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7262   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7263   //
7264   // The second form interacts better with instruction selection and the
7265   // register allocator to avoid cross-class register copies that aren't
7266   // coalescable due to a lane reference.
7267
7268   // Check the operand and see if it originates from a lane extract.
7269   SDValue Op1 = N->getOperand(1);
7270   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7271     // Yep, no additional predication needed. Perform the transform.
7272     SDValue IID = N->getOperand(0);
7273     SDValue Shift = N->getOperand(2);
7274     SDValue Vec = Op1.getOperand(0);
7275     SDValue Lane = Op1.getOperand(1);
7276     EVT ResTy = N->getValueType(0);
7277     EVT VecResTy;
7278     SDLoc DL(N);
7279
7280     // The vector width should be 128 bits by the time we get here, even
7281     // if it started as 64 bits (the extract_vector handling will have
7282     // done so).
7283     assert(Vec.getValueType().getSizeInBits() == 128 &&
7284            "unexpected vector size on extract_vector_elt!");
7285     if (Vec.getValueType() == MVT::v4i32)
7286       VecResTy = MVT::v4f32;
7287     else if (Vec.getValueType() == MVT::v2i64)
7288       VecResTy = MVT::v2f64;
7289     else
7290       llvm_unreachable("unexpected vector type!");
7291
7292     SDValue Convert =
7293         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7294     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7295   }
7296   return SDValue();
7297 }
7298
7299 // AArch64 high-vector "long" operations are formed by performing the non-high
7300 // version on an extract_subvector of each operand which gets the high half:
7301 //
7302 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7303 //
7304 // However, there are cases which don't have an extract_high explicitly, but
7305 // have another operation that can be made compatible with one for free. For
7306 // example:
7307 //
7308 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7309 //
7310 // This routine does the actual conversion of such DUPs, once outer routines
7311 // have determined that everything else is in order.
7312 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7313   // We can handle most types of duplicate, but the lane ones have an extra
7314   // operand saying *which* lane, so we need to know.
7315   bool IsDUPLANE;
7316   switch (N.getOpcode()) {
7317   case AArch64ISD::DUP:
7318     IsDUPLANE = false;
7319     break;
7320   case AArch64ISD::DUPLANE8:
7321   case AArch64ISD::DUPLANE16:
7322   case AArch64ISD::DUPLANE32:
7323   case AArch64ISD::DUPLANE64:
7324     IsDUPLANE = true;
7325     break;
7326   default:
7327     return SDValue();
7328   }
7329
7330   MVT NarrowTy = N.getSimpleValueType();
7331   if (!NarrowTy.is64BitVector())
7332     return SDValue();
7333
7334   MVT ElementTy = NarrowTy.getVectorElementType();
7335   unsigned NumElems = NarrowTy.getVectorNumElements();
7336   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7337
7338   SDValue NewDUP;
7339   if (IsDUPLANE)
7340     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7341                          N.getOperand(1));
7342   else
7343     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7344
7345   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7346                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7347 }
7348
7349 static bool isEssentiallyExtractSubvector(SDValue N) {
7350   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7351     return true;
7352
7353   return N.getOpcode() == ISD::BITCAST &&
7354          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7355 }
7356
7357 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7358 struct GenericSetCCInfo {
7359   const SDValue *Opnd0;
7360   const SDValue *Opnd1;
7361   ISD::CondCode CC;
7362 };
7363
7364 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7365 struct AArch64SetCCInfo {
7366   const SDValue *Cmp;
7367   AArch64CC::CondCode CC;
7368 };
7369
7370 /// \brief Helper structure to keep track of SetCC information.
7371 union SetCCInfo {
7372   GenericSetCCInfo Generic;
7373   AArch64SetCCInfo AArch64;
7374 };
7375
7376 /// \brief Helper structure to be able to read SetCC information.  If set to
7377 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7378 /// GenericSetCCInfo.
7379 struct SetCCInfoAndKind {
7380   SetCCInfo Info;
7381   bool IsAArch64;
7382 };
7383
7384 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7385 /// an
7386 /// AArch64 lowered one.
7387 /// \p SetCCInfo is filled accordingly.
7388 /// \post SetCCInfo is meanginfull only when this function returns true.
7389 /// \return True when Op is a kind of SET_CC operation.
7390 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7391   // If this is a setcc, this is straight forward.
7392   if (Op.getOpcode() == ISD::SETCC) {
7393     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7394     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7395     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7396     SetCCInfo.IsAArch64 = false;
7397     return true;
7398   }
7399   // Otherwise, check if this is a matching csel instruction.
7400   // In other words:
7401   // - csel 1, 0, cc
7402   // - csel 0, 1, !cc
7403   if (Op.getOpcode() != AArch64ISD::CSEL)
7404     return false;
7405   // Set the information about the operands.
7406   // TODO: we want the operands of the Cmp not the csel
7407   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7408   SetCCInfo.IsAArch64 = true;
7409   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7410       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7411
7412   // Check that the operands matches the constraints:
7413   // (1) Both operands must be constants.
7414   // (2) One must be 1 and the other must be 0.
7415   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7416   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7417
7418   // Check (1).
7419   if (!TValue || !FValue)
7420     return false;
7421
7422   // Check (2).
7423   if (!TValue->isOne()) {
7424     // Update the comparison when we are interested in !cc.
7425     std::swap(TValue, FValue);
7426     SetCCInfo.Info.AArch64.CC =
7427         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7428   }
7429   return TValue->isOne() && FValue->isNullValue();
7430 }
7431
7432 // Returns true if Op is setcc or zext of setcc.
7433 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7434   if (isSetCC(Op, Info))
7435     return true;
7436   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7437     isSetCC(Op->getOperand(0), Info));
7438 }
7439
7440 // The folding we want to perform is:
7441 // (add x, [zext] (setcc cc ...) )
7442 //   -->
7443 // (csel x, (add x, 1), !cc ...)
7444 //
7445 // The latter will get matched to a CSINC instruction.
7446 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7447   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7448   SDValue LHS = Op->getOperand(0);
7449   SDValue RHS = Op->getOperand(1);
7450   SetCCInfoAndKind InfoAndKind;
7451
7452   // If neither operand is a SET_CC, give up.
7453   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7454     std::swap(LHS, RHS);
7455     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7456       return SDValue();
7457   }
7458
7459   // FIXME: This could be generatized to work for FP comparisons.
7460   EVT CmpVT = InfoAndKind.IsAArch64
7461                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7462                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7463   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7464     return SDValue();
7465
7466   SDValue CCVal;
7467   SDValue Cmp;
7468   SDLoc dl(Op);
7469   if (InfoAndKind.IsAArch64) {
7470     CCVal = DAG.getConstant(
7471         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7472     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7473   } else
7474     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7475                       *InfoAndKind.Info.Generic.Opnd1,
7476                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7477                       CCVal, DAG, dl);
7478
7479   EVT VT = Op->getValueType(0);
7480   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7481   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7482 }
7483
7484 // The basic add/sub long vector instructions have variants with "2" on the end
7485 // which act on the high-half of their inputs. They are normally matched by
7486 // patterns like:
7487 //
7488 // (add (zeroext (extract_high LHS)),
7489 //      (zeroext (extract_high RHS)))
7490 // -> uaddl2 vD, vN, vM
7491 //
7492 // However, if one of the extracts is something like a duplicate, this
7493 // instruction can still be used profitably. This function puts the DAG into a
7494 // more appropriate form for those patterns to trigger.
7495 static SDValue performAddSubLongCombine(SDNode *N,
7496                                         TargetLowering::DAGCombinerInfo &DCI,
7497                                         SelectionDAG &DAG) {
7498   if (DCI.isBeforeLegalizeOps())
7499     return SDValue();
7500
7501   MVT VT = N->getSimpleValueType(0);
7502   if (!VT.is128BitVector()) {
7503     if (N->getOpcode() == ISD::ADD)
7504       return performSetccAddFolding(N, DAG);
7505     return SDValue();
7506   }
7507
7508   // Make sure both branches are extended in the same way.
7509   SDValue LHS = N->getOperand(0);
7510   SDValue RHS = N->getOperand(1);
7511   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7512        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7513       LHS.getOpcode() != RHS.getOpcode())
7514     return SDValue();
7515
7516   unsigned ExtType = LHS.getOpcode();
7517
7518   // It's not worth doing if at least one of the inputs isn't already an
7519   // extract, but we don't know which it'll be so we have to try both.
7520   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7521     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7522     if (!RHS.getNode())
7523       return SDValue();
7524
7525     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7526   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7527     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7528     if (!LHS.getNode())
7529       return SDValue();
7530
7531     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7532   }
7533
7534   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7535 }
7536
7537 // Massage DAGs which we can use the high-half "long" operations on into
7538 // something isel will recognize better. E.g.
7539 //
7540 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7541 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7542 //                     (extract_high (v2i64 (dup128 scalar)))))
7543 //
7544 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7545                                        TargetLowering::DAGCombinerInfo &DCI,
7546                                        SelectionDAG &DAG) {
7547   if (DCI.isBeforeLegalizeOps())
7548     return SDValue();
7549
7550   SDValue LHS = N->getOperand(1);
7551   SDValue RHS = N->getOperand(2);
7552   assert(LHS.getValueType().is64BitVector() &&
7553          RHS.getValueType().is64BitVector() &&
7554          "unexpected shape for long operation");
7555
7556   // Either node could be a DUP, but it's not worth doing both of them (you'd
7557   // just as well use the non-high version) so look for a corresponding extract
7558   // operation on the other "wing".
7559   if (isEssentiallyExtractSubvector(LHS)) {
7560     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7561     if (!RHS.getNode())
7562       return SDValue();
7563   } else if (isEssentiallyExtractSubvector(RHS)) {
7564     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7565     if (!LHS.getNode())
7566       return SDValue();
7567   }
7568
7569   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7570                      N->getOperand(0), LHS, RHS);
7571 }
7572
7573 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7574   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7575   unsigned ElemBits = ElemTy.getSizeInBits();
7576
7577   int64_t ShiftAmount;
7578   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7579     APInt SplatValue, SplatUndef;
7580     unsigned SplatBitSize;
7581     bool HasAnyUndefs;
7582     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7583                               HasAnyUndefs, ElemBits) ||
7584         SplatBitSize != ElemBits)
7585       return SDValue();
7586
7587     ShiftAmount = SplatValue.getSExtValue();
7588   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7589     ShiftAmount = CVN->getSExtValue();
7590   } else
7591     return SDValue();
7592
7593   unsigned Opcode;
7594   bool IsRightShift;
7595   switch (IID) {
7596   default:
7597     llvm_unreachable("Unknown shift intrinsic");
7598   case Intrinsic::aarch64_neon_sqshl:
7599     Opcode = AArch64ISD::SQSHL_I;
7600     IsRightShift = false;
7601     break;
7602   case Intrinsic::aarch64_neon_uqshl:
7603     Opcode = AArch64ISD::UQSHL_I;
7604     IsRightShift = false;
7605     break;
7606   case Intrinsic::aarch64_neon_srshl:
7607     Opcode = AArch64ISD::SRSHR_I;
7608     IsRightShift = true;
7609     break;
7610   case Intrinsic::aarch64_neon_urshl:
7611     Opcode = AArch64ISD::URSHR_I;
7612     IsRightShift = true;
7613     break;
7614   case Intrinsic::aarch64_neon_sqshlu:
7615     Opcode = AArch64ISD::SQSHLU_I;
7616     IsRightShift = false;
7617     break;
7618   }
7619
7620   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7621     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7622                        DAG.getConstant(-ShiftAmount, MVT::i32));
7623   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7624     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7625                        DAG.getConstant(ShiftAmount, MVT::i32));
7626
7627   return SDValue();
7628 }
7629
7630 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7631 // the intrinsics must be legal and take an i32, this means there's almost
7632 // certainly going to be a zext in the DAG which we can eliminate.
7633 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7634   SDValue AndN = N->getOperand(2);
7635   if (AndN.getOpcode() != ISD::AND)
7636     return SDValue();
7637
7638   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7639   if (!CMask || CMask->getZExtValue() != Mask)
7640     return SDValue();
7641
7642   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7643                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7644 }
7645
7646 static SDValue performIntrinsicCombine(SDNode *N,
7647                                        TargetLowering::DAGCombinerInfo &DCI,
7648                                        const AArch64Subtarget *Subtarget) {
7649   SelectionDAG &DAG = DCI.DAG;
7650   unsigned IID = getIntrinsicID(N);
7651   switch (IID) {
7652   default:
7653     break;
7654   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7655   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7656     return tryCombineFixedPointConvert(N, DCI, DAG);
7657     break;
7658   case Intrinsic::aarch64_neon_fmax:
7659     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7660                        N->getOperand(1), N->getOperand(2));
7661   case Intrinsic::aarch64_neon_fmin:
7662     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7663                        N->getOperand(1), N->getOperand(2));
7664   case Intrinsic::aarch64_neon_smull:
7665   case Intrinsic::aarch64_neon_umull:
7666   case Intrinsic::aarch64_neon_pmull:
7667   case Intrinsic::aarch64_neon_sqdmull:
7668     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7669   case Intrinsic::aarch64_neon_sqshl:
7670   case Intrinsic::aarch64_neon_uqshl:
7671   case Intrinsic::aarch64_neon_sqshlu:
7672   case Intrinsic::aarch64_neon_srshl:
7673   case Intrinsic::aarch64_neon_urshl:
7674     return tryCombineShiftImm(IID, N, DAG);
7675   case Intrinsic::aarch64_crc32b:
7676   case Intrinsic::aarch64_crc32cb:
7677     return tryCombineCRC32(0xff, N, DAG);
7678   case Intrinsic::aarch64_crc32h:
7679   case Intrinsic::aarch64_crc32ch:
7680     return tryCombineCRC32(0xffff, N, DAG);
7681   }
7682   return SDValue();
7683 }
7684
7685 static SDValue performExtendCombine(SDNode *N,
7686                                     TargetLowering::DAGCombinerInfo &DCI,
7687                                     SelectionDAG &DAG) {
7688   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7689   // we can convert that DUP into another extract_high (of a bigger DUP), which
7690   // helps the backend to decide that an sabdl2 would be useful, saving a real
7691   // extract_high operation.
7692   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7693       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7694     SDNode *ABDNode = N->getOperand(0).getNode();
7695     unsigned IID = getIntrinsicID(ABDNode);
7696     if (IID == Intrinsic::aarch64_neon_sabd ||
7697         IID == Intrinsic::aarch64_neon_uabd) {
7698       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7699       if (!NewABD.getNode())
7700         return SDValue();
7701
7702       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7703                          NewABD);
7704     }
7705   }
7706
7707   // This is effectively a custom type legalization for AArch64.
7708   //
7709   // Type legalization will split an extend of a small, legal, type to a larger
7710   // illegal type by first splitting the destination type, often creating
7711   // illegal source types, which then get legalized in isel-confusing ways,
7712   // leading to really terrible codegen. E.g.,
7713   //   %result = v8i32 sext v8i8 %value
7714   // becomes
7715   //   %losrc = extract_subreg %value, ...
7716   //   %hisrc = extract_subreg %value, ...
7717   //   %lo = v4i32 sext v4i8 %losrc
7718   //   %hi = v4i32 sext v4i8 %hisrc
7719   // Things go rapidly downhill from there.
7720   //
7721   // For AArch64, the [sz]ext vector instructions can only go up one element
7722   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7723   // take two instructions.
7724   //
7725   // This implies that the most efficient way to do the extend from v8i8
7726   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7727   // the normal splitting to happen for the v8i16->v8i32.
7728
7729   // This is pre-legalization to catch some cases where the default
7730   // type legalization will create ill-tempered code.
7731   if (!DCI.isBeforeLegalizeOps())
7732     return SDValue();
7733
7734   // We're only interested in cleaning things up for non-legal vector types
7735   // here. If both the source and destination are legal, things will just
7736   // work naturally without any fiddling.
7737   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7738   EVT ResVT = N->getValueType(0);
7739   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7740     return SDValue();
7741   // If the vector type isn't a simple VT, it's beyond the scope of what
7742   // we're  worried about here. Let legalization do its thing and hope for
7743   // the best.
7744   SDValue Src = N->getOperand(0);
7745   EVT SrcVT = Src->getValueType(0);
7746   if (!ResVT.isSimple() || !SrcVT.isSimple())
7747     return SDValue();
7748
7749   // If the source VT is a 64-bit vector, we can play games and get the
7750   // better results we want.
7751   if (SrcVT.getSizeInBits() != 64)
7752     return SDValue();
7753
7754   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7755   unsigned ElementCount = SrcVT.getVectorNumElements();
7756   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7757   SDLoc DL(N);
7758   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7759
7760   // Now split the rest of the operation into two halves, each with a 64
7761   // bit source.
7762   EVT LoVT, HiVT;
7763   SDValue Lo, Hi;
7764   unsigned NumElements = ResVT.getVectorNumElements();
7765   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7766   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7767                                  ResVT.getVectorElementType(), NumElements / 2);
7768
7769   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7770                                LoVT.getVectorNumElements());
7771   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7772                    DAG.getConstant(0, MVT::i64));
7773   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7774                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7775   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7776   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7777
7778   // Now combine the parts back together so we still have a single result
7779   // like the combiner expects.
7780   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7781 }
7782
7783 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7784 /// value. The load store optimizer pass will merge them to store pair stores.
7785 /// This has better performance than a splat of the scalar followed by a split
7786 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7787 /// followed by an ext.b and two stores.
7788 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7789   SDValue StVal = St->getValue();
7790   EVT VT = StVal.getValueType();
7791
7792   // Don't replace floating point stores, they possibly won't be transformed to
7793   // stp because of the store pair suppress pass.
7794   if (VT.isFloatingPoint())
7795     return SDValue();
7796
7797   // Check for insert vector elements.
7798   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7799     return SDValue();
7800
7801   // We can express a splat as store pair(s) for 2 or 4 elements.
7802   unsigned NumVecElts = VT.getVectorNumElements();
7803   if (NumVecElts != 4 && NumVecElts != 2)
7804     return SDValue();
7805   SDValue SplatVal = StVal.getOperand(1);
7806   unsigned RemainInsertElts = NumVecElts - 1;
7807
7808   // Check that this is a splat.
7809   while (--RemainInsertElts) {
7810     SDValue NextInsertElt = StVal.getOperand(0);
7811     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7812       return SDValue();
7813     if (NextInsertElt.getOperand(1) != SplatVal)
7814       return SDValue();
7815     StVal = NextInsertElt;
7816   }
7817   unsigned OrigAlignment = St->getAlignment();
7818   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7819   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7820
7821   // Create scalar stores. This is at least as good as the code sequence for a
7822   // split unaligned store wich is a dup.s, ext.b, and two stores.
7823   // Most of the time the three stores should be replaced by store pair
7824   // instructions (stp).
7825   SDLoc DL(St);
7826   SDValue BasePtr = St->getBasePtr();
7827   SDValue NewST1 =
7828       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7829                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7830
7831   unsigned Offset = EltOffset;
7832   while (--NumVecElts) {
7833     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7834                                     DAG.getConstant(Offset, MVT::i64));
7835     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7836                           St->getPointerInfo(), St->isVolatile(),
7837                           St->isNonTemporal(), Alignment);
7838     Offset += EltOffset;
7839   }
7840   return NewST1;
7841 }
7842
7843 static SDValue performSTORECombine(SDNode *N,
7844                                    TargetLowering::DAGCombinerInfo &DCI,
7845                                    SelectionDAG &DAG,
7846                                    const AArch64Subtarget *Subtarget) {
7847   if (!DCI.isBeforeLegalize())
7848     return SDValue();
7849
7850   StoreSDNode *S = cast<StoreSDNode>(N);
7851   if (S->isVolatile())
7852     return SDValue();
7853
7854   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7855   // page boundries. We want to split such stores.
7856   if (!Subtarget->isCyclone())
7857     return SDValue();
7858
7859   // Don't split at Oz.
7860   MachineFunction &MF = DAG.getMachineFunction();
7861   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7862       AttributeSet::FunctionIndex, Attribute::MinSize);
7863   if (IsMinSize)
7864     return SDValue();
7865
7866   SDValue StVal = S->getValue();
7867   EVT VT = StVal.getValueType();
7868
7869   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7870   // those up regresses performance on micro-benchmarks and olden/bh.
7871   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7872     return SDValue();
7873
7874   // Split unaligned 16B stores. They are terrible for performance.
7875   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7876   // extensions can use this to mark that it does not want splitting to happen
7877   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7878   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7879   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7880       S->getAlignment() <= 2)
7881     return SDValue();
7882
7883   // If we get a splat of a scalar convert this vector store to a store of
7884   // scalars. They will be merged into store pairs thereby removing two
7885   // instructions.
7886   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7887   if (ReplacedSplat != SDValue())
7888     return ReplacedSplat;
7889
7890   SDLoc DL(S);
7891   unsigned NumElts = VT.getVectorNumElements() / 2;
7892   // Split VT into two.
7893   EVT HalfVT =
7894       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7895   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7896                                    DAG.getConstant(0, MVT::i64));
7897   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7898                                    DAG.getConstant(NumElts, MVT::i64));
7899   SDValue BasePtr = S->getBasePtr();
7900   SDValue NewST1 =
7901       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7902                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7903   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7904                                   DAG.getConstant(8, MVT::i64));
7905   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7906                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7907                       S->getAlignment());
7908 }
7909
7910 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7911 /// post-increment LD1R.
7912 static SDValue performPostLD1Combine(SDNode *N,
7913                                      TargetLowering::DAGCombinerInfo &DCI,
7914                                      bool IsLaneOp) {
7915   if (DCI.isBeforeLegalizeOps())
7916     return SDValue();
7917
7918   SelectionDAG &DAG = DCI.DAG;
7919   EVT VT = N->getValueType(0);
7920
7921   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7922   SDNode *LD = N->getOperand(LoadIdx).getNode();
7923   // If it is not LOAD, can not do such combine.
7924   if (LD->getOpcode() != ISD::LOAD)
7925     return SDValue();
7926
7927   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7928   EVT MemVT = LoadSDN->getMemoryVT();
7929   // Check if memory operand is the same type as the vector element.
7930   if (MemVT != VT.getVectorElementType())
7931     return SDValue();
7932
7933   // Check if there are other uses. If so, do not combine as it will introduce
7934   // an extra load.
7935   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7936        ++UI) {
7937     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7938       continue;
7939     if (*UI != N)
7940       return SDValue();
7941   }
7942
7943   SDValue Addr = LD->getOperand(1);
7944   SDValue Vector = N->getOperand(0);
7945   // Search for a use of the address operand that is an increment.
7946   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7947        Addr.getNode()->use_end(); UI != UE; ++UI) {
7948     SDNode *User = *UI;
7949     if (User->getOpcode() != ISD::ADD
7950         || UI.getUse().getResNo() != Addr.getResNo())
7951       continue;
7952
7953     // Check that the add is independent of the load.  Otherwise, folding it
7954     // would create a cycle.
7955     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7956       continue;
7957     // Also check that add is not used in the vector operand.  This would also
7958     // create a cycle.
7959     if (User->isPredecessorOf(Vector.getNode()))
7960       continue;
7961
7962     // If the increment is a constant, it must match the memory ref size.
7963     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7964     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7965       uint32_t IncVal = CInc->getZExtValue();
7966       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7967       if (IncVal != NumBytes)
7968         continue;
7969       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7970     }
7971
7972     SmallVector<SDValue, 8> Ops;
7973     Ops.push_back(LD->getOperand(0));  // Chain
7974     if (IsLaneOp) {
7975       Ops.push_back(Vector);           // The vector to be inserted
7976       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7977     }
7978     Ops.push_back(Addr);
7979     Ops.push_back(Inc);
7980
7981     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7982     SDVTList SDTys = DAG.getVTList(Tys);
7983     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7984     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7985                                            MemVT,
7986                                            LoadSDN->getMemOperand());
7987
7988     // Update the uses.
7989     std::vector<SDValue> NewResults;
7990     NewResults.push_back(SDValue(LD, 0));             // The result of load
7991     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7992     DCI.CombineTo(LD, NewResults);
7993     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7994     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7995
7996     break;
7997   }
7998   return SDValue();
7999 }
8000
8001 /// Target-specific DAG combine function for NEON load/store intrinsics
8002 /// to merge base address updates.
8003 static SDValue performNEONPostLDSTCombine(SDNode *N,
8004                                           TargetLowering::DAGCombinerInfo &DCI,
8005                                           SelectionDAG &DAG) {
8006   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8007     return SDValue();
8008
8009   unsigned AddrOpIdx = N->getNumOperands() - 1;
8010   SDValue Addr = N->getOperand(AddrOpIdx);
8011
8012   // Search for a use of the address operand that is an increment.
8013   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8014        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8015     SDNode *User = *UI;
8016     if (User->getOpcode() != ISD::ADD ||
8017         UI.getUse().getResNo() != Addr.getResNo())
8018       continue;
8019
8020     // Check that the add is independent of the load/store.  Otherwise, folding
8021     // it would create a cycle.
8022     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8023       continue;
8024
8025     // Find the new opcode for the updating load/store.
8026     bool IsStore = false;
8027     bool IsLaneOp = false;
8028     bool IsDupOp = false;
8029     unsigned NewOpc = 0;
8030     unsigned NumVecs = 0;
8031     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8032     switch (IntNo) {
8033     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8034     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8035       NumVecs = 2; break;
8036     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8037       NumVecs = 3; break;
8038     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8039       NumVecs = 4; break;
8040     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8041       NumVecs = 2; IsStore = true; break;
8042     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8043       NumVecs = 3; IsStore = true; break;
8044     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8045       NumVecs = 4; IsStore = true; break;
8046     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8047       NumVecs = 2; break;
8048     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8049       NumVecs = 3; break;
8050     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8051       NumVecs = 4; break;
8052     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8053       NumVecs = 2; IsStore = true; break;
8054     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8055       NumVecs = 3; IsStore = true; break;
8056     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8057       NumVecs = 4; IsStore = true; break;
8058     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8059       NumVecs = 2; IsDupOp = true; break;
8060     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8061       NumVecs = 3; IsDupOp = true; break;
8062     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8063       NumVecs = 4; IsDupOp = true; break;
8064     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8065       NumVecs = 2; IsLaneOp = true; break;
8066     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8067       NumVecs = 3; IsLaneOp = true; break;
8068     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8069       NumVecs = 4; IsLaneOp = true; break;
8070     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8071       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8072     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8073       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8074     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8075       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8076     }
8077
8078     EVT VecTy;
8079     if (IsStore)
8080       VecTy = N->getOperand(2).getValueType();
8081     else
8082       VecTy = N->getValueType(0);
8083
8084     // If the increment is a constant, it must match the memory ref size.
8085     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8086     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8087       uint32_t IncVal = CInc->getZExtValue();
8088       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8089       if (IsLaneOp || IsDupOp)
8090         NumBytes /= VecTy.getVectorNumElements();
8091       if (IncVal != NumBytes)
8092         continue;
8093       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8094     }
8095     SmallVector<SDValue, 8> Ops;
8096     Ops.push_back(N->getOperand(0)); // Incoming chain
8097     // Load lane and store have vector list as input.
8098     if (IsLaneOp || IsStore)
8099       for (unsigned i = 2; i < AddrOpIdx; ++i)
8100         Ops.push_back(N->getOperand(i));
8101     Ops.push_back(Addr); // Base register
8102     Ops.push_back(Inc);
8103
8104     // Return Types.
8105     EVT Tys[6];
8106     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8107     unsigned n;
8108     for (n = 0; n < NumResultVecs; ++n)
8109       Tys[n] = VecTy;
8110     Tys[n++] = MVT::i64;  // Type of write back register
8111     Tys[n] = MVT::Other;  // Type of the chain
8112     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8113
8114     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8115     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8116                                            MemInt->getMemoryVT(),
8117                                            MemInt->getMemOperand());
8118
8119     // Update the uses.
8120     std::vector<SDValue> NewResults;
8121     for (unsigned i = 0; i < NumResultVecs; ++i) {
8122       NewResults.push_back(SDValue(UpdN.getNode(), i));
8123     }
8124     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8125     DCI.CombineTo(N, NewResults);
8126     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8127
8128     break;
8129   }
8130   return SDValue();
8131 }
8132
8133 // Checks to see if the value is the prescribed width and returns information
8134 // about its extension mode.
8135 static
8136 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8137   ExtType = ISD::NON_EXTLOAD;
8138   switch(V.getNode()->getOpcode()) {
8139   default:
8140     return false;
8141   case ISD::LOAD: {
8142     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8143     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8144        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8145       ExtType = LoadNode->getExtensionType();
8146       return true;
8147     }
8148     return false;
8149   }
8150   case ISD::AssertSext: {
8151     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8152     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8153        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8154       ExtType = ISD::SEXTLOAD;
8155       return true;
8156     }
8157     return false;
8158   }
8159   case ISD::AssertZext: {
8160     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8161     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8162        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8163       ExtType = ISD::ZEXTLOAD;
8164       return true;
8165     }
8166     return false;
8167   }
8168   case ISD::Constant:
8169   case ISD::TargetConstant: {
8170     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8171         1LL << (width - 1))
8172       return true;
8173     return false;
8174   }
8175   }
8176
8177   return true;
8178 }
8179
8180 // This function does a whole lot of voodoo to determine if the tests are
8181 // equivalent without and with a mask. Essentially what happens is that given a
8182 // DAG resembling:
8183 //
8184 //  +-------------+ +-------------+ +-------------+ +-------------+
8185 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8186 //  +-------------+ +-------------+ +-------------+ +-------------+
8187 //           |           |           |               |
8188 //           V           V           |    +----------+
8189 //          +-------------+  +----+  |    |
8190 //          |     ADD     |  |0xff|  |    |
8191 //          +-------------+  +----+  |    |
8192 //                  |           |    |    |
8193 //                  V           V    |    |
8194 //                 +-------------+   |    |
8195 //                 |     AND     |   |    |
8196 //                 +-------------+   |    |
8197 //                      |            |    |
8198 //                      +-----+      |    |
8199 //                            |      |    |
8200 //                            V      V    V
8201 //                           +-------------+
8202 //                           |     CMP     |
8203 //                           +-------------+
8204 //
8205 // The AND node may be safely removed for some combinations of inputs. In
8206 // particular we need to take into account the extension type of the Input,
8207 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8208 // width of the input (this can work for any width inputs, the above graph is
8209 // specific to 8 bits.
8210 //
8211 // The specific equations were worked out by generating output tables for each
8212 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8213 // problem was simplified by working with 4 bit inputs, which means we only
8214 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8215 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8216 // patterns present in both extensions (0,7). For every distinct set of
8217 // AddConstant and CompConstants bit patterns we can consider the masked and
8218 // unmasked versions to be equivalent if the result of this function is true for
8219 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8220 //
8221 //   sub      w8, w0, w1
8222 //   and      w10, w8, #0x0f
8223 //   cmp      w8, w2
8224 //   cset     w9, AArch64CC
8225 //   cmp      w10, w2
8226 //   cset     w11, AArch64CC
8227 //   cmp      w9, w11
8228 //   cset     w0, eq
8229 //   ret
8230 //
8231 // Since the above function shows when the outputs are equivalent it defines
8232 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8233 // would be expensive to run during compiles. The equations below were written
8234 // in a test harness that confirmed they gave equivalent outputs to the above
8235 // for all inputs function, so they can be used determine if the removal is
8236 // legal instead.
8237 //
8238 // isEquivalentMaskless() is the code for testing if the AND can be removed
8239 // factored out of the DAG recognition as the DAG can take several forms.
8240
8241 static
8242 bool isEquivalentMaskless(unsigned CC, unsigned width,
8243                           ISD::LoadExtType ExtType, signed AddConstant,
8244                           signed CompConstant) {
8245   // By being careful about our equations and only writing the in term
8246   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8247   // make them generally applicable to all bit widths.
8248   signed MaxUInt = (1 << width);
8249
8250   // For the purposes of these comparisons sign extending the type is
8251   // equivalent to zero extending the add and displacing it by half the integer
8252   // width. Provided we are careful and make sure our equations are valid over
8253   // the whole range we can just adjust the input and avoid writing equations
8254   // for sign extended inputs.
8255   if (ExtType == ISD::SEXTLOAD)
8256     AddConstant -= (1 << (width-1));
8257
8258   switch(CC) {
8259   case AArch64CC::LE:
8260   case AArch64CC::GT: {
8261     if ((AddConstant == 0) ||
8262         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8263         (AddConstant >= 0 && CompConstant < 0) ||
8264         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8265       return true;
8266   } break;
8267   case AArch64CC::LT:
8268   case AArch64CC::GE: {
8269     if ((AddConstant == 0) ||
8270         (AddConstant >= 0 && CompConstant <= 0) ||
8271         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8272       return true;
8273   } break;
8274   case AArch64CC::HI:
8275   case AArch64CC::LS: {
8276     if ((AddConstant >= 0 && CompConstant < 0) ||
8277        (AddConstant <= 0 && CompConstant >= -1 &&
8278         CompConstant < AddConstant + MaxUInt))
8279       return true;
8280   } break;
8281   case AArch64CC::PL:
8282   case AArch64CC::MI: {
8283     if ((AddConstant == 0) ||
8284         (AddConstant > 0 && CompConstant <= 0) ||
8285         (AddConstant < 0 && CompConstant <= AddConstant))
8286       return true;
8287   } break;
8288   case AArch64CC::LO:
8289   case AArch64CC::HS: {
8290     if ((AddConstant >= 0 && CompConstant <= 0) ||
8291         (AddConstant <= 0 && CompConstant >= 0 &&
8292          CompConstant <= AddConstant + MaxUInt))
8293       return true;
8294   } break;
8295   case AArch64CC::EQ:
8296   case AArch64CC::NE: {
8297     if ((AddConstant > 0 && CompConstant < 0) ||
8298         (AddConstant < 0 && CompConstant >= 0 &&
8299          CompConstant < AddConstant + MaxUInt) ||
8300         (AddConstant >= 0 && CompConstant >= 0 &&
8301          CompConstant >= AddConstant) ||
8302         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8303
8304       return true;
8305   } break;
8306   case AArch64CC::VS:
8307   case AArch64CC::VC:
8308   case AArch64CC::AL:
8309   case AArch64CC::NV:
8310     return true;
8311   case AArch64CC::Invalid:
8312     break;
8313   }
8314
8315   return false;
8316 }
8317
8318 static
8319 SDValue performCONDCombine(SDNode *N,
8320                            TargetLowering::DAGCombinerInfo &DCI,
8321                            SelectionDAG &DAG, unsigned CCIndex,
8322                            unsigned CmpIndex) {
8323   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8324   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8325   unsigned CondOpcode = SubsNode->getOpcode();
8326
8327   if (CondOpcode != AArch64ISD::SUBS)
8328     return SDValue();
8329
8330   // There is a SUBS feeding this condition. Is it fed by a mask we can
8331   // use?
8332
8333   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8334   unsigned MaskBits = 0;
8335
8336   if (AndNode->getOpcode() != ISD::AND)
8337     return SDValue();
8338
8339   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8340     uint32_t CNV = CN->getZExtValue();
8341     if (CNV == 255)
8342       MaskBits = 8;
8343     else if (CNV == 65535)
8344       MaskBits = 16;
8345   }
8346
8347   if (!MaskBits)
8348     return SDValue();
8349
8350   SDValue AddValue = AndNode->getOperand(0);
8351
8352   if (AddValue.getOpcode() != ISD::ADD)
8353     return SDValue();
8354
8355   // The basic dag structure is correct, grab the inputs and validate them.
8356
8357   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8358   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8359   SDValue SubsInputValue = SubsNode->getOperand(1);
8360
8361   // The mask is present and the provenance of all the values is a smaller type,
8362   // lets see if the mask is superfluous.
8363
8364   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8365       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8366     return SDValue();
8367
8368   ISD::LoadExtType ExtType;
8369
8370   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8371       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8372       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8373     return SDValue();
8374
8375   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8376                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8377                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8378     return SDValue();
8379
8380   // The AND is not necessary, remove it.
8381
8382   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8383                                SubsNode->getValueType(1));
8384   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8385
8386   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8387   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8388
8389   return SDValue(N, 0);
8390 }
8391
8392 // Optimize compare with zero and branch.
8393 static SDValue performBRCONDCombine(SDNode *N,
8394                                     TargetLowering::DAGCombinerInfo &DCI,
8395                                     SelectionDAG &DAG) {
8396   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8397   if (NV.getNode())
8398     N = NV.getNode();
8399   SDValue Chain = N->getOperand(0);
8400   SDValue Dest = N->getOperand(1);
8401   SDValue CCVal = N->getOperand(2);
8402   SDValue Cmp = N->getOperand(3);
8403
8404   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8405   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8406   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8407     return SDValue();
8408
8409   unsigned CmpOpc = Cmp.getOpcode();
8410   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8411     return SDValue();
8412
8413   // Only attempt folding if there is only one use of the flag and no use of the
8414   // value.
8415   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8416     return SDValue();
8417
8418   SDValue LHS = Cmp.getOperand(0);
8419   SDValue RHS = Cmp.getOperand(1);
8420
8421   assert(LHS.getValueType() == RHS.getValueType() &&
8422          "Expected the value type to be the same for both operands!");
8423   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8424     return SDValue();
8425
8426   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8427     std::swap(LHS, RHS);
8428
8429   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8430     return SDValue();
8431
8432   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8433       LHS.getOpcode() == ISD::SRL)
8434     return SDValue();
8435
8436   // Fold the compare into the branch instruction.
8437   SDValue BR;
8438   if (CC == AArch64CC::EQ)
8439     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8440   else
8441     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8442
8443   // Do not add new nodes to DAG combiner worklist.
8444   DCI.CombineTo(N, BR, false);
8445
8446   return SDValue();
8447 }
8448
8449 // vselect (v1i1 setcc) ->
8450 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8451 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8452 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8453 // such VSELECT.
8454 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8455   SDValue N0 = N->getOperand(0);
8456   EVT CCVT = N0.getValueType();
8457
8458   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8459       CCVT.getVectorElementType() != MVT::i1)
8460     return SDValue();
8461
8462   EVT ResVT = N->getValueType(0);
8463   EVT CmpVT = N0.getOperand(0).getValueType();
8464   // Only combine when the result type is of the same size as the compared
8465   // operands.
8466   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8467     return SDValue();
8468
8469   SDValue IfTrue = N->getOperand(1);
8470   SDValue IfFalse = N->getOperand(2);
8471   SDValue SetCC =
8472       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8473                    N0.getOperand(0), N0.getOperand(1),
8474                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8475   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8476                      IfTrue, IfFalse);
8477 }
8478
8479 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8480 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8481 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8482 /// with a vector one followed by a DUP shuffle on the result.
8483 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8484   SDValue N0 = N->getOperand(0);
8485   EVT ResVT = N->getValueType(0);
8486
8487   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8488     return SDValue();
8489
8490   // If NumMaskElts == 0, the comparison is larger than select result. The
8491   // largest real NEON comparison is 64-bits per lane, which means the result is
8492   // at most 32-bits and an illegal vector. Just bail out for now.
8493   EVT SrcVT = N0.getOperand(0).getValueType();
8494
8495   // Don't try to do this optimization when the setcc itself has i1 operands.
8496   // There are no legal vectors of i1, so this would be pointless.
8497   if (SrcVT == MVT::i1)
8498     return SDValue();
8499
8500   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8501   if (!ResVT.isVector() || NumMaskElts == 0)
8502     return SDValue();
8503
8504   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8505   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8506
8507   // First perform a vector comparison, where lane 0 is the one we're interested
8508   // in.
8509   SDLoc DL(N0);
8510   SDValue LHS =
8511       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8512   SDValue RHS =
8513       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8514   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8515
8516   // Now duplicate the comparison mask we want across all other lanes.
8517   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8518   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8519   Mask = DAG.getNode(ISD::BITCAST, DL,
8520                      ResVT.changeVectorElementTypeToInteger(), Mask);
8521
8522   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8523 }
8524
8525 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8526                                                  DAGCombinerInfo &DCI) const {
8527   SelectionDAG &DAG = DCI.DAG;
8528   switch (N->getOpcode()) {
8529   default:
8530     break;
8531   case ISD::ADD:
8532   case ISD::SUB:
8533     return performAddSubLongCombine(N, DCI, DAG);
8534   case ISD::XOR:
8535     return performXorCombine(N, DAG, DCI, Subtarget);
8536   case ISD::MUL:
8537     return performMulCombine(N, DAG, DCI, Subtarget);
8538   case ISD::SINT_TO_FP:
8539   case ISD::UINT_TO_FP:
8540     return performIntToFpCombine(N, DAG, Subtarget);
8541   case ISD::OR:
8542     return performORCombine(N, DCI, Subtarget);
8543   case ISD::INTRINSIC_WO_CHAIN:
8544     return performIntrinsicCombine(N, DCI, Subtarget);
8545   case ISD::ANY_EXTEND:
8546   case ISD::ZERO_EXTEND:
8547   case ISD::SIGN_EXTEND:
8548     return performExtendCombine(N, DCI, DAG);
8549   case ISD::BITCAST:
8550     return performBitcastCombine(N, DCI, DAG);
8551   case ISD::CONCAT_VECTORS:
8552     return performConcatVectorsCombine(N, DCI, DAG);
8553   case ISD::SELECT:
8554     return performSelectCombine(N, DAG);
8555   case ISD::VSELECT:
8556     return performVSelectCombine(N, DCI.DAG);
8557   case ISD::STORE:
8558     return performSTORECombine(N, DCI, DAG, Subtarget);
8559   case AArch64ISD::BRCOND:
8560     return performBRCONDCombine(N, DCI, DAG);
8561   case AArch64ISD::CSEL:
8562     return performCONDCombine(N, DCI, DAG, 2, 3);
8563   case AArch64ISD::DUP:
8564     return performPostLD1Combine(N, DCI, false);
8565   case ISD::INSERT_VECTOR_ELT:
8566     return performPostLD1Combine(N, DCI, true);
8567   case ISD::INTRINSIC_VOID:
8568   case ISD::INTRINSIC_W_CHAIN:
8569     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8570     case Intrinsic::aarch64_neon_ld2:
8571     case Intrinsic::aarch64_neon_ld3:
8572     case Intrinsic::aarch64_neon_ld4:
8573     case Intrinsic::aarch64_neon_ld1x2:
8574     case Intrinsic::aarch64_neon_ld1x3:
8575     case Intrinsic::aarch64_neon_ld1x4:
8576     case Intrinsic::aarch64_neon_ld2lane:
8577     case Intrinsic::aarch64_neon_ld3lane:
8578     case Intrinsic::aarch64_neon_ld4lane:
8579     case Intrinsic::aarch64_neon_ld2r:
8580     case Intrinsic::aarch64_neon_ld3r:
8581     case Intrinsic::aarch64_neon_ld4r:
8582     case Intrinsic::aarch64_neon_st2:
8583     case Intrinsic::aarch64_neon_st3:
8584     case Intrinsic::aarch64_neon_st4:
8585     case Intrinsic::aarch64_neon_st1x2:
8586     case Intrinsic::aarch64_neon_st1x3:
8587     case Intrinsic::aarch64_neon_st1x4:
8588     case Intrinsic::aarch64_neon_st2lane:
8589     case Intrinsic::aarch64_neon_st3lane:
8590     case Intrinsic::aarch64_neon_st4lane:
8591       return performNEONPostLDSTCombine(N, DCI, DAG);
8592     default:
8593       break;
8594     }
8595   }
8596   return SDValue();
8597 }
8598
8599 // Check if the return value is used as only a return value, as otherwise
8600 // we can't perform a tail-call. In particular, we need to check for
8601 // target ISD nodes that are returns and any other "odd" constructs
8602 // that the generic analysis code won't necessarily catch.
8603 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8604                                                SDValue &Chain) const {
8605   if (N->getNumValues() != 1)
8606     return false;
8607   if (!N->hasNUsesOfValue(1, 0))
8608     return false;
8609
8610   SDValue TCChain = Chain;
8611   SDNode *Copy = *N->use_begin();
8612   if (Copy->getOpcode() == ISD::CopyToReg) {
8613     // If the copy has a glue operand, we conservatively assume it isn't safe to
8614     // perform a tail call.
8615     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8616         MVT::Glue)
8617       return false;
8618     TCChain = Copy->getOperand(0);
8619   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8620     return false;
8621
8622   bool HasRet = false;
8623   for (SDNode *Node : Copy->uses()) {
8624     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8625       return false;
8626     HasRet = true;
8627   }
8628
8629   if (!HasRet)
8630     return false;
8631
8632   Chain = TCChain;
8633   return true;
8634 }
8635
8636 // Return whether the an instruction can potentially be optimized to a tail
8637 // call. This will cause the optimizers to attempt to move, or duplicate,
8638 // return instructions to help enable tail call optimizations for this
8639 // instruction.
8640 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8641   if (!CI->isTailCall())
8642     return false;
8643
8644   return true;
8645 }
8646
8647 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8648                                                    SDValue &Offset,
8649                                                    ISD::MemIndexedMode &AM,
8650                                                    bool &IsInc,
8651                                                    SelectionDAG &DAG) const {
8652   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8653     return false;
8654
8655   Base = Op->getOperand(0);
8656   // All of the indexed addressing mode instructions take a signed
8657   // 9 bit immediate offset.
8658   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8659     int64_t RHSC = (int64_t)RHS->getZExtValue();
8660     if (RHSC >= 256 || RHSC <= -256)
8661       return false;
8662     IsInc = (Op->getOpcode() == ISD::ADD);
8663     Offset = Op->getOperand(1);
8664     return true;
8665   }
8666   return false;
8667 }
8668
8669 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8670                                                       SDValue &Offset,
8671                                                       ISD::MemIndexedMode &AM,
8672                                                       SelectionDAG &DAG) const {
8673   EVT VT;
8674   SDValue Ptr;
8675   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8676     VT = LD->getMemoryVT();
8677     Ptr = LD->getBasePtr();
8678   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8679     VT = ST->getMemoryVT();
8680     Ptr = ST->getBasePtr();
8681   } else
8682     return false;
8683
8684   bool IsInc;
8685   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8686     return false;
8687   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8688   return true;
8689 }
8690
8691 bool AArch64TargetLowering::getPostIndexedAddressParts(
8692     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8693     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8694   EVT VT;
8695   SDValue Ptr;
8696   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8697     VT = LD->getMemoryVT();
8698     Ptr = LD->getBasePtr();
8699   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8700     VT = ST->getMemoryVT();
8701     Ptr = ST->getBasePtr();
8702   } else
8703     return false;
8704
8705   bool IsInc;
8706   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8707     return false;
8708   // Post-indexing updates the base, so it's not a valid transform
8709   // if that's not the same as the load's pointer.
8710   if (Ptr != Base)
8711     return false;
8712   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8713   return true;
8714 }
8715
8716 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8717                                   SelectionDAG &DAG) {
8718   SDLoc DL(N);
8719   SDValue Op = N->getOperand(0);
8720
8721   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8722     return;
8723
8724   Op = SDValue(
8725       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8726                          DAG.getUNDEF(MVT::i32), Op,
8727                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8728       0);
8729   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8730   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8731 }
8732
8733 void AArch64TargetLowering::ReplaceNodeResults(
8734     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8735   switch (N->getOpcode()) {
8736   default:
8737     llvm_unreachable("Don't know how to custom expand this");
8738   case ISD::BITCAST:
8739     ReplaceBITCASTResults(N, Results, DAG);
8740     return;
8741   case ISD::FP_TO_UINT:
8742   case ISD::FP_TO_SINT:
8743     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8744     // Let normal code take care of it by not adding anything to Results.
8745     return;
8746   }
8747 }
8748
8749 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8750   return true;
8751 }
8752
8753 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8754   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8755   // reciprocal if there are three or more FDIVs.
8756   return NumUsers > 2;
8757 }
8758
8759 TargetLoweringBase::LegalizeTypeAction
8760 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8761   MVT SVT = VT.getSimpleVT();
8762   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8763   // v4i16, v2i32 instead of to promote.
8764   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8765       || SVT == MVT::v1f32)
8766     return TypeWidenVector;
8767
8768   return TargetLoweringBase::getPreferredVectorAction(VT);
8769 }
8770
8771 // Loads and stores less than 128-bits are already atomic; ones above that
8772 // are doomed anyway, so defer to the default libcall and blame the OS when
8773 // things go wrong.
8774 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8775   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8776   return Size == 128;
8777 }
8778
8779 // Loads and stores less than 128-bits are already atomic; ones above that
8780 // are doomed anyway, so defer to the default libcall and blame the OS when
8781 // things go wrong.
8782 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8783   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8784   return Size == 128;
8785 }
8786
8787 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8788 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8789   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8790   return Size <= 128;
8791 }
8792
8793 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8794   return true;
8795 }
8796
8797 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8798                                              AtomicOrdering Ord) const {
8799   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8800   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8801   bool IsAcquire = isAtLeastAcquire(Ord);
8802
8803   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8804   // intrinsic must return {i64, i64} and we have to recombine them into a
8805   // single i128 here.
8806   if (ValTy->getPrimitiveSizeInBits() == 128) {
8807     Intrinsic::ID Int =
8808         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8809     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8810
8811     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8812     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8813
8814     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8815     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8816     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8817     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8818     return Builder.CreateOr(
8819         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8820   }
8821
8822   Type *Tys[] = { Addr->getType() };
8823   Intrinsic::ID Int =
8824       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8825   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8826
8827   return Builder.CreateTruncOrBitCast(
8828       Builder.CreateCall(Ldxr, Addr),
8829       cast<PointerType>(Addr->getType())->getElementType());
8830 }
8831
8832 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8833                                                    Value *Val, Value *Addr,
8834                                                    AtomicOrdering Ord) const {
8835   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8836   bool IsRelease = isAtLeastRelease(Ord);
8837
8838   // Since the intrinsics must have legal type, the i128 intrinsics take two
8839   // parameters: "i64, i64". We must marshal Val into the appropriate form
8840   // before the call.
8841   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8842     Intrinsic::ID Int =
8843         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8844     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8845     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8846
8847     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8848     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8849     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8850     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8851   }
8852
8853   Intrinsic::ID Int =
8854       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8855   Type *Tys[] = { Addr->getType() };
8856   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8857
8858   return Builder.CreateCall2(
8859       Stxr, Builder.CreateZExtOrBitCast(
8860                 Val, Stxr->getFunctionType()->getParamType(0)),
8861       Addr);
8862 }
8863
8864 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8865     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8866   return Ty->isArrayTy();
8867 }