lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetAsmInfo.h"
  15 #include "llvm/Target/TargetLowering.h"
  16 #include "llvm/Target/TargetSubtarget.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/GlobalVariable.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/ADT/StringExtras.h"
  25 #include "llvm/ADT/STLExtras.h"
  26 #include "llvm/Support/MathExtras.h"
  27 using namespace llvm;
  28
  29 /// InitLibcallNames - Set default libcall names.
  30 ///
  31 static void InitLibcallNames(const char **Names) {
  32   Names[RTLIB::SHL_I32] = "__ashlsi3";
  33   Names[RTLIB::SHL_I64] = "__ashldi3";
  34   Names[RTLIB::SHL_I128] = "__ashlti3";
  35   Names[RTLIB::SRL_I32] = "__lshrsi3";
  36   Names[RTLIB::SRL_I64] = "__lshrdi3";
  37   Names[RTLIB::SRL_I128] = "__lshrti3";
  38   Names[RTLIB::SRA_I32] = "__ashrsi3";
  39   Names[RTLIB::SRA_I64] = "__ashrdi3";
  40   Names[RTLIB::SRA_I128] = "__ashrti3";
  41   Names[RTLIB::MUL_I32] = "__mulsi3";
  42   Names[RTLIB::MUL_I64] = "__muldi3";
  43   Names[RTLIB::MUL_I128] = "__multi3";
  44   Names[RTLIB::SDIV_I32] = "__divsi3";
  45   Names[RTLIB::SDIV_I64] = "__divdi3";
  46   Names[RTLIB::SDIV_I128] = "__divti3";
  47   Names[RTLIB::UDIV_I32] = "__udivsi3";
  48   Names[RTLIB::UDIV_I64] = "__udivdi3";
  49   Names[RTLIB::UDIV_I128] = "__udivti3";
  50   Names[RTLIB::SREM_I32] = "__modsi3";
  51   Names[RTLIB::SREM_I64] = "__moddi3";
  52   Names[RTLIB::SREM_I128] = "__modti3";
  53   Names[RTLIB::UREM_I32] = "__umodsi3";
  54   Names[RTLIB::UREM_I64] = "__umoddi3";
  55   Names[RTLIB::UREM_I128] = "__umodti3";
  56   Names[RTLIB::NEG_I32] = "__negsi2";
  57   Names[RTLIB::NEG_I64] = "__negdi2";
  58   Names[RTLIB::ADD_F32] = "__addsf3";
  59   Names[RTLIB::ADD_F64] = "__adddf3";
  60   Names[RTLIB::ADD_F80] = "__addxf3";
  61   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  62   Names[RTLIB::SUB_F32] = "__subsf3";
  63   Names[RTLIB::SUB_F64] = "__subdf3";
  64   Names[RTLIB::SUB_F80] = "__subxf3";
  65   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  66   Names[RTLIB::MUL_F32] = "__mulsf3";
  67   Names[RTLIB::MUL_F64] = "__muldf3";
  68   Names[RTLIB::MUL_F80] = "__mulxf3";
  69   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
  70   Names[RTLIB::DIV_F32] = "__divsf3";
  71   Names[RTLIB::DIV_F64] = "__divdf3";
  72   Names[RTLIB::DIV_F80] = "__divxf3";
  73   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
  74   Names[RTLIB::REM_F32] = "fmodf";
  75   Names[RTLIB::REM_F64] = "fmod";
  76   Names[RTLIB::REM_F80] = "fmodl";
  77   Names[RTLIB::REM_PPCF128] = "fmodl";
  78   Names[RTLIB::POWI_F32] = "__powisf2";
  79   Names[RTLIB::POWI_F64] = "__powidf2";
  80   Names[RTLIB::POWI_F80] = "__powixf2";
  81   Names[RTLIB::POWI_PPCF128] = "__powitf2";
  82   Names[RTLIB::SQRT_F32] = "sqrtf";
  83   Names[RTLIB::SQRT_F64] = "sqrt";
  84   Names[RTLIB::SQRT_F80] = "sqrtl";
  85   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
  86   Names[RTLIB::LOG_F32] = "logf";
  87   Names[RTLIB::LOG_F64] = "log";
  88   Names[RTLIB::LOG_F80] = "logl";
  89   Names[RTLIB::LOG_PPCF128] = "logl";
  90   Names[RTLIB::LOG2_F32] = "log2f";
  91   Names[RTLIB::LOG2_F64] = "log2";
  92   Names[RTLIB::LOG2_F80] = "log2l";
  93   Names[RTLIB::LOG2_PPCF128] = "log2l";
  94   Names[RTLIB::LOG10_F32] = "log10f";
  95   Names[RTLIB::LOG10_F64] = "log10";
  96   Names[RTLIB::LOG10_F80] = "log10l";
  97   Names[RTLIB::LOG10_PPCF128] = "log10l";
  98   Names[RTLIB::EXP_F32] = "expf";
  99   Names[RTLIB::EXP_F64] = "exp";
 100   Names[RTLIB::EXP_F80] = "expl";
 101   Names[RTLIB::EXP_PPCF128] = "expl";
 102   Names[RTLIB::EXP2_F32] = "exp2f";
 103   Names[RTLIB::EXP2_F64] = "exp2";
 104   Names[RTLIB::EXP2_F80] = "exp2l";
 105   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 106   Names[RTLIB::SIN_F32] = "sinf";
 107   Names[RTLIB::SIN_F64] = "sin";
 108   Names[RTLIB::SIN_F80] = "sinl";
 109   Names[RTLIB::SIN_PPCF128] = "sinl";
 110   Names[RTLIB::COS_F32] = "cosf";
 111   Names[RTLIB::COS_F64] = "cos";
 112   Names[RTLIB::COS_F80] = "cosl";
 113   Names[RTLIB::COS_PPCF128] = "cosl";
 114   Names[RTLIB::POW_F32] = "powf";
 115   Names[RTLIB::POW_F64] = "pow";
 116   Names[RTLIB::POW_F80] = "powl";
 117   Names[RTLIB::POW_PPCF128] = "powl";
 118   Names[RTLIB::CEIL_F32] = "ceilf";
 119   Names[RTLIB::CEIL_F64] = "ceil";
 120   Names[RTLIB::CEIL_F80] = "ceill";
 121   Names[RTLIB::CEIL_PPCF128] = "ceill";
 122   Names[RTLIB::TRUNC_F32] = "truncf";
 123   Names[RTLIB::TRUNC_F64] = "trunc";
 124   Names[RTLIB::TRUNC_F80] = "truncl";
 125   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 126   Names[RTLIB::RINT_F32] = "rintf";
 127   Names[RTLIB::RINT_F64] = "rint";
 128   Names[RTLIB::RINT_F80] = "rintl";
 129   Names[RTLIB::RINT_PPCF128] = "rintl";
 130   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 131   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 132   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 133   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 134   Names[RTLIB::FLOOR_F32] = "floorf";
 135   Names[RTLIB::FLOOR_F64] = "floor";
 136   Names[RTLIB::FLOOR_F80] = "floorl";
 137   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 138   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 139   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 140   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 141   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 142   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 143   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 144   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 145   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 146   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 147   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 148   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 149   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 150   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 151   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 152   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 153   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 154   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 155   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 156   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 157   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 158   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 159   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 160   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 161   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 162   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 163   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 164   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 165   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 166   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 167   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 168   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 169   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 170   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 171   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 172   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 173   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 174   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 175   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 176   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 177   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 178   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 179   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 180   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 181   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 182   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 183   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 184   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 185   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 186   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 187   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 188   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 189   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 190   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 191   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 192   Names[RTLIB::OEQ_F32] = "__eqsf2";
 193   Names[RTLIB::OEQ_F64] = "__eqdf2";
 194   Names[RTLIB::UNE_F32] = "__nesf2";
 195   Names[RTLIB::UNE_F64] = "__nedf2";
 196   Names[RTLIB::OGE_F32] = "__gesf2";
 197   Names[RTLIB::OGE_F64] = "__gedf2";
 198   Names[RTLIB::OLT_F32] = "__ltsf2";
 199   Names[RTLIB::OLT_F64] = "__ltdf2";
 200   Names[RTLIB::OLE_F32] = "__lesf2";
 201   Names[RTLIB::OLE_F64] = "__ledf2";
 202   Names[RTLIB::OGT_F32] = "__gtsf2";
 203   Names[RTLIB::OGT_F64] = "__gtdf2";
 204   Names[RTLIB::UO_F32] = "__unordsf2";
 205   Names[RTLIB::UO_F64] = "__unorddf2";
 206   Names[RTLIB::O_F32] = "__unordsf2";
 207   Names[RTLIB::O_F64] = "__unorddf2";
 208 }
 209
 210 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 211 /// UNKNOWN_LIBCALL if there is none.
 212 RTLIB::Libcall RTLIB::getFPEXT(MVT OpVT, MVT RetVT) {
 213   if (OpVT == MVT::f32) {
 214     if (RetVT == MVT::f64)
 215       return FPEXT_F32_F64;
 216   }
 217   return UNKNOWN_LIBCALL;
 218 }
 219
 220 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 221 /// UNKNOWN_LIBCALL if there is none.
 222 RTLIB::Libcall RTLIB::getFPROUND(MVT OpVT, MVT RetVT) {
 223   if (RetVT == MVT::f32) {
 224     if (OpVT == MVT::f64)
 225       return FPROUND_F64_F32;
 226     if (OpVT == MVT::f80)
 227       return FPROUND_F80_F32;
 228     if (OpVT == MVT::ppcf128)
 229       return FPROUND_PPCF128_F32;
 230   } else if (RetVT == MVT::f64) {
 231     if (OpVT == MVT::f80)
 232       return FPROUND_F80_F64;
 233     if (OpVT == MVT::ppcf128)
 234       return FPROUND_PPCF128_F64;
 235   }
 236   return UNKNOWN_LIBCALL;
 237 }
 238
 239 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 240 /// UNKNOWN_LIBCALL if there is none.
 241 RTLIB::Libcall RTLIB::getFPTOSINT(MVT OpVT, MVT RetVT) {
 242   if (OpVT == MVT::f32) {
 243     if (RetVT == MVT::i32)
 244       return FPTOSINT_F32_I32;
 245     if (RetVT == MVT::i64)
 246       return FPTOSINT_F32_I64;
 247     if (RetVT == MVT::i128)
 248       return FPTOSINT_F32_I128;
 249   } else if (OpVT == MVT::f64) {
 250     if (RetVT == MVT::i32)
 251       return FPTOSINT_F64_I32;
 252     if (RetVT == MVT::i64)
 253       return FPTOSINT_F64_I64;
 254     if (RetVT == MVT::i128)
 255       return FPTOSINT_F64_I128;
 256   } else if (OpVT == MVT::f80) {
 257     if (RetVT == MVT::i32)
 258       return FPTOSINT_F80_I32;
 259     if (RetVT == MVT::i64)
 260       return FPTOSINT_F80_I64;
 261     if (RetVT == MVT::i128)
 262       return FPTOSINT_F80_I128;
 263   } else if (OpVT == MVT::ppcf128) {
 264     if (RetVT == MVT::i32)
 265       return FPTOSINT_PPCF128_I32;
 266     if (RetVT == MVT::i64)
 267       return FPTOSINT_PPCF128_I64;
 268     if (RetVT == MVT::i128)
 269       return FPTOSINT_PPCF128_I128;
 270   }
 271   return UNKNOWN_LIBCALL;
 272 }
 273
 274 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 275 /// UNKNOWN_LIBCALL if there is none.
 276 RTLIB::Libcall RTLIB::getFPTOUINT(MVT OpVT, MVT RetVT) {
 277   if (OpVT == MVT::f32) {
 278     if (RetVT == MVT::i32)
 279       return FPTOUINT_F32_I32;
 280     if (RetVT == MVT::i64)
 281       return FPTOUINT_F32_I64;
 282     if (RetVT == MVT::i128)
 283       return FPTOUINT_F32_I128;
 284   } else if (OpVT == MVT::f64) {
 285     if (RetVT == MVT::i32)
 286       return FPTOUINT_F64_I32;
 287     if (RetVT == MVT::i64)
 288       return FPTOUINT_F64_I64;
 289     if (RetVT == MVT::i128)
 290       return FPTOUINT_F64_I128;
 291   } else if (OpVT == MVT::f80) {
 292     if (RetVT == MVT::i32)
 293       return FPTOUINT_F80_I32;
 294     if (RetVT == MVT::i64)
 295       return FPTOUINT_F80_I64;
 296     if (RetVT == MVT::i128)
 297       return FPTOUINT_F80_I128;
 298   } else if (OpVT == MVT::ppcf128) {
 299     if (RetVT == MVT::i32)
 300       return FPTOUINT_PPCF128_I32;
 301     if (RetVT == MVT::i64)
 302       return FPTOUINT_PPCF128_I64;
 303     if (RetVT == MVT::i128)
 304       return FPTOUINT_PPCF128_I128;
 305   }
 306   return UNKNOWN_LIBCALL;
 307 }
 308
 309 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 310 /// UNKNOWN_LIBCALL if there is none.
 311 RTLIB::Libcall RTLIB::getSINTTOFP(MVT OpVT, MVT RetVT) {
 312   if (OpVT == MVT::i32) {
 313     if (RetVT == MVT::f32)
 314       return SINTTOFP_I32_F32;
 315     else if (RetVT == MVT::f64)
 316       return SINTTOFP_I32_F64;
 317     else if (RetVT == MVT::f80)
 318       return SINTTOFP_I32_F80;
 319     else if (RetVT == MVT::ppcf128)
 320       return SINTTOFP_I32_PPCF128;
 321   } else if (OpVT == MVT::i64) {
 322     if (RetVT == MVT::f32)
 323       return SINTTOFP_I64_F32;
 324     else if (RetVT == MVT::f64)
 325       return SINTTOFP_I64_F64;
 326     else if (RetVT == MVT::f80)
 327       return SINTTOFP_I64_F80;
 328     else if (RetVT == MVT::ppcf128)
 329       return SINTTOFP_I64_PPCF128;
 330   } else if (OpVT == MVT::i128) {
 331     if (RetVT == MVT::f32)
 332       return SINTTOFP_I128_F32;
 333     else if (RetVT == MVT::f64)
 334       return SINTTOFP_I128_F64;
 335     else if (RetVT == MVT::f80)
 336       return SINTTOFP_I128_F80;
 337     else if (RetVT == MVT::ppcf128)
 338       return SINTTOFP_I128_PPCF128;
 339   }
 340   return UNKNOWN_LIBCALL;
 341 }
 342
 343 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 344 /// UNKNOWN_LIBCALL if there is none.
 345 RTLIB::Libcall RTLIB::getUINTTOFP(MVT OpVT, MVT RetVT) {
 346   if (OpVT == MVT::i32) {
 347     if (RetVT == MVT::f32)
 348       return UINTTOFP_I32_F32;
 349     else if (RetVT == MVT::f64)
 350       return UINTTOFP_I32_F64;
 351     else if (RetVT == MVT::f80)
 352       return UINTTOFP_I32_F80;
 353     else if (RetVT == MVT::ppcf128)
 354       return UINTTOFP_I32_PPCF128;
 355   } else if (OpVT == MVT::i64) {
 356     if (RetVT == MVT::f32)
 357       return UINTTOFP_I64_F32;
 358     else if (RetVT == MVT::f64)
 359       return UINTTOFP_I64_F64;
 360     else if (RetVT == MVT::f80)
 361       return UINTTOFP_I64_F80;
 362     else if (RetVT == MVT::ppcf128)
 363       return UINTTOFP_I64_PPCF128;
 364   } else if (OpVT == MVT::i128) {
 365     if (RetVT == MVT::f32)
 366       return UINTTOFP_I128_F32;
 367     else if (RetVT == MVT::f64)
 368       return UINTTOFP_I128_F64;
 369     else if (RetVT == MVT::f80)
 370       return UINTTOFP_I128_F80;
 371     else if (RetVT == MVT::ppcf128)
 372       return UINTTOFP_I128_PPCF128;
 373   }
 374   return UNKNOWN_LIBCALL;
 375 }
 376
 377 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 378 ///
 379 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 380   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 381   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 382   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 383   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 384   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 385   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 386   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 387   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 388   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 389   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 390   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 391   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 392   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 393   CCs[RTLIB::UO_F32] = ISD::SETNE;
 394   CCs[RTLIB::UO_F64] = ISD::SETNE;
 395   CCs[RTLIB::O_F32] = ISD::SETEQ;
 396   CCs[RTLIB::O_F64] = ISD::SETEQ;
 397 }
 398
 399 TargetLowering::TargetLowering(TargetMachine &tm)
 400   : TM(tm), TD(TM.getTargetData()) {
 401   assert(ISD::BUILTIN_OP_END <= OpActionsCapacity &&
 402          "Fixed size array in TargetLowering is not large enough!");
 403   // All operations default to being supported.
 404   memset(OpActions, 0, sizeof(OpActions));
 405   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 406   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 407   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 408   memset(ConvertActions, 0, sizeof(ConvertActions));
 409   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 410
 411   // Set default actions for various operations.
 412   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 413     // Default all indexed load / store to expand.
 414     for (unsigned IM = (unsigned)ISD::PRE_INC;
 415          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 416       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 417       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 418     }
 419
 420     // These operations default to expand.
 421     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 422   }
 423
 424   // Most targets ignore the @llvm.prefetch intrinsic.
 425   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 426
 427   // ConstantFP nodes default to expand.  Targets can either change this to
 428   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 429   // to optimize expansions for certain constants.
 430   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 431   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 432   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 433
 434   // These library functions default to expand.
 435   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 436   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 437   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 438   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 439   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 440   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 441   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 442   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 443   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 444   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 445
 446   // Default ISD::TRAP to expand (which turns it into abort).
 447   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 448
 449   IsLittleEndian = TD->isLittleEndian();
 450   UsesGlobalOffsetTable = false;
 451   ShiftAmountTy = PointerTy = getValueType(TD->getIntPtrType());
 452   ShiftAmtHandling = Undefined;
 453   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 454   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 455   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 456   allowUnalignedMemoryAccesses = false;
 457   UseUnderscoreSetJmp = false;
 458   UseUnderscoreLongJmp = false;
 459   SelectIsExpensive = false;
 460   IntDivIsCheap = false;
 461   Pow2DivIsCheap = false;
 462   StackPointerRegisterToSaveRestore = 0;
 463   ExceptionPointerRegister = 0;
 464   ExceptionSelectorRegister = 0;
 465   BooleanContents = UndefinedBooleanContent;
 466   SchedPreferenceInfo = SchedulingForLatency;
 467   JumpBufSize = 0;
 468   JumpBufAlignment = 0;
 469   IfCvtBlockSizeLimit = 2;
 470   IfCvtDupBlockSizeLimit = 0;
 471   PrefLoopAlignment = 0;
 472
 473   InitLibcallNames(LibcallRoutineNames);
 474   InitCmpLibcallCCs(CmpLibcallCCs);
 475
 476   // Tell Legalize whether the assembler supports DEBUG_LOC.
 477   const TargetAsmInfo *TASM = TM.getTargetAsmInfo();
 478   if (!TASM || !TASM->hasDotLocAndDotFile())
 479     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 480 }
 481
 482 TargetLowering::~TargetLowering() {}
 483
 484 /// computeRegisterProperties - Once all of the register classes are added,
 485 /// this allows us to compute derived properties we expose.
 486 void TargetLowering::computeRegisterProperties() {
 487   assert(MVT::LAST_VALUETYPE <= 32 &&
 488          "Too many value types for ValueTypeActions to hold!");
 489
 490   // Everything defaults to needing one register.
 491   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 492     NumRegistersForVT[i] = 1;
 493     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 494   }
 495   // ...except isVoid, which doesn't need any registers.
 496   NumRegistersForVT[MVT::isVoid] = 0;
 497
 498   // Find the largest integer register class.
 499   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 500   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 501     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 502
 503   // Every integer value type larger than this largest register takes twice as
 504   // many registers to represent as the previous ValueType.
 505   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 506     MVT EVT = (MVT::SimpleValueType)ExpandedReg;
 507     if (!EVT.isInteger())
 508       break;
 509     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 510     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 511     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 512     ValueTypeActions.setTypeAction(EVT, Expand);
 513   }
 514
 515   // Inspect all of the ValueType's smaller than the largest integer
 516   // register to see which ones need promotion.
 517   unsigned LegalIntReg = LargestIntReg;
 518   for (unsigned IntReg = LargestIntReg - 1;
 519        IntReg >= (unsigned)MVT::i1; --IntReg) {
 520     MVT IVT = (MVT::SimpleValueType)IntReg;
 521     if (isTypeLegal(IVT)) {
 522       LegalIntReg = IntReg;
 523     } else {
 524       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 525         (MVT::SimpleValueType)LegalIntReg;
 526       ValueTypeActions.setTypeAction(IVT, Promote);
 527     }
 528   }
 529
 530   // ppcf128 type is really two f64's.
 531   if (!isTypeLegal(MVT::ppcf128)) {
 532     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 533     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 534     TransformToType[MVT::ppcf128] = MVT::f64;
 535     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 536   }
 537
 538   // Decide how to handle f64. If the target does not have native f64 support,
 539   // expand it to i64 and we will be generating soft float library calls.
 540   if (!isTypeLegal(MVT::f64)) {
 541     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 542     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 543     TransformToType[MVT::f64] = MVT::i64;
 544     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 545   }
 546
 547   // Decide how to handle f32. If the target does not have native support for
 548   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 549   if (!isTypeLegal(MVT::f32)) {
 550     if (isTypeLegal(MVT::f64)) {
 551       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 552       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 553       TransformToType[MVT::f32] = MVT::f64;
 554       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 555     } else {
 556       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 557       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 558       TransformToType[MVT::f32] = MVT::i32;
 559       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 560     }
 561   }
 562
 563   // Loop over all of the vector value types to see which need transformations.
 564   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 565        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 566     MVT VT = (MVT::SimpleValueType)i;
 567     if (!isTypeLegal(VT)) {
 568       MVT IntermediateVT, RegisterVT;
 569       unsigned NumIntermediates;
 570       NumRegistersForVT[i] =
 571         getVectorTypeBreakdown(VT,
 572                                IntermediateVT, NumIntermediates,
 573                                RegisterVT);
 574       RegisterTypeForVT[i] = RegisterVT;
 575
 576       // Determine if there is a legal wider type.
 577       bool IsLegalWiderType = false;
 578       MVT EltVT = VT.getVectorElementType();
 579       unsigned NElts = VT.getVectorNumElements();
 580       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 581         MVT SVT = (MVT::SimpleValueType)nVT;
 582         if (isTypeLegal(SVT) && SVT.getVectorElementType() == EltVT &&
 583             SVT.getVectorNumElements() > NElts) {
 584           TransformToType[i] = SVT;
 585           ValueTypeActions.setTypeAction(VT, Promote);
 586           IsLegalWiderType = true;
 587           break;
 588         }
 589       }
 590       if (!IsLegalWiderType) {
 591         MVT NVT = VT.getPow2VectorType();
 592         if (NVT == VT) {
 593           // Type is already a power of 2.  The default action is to split.
 594           TransformToType[i] = MVT::Other;
 595           ValueTypeActions.setTypeAction(VT, Expand);
 596         } else {
 597           TransformToType[i] = NVT;
 598           ValueTypeActions.setTypeAction(VT, Promote);
 599         }
 600       }
 601     }
 602   }
 603 }
 604
 605 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 606   return NULL;
 607 }
 608
 609
 610 MVT TargetLowering::getSetCCResultType(MVT VT) const {
 611   return getValueType(TD->getIntPtrType());
 612 }
 613
 614
 615 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 616 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 617 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 618 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 619 ///
 620 /// This method returns the number of registers needed, and the VT for each
 621 /// register.  It also returns the VT and quantity of the intermediate values
 622 /// before they are promoted/expanded.
 623 ///
 624 unsigned TargetLowering::getVectorTypeBreakdown(MVT VT,
 625                                                 MVT &IntermediateVT,
 626                                                 unsigned &NumIntermediates,
 627                                       MVT &RegisterVT) const {
 628   // Figure out the right, legal destination reg to copy into.
 629   unsigned NumElts = VT.getVectorNumElements();
 630   MVT EltTy = VT.getVectorElementType();
 631
 632   unsigned NumVectorRegs = 1;
 633
 634   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 635   // could break down into LHS/RHS like LegalizeDAG does.
 636   if (!isPowerOf2_32(NumElts)) {
 637     NumVectorRegs = NumElts;
 638     NumElts = 1;
 639   }
 640
 641   // Divide the input until we get to a supported size.  This will always
 642   // end with a scalar if the target doesn't support vectors.
 643   while (NumElts > 1 && !isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 644     NumElts >>= 1;
 645     NumVectorRegs <<= 1;
 646   }
 647
 648   NumIntermediates = NumVectorRegs;
 649
 650   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 651   if (!isTypeLegal(NewVT))
 652     NewVT = EltTy;
 653   IntermediateVT = NewVT;
 654
 655   MVT DestVT = getTypeToTransformTo(NewVT);
 656   RegisterVT = DestVT;
 657   if (DestVT.bitsLT(NewVT)) {
 658     // Value is expanded, e.g. i64 -> i16.
 659     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 660   } else {
 661     // Otherwise, promotion or legal types use the same number of registers as
 662     // the vector decimated to the appropriate level.
 663     return NumVectorRegs;
 664   }
 665
 666   return 1;
 667 }
 668
 669 /// getWidenVectorType: given a vector type, returns the type to widen to
 670 /// (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 671 /// If there is no vector type that we want to widen to, returns MVT::Other
 672 /// When and where to widen is target dependent based on the cost of
 673 /// scalarizing vs using the wider vector type.
 674 MVT TargetLowering::getWidenVectorType(MVT VT) {
 675   assert(VT.isVector());
 676   if (isTypeLegal(VT))
 677     return VT;
 678
 679   // Default is not to widen until moved to LegalizeTypes
 680   return MVT::Other;
 681 }
 682
 683 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 684 /// function arguments in the caller parameter area.  This is the actual
 685 /// alignment, not its logarithm.
 686 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 687   return TD->getCallFrameTypeAlignment(Ty);
 688 }
 689
 690 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 691                                                  SelectionDAG &DAG) const {
 692   if (usesGlobalOffsetTable())
 693     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 694   return Table;
 695 }
 696
 697 bool
 698 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 699   // Assume that everything is safe in static mode.
 700   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 701     return true;
 702
 703   // In dynamic-no-pic mode, assume that known defined values are safe.
 704   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 705       GA &&
 706       !GA->getGlobal()->isDeclaration() &&
 707       !GA->getGlobal()->mayBeOverridden())
 708     return true;
 709
 710   // Otherwise assume nothing is safe.
 711   return false;
 712 }
 713
 714 //===----------------------------------------------------------------------===//
 715 //  Optimization Methods
 716 //===----------------------------------------------------------------------===//
 717
 718 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 719 /// specified instruction is a constant integer.  If so, check to see if there
 720 /// are any bits set in the constant that are not demanded.  If so, shrink the
 721 /// constant and return true.
 722 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 723                                                         const APInt &Demanded) {
 724   // FIXME: ISD::SELECT, ISD::SELECT_CC
 725   switch(Op.getOpcode()) {
 726   default: break;
 727   case ISD::AND:
 728   case ISD::OR:
 729   case ISD::XOR:
 730     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1)))
 731       if (C->getAPIntValue().intersects(~Demanded)) {
 732         MVT VT = Op.getValueType();
 733         SDValue New = DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 734                                     DAG.getConstant(Demanded &
 735                                                       C->getAPIntValue(),
 736                                                     VT));
 737         return CombineTo(Op, New);
 738       }
 739     break;
 740   }
 741   return false;
 742 }
 743
 744 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 745 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 746 /// use this information to simplify Op, create a new simplified DAG node and
 747 /// return true, returning the original and new nodes in Old and New. Otherwise,
 748 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 749 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 750 /// only be accurate for those bits in the DemandedMask.
 751 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 752                                           const APInt &DemandedMask,
 753                                           APInt &KnownZero,
 754                                           APInt &KnownOne,
 755                                           TargetLoweringOpt &TLO,
 756                                           unsigned Depth) const {
 757   unsigned BitWidth = DemandedMask.getBitWidth();
 758   assert(Op.getValueSizeInBits() == BitWidth &&
 759          "Mask size mismatches value type size!");
 760   APInt NewMask = DemandedMask;
 761
 762   // Don't know anything.
 763   KnownZero = KnownOne = APInt(BitWidth, 0);
 764
 765   // Other users may use these bits.
 766   if (!Op.getNode()->hasOneUse()) {
 767     if (Depth != 0) {
 768       // If not at the root, Just compute the KnownZero/KnownOne bits to
 769       // simplify things downstream.
 770       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 771       return false;
 772     }
 773     // If this is the root being simplified, allow it to have multiple uses,
 774     // just set the NewMask to all bits.
 775     NewMask = APInt::getAllOnesValue(BitWidth);
 776   } else if (DemandedMask == 0) {
 777     // Not demanding any bits from Op.
 778     if (Op.getOpcode() != ISD::UNDEF)
 779       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::UNDEF, Op.getValueType()));
 780     return false;
 781   } else if (Depth == 6) {        // Limit search depth.
 782     return false;
 783   }
 784
 785   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 786   switch (Op.getOpcode()) {
 787   case ISD::Constant:
 788     // We know all of the bits for a constant!
 789     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 790     KnownZero = ~KnownOne & NewMask;
 791     return false;   // Don't fall through, will infinitely loop.
 792   case ISD::AND:
 793     // If the RHS is a constant, check to see if the LHS would be zero without
 794     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 795     // simplify the LHS, here we're using information from the LHS to simplify
 796     // the RHS.
 797     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 798       APInt LHSZero, LHSOne;
 799       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 800                                 LHSZero, LHSOne, Depth+1);
 801       // If the LHS already has zeros where RHSC does, this and is dead.
 802       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 803         return TLO.CombineTo(Op, Op.getOperand(0));
 804       // If any of the set bits in the RHS are known zero on the LHS, shrink
 805       // the constant.
 806       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 807         return true;
 808     }
 809
 810     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 811                              KnownOne, TLO, Depth+1))
 812       return true;
 813     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 814     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 815                              KnownZero2, KnownOne2, TLO, Depth+1))
 816       return true;
 817     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 818
 819     // If all of the demanded bits are known one on one side, return the other.
 820     // These bits cannot contribute to the result of the 'and'.
 821     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 822       return TLO.CombineTo(Op, Op.getOperand(0));
 823     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 824       return TLO.CombineTo(Op, Op.getOperand(1));
 825     // If all of the demanded bits in the inputs are known zeros, return zero.
 826     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 827       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 828     // If the RHS is a constant, see if we can simplify it.
 829     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 830       return true;
 831
 832     // Output known-1 bits are only known if set in both the LHS & RHS.
 833     KnownOne &= KnownOne2;
 834     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 835     KnownZero |= KnownZero2;
 836     break;
 837   case ISD::OR:
 838     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 839                              KnownOne, TLO, Depth+1))
 840       return true;
 841     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 842     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 843                              KnownZero2, KnownOne2, TLO, Depth+1))
 844       return true;
 845     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 846
 847     // If all of the demanded bits are known zero on one side, return the other.
 848     // These bits cannot contribute to the result of the 'or'.
 849     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 850       return TLO.CombineTo(Op, Op.getOperand(0));
 851     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 852       return TLO.CombineTo(Op, Op.getOperand(1));
 853     // If all of the potentially set bits on one side are known to be set on
 854     // the other side, just use the 'other' side.
 855     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 856       return TLO.CombineTo(Op, Op.getOperand(0));
 857     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 858       return TLO.CombineTo(Op, Op.getOperand(1));
 859     // If the RHS is a constant, see if we can simplify it.
 860     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 861       return true;
 862
 863     // Output known-0 bits are only known if clear in both the LHS & RHS.
 864     KnownZero &= KnownZero2;
 865     // Output known-1 are known to be set if set in either the LHS | RHS.
 866     KnownOne |= KnownOne2;
 867     break;
 868   case ISD::XOR:
 869     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 870                              KnownOne, TLO, Depth+1))
 871       return true;
 872     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 873     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 874                              KnownOne2, TLO, Depth+1))
 875       return true;
 876     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 877
 878     // If all of the demanded bits are known zero on one side, return the other.
 879     // These bits cannot contribute to the result of the 'xor'.
 880     if ((KnownZero & NewMask) == NewMask)
 881       return TLO.CombineTo(Op, Op.getOperand(0));
 882     if ((KnownZero2 & NewMask) == NewMask)
 883       return TLO.CombineTo(Op, Op.getOperand(1));
 884
 885     // If all of the unknown bits are known to be zero on one side or the other
 886     // (but not both) turn this into an *inclusive* or.
 887     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 888     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 889       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, Op.getValueType(),
 890                                                Op.getOperand(0),
 891                                                Op.getOperand(1)));
 892
 893     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 894     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 895     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 896     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 897
 898     // If all of the demanded bits on one side are known, and all of the set
 899     // bits on that side are also known to be set on the other side, turn this
 900     // into an AND, as we know the bits will be cleared.
 901     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 902     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
 903       if ((KnownOne & KnownOne2) == KnownOne) {
 904         MVT VT = Op.getValueType();
 905         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 906         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, VT, Op.getOperand(0),
 907                                                  ANDC));
 908       }
 909     }
 910
 911     // If the RHS is a constant, see if we can simplify it.
 912     // for XOR, we prefer to force bits to 1 if they will make a -1.
 913     // if we can't force bits, try to shrink constant
 914     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 915       APInt Expanded = C->getAPIntValue() | (~NewMask);
 916       // if we can expand it to have all bits set, do it
 917       if (Expanded.isAllOnesValue()) {
 918         if (Expanded != C->getAPIntValue()) {
 919           MVT VT = Op.getValueType();
 920           SDValue New = TLO.DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 921                                           TLO.DAG.getConstant(Expanded, VT));
 922           return TLO.CombineTo(Op, New);
 923         }
 924         // if it already has all the bits set, nothing to change
 925         // but don't shrink either!
 926       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 927         return true;
 928       }
 929     }
 930
 931     KnownZero = KnownZeroOut;
 932     KnownOne  = KnownOneOut;
 933     break;
 934   case ISD::SELECT:
 935     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 936                              KnownOne, TLO, Depth+1))
 937       return true;
 938     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 939                              KnownOne2, TLO, Depth+1))
 940       return true;
 941     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 942     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 943
 944     // If the operands are constants, see if we can simplify them.
 945     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 946       return true;
 947
 948     // Only known if known in both the LHS and RHS.
 949     KnownOne &= KnownOne2;
 950     KnownZero &= KnownZero2;
 951     break;
 952   case ISD::SELECT_CC:
 953     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 954                              KnownOne, TLO, Depth+1))
 955       return true;
 956     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 957                              KnownOne2, TLO, Depth+1))
 958       return true;
 959     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 960     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 961
 962     // If the operands are constants, see if we can simplify them.
 963     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 964       return true;
 965
 966     // Only known if known in both the LHS and RHS.
 967     KnownOne &= KnownOne2;
 968     KnownZero &= KnownZero2;
 969     break;
 970   case ISD::SHL:
 971     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 972       unsigned ShAmt = SA->getZExtValue();
 973       SDValue InOp = Op.getOperand(0);
 974
 975       // If the shift count is an invalid immediate, don't do anything.
 976       if (ShAmt >= BitWidth)
 977         break;
 978
 979       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 980       // single shift.  We can do this if the bottom bits (which are shifted
 981       // out) are never demanded.
 982       if (InOp.getOpcode() == ISD::SRL &&
 983           isa<ConstantSDNode>(InOp.getOperand(1))) {
 984         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 985           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 986           unsigned Opc = ISD::SHL;
 987           int Diff = ShAmt-C1;
 988           if (Diff < 0) {
 989             Diff = -Diff;
 990             Opc = ISD::SRL;
 991           }
 992
 993           SDValue NewSA =
 994             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 995           MVT VT = Op.getValueType();
 996           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 997                                                    InOp.getOperand(0), NewSA));
 998         }
 999       }
1000
1001       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
1002                                KnownZero, KnownOne, TLO, Depth+1))
1003         return true;
1004       KnownZero <<= SA->getZExtValue();
1005       KnownOne  <<= SA->getZExtValue();
1006       // low bits known zero.
1007       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1008     }
1009     break;
1010   case ISD::SRL:
1011     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1012       MVT VT = Op.getValueType();
1013       unsigned ShAmt = SA->getZExtValue();
1014       unsigned VTSize = VT.getSizeInBits();
1015       SDValue InOp = Op.getOperand(0);
1016
1017       // If the shift count is an invalid immediate, don't do anything.
1018       if (ShAmt >= BitWidth)
1019         break;
1020
1021       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1022       // single shift.  We can do this if the top bits (which are shifted out)
1023       // are never demanded.
1024       if (InOp.getOpcode() == ISD::SHL &&
1025           isa<ConstantSDNode>(InOp.getOperand(1))) {
1026         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1027           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1028           unsigned Opc = ISD::SRL;
1029           int Diff = ShAmt-C1;
1030           if (Diff < 0) {
1031             Diff = -Diff;
1032             Opc = ISD::SHL;
1033           }
1034
1035           SDValue NewSA =
1036             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1037           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
1038                                                    InOp.getOperand(0), NewSA));
1039         }
1040       }
1041
1042       // Compute the new bits that are at the top now.
1043       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1044                                KnownZero, KnownOne, TLO, Depth+1))
1045         return true;
1046       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1047       KnownZero = KnownZero.lshr(ShAmt);
1048       KnownOne  = KnownOne.lshr(ShAmt);
1049
1050       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1051       KnownZero |= HighBits;  // High bits known zero.
1052     }
1053     break;
1054   case ISD::SRA:
1055     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1056       MVT VT = Op.getValueType();
1057       unsigned ShAmt = SA->getZExtValue();
1058
1059       // If the shift count is an invalid immediate, don't do anything.
1060       if (ShAmt >= BitWidth)
1061         break;
1062
1063       APInt InDemandedMask = (NewMask << ShAmt);
1064
1065       // If any of the demanded bits are produced by the sign extension, we also
1066       // demand the input sign bit.
1067       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1068       if (HighBits.intersects(NewMask))
1069         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
1070
1071       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1072                                KnownZero, KnownOne, TLO, Depth+1))
1073         return true;
1074       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1075       KnownZero = KnownZero.lshr(ShAmt);
1076       KnownOne  = KnownOne.lshr(ShAmt);
1077
1078       // Handle the sign bit, adjusted to where it is now in the mask.
1079       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1080
1081       // If the input sign bit is known to be zero, or if none of the top bits
1082       // are demanded, turn this into an unsigned shift right.
1083       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1084         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, VT, Op.getOperand(0),
1085                                                  Op.getOperand(1)));
1086       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1087         KnownOne |= HighBits;
1088       }
1089     }
1090     break;
1091   case ISD::SIGN_EXTEND_INREG: {
1092     MVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1093
1094     // Sign extension.  Compute the demanded bits in the result that are not
1095     // present in the input.
1096     APInt NewBits = APInt::getHighBitsSet(BitWidth,
1097                                           BitWidth - EVT.getSizeInBits()) &
1098                     NewMask;
1099
1100     // If none of the extended bits are demanded, eliminate the sextinreg.
1101     if (NewBits == 0)
1102       return TLO.CombineTo(Op, Op.getOperand(0));
1103
1104     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
1105     InSignBit.zext(BitWidth);
1106     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
1107                                                    EVT.getSizeInBits()) &
1108                               NewMask;
1109
1110     // Since the sign extended bits are demanded, we know that the sign
1111     // bit is demanded.
1112     InputDemandedBits |= InSignBit;
1113
1114     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1115                              KnownZero, KnownOne, TLO, Depth+1))
1116       return true;
1117     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1118
1119     // If the sign bit of the input is known set or clear, then we know the
1120     // top bits of the result.
1121
1122     // If the input sign bit is known zero, convert this into a zero extension.
1123     if (KnownZero.intersects(InSignBit))
1124       return TLO.CombineTo(Op,
1125                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0), EVT));
1126
1127     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1128       KnownOne |= NewBits;
1129       KnownZero &= ~NewBits;
1130     } else {                       // Input sign bit unknown
1131       KnownZero &= ~NewBits;
1132       KnownOne &= ~NewBits;
1133     }
1134     break;
1135   }
1136   case ISD::ZERO_EXTEND: {
1137     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1138     APInt InMask = NewMask;
1139     InMask.trunc(OperandBitWidth);
1140
1141     // If none of the top bits are demanded, convert this into an any_extend.
1142     APInt NewBits =
1143       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1144     if (!NewBits.intersects(NewMask))
1145       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND,
1146                                                Op.getValueType(),
1147                                                Op.getOperand(0)));
1148
1149     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1150                              KnownZero, KnownOne, TLO, Depth+1))
1151       return true;
1152     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1153     KnownZero.zext(BitWidth);
1154     KnownOne.zext(BitWidth);
1155     KnownZero |= NewBits;
1156     break;
1157   }
1158   case ISD::SIGN_EXTEND: {
1159     MVT InVT = Op.getOperand(0).getValueType();
1160     unsigned InBits = InVT.getSizeInBits();
1161     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1162     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1163     APInt NewBits   = ~InMask & NewMask;
1164
1165     // If none of the top bits are demanded, convert this into an any_extend.
1166     if (NewBits == 0)
1167       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND,Op.getValueType(),
1168                                            Op.getOperand(0)));
1169
1170     // Since some of the sign extended bits are demanded, we know that the sign
1171     // bit is demanded.
1172     APInt InDemandedBits = InMask & NewMask;
1173     InDemandedBits |= InSignBit;
1174     InDemandedBits.trunc(InBits);
1175
1176     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1177                              KnownOne, TLO, Depth+1))
1178       return true;
1179     KnownZero.zext(BitWidth);
1180     KnownOne.zext(BitWidth);
1181
1182     // If the sign bit is known zero, convert this to a zero extend.
1183     if (KnownZero.intersects(InSignBit))
1184       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND,
1185                                                Op.getValueType(),
1186                                                Op.getOperand(0)));
1187
1188     // If the sign bit is known one, the top bits match.
1189     if (KnownOne.intersects(InSignBit)) {
1190       KnownOne  |= NewBits;
1191       KnownZero &= ~NewBits;
1192     } else {   // Otherwise, top bits aren't known.
1193       KnownOne  &= ~NewBits;
1194       KnownZero &= ~NewBits;
1195     }
1196     break;
1197   }
1198   case ISD::ANY_EXTEND: {
1199     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1200     APInt InMask = NewMask;
1201     InMask.trunc(OperandBitWidth);
1202     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1203                              KnownZero, KnownOne, TLO, Depth+1))
1204       return true;
1205     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1206     KnownZero.zext(BitWidth);
1207     KnownOne.zext(BitWidth);
1208     break;
1209   }
1210   case ISD::TRUNCATE: {
1211     // Simplify the input, using demanded bit information, and compute the known
1212     // zero/one bits live out.
1213     APInt TruncMask = NewMask;
1214     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
1215     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1216                              KnownZero, KnownOne, TLO, Depth+1))
1217       return true;
1218     KnownZero.trunc(BitWidth);
1219     KnownOne.trunc(BitWidth);
1220
1221     // If the input is only used by this truncate, see if we can shrink it based
1222     // on the known demanded bits.
1223     if (Op.getOperand(0).getNode()->hasOneUse()) {
1224       SDValue In = Op.getOperand(0);
1225       unsigned InBitWidth = In.getValueSizeInBits();
1226       switch (In.getOpcode()) {
1227       default: break;
1228       case ISD::SRL:
1229         // Shrink SRL by a constant if none of the high bits shifted in are
1230         // demanded.
1231         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1232           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
1233                                                  InBitWidth - BitWidth);
1234           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1235           HighBits.trunc(BitWidth);
1236
1237           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1238             // None of the shifted in bits are needed.  Add a truncate of the
1239             // shift input, then shift it.
1240             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE,
1241                                                  Op.getValueType(),
1242                                                  In.getOperand(0));
1243             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL,Op.getValueType(),
1244                                                    NewTrunc, In.getOperand(1)));
1245           }
1246         }
1247         break;
1248       }
1249     }
1250
1251     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1252     break;
1253   }
1254   case ISD::AssertZext: {
1255     MVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1256     APInt InMask = APInt::getLowBitsSet(BitWidth,
1257                                         VT.getSizeInBits());
1258     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1259                              KnownZero, KnownOne, TLO, Depth+1))
1260       return true;
1261     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1262     KnownZero |= ~InMask & NewMask;
1263     break;
1264   }
1265   case ISD::BIT_CONVERT:
1266 #if 0
1267     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1268     // is demanded, turn this into a FGETSIGN.
1269     if (NewMask == MVT::getIntegerVTSignBit(Op.getValueType()) &&
1270         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1271         !MVT::isVector(Op.getOperand(0).getValueType())) {
1272       // Only do this xform if FGETSIGN is valid or if before legalize.
1273       if (!TLO.AfterLegalize ||
1274           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1275         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1276         // place.  We expect the SHL to be eliminated by other optimizations.
1277         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1278                                          Op.getOperand(0));
1279         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1280         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1281         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1282                                                  Sign, ShAmt));
1283       }
1284     }
1285 #endif
1286     break;
1287   default:
1288     // Just use ComputeMaskedBits to compute output bits.
1289     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1290     break;
1291   }
1292
1293   // If we know the value of all of the demanded bits, return this as a
1294   // constant.
1295   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1296     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1297
1298   return false;
1299 }
1300
1301 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1302 /// in Mask are known to be either zero or one and return them in the
1303 /// KnownZero/KnownOne bitsets.
1304 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1305                                                     const APInt &Mask,
1306                                                     APInt &KnownZero,
1307                                                     APInt &KnownOne,
1308                                                     const SelectionDAG &DAG,
1309                                                     unsigned Depth) const {
1310   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1311           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1312           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1313           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1314          "Should use MaskedValueIsZero if you don't know whether Op"
1315          " is a target node!");
1316   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1317 }
1318
1319 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1320 /// targets that want to expose additional information about sign bits to the
1321 /// DAG Combiner.
1322 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1323                                                          unsigned Depth) const {
1324   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1325           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1326           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1327           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1328          "Should use ComputeNumSignBits if you don't know whether Op"
1329          " is a target node!");
1330   return 1;
1331 }
1332
1333
1334 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1335 /// and cc. If it is unable to simplify it, return a null SDValue.
1336 SDValue
1337 TargetLowering::SimplifySetCC(MVT VT, SDValue N0, SDValue N1,
1338                               ISD::CondCode Cond, bool foldBooleans,
1339                               DAGCombinerInfo &DCI) const {
1340   SelectionDAG &DAG = DCI.DAG;
1341
1342   // These setcc operations always fold.
1343   switch (Cond) {
1344   default: break;
1345   case ISD::SETFALSE:
1346   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1347   case ISD::SETTRUE:
1348   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1349   }
1350
1351   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1352     const APInt &C1 = N1C->getAPIntValue();
1353     if (isa<ConstantSDNode>(N0.getNode())) {
1354       return DAG.FoldSetCC(VT, N0, N1, Cond);
1355     } else {
1356       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1357       // equality comparison, then we're just comparing whether X itself is
1358       // zero.
1359       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1360           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1361           N0.getOperand(1).getOpcode() == ISD::Constant) {
1362         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1363         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1364             ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1365           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1366             // (srl (ctlz x), 5) == 0  -> X != 0
1367             // (srl (ctlz x), 5) != 1  -> X != 0
1368             Cond = ISD::SETNE;
1369           } else {
1370             // (srl (ctlz x), 5) != 0  -> X == 0
1371             // (srl (ctlz x), 5) == 1  -> X == 0
1372             Cond = ISD::SETEQ;
1373           }
1374           SDValue Zero = DAG.getConstant(0, N0.getValueType());
1375           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
1376                               Zero, Cond);
1377         }
1378       }
1379
1380       // If the LHS is '(and load, const)', the RHS is 0,
1381       // the test is for equality or unsigned, and all 1 bits of the const are
1382       // in the same partial word, see if we can shorten the load.
1383       if (DCI.isBeforeLegalize() &&
1384           N0.getOpcode() == ISD::AND && C1 == 0 &&
1385           isa<LoadSDNode>(N0.getOperand(0)) &&
1386           N0.getOperand(0).getNode()->hasOneUse() &&
1387           isa<ConstantSDNode>(N0.getOperand(1))) {
1388         LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1389         uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1390         uint64_t bestMask = 0;
1391         unsigned bestWidth = 0, bestOffset = 0;
1392         if (!Lod->isVolatile() && Lod->isUnindexed()) {
1393           unsigned origWidth = N0.getValueType().getSizeInBits();
1394           // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1395           // 8 bits, but have to be careful...
1396           if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1397             origWidth = Lod->getMemoryVT().getSizeInBits();
1398           for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1399             uint64_t newMask = (1ULL << width) - 1;
1400             for (unsigned offset=0; offset<origWidth/width; offset++) {
1401               if ((newMask & Mask)==Mask) {
1402                 if (!TD->isLittleEndian())
1403                   bestOffset = (origWidth/width - offset - 1) * (width/8);
1404                 else
1405                   bestOffset = (uint64_t)offset * (width/8);
1406                 bestMask = Mask >> (offset * (width/8) * 8);
1407                 bestWidth = width;
1408                 break;
1409               }
1410               newMask = newMask << width;
1411             }
1412           }
1413         }
1414         if (bestWidth) {
1415           MVT newVT = MVT::getIntegerVT(bestWidth);
1416           if (newVT.isRound()) {
1417             MVT PtrType = Lod->getOperand(1).getValueType();
1418             SDValue Ptr = Lod->getBasePtr();
1419             if (bestOffset != 0)
1420               Ptr = DAG.getNode(ISD::ADD, PtrType, Lod->getBasePtr(),
1421                                 DAG.getConstant(bestOffset, PtrType));
1422             unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1423             SDValue NewLoad = DAG.getLoad(newVT, Lod->getChain(), Ptr,
1424                                           Lod->getSrcValue(),
1425                                           Lod->getSrcValueOffset() + bestOffset,
1426                                           false, NewAlign);
1427             return DAG.getSetCC(VT, DAG.getNode(ISD::AND, newVT, NewLoad,
1428                                             DAG.getConstant(bestMask, newVT)),
1429                                     DAG.getConstant(0LL, newVT), Cond);
1430           }
1431         }
1432       }
1433
1434       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1435       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1436         unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1437
1438         // If the comparison constant has bits in the upper part, the
1439         // zero-extended value could never match.
1440         if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1441                                                 C1.getBitWidth() - InSize))) {
1442           switch (Cond) {
1443           case ISD::SETUGT:
1444           case ISD::SETUGE:
1445           case ISD::SETEQ: return DAG.getConstant(0, VT);
1446           case ISD::SETULT:
1447           case ISD::SETULE:
1448           case ISD::SETNE: return DAG.getConstant(1, VT);
1449           case ISD::SETGT:
1450           case ISD::SETGE:
1451             // True if the sign bit of C1 is set.
1452             return DAG.getConstant(C1.isNegative(), VT);
1453           case ISD::SETLT:
1454           case ISD::SETLE:
1455             // True if the sign bit of C1 isn't set.
1456             return DAG.getConstant(C1.isNonNegative(), VT);
1457           default:
1458             break;
1459           }
1460         }
1461
1462         // Otherwise, we can perform the comparison with the low bits.
1463         switch (Cond) {
1464         case ISD::SETEQ:
1465         case ISD::SETNE:
1466         case ISD::SETUGT:
1467         case ISD::SETUGE:
1468         case ISD::SETULT:
1469         case ISD::SETULE:
1470           return DAG.getSetCC(VT, N0.getOperand(0),
1471                           DAG.getConstant(APInt(C1).trunc(InSize),
1472                                           N0.getOperand(0).getValueType()),
1473                           Cond);
1474         default:
1475           break;   // todo, be more careful with signed comparisons
1476         }
1477       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1478                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1479         MVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1480         unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1481         MVT ExtDstTy = N0.getValueType();
1482         unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1483
1484         // If the extended part has any inconsistent bits, it cannot ever
1485         // compare equal.  In other words, they have to be all ones or all
1486         // zeros.
1487         APInt ExtBits =
1488           APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1489         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1490           return DAG.getConstant(Cond == ISD::SETNE, VT);
1491
1492         SDValue ZextOp;
1493         MVT Op0Ty = N0.getOperand(0).getValueType();
1494         if (Op0Ty == ExtSrcTy) {
1495           ZextOp = N0.getOperand(0);
1496         } else {
1497           APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1498           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
1499                                DAG.getConstant(Imm, Op0Ty));
1500         }
1501         if (!DCI.isCalledByLegalizer())
1502           DCI.AddToWorklist(ZextOp.getNode());
1503         // Otherwise, make this a use of a zext.
1504         return DAG.getSetCC(VT, ZextOp,
1505                             DAG.getConstant(C1 & APInt::getLowBitsSet(
1506                                                                ExtDstTyBits,
1507                                                                ExtSrcTyBits),
1508                                             ExtDstTy),
1509                             Cond);
1510       } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1511                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1512
1513         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1514         if (N0.getOpcode() == ISD::SETCC) {
1515           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getZExtValue() != 1);
1516           if (TrueWhenTrue)
1517             return N0;
1518
1519           // Invert the condition.
1520           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1521           CC = ISD::getSetCCInverse(CC,
1522                                    N0.getOperand(0).getValueType().isInteger());
1523           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
1524         }
1525
1526         if ((N0.getOpcode() == ISD::XOR ||
1527              (N0.getOpcode() == ISD::AND &&
1528               N0.getOperand(0).getOpcode() == ISD::XOR &&
1529               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1530             isa<ConstantSDNode>(N0.getOperand(1)) &&
1531             cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1532           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1533           // can only do this if the top bits are known zero.
1534           unsigned BitWidth = N0.getValueSizeInBits();
1535           if (DAG.MaskedValueIsZero(N0,
1536                                     APInt::getHighBitsSet(BitWidth,
1537                                                           BitWidth-1))) {
1538             // Okay, get the un-inverted input value.
1539             SDValue Val;
1540             if (N0.getOpcode() == ISD::XOR)
1541               Val = N0.getOperand(0);
1542             else {
1543               assert(N0.getOpcode() == ISD::AND &&
1544                      N0.getOperand(0).getOpcode() == ISD::XOR);
1545               // ((X^1)&1)^1 -> X & 1
1546               Val = DAG.getNode(ISD::AND, N0.getValueType(),
1547                                 N0.getOperand(0).getOperand(0),
1548                                 N0.getOperand(1));
1549             }
1550             return DAG.getSetCC(VT, Val, N1,
1551                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1552           }
1553         }
1554       }
1555
1556       APInt MinVal, MaxVal;
1557       unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1558       if (ISD::isSignedIntSetCC(Cond)) {
1559         MinVal = APInt::getSignedMinValue(OperandBitSize);
1560         MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1561       } else {
1562         MinVal = APInt::getMinValue(OperandBitSize);
1563         MaxVal = APInt::getMaxValue(OperandBitSize);
1564       }
1565
1566       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1567       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1568         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1569         // X >= C0 --> X > (C0-1)
1570         return DAG.getSetCC(VT, N0, DAG.getConstant(C1-1, N1.getValueType()),
1571                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1572       }
1573
1574       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1575         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1576         // X <= C0 --> X < (C0+1)
1577         return DAG.getSetCC(VT, N0, DAG.getConstant(C1+1, N1.getValueType()),
1578                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1579       }
1580
1581       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1582         return DAG.getConstant(0, VT);      // X < MIN --> false
1583       if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1584         return DAG.getConstant(1, VT);      // X >= MIN --> true
1585       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1586         return DAG.getConstant(0, VT);      // X > MAX --> false
1587       if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1588         return DAG.getConstant(1, VT);      // X <= MAX --> true
1589
1590       // Canonicalize setgt X, Min --> setne X, Min
1591       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1592         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1593       // Canonicalize setlt X, Max --> setne X, Max
1594       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1595         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1596
1597       // If we have setult X, 1, turn it into seteq X, 0
1598       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1599         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
1600                         ISD::SETEQ);
1601       // If we have setugt X, Max-1, turn it into seteq X, Max
1602       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1603         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
1604                         ISD::SETEQ);
1605
1606       // If we have "setcc X, C0", check to see if we can shrink the immediate
1607       // by changing cc.
1608
1609       // SETUGT X, SINTMAX  -> SETLT X, 0
1610       if (Cond == ISD::SETUGT &&
1611           C1 == APInt::getSignedMaxValue(OperandBitSize))
1612         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
1613                             ISD::SETLT);
1614
1615       // SETULT X, SINTMIN  -> SETGT X, -1
1616       if (Cond == ISD::SETULT &&
1617           C1 == APInt::getSignedMinValue(OperandBitSize)) {
1618         SDValue ConstMinusOne =
1619             DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1620                             N1.getValueType());
1621         return DAG.getSetCC(VT, N0, ConstMinusOne, ISD::SETGT);
1622       }
1623
1624       // Fold bit comparisons when we can.
1625       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1626           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1627         if (ConstantSDNode *AndRHS =
1628                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1629           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1630             // Perform the xform if the AND RHS is a single bit.
1631             if (isPowerOf2_64(AndRHS->getZExtValue())) {
1632               return DAG.getNode(ISD::SRL, VT, N0,
1633                              DAG.getConstant(Log2_64(AndRHS->getZExtValue()),
1634                                              getShiftAmountTy()));
1635             }
1636           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getZExtValue()) {
1637             // (X & 8) == 8  -->  (X & 8) >> 3
1638             // Perform the xform if C1 is a single bit.
1639             if (C1.isPowerOf2()) {
1640               return DAG.getNode(ISD::SRL, VT, N0,
1641                           DAG.getConstant(C1.logBase2(), getShiftAmountTy()));
1642             }
1643           }
1644         }
1645     }
1646   } else if (isa<ConstantSDNode>(N0.getNode())) {
1647       // Ensure that the constant occurs on the RHS.
1648     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1649   }
1650
1651   if (isa<ConstantFPSDNode>(N0.getNode())) {
1652     // Constant fold or commute setcc.
1653     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond);
1654     if (O.getNode()) return O;
1655   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1656     // If the RHS of an FP comparison is a constant, simplify it away in
1657     // some cases.
1658     if (CFP->getValueAPF().isNaN()) {
1659       // If an operand is known to be a nan, we can fold it.
1660       switch (ISD::getUnorderedFlavor(Cond)) {
1661       default: assert(0 && "Unknown flavor!");
1662       case 0:  // Known false.
1663         return DAG.getConstant(0, VT);
1664       case 1:  // Known true.
1665         return DAG.getConstant(1, VT);
1666       case 2:  // Undefined.
1667         return DAG.getNode(ISD::UNDEF, VT);
1668       }
1669     }
1670
1671     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1672     // constant if knowing that the operand is non-nan is enough.  We prefer to
1673     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1674     // materialize 0.0.
1675     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1676       return DAG.getSetCC(VT, N0, N0, Cond);
1677   }
1678
1679   if (N0 == N1) {
1680     // We can always fold X == X for integer setcc's.
1681     if (N0.getValueType().isInteger())
1682       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1683     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1684     if (UOF == 2)   // FP operators that are undefined on NaNs.
1685       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1686     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1687       return DAG.getConstant(UOF, VT);
1688     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1689     // if it is not already.
1690     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1691     if (NewCond != Cond)
1692       return DAG.getSetCC(VT, N0, N1, NewCond);
1693   }
1694
1695   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1696       N0.getValueType().isInteger()) {
1697     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1698         N0.getOpcode() == ISD::XOR) {
1699       // Simplify (X+Y) == (X+Z) -->  Y == Z
1700       if (N0.getOpcode() == N1.getOpcode()) {
1701         if (N0.getOperand(0) == N1.getOperand(0))
1702           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
1703         if (N0.getOperand(1) == N1.getOperand(1))
1704           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
1705         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1706           // If X op Y == Y op X, try other combinations.
1707           if (N0.getOperand(0) == N1.getOperand(1))
1708             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
1709           if (N0.getOperand(1) == N1.getOperand(0))
1710             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
1711         }
1712       }
1713
1714       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1715         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1716           // Turn (X+C1) == C2 --> X == C2-C1
1717           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1718             return DAG.getSetCC(VT, N0.getOperand(0),
1719                                 DAG.getConstant(RHSC->getAPIntValue()-
1720                                                 LHSR->getAPIntValue(),
1721                                 N0.getValueType()), Cond);
1722           }
1723
1724           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1725           if (N0.getOpcode() == ISD::XOR)
1726             // If we know that all of the inverted bits are zero, don't bother
1727             // performing the inversion.
1728             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1729               return
1730                 DAG.getSetCC(VT, N0.getOperand(0),
1731                              DAG.getConstant(LHSR->getAPIntValue() ^
1732                                                RHSC->getAPIntValue(),
1733                                              N0.getValueType()),
1734                              Cond);
1735         }
1736
1737         // Turn (C1-X) == C2 --> X == C1-C2
1738         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1739           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1740             return
1741               DAG.getSetCC(VT, N0.getOperand(1),
1742                            DAG.getConstant(SUBC->getAPIntValue() -
1743                                              RHSC->getAPIntValue(),
1744                                            N0.getValueType()),
1745                            Cond);
1746           }
1747         }
1748       }
1749
1750       // Simplify (X+Z) == X -->  Z == 0
1751       if (N0.getOperand(0) == N1)
1752         return DAG.getSetCC(VT, N0.getOperand(1),
1753                         DAG.getConstant(0, N0.getValueType()), Cond);
1754       if (N0.getOperand(1) == N1) {
1755         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1756           return DAG.getSetCC(VT, N0.getOperand(0),
1757                           DAG.getConstant(0, N0.getValueType()), Cond);
1758         else if (N0.getNode()->hasOneUse()) {
1759           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1760           // (Z-X) == X  --> Z == X<<1
1761           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(),
1762                                      N1,
1763                                      DAG.getConstant(1, getShiftAmountTy()));
1764           if (!DCI.isCalledByLegalizer())
1765             DCI.AddToWorklist(SH.getNode());
1766           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
1767         }
1768       }
1769     }
1770
1771     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1772         N1.getOpcode() == ISD::XOR) {
1773       // Simplify  X == (X+Z) -->  Z == 0
1774       if (N1.getOperand(0) == N0) {
1775         return DAG.getSetCC(VT, N1.getOperand(1),
1776                         DAG.getConstant(0, N1.getValueType()), Cond);
1777       } else if (N1.getOperand(1) == N0) {
1778         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
1779           return DAG.getSetCC(VT, N1.getOperand(0),
1780                           DAG.getConstant(0, N1.getValueType()), Cond);
1781         } else if (N1.getNode()->hasOneUse()) {
1782           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1783           // X == (Z-X)  --> X<<1 == Z
1784           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
1785                                      DAG.getConstant(1, getShiftAmountTy()));
1786           if (!DCI.isCalledByLegalizer())
1787             DCI.AddToWorklist(SH.getNode());
1788           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
1789         }
1790       }
1791     }
1792   }
1793
1794   // Fold away ALL boolean setcc's.
1795   SDValue Temp;
1796   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1797     switch (Cond) {
1798     default: assert(0 && "Unknown integer setcc!");
1799     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
1800       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1801       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
1802       if (!DCI.isCalledByLegalizer())
1803         DCI.AddToWorklist(Temp.getNode());
1804       break;
1805     case ISD::SETNE:  // X != Y   -->  (X^Y)
1806       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1807       break;
1808     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1809     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1810       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1811       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
1812       if (!DCI.isCalledByLegalizer())
1813         DCI.AddToWorklist(Temp.getNode());
1814       break;
1815     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
1816     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
1817       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1818       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
1819       if (!DCI.isCalledByLegalizer())
1820         DCI.AddToWorklist(Temp.getNode());
1821       break;
1822     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
1823     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
1824       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1825       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
1826       if (!DCI.isCalledByLegalizer())
1827         DCI.AddToWorklist(Temp.getNode());
1828       break;
1829     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
1830     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
1831       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1832       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
1833       break;
1834     }
1835     if (VT != MVT::i1) {
1836       if (!DCI.isCalledByLegalizer())
1837         DCI.AddToWorklist(N0.getNode());
1838       // FIXME: If running after legalize, we probably can't do this.
1839       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1840     }
1841     return N0;
1842   }
1843
1844   // Could not fold it.
1845   return SDValue();
1846 }
1847
1848 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1849 /// node is a GlobalAddress + offset.
1850 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
1851                                     int64_t &Offset) const {
1852   if (isa<GlobalAddressSDNode>(N)) {
1853     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1854     GA = GASD->getGlobal();
1855     Offset += GASD->getOffset();
1856     return true;
1857   }
1858
1859   if (N->getOpcode() == ISD::ADD) {
1860     SDValue N1 = N->getOperand(0);
1861     SDValue N2 = N->getOperand(1);
1862     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
1863       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1864       if (V) {
1865         Offset += V->getSExtValue();
1866         return true;
1867       }
1868     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
1869       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1870       if (V) {
1871         Offset += V->getSExtValue();
1872         return true;
1873       }
1874     }
1875   }
1876   return false;
1877 }
1878
1879
1880 /// isConsecutiveLoad - Return true if LD (which must be a LoadSDNode) is
1881 /// loading 'Bytes' bytes from a location that is 'Dist' units away from the
1882 /// location that the 'Base' load is loading from.
1883 bool TargetLowering::isConsecutiveLoad(SDNode *LD, SDNode *Base,
1884                                        unsigned Bytes, int Dist,
1885                                        const MachineFrameInfo *MFI) const {
1886   if (LD->getOperand(0).getNode() != Base->getOperand(0).getNode())
1887     return false;
1888   MVT VT = LD->getValueType(0);
1889   if (VT.getSizeInBits() / 8 != Bytes)
1890     return false;
1891
1892   SDValue Loc = LD->getOperand(1);
1893   SDValue BaseLoc = Base->getOperand(1);
1894   if (Loc.getOpcode() == ISD::FrameIndex) {
1895     if (BaseLoc.getOpcode() != ISD::FrameIndex)
1896       return false;
1897     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
1898     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
1899     int FS  = MFI->getObjectSize(FI);
1900     int BFS = MFI->getObjectSize(BFI);
1901     if (FS != BFS || FS != (int)Bytes) return false;
1902     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
1903   }
1904
1905   GlobalValue *GV1 = NULL;
1906   GlobalValue *GV2 = NULL;
1907   int64_t Offset1 = 0;
1908   int64_t Offset2 = 0;
1909   bool isGA1 = isGAPlusOffset(Loc.getNode(), GV1, Offset1);
1910   bool isGA2 = isGAPlusOffset(BaseLoc.getNode(), GV2, Offset2);
1911   if (isGA1 && isGA2 && GV1 == GV2)
1912     return Offset1 == (Offset2 + Dist*Bytes);
1913   return false;
1914 }
1915
1916
1917 SDValue TargetLowering::
1918 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1919   // Default implementation: no optimization.
1920   return SDValue();
1921 }
1922
1923 //===----------------------------------------------------------------------===//
1924 //  Inline Assembler Implementation Methods
1925 //===----------------------------------------------------------------------===//
1926
1927
1928 TargetLowering::ConstraintType
1929 TargetLowering::getConstraintType(const std::string &Constraint) const {
1930   // FIXME: lots more standard ones to handle.
1931   if (Constraint.size() == 1) {
1932     switch (Constraint[0]) {
1933     default: break;
1934     case 'r': return C_RegisterClass;
1935     case 'm':    // memory
1936     case 'o':    // offsetable
1937     case 'V':    // not offsetable
1938       return C_Memory;
1939     case 'i':    // Simple Integer or Relocatable Constant
1940     case 'n':    // Simple Integer
1941     case 's':    // Relocatable Constant
1942     case 'X':    // Allow ANY value.
1943     case 'I':    // Target registers.
1944     case 'J':
1945     case 'K':
1946     case 'L':
1947     case 'M':
1948     case 'N':
1949     case 'O':
1950     case 'P':
1951       return C_Other;
1952     }
1953   }
1954
1955   if (Constraint.size() > 1 && Constraint[0] == '{' &&
1956       Constraint[Constraint.size()-1] == '}')
1957     return C_Register;
1958   return C_Unknown;
1959 }
1960
1961 /// LowerXConstraint - try to replace an X constraint, which matches anything,
1962 /// with another that has more specific requirements based on the type of the
1963 /// corresponding operand.
1964 const char *TargetLowering::LowerXConstraint(MVT ConstraintVT) const{
1965   if (ConstraintVT.isInteger())
1966     return "r";
1967   if (ConstraintVT.isFloatingPoint())
1968     return "f";      // works for many targets
1969   return 0;
1970 }
1971
1972 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
1973 /// vector.  If it is invalid, don't add anything to Ops.
1974 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
1975                                                   char ConstraintLetter,
1976                                                   bool hasMemory,
1977                                                   std::vector<SDValue> &Ops,
1978                                                   SelectionDAG &DAG) const {
1979   switch (ConstraintLetter) {
1980   default: break;
1981   case 'X':     // Allows any operand; labels (basic block) use this.
1982     if (Op.getOpcode() == ISD::BasicBlock) {
1983       Ops.push_back(Op);
1984       return;
1985     }
1986     // fall through
1987   case 'i':    // Simple Integer or Relocatable Constant
1988   case 'n':    // Simple Integer
1989   case 's': {  // Relocatable Constant
1990     // These operands are interested in values of the form (GV+C), where C may
1991     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
1992     // is possible and fine if either GV or C are missing.
1993     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1994     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
1995
1996     // If we have "(add GV, C)", pull out GV/C
1997     if (Op.getOpcode() == ISD::ADD) {
1998       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1999       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2000       if (C == 0 || GA == 0) {
2001         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2002         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2003       }
2004       if (C == 0 || GA == 0)
2005         C = 0, GA = 0;
2006     }
2007
2008     // If we find a valid operand, map to the TargetXXX version so that the
2009     // value itself doesn't get selected.
2010     if (GA) {   // Either &GV   or   &GV+C
2011       if (ConstraintLetter != 'n') {
2012         int64_t Offs = GA->getOffset();
2013         if (C) Offs += C->getZExtValue();
2014         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2015                                                  Op.getValueType(), Offs));
2016         return;
2017       }
2018     }
2019     if (C) {   // just C, no GV.
2020       // Simple constants are not allowed for 's'.
2021       if (ConstraintLetter != 's') {
2022         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue(),
2023                                             Op.getValueType()));
2024         return;
2025       }
2026     }
2027     break;
2028   }
2029   }
2030 }
2031
2032 std::vector<unsigned> TargetLowering::
2033 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2034                                   MVT VT) const {
2035   return std::vector<unsigned>();
2036 }
2037
2038
2039 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2040 getRegForInlineAsmConstraint(const std::string &Constraint,
2041                              MVT VT) const {
2042   if (Constraint[0] != '{')
2043     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2044   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2045
2046   // Remove the braces from around the name.
2047   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
2048
2049   // Figure out which register class contains this reg.
2050   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2051   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2052        E = RI->regclass_end(); RCI != E; ++RCI) {
2053     const TargetRegisterClass *RC = *RCI;
2054
2055     // If none of the the value types for this register class are valid, we
2056     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2057     bool isLegal = false;
2058     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
2059          I != E; ++I) {
2060       if (isTypeLegal(*I)) {
2061         isLegal = true;
2062         break;
2063       }
2064     }
2065
2066     if (!isLegal) continue;
2067
2068     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2069          I != E; ++I) {
2070       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
2071         return std::make_pair(*I, RC);
2072     }
2073   }
2074
2075   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2076 }
2077
2078 //===----------------------------------------------------------------------===//
2079 // Constraint Selection.
2080
2081 /// isMatchingInputConstraint - Return true of this is an input operand that is
2082 /// a matching constraint like "4".
2083 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2084   assert(!ConstraintCode.empty() && "No known constraint!");
2085   return isdigit(ConstraintCode[0]);
2086 }
2087
2088 /// getMatchedOperand - If this is an input matching constraint, this method
2089 /// returns the output operand it matches.
2090 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2091   assert(!ConstraintCode.empty() && "No known constraint!");
2092   return atoi(ConstraintCode.c_str());
2093 }
2094
2095
2096 /// getConstraintGenerality - Return an integer indicating how general CT
2097 /// is.
2098 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2099   switch (CT) {
2100   default: assert(0 && "Unknown constraint type!");
2101   case TargetLowering::C_Other:
2102   case TargetLowering::C_Unknown:
2103     return 0;
2104   case TargetLowering::C_Register:
2105     return 1;
2106   case TargetLowering::C_RegisterClass:
2107     return 2;
2108   case TargetLowering::C_Memory:
2109     return 3;
2110   }
2111 }
2112
2113 /// ChooseConstraint - If there are multiple different constraints that we
2114 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2115 /// This is somewhat tricky: constraints fall into four classes:
2116 ///    Other         -> immediates and magic values
2117 ///    Register      -> one specific register
2118 ///    RegisterClass -> a group of regs
2119 ///    Memory        -> memory
2120 /// Ideally, we would pick the most specific constraint possible: if we have
2121 /// something that fits into a register, we would pick it.  The problem here
2122 /// is that if we have something that could either be in a register or in
2123 /// memory that use of the register could cause selection of *other*
2124 /// operands to fail: they might only succeed if we pick memory.  Because of
2125 /// this the heuristic we use is:
2126 ///
2127 ///  1) If there is an 'other' constraint, and if the operand is valid for
2128 ///     that constraint, use it.  This makes us take advantage of 'i'
2129 ///     constraints when available.
2130 ///  2) Otherwise, pick the most general constraint present.  This prefers
2131 ///     'm' over 'r', for example.
2132 ///
2133 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2134                              bool hasMemory,  const TargetLowering &TLI,
2135                              SDValue Op, SelectionDAG *DAG) {
2136   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2137   unsigned BestIdx = 0;
2138   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2139   int BestGenerality = -1;
2140
2141   // Loop over the options, keeping track of the most general one.
2142   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2143     TargetLowering::ConstraintType CType =
2144       TLI.getConstraintType(OpInfo.Codes[i]);
2145
2146     // If this is an 'other' constraint, see if the operand is valid for it.
2147     // For example, on X86 we might have an 'rI' constraint.  If the operand
2148     // is an integer in the range [0..31] we want to use I (saving a load
2149     // of a register), otherwise we must use 'r'.
2150     if (CType == TargetLowering::C_Other && Op.getNode()) {
2151       assert(OpInfo.Codes[i].size() == 1 &&
2152              "Unhandled multi-letter 'other' constraint");
2153       std::vector<SDValue> ResultOps;
2154       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0], hasMemory,
2155                                        ResultOps, *DAG);
2156       if (!ResultOps.empty()) {
2157         BestType = CType;
2158         BestIdx = i;
2159         break;
2160       }
2161     }
2162
2163     // This constraint letter is more general than the previous one, use it.
2164     int Generality = getConstraintGenerality(CType);
2165     if (Generality > BestGenerality) {
2166       BestType = CType;
2167       BestIdx = i;
2168       BestGenerality = Generality;
2169     }
2170   }
2171
2172   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2173   OpInfo.ConstraintType = BestType;
2174 }
2175
2176 /// ComputeConstraintToUse - Determines the constraint code and constraint
2177 /// type to use for the specific AsmOperandInfo, setting
2178 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2179 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2180                                             SDValue Op,
2181                                             bool hasMemory,
2182                                             SelectionDAG *DAG) const {
2183   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2184
2185   // Single-letter constraints ('r') are very common.
2186   if (OpInfo.Codes.size() == 1) {
2187     OpInfo.ConstraintCode = OpInfo.Codes[0];
2188     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2189   } else {
2190     ChooseConstraint(OpInfo, hasMemory, *this, Op, DAG);
2191   }
2192
2193   // 'X' matches anything.
2194   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2195     // Labels and constants are handled elsewhere ('X' is the only thing
2196     // that matches labels).
2197     if (isa<BasicBlock>(OpInfo.CallOperandVal) ||
2198         isa<ConstantInt>(OpInfo.CallOperandVal))
2199       return;
2200
2201     // Otherwise, try to resolve it to something we know about by looking at
2202     // the actual operand type.
2203     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2204       OpInfo.ConstraintCode = Repl;
2205       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2206     }
2207   }
2208 }
2209
2210 //===----------------------------------------------------------------------===//
2211 //  Loop Strength Reduction hooks
2212 //===----------------------------------------------------------------------===//
2213
2214 /// isLegalAddressingMode - Return true if the addressing mode represented
2215 /// by AM is legal for this target, for a load/store of the specified type.
2216 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2217                                            const Type *Ty) const {
2218   // The default implementation of this implements a conservative RISCy, r+r and
2219   // r+i addr mode.
2220
2221   // Allows a sign-extended 16-bit immediate field.
2222   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2223     return false;
2224
2225   // No global is ever allowed as a base.
2226   if (AM.BaseGV)
2227     return false;
2228
2229   // Only support r+r,
2230   switch (AM.Scale) {
2231   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2232     break;
2233   case 1:
2234     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2235       return false;
2236     // Otherwise we have r+r or r+i.
2237     break;
2238   case 2:
2239     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2240       return false;
2241     // Allow 2*r as r+r.
2242     break;
2243   }
2244
2245   return true;
2246 }
2247
2248 struct mu {
2249   APInt m;     // magic number
2250   bool a;      // add indicator
2251   unsigned s;  // shift amount
2252 };
2253
2254 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2255 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2256 static mu magicu(const APInt& d) {
2257   unsigned p;
2258   APInt nc, delta, q1, r1, q2, r2;
2259   struct mu magu;
2260   magu.a = 0;               // initialize "add" indicator
2261   APInt allOnes = APInt::getAllOnesValue(d.getBitWidth());
2262   APInt signedMin = APInt::getSignedMinValue(d.getBitWidth());
2263   APInt signedMax = APInt::getSignedMaxValue(d.getBitWidth());
2264
2265   nc = allOnes - (-d).urem(d);
2266   p = d.getBitWidth() - 1;  // initialize p
2267   q1 = signedMin.udiv(nc);  // initialize q1 = 2p/nc
2268   r1 = signedMin - q1*nc;   // initialize r1 = rem(2p,nc)
2269   q2 = signedMax.udiv(d);   // initialize q2 = (2p-1)/d
2270   r2 = signedMax - q2*d;    // initialize r2 = rem((2p-1),d)
2271   do {
2272     p = p + 1;
2273     if (r1.uge(nc - r1)) {
2274       q1 = q1 + q1 + 1;  // update q1
2275       r1 = r1 + r1 - nc; // update r1
2276     }
2277     else {
2278       q1 = q1+q1; // update q1
2279       r1 = r1+r1; // update r1
2280     }
2281     if ((r2 + 1).uge(d - r2)) {
2282       if (q2.uge(signedMax)) magu.a = 1;
2283       q2 = q2+q2 + 1;     // update q2
2284       r2 = r2+r2 + 1 - d; // update r2
2285     }
2286     else {
2287       if (q2.uge(signedMin)) magu.a = 1;
2288       q2 = q2+q2;     // update q2
2289       r2 = r2+r2 + 1; // update r2
2290     }
2291     delta = d - 1 - r2;
2292   } while (p < d.getBitWidth()*2 &&
2293            (q1.ult(delta) || (q1 == delta && r1 == 0)));
2294   magu.m = q2 + 1; // resulting magic number
2295   magu.s = p - d.getBitWidth();  // resulting shift
2296   return magu;
2297 }
2298
2299 // Magic for divide replacement
2300 struct ms {
2301   APInt m;  // magic number
2302   unsigned s;  // shift amount
2303 };
2304
2305 /// magic - calculate the magic numbers required to codegen an integer sdiv as
2306 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
2307 /// or -1.
2308 static ms magic(const APInt& d) {
2309   unsigned p;
2310   APInt ad, anc, delta, q1, r1, q2, r2, t;
2311   APInt allOnes = APInt::getAllOnesValue(d.getBitWidth());
2312   APInt signedMin = APInt::getSignedMinValue(d.getBitWidth());
2313   APInt signedMax = APInt::getSignedMaxValue(d.getBitWidth());
2314   struct ms mag;
2315
2316   ad = d.abs();
2317   t = signedMin + (d.lshr(d.getBitWidth() - 1));
2318   anc = t - 1 - t.urem(ad);   // absolute value of nc
2319   p = d.getBitWidth() - 1;    // initialize p
2320   q1 = signedMin.udiv(anc);   // initialize q1 = 2p/abs(nc)
2321   r1 = signedMin - q1*anc;    // initialize r1 = rem(2p,abs(nc))
2322   q2 = signedMin.udiv(ad);    // initialize q2 = 2p/abs(d)
2323   r2 = signedMin - q2*ad;     // initialize r2 = rem(2p,abs(d))
2324   do {
2325     p = p + 1;
2326     q1 = q1<<1;          // update q1 = 2p/abs(nc)
2327     r1 = r1<<1;          // update r1 = rem(2p/abs(nc))
2328     if (r1.uge(anc)) {  // must be unsigned comparison
2329       q1 = q1 + 1;
2330       r1 = r1 - anc;
2331     }
2332     q2 = q2<<1;          // update q2 = 2p/abs(d)
2333     r2 = r2<<1;          // update r2 = rem(2p/abs(d))
2334     if (r2.uge(ad)) {   // must be unsigned comparison
2335       q2 = q2 + 1;
2336       r2 = r2 - ad;
2337     }
2338     delta = ad - r2;
2339   } while (q1.ule(delta) || (q1 == delta && r1 == 0));
2340
2341   mag.m = q2 + 1;
2342   if (d.isNegative()) mag.m = -mag.m;   // resulting magic number
2343   mag.s = p - d.getBitWidth();          // resulting shift
2344   return mag;
2345 }
2346
2347 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2348 /// return a DAG expression to select that will generate the same value by
2349 /// multiplying by a magic number.  See:
2350 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2351 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2352                                   std::vector<SDNode*>* Created) const {
2353   MVT VT = N->getValueType(0);
2354
2355   // Check to see if we can do this.
2356   // FIXME: We should be more aggressive here.
2357   if (!isTypeLegal(VT))
2358     return SDValue();
2359
2360   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2361   ms magics = magic(d);
2362
2363   // Multiply the numerator (operand 0) by the magic value
2364   // FIXME: We should support doing a MUL in a wider type
2365   SDValue Q;
2366   if (isOperationLegal(ISD::MULHS, VT))
2367     Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
2368                     DAG.getConstant(magics.m, VT));
2369   else if (isOperationLegal(ISD::SMUL_LOHI, VT))
2370     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, DAG.getVTList(VT, VT),
2371                               N->getOperand(0),
2372                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2373   else
2374     return SDValue();       // No mulhs or equvialent
2375   // If d > 0 and m < 0, add the numerator
2376   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2377     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
2378     if (Created)
2379       Created->push_back(Q.getNode());
2380   }
2381   // If d < 0 and m > 0, subtract the numerator.
2382   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2383     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
2384     if (Created)
2385       Created->push_back(Q.getNode());
2386   }
2387   // Shift right algebraic if shift value is nonzero
2388   if (magics.s > 0) {
2389     Q = DAG.getNode(ISD::SRA, VT, Q,
2390                     DAG.getConstant(magics.s, getShiftAmountTy()));
2391     if (Created)
2392       Created->push_back(Q.getNode());
2393   }
2394   // Extract the sign bit and add it to the quotient
2395   SDValue T =
2396     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2397                                                  getShiftAmountTy()));
2398   if (Created)
2399     Created->push_back(T.getNode());
2400   return DAG.getNode(ISD::ADD, VT, Q, T);
2401 }
2402
2403 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2404 /// return a DAG expression to select that will generate the same value by
2405 /// multiplying by a magic number.  See:
2406 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2407 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2408                                   std::vector<SDNode*>* Created) const {
2409   MVT VT = N->getValueType(0);
2410
2411   // Check to see if we can do this.
2412   // FIXME: We should be more aggressive here.
2413   if (!isTypeLegal(VT))
2414     return SDValue();
2415
2416   // FIXME: We should use a narrower constant when the upper
2417   // bits are known to be zero.
2418   ConstantSDNode *N1C = cast<ConstantSDNode>(N->getOperand(1));
2419   mu magics = magicu(N1C->getAPIntValue());
2420
2421   // Multiply the numerator (operand 0) by the magic value
2422   // FIXME: We should support doing a MUL in a wider type
2423   SDValue Q;
2424   if (isOperationLegal(ISD::MULHU, VT))
2425     Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
2426                     DAG.getConstant(magics.m, VT));
2427   else if (isOperationLegal(ISD::UMUL_LOHI, VT))
2428     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, DAG.getVTList(VT, VT),
2429                               N->getOperand(0),
2430                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2431   else
2432     return SDValue();       // No mulhu or equvialent
2433   if (Created)
2434     Created->push_back(Q.getNode());
2435
2436   if (magics.a == 0) {
2437     assert(magics.s < N1C->getAPIntValue().getBitWidth() &&
2438            "We shouldn't generate an undefined shift!");
2439     return DAG.getNode(ISD::SRL, VT, Q,
2440                        DAG.getConstant(magics.s, getShiftAmountTy()));
2441   } else {
2442     SDValue NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
2443     if (Created)
2444       Created->push_back(NPQ.getNode());
2445     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
2446                       DAG.getConstant(1, getShiftAmountTy()));
2447     if (Created)
2448       Created->push_back(NPQ.getNode());
2449     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
2450     if (Created)
2451       Created->push_back(NPQ.getNode());
2452     return DAG.getNode(ISD::SRL, VT, NPQ,
2453                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2454   }
2455 }