lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/Analysis/AliasAnalysis.h"
  17 #include "llvm/CodeGen/SelectionDAGISel.h"
  18 #include "llvm/CodeGen/ScheduleDAG.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/InlineAsm.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/ParameterAttributes.h"
  29 #include "llvm/CodeGen/Collector.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/SchedulerRegistry.h"
  37 #include "llvm/CodeGen/SelectionDAG.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetData.h"
  40 #include "llvm/Target/TargetFrameInfo.h"
  41 #include "llvm/Target/TargetInstrInfo.h"
  42 #include "llvm/Target/TargetLowering.h"
  43 #include "llvm/Target/TargetMachine.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/Support/MathExtras.h"
  46 #include "llvm/Support/Debug.h"
  47 #include "llvm/Support/Compiler.h"
  48 #include <algorithm>
  49 using namespace llvm;
  50
  51 #ifndef NDEBUG
  52 static cl::opt<bool>
  53 ViewISelDAGs("view-isel-dags", cl::Hidden,
  54           cl::desc("Pop up a window to show isel dags as they are selected"));
  55 static cl::opt<bool>
  56 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  57           cl::desc("Pop up a window to show sched dags as they are processed"));
  58 static cl::opt<bool>
  59 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
  60       cl::desc("Pop up a window to show SUnit dags after they are processed"));
  61 #else
  62 static const bool ViewISelDAGs = 0, ViewSchedDAGs = 0, ViewSUnitDAGs = 0;
  63 #endif
  64
  65 //===---------------------------------------------------------------------===//
  66 ///
  67 /// RegisterScheduler class - Track the registration of instruction schedulers.
  68 ///
  69 //===---------------------------------------------------------------------===//
  70 MachinePassRegistry RegisterScheduler::Registry;
  71
  72 //===---------------------------------------------------------------------===//
  73 ///
  74 /// ISHeuristic command line option for instruction schedulers.
  75 ///
  76 //===---------------------------------------------------------------------===//
  77 namespace {
  78   cl::opt<RegisterScheduler::FunctionPassCtor, false,
  79           RegisterPassParser<RegisterScheduler> >
  80   ISHeuristic("pre-RA-sched",
  81               cl::init(&createDefaultScheduler),
  82               cl::desc("Instruction schedulers available (before register"
  83                        " allocation):"));
  84
  85   static RegisterScheduler
  86   defaultListDAGScheduler("default", "  Best scheduler for the target",
  87                           createDefaultScheduler);
  88 } // namespace
  89
  90 namespace { struct SDISelAsmOperandInfo; }
  91
  92 namespace {
  93   /// RegsForValue - This struct represents the physical registers that a
  94   /// particular value is assigned and the type information about the value.
  95   /// This is needed because values can be promoted into larger registers and
  96   /// expanded into multiple smaller registers than the value.
  97   struct VISIBILITY_HIDDEN RegsForValue {
  98     /// Regs - This list holds the register (for legal and promoted values)
  99     /// or register set (for expanded values) that the value should be assigned
 100     /// to.
 101     std::vector<unsigned> Regs;
 102
 103     /// RegVT - The value type of each register.
 104     ///
 105     MVT::ValueType RegVT;
 106
 107     /// ValueVT - The value type of the LLVM value, which may be promoted from
 108     /// RegVT or made from merging the two expanded parts.
 109     MVT::ValueType ValueVT;
 110
 111     RegsForValue() : RegVT(MVT::Other), ValueVT(MVT::Other) {}
 112
 113     RegsForValue(unsigned Reg, MVT::ValueType regvt, MVT::ValueType valuevt)
 114       : RegVT(regvt), ValueVT(valuevt) {
 115         Regs.push_back(Reg);
 116     }
 117     RegsForValue(const std::vector<unsigned> &regs,
 118                  MVT::ValueType regvt, MVT::ValueType valuevt)
 119       : Regs(regs), RegVT(regvt), ValueVT(valuevt) {
 120     }
 121
 122     /// getCopyFromRegs - Emit a series of CopyFromReg nodes that copies from
 123     /// this value and returns the result as a ValueVT value.  This uses
 124     /// Chain/Flag as the input and updates them for the output Chain/Flag.
 125     /// If the Flag pointer is NULL, no flag is used.
 126     SDOperand getCopyFromRegs(SelectionDAG &DAG,
 127                               SDOperand &Chain, SDOperand *Flag) const;
 128
 129     /// getCopyToRegs - Emit a series of CopyToReg nodes that copies the
 130     /// specified value into the registers specified by this object.  This uses
 131     /// Chain/Flag as the input and updates them for the output Chain/Flag.
 132     /// If the Flag pointer is NULL, no flag is used.
 133     void getCopyToRegs(SDOperand Val, SelectionDAG &DAG,
 134                        SDOperand &Chain, SDOperand *Flag) const;
 135
 136     /// AddInlineAsmOperands - Add this value to the specified inlineasm node
 137     /// operand list.  This adds the code marker and includes the number of
 138     /// values added into it.
 139     void AddInlineAsmOperands(unsigned Code, SelectionDAG &DAG,
 140                               std::vector<SDOperand> &Ops) const;
 141   };
 142 }
 143
 144 namespace llvm {
 145   //===--------------------------------------------------------------------===//
 146   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 147   /// for the target.
 148   ScheduleDAG* createDefaultScheduler(SelectionDAGISel *IS,
 149                                       SelectionDAG *DAG,
 150                                       MachineBasicBlock *BB) {
 151     TargetLowering &TLI = IS->getTargetLowering();
 152
 153     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency) {
 154       return createTDListDAGScheduler(IS, DAG, BB);
 155     } else {
 156       assert(TLI.getSchedulingPreference() ==
 157            TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 158       return createBURRListDAGScheduler(IS, DAG, BB);
 159     }
 160   }
 161
 162
 163   //===--------------------------------------------------------------------===//
 164   /// FunctionLoweringInfo - This contains information that is global to a
 165   /// function that is used when lowering a region of the function.
 166   class FunctionLoweringInfo {
 167   public:
 168     TargetLowering &TLI;
 169     Function &Fn;
 170     MachineFunction &MF;
 171     MachineRegisterInfo &RegInfo;
 172
 173     FunctionLoweringInfo(TargetLowering &TLI, Function &Fn,MachineFunction &MF);
 174
 175     /// MBBMap - A mapping from LLVM basic blocks to their machine code entry.
 176     std::map<const BasicBlock*, MachineBasicBlock *> MBBMap;
 177
 178     /// ValueMap - Since we emit code for the function a basic block at a time,
 179     /// we must remember which virtual registers hold the values for
 180     /// cross-basic-block values.
 181     DenseMap<const Value*, unsigned> ValueMap;
 182
 183     /// StaticAllocaMap - Keep track of frame indices for fixed sized allocas in
 184     /// the entry block.  This allows the allocas to be efficiently referenced
 185     /// anywhere in the function.
 186     std::map<const AllocaInst*, int> StaticAllocaMap;
 187
 188 #ifndef NDEBUG
 189     SmallSet<Instruction*, 8> CatchInfoLost;
 190     SmallSet<Instruction*, 8> CatchInfoFound;
 191 #endif
 192
 193     unsigned MakeReg(MVT::ValueType VT) {
 194       return RegInfo.createVirtualRegister(TLI.getRegClassFor(VT));
 195     }
 196
 197     /// isExportedInst - Return true if the specified value is an instruction
 198     /// exported from its block.
 199     bool isExportedInst(const Value *V) {
 200       return ValueMap.count(V);
 201     }
 202
 203     unsigned CreateRegForValue(const Value *V);
 204
 205     unsigned InitializeRegForValue(const Value *V) {
 206       unsigned &R = ValueMap[V];
 207       assert(R == 0 && "Already initialized this value register!");
 208       return R = CreateRegForValue(V);
 209     }
 210   };
 211 }
 212
 213 /// isSelector - Return true if this instruction is a call to the
 214 /// eh.selector intrinsic.
 215 static bool isSelector(Instruction *I) {
 216   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(I))
 217     return (II->getIntrinsicID() == Intrinsic::eh_selector_i32 ||
 218             II->getIntrinsicID() == Intrinsic::eh_selector_i64);
 219   return false;
 220 }
 221
 222 /// isUsedOutsideOfDefiningBlock - Return true if this instruction is used by
 223 /// PHI nodes or outside of the basic block that defines it, or used by a
 224 /// switch or atomic instruction, which may expand to multiple basic blocks.
 225 static bool isUsedOutsideOfDefiningBlock(Instruction *I) {
 226   if (isa<PHINode>(I)) return true;
 227   BasicBlock *BB = I->getParent();
 228   for (Value::use_iterator UI = I->use_begin(), E = I->use_end(); UI != E; ++UI)
 229     if (cast<Instruction>(*UI)->getParent() != BB || isa<PHINode>(*UI) ||
 230         // FIXME: Remove switchinst special case.
 231         isa<SwitchInst>(*UI))
 232       return true;
 233   return false;
 234 }
 235
 236 /// isOnlyUsedInEntryBlock - If the specified argument is only used in the
 237 /// entry block, return true.  This includes arguments used by switches, since
 238 /// the switch may expand into multiple basic blocks.
 239 static bool isOnlyUsedInEntryBlock(Argument *A) {
 240   BasicBlock *Entry = A->getParent()->begin();
 241   for (Value::use_iterator UI = A->use_begin(), E = A->use_end(); UI != E; ++UI)
 242     if (cast<Instruction>(*UI)->getParent() != Entry || isa<SwitchInst>(*UI))
 243       return false;  // Use not in entry block.
 244   return true;
 245 }
 246
 247 FunctionLoweringInfo::FunctionLoweringInfo(TargetLowering &tli,
 248                                            Function &fn, MachineFunction &mf)
 249     : TLI(tli), Fn(fn), MF(mf), RegInfo(MF.getRegInfo()) {
 250
 251   // Create a vreg for each argument register that is not dead and is used
 252   // outside of the entry block for the function.
 253   for (Function::arg_iterator AI = Fn.arg_begin(), E = Fn.arg_end();
 254        AI != E; ++AI)
 255     if (!isOnlyUsedInEntryBlock(AI))
 256       InitializeRegForValue(AI);
 257
 258   // Initialize the mapping of values to registers.  This is only set up for
 259   // instruction values that are used outside of the block that defines
 260   // them.
 261   Function::iterator BB = Fn.begin(), EB = Fn.end();
 262   for (BasicBlock::iterator I = BB->begin(), E = BB->end(); I != E; ++I)
 263     if (AllocaInst *AI = dyn_cast<AllocaInst>(I))
 264       if (ConstantInt *CUI = dyn_cast<ConstantInt>(AI->getArraySize())) {
 265         const Type *Ty = AI->getAllocatedType();
 266         uint64_t TySize = TLI.getTargetData()->getABITypeSize(Ty);
 267         unsigned Align =
 268           std::max((unsigned)TLI.getTargetData()->getPrefTypeAlignment(Ty),
 269                    AI->getAlignment());
 270
 271         TySize *= CUI->getZExtValue();   // Get total allocated size.
 272         if (TySize == 0) TySize = 1; // Don't create zero-sized stack objects.
 273         StaticAllocaMap[AI] =
 274           MF.getFrameInfo()->CreateStackObject(TySize, Align);
 275       }
 276
 277   for (; BB != EB; ++BB)
 278     for (BasicBlock::iterator I = BB->begin(), E = BB->end(); I != E; ++I)
 279       if (!I->use_empty() && isUsedOutsideOfDefiningBlock(I))
 280         if (!isa<AllocaInst>(I) ||
 281             !StaticAllocaMap.count(cast<AllocaInst>(I)))
 282           InitializeRegForValue(I);
 283
 284   // Create an initial MachineBasicBlock for each LLVM BasicBlock in F.  This
 285   // also creates the initial PHI MachineInstrs, though none of the input
 286   // operands are populated.
 287   for (BB = Fn.begin(), EB = Fn.end(); BB != EB; ++BB) {
 288     MachineBasicBlock *MBB = new MachineBasicBlock(BB);
 289     MBBMap[BB] = MBB;
 290     MF.getBasicBlockList().push_back(MBB);
 291
 292     // Create Machine PHI nodes for LLVM PHI nodes, lowering them as
 293     // appropriate.
 294     PHINode *PN;
 295     for (BasicBlock::iterator I = BB->begin();(PN = dyn_cast<PHINode>(I)); ++I){
 296       if (PN->use_empty()) continue;
 297
 298       MVT::ValueType VT = TLI.getValueType(PN->getType());
 299       unsigned NumRegisters = TLI.getNumRegisters(VT);
 300       unsigned PHIReg = ValueMap[PN];
 301       assert(PHIReg && "PHI node does not have an assigned virtual register!");
 302       const TargetInstrInfo *TII = TLI.getTargetMachine().getInstrInfo();
 303       for (unsigned i = 0; i != NumRegisters; ++i)
 304         BuildMI(MBB, TII->get(TargetInstrInfo::PHI), PHIReg+i);
 305     }
 306   }
 307 }
 308
 309 /// CreateRegForValue - Allocate the appropriate number of virtual registers of
 310 /// the correctly promoted or expanded types.  Assign these registers
 311 /// consecutive vreg numbers and return the first assigned number.
 312 unsigned FunctionLoweringInfo::CreateRegForValue(const Value *V) {
 313   MVT::ValueType VT = TLI.getValueType(V->getType());
 314
 315   unsigned NumRegisters = TLI.getNumRegisters(VT);
 316   MVT::ValueType RegisterVT = TLI.getRegisterType(VT);
 317
 318   unsigned R = MakeReg(RegisterVT);
 319   for (unsigned i = 1; i != NumRegisters; ++i)
 320     MakeReg(RegisterVT);
 321
 322   return R;
 323 }
 324
 325 //===----------------------------------------------------------------------===//
 326 /// SelectionDAGLowering - This is the common target-independent lowering
 327 /// implementation that is parameterized by a TargetLowering object.
 328 /// Also, targets can overload any lowering method.
 329 ///
 330 namespace llvm {
 331 class SelectionDAGLowering {
 332   MachineBasicBlock *CurMBB;
 333
 334   DenseMap<const Value*, SDOperand> NodeMap;
 335
 336   /// PendingLoads - Loads are not emitted to the program immediately.  We bunch
 337   /// them up and then emit token factor nodes when possible.  This allows us to
 338   /// get simple disambiguation between loads without worrying about alias
 339   /// analysis.
 340   std::vector<SDOperand> PendingLoads;
 341
 342   /// Case - A struct to record the Value for a switch case, and the
 343   /// case's target basic block.
 344   struct Case {
 345     Constant* Low;
 346     Constant* High;
 347     MachineBasicBlock* BB;
 348
 349     Case() : Low(0), High(0), BB(0) { }
 350     Case(Constant* low, Constant* high, MachineBasicBlock* bb) :
 351       Low(low), High(high), BB(bb) { }
 352     uint64_t size() const {
 353       uint64_t rHigh = cast<ConstantInt>(High)->getSExtValue();
 354       uint64_t rLow  = cast<ConstantInt>(Low)->getSExtValue();
 355       return (rHigh - rLow + 1ULL);
 356     }
 357   };
 358
 359   struct CaseBits {
 360     uint64_t Mask;
 361     MachineBasicBlock* BB;
 362     unsigned Bits;
 363
 364     CaseBits(uint64_t mask, MachineBasicBlock* bb, unsigned bits):
 365       Mask(mask), BB(bb), Bits(bits) { }
 366   };
 367
 368   typedef std::vector<Case>           CaseVector;
 369   typedef std::vector<CaseBits>       CaseBitsVector;
 370   typedef CaseVector::iterator        CaseItr;
 371   typedef std::pair<CaseItr, CaseItr> CaseRange;
 372
 373   /// CaseRec - A struct with ctor used in lowering switches to a binary tree
 374   /// of conditional branches.
 375   struct CaseRec {
 376     CaseRec(MachineBasicBlock *bb, Constant *lt, Constant *ge, CaseRange r) :
 377     CaseBB(bb), LT(lt), GE(ge), Range(r) {}
 378
 379     /// CaseBB - The MBB in which to emit the compare and branch
 380     MachineBasicBlock *CaseBB;
 381     /// LT, GE - If nonzero, we know the current case value must be less-than or
 382     /// greater-than-or-equal-to these Constants.
 383     Constant *LT;
 384     Constant *GE;
 385     /// Range - A pair of iterators representing the range of case values to be
 386     /// processed at this point in the binary search tree.
 387     CaseRange Range;
 388   };
 389
 390   typedef std::vector<CaseRec> CaseRecVector;
 391
 392   /// The comparison function for sorting the switch case values in the vector.
 393   /// WARNING: Case ranges should be disjoint!
 394   struct CaseCmp {
 395     bool operator () (const Case& C1, const Case& C2) {
 396       assert(isa<ConstantInt>(C1.Low) && isa<ConstantInt>(C2.High));
 397       const ConstantInt* CI1 = cast<const ConstantInt>(C1.Low);
 398       const ConstantInt* CI2 = cast<const ConstantInt>(C2.High);
 399       return CI1->getValue().slt(CI2->getValue());
 400     }
 401   };
 402
 403   struct CaseBitsCmp {
 404     bool operator () (const CaseBits& C1, const CaseBits& C2) {
 405       return C1.Bits > C2.Bits;
 406     }
 407   };
 408
 409   unsigned Clusterify(CaseVector& Cases, const SwitchInst &SI);
 410
 411 public:
 412   // TLI - This is information that describes the available target features we
 413   // need for lowering.  This indicates when operations are unavailable,
 414   // implemented with a libcall, etc.
 415   TargetLowering &TLI;
 416   SelectionDAG &DAG;
 417   const TargetData *TD;
 418   AliasAnalysis &AA;
 419
 420   /// SwitchCases - Vector of CaseBlock structures used to communicate
 421   /// SwitchInst code generation information.
 422   std::vector<SelectionDAGISel::CaseBlock> SwitchCases;
 423   /// JTCases - Vector of JumpTable structures used to communicate
 424   /// SwitchInst code generation information.
 425   std::vector<SelectionDAGISel::JumpTableBlock> JTCases;
 426   std::vector<SelectionDAGISel::BitTestBlock> BitTestCases;
 427
 428   /// FuncInfo - Information about the function as a whole.
 429   ///
 430   FunctionLoweringInfo &FuncInfo;
 431
 432   /// GCI - Garbage collection metadata for the function.
 433   CollectorMetadata *GCI;
 434
 435   SelectionDAGLowering(SelectionDAG &dag, TargetLowering &tli,
 436                        AliasAnalysis &aa,
 437                        FunctionLoweringInfo &funcinfo,
 438                        CollectorMetadata *gci)
 439     : TLI(tli), DAG(dag), TD(DAG.getTarget().getTargetData()), AA(aa),
 440       FuncInfo(funcinfo), GCI(gci) {
 441   }
 442
 443   /// getRoot - Return the current virtual root of the Selection DAG.
 444   ///
 445   SDOperand getRoot() {
 446     if (PendingLoads.empty())
 447       return DAG.getRoot();
 448
 449     if (PendingLoads.size() == 1) {
 450       SDOperand Root = PendingLoads[0];
 451       DAG.setRoot(Root);
 452       PendingLoads.clear();
 453       return Root;
 454     }
 455
 456     // Otherwise, we have to make a token factor node.
 457     SDOperand Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
 458                                  &PendingLoads[0], PendingLoads.size());
 459     PendingLoads.clear();
 460     DAG.setRoot(Root);
 461     return Root;
 462   }
 463
 464   SDOperand CopyValueToVirtualRegister(Value *V, unsigned Reg);
 465
 466   void visit(Instruction &I) { visit(I.getOpcode(), I); }
 467
 468   void visit(unsigned Opcode, User &I) {
 469     // Note: this doesn't use InstVisitor, because it has to work with
 470     // ConstantExpr's in addition to instructions.
 471     switch (Opcode) {
 472     default: assert(0 && "Unknown instruction type encountered!");
 473              abort();
 474       // Build the switch statement using the Instruction.def file.
 475 #define HANDLE_INST(NUM, OPCODE, CLASS) \
 476     case Instruction::OPCODE:return visit##OPCODE((CLASS&)I);
 477 #include "llvm/Instruction.def"
 478     }
 479   }
 480
 481   void setCurrentBasicBlock(MachineBasicBlock *MBB) { CurMBB = MBB; }
 482
 483   SDOperand getLoadFrom(const Type *Ty, SDOperand Ptr,
 484                         const Value *SV, SDOperand Root,
 485                         bool isVolatile, unsigned Alignment);
 486
 487   SDOperand getValue(const Value *V);
 488
 489   void setValue(const Value *V, SDOperand NewN) {
 490     SDOperand &N = NodeMap[V];
 491     assert(N.Val == 0 && "Already set a value for this node!");
 492     N = NewN;
 493   }
 494
 495   void GetRegistersForValue(SDISelAsmOperandInfo &OpInfo, bool HasEarlyClobber,
 496                             std::set<unsigned> &OutputRegs,
 497                             std::set<unsigned> &InputRegs);
 498
 499   void FindMergedConditions(Value *Cond, MachineBasicBlock *TBB,
 500                             MachineBasicBlock *FBB, MachineBasicBlock *CurBB,
 501                             unsigned Opc);
 502   bool isExportableFromCurrentBlock(Value *V, const BasicBlock *FromBB);
 503   void ExportFromCurrentBlock(Value *V);
 504   void LowerCallTo(CallSite CS, SDOperand Callee, bool IsTailCall,
 505                    MachineBasicBlock *LandingPad = NULL);
 506
 507   // Terminator instructions.
 508   void visitRet(ReturnInst &I);
 509   void visitBr(BranchInst &I);
 510   void visitSwitch(SwitchInst &I);
 511   void visitUnreachable(UnreachableInst &I) { /* noop */ }
 512
 513   // Helpers for visitSwitch
 514   bool handleSmallSwitchRange(CaseRec& CR,
 515                               CaseRecVector& WorkList,
 516                               Value* SV,
 517                               MachineBasicBlock* Default);
 518   bool handleJTSwitchCase(CaseRec& CR,
 519                           CaseRecVector& WorkList,
 520                           Value* SV,
 521                           MachineBasicBlock* Default);
 522   bool handleBTSplitSwitchCase(CaseRec& CR,
 523                                CaseRecVector& WorkList,
 524                                Value* SV,
 525                                MachineBasicBlock* Default);
 526   bool handleBitTestsSwitchCase(CaseRec& CR,
 527                                 CaseRecVector& WorkList,
 528                                 Value* SV,
 529                                 MachineBasicBlock* Default);
 530   void visitSwitchCase(SelectionDAGISel::CaseBlock &CB);
 531   void visitBitTestHeader(SelectionDAGISel::BitTestBlock &B);
 532   void visitBitTestCase(MachineBasicBlock* NextMBB,
 533                         unsigned Reg,
 534                         SelectionDAGISel::BitTestCase &B);
 535   void visitJumpTable(SelectionDAGISel::JumpTable &JT);
 536   void visitJumpTableHeader(SelectionDAGISel::JumpTable &JT,
 537                             SelectionDAGISel::JumpTableHeader &JTH);
 538
 539   // These all get lowered before this pass.
 540   void visitInvoke(InvokeInst &I);
 541   void visitUnwind(UnwindInst &I);
 542
 543   void visitBinary(User &I, unsigned OpCode);
 544   void visitShift(User &I, unsigned Opcode);
 545   void visitAdd(User &I) {
 546     if (I.getType()->isFPOrFPVector())
 547       visitBinary(I, ISD::FADD);
 548     else
 549       visitBinary(I, ISD::ADD);
 550   }
 551   void visitSub(User &I);
 552   void visitMul(User &I) {
 553     if (I.getType()->isFPOrFPVector())
 554       visitBinary(I, ISD::FMUL);
 555     else
 556       visitBinary(I, ISD::MUL);
 557   }
 558   void visitURem(User &I) { visitBinary(I, ISD::UREM); }
 559   void visitSRem(User &I) { visitBinary(I, ISD::SREM); }
 560   void visitFRem(User &I) { visitBinary(I, ISD::FREM); }
 561   void visitUDiv(User &I) { visitBinary(I, ISD::UDIV); }
 562   void visitSDiv(User &I) { visitBinary(I, ISD::SDIV); }
 563   void visitFDiv(User &I) { visitBinary(I, ISD::FDIV); }
 564   void visitAnd (User &I) { visitBinary(I, ISD::AND); }
 565   void visitOr  (User &I) { visitBinary(I, ISD::OR); }
 566   void visitXor (User &I) { visitBinary(I, ISD::XOR); }
 567   void visitShl (User &I) { visitShift(I, ISD::SHL); }
 568   void visitLShr(User &I) { visitShift(I, ISD::SRL); }
 569   void visitAShr(User &I) { visitShift(I, ISD::SRA); }
 570   void visitICmp(User &I);
 571   void visitFCmp(User &I);
 572   // Visit the conversion instructions
 573   void visitTrunc(User &I);
 574   void visitZExt(User &I);
 575   void visitSExt(User &I);
 576   void visitFPTrunc(User &I);
 577   void visitFPExt(User &I);
 578   void visitFPToUI(User &I);
 579   void visitFPToSI(User &I);
 580   void visitUIToFP(User &I);
 581   void visitSIToFP(User &I);
 582   void visitPtrToInt(User &I);
 583   void visitIntToPtr(User &I);
 584   void visitBitCast(User &I);
 585
 586   void visitExtractElement(User &I);
 587   void visitInsertElement(User &I);
 588   void visitShuffleVector(User &I);
 589
 590   void visitGetElementPtr(User &I);
 591   void visitSelect(User &I);
 592
 593   void visitMalloc(MallocInst &I);
 594   void visitFree(FreeInst &I);
 595   void visitAlloca(AllocaInst &I);
 596   void visitLoad(LoadInst &I);
 597   void visitStore(StoreInst &I);
 598   void visitPHI(PHINode &I) { } // PHI nodes are handled specially.
 599   void visitCall(CallInst &I);
 600   void visitInlineAsm(CallSite CS);
 601   const char *visitIntrinsicCall(CallInst &I, unsigned Intrinsic);
 602   void visitTargetIntrinsic(CallInst &I, unsigned Intrinsic);
 603
 604   void visitVAStart(CallInst &I);
 605   void visitVAArg(VAArgInst &I);
 606   void visitVAEnd(CallInst &I);
 607   void visitVACopy(CallInst &I);
 608
 609   void visitMemIntrinsic(CallInst &I, unsigned Op);
 610
 611   void visitGetResult(GetResultInst &I) {
 612     assert (0 && "getresult unimplemented");
 613   }
 614
 615   void visitUserOp1(Instruction &I) {
 616     assert(0 && "UserOp1 should not exist at instruction selection time!");
 617     abort();
 618   }
 619   void visitUserOp2(Instruction &I) {
 620     assert(0 && "UserOp2 should not exist at instruction selection time!");
 621     abort();
 622   }
 623 };
 624 } // end namespace llvm
 625
 626
 627 /// getCopyFromParts - Create a value that contains the specified legal parts
 628 /// combined into the value they represent.  If the parts combine to a type
 629 /// larger then ValueVT then AssertOp can be used to specify whether the extra
 630 /// bits are known to be zero (ISD::AssertZext) or sign extended from ValueVT
 631 /// (ISD::AssertSext).  Likewise TruncExact is used for floating point types to
 632 /// indicate that the extra bits can be discarded without losing precision.
 633 static SDOperand getCopyFromParts(SelectionDAG &DAG,
 634                                   const SDOperand *Parts,
 635                                   unsigned NumParts,
 636                                   MVT::ValueType PartVT,
 637                                   MVT::ValueType ValueVT,
 638                                   ISD::NodeType AssertOp = ISD::DELETED_NODE,
 639                                   bool TruncExact = false) {
 640   assert(NumParts > 0 && "No parts to assemble!");
 641   TargetLowering &TLI = DAG.getTargetLoweringInfo();
 642   SDOperand Val = Parts[0];
 643
 644   if (NumParts > 1) {
 645     // Assemble the value from multiple parts.
 646     if (!MVT::isVector(ValueVT)) {
 647       unsigned PartBits = MVT::getSizeInBits(PartVT);
 648       unsigned ValueBits = MVT::getSizeInBits(ValueVT);
 649
 650       // Assemble the power of 2 part.
 651       unsigned RoundParts = NumParts & (NumParts - 1) ?
 652         1 << Log2_32(NumParts) : NumParts;
 653       unsigned RoundBits = PartBits * RoundParts;
 654       MVT::ValueType RoundVT = RoundBits == ValueBits ?
 655         ValueVT : MVT::getIntegerType(RoundBits);
 656       SDOperand Lo, Hi;
 657
 658       if (RoundParts > 2) {
 659         MVT::ValueType HalfVT = MVT::getIntegerType(RoundBits/2);
 660         Lo = getCopyFromParts(DAG, Parts, RoundParts/2, PartVT, HalfVT);
 661         Hi = getCopyFromParts(DAG, Parts+RoundParts/2, RoundParts/2,
 662                               PartVT, HalfVT);
 663       } else {
 664         Lo = Parts[0];
 665         Hi = Parts[1];
 666       }
 667       if (TLI.isBigEndian())
 668         std::swap(Lo, Hi);
 669       Val = DAG.getNode(ISD::BUILD_PAIR, RoundVT, Lo, Hi);
 670
 671       if (RoundParts < NumParts) {
 672         // Assemble the trailing non-power-of-2 part.
 673         unsigned OddParts = NumParts - RoundParts;
 674         MVT::ValueType OddVT = MVT::getIntegerType(OddParts * PartBits);
 675         Hi = getCopyFromParts(DAG, Parts+RoundParts, OddParts, PartVT, OddVT);
 676
 677         // Combine the round and odd parts.
 678         Lo = Val;
 679         if (TLI.isBigEndian())
 680           std::swap(Lo, Hi);
 681         MVT::ValueType TotalVT = MVT::getIntegerType(NumParts * PartBits);
 682         Hi = DAG.getNode(ISD::ANY_EXTEND, TotalVT, Hi);
 683         Hi = DAG.getNode(ISD::SHL, TotalVT, Hi,
 684                          DAG.getConstant(MVT::getSizeInBits(Lo.getValueType()),
 685                                          TLI.getShiftAmountTy()));
 686         Lo = DAG.getNode(ISD::ZERO_EXTEND, TotalVT, Lo);
 687         Val = DAG.getNode(ISD::OR, TotalVT, Lo, Hi);
 688       }
 689     } else {
 690       // Handle a multi-element vector.
 691       MVT::ValueType IntermediateVT, RegisterVT;
 692       unsigned NumIntermediates;
 693       unsigned NumRegs =
 694         TLI.getVectorTypeBreakdown(ValueVT, IntermediateVT, NumIntermediates,
 695                                    RegisterVT);
 696
 697       assert(NumRegs == NumParts && "Part count doesn't match vector breakdown!");
 698       assert(RegisterVT == PartVT && "Part type doesn't match vector breakdown!");
 699       assert(RegisterVT == Parts[0].getValueType() &&
 700              "Part type doesn't match part!");
 701
 702       // Assemble the parts into intermediate operands.
 703       SmallVector<SDOperand, 8> Ops(NumIntermediates);
 704       if (NumIntermediates == NumParts) {
 705         // If the register was not expanded, truncate or copy the value,
 706         // as appropriate.
 707         for (unsigned i = 0; i != NumParts; ++i)
 708           Ops[i] = getCopyFromParts(DAG, &Parts[i], 1,
 709                                     PartVT, IntermediateVT);
 710       } else if (NumParts > 0) {
 711         // If the intermediate type was expanded, build the intermediate operands
 712         // from the parts.
 713         assert(NumParts % NumIntermediates == 0 &&
 714                "Must expand into a divisible number of parts!");
 715         unsigned Factor = NumParts / NumIntermediates;
 716         for (unsigned i = 0; i != NumIntermediates; ++i)
 717           Ops[i] = getCopyFromParts(DAG, &Parts[i * Factor], Factor,
 718                                     PartVT, IntermediateVT);
 719       }
 720
 721       // Build a vector with BUILD_VECTOR or CONCAT_VECTORS from the intermediate
 722       // operands.
 723       Val = DAG.getNode(MVT::isVector(IntermediateVT) ?
 724                         ISD::CONCAT_VECTORS : ISD::BUILD_VECTOR,
 725                         ValueVT, &Ops[0], NumIntermediates);
 726     }
 727   }
 728
 729   // There is now one part, held in Val.  Correct it to match ValueVT.
 730   PartVT = Val.getValueType();
 731
 732   if (PartVT == ValueVT)
 733     return Val;
 734
 735   if (MVT::isVector(PartVT)) {
 736     assert(MVT::isVector(ValueVT) && "Unknown vector conversion!");
 737     return DAG.getNode(ISD::BIT_CONVERT, ValueVT, Val);
 738   }
 739
 740   if (MVT::isVector(ValueVT)) {
 741     assert(MVT::getVectorElementType(ValueVT) == PartVT &&
 742            MVT::getVectorNumElements(ValueVT) == 1 &&
 743            "Only trivial scalar-to-vector conversions should get here!");
 744     return DAG.getNode(ISD::BUILD_VECTOR, ValueVT, Val);
 745   }
 746
 747   if (MVT::isInteger(PartVT) &&
 748       MVT::isInteger(ValueVT)) {
 749     if (MVT::getSizeInBits(ValueVT) < MVT::getSizeInBits(PartVT)) {
 750       // For a truncate, see if we have any information to
 751       // indicate whether the truncated bits will always be
 752       // zero or sign-extension.
 753       if (AssertOp != ISD::DELETED_NODE)
 754         Val = DAG.getNode(AssertOp, PartVT, Val,
 755                           DAG.getValueType(ValueVT));
 756       return DAG.getNode(ISD::TRUNCATE, ValueVT, Val);
 757     } else {
 758       return DAG.getNode(ISD::ANY_EXTEND, ValueVT, Val);
 759     }
 760   }
 761
 762   if (MVT::isFloatingPoint(PartVT) && MVT::isFloatingPoint(ValueVT)) {
 763     if (ValueVT < Val.getValueType())
 764       return DAG.getNode(ISD::FP_ROUND, ValueVT, Val,
 765                          DAG.getIntPtrConstant(TruncExact));
 766     return DAG.getNode(ISD::FP_EXTEND, ValueVT, Val);
 767   }
 768
 769   if (MVT::getSizeInBits(PartVT) == MVT::getSizeInBits(ValueVT))
 770     return DAG.getNode(ISD::BIT_CONVERT, ValueVT, Val);
 771
 772   assert(0 && "Unknown mismatch!");
 773 }
 774
 775 /// getCopyToParts - Create a series of nodes that contain the specified value
 776 /// split into legal parts.  If the parts contain more bits than Val, then, for
 777 /// integers, ExtendKind can be used to specify how to generate the extra bits.
 778 static void getCopyToParts(SelectionDAG &DAG,
 779                            SDOperand Val,
 780                            SDOperand *Parts,
 781                            unsigned NumParts,
 782                            MVT::ValueType PartVT,
 783                            ISD::NodeType ExtendKind = ISD::ANY_EXTEND) {
 784   TargetLowering &TLI = DAG.getTargetLoweringInfo();
 785   MVT::ValueType PtrVT = TLI.getPointerTy();
 786   MVT::ValueType ValueVT = Val.getValueType();
 787   unsigned PartBits = MVT::getSizeInBits(PartVT);
 788   assert(TLI.isTypeLegal(PartVT) && "Copying to an illegal type!");
 789
 790   if (!NumParts)
 791     return;
 792
 793   if (!MVT::isVector(ValueVT)) {
 794     if (PartVT == ValueVT) {
 795       assert(NumParts == 1 && "No-op copy with multiple parts!");
 796       Parts[0] = Val;
 797       return;
 798     }
 799
 800     if (NumParts * PartBits > MVT::getSizeInBits(ValueVT)) {
 801       // If the parts cover more bits than the value has, promote the value.
 802       if (MVT::isFloatingPoint(PartVT) && MVT::isFloatingPoint(ValueVT)) {
 803         assert(NumParts == 1 && "Do not know what to promote to!");
 804         Val = DAG.getNode(ISD::FP_EXTEND, PartVT, Val);
 805       } else if (MVT::isInteger(PartVT) && MVT::isInteger(ValueVT)) {
 806         ValueVT = MVT::getIntegerType(NumParts * PartBits);
 807         Val = DAG.getNode(ExtendKind, ValueVT, Val);
 808       } else {
 809         assert(0 && "Unknown mismatch!");
 810       }
 811     } else if (PartBits == MVT::getSizeInBits(ValueVT)) {
 812       // Different types of the same size.
 813       assert(NumParts == 1 && PartVT != ValueVT);
 814       Val = DAG.getNode(ISD::BIT_CONVERT, PartVT, Val);
 815     } else if (NumParts * PartBits < MVT::getSizeInBits(ValueVT)) {
 816       // If the parts cover less bits than value has, truncate the value.
 817       if (MVT::isInteger(PartVT) && MVT::isInteger(ValueVT)) {
 818         ValueVT = MVT::getIntegerType(NumParts * PartBits);
 819         Val = DAG.getNode(ISD::TRUNCATE, ValueVT, Val);
 820       } else {
 821         assert(0 && "Unknown mismatch!");
 822       }
 823     }
 824
 825     // The value may have changed - recompute ValueVT.
 826     ValueVT = Val.getValueType();
 827     assert(NumParts * PartBits == MVT::getSizeInBits(ValueVT) &&
 828            "Failed to tile the value with PartVT!");
 829
 830     if (NumParts == 1) {
 831       assert(PartVT == ValueVT && "Type conversion failed!");
 832       Parts[0] = Val;
 833       return;
 834     }
 835
 836     // Expand the value into multiple parts.
 837     if (NumParts & (NumParts - 1)) {
 838       // The number of parts is not a power of 2.  Split off and copy the tail.
 839       assert(MVT::isInteger(PartVT) && MVT::isInteger(ValueVT) &&
 840              "Do not know what to expand to!");
 841       unsigned RoundParts = 1 << Log2_32(NumParts);
 842       unsigned RoundBits = RoundParts * PartBits;
 843       unsigned OddParts = NumParts - RoundParts;
 844       SDOperand OddVal = DAG.getNode(ISD::SRL, ValueVT, Val,
 845                                      DAG.getConstant(RoundBits,
 846                                                      TLI.getShiftAmountTy()));
 847       getCopyToParts(DAG, OddVal, Parts + RoundParts, OddParts, PartVT);
 848       if (TLI.isBigEndian())
 849         // The odd parts were reversed by getCopyToParts - unreverse them.
 850         std::reverse(Parts + RoundParts, Parts + NumParts);
 851       NumParts = RoundParts;
 852       ValueVT = MVT::getIntegerType(NumParts * PartBits);
 853       Val = DAG.getNode(ISD::TRUNCATE, ValueVT, Val);
 854     }
 855
 856     // The number of parts is a power of 2.  Repeatedly bisect the value using
 857     // EXTRACT_ELEMENT.
 858     Parts[0] = Val;
 859     for (unsigned StepSize = NumParts; StepSize > 1; StepSize /= 2) {
 860       for (unsigned i = 0; i < NumParts; i += StepSize) {
 861         unsigned ThisBits = StepSize * PartBits / 2;
 862         MVT::ValueType ThisVT =
 863           ThisBits == PartBits ? PartVT : MVT::getIntegerType (ThisBits);
 864
 865         Parts[i+StepSize/2] =
 866           DAG.getNode(ISD::EXTRACT_ELEMENT, ThisVT, Parts[i],
 867                       DAG.getConstant(1, PtrVT));
 868         Parts[i] =
 869           DAG.getNode(ISD::EXTRACT_ELEMENT, ThisVT, Parts[i],
 870                       DAG.getConstant(0, PtrVT));
 871       }
 872     }
 873
 874     if (TLI.isBigEndian())
 875       std::reverse(Parts, Parts + NumParts);
 876
 877     return;
 878   }
 879
 880   // Vector ValueVT.
 881   if (NumParts == 1) {
 882     if (PartVT != ValueVT) {
 883       if (MVT::isVector(PartVT)) {
 884         Val = DAG.getNode(ISD::BIT_CONVERT, PartVT, Val);
 885       } else {
 886         assert(MVT::getVectorElementType(ValueVT) == PartVT &&
 887                MVT::getVectorNumElements(ValueVT) == 1 &&
 888                "Only trivial vector-to-scalar conversions should get here!");
 889         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, PartVT, Val,
 890                           DAG.getConstant(0, PtrVT));
 891       }
 892     }
 893
 894     Parts[0] = Val;
 895     return;
 896   }
 897
 898   // Handle a multi-element vector.
 899   MVT::ValueType IntermediateVT, RegisterVT;
 900   unsigned NumIntermediates;
 901   unsigned NumRegs =
 902     DAG.getTargetLoweringInfo()
 903       .getVectorTypeBreakdown(ValueVT, IntermediateVT, NumIntermediates,
 904                               RegisterVT);
 905   unsigned NumElements = MVT::getVectorNumElements(ValueVT);
 906
 907   assert(NumRegs == NumParts && "Part count doesn't match vector breakdown!");
 908   assert(RegisterVT == PartVT && "Part type doesn't match vector breakdown!");
 909
 910   // Split the vector into intermediate operands.
 911   SmallVector<SDOperand, 8> Ops(NumIntermediates);
 912   for (unsigned i = 0; i != NumIntermediates; ++i)
 913     if (MVT::isVector(IntermediateVT))
 914       Ops[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR,
 915                            IntermediateVT, Val,
 916                            DAG.getConstant(i * (NumElements / NumIntermediates),
 917                                            PtrVT));
 918     else
 919       Ops[i] = DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
 920                            IntermediateVT, Val,
 921                            DAG.getConstant(i, PtrVT));
 922
 923   // Split the intermediate operands into legal parts.
 924   if (NumParts == NumIntermediates) {
 925     // If the register was not expanded, promote or copy the value,
 926     // as appropriate.
 927     for (unsigned i = 0; i != NumParts; ++i)
 928       getCopyToParts(DAG, Ops[i], &Parts[i], 1, PartVT);
 929   } else if (NumParts > 0) {
 930     // If the intermediate type was expanded, split each the value into
 931     // legal parts.
 932     assert(NumParts % NumIntermediates == 0 &&
 933            "Must expand into a divisible number of parts!");
 934     unsigned Factor = NumParts / NumIntermediates;
 935     for (unsigned i = 0; i != NumIntermediates; ++i)
 936       getCopyToParts(DAG, Ops[i], &Parts[i * Factor], Factor, PartVT);
 937   }
 938 }
 939
 940
 941 SDOperand SelectionDAGLowering::getValue(const Value *V) {
 942   SDOperand &N = NodeMap[V];
 943   if (N.Val) return N;
 944
 945   const Type *VTy = V->getType();
 946   MVT::ValueType VT = TLI.getValueType(VTy);
 947   if (Constant *C = const_cast<Constant*>(dyn_cast<Constant>(V))) {
 948     if (ConstantExpr *CE = dyn_cast<ConstantExpr>(C)) {
 949       visit(CE->getOpcode(), *CE);
 950       SDOperand N1 = NodeMap[V];
 951       assert(N1.Val && "visit didn't populate the ValueMap!");
 952       return N1;
 953     } else if (GlobalValue *GV = dyn_cast<GlobalValue>(C)) {
 954       return N = DAG.getGlobalAddress(GV, VT);
 955     } else if (isa<ConstantPointerNull>(C)) {
 956       return N = DAG.getConstant(0, TLI.getPointerTy());
 957     } else if (isa<UndefValue>(C)) {
 958       if (!isa<VectorType>(VTy))
 959         return N = DAG.getNode(ISD::UNDEF, VT);
 960
 961       // Create a BUILD_VECTOR of undef nodes.
 962       const VectorType *PTy = cast<VectorType>(VTy);
 963       unsigned NumElements = PTy->getNumElements();
 964       MVT::ValueType PVT = TLI.getValueType(PTy->getElementType());
 965
 966       SmallVector<SDOperand, 8> Ops;
 967       Ops.assign(NumElements, DAG.getNode(ISD::UNDEF, PVT));
 968
 969       // Create a VConstant node with generic Vector type.
 970       MVT::ValueType VT = MVT::getVectorType(PVT, NumElements);
 971       return N = DAG.getNode(ISD::BUILD_VECTOR, VT,
 972                              &Ops[0], Ops.size());
 973     } else if (ConstantFP *CFP = dyn_cast<ConstantFP>(C)) {
 974       return N = DAG.getConstantFP(CFP->getValueAPF(), VT);
 975     } else if (const VectorType *PTy = dyn_cast<VectorType>(VTy)) {
 976       unsigned NumElements = PTy->getNumElements();
 977       MVT::ValueType PVT = TLI.getValueType(PTy->getElementType());
 978
 979       // Now that we know the number and type of the elements, push a
 980       // Constant or ConstantFP node onto the ops list for each element of
 981       // the vector constant.
 982       SmallVector<SDOperand, 8> Ops;
 983       if (ConstantVector *CP = dyn_cast<ConstantVector>(C)) {
 984         for (unsigned i = 0; i != NumElements; ++i)
 985           Ops.push_back(getValue(CP->getOperand(i)));
 986       } else {
 987         assert(isa<ConstantAggregateZero>(C) && "Unknown vector constant!");
 988         SDOperand Op;
 989         if (MVT::isFloatingPoint(PVT))
 990           Op = DAG.getConstantFP(0, PVT);
 991         else
 992           Op = DAG.getConstant(0, PVT);
 993         Ops.assign(NumElements, Op);
 994       }
 995
 996       // Create a BUILD_VECTOR node.
 997       MVT::ValueType VT = MVT::getVectorType(PVT, NumElements);
 998       return NodeMap[V] = DAG.getNode(ISD::BUILD_VECTOR, VT, &Ops[0],
 999                                       Ops.size());
1000     } else {
1001       // Canonicalize all constant ints to be unsigned.
1002       return N = DAG.getConstant(cast<ConstantInt>(C)->getValue(),VT);
1003     }
1004   }
1005
1006   if (const AllocaInst *AI = dyn_cast<AllocaInst>(V)) {
1007     std::map<const AllocaInst*, int>::iterator SI =
1008     FuncInfo.StaticAllocaMap.find(AI);
1009     if (SI != FuncInfo.StaticAllocaMap.end())
1010       return DAG.getFrameIndex(SI->second, TLI.getPointerTy());
1011   }
1012
1013   unsigned InReg = FuncInfo.ValueMap[V];
1014   assert(InReg && "Value not in map!");
1015
1016   MVT::ValueType RegisterVT = TLI.getRegisterType(VT);
1017   unsigned NumRegs = TLI.getNumRegisters(VT);
1018
1019   std::vector<unsigned> Regs(NumRegs);
1020   for (unsigned i = 0; i != NumRegs; ++i)
1021     Regs[i] = InReg + i;
1022
1023   RegsForValue RFV(Regs, RegisterVT, VT);
1024   SDOperand Chain = DAG.getEntryNode();
1025
1026   return RFV.getCopyFromRegs(DAG, Chain, NULL);
1027 }
1028
1029
1030 void SelectionDAGLowering::visitRet(ReturnInst &I) {
1031   if (I.getNumOperands() == 0) {
1032     DAG.setRoot(DAG.getNode(ISD::RET, MVT::Other, getRoot()));
1033     return;
1034   }
1035   SmallVector<SDOperand, 8> NewValues;
1036   NewValues.push_back(getRoot());
1037   for (unsigned i = 0, e = I.getNumOperands(); i != e; ++i) {
1038     SDOperand RetOp = getValue(I.getOperand(i));
1039     MVT::ValueType VT = RetOp.getValueType();
1040
1041     // FIXME: C calling convention requires the return type to be promoted to
1042     // at least 32-bit. But this is not necessary for non-C calling conventions.
1043     if (MVT::isInteger(VT)) {
1044       MVT::ValueType MinVT = TLI.getRegisterType(MVT::i32);
1045       if (MVT::getSizeInBits(VT) < MVT::getSizeInBits(MinVT))
1046         VT = MinVT;
1047     }
1048
1049     unsigned NumParts = TLI.getNumRegisters(VT);
1050     MVT::ValueType PartVT = TLI.getRegisterType(VT);
1051     SmallVector<SDOperand, 4> Parts(NumParts);
1052     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1053
1054     const Function *F = I.getParent()->getParent();
1055     if (F->paramHasAttr(0, ParamAttr::SExt))
1056       ExtendKind = ISD::SIGN_EXTEND;
1057     else if (F->paramHasAttr(0, ParamAttr::ZExt))
1058       ExtendKind = ISD::ZERO_EXTEND;
1059
1060     getCopyToParts(DAG, RetOp, &Parts[0], NumParts, PartVT, ExtendKind);
1061
1062     for (unsigned i = 0; i < NumParts; ++i) {
1063       NewValues.push_back(Parts[i]);
1064       NewValues.push_back(DAG.getConstant(false, MVT::i32));
1065     }
1066   }
1067   DAG.setRoot(DAG.getNode(ISD::RET, MVT::Other,
1068                           &NewValues[0], NewValues.size()));
1069 }
1070
1071 /// ExportFromCurrentBlock - If this condition isn't known to be exported from
1072 /// the current basic block, add it to ValueMap now so that we'll get a
1073 /// CopyTo/FromReg.
1074 void SelectionDAGLowering::ExportFromCurrentBlock(Value *V) {
1075   // No need to export constants.
1076   if (!isa<Instruction>(V) && !isa<Argument>(V)) return;
1077
1078   // Already exported?
1079   if (FuncInfo.isExportedInst(V)) return;
1080
1081   unsigned Reg = FuncInfo.InitializeRegForValue(V);
1082   PendingLoads.push_back(CopyValueToVirtualRegister(V, Reg));
1083 }
1084
1085 bool SelectionDAGLowering::isExportableFromCurrentBlock(Value *V,
1086                                                     const BasicBlock *FromBB) {
1087   // The operands of the setcc have to be in this block.  We don't know
1088   // how to export them from some other block.
1089   if (Instruction *VI = dyn_cast<Instruction>(V)) {
1090     // Can export from current BB.
1091     if (VI->getParent() == FromBB)
1092       return true;
1093
1094     // Is already exported, noop.
1095     return FuncInfo.isExportedInst(V);
1096   }
1097
1098   // If this is an argument, we can export it if the BB is the entry block or
1099   // if it is already exported.
1100   if (isa<Argument>(V)) {
1101     if (FromBB == &FromBB->getParent()->getEntryBlock())
1102       return true;
1103
1104     // Otherwise, can only export this if it is already exported.
1105     return FuncInfo.isExportedInst(V);
1106   }
1107
1108   // Otherwise, constants can always be exported.
1109   return true;
1110 }
1111
1112 static bool InBlock(const Value *V, const BasicBlock *BB) {
1113   if (const Instruction *I = dyn_cast<Instruction>(V))
1114     return I->getParent() == BB;
1115   return true;
1116 }
1117
1118 /// FindMergedConditions - If Cond is an expression like
1119 void SelectionDAGLowering::FindMergedConditions(Value *Cond,
1120                                                 MachineBasicBlock *TBB,
1121                                                 MachineBasicBlock *FBB,
1122                                                 MachineBasicBlock *CurBB,
1123                                                 unsigned Opc) {
1124   // If this node is not part of the or/and tree, emit it as a branch.
1125   Instruction *BOp = dyn_cast<Instruction>(Cond);
1126
1127   if (!BOp || !(isa<BinaryOperator>(BOp) || isa<CmpInst>(BOp)) ||
1128       (unsigned)BOp->getOpcode() != Opc || !BOp->hasOneUse() ||
1129       BOp->getParent() != CurBB->getBasicBlock() ||
1130       !InBlock(BOp->getOperand(0), CurBB->getBasicBlock()) ||
1131       !InBlock(BOp->getOperand(1), CurBB->getBasicBlock())) {
1132     const BasicBlock *BB = CurBB->getBasicBlock();
1133
1134     // If the leaf of the tree is a comparison, merge the condition into
1135     // the caseblock.
1136     if ((isa<ICmpInst>(Cond) || isa<FCmpInst>(Cond)) &&
1137         // The operands of the cmp have to be in this block.  We don't know
1138         // how to export them from some other block.  If this is the first block
1139         // of the sequence, no exporting is needed.
1140         (CurBB == CurMBB ||
1141          (isExportableFromCurrentBlock(BOp->getOperand(0), BB) &&
1142           isExportableFromCurrentBlock(BOp->getOperand(1), BB)))) {
1143       BOp = cast<Instruction>(Cond);
1144       ISD::CondCode Condition;
1145       if (ICmpInst *IC = dyn_cast<ICmpInst>(Cond)) {
1146         switch (IC->getPredicate()) {
1147         default: assert(0 && "Unknown icmp predicate opcode!");
1148         case ICmpInst::ICMP_EQ:  Condition = ISD::SETEQ;  break;
1149         case ICmpInst::ICMP_NE:  Condition = ISD::SETNE;  break;
1150         case ICmpInst::ICMP_SLE: Condition = ISD::SETLE;  break;
1151         case ICmpInst::ICMP_ULE: Condition = ISD::SETULE; break;
1152         case ICmpInst::ICMP_SGE: Condition = ISD::SETGE;  break;
1153         case ICmpInst::ICMP_UGE: Condition = ISD::SETUGE; break;
1154         case ICmpInst::ICMP_SLT: Condition = ISD::SETLT;  break;
1155         case ICmpInst::ICMP_ULT: Condition = ISD::SETULT; break;
1156         case ICmpInst::ICMP_SGT: Condition = ISD::SETGT;  break;
1157         case ICmpInst::ICMP_UGT: Condition = ISD::SETUGT; break;
1158         }
1159       } else if (FCmpInst *FC = dyn_cast<FCmpInst>(Cond)) {
1160         ISD::CondCode FPC, FOC;
1161         switch (FC->getPredicate()) {
1162         default: assert(0 && "Unknown fcmp predicate opcode!");
1163         case FCmpInst::FCMP_FALSE: FOC = FPC = ISD::SETFALSE; break;
1164         case FCmpInst::FCMP_OEQ:   FOC = ISD::SETEQ; FPC = ISD::SETOEQ; break;
1165         case FCmpInst::FCMP_OGT:   FOC = ISD::SETGT; FPC = ISD::SETOGT; break;
1166         case FCmpInst::FCMP_OGE:   FOC = ISD::SETGE; FPC = ISD::SETOGE; break;
1167         case FCmpInst::FCMP_OLT:   FOC = ISD::SETLT; FPC = ISD::SETOLT; break;
1168         case FCmpInst::FCMP_OLE:   FOC = ISD::SETLE; FPC = ISD::SETOLE; break;
1169         case FCmpInst::FCMP_ONE:   FOC = ISD::SETNE; FPC = ISD::SETONE; break;
1170         case FCmpInst::FCMP_ORD:   FOC = ISD::SETEQ; FPC = ISD::SETO;   break;
1171         case FCmpInst::FCMP_UNO:   FOC = ISD::SETNE; FPC = ISD::SETUO;  break;
1172         case FCmpInst::FCMP_UEQ:   FOC = ISD::SETEQ; FPC = ISD::SETUEQ; break;
1173         case FCmpInst::FCMP_UGT:   FOC = ISD::SETGT; FPC = ISD::SETUGT; break;
1174         case FCmpInst::FCMP_UGE:   FOC = ISD::SETGE; FPC = ISD::SETUGE; break;
1175         case FCmpInst::FCMP_ULT:   FOC = ISD::SETLT; FPC = ISD::SETULT; break;
1176         case FCmpInst::FCMP_ULE:   FOC = ISD::SETLE; FPC = ISD::SETULE; break;
1177         case FCmpInst::FCMP_UNE:   FOC = ISD::SETNE; FPC = ISD::SETUNE; break;
1178         case FCmpInst::FCMP_TRUE:  FOC = FPC = ISD::SETTRUE; break;
1179         }
1180         if (FiniteOnlyFPMath())
1181           Condition = FOC;
1182         else
1183           Condition = FPC;
1184       } else {
1185         Condition = ISD::SETEQ; // silence warning.
1186         assert(0 && "Unknown compare instruction");
1187       }
1188
1189       SelectionDAGISel::CaseBlock CB(Condition, BOp->getOperand(0),
1190                                      BOp->getOperand(1), NULL, TBB, FBB, CurBB);
1191       SwitchCases.push_back(CB);
1192       return;
1193     }
1194
1195     // Create a CaseBlock record representing this branch.
1196     SelectionDAGISel::CaseBlock CB(ISD::SETEQ, Cond, ConstantInt::getTrue(),
1197                                    NULL, TBB, FBB, CurBB);
1198     SwitchCases.push_back(CB);
1199     return;
1200   }
1201
1202
1203   //  Create TmpBB after CurBB.
1204   MachineFunction::iterator BBI = CurBB;
1205   MachineBasicBlock *TmpBB = new MachineBasicBlock(CurBB->getBasicBlock());
1206   CurBB->getParent()->getBasicBlockList().insert(++BBI, TmpBB);
1207
1208   if (Opc == Instruction::Or) {
1209     // Codegen X | Y as:
1210     //   jmp_if_X TBB
1211     //   jmp TmpBB
1212     // TmpBB:
1213     //   jmp_if_Y TBB
1214     //   jmp FBB
1215     //
1216
1217     // Emit the LHS condition.
1218     FindMergedConditions(BOp->getOperand(0), TBB, TmpBB, CurBB, Opc);
1219
1220     // Emit the RHS condition into TmpBB.
1221     FindMergedConditions(BOp->getOperand(1), TBB, FBB, TmpBB, Opc);
1222   } else {
1223     assert(Opc == Instruction::And && "Unknown merge op!");
1224     // Codegen X & Y as:
1225     //   jmp_if_X TmpBB
1226     //   jmp FBB
1227     // TmpBB:
1228     //   jmp_if_Y TBB
1229     //   jmp FBB
1230     //
1231     //  This requires creation of TmpBB after CurBB.
1232
1233     // Emit the LHS condition.
1234     FindMergedConditions(BOp->getOperand(0), TmpBB, FBB, CurBB, Opc);
1235
1236     // Emit the RHS condition into TmpBB.
1237     FindMergedConditions(BOp->getOperand(1), TBB, FBB, TmpBB, Opc);
1238   }
1239 }
1240
1241 /// If the set of cases should be emitted as a series of branches, return true.
1242 /// If we should emit this as a bunch of and/or'd together conditions, return
1243 /// false.
1244 static bool
1245 ShouldEmitAsBranches(const std::vector<SelectionDAGISel::CaseBlock> &Cases) {
1246   if (Cases.size() != 2) return true;
1247
1248   // If this is two comparisons of the same values or'd or and'd together, they
1249   // will get folded into a single comparison, so don't emit two blocks.
1250   if ((Cases[0].CmpLHS == Cases[1].CmpLHS &&
1251        Cases[0].CmpRHS == Cases[1].CmpRHS) ||
1252       (Cases[0].CmpRHS == Cases[1].CmpLHS &&
1253        Cases[0].CmpLHS == Cases[1].CmpRHS)) {
1254     return false;
1255   }
1256
1257   return true;
1258 }
1259
1260 void SelectionDAGLowering::visitBr(BranchInst &I) {
1261   // Update machine-CFG edges.
1262   MachineBasicBlock *Succ0MBB = FuncInfo.MBBMap[I.getSuccessor(0)];
1263
1264   // Figure out which block is immediately after the current one.
1265   MachineBasicBlock *NextBlock = 0;
1266   MachineFunction::iterator BBI = CurMBB;
1267   if (++BBI != CurMBB->getParent()->end())
1268     NextBlock = BBI;
1269
1270   if (I.isUnconditional()) {
1271     // If this is not a fall-through branch, emit the branch.
1272     if (Succ0MBB != NextBlock)
1273       DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, getRoot(),
1274                               DAG.getBasicBlock(Succ0MBB)));
1275
1276     // Update machine-CFG edges.
1277     CurMBB->addSuccessor(Succ0MBB);
1278     return;
1279   }
1280
1281   // If this condition is one of the special cases we handle, do special stuff
1282   // now.
1283   Value *CondVal = I.getCondition();
1284   MachineBasicBlock *Succ1MBB = FuncInfo.MBBMap[I.getSuccessor(1)];
1285
1286   // If this is a series of conditions that are or'd or and'd together, emit
1287   // this as a sequence of branches instead of setcc's with and/or operations.
1288   // For example, instead of something like:
1289   //     cmp A, B
1290   //     C = seteq
1291   //     cmp D, E
1292   //     F = setle
1293   //     or C, F
1294   //     jnz foo
1295   // Emit:
1296   //     cmp A, B
1297   //     je foo
1298   //     cmp D, E
1299   //     jle foo
1300   //
1301   if (BinaryOperator *BOp = dyn_cast<BinaryOperator>(CondVal)) {
1302     if (BOp->hasOneUse() &&
1303         (BOp->getOpcode() == Instruction::And ||
1304          BOp->getOpcode() == Instruction::Or)) {
1305       FindMergedConditions(BOp, Succ0MBB, Succ1MBB, CurMBB, BOp->getOpcode());
1306       // If the compares in later blocks need to use values not currently
1307       // exported from this block, export them now.  This block should always
1308       // be the first entry.
1309       assert(SwitchCases[0].ThisBB == CurMBB && "Unexpected lowering!");
1310
1311       // Allow some cases to be rejected.
1312       if (ShouldEmitAsBranches(SwitchCases)) {
1313         for (unsigned i = 1, e = SwitchCases.size(); i != e; ++i) {
1314           ExportFromCurrentBlock(SwitchCases[i].CmpLHS);
1315           ExportFromCurrentBlock(SwitchCases[i].CmpRHS);
1316         }
1317
1318         // Emit the branch for this block.
1319         visitSwitchCase(SwitchCases[0]);
1320         SwitchCases.erase(SwitchCases.begin());
1321         return;
1322       }
1323
1324       // Okay, we decided not to do this, remove any inserted MBB's and clear
1325       // SwitchCases.
1326       for (unsigned i = 1, e = SwitchCases.size(); i != e; ++i)
1327         CurMBB->getParent()->getBasicBlockList().erase(SwitchCases[i].ThisBB);
1328
1329       SwitchCases.clear();
1330     }
1331   }
1332
1333   // Create a CaseBlock record representing this branch.
1334   SelectionDAGISel::CaseBlock CB(ISD::SETEQ, CondVal, ConstantInt::getTrue(),
1335                                  NULL, Succ0MBB, Succ1MBB, CurMBB);
1336   // Use visitSwitchCase to actually insert the fast branch sequence for this
1337   // cond branch.
1338   visitSwitchCase(CB);
1339 }
1340
1341 /// visitSwitchCase - Emits the necessary code to represent a single node in
1342 /// the binary search tree resulting from lowering a switch instruction.
1343 void SelectionDAGLowering::visitSwitchCase(SelectionDAGISel::CaseBlock &CB) {
1344   SDOperand Cond;
1345   SDOperand CondLHS = getValue(CB.CmpLHS);
1346
1347   // Build the setcc now.
1348   if (CB.CmpMHS == NULL) {
1349     // Fold "(X == true)" to X and "(X == false)" to !X to
1350     // handle common cases produced by branch lowering.
1351     if (CB.CmpRHS == ConstantInt::getTrue() && CB.CC == ISD::SETEQ)
1352       Cond = CondLHS;
1353     else if (CB.CmpRHS == ConstantInt::getFalse() && CB.CC == ISD::SETEQ) {
1354       SDOperand True = DAG.getConstant(1, CondLHS.getValueType());
1355       Cond = DAG.getNode(ISD::XOR, CondLHS.getValueType(), CondLHS, True);
1356     } else
1357       Cond = DAG.getSetCC(MVT::i1, CondLHS, getValue(CB.CmpRHS), CB.CC);
1358   } else {
1359     assert(CB.CC == ISD::SETLE && "Can handle only LE ranges now");
1360
1361     uint64_t Low = cast<ConstantInt>(CB.CmpLHS)->getSExtValue();
1362     uint64_t High  = cast<ConstantInt>(CB.CmpRHS)->getSExtValue();
1363
1364     SDOperand CmpOp = getValue(CB.CmpMHS);
1365     MVT::ValueType VT = CmpOp.getValueType();
1366
1367     if (cast<ConstantInt>(CB.CmpLHS)->isMinValue(true)) {
1368       Cond = DAG.getSetCC(MVT::i1, CmpOp, DAG.getConstant(High, VT), ISD::SETLE);
1369     } else {
1370       SDOperand SUB = DAG.getNode(ISD::SUB, VT, CmpOp, DAG.getConstant(Low, VT));
1371       Cond = DAG.getSetCC(MVT::i1, SUB,
1372                           DAG.getConstant(High-Low, VT), ISD::SETULE);
1373     }
1374
1375   }
1376
1377   // Set NextBlock to be the MBB immediately after the current one, if any.
1378   // This is used to avoid emitting unnecessary branches to the next block.
1379   MachineBasicBlock *NextBlock = 0;
1380   MachineFunction::iterator BBI = CurMBB;
1381   if (++BBI != CurMBB->getParent()->end())
1382     NextBlock = BBI;
1383
1384   // If the lhs block is the next block, invert the condition so that we can
1385   // fall through to the lhs instead of the rhs block.
1386   if (CB.TrueBB == NextBlock) {
1387     std::swap(CB.TrueBB, CB.FalseBB);
1388     SDOperand True = DAG.getConstant(1, Cond.getValueType());
1389     Cond = DAG.getNode(ISD::XOR, Cond.getValueType(), Cond, True);
1390   }
1391   SDOperand BrCond = DAG.getNode(ISD::BRCOND, MVT::Other, getRoot(), Cond,
1392                                  DAG.getBasicBlock(CB.TrueBB));
1393   if (CB.FalseBB == NextBlock)
1394     DAG.setRoot(BrCond);
1395   else
1396     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, BrCond,
1397                             DAG.getBasicBlock(CB.FalseBB)));
1398   // Update successor info
1399   CurMBB->addSuccessor(CB.TrueBB);
1400   CurMBB->addSuccessor(CB.FalseBB);
1401 }
1402
1403 /// visitJumpTable - Emit JumpTable node in the current MBB
1404 void SelectionDAGLowering::visitJumpTable(SelectionDAGISel::JumpTable &JT) {
1405   // Emit the code for the jump table
1406   assert(JT.Reg != -1U && "Should lower JT Header first!");
1407   MVT::ValueType PTy = TLI.getPointerTy();
1408   SDOperand Index = DAG.getCopyFromReg(getRoot(), JT.Reg, PTy);
1409   SDOperand Table = DAG.getJumpTable(JT.JTI, PTy);
1410   DAG.setRoot(DAG.getNode(ISD::BR_JT, MVT::Other, Index.getValue(1),
1411                           Table, Index));
1412   return;
1413 }
1414
1415 /// visitJumpTableHeader - This function emits necessary code to produce index
1416 /// in the JumpTable from switch case.
1417 void SelectionDAGLowering::visitJumpTableHeader(SelectionDAGISel::JumpTable &JT,
1418                                          SelectionDAGISel::JumpTableHeader &JTH) {
1419   // Subtract the lowest switch case value from the value being switched on
1420   // and conditional branch to default mbb if the result is greater than the
1421   // difference between smallest and largest cases.
1422   SDOperand SwitchOp = getValue(JTH.SValue);
1423   MVT::ValueType VT = SwitchOp.getValueType();
1424   SDOperand SUB = DAG.getNode(ISD::SUB, VT, SwitchOp,
1425                               DAG.getConstant(JTH.First, VT));
1426
1427   // The SDNode we just created, which holds the value being switched on
1428   // minus the the smallest case value, needs to be copied to a virtual
1429   // register so it can be used as an index into the jump table in a
1430   // subsequent basic block.  This value may be smaller or larger than the
1431   // target's pointer type, and therefore require extension or truncating.
1432   if (MVT::getSizeInBits(VT) > MVT::getSizeInBits(TLI.getPointerTy()))
1433     SwitchOp = DAG.getNode(ISD::TRUNCATE, TLI.getPointerTy(), SUB);
1434   else
1435     SwitchOp = DAG.getNode(ISD::ZERO_EXTEND, TLI.getPointerTy(), SUB);
1436
1437   unsigned JumpTableReg = FuncInfo.MakeReg(TLI.getPointerTy());
1438   SDOperand CopyTo = DAG.getCopyToReg(getRoot(), JumpTableReg, SwitchOp);
1439   JT.Reg = JumpTableReg;
1440
1441   // Emit the range check for the jump table, and branch to the default
1442   // block for the switch statement if the value being switched on exceeds
1443   // the largest case in the switch.
1444   SDOperand CMP = DAG.getSetCC(TLI.getSetCCResultTy(), SUB,
1445                                DAG.getConstant(JTH.Last-JTH.First,VT),
1446                                ISD::SETUGT);
1447
1448   // Set NextBlock to be the MBB immediately after the current one, if any.
1449   // This is used to avoid emitting unnecessary branches to the next block.
1450   MachineBasicBlock *NextBlock = 0;
1451   MachineFunction::iterator BBI = CurMBB;
1452   if (++BBI != CurMBB->getParent()->end())
1453     NextBlock = BBI;
1454
1455   SDOperand BrCond = DAG.getNode(ISD::BRCOND, MVT::Other, CopyTo, CMP,
1456                                  DAG.getBasicBlock(JT.Default));
1457
1458   if (JT.MBB == NextBlock)
1459     DAG.setRoot(BrCond);
1460   else
1461     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, BrCond,
1462                             DAG.getBasicBlock(JT.MBB)));
1463
1464   return;
1465 }
1466
1467 /// visitBitTestHeader - This function emits necessary code to produce value
1468 /// suitable for "bit tests"
1469 void SelectionDAGLowering::visitBitTestHeader(SelectionDAGISel::BitTestBlock &B) {
1470   // Subtract the minimum value
1471   SDOperand SwitchOp = getValue(B.SValue);
1472   MVT::ValueType VT = SwitchOp.getValueType();
1473   SDOperand SUB = DAG.getNode(ISD::SUB, VT, SwitchOp,
1474                               DAG.getConstant(B.First, VT));
1475
1476   // Check range
1477   SDOperand RangeCmp = DAG.getSetCC(TLI.getSetCCResultTy(), SUB,
1478                                     DAG.getConstant(B.Range, VT),
1479                                     ISD::SETUGT);
1480
1481   SDOperand ShiftOp;
1482   if (MVT::getSizeInBits(VT) > MVT::getSizeInBits(TLI.getShiftAmountTy()))
1483     ShiftOp = DAG.getNode(ISD::TRUNCATE, TLI.getShiftAmountTy(), SUB);
1484   else
1485     ShiftOp = DAG.getNode(ISD::ZERO_EXTEND, TLI.getShiftAmountTy(), SUB);
1486
1487   // Make desired shift
1488   SDOperand SwitchVal = DAG.getNode(ISD::SHL, TLI.getPointerTy(),
1489                                     DAG.getConstant(1, TLI.getPointerTy()),
1490                                     ShiftOp);
1491
1492   unsigned SwitchReg = FuncInfo.MakeReg(TLI.getPointerTy());
1493   SDOperand CopyTo = DAG.getCopyToReg(getRoot(), SwitchReg, SwitchVal);
1494   B.Reg = SwitchReg;
1495
1496   SDOperand BrRange = DAG.getNode(ISD::BRCOND, MVT::Other, CopyTo, RangeCmp,
1497                                   DAG.getBasicBlock(B.Default));
1498
1499   // Set NextBlock to be the MBB immediately after the current one, if any.
1500   // This is used to avoid emitting unnecessary branches to the next block.
1501   MachineBasicBlock *NextBlock = 0;
1502   MachineFunction::iterator BBI = CurMBB;
1503   if (++BBI != CurMBB->getParent()->end())
1504     NextBlock = BBI;
1505
1506   MachineBasicBlock* MBB = B.Cases[0].ThisBB;
1507   if (MBB == NextBlock)
1508     DAG.setRoot(BrRange);
1509   else
1510     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, CopyTo,
1511                             DAG.getBasicBlock(MBB)));
1512
1513   CurMBB->addSuccessor(B.Default);
1514   CurMBB->addSuccessor(MBB);
1515
1516   return;
1517 }
1518
1519 /// visitBitTestCase - this function produces one "bit test"
1520 void SelectionDAGLowering::visitBitTestCase(MachineBasicBlock* NextMBB,
1521                                             unsigned Reg,
1522                                             SelectionDAGISel::BitTestCase &B) {
1523   // Emit bit tests and jumps
1524   SDOperand SwitchVal = DAG.getCopyFromReg(getRoot(), Reg, TLI.getPointerTy());
1525
1526   SDOperand AndOp = DAG.getNode(ISD::AND, TLI.getPointerTy(),
1527                                 SwitchVal,
1528                                 DAG.getConstant(B.Mask,
1529                                                 TLI.getPointerTy()));
1530   SDOperand AndCmp = DAG.getSetCC(TLI.getSetCCResultTy(), AndOp,
1531                                   DAG.getConstant(0, TLI.getPointerTy()),
1532                                   ISD::SETNE);
1533   SDOperand BrAnd = DAG.getNode(ISD::BRCOND, MVT::Other, getRoot(),
1534                                 AndCmp, DAG.getBasicBlock(B.TargetBB));
1535
1536   // Set NextBlock to be the MBB immediately after the current one, if any.
1537   // This is used to avoid emitting unnecessary branches to the next block.
1538   MachineBasicBlock *NextBlock = 0;
1539   MachineFunction::iterator BBI = CurMBB;
1540   if (++BBI != CurMBB->getParent()->end())
1541     NextBlock = BBI;
1542
1543   if (NextMBB == NextBlock)
1544     DAG.setRoot(BrAnd);
1545   else
1546     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, BrAnd,
1547                             DAG.getBasicBlock(NextMBB)));
1548
1549   CurMBB->addSuccessor(B.TargetBB);
1550   CurMBB->addSuccessor(NextMBB);
1551
1552   return;
1553 }
1554
1555 void SelectionDAGLowering::visitInvoke(InvokeInst &I) {
1556   // Retrieve successors.
1557   MachineBasicBlock *Return = FuncInfo.MBBMap[I.getSuccessor(0)];
1558   MachineBasicBlock *LandingPad = FuncInfo.MBBMap[I.getSuccessor(1)];
1559
1560   if (isa<InlineAsm>(I.getCalledValue()))
1561     visitInlineAsm(&I);
1562   else
1563     LowerCallTo(&I, getValue(I.getOperand(0)), false, LandingPad);
1564
1565   // If the value of the invoke is used outside of its defining block, make it
1566   // available as a virtual register.
1567   if (!I.use_empty()) {
1568     DenseMap<const Value*, unsigned>::iterator VMI = FuncInfo.ValueMap.find(&I);
1569     if (VMI != FuncInfo.ValueMap.end())
1570       DAG.setRoot(CopyValueToVirtualRegister(&I, VMI->second));
1571   }
1572
1573   // Drop into normal successor.
1574   DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, getRoot(),
1575                           DAG.getBasicBlock(Return)));
1576
1577   // Update successor info
1578   CurMBB->addSuccessor(Return);
1579   CurMBB->addSuccessor(LandingPad);
1580 }
1581
1582 void SelectionDAGLowering::visitUnwind(UnwindInst &I) {
1583 }
1584
1585 /// handleSmallSwitchCaseRange - Emit a series of specific tests (suitable for
1586 /// small case ranges).
1587 bool SelectionDAGLowering::handleSmallSwitchRange(CaseRec& CR,
1588                                                   CaseRecVector& WorkList,
1589                                                   Value* SV,
1590                                                   MachineBasicBlock* Default) {
1591   Case& BackCase  = *(CR.Range.second-1);
1592
1593   // Size is the number of Cases represented by this range.
1594   unsigned Size = CR.Range.second - CR.Range.first;
1595   if (Size > 3)
1596     return false;
1597
1598   // Get the MachineFunction which holds the current MBB.  This is used when
1599   // inserting any additional MBBs necessary to represent the switch.
1600   MachineFunction *CurMF = CurMBB->getParent();
1601
1602   // Figure out which block is immediately after the current one.
1603   MachineBasicBlock *NextBlock = 0;
1604   MachineFunction::iterator BBI = CR.CaseBB;
1605
1606   if (++BBI != CurMBB->getParent()->end())
1607     NextBlock = BBI;
1608
1609   // TODO: If any two of the cases has the same destination, and if one value
1610   // is the same as the other, but has one bit unset that the other has set,
1611   // use bit manipulation to do two compares at once.  For example:
1612   // "if (X == 6 || X == 4)" -> "if ((X|2) == 6)"
1613
1614   // Rearrange the case blocks so that the last one falls through if possible.
1615   if (NextBlock && Default != NextBlock && BackCase.BB != NextBlock) {
1616     // The last case block won't fall through into 'NextBlock' if we emit the
1617     // branches in this order.  See if rearranging a case value would help.
1618     for (CaseItr I = CR.Range.first, E = CR.Range.second-1; I != E; ++I) {
1619       if (I->BB == NextBlock) {
1620         std::swap(*I, BackCase);
1621         break;
1622       }
1623     }
1624   }
1625
1626   // Create a CaseBlock record representing a conditional branch to
1627   // the Case's target mbb if the value being switched on SV is equal
1628   // to C.
1629   MachineBasicBlock *CurBlock = CR.CaseBB;
1630   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I) {
1631     MachineBasicBlock *FallThrough;
1632     if (I != E-1) {
1633       FallThrough = new MachineBasicBlock(CurBlock->getBasicBlock());
1634       CurMF->getBasicBlockList().insert(BBI, FallThrough);
1635     } else {
1636       // If the last case doesn't match, go to the default block.
1637       FallThrough = Default;
1638     }
1639
1640     Value *RHS, *LHS, *MHS;
1641     ISD::CondCode CC;
1642     if (I->High == I->Low) {
1643       // This is just small small case range :) containing exactly 1 case
1644       CC = ISD::SETEQ;
1645       LHS = SV; RHS = I->High; MHS = NULL;
1646     } else {
1647       CC = ISD::SETLE;
1648       LHS = I->Low; MHS = SV; RHS = I->High;
1649     }
1650     SelectionDAGISel::CaseBlock CB(CC, LHS, RHS, MHS,
1651                                    I->BB, FallThrough, CurBlock);
1652
1653     // If emitting the first comparison, just call visitSwitchCase to emit the
1654     // code into the current block.  Otherwise, push the CaseBlock onto the
1655     // vector to be later processed by SDISel, and insert the node's MBB
1656     // before the next MBB.
1657     if (CurBlock == CurMBB)
1658       visitSwitchCase(CB);
1659     else
1660       SwitchCases.push_back(CB);
1661
1662     CurBlock = FallThrough;
1663   }
1664
1665   return true;
1666 }
1667
1668 static inline bool areJTsAllowed(const TargetLowering &TLI) {
1669   return (TLI.isOperationLegal(ISD::BR_JT, MVT::Other) ||
1670           TLI.isOperationLegal(ISD::BRIND, MVT::Other));
1671 }
1672
1673 /// handleJTSwitchCase - Emit jumptable for current switch case range
1674 bool SelectionDAGLowering::handleJTSwitchCase(CaseRec& CR,
1675                                               CaseRecVector& WorkList,
1676                                               Value* SV,
1677                                               MachineBasicBlock* Default) {
1678   Case& FrontCase = *CR.Range.first;
1679   Case& BackCase  = *(CR.Range.second-1);
1680
1681   int64_t First = cast<ConstantInt>(FrontCase.Low)->getSExtValue();
1682   int64_t Last  = cast<ConstantInt>(BackCase.High)->getSExtValue();
1683
1684   uint64_t TSize = 0;
1685   for (CaseItr I = CR.Range.first, E = CR.Range.second;
1686        I!=E; ++I)
1687     TSize += I->size();
1688
1689   if (!areJTsAllowed(TLI) || TSize <= 3)
1690     return false;
1691
1692   double Density = (double)TSize / (double)((Last - First) + 1ULL);
1693   if (Density < 0.4)
1694     return false;
1695
1696   DOUT << "Lowering jump table\n"
1697        << "First entry: " << First << ". Last entry: " << Last << "\n"
1698        << "Size: " << TSize << ". Density: " << Density << "\n\n";
1699
1700   // Get the MachineFunction which holds the current MBB.  This is used when
1701   // inserting any additional MBBs necessary to represent the switch.
1702   MachineFunction *CurMF = CurMBB->getParent();
1703
1704   // Figure out which block is immediately after the current one.
1705   MachineBasicBlock *NextBlock = 0;
1706   MachineFunction::iterator BBI = CR.CaseBB;
1707
1708   if (++BBI != CurMBB->getParent()->end())
1709     NextBlock = BBI;
1710
1711   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
1712
1713   // Create a new basic block to hold the code for loading the address
1714   // of the jump table, and jumping to it.  Update successor information;
1715   // we will either branch to the default case for the switch, or the jump
1716   // table.
1717   MachineBasicBlock *JumpTableBB = new MachineBasicBlock(LLVMBB);
1718   CurMF->getBasicBlockList().insert(BBI, JumpTableBB);
1719   CR.CaseBB->addSuccessor(Default);
1720   CR.CaseBB->addSuccessor(JumpTableBB);
1721
1722   // Build a vector of destination BBs, corresponding to each target
1723   // of the jump table. If the value of the jump table slot corresponds to
1724   // a case statement, push the case's BB onto the vector, otherwise, push
1725   // the default BB.
1726   std::vector<MachineBasicBlock*> DestBBs;
1727   int64_t TEI = First;
1728   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++TEI) {
1729     int64_t Low = cast<ConstantInt>(I->Low)->getSExtValue();
1730     int64_t High = cast<ConstantInt>(I->High)->getSExtValue();
1731
1732     if ((Low <= TEI) && (TEI <= High)) {
1733       DestBBs.push_back(I->BB);
1734       if (TEI==High)
1735         ++I;
1736     } else {
1737       DestBBs.push_back(Default);
1738     }
1739   }
1740
1741   // Update successor info. Add one edge to each unique successor.
1742   BitVector SuccsHandled(CR.CaseBB->getParent()->getNumBlockIDs());
1743   for (std::vector<MachineBasicBlock*>::iterator I = DestBBs.begin(),
1744          E = DestBBs.end(); I != E; ++I) {
1745     if (!SuccsHandled[(*I)->getNumber()]) {
1746       SuccsHandled[(*I)->getNumber()] = true;
1747       JumpTableBB->addSuccessor(*I);
1748     }
1749   }
1750
1751   // Create a jump table index for this jump table, or return an existing
1752   // one.
1753   unsigned JTI = CurMF->getJumpTableInfo()->getJumpTableIndex(DestBBs);
1754
1755   // Set the jump table information so that we can codegen it as a second
1756   // MachineBasicBlock
1757   SelectionDAGISel::JumpTable JT(-1U, JTI, JumpTableBB, Default);
1758   SelectionDAGISel::JumpTableHeader JTH(First, Last, SV, CR.CaseBB,
1759                                         (CR.CaseBB == CurMBB));
1760   if (CR.CaseBB == CurMBB)
1761     visitJumpTableHeader(JT, JTH);
1762
1763   JTCases.push_back(SelectionDAGISel::JumpTableBlock(JTH, JT));
1764
1765   return true;
1766 }
1767
1768 /// handleBTSplitSwitchCase - emit comparison and split binary search tree into
1769 /// 2 subtrees.
1770 bool SelectionDAGLowering::handleBTSplitSwitchCase(CaseRec& CR,
1771                                                    CaseRecVector& WorkList,
1772                                                    Value* SV,
1773                                                    MachineBasicBlock* Default) {
1774   // Get the MachineFunction which holds the current MBB.  This is used when
1775   // inserting any additional MBBs necessary to represent the switch.
1776   MachineFunction *CurMF = CurMBB->getParent();
1777
1778   // Figure out which block is immediately after the current one.
1779   MachineBasicBlock *NextBlock = 0;
1780   MachineFunction::iterator BBI = CR.CaseBB;
1781
1782   if (++BBI != CurMBB->getParent()->end())
1783     NextBlock = BBI;
1784
1785   Case& FrontCase = *CR.Range.first;
1786   Case& BackCase  = *(CR.Range.second-1);
1787   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
1788
1789   // Size is the number of Cases represented by this range.
1790   unsigned Size = CR.Range.second - CR.Range.first;
1791
1792   int64_t First = cast<ConstantInt>(FrontCase.Low)->getSExtValue();
1793   int64_t Last  = cast<ConstantInt>(BackCase.High)->getSExtValue();
1794   double FMetric = 0;
1795   CaseItr Pivot = CR.Range.first + Size/2;
1796
1797   // Select optimal pivot, maximizing sum density of LHS and RHS. This will
1798   // (heuristically) allow us to emit JumpTable's later.
1799   uint64_t TSize = 0;
1800   for (CaseItr I = CR.Range.first, E = CR.Range.second;
1801        I!=E; ++I)
1802     TSize += I->size();
1803
1804   uint64_t LSize = FrontCase.size();
1805   uint64_t RSize = TSize-LSize;
1806   DOUT << "Selecting best pivot: \n"
1807        << "First: " << First << ", Last: " << Last <<"\n"
1808        << "LSize: " << LSize << ", RSize: " << RSize << "\n";
1809   for (CaseItr I = CR.Range.first, J=I+1, E = CR.Range.second;
1810        J!=E; ++I, ++J) {
1811     int64_t LEnd = cast<ConstantInt>(I->High)->getSExtValue();
1812     int64_t RBegin = cast<ConstantInt>(J->Low)->getSExtValue();
1813     assert((RBegin-LEnd>=1) && "Invalid case distance");
1814     double LDensity = (double)LSize / (double)((LEnd - First) + 1ULL);
1815     double RDensity = (double)RSize / (double)((Last - RBegin) + 1ULL);
1816     double Metric = Log2_64(RBegin-LEnd)*(LDensity+RDensity);
1817     // Should always split in some non-trivial place
1818     DOUT <<"=>Step\n"
1819          << "LEnd: " << LEnd << ", RBegin: " << RBegin << "\n"
1820          << "LDensity: " << LDensity << ", RDensity: " << RDensity << "\n"
1821          << "Metric: " << Metric << "\n";
1822     if (FMetric < Metric) {
1823       Pivot = J;
1824       FMetric = Metric;
1825       DOUT << "Current metric set to: " << FMetric << "\n";
1826     }
1827
1828     LSize += J->size();
1829     RSize -= J->size();
1830   }
1831   if (areJTsAllowed(TLI)) {
1832     // If our case is dense we *really* should handle it earlier!
1833     assert((FMetric > 0) && "Should handle dense range earlier!");
1834   } else {
1835     Pivot = CR.Range.first + Size/2;
1836   }
1837
1838   CaseRange LHSR(CR.Range.first, Pivot);
1839   CaseRange RHSR(Pivot, CR.Range.second);
1840   Constant *C = Pivot->Low;
1841   MachineBasicBlock *FalseBB = 0, *TrueBB = 0;
1842
1843   // We know that we branch to the LHS if the Value being switched on is
1844   // less than the Pivot value, C.  We use this to optimize our binary
1845   // tree a bit, by recognizing that if SV is greater than or equal to the
1846   // LHS's Case Value, and that Case Value is exactly one less than the
1847   // Pivot's Value, then we can branch directly to the LHS's Target,
1848   // rather than creating a leaf node for it.
1849   if ((LHSR.second - LHSR.first) == 1 &&
1850       LHSR.first->High == CR.GE &&
1851       cast<ConstantInt>(C)->getSExtValue() ==
1852       (cast<ConstantInt>(CR.GE)->getSExtValue() + 1LL)) {
1853     TrueBB = LHSR.first->BB;
1854   } else {
1855     TrueBB = new MachineBasicBlock(LLVMBB);
1856     CurMF->getBasicBlockList().insert(BBI, TrueBB);
1857     WorkList.push_back(CaseRec(TrueBB, C, CR.GE, LHSR));
1858   }
1859
1860   // Similar to the optimization above, if the Value being switched on is
1861   // known to be less than the Constant CR.LT, and the current Case Value
1862   // is CR.LT - 1, then we can branch directly to the target block for
1863   // the current Case Value, rather than emitting a RHS leaf node for it.
1864   if ((RHSR.second - RHSR.first) == 1 && CR.LT &&
1865       cast<ConstantInt>(RHSR.first->Low)->getSExtValue() ==
1866       (cast<ConstantInt>(CR.LT)->getSExtValue() - 1LL)) {
1867     FalseBB = RHSR.first->BB;
1868   } else {
1869     FalseBB = new MachineBasicBlock(LLVMBB);
1870     CurMF->getBasicBlockList().insert(BBI, FalseBB);
1871     WorkList.push_back(CaseRec(FalseBB,CR.LT,C,RHSR));
1872   }
1873
1874   // Create a CaseBlock record representing a conditional branch to
1875   // the LHS node if the value being switched on SV is less than C.
1876   // Otherwise, branch to LHS.
1877   SelectionDAGISel::CaseBlock CB(ISD::SETLT, SV, C, NULL,
1878                                  TrueBB, FalseBB, CR.CaseBB);
1879
1880   if (CR.CaseBB == CurMBB)
1881     visitSwitchCase(CB);
1882   else
1883     SwitchCases.push_back(CB);
1884
1885   return true;
1886 }
1887
1888 /// handleBitTestsSwitchCase - if current case range has few destination and
1889 /// range span less, than machine word bitwidth, encode case range into series
1890 /// of masks and emit bit tests with these masks.
1891 bool SelectionDAGLowering::handleBitTestsSwitchCase(CaseRec& CR,
1892                                                     CaseRecVector& WorkList,
1893                                                     Value* SV,
1894                                                     MachineBasicBlock* Default){
1895   unsigned IntPtrBits = MVT::getSizeInBits(TLI.getPointerTy());
1896
1897   Case& FrontCase = *CR.Range.first;
1898   Case& BackCase  = *(CR.Range.second-1);
1899
1900   // Get the MachineFunction which holds the current MBB.  This is used when
1901   // inserting any additional MBBs necessary to represent the switch.
1902   MachineFunction *CurMF = CurMBB->getParent();
1903
1904   unsigned numCmps = 0;
1905   for (CaseItr I = CR.Range.first, E = CR.Range.second;
1906        I!=E; ++I) {
1907     // Single case counts one, case range - two.
1908     if (I->Low == I->High)
1909       numCmps +=1;
1910     else
1911       numCmps +=2;
1912   }
1913
1914   // Count unique destinations
1915   SmallSet<MachineBasicBlock*, 4> Dests;
1916   for (CaseItr I = CR.Range.first, E = CR.Range.second; I!=E; ++I) {
1917     Dests.insert(I->BB);
1918     if (Dests.size() > 3)
1919       // Don't bother the code below, if there are too much unique destinations
1920       return false;
1921   }
1922   DOUT << "Total number of unique destinations: " << Dests.size() << "\n"
1923        << "Total number of comparisons: " << numCmps << "\n";
1924
1925   // Compute span of values.
1926   Constant* minValue = FrontCase.Low;
1927   Constant* maxValue = BackCase.High;
1928   uint64_t range = cast<ConstantInt>(maxValue)->getSExtValue() -
1929                    cast<ConstantInt>(minValue)->getSExtValue();
1930   DOUT << "Compare range: " << range << "\n"
1931        << "Low bound: " << cast<ConstantInt>(minValue)->getSExtValue() << "\n"
1932        << "High bound: " << cast<ConstantInt>(maxValue)->getSExtValue() << "\n";
1933
1934   if (range>=IntPtrBits ||
1935       (!(Dests.size() == 1 && numCmps >= 3) &&
1936        !(Dests.size() == 2 && numCmps >= 5) &&
1937        !(Dests.size() >= 3 && numCmps >= 6)))
1938     return false;
1939
1940   DOUT << "Emitting bit tests\n";
1941   int64_t lowBound = 0;
1942
1943   // Optimize the case where all the case values fit in a
1944   // word without having to subtract minValue. In this case,
1945   // we can optimize away the subtraction.
1946   if (cast<ConstantInt>(minValue)->getSExtValue() >= 0 &&
1947       cast<ConstantInt>(maxValue)->getSExtValue() <  IntPtrBits) {
1948     range = cast<ConstantInt>(maxValue)->getSExtValue();
1949   } else {
1950     lowBound = cast<ConstantInt>(minValue)->getSExtValue();
1951   }
1952
1953   CaseBitsVector CasesBits;
1954   unsigned i, count = 0;
1955
1956   for (CaseItr I = CR.Range.first, E = CR.Range.second; I!=E; ++I) {
1957     MachineBasicBlock* Dest = I->BB;
1958     for (i = 0; i < count; ++i)
1959       if (Dest == CasesBits[i].BB)
1960         break;
1961
1962     if (i == count) {
1963       assert((count < 3) && "Too much destinations to test!");
1964       CasesBits.push_back(CaseBits(0, Dest, 0));
1965       count++;
1966     }
1967
1968     uint64_t lo = cast<ConstantInt>(I->Low)->getSExtValue() - lowBound;
1969     uint64_t hi = cast<ConstantInt>(I->High)->getSExtValue() - lowBound;
1970
1971     for (uint64_t j = lo; j <= hi; j++) {
1972       CasesBits[i].Mask |=  1ULL << j;
1973       CasesBits[i].Bits++;
1974     }
1975
1976   }
1977   std::sort(CasesBits.begin(), CasesBits.end(), CaseBitsCmp());
1978
1979   SelectionDAGISel::BitTestInfo BTC;
1980
1981   // Figure out which block is immediately after the current one.
1982   MachineFunction::iterator BBI = CR.CaseBB;
1983   ++BBI;
1984
1985   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
1986
1987   DOUT << "Cases:\n";
1988   for (unsigned i = 0, e = CasesBits.size(); i!=e; ++i) {
1989     DOUT << "Mask: " << CasesBits[i].Mask << ", Bits: " << CasesBits[i].Bits
1990          << ", BB: " << CasesBits[i].BB << "\n";
1991
1992     MachineBasicBlock *CaseBB = new MachineBasicBlock(LLVMBB);
1993     CurMF->getBasicBlockList().insert(BBI, CaseBB);
1994     BTC.push_back(SelectionDAGISel::BitTestCase(CasesBits[i].Mask,
1995                                                 CaseBB,
1996                                                 CasesBits[i].BB));
1997   }
1998
1999   SelectionDAGISel::BitTestBlock BTB(lowBound, range, SV,
2000                                      -1U, (CR.CaseBB == CurMBB),
2001                                      CR.CaseBB, Default, BTC);
2002
2003   if (CR.CaseBB == CurMBB)
2004     visitBitTestHeader(BTB);
2005
2006   BitTestCases.push_back(BTB);
2007
2008   return true;
2009 }
2010
2011
2012 // Clusterify - Transform simple list of Cases into list of CaseRange's
2013 unsigned SelectionDAGLowering::Clusterify(CaseVector& Cases,
2014                                           const SwitchInst& SI) {
2015   unsigned numCmps = 0;
2016
2017   // Start with "simple" cases
2018   for (unsigned i = 1; i < SI.getNumSuccessors(); ++i) {
2019     MachineBasicBlock *SMBB = FuncInfo.MBBMap[SI.getSuccessor(i)];
2020     Cases.push_back(Case(SI.getSuccessorValue(i),
2021                          SI.getSuccessorValue(i),
2022                          SMBB));
2023   }
2024   std::sort(Cases.begin(), Cases.end(), CaseCmp());
2025
2026   // Merge case into clusters
2027   if (Cases.size()>=2)
2028     // Must recompute end() each iteration because it may be
2029     // invalidated by erase if we hold on to it
2030     for (CaseItr I=Cases.begin(), J=++(Cases.begin()); J!=Cases.end(); ) {
2031       int64_t nextValue = cast<ConstantInt>(J->Low)->getSExtValue();
2032       int64_t currentValue = cast<ConstantInt>(I->High)->getSExtValue();
2033       MachineBasicBlock* nextBB = J->BB;
2034       MachineBasicBlock* currentBB = I->BB;
2035
2036       // If the two neighboring cases go to the same destination, merge them
2037       // into a single case.
2038       if ((nextValue-currentValue==1) && (currentBB == nextBB)) {
2039         I->High = J->High;
2040         J = Cases.erase(J);
2041       } else {
2042         I = J++;
2043       }
2044     }
2045
2046   for (CaseItr I=Cases.begin(), E=Cases.end(); I!=E; ++I, ++numCmps) {
2047     if (I->Low != I->High)
2048       // A range counts double, since it requires two compares.
2049       ++numCmps;
2050   }
2051
2052   return numCmps;
2053 }
2054
2055 void SelectionDAGLowering::visitSwitch(SwitchInst &SI) {
2056   // Figure out which block is immediately after the current one.
2057   MachineBasicBlock *NextBlock = 0;
2058   MachineFunction::iterator BBI = CurMBB;
2059
2060   MachineBasicBlock *Default = FuncInfo.MBBMap[SI.getDefaultDest()];
2061
2062   // If there is only the default destination, branch to it if it is not the
2063   // next basic block.  Otherwise, just fall through.
2064   if (SI.getNumOperands() == 2) {
2065     // Update machine-CFG edges.
2066
2067     // If this is not a fall-through branch, emit the branch.
2068     if (Default != NextBlock)
2069       DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, getRoot(),
2070                               DAG.getBasicBlock(Default)));
2071
2072     CurMBB->addSuccessor(Default);
2073     return;
2074   }
2075
2076   // If there are any non-default case statements, create a vector of Cases
2077   // representing each one, and sort the vector so that we can efficiently
2078   // create a binary search tree from them.
2079   CaseVector Cases;
2080   unsigned numCmps = Clusterify(Cases, SI);
2081   DOUT << "Clusterify finished. Total clusters: " << Cases.size()
2082        << ". Total compares: " << numCmps << "\n";
2083
2084   // Get the Value to be switched on and default basic blocks, which will be
2085   // inserted into CaseBlock records, representing basic blocks in the binary
2086   // search tree.
2087   Value *SV = SI.getOperand(0);
2088
2089   // Push the initial CaseRec onto the worklist
2090   CaseRecVector WorkList;
2091   WorkList.push_back(CaseRec(CurMBB,0,0,CaseRange(Cases.begin(),Cases.end())));
2092
2093   while (!WorkList.empty()) {
2094     // Grab a record representing a case range to process off the worklist
2095     CaseRec CR = WorkList.back();
2096     WorkList.pop_back();
2097
2098     if (handleBitTestsSwitchCase(CR, WorkList, SV, Default))
2099       continue;
2100
2101     // If the range has few cases (two or less) emit a series of specific
2102     // tests.
2103     if (handleSmallSwitchRange(CR, WorkList, SV, Default))
2104       continue;
2105
2106     // If the switch has more than 5 blocks, and at least 40% dense, and the
2107     // target supports indirect branches, then emit a jump table rather than
2108     // lowering the switch to a binary tree of conditional branches.
2109     if (handleJTSwitchCase(CR, WorkList, SV, Default))
2110       continue;
2111
2112     // Emit binary tree. We need to pick a pivot, and push left and right ranges
2113     // onto the worklist. Leafs are handled via handleSmallSwitchRange() call.
2114     handleBTSplitSwitchCase(CR, WorkList, SV, Default);
2115   }
2116 }
2117
2118
2119 void SelectionDAGLowering::visitSub(User &I) {
2120   // -0.0 - X --> fneg
2121   const Type *Ty = I.getType();
2122   if (isa<VectorType>(Ty)) {
2123     if (ConstantVector *CV = dyn_cast<ConstantVector>(I.getOperand(0))) {
2124       const VectorType *DestTy = cast<VectorType>(I.getType());
2125       const Type *ElTy = DestTy->getElementType();
2126       if (ElTy->isFloatingPoint()) {
2127         unsigned VL = DestTy->getNumElements();
2128         std::vector<Constant*> NZ(VL, ConstantFP::getNegativeZero(ElTy));
2129         Constant *CNZ = ConstantVector::get(&NZ[0], NZ.size());
2130         if (CV == CNZ) {
2131           SDOperand Op2 = getValue(I.getOperand(1));
2132           setValue(&I, DAG.getNode(ISD::FNEG, Op2.getValueType(), Op2));
2133           return;
2134         }
2135       }
2136     }
2137   }
2138   if (Ty->isFloatingPoint()) {
2139     if (ConstantFP *CFP = dyn_cast<ConstantFP>(I.getOperand(0)))
2140       if (CFP->isExactlyValue(ConstantFP::getNegativeZero(Ty)->getValueAPF())) {
2141         SDOperand Op2 = getValue(I.getOperand(1));
2142         setValue(&I, DAG.getNode(ISD::FNEG, Op2.getValueType(), Op2));
2143         return;
2144       }
2145   }
2146
2147   visitBinary(I, Ty->isFPOrFPVector() ? ISD::FSUB : ISD::SUB);
2148 }
2149
2150 void SelectionDAGLowering::visitBinary(User &I, unsigned OpCode) {
2151   SDOperand Op1 = getValue(I.getOperand(0));
2152   SDOperand Op2 = getValue(I.getOperand(1));
2153
2154   setValue(&I, DAG.getNode(OpCode, Op1.getValueType(), Op1, Op2));
2155 }
2156
2157 void SelectionDAGLowering::visitShift(User &I, unsigned Opcode) {
2158   SDOperand Op1 = getValue(I.getOperand(0));
2159   SDOperand Op2 = getValue(I.getOperand(1));
2160
2161   if (MVT::getSizeInBits(TLI.getShiftAmountTy()) <
2162       MVT::getSizeInBits(Op2.getValueType()))
2163     Op2 = DAG.getNode(ISD::TRUNCATE, TLI.getShiftAmountTy(), Op2);
2164   else if (TLI.getShiftAmountTy() > Op2.getValueType())
2165     Op2 = DAG.getNode(ISD::ANY_EXTEND, TLI.getShiftAmountTy(), Op2);
2166
2167   setValue(&I, DAG.getNode(Opcode, Op1.getValueType(), Op1, Op2));
2168 }
2169
2170 void SelectionDAGLowering::visitICmp(User &I) {
2171   ICmpInst::Predicate predicate = ICmpInst::BAD_ICMP_PREDICATE;
2172   if (ICmpInst *IC = dyn_cast<ICmpInst>(&I))
2173     predicate = IC->getPredicate();
2174   else if (ConstantExpr *IC = dyn_cast<ConstantExpr>(&I))
2175     predicate = ICmpInst::Predicate(IC->getPredicate());
2176   SDOperand Op1 = getValue(I.getOperand(0));
2177   SDOperand Op2 = getValue(I.getOperand(1));
2178   ISD::CondCode Opcode;
2179   switch (predicate) {
2180     case ICmpInst::ICMP_EQ  : Opcode = ISD::SETEQ; break;
2181     case ICmpInst::ICMP_NE  : Opcode = ISD::SETNE; break;
2182     case ICmpInst::ICMP_UGT : Opcode = ISD::SETUGT; break;
2183     case ICmpInst::ICMP_UGE : Opcode = ISD::SETUGE; break;
2184     case ICmpInst::ICMP_ULT : Opcode = ISD::SETULT; break;
2185     case ICmpInst::ICMP_ULE : Opcode = ISD::SETULE; break;
2186     case ICmpInst::ICMP_SGT : Opcode = ISD::SETGT; break;
2187     case ICmpInst::ICMP_SGE : Opcode = ISD::SETGE; break;
2188     case ICmpInst::ICMP_SLT : Opcode = ISD::SETLT; break;
2189     case ICmpInst::ICMP_SLE : Opcode = ISD::SETLE; break;
2190     default:
2191       assert(!"Invalid ICmp predicate value");
2192       Opcode = ISD::SETEQ;
2193       break;
2194   }
2195   setValue(&I, DAG.getSetCC(MVT::i1, Op1, Op2, Opcode));
2196 }
2197
2198 void SelectionDAGLowering::visitFCmp(User &I) {
2199   FCmpInst::Predicate predicate = FCmpInst::BAD_FCMP_PREDICATE;
2200   if (FCmpInst *FC = dyn_cast<FCmpInst>(&I))
2201     predicate = FC->getPredicate();
2202   else if (ConstantExpr *FC = dyn_cast<ConstantExpr>(&I))
2203     predicate = FCmpInst::Predicate(FC->getPredicate());
2204   SDOperand Op1 = getValue(I.getOperand(0));
2205   SDOperand Op2 = getValue(I.getOperand(1));
2206   ISD::CondCode Condition, FOC, FPC;
2207   switch (predicate) {
2208     case FCmpInst::FCMP_FALSE: FOC = FPC = ISD::SETFALSE; break;
2209     case FCmpInst::FCMP_OEQ:   FOC = ISD::SETEQ; FPC = ISD::SETOEQ; break;
2210     case FCmpInst::FCMP_OGT:   FOC = ISD::SETGT; FPC = ISD::SETOGT; break;
2211     case FCmpInst::FCMP_OGE:   FOC = ISD::SETGE; FPC = ISD::SETOGE; break;
2212     case FCmpInst::FCMP_OLT:   FOC = ISD::SETLT; FPC = ISD::SETOLT; break;
2213     case FCmpInst::FCMP_OLE:   FOC = ISD::SETLE; FPC = ISD::SETOLE; break;
2214     case FCmpInst::FCMP_ONE:   FOC = ISD::SETNE; FPC = ISD::SETONE; break;
2215     case FCmpInst::FCMP_ORD:   FOC = ISD::SETEQ; FPC = ISD::SETO;   break;
2216     case FCmpInst::FCMP_UNO:   FOC = ISD::SETNE; FPC = ISD::SETUO;  break;
2217     case FCmpInst::FCMP_UEQ:   FOC = ISD::SETEQ; FPC = ISD::SETUEQ; break;
2218     case FCmpInst::FCMP_UGT:   FOC = ISD::SETGT; FPC = ISD::SETUGT; break;
2219     case FCmpInst::FCMP_UGE:   FOC = ISD::SETGE; FPC = ISD::SETUGE; break;
2220     case FCmpInst::FCMP_ULT:   FOC = ISD::SETLT; FPC = ISD::SETULT; break;
2221     case FCmpInst::FCMP_ULE:   FOC = ISD::SETLE; FPC = ISD::SETULE; break;
2222     case FCmpInst::FCMP_UNE:   FOC = ISD::SETNE; FPC = ISD::SETUNE; break;
2223     case FCmpInst::FCMP_TRUE:  FOC = FPC = ISD::SETTRUE; break;
2224     default:
2225       assert(!"Invalid FCmp predicate value");
2226       FOC = FPC = ISD::SETFALSE;
2227       break;
2228   }
2229   if (FiniteOnlyFPMath())
2230     Condition = FOC;
2231   else
2232     Condition = FPC;
2233   setValue(&I, DAG.getSetCC(MVT::i1, Op1, Op2, Condition));
2234 }
2235
2236 void SelectionDAGLowering::visitSelect(User &I) {
2237   SDOperand Cond     = getValue(I.getOperand(0));
2238   SDOperand TrueVal  = getValue(I.getOperand(1));
2239   SDOperand FalseVal = getValue(I.getOperand(2));
2240   setValue(&I, DAG.getNode(ISD::SELECT, TrueVal.getValueType(), Cond,
2241                            TrueVal, FalseVal));
2242 }
2243
2244
2245 void SelectionDAGLowering::visitTrunc(User &I) {
2246   // TruncInst cannot be a no-op cast because sizeof(src) > sizeof(dest).
2247   SDOperand N = getValue(I.getOperand(0));
2248   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2249   setValue(&I, DAG.getNode(ISD::TRUNCATE, DestVT, N));
2250 }
2251
2252 void SelectionDAGLowering::visitZExt(User &I) {
2253   // ZExt cannot be a no-op cast because sizeof(src) < sizeof(dest).
2254   // ZExt also can't be a cast to bool for same reason. So, nothing much to do
2255   SDOperand N = getValue(I.getOperand(0));
2256   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2257   setValue(&I, DAG.getNode(ISD::ZERO_EXTEND, DestVT, N));
2258 }
2259
2260 void SelectionDAGLowering::visitSExt(User &I) {
2261   // SExt cannot be a no-op cast because sizeof(src) < sizeof(dest).
2262   // SExt also can't be a cast to bool for same reason. So, nothing much to do
2263   SDOperand N = getValue(I.getOperand(0));
2264   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2265   setValue(&I, DAG.getNode(ISD::SIGN_EXTEND, DestVT, N));
2266 }
2267
2268 void SelectionDAGLowering::visitFPTrunc(User &I) {
2269   // FPTrunc is never a no-op cast, no need to check
2270   SDOperand N = getValue(I.getOperand(0));
2271   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2272   setValue(&I, DAG.getNode(ISD::FP_ROUND, DestVT, N, DAG.getIntPtrConstant(0)));
2273 }
2274
2275 void SelectionDAGLowering::visitFPExt(User &I){
2276   // FPTrunc is never a no-op cast, no need to check
2277   SDOperand N = getValue(I.getOperand(0));
2278   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2279   setValue(&I, DAG.getNode(ISD::FP_EXTEND, DestVT, N));
2280 }
2281
2282 void SelectionDAGLowering::visitFPToUI(User &I) {
2283   // FPToUI is never a no-op cast, no need to check
2284   SDOperand N = getValue(I.getOperand(0));
2285   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2286   setValue(&I, DAG.getNode(ISD::FP_TO_UINT, DestVT, N));
2287 }
2288
2289 void SelectionDAGLowering::visitFPToSI(User &I) {
2290   // FPToSI is never a no-op cast, no need to check
2291   SDOperand N = getValue(I.getOperand(0));
2292   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2293   setValue(&I, DAG.getNode(ISD::FP_TO_SINT, DestVT, N));
2294 }
2295
2296 void SelectionDAGLowering::visitUIToFP(User &I) {
2297   // UIToFP is never a no-op cast, no need to check
2298   SDOperand N = getValue(I.getOperand(0));
2299   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2300   setValue(&I, DAG.getNode(ISD::UINT_TO_FP, DestVT, N));
2301 }
2302
2303 void SelectionDAGLowering::visitSIToFP(User &I){
2304   // UIToFP is never a no-op cast, no need to check
2305   SDOperand N = getValue(I.getOperand(0));
2306   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2307   setValue(&I, DAG.getNode(ISD::SINT_TO_FP, DestVT, N));
2308 }
2309
2310 void SelectionDAGLowering::visitPtrToInt(User &I) {
2311   // What to do depends on the size of the integer and the size of the pointer.
2312   // We can either truncate, zero extend, or no-op, accordingly.
2313   SDOperand N = getValue(I.getOperand(0));
2314   MVT::ValueType SrcVT = N.getValueType();
2315   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2316   SDOperand Result;
2317   if (MVT::getSizeInBits(DestVT) < MVT::getSizeInBits(SrcVT))
2318     Result = DAG.getNode(ISD::TRUNCATE, DestVT, N);
2319   else
2320     // Note: ZERO_EXTEND can handle cases where the sizes are equal too
2321     Result = DAG.getNode(ISD::ZERO_EXTEND, DestVT, N);
2322   setValue(&I, Result);
2323 }
2324
2325 void SelectionDAGLowering::visitIntToPtr(User &I) {
2326   // What to do depends on the size of the integer and the size of the pointer.
2327   // We can either truncate, zero extend, or no-op, accordingly.
2328   SDOperand N = getValue(I.getOperand(0));
2329   MVT::ValueType SrcVT = N.getValueType();
2330   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2331   if (MVT::getSizeInBits(DestVT) < MVT::getSizeInBits(SrcVT))
2332     setValue(&I, DAG.getNode(ISD::TRUNCATE, DestVT, N));
2333   else
2334     // Note: ZERO_EXTEND can handle cases where the sizes are equal too
2335     setValue(&I, DAG.getNode(ISD::ZERO_EXTEND, DestVT, N));
2336 }
2337
2338 void SelectionDAGLowering::visitBitCast(User &I) {
2339   SDOperand N = getValue(I.getOperand(0));
2340   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2341
2342   // BitCast assures us that source and destination are the same size so this
2343   // is either a BIT_CONVERT or a no-op.
2344   if (DestVT != N.getValueType())
2345     setValue(&I, DAG.getNode(ISD::BIT_CONVERT, DestVT, N)); // convert types
2346   else
2347     setValue(&I, N); // noop cast.
2348 }
2349
2350 void SelectionDAGLowering::visitInsertElement(User &I) {
2351   SDOperand InVec = getValue(I.getOperand(0));
2352   SDOperand InVal = getValue(I.getOperand(1));
2353   SDOperand InIdx = DAG.getNode(ISD::ZERO_EXTEND, TLI.getPointerTy(),
2354                                 getValue(I.getOperand(2)));
2355
2356   setValue(&I, DAG.getNode(ISD::INSERT_VECTOR_ELT,
2357                            TLI.getValueType(I.getType()),
2358                            InVec, InVal, InIdx));
2359 }
2360
2361 void SelectionDAGLowering::visitExtractElement(User &I) {
2362   SDOperand InVec = getValue(I.getOperand(0));
2363   SDOperand InIdx = DAG.getNode(ISD::ZERO_EXTEND, TLI.getPointerTy(),
2364                                 getValue(I.getOperand(1)));
2365   setValue(&I, DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
2366                            TLI.getValueType(I.getType()), InVec, InIdx));
2367 }
2368
2369 void SelectionDAGLowering::visitShuffleVector(User &I) {
2370   SDOperand V1   = getValue(I.getOperand(0));
2371   SDOperand V2   = getValue(I.getOperand(1));
2372   SDOperand Mask = getValue(I.getOperand(2));
2373
2374   setValue(&I, DAG.getNode(ISD::VECTOR_SHUFFLE,
2375                            TLI.getValueType(I.getType()),
2376                            V1, V2, Mask));
2377 }
2378
2379
2380 void SelectionDAGLowering::visitGetElementPtr(User &I) {
2381   SDOperand N = getValue(I.getOperand(0));
2382   const Type *Ty = I.getOperand(0)->getType();
2383
2384   for (GetElementPtrInst::op_iterator OI = I.op_begin()+1, E = I.op_end();
2385        OI != E; ++OI) {
2386     Value *Idx = *OI;
2387     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
2388       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
2389       if (Field) {
2390         // N = N + Offset
2391         uint64_t Offset = TD->getStructLayout(StTy)->getElementOffset(Field);
2392         N = DAG.getNode(ISD::ADD, N.getValueType(), N,
2393                         DAG.getIntPtrConstant(Offset));
2394       }
2395       Ty = StTy->getElementType(Field);
2396     } else {
2397       Ty = cast<SequentialType>(Ty)->getElementType();
2398
2399       // If this is a constant subscript, handle it quickly.
2400       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
2401         if (CI->getZExtValue() == 0) continue;
2402         uint64_t Offs =
2403             TD->getABITypeSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
2404         N = DAG.getNode(ISD::ADD, N.getValueType(), N,
2405                         DAG.getIntPtrConstant(Offs));
2406         continue;
2407       }
2408
2409       // N = N + Idx * ElementSize;
2410       uint64_t ElementSize = TD->getABITypeSize(Ty);
2411       SDOperand IdxN = getValue(Idx);
2412
2413       // If the index is smaller or larger than intptr_t, truncate or extend
2414       // it.
2415       if (IdxN.getValueType() < N.getValueType()) {
2416         IdxN = DAG.getNode(ISD::SIGN_EXTEND, N.getValueType(), IdxN);
2417       } else if (IdxN.getValueType() > N.getValueType())
2418         IdxN = DAG.getNode(ISD::TRUNCATE, N.getValueType(), IdxN);
2419
2420       // If this is a multiply by a power of two, turn it into a shl
2421       // immediately.  This is a very common case.
2422       if (isPowerOf2_64(ElementSize)) {
2423         unsigned Amt = Log2_64(ElementSize);
2424         IdxN = DAG.getNode(ISD::SHL, N.getValueType(), IdxN,
2425                            DAG.getConstant(Amt, TLI.getShiftAmountTy()));
2426         N = DAG.getNode(ISD::ADD, N.getValueType(), N, IdxN);
2427         continue;
2428       }
2429
2430       SDOperand Scale = DAG.getIntPtrConstant(ElementSize);
2431       IdxN = DAG.getNode(ISD::MUL, N.getValueType(), IdxN, Scale);
2432       N = DAG.getNode(ISD::ADD, N.getValueType(), N, IdxN);
2433     }
2434   }
2435   setValue(&I, N);
2436 }
2437
2438 void SelectionDAGLowering::visitAlloca(AllocaInst &I) {
2439   // If this is a fixed sized alloca in the entry block of the function,
2440   // allocate it statically on the stack.
2441   if (FuncInfo.StaticAllocaMap.count(&I))
2442     return;   // getValue will auto-populate this.
2443
2444   const Type *Ty = I.getAllocatedType();
2445   uint64_t TySize = TLI.getTargetData()->getABITypeSize(Ty);
2446   unsigned Align =
2447     std::max((unsigned)TLI.getTargetData()->getPrefTypeAlignment(Ty),
2448              I.getAlignment());
2449
2450   SDOperand AllocSize = getValue(I.getArraySize());
2451   MVT::ValueType IntPtr = TLI.getPointerTy();
2452   if (IntPtr < AllocSize.getValueType())
2453     AllocSize = DAG.getNode(ISD::TRUNCATE, IntPtr, AllocSize);
2454   else if (IntPtr > AllocSize.getValueType())
2455     AllocSize = DAG.getNode(ISD::ZERO_EXTEND, IntPtr, AllocSize);
2456
2457   AllocSize = DAG.getNode(ISD::MUL, IntPtr, AllocSize,
2458                           DAG.getIntPtrConstant(TySize));
2459
2460   // Handle alignment.  If the requested alignment is less than or equal to
2461   // the stack alignment, ignore it.  If the size is greater than or equal to
2462   // the stack alignment, we note this in the DYNAMIC_STACKALLOC node.
2463   unsigned StackAlign =
2464     TLI.getTargetMachine().getFrameInfo()->getStackAlignment();
2465   if (Align <= StackAlign)
2466     Align = 0;
2467
2468   // Round the size of the allocation up to the stack alignment size
2469   // by add SA-1 to the size.
2470   AllocSize = DAG.getNode(ISD::ADD, AllocSize.getValueType(), AllocSize,
2471                           DAG.getIntPtrConstant(StackAlign-1));
2472   // Mask out the low bits for alignment purposes.
2473   AllocSize = DAG.getNode(ISD::AND, AllocSize.getValueType(), AllocSize,
2474                           DAG.getIntPtrConstant(~(uint64_t)(StackAlign-1)));
2475
2476   SDOperand Ops[] = { getRoot(), AllocSize, DAG.getIntPtrConstant(Align) };
2477   const MVT::ValueType *VTs = DAG.getNodeValueTypes(AllocSize.getValueType(),
2478                                                     MVT::Other);
2479   SDOperand DSA = DAG.getNode(ISD::DYNAMIC_STACKALLOC, VTs, 2, Ops, 3);
2480   setValue(&I, DSA);
2481   DAG.setRoot(DSA.getValue(1));
2482
2483   // Inform the Frame Information that we have just allocated a variable-sized
2484   // object.
2485   CurMBB->getParent()->getFrameInfo()->CreateVariableSizedObject();
2486 }
2487
2488 void SelectionDAGLowering::visitLoad(LoadInst &I) {
2489   SDOperand Ptr = getValue(I.getOperand(0));
2490
2491   SDOperand Root;
2492   if (I.isVolatile())
2493     Root = getRoot();
2494   else {
2495     // Do not serialize non-volatile loads against each other.
2496     Root = DAG.getRoot();
2497   }
2498
2499   setValue(&I, getLoadFrom(I.getType(), Ptr, I.getOperand(0),
2500                            Root, I.isVolatile(), I.getAlignment()));
2501 }
2502
2503 SDOperand SelectionDAGLowering::getLoadFrom(const Type *Ty, SDOperand Ptr,
2504                                             const Value *SV, SDOperand Root,
2505                                             bool isVolatile,
2506                                             unsigned Alignment) {
2507   SDOperand L =
2508     DAG.getLoad(TLI.getValueType(Ty), Root, Ptr, SV, 0,
2509                 isVolatile, Alignment);
2510
2511   if (isVolatile)
2512     DAG.setRoot(L.getValue(1));
2513   else
2514     PendingLoads.push_back(L.getValue(1));
2515
2516   return L;
2517 }
2518
2519
2520 void SelectionDAGLowering::visitStore(StoreInst &I) {
2521   Value *SrcV = I.getOperand(0);
2522   SDOperand Src = getValue(SrcV);
2523   SDOperand Ptr = getValue(I.getOperand(1));
2524   DAG.setRoot(DAG.getStore(getRoot(), Src, Ptr, I.getOperand(1), 0,
2525                            I.isVolatile(), I.getAlignment()));
2526 }
2527
2528 /// visitTargetIntrinsic - Lower a call of a target intrinsic to an INTRINSIC
2529 /// node.
2530 void SelectionDAGLowering::visitTargetIntrinsic(CallInst &I,
2531                                                 unsigned Intrinsic) {
2532   bool HasChain = !I.doesNotAccessMemory();
2533   bool OnlyLoad = HasChain && I.onlyReadsMemory();
2534
2535   // Build the operand list.
2536   SmallVector<SDOperand, 8> Ops;
2537   if (HasChain) {  // If this intrinsic has side-effects, chainify it.
2538     if (OnlyLoad) {
2539       // We don't need to serialize loads against other loads.
2540       Ops.push_back(DAG.getRoot());
2541     } else {
2542       Ops.push_back(getRoot());
2543     }
2544   }
2545
2546   // Add the intrinsic ID as an integer operand.
2547   Ops.push_back(DAG.getConstant(Intrinsic, TLI.getPointerTy()));
2548
2549   // Add all operands of the call to the operand list.
2550   for (unsigned i = 1, e = I.getNumOperands(); i != e; ++i) {
2551     SDOperand Op = getValue(I.getOperand(i));
2552     assert(TLI.isTypeLegal(Op.getValueType()) &&
2553            "Intrinsic uses a non-legal type?");
2554     Ops.push_back(Op);
2555   }
2556
2557   std::vector<MVT::ValueType> VTs;
2558   if (I.getType() != Type::VoidTy) {
2559     MVT::ValueType VT = TLI.getValueType(I.getType());
2560     if (MVT::isVector(VT)) {
2561       const VectorType *DestTy = cast<VectorType>(I.getType());
2562       MVT::ValueType EltVT = TLI.getValueType(DestTy->getElementType());
2563
2564       VT = MVT::getVectorType(EltVT, DestTy->getNumElements());
2565       assert(VT != MVT::Other && "Intrinsic uses a non-legal type?");
2566     }
2567
2568     assert(TLI.isTypeLegal(VT) && "Intrinsic uses a non-legal type?");
2569     VTs.push_back(VT);
2570   }
2571   if (HasChain)
2572     VTs.push_back(MVT::Other);
2573
2574   const MVT::ValueType *VTList = DAG.getNodeValueTypes(VTs);
2575
2576   // Create the node.
2577   SDOperand Result;
2578   if (!HasChain)
2579     Result = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VTList, VTs.size(),
2580                          &Ops[0], Ops.size());
2581   else if (I.getType() != Type::VoidTy)
2582     Result = DAG.getNode(ISD::INTRINSIC_W_CHAIN, VTList, VTs.size(),
2583                          &Ops[0], Ops.size());
2584   else
2585     Result = DAG.getNode(ISD::INTRINSIC_VOID, VTList, VTs.size(),
2586                          &Ops[0], Ops.size());
2587
2588   if (HasChain) {
2589     SDOperand Chain = Result.getValue(Result.Val->getNumValues()-1);
2590     if (OnlyLoad)
2591       PendingLoads.push_back(Chain);
2592     else
2593       DAG.setRoot(Chain);
2594   }
2595   if (I.getType() != Type::VoidTy) {
2596     if (const VectorType *PTy = dyn_cast<VectorType>(I.getType())) {
2597       MVT::ValueType VT = TLI.getValueType(PTy);
2598       Result = DAG.getNode(ISD::BIT_CONVERT, VT, Result);
2599     }
2600     setValue(&I, Result);
2601   }
2602 }
2603
2604 /// ExtractTypeInfo - Returns the type info, possibly bitcast, encoded in V.
2605 static GlobalVariable *ExtractTypeInfo (Value *V) {
2606   V = IntrinsicInst::StripPointerCasts(V);
2607   GlobalVariable *GV = dyn_cast<GlobalVariable>(V);
2608   assert ((GV || isa<ConstantPointerNull>(V)) &&
2609           "TypeInfo must be a global variable or NULL");
2610   return GV;
2611 }
2612
2613 /// addCatchInfo - Extract the personality and type infos from an eh.selector
2614 /// call, and add them to the specified machine basic block.
2615 static void addCatchInfo(CallInst &I, MachineModuleInfo *MMI,
2616                          MachineBasicBlock *MBB) {
2617   // Inform the MachineModuleInfo of the personality for this landing pad.
2618   ConstantExpr *CE = cast<ConstantExpr>(I.getOperand(2));
2619   assert(CE->getOpcode() == Instruction::BitCast &&
2620          isa<Function>(CE->getOperand(0)) &&
2621          "Personality should be a function");
2622   MMI->addPersonality(MBB, cast<Function>(CE->getOperand(0)));
2623
2624   // Gather all the type infos for this landing pad and pass them along to
2625   // MachineModuleInfo.
2626   std::vector<GlobalVariable *> TyInfo;
2627   unsigned N = I.getNumOperands();
2628
2629   for (unsigned i = N - 1; i > 2; --i) {
2630     if (ConstantInt *CI = dyn_cast<ConstantInt>(I.getOperand(i))) {
2631       unsigned FilterLength = CI->getZExtValue();
2632       unsigned FirstCatch = i + FilterLength + !FilterLength;
2633       assert (FirstCatch <= N && "Invalid filter length");
2634
2635       if (FirstCatch < N) {
2636         TyInfo.reserve(N - FirstCatch);
2637         for (unsigned j = FirstCatch; j < N; ++j)
2638           TyInfo.push_back(ExtractTypeInfo(I.getOperand(j)));
2639         MMI->addCatchTypeInfo(MBB, TyInfo);
2640         TyInfo.clear();
2641       }
2642
2643       if (!FilterLength) {
2644         // Cleanup.
2645         MMI->addCleanup(MBB);
2646       } else {
2647         // Filter.
2648         TyInfo.reserve(FilterLength - 1);
2649         for (unsigned j = i + 1; j < FirstCatch; ++j)
2650           TyInfo.push_back(ExtractTypeInfo(I.getOperand(j)));
2651         MMI->addFilterTypeInfo(MBB, TyInfo);
2652         TyInfo.clear();
2653       }
2654
2655       N = i;
2656     }
2657   }
2658
2659   if (N > 3) {
2660     TyInfo.reserve(N - 3);
2661     for (unsigned j = 3; j < N; ++j)
2662       TyInfo.push_back(ExtractTypeInfo(I.getOperand(j)));
2663     MMI->addCatchTypeInfo(MBB, TyInfo);
2664   }
2665 }
2666
2667 /// visitIntrinsicCall - Lower the call to the specified intrinsic function.  If
2668 /// we want to emit this as a call to a named external function, return the name
2669 /// otherwise lower it and return null.
2670 const char *
2671 SelectionDAGLowering::visitIntrinsicCall(CallInst &I, unsigned Intrinsic) {
2672   switch (Intrinsic) {
2673   default:
2674     // By default, turn this into a target intrinsic node.
2675     visitTargetIntrinsic(I, Intrinsic);
2676     return 0;
2677   case Intrinsic::vastart:  visitVAStart(I); return 0;
2678   case Intrinsic::vaend:    visitVAEnd(I); return 0;
2679   case Intrinsic::vacopy:   visitVACopy(I); return 0;
2680   case Intrinsic::returnaddress:
2681     setValue(&I, DAG.getNode(ISD::RETURNADDR, TLI.getPointerTy(),
2682                              getValue(I.getOperand(1))));
2683     return 0;
2684   case Intrinsic::frameaddress:
2685     setValue(&I, DAG.getNode(ISD::FRAMEADDR, TLI.getPointerTy(),
2686                              getValue(I.getOperand(1))));
2687     return 0;
2688   case Intrinsic::setjmp:
2689     return "_setjmp"+!TLI.usesUnderscoreSetJmp();
2690     break;
2691   case Intrinsic::longjmp:
2692     return "_longjmp"+!TLI.usesUnderscoreLongJmp();
2693     break;
2694   case Intrinsic::memcpy_i32:
2695   case Intrinsic::memcpy_i64:
2696     visitMemIntrinsic(I, ISD::MEMCPY);
2697     return 0;
2698   case Intrinsic::memset_i32:
2699   case Intrinsic::memset_i64:
2700     visitMemIntrinsic(I, ISD::MEMSET);
2701     return 0;
2702   case Intrinsic::memmove_i32:
2703   case Intrinsic::memmove_i64:
2704     visitMemIntrinsic(I, ISD::MEMMOVE);
2705     return 0;
2706
2707   case Intrinsic::dbg_stoppoint: {
2708     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2709     DbgStopPointInst &SPI = cast<DbgStopPointInst>(I);
2710     if (MMI && SPI.getContext() && MMI->Verify(SPI.getContext())) {
2711       SDOperand Ops[5];
2712
2713       Ops[0] = getRoot();
2714       Ops[1] = getValue(SPI.getLineValue());
2715       Ops[2] = getValue(SPI.getColumnValue());
2716
2717       DebugInfoDesc *DD = MMI->getDescFor(SPI.getContext());
2718       assert(DD && "Not a debug information descriptor");
2719       CompileUnitDesc *CompileUnit = cast<CompileUnitDesc>(DD);
2720
2721       Ops[3] = DAG.getString(CompileUnit->getFileName());
2722       Ops[4] = DAG.getString(CompileUnit->getDirectory());
2723
2724       DAG.setRoot(DAG.getNode(ISD::LOCATION, MVT::Other, Ops, 5));
2725     }
2726
2727     return 0;
2728   }
2729   case Intrinsic::dbg_region_start: {
2730     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2731     DbgRegionStartInst &RSI = cast<DbgRegionStartInst>(I);
2732     if (MMI && RSI.getContext() && MMI->Verify(RSI.getContext())) {
2733       unsigned LabelID = MMI->RecordRegionStart(RSI.getContext());
2734       DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
2735                               DAG.getConstant(LabelID, MVT::i32),
2736                               DAG.getConstant(0, MVT::i32)));
2737     }
2738
2739     return 0;
2740   }
2741   case Intrinsic::dbg_region_end: {
2742     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2743     DbgRegionEndInst &REI = cast<DbgRegionEndInst>(I);
2744     if (MMI && REI.getContext() && MMI->Verify(REI.getContext())) {
2745       unsigned LabelID = MMI->RecordRegionEnd(REI.getContext());
2746       DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
2747                               DAG.getConstant(LabelID, MVT::i32),
2748                               DAG.getConstant(0, MVT::i32)));
2749     }
2750
2751     return 0;
2752   }
2753   case Intrinsic::dbg_func_start: {
2754     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2755     if (!MMI) return 0;
2756     DbgFuncStartInst &FSI = cast<DbgFuncStartInst>(I);
2757     Value *SP = FSI.getSubprogram();
2758     if (SP && MMI->Verify(SP)) {
2759       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is
2760       // what (most?) gdb expects.
2761       DebugInfoDesc *DD = MMI->getDescFor(SP);
2762       assert(DD && "Not a debug information descriptor");
2763       SubprogramDesc *Subprogram = cast<SubprogramDesc>(DD);
2764       const CompileUnitDesc *CompileUnit = Subprogram->getFile();
2765       unsigned SrcFile = MMI->RecordSource(CompileUnit->getDirectory(),
2766                                            CompileUnit->getFileName());
2767       // Record the source line but does create a label. It will be emitted
2768       // at asm emission time.
2769       MMI->RecordSourceLine(Subprogram->getLine(), 0, SrcFile);
2770     }
2771
2772     return 0;
2773   }
2774   case Intrinsic::dbg_declare: {
2775     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2776     DbgDeclareInst &DI = cast<DbgDeclareInst>(I);
2777     Value *Variable = DI.getVariable();
2778     if (MMI && Variable && MMI->Verify(Variable))
2779       DAG.setRoot(DAG.getNode(ISD::DECLARE, MVT::Other, getRoot(),
2780                               getValue(DI.getAddress()), getValue(Variable)));
2781     return 0;
2782   }
2783
2784   case Intrinsic::eh_exception: {
2785     if (ExceptionHandling) {
2786       if (!CurMBB->isLandingPad()) {
2787         // FIXME: Mark exception register as live in.  Hack for PR1508.
2788         unsigned Reg = TLI.getExceptionAddressRegister();
2789         if (Reg) CurMBB->addLiveIn(Reg);
2790       }
2791       // Insert the EXCEPTIONADDR instruction.
2792       SDVTList VTs = DAG.getVTList(TLI.getPointerTy(), MVT::Other);
2793       SDOperand Ops[1];
2794       Ops[0] = DAG.getRoot();
2795       SDOperand Op = DAG.getNode(ISD::EXCEPTIONADDR, VTs, Ops, 1);
2796       setValue(&I, Op);
2797       DAG.setRoot(Op.getValue(1));
2798     } else {
2799       setValue(&I, DAG.getConstant(0, TLI.getPointerTy()));
2800     }
2801     return 0;
2802   }
2803
2804   case Intrinsic::eh_selector_i32:
2805   case Intrinsic::eh_selector_i64: {
2806     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2807     MVT::ValueType VT = (Intrinsic == Intrinsic::eh_selector_i32 ?
2808                          MVT::i32 : MVT::i64);
2809
2810     if (ExceptionHandling && MMI) {
2811       if (CurMBB->isLandingPad())
2812         addCatchInfo(I, MMI, CurMBB);
2813       else {
2814 #ifndef NDEBUG
2815         FuncInfo.CatchInfoLost.insert(&I);
2816 #endif
2817         // FIXME: Mark exception selector register as live in.  Hack for PR1508.
2818         unsigned Reg = TLI.getExceptionSelectorRegister();
2819         if (Reg) CurMBB->addLiveIn(Reg);
2820       }
2821
2822       // Insert the EHSELECTION instruction.
2823       SDVTList VTs = DAG.getVTList(VT, MVT::Other);
2824       SDOperand Ops[2];
2825       Ops[0] = getValue(I.getOperand(1));
2826       Ops[1] = getRoot();
2827       SDOperand Op = DAG.getNode(ISD::EHSELECTION, VTs, Ops, 2);
2828       setValue(&I, Op);
2829       DAG.setRoot(Op.getValue(1));
2830     } else {
2831       setValue(&I, DAG.getConstant(0, VT));
2832     }
2833
2834     return 0;
2835   }
2836
2837   case Intrinsic::eh_typeid_for_i32:
2838   case Intrinsic::eh_typeid_for_i64: {
2839     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2840     MVT::ValueType VT = (Intrinsic == Intrinsic::eh_typeid_for_i32 ?
2841                          MVT::i32 : MVT::i64);
2842
2843     if (MMI) {
2844       // Find the type id for the given typeinfo.
2845       GlobalVariable *GV = ExtractTypeInfo(I.getOperand(1));
2846
2847       unsigned TypeID = MMI->getTypeIDFor(GV);
2848       setValue(&I, DAG.getConstant(TypeID, VT));
2849     } else {
2850       // Return something different to eh_selector.
2851       setValue(&I, DAG.getConstant(1, VT));
2852     }
2853
2854     return 0;
2855   }
2856
2857   case Intrinsic::eh_return: {
2858     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2859
2860     if (MMI && ExceptionHandling) {
2861       MMI->setCallsEHReturn(true);
2862       DAG.setRoot(DAG.getNode(ISD::EH_RETURN,
2863                               MVT::Other,
2864                               getRoot(),
2865                               getValue(I.getOperand(1)),
2866                               getValue(I.getOperand(2))));
2867     } else {
2868       setValue(&I, DAG.getConstant(0, TLI.getPointerTy()));
2869     }
2870
2871     return 0;
2872   }
2873
2874    case Intrinsic::eh_unwind_init: {
2875      if (MachineModuleInfo *MMI = DAG.getMachineModuleInfo()) {
2876        MMI->setCallsUnwindInit(true);
2877      }
2878
2879      return 0;
2880    }
2881
2882    case Intrinsic::eh_dwarf_cfa: {
2883      if (ExceptionHandling) {
2884        MVT::ValueType VT = getValue(I.getOperand(1)).getValueType();
2885        SDOperand CfaArg;
2886        if (MVT::getSizeInBits(VT) > MVT::getSizeInBits(TLI.getPointerTy()))
2887          CfaArg = DAG.getNode(ISD::TRUNCATE,
2888                               TLI.getPointerTy(), getValue(I.getOperand(1)));
2889        else
2890          CfaArg = DAG.getNode(ISD::SIGN_EXTEND,
2891                               TLI.getPointerTy(), getValue(I.getOperand(1)));
2892
2893        SDOperand Offset = DAG.getNode(ISD::ADD,
2894                                       TLI.getPointerTy(),
2895                                       DAG.getNode(ISD::FRAME_TO_ARGS_OFFSET,
2896                                                   TLI.getPointerTy()),
2897                                       CfaArg);
2898        setValue(&I, DAG.getNode(ISD::ADD,
2899                                 TLI.getPointerTy(),
2900                                 DAG.getNode(ISD::FRAMEADDR,
2901                                             TLI.getPointerTy(),
2902                                             DAG.getConstant(0,
2903                                                             TLI.getPointerTy())),
2904                                 Offset));
2905      } else {
2906        setValue(&I, DAG.getConstant(0, TLI.getPointerTy()));
2907      }
2908
2909      return 0;
2910   }
2911
2912   case Intrinsic::sqrt:
2913     setValue(&I, DAG.getNode(ISD::FSQRT,
2914                              getValue(I.getOperand(1)).getValueType(),
2915                              getValue(I.getOperand(1))));
2916     return 0;
2917   case Intrinsic::powi:
2918     setValue(&I, DAG.getNode(ISD::FPOWI,
2919                              getValue(I.getOperand(1)).getValueType(),
2920                              getValue(I.getOperand(1)),
2921                              getValue(I.getOperand(2))));
2922     return 0;
2923   case Intrinsic::sin:
2924     setValue(&I, DAG.getNode(ISD::FSIN,
2925                              getValue(I.getOperand(1)).getValueType(),
2926                              getValue(I.getOperand(1))));
2927     return 0;
2928   case Intrinsic::cos:
2929     setValue(&I, DAG.getNode(ISD::FCOS,
2930                              getValue(I.getOperand(1)).getValueType(),
2931                              getValue(I.getOperand(1))));
2932     return 0;
2933   case Intrinsic::pow:
2934     setValue(&I, DAG.getNode(ISD::FPOW,
2935                              getValue(I.getOperand(1)).getValueType(),
2936                              getValue(I.getOperand(1)),
2937                              getValue(I.getOperand(2))));
2938     return 0;
2939   case Intrinsic::pcmarker: {
2940     SDOperand Tmp = getValue(I.getOperand(1));
2941     DAG.setRoot(DAG.getNode(ISD::PCMARKER, MVT::Other, getRoot(), Tmp));
2942     return 0;
2943   }
2944   case Intrinsic::readcyclecounter: {
2945     SDOperand Op = getRoot();
2946     SDOperand Tmp = DAG.getNode(ISD::READCYCLECOUNTER,
2947                                 DAG.getNodeValueTypes(MVT::i64, MVT::Other), 2,
2948                                 &Op, 1);
2949     setValue(&I, Tmp);
2950     DAG.setRoot(Tmp.getValue(1));
2951     return 0;
2952   }
2953   case Intrinsic::part_select: {
2954     // Currently not implemented: just abort
2955     assert(0 && "part_select intrinsic not implemented");
2956     abort();
2957   }
2958   case Intrinsic::part_set: {
2959     // Currently not implemented: just abort
2960     assert(0 && "part_set intrinsic not implemented");
2961     abort();
2962   }
2963   case Intrinsic::bswap:
2964     setValue(&I, DAG.getNode(ISD::BSWAP,
2965                              getValue(I.getOperand(1)).getValueType(),
2966                              getValue(I.getOperand(1))));
2967     return 0;
2968   case Intrinsic::cttz: {
2969     SDOperand Arg = getValue(I.getOperand(1));
2970     MVT::ValueType Ty = Arg.getValueType();
2971     SDOperand result = DAG.getNode(ISD::CTTZ, Ty, Arg);
2972     setValue(&I, result);
2973     return 0;
2974   }
2975   case Intrinsic::ctlz: {
2976     SDOperand Arg = getValue(I.getOperand(1));
2977     MVT::ValueType Ty = Arg.getValueType();
2978     SDOperand result = DAG.getNode(ISD::CTLZ, Ty, Arg);
2979     setValue(&I, result);
2980     return 0;
2981   }
2982   case Intrinsic::ctpop: {
2983     SDOperand Arg = getValue(I.getOperand(1));
2984     MVT::ValueType Ty = Arg.getValueType();
2985     SDOperand result = DAG.getNode(ISD::CTPOP, Ty, Arg);
2986     setValue(&I, result);
2987     return 0;
2988   }
2989   case Intrinsic::stacksave: {
2990     SDOperand Op = getRoot();
2991     SDOperand Tmp = DAG.getNode(ISD::STACKSAVE,
2992               DAG.getNodeValueTypes(TLI.getPointerTy(), MVT::Other), 2, &Op, 1);
2993     setValue(&I, Tmp);
2994     DAG.setRoot(Tmp.getValue(1));
2995     return 0;
2996   }
2997   case Intrinsic::stackrestore: {
2998     SDOperand Tmp = getValue(I.getOperand(1));
2999     DAG.setRoot(DAG.getNode(ISD::STACKRESTORE, MVT::Other, getRoot(), Tmp));
3000     return 0;
3001   }
3002   case Intrinsic::var_annotation:
3003     // Discard annotate attributes
3004     return 0;
3005
3006   case Intrinsic::init_trampoline: {
3007     const Function *F =
3008       cast<Function>(IntrinsicInst::StripPointerCasts(I.getOperand(2)));
3009
3010     SDOperand Ops[6];
3011     Ops[0] = getRoot();
3012     Ops[1] = getValue(I.getOperand(1));
3013     Ops[2] = getValue(I.getOperand(2));
3014     Ops[3] = getValue(I.getOperand(3));
3015     Ops[4] = DAG.getSrcValue(I.getOperand(1));
3016     Ops[5] = DAG.getSrcValue(F);
3017
3018     SDOperand Tmp = DAG.getNode(ISD::TRAMPOLINE,
3019                                 DAG.getNodeValueTypes(TLI.getPointerTy(),
3020                                                       MVT::Other), 2,
3021                                 Ops, 6);
3022
3023     setValue(&I, Tmp);
3024     DAG.setRoot(Tmp.getValue(1));
3025     return 0;
3026   }
3027
3028   case Intrinsic::gcroot:
3029     if (GCI) {
3030       Value *Alloca = I.getOperand(1);
3031       Constant *TypeMap = cast<Constant>(I.getOperand(2));
3032
3033       FrameIndexSDNode *FI = cast<FrameIndexSDNode>(getValue(Alloca).Val);
3034       GCI->addStackRoot(FI->getIndex(), TypeMap);
3035     }
3036     return 0;
3037
3038   case Intrinsic::gcread:
3039   case Intrinsic::gcwrite:
3040     assert(0 && "Collector failed to lower gcread/gcwrite intrinsics!");
3041     return 0;
3042
3043   case Intrinsic::flt_rounds: {
3044     setValue(&I, DAG.getNode(ISD::FLT_ROUNDS_, MVT::i32));
3045     return 0;
3046   }
3047
3048   case Intrinsic::trap: {
3049     DAG.setRoot(DAG.getNode(ISD::TRAP, MVT::Other, getRoot()));
3050     return 0;
3051   }
3052   case Intrinsic::prefetch: {
3053     SDOperand Ops[4];
3054     Ops[0] = getRoot();
3055     Ops[1] = getValue(I.getOperand(1));
3056     Ops[2] = getValue(I.getOperand(2));
3057     Ops[3] = getValue(I.getOperand(3));
3058     DAG.setRoot(DAG.getNode(ISD::PREFETCH, MVT::Other, &Ops[0], 4));
3059     return 0;
3060   }
3061
3062   case Intrinsic::memory_barrier: {
3063     SDOperand Ops[6];
3064     Ops[0] = getRoot();
3065     for (int x = 1; x < 6; ++x)
3066       Ops[x] = getValue(I.getOperand(x));
3067
3068     DAG.setRoot(DAG.getNode(ISD::MEMBARRIER, MVT::Other, &Ops[0], 6));
3069     return 0;
3070   }
3071   case Intrinsic::atomic_lcs: {
3072     SDOperand Root = getRoot();
3073     SDOperand O3 = getValue(I.getOperand(3));
3074     SDOperand L = DAG.getAtomic(ISD::ATOMIC_LCS, Root,
3075                                 getValue(I.getOperand(1)),
3076                                 getValue(I.getOperand(2)),
3077                                 O3, O3.getValueType());
3078     setValue(&I, L);
3079     DAG.setRoot(L.getValue(1));
3080     return 0;
3081   }
3082   case Intrinsic::atomic_las: {
3083     SDOperand Root = getRoot();
3084     SDOperand O2 = getValue(I.getOperand(2));
3085     SDOperand L = DAG.getAtomic(ISD::ATOMIC_LAS, Root,
3086                                 getValue(I.getOperand(1)),
3087                                 O2, O2.getValueType());
3088     setValue(&I, L);
3089     DAG.setRoot(L.getValue(1));
3090     return 0;
3091   }
3092   case Intrinsic::atomic_swap: {
3093     SDOperand Root = getRoot();
3094     SDOperand O2 = getValue(I.getOperand(2));
3095     SDOperand L = DAG.getAtomic(ISD::ATOMIC_SWAP, Root,
3096                                 getValue(I.getOperand(1)),
3097                                 O2, O2.getValueType());
3098     setValue(&I, L);
3099     DAG.setRoot(L.getValue(1));
3100     return 0;
3101   }
3102
3103   }
3104 }
3105
3106
3107 void SelectionDAGLowering::LowerCallTo(CallSite CS, SDOperand Callee,
3108                                        bool IsTailCall,
3109                                        MachineBasicBlock *LandingPad) {
3110   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
3111   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
3112   MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
3113   unsigned BeginLabel = 0, EndLabel = 0;
3114
3115   TargetLowering::ArgListTy Args;
3116   TargetLowering::ArgListEntry Entry;
3117   Args.reserve(CS.arg_size());
3118   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
3119        i != e; ++i) {
3120     SDOperand ArgNode = getValue(*i);
3121     Entry.Node = ArgNode; Entry.Ty = (*i)->getType();
3122
3123     unsigned attrInd = i - CS.arg_begin() + 1;
3124     Entry.isSExt  = CS.paramHasAttr(attrInd, ParamAttr::SExt);
3125     Entry.isZExt  = CS.paramHasAttr(attrInd, ParamAttr::ZExt);
3126     Entry.isInReg = CS.paramHasAttr(attrInd, ParamAttr::InReg);
3127     Entry.isSRet  = CS.paramHasAttr(attrInd, ParamAttr::StructRet);
3128     Entry.isNest  = CS.paramHasAttr(attrInd, ParamAttr::Nest);
3129     Entry.isByVal = CS.paramHasAttr(attrInd, ParamAttr::ByVal);
3130     Entry.Alignment = CS.getParamAlignment(attrInd);
3131     Args.push_back(Entry);
3132   }
3133
3134   bool MarkTryRange = LandingPad ||
3135     // C++ requires special handling of 'nounwind' calls.
3136     (CS.doesNotThrow());
3137
3138   if (MarkTryRange && ExceptionHandling && MMI) {
3139     // Insert a label before the invoke call to mark the try range.  This can be
3140     // used to detect deletion of the invoke via the MachineModuleInfo.
3141     BeginLabel = MMI->NextLabelID();
3142     DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
3143                             DAG.getConstant(BeginLabel, MVT::i32),
3144                             DAG.getConstant(1, MVT::i32)));
3145   }
3146
3147   std::pair<SDOperand,SDOperand> Result =
3148     TLI.LowerCallTo(getRoot(), CS.getType(),
3149                     CS.paramHasAttr(0, ParamAttr::SExt),
3150                     CS.paramHasAttr(0, ParamAttr::ZExt),
3151                     FTy->isVarArg(), CS.getCallingConv(), IsTailCall,
3152                     Callee, Args, DAG);
3153   if (CS.getType() != Type::VoidTy)
3154     setValue(CS.getInstruction(), Result.first);
3155   DAG.setRoot(Result.second);
3156
3157   if (MarkTryRange && ExceptionHandling && MMI) {
3158     // Insert a label at the end of the invoke call to mark the try range.  This
3159     // can be used to detect deletion of the invoke via the MachineModuleInfo.
3160     EndLabel = MMI->NextLabelID();
3161     DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
3162                             DAG.getConstant(EndLabel, MVT::i32),
3163                             DAG.getConstant(1, MVT::i32)));
3164
3165     // Inform MachineModuleInfo of range.
3166     MMI->addInvoke(LandingPad, BeginLabel, EndLabel);
3167   }
3168 }
3169
3170
3171 void SelectionDAGLowering::visitCall(CallInst &I) {
3172   const char *RenameFn = 0;
3173   if (Function *F = I.getCalledFunction()) {
3174     if (F->isDeclaration()) {
3175       if (unsigned IID = F->getIntrinsicID()) {
3176         RenameFn = visitIntrinsicCall(I, IID);
3177         if (!RenameFn)
3178           return;
3179       }
3180     }
3181
3182     // Check for well-known libc/libm calls.  If the function is internal, it
3183     // can't be a library call.
3184     unsigned NameLen = F->getNameLen();
3185     if (!F->hasInternalLinkage() && NameLen) {
3186       const char *NameStr = F->getNameStart();
3187       if (NameStr[0] == 'c' &&
3188           ((NameLen == 8 && !strcmp(NameStr, "copysign")) ||
3189            (NameLen == 9 && !strcmp(NameStr, "copysignf")))) {
3190         if (I.getNumOperands() == 3 &&   // Basic sanity checks.
3191             I.getOperand(1)->getType()->isFloatingPoint() &&
3192             I.getType() == I.getOperand(1)->getType() &&
3193             I.getType() == I.getOperand(2)->getType()) {
3194           SDOperand LHS = getValue(I.getOperand(1));
3195           SDOperand RHS = getValue(I.getOperand(2));
3196           setValue(&I, DAG.getNode(ISD::FCOPYSIGN, LHS.getValueType(),
3197                                    LHS, RHS));
3198           return;
3199         }
3200       } else if (NameStr[0] == 'f' &&
3201                  ((NameLen == 4 && !strcmp(NameStr, "fabs")) ||
3202                   (NameLen == 5 && !strcmp(NameStr, "fabsf")) ||
3203                   (NameLen == 5 && !strcmp(NameStr, "fabsl")))) {
3204         if (I.getNumOperands() == 2 &&   // Basic sanity checks.
3205             I.getOperand(1)->getType()->isFloatingPoint() &&
3206             I.getType() == I.getOperand(1)->getType()) {
3207           SDOperand Tmp = getValue(I.getOperand(1));
3208           setValue(&I, DAG.getNode(ISD::FABS, Tmp.getValueType(), Tmp));
3209           return;
3210         }
3211       } else if (NameStr[0] == 's' &&
3212                  ((NameLen == 3 && !strcmp(NameStr, "sin")) ||
3213                   (NameLen == 4 && !strcmp(NameStr, "sinf")) ||
3214                   (NameLen == 4 && !strcmp(NameStr, "sinl")))) {
3215         if (I.getNumOperands() == 2 &&   // Basic sanity checks.
3216             I.getOperand(1)->getType()->isFloatingPoint() &&
3217             I.getType() == I.getOperand(1)->getType()) {
3218           SDOperand Tmp = getValue(I.getOperand(1));
3219           setValue(&I, DAG.getNode(ISD::FSIN, Tmp.getValueType(), Tmp));
3220           return;
3221         }
3222       } else if (NameStr[0] == 'c' &&
3223                  ((NameLen == 3 && !strcmp(NameStr, "cos")) ||
3224                   (NameLen == 4 && !strcmp(NameStr, "cosf")) ||
3225                   (NameLen == 4 && !strcmp(NameStr, "cosl")))) {
3226         if (I.getNumOperands() == 2 &&   // Basic sanity checks.
3227             I.getOperand(1)->getType()->isFloatingPoint() &&
3228             I.getType() == I.getOperand(1)->getType()) {
3229           SDOperand Tmp = getValue(I.getOperand(1));
3230           setValue(&I, DAG.getNode(ISD::FCOS, Tmp.getValueType(), Tmp));
3231           return;
3232         }
3233       }
3234     }
3235   } else if (isa<InlineAsm>(I.getOperand(0))) {
3236     visitInlineAsm(&I);
3237     return;
3238   }
3239
3240   SDOperand Callee;
3241   if (!RenameFn)
3242     Callee = getValue(I.getOperand(0));
3243   else
3244     Callee = DAG.getExternalSymbol(RenameFn, TLI.getPointerTy());
3245
3246   LowerCallTo(&I, Callee, I.isTailCall());
3247 }
3248
3249
3250 /// getCopyFromRegs - Emit a series of CopyFromReg nodes that copies from
3251 /// this value and returns the result as a ValueVT value.  This uses
3252 /// Chain/Flag as the input and updates them for the output Chain/Flag.
3253 /// If the Flag pointer is NULL, no flag is used.
3254 SDOperand RegsForValue::getCopyFromRegs(SelectionDAG &DAG,
3255                                         SDOperand &Chain, SDOperand *Flag)const{
3256   // Copy the legal parts from the registers.
3257   unsigned NumParts = Regs.size();
3258   SmallVector<SDOperand, 8> Parts(NumParts);
3259   for (unsigned i = 0; i != NumParts; ++i) {
3260     SDOperand Part = Flag ?
3261                      DAG.getCopyFromReg(Chain, Regs[i], RegVT, *Flag) :
3262                      DAG.getCopyFromReg(Chain, Regs[i], RegVT);
3263     Chain = Part.getValue(1);
3264     if (Flag)
3265       *Flag = Part.getValue(2);
3266     Parts[i] = Part;
3267   }
3268
3269   // Assemble the legal parts into the final value.
3270   return getCopyFromParts(DAG, &Parts[0], NumParts, RegVT, ValueVT);
3271 }
3272
3273 /// getCopyToRegs - Emit a series of CopyToReg nodes that copies the
3274 /// specified value into the registers specified by this object.  This uses
3275 /// Chain/Flag as the input and updates them for the output Chain/Flag.
3276 /// If the Flag pointer is NULL, no flag is used.
3277 void RegsForValue::getCopyToRegs(SDOperand Val, SelectionDAG &DAG,
3278                                  SDOperand &Chain, SDOperand *Flag) const {
3279   // Get the list of the values's legal parts.
3280   unsigned NumParts = Regs.size();
3281   SmallVector<SDOperand, 8> Parts(NumParts);
3282   getCopyToParts(DAG, Val, &Parts[0], NumParts, RegVT);
3283
3284   // Copy the parts into the registers.
3285   for (unsigned i = 0; i != NumParts; ++i) {
3286     SDOperand Part = Flag ?
3287                      DAG.getCopyToReg(Chain, Regs[i], Parts[i], *Flag) :
3288                      DAG.getCopyToReg(Chain, Regs[i], Parts[i]);
3289     Chain = Part.getValue(0);
3290     if (Flag)
3291       *Flag = Part.getValue(1);
3292   }
3293 }
3294
3295 /// AddInlineAsmOperands - Add this value to the specified inlineasm node
3296 /// operand list.  This adds the code marker and includes the number of
3297 /// values added into it.
3298 void RegsForValue::AddInlineAsmOperands(unsigned Code, SelectionDAG &DAG,
3299                                         std::vector<SDOperand> &Ops) const {
3300   MVT::ValueType IntPtrTy = DAG.getTargetLoweringInfo().getPointerTy();
3301   Ops.push_back(DAG.getTargetConstant(Code | (Regs.size() << 3), IntPtrTy));
3302   for (unsigned i = 0, e = Regs.size(); i != e; ++i)
3303     Ops.push_back(DAG.getRegister(Regs[i], RegVT));
3304 }
3305
3306 /// isAllocatableRegister - If the specified register is safe to allocate,
3307 /// i.e. it isn't a stack pointer or some other special register, return the
3308 /// register class for the register.  Otherwise, return null.
3309 static const TargetRegisterClass *
3310 isAllocatableRegister(unsigned Reg, MachineFunction &MF,
3311                       const TargetLowering &TLI,
3312                       const TargetRegisterInfo *TRI) {
3313   MVT::ValueType FoundVT = MVT::Other;
3314   const TargetRegisterClass *FoundRC = 0;
3315   for (TargetRegisterInfo::regclass_iterator RCI = TRI->regclass_begin(),
3316        E = TRI->regclass_end(); RCI != E; ++RCI) {
3317     MVT::ValueType ThisVT = MVT::Other;
3318
3319     const TargetRegisterClass *RC = *RCI;
3320     // If none of the the value types for this register class are valid, we
3321     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
3322     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
3323          I != E; ++I) {
3324       if (TLI.isTypeLegal(*I)) {
3325         // If we have already found this register in a different register class,
3326         // choose the one with the largest VT specified.  For example, on
3327         // PowerPC, we favor f64 register classes over f32.
3328         if (FoundVT == MVT::Other ||
3329             MVT::getSizeInBits(FoundVT) < MVT::getSizeInBits(*I)) {
3330           ThisVT = *I;
3331           break;
3332         }
3333       }
3334     }
3335
3336     if (ThisVT == MVT::Other) continue;
3337
3338     // NOTE: This isn't ideal.  In particular, this might allocate the
3339     // frame pointer in functions that need it (due to them not being taken
3340     // out of allocation, because a variable sized allocation hasn't been seen
3341     // yet).  This is a slight code pessimization, but should still work.
3342     for (TargetRegisterClass::iterator I = RC->allocation_order_begin(MF),
3343          E = RC->allocation_order_end(MF); I != E; ++I)
3344       if (*I == Reg) {
3345         // We found a matching register class.  Keep looking at others in case
3346         // we find one with larger registers that this physreg is also in.
3347         FoundRC = RC;
3348         FoundVT = ThisVT;
3349         break;
3350       }
3351   }
3352   return FoundRC;
3353 }
3354
3355
3356 namespace {
3357 /// AsmOperandInfo - This contains information for each constraint that we are
3358 /// lowering.
3359 struct SDISelAsmOperandInfo : public TargetLowering::AsmOperandInfo {
3360   /// CallOperand - If this is the result output operand or a clobber
3361   /// this is null, otherwise it is the incoming operand to the CallInst.
3362   /// This gets modified as the asm is processed.
3363   SDOperand CallOperand;
3364
3365   /// AssignedRegs - If this is a register or register class operand, this
3366   /// contains the set of register corresponding to the operand.
3367   RegsForValue AssignedRegs;
3368
3369   SDISelAsmOperandInfo(const InlineAsm::ConstraintInfo &info)
3370     : TargetLowering::AsmOperandInfo(info), CallOperand(0,0) {
3371   }
3372
3373   /// MarkAllocatedRegs - Once AssignedRegs is set, mark the assigned registers
3374   /// busy in OutputRegs/InputRegs.
3375   void MarkAllocatedRegs(bool isOutReg, bool isInReg,
3376                          std::set<unsigned> &OutputRegs,
3377                          std::set<unsigned> &InputRegs,
3378                          const TargetRegisterInfo &TRI) const {
3379     if (isOutReg) {
3380       for (unsigned i = 0, e = AssignedRegs.Regs.size(); i != e; ++i)
3381         MarkRegAndAliases(AssignedRegs.Regs[i], OutputRegs, TRI);
3382     }
3383     if (isInReg) {
3384       for (unsigned i = 0, e = AssignedRegs.Regs.size(); i != e; ++i)
3385         MarkRegAndAliases(AssignedRegs.Regs[i], InputRegs, TRI);
3386     }
3387   }
3388
3389 private:
3390   /// MarkRegAndAliases - Mark the specified register and all aliases in the
3391   /// specified set.
3392   static void MarkRegAndAliases(unsigned Reg, std::set<unsigned> &Regs,
3393                                 const TargetRegisterInfo &TRI) {
3394     assert(TargetRegisterInfo::isPhysicalRegister(Reg) && "Isn't a physreg");
3395     Regs.insert(Reg);
3396     if (const unsigned *Aliases = TRI.getAliasSet(Reg))
3397       for (; *Aliases; ++Aliases)
3398         Regs.insert(*Aliases);
3399   }
3400 };
3401 } // end anon namespace.
3402
3403
3404 /// GetRegistersForValue - Assign registers (virtual or physical) for the
3405 /// specified operand.  We prefer to assign virtual registers, to allow the
3406 /// register allocator handle the assignment process.  However, if the asm uses
3407 /// features that we can't model on machineinstrs, we have SDISel do the
3408 /// allocation.  This produces generally horrible, but correct, code.
3409 ///
3410 ///   OpInfo describes the operand.
3411 ///   HasEarlyClobber is true if there are any early clobber constraints (=&r)
3412 ///     or any explicitly clobbered registers.
3413 ///   Input and OutputRegs are the set of already allocated physical registers.
3414 ///
3415 void SelectionDAGLowering::
3416 GetRegistersForValue(SDISelAsmOperandInfo &OpInfo, bool HasEarlyClobber,
3417                      std::set<unsigned> &OutputRegs,
3418                      std::set<unsigned> &InputRegs) {
3419   // Compute whether this value requires an input register, an output register,
3420   // or both.
3421   bool isOutReg = false;
3422   bool isInReg = false;
3423   switch (OpInfo.Type) {
3424   case InlineAsm::isOutput:
3425     isOutReg = true;
3426
3427     // If this is an early-clobber output, or if there is an input
3428     // constraint that matches this, we need to reserve the input register
3429     // so no other inputs allocate to it.
3430     isInReg = OpInfo.isEarlyClobber || OpInfo.hasMatchingInput;
3431     break;
3432   case InlineAsm::isInput:
3433     isInReg = true;
3434     isOutReg = false;
3435     break;
3436   case InlineAsm::isClobber:
3437     isOutReg = true;
3438     isInReg = true;
3439     break;
3440   }
3441
3442
3443   MachineFunction &MF = DAG.getMachineFunction();
3444   std::vector<unsigned> Regs;
3445
3446   // If this is a constraint for a single physreg, or a constraint for a
3447   // register class, find it.
3448   std::pair<unsigned, const TargetRegisterClass*> PhysReg =
3449     TLI.getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
3450                                      OpInfo.ConstraintVT);
3451
3452   unsigned NumRegs = 1;
3453   if (OpInfo.ConstraintVT != MVT::Other)
3454     NumRegs = TLI.getNumRegisters(OpInfo.ConstraintVT);
3455   MVT::ValueType RegVT;
3456   MVT::ValueType ValueVT = OpInfo.ConstraintVT;
3457
3458
3459   // If this is a constraint for a specific physical register, like {r17},
3460   // assign it now.
3461   if (PhysReg.first) {
3462     if (OpInfo.ConstraintVT == MVT::Other)
3463       ValueVT = *PhysReg.second->vt_begin();
3464
3465     // Get the actual register value type.  This is important, because the user
3466     // may have asked for (e.g.) the AX register in i32 type.  We need to
3467     // remember that AX is actually i16 to get the right extension.
3468     RegVT = *PhysReg.second->vt_begin();
3469
3470     // This is a explicit reference to a physical register.
3471     Regs.push_back(PhysReg.first);
3472
3473     // If this is an expanded reference, add the rest of the regs to Regs.
3474     if (NumRegs != 1) {
3475       TargetRegisterClass::iterator I = PhysReg.second->begin();
3476       TargetRegisterClass::iterator E = PhysReg.second->end();
3477       for (; *I != PhysReg.first; ++I)
3478         assert(I != E && "Didn't find reg!");
3479
3480       // Already added the first reg.
3481       --NumRegs; ++I;
3482       for (; NumRegs; --NumRegs, ++I) {
3483         assert(I != E && "Ran out of registers to allocate!");
3484         Regs.push_back(*I);
3485       }
3486     }
3487     OpInfo.AssignedRegs = RegsForValue(Regs, RegVT, ValueVT);
3488     const TargetRegisterInfo *TRI = DAG.getTarget().getRegisterInfo();
3489     OpInfo.MarkAllocatedRegs(isOutReg, isInReg, OutputRegs, InputRegs, *TRI);
3490     return;
3491   }
3492
3493   // Otherwise, if this was a reference to an LLVM register class, create vregs
3494   // for this reference.
3495   std::vector<unsigned> RegClassRegs;
3496   const TargetRegisterClass *RC = PhysReg.second;
3497   if (RC) {
3498     // If this is an early clobber or tied register, our regalloc doesn't know
3499     // how to maintain the constraint.  If it isn't, go ahead and create vreg
3500     // and let the regalloc do the right thing.
3501     if (!OpInfo.hasMatchingInput && !OpInfo.isEarlyClobber &&
3502         // If there is some other early clobber and this is an input register,
3503         // then we are forced to pre-allocate the input reg so it doesn't
3504         // conflict with the earlyclobber.
3505         !(OpInfo.Type == InlineAsm::isInput && HasEarlyClobber)) {
3506       RegVT = *PhysReg.second->vt_begin();
3507
3508       if (OpInfo.ConstraintVT == MVT::Other)
3509         ValueVT = RegVT;
3510
3511       // Create the appropriate number of virtual registers.
3512       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3513       for (; NumRegs; --NumRegs)
3514         Regs.push_back(RegInfo.createVirtualRegister(PhysReg.second));
3515
3516       OpInfo.AssignedRegs = RegsForValue(Regs, RegVT, ValueVT);
3517       return;
3518     }
3519
3520     // Otherwise, we can't allocate it.  Let the code below figure out how to
3521     // maintain these constraints.
3522     RegClassRegs.assign(PhysReg.second->begin(), PhysReg.second->end());
3523
3524   } else {
3525     // This is a reference to a register class that doesn't directly correspond
3526     // to an LLVM register class.  Allocate NumRegs consecutive, available,
3527     // registers from the class.
3528     RegClassRegs = TLI.getRegClassForInlineAsmConstraint(OpInfo.ConstraintCode,
3529                                                          OpInfo.ConstraintVT);
3530   }
3531
3532   const TargetRegisterInfo *TRI = DAG.getTarget().getRegisterInfo();
3533   unsigned NumAllocated = 0;
3534   for (unsigned i = 0, e = RegClassRegs.size(); i != e; ++i) {
3535     unsigned Reg = RegClassRegs[i];
3536     // See if this register is available.
3537     if ((isOutReg && OutputRegs.count(Reg)) ||   // Already used.
3538         (isInReg  && InputRegs.count(Reg))) {    // Already used.
3539       // Make sure we find consecutive registers.
3540       NumAllocated = 0;
3541       continue;
3542     }
3543
3544     // Check to see if this register is allocatable (i.e. don't give out the
3545     // stack pointer).
3546     if (RC == 0) {
3547       RC = isAllocatableRegister(Reg, MF, TLI, TRI);
3548       if (!RC) {        // Couldn't allocate this register.
3549         // Reset NumAllocated to make sure we return consecutive registers.
3550         NumAllocated = 0;
3551         continue;
3552       }
3553     }
3554
3555     // Okay, this register is good, we can use it.
3556     ++NumAllocated;
3557
3558     // If we allocated enough consecutive registers, succeed.
3559     if (NumAllocated == NumRegs) {
3560       unsigned RegStart = (i-NumAllocated)+1;
3561       unsigned RegEnd   = i+1;
3562       // Mark all of the allocated registers used.
3563       for (unsigned i = RegStart; i != RegEnd; ++i)
3564         Regs.push_back(RegClassRegs[i]);
3565
3566       OpInfo.AssignedRegs = RegsForValue(Regs, *RC->vt_begin(),
3567                                          OpInfo.ConstraintVT);
3568       OpInfo.MarkAllocatedRegs(isOutReg, isInReg, OutputRegs, InputRegs, *TRI);
3569       return;
3570     }
3571   }
3572
3573   // Otherwise, we couldn't allocate enough registers for this.
3574   return;
3575 }
3576
3577
3578 /// visitInlineAsm - Handle a call to an InlineAsm object.
3579 ///
3580 void SelectionDAGLowering::visitInlineAsm(CallSite CS) {
3581   InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
3582
3583   /// ConstraintOperands - Information about all of the constraints.
3584   std::vector<SDISelAsmOperandInfo> ConstraintOperands;
3585
3586   SDOperand Chain = getRoot();
3587   SDOperand Flag;
3588
3589   std::set<unsigned> OutputRegs, InputRegs;
3590
3591   // Do a prepass over the constraints, canonicalizing them, and building up the
3592   // ConstraintOperands list.
3593   std::vector<InlineAsm::ConstraintInfo>
3594     ConstraintInfos = IA->ParseConstraints();
3595
3596   // SawEarlyClobber - Keep track of whether we saw an earlyclobber output
3597   // constraint.  If so, we can't let the register allocator allocate any input
3598   // registers, because it will not know to avoid the earlyclobbered output reg.
3599   bool SawEarlyClobber = false;
3600
3601   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
3602   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
3603     ConstraintOperands.push_back(SDISelAsmOperandInfo(ConstraintInfos[i]));
3604     SDISelAsmOperandInfo &OpInfo = ConstraintOperands.back();
3605
3606     MVT::ValueType OpVT = MVT::Other;
3607
3608     // Compute the value type for each operand.
3609     switch (OpInfo.Type) {
3610     case InlineAsm::isOutput:
3611       if (!OpInfo.isIndirect) {
3612         // The return value of the call is this value.  As such, there is no
3613         // corresponding argument.
3614         assert(CS.getType() != Type::VoidTy && "Bad inline asm!");
3615         OpVT = TLI.getValueType(CS.getType());
3616       } else {
3617         OpInfo.CallOperandVal = CS.getArgument(ArgNo++);
3618       }
3619       break;
3620     case InlineAsm::isInput:
3621       OpInfo.CallOperandVal = CS.getArgument(ArgNo++);
3622       break;
3623     case InlineAsm::isClobber:
3624       // Nothing to do.
3625       break;
3626     }
3627
3628     // If this is an input or an indirect output, process the call argument.
3629     // BasicBlocks are labels, currently appearing only in asm's.
3630     if (OpInfo.CallOperandVal) {
3631       if (isa<BasicBlock>(OpInfo.CallOperandVal))
3632         OpInfo.CallOperand =
3633           DAG.getBasicBlock(FuncInfo.MBBMap[cast<BasicBlock>(
3634                                                  OpInfo.CallOperandVal)]);
3635       else {
3636         OpInfo.CallOperand = getValue(OpInfo.CallOperandVal);
3637         const Type *OpTy = OpInfo.CallOperandVal->getType();
3638         // If this is an indirect operand, the operand is a pointer to the
3639         // accessed type.
3640         if (OpInfo.isIndirect)
3641           OpTy = cast<PointerType>(OpTy)->getElementType();
3642
3643         // If OpTy is not a first-class value, it may be a struct/union that we
3644         // can tile with integers.
3645         if (!OpTy->isFirstClassType() && OpTy->isSized()) {
3646           unsigned BitSize = TD->getTypeSizeInBits(OpTy);
3647           switch (BitSize) {
3648           default: break;
3649           case 1:
3650           case 8:
3651           case 16:
3652           case 32:
3653           case 64:
3654             OpTy = IntegerType::get(BitSize);
3655             break;
3656           }
3657         }
3658
3659         OpVT = TLI.getValueType(OpTy, true);
3660       }
3661     }
3662
3663     OpInfo.ConstraintVT = OpVT;
3664
3665     // Compute the constraint code and ConstraintType to use.
3666     OpInfo.ComputeConstraintToUse(TLI);
3667
3668     // Keep track of whether we see an earlyclobber.
3669     SawEarlyClobber |= OpInfo.isEarlyClobber;
3670
3671     // If we see a clobber of a register, it is an early clobber.
3672     if (!SawEarlyClobber &&
3673         OpInfo.Type == InlineAsm::isClobber &&
3674         OpInfo.ConstraintType == TargetLowering::C_Register) {
3675       // Note that we want to ignore things that we don't trick here, like
3676       // dirflag, fpsr, flags, etc.
3677       std::pair<unsigned, const TargetRegisterClass*> PhysReg =
3678         TLI.getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
3679                                          OpInfo.ConstraintVT);
3680       if (PhysReg.first || PhysReg.second) {
3681         // This is a register we know of.
3682         SawEarlyClobber = true;
3683       }
3684     }
3685
3686     // If this is a memory input, and if the operand is not indirect, do what we
3687     // need to to provide an address for the memory input.
3688     if (OpInfo.ConstraintType == TargetLowering::C_Memory &&
3689         !OpInfo.isIndirect) {
3690       assert(OpInfo.Type == InlineAsm::isInput &&
3691              "Can only indirectify direct input operands!");
3692
3693       // Memory operands really want the address of the value.  If we don't have
3694       // an indirect input, put it in the constpool if we can, otherwise spill
3695       // it to a stack slot.
3696
3697       // If the operand is a float, integer, or vector constant, spill to a
3698       // constant pool entry to get its address.
3699       Value *OpVal = OpInfo.CallOperandVal;
3700       if (isa<ConstantFP>(OpVal) || isa<ConstantInt>(OpVal) ||
3701           isa<ConstantVector>(OpVal)) {
3702         OpInfo.CallOperand = DAG.getConstantPool(cast<Constant>(OpVal),
3703                                                  TLI.getPointerTy());
3704       } else {
3705         // Otherwise, create a stack slot and emit a store to it before the
3706         // asm.
3707         const Type *Ty = OpVal->getType();
3708         uint64_t TySize = TLI.getTargetData()->getABITypeSize(Ty);
3709         unsigned Align  = TLI.getTargetData()->getPrefTypeAlignment(Ty);
3710         MachineFunction &MF = DAG.getMachineFunction();
3711         int SSFI = MF.getFrameInfo()->CreateStackObject(TySize, Align);
3712         SDOperand StackSlot = DAG.getFrameIndex(SSFI, TLI.getPointerTy());
3713         Chain = DAG.getStore(Chain, OpInfo.CallOperand, StackSlot, NULL, 0);
3714         OpInfo.CallOperand = StackSlot;
3715       }
3716
3717       // There is no longer a Value* corresponding to this operand.
3718       OpInfo.CallOperandVal = 0;
3719       // It is now an indirect operand.
3720       OpInfo.isIndirect = true;
3721     }
3722
3723     // If this constraint is for a specific register, allocate it before
3724     // anything else.
3725     if (OpInfo.ConstraintType == TargetLowering::C_Register)
3726       GetRegistersForValue(OpInfo, SawEarlyClobber, OutputRegs, InputRegs);
3727   }
3728   ConstraintInfos.clear();
3729
3730
3731   // Second pass - Loop over all of the operands, assigning virtual or physregs
3732   // to registerclass operands.
3733   for (unsigned i = 0, e = ConstraintOperands.size(); i != e; ++i) {
3734     SDISelAsmOperandInfo &OpInfo = ConstraintOperands[i];
3735
3736     // C_Register operands have already been allocated, Other/Memory don't need
3737     // to be.
3738     if (OpInfo.ConstraintType == TargetLowering::C_RegisterClass)
3739       GetRegistersForValue(OpInfo, SawEarlyClobber, OutputRegs, InputRegs);
3740   }
3741
3742   // AsmNodeOperands - The operands for the ISD::INLINEASM node.
3743   std::vector<SDOperand> AsmNodeOperands;
3744   AsmNodeOperands.push_back(SDOperand());  // reserve space for input chain
3745   AsmNodeOperands.push_back(
3746           DAG.getTargetExternalSymbol(IA->getAsmString().c_str(), MVT::Other));
3747
3748
3749   // Loop over all of the inputs, copying the operand values into the
3750   // appropriate registers and processing the output regs.
3751   RegsForValue RetValRegs;
3752
3753   // IndirectStoresToEmit - The set of stores to emit after the inline asm node.
3754   std::vector<std::pair<RegsForValue, Value*> > IndirectStoresToEmit;
3755
3756   for (unsigned i = 0, e = ConstraintOperands.size(); i != e; ++i) {
3757     SDISelAsmOperandInfo &OpInfo = ConstraintOperands[i];
3758
3759     switch (OpInfo.Type) {
3760     case InlineAsm::isOutput: {
3761       if (OpInfo.ConstraintType != TargetLowering::C_RegisterClass &&
3762           OpInfo.ConstraintType != TargetLowering::C_Register) {
3763         // Memory output, or 'other' output (e.g. 'X' constraint).
3764         assert(OpInfo.isIndirect && "Memory output must be indirect operand");
3765
3766         // Add information to the INLINEASM node to know about this output.
3767         unsigned ResOpType = 4/*MEM*/ | (1 << 3);
3768         AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3769                                                         TLI.getPointerTy()));
3770         AsmNodeOperands.push_back(OpInfo.CallOperand);
3771         break;
3772       }
3773
3774       // Otherwise, this is a register or register class output.
3775
3776       // Copy the output from the appropriate register.  Find a register that
3777       // we can use.
3778       if (OpInfo.AssignedRegs.Regs.empty()) {
3779         cerr << "Couldn't allocate output reg for contraint '"
3780              << OpInfo.ConstraintCode << "'!\n";
3781         exit(1);
3782       }
3783
3784       if (!OpInfo.isIndirect) {
3785         // This is the result value of the call.
3786         assert(RetValRegs.Regs.empty() &&
3787                "Cannot have multiple output constraints yet!");
3788         assert(CS.getType() != Type::VoidTy && "Bad inline asm!");
3789         RetValRegs = OpInfo.AssignedRegs;
3790       } else {
3791         IndirectStoresToEmit.push_back(std::make_pair(OpInfo.AssignedRegs,
3792                                                       OpInfo.CallOperandVal));
3793       }
3794
3795       // Add information to the INLINEASM node to know that this register is
3796       // set.
3797       OpInfo.AssignedRegs.AddInlineAsmOperands(2 /*REGDEF*/, DAG,
3798                                                AsmNodeOperands);
3799       break;
3800     }
3801     case InlineAsm::isInput: {
3802       SDOperand InOperandVal = OpInfo.CallOperand;
3803
3804       if (isdigit(OpInfo.ConstraintCode[0])) {    // Matching constraint?
3805         // If this is required to match an output register we have already set,
3806         // just use its register.
3807         unsigned OperandNo = atoi(OpInfo.ConstraintCode.c_str());
3808
3809         // Scan until we find the definition we already emitted of this operand.
3810         // When we find it, create a RegsForValue operand.
3811         unsigned CurOp = 2;  // The first operand.
3812         for (; OperandNo; --OperandNo) {
3813           // Advance to the next operand.
3814           unsigned NumOps =
3815             cast<ConstantSDNode>(AsmNodeOperands[CurOp])->getValue();
3816           assert(((NumOps & 7) == 2 /*REGDEF*/ ||
3817                   (NumOps & 7) == 4 /*MEM*/) &&
3818                  "Skipped past definitions?");
3819           CurOp += (NumOps>>3)+1;
3820         }
3821
3822         unsigned NumOps =
3823           cast<ConstantSDNode>(AsmNodeOperands[CurOp])->getValue();
3824         if ((NumOps & 7) == 2 /*REGDEF*/) {
3825           // Add NumOps>>3 registers to MatchedRegs.
3826           RegsForValue MatchedRegs;
3827           MatchedRegs.ValueVT = InOperandVal.getValueType();
3828           MatchedRegs.RegVT   = AsmNodeOperands[CurOp+1].getValueType();
3829           for (unsigned i = 0, e = NumOps>>3; i != e; ++i) {
3830             unsigned Reg =
3831               cast<RegisterSDNode>(AsmNodeOperands[++CurOp])->getReg();
3832             MatchedRegs.Regs.push_back(Reg);
3833           }
3834
3835           // Use the produced MatchedRegs object to
3836           MatchedRegs.getCopyToRegs(InOperandVal, DAG, Chain, &Flag);
3837           MatchedRegs.AddInlineAsmOperands(1 /*REGUSE*/, DAG, AsmNodeOperands);
3838           break;
3839         } else {
3840           assert((NumOps & 7) == 4/*MEM*/ && "Unknown matching constraint!");
3841           assert((NumOps >> 3) == 1 && "Unexpected number of operands");
3842           // Add information to the INLINEASM node to know about this input.
3843           unsigned ResOpType = 4/*MEM*/ | (1 << 3);
3844           AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3845                                                           TLI.getPointerTy()));
3846           AsmNodeOperands.push_back(AsmNodeOperands[CurOp+1]);
3847           break;
3848         }
3849       }
3850
3851       if (OpInfo.ConstraintType == TargetLowering::C_Other) {
3852         assert(!OpInfo.isIndirect &&
3853                "Don't know how to handle indirect other inputs yet!");
3854
3855         std::vector<SDOperand> Ops;
3856         TLI.LowerAsmOperandForConstraint(InOperandVal, OpInfo.ConstraintCode[0],
3857                                          Ops, DAG);
3858         if (Ops.empty()) {
3859           cerr << "Invalid operand for inline asm constraint '"
3860                << OpInfo.ConstraintCode << "'!\n";
3861           exit(1);
3862         }
3863
3864         // Add information to the INLINEASM node to know about this input.
3865         unsigned ResOpType = 3 /*IMM*/ | (Ops.size() << 3);
3866         AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3867                                                         TLI.getPointerTy()));
3868         AsmNodeOperands.insert(AsmNodeOperands.end(), Ops.begin(), Ops.end());
3869         break;
3870       } else if (OpInfo.ConstraintType == TargetLowering::C_Memory) {
3871         assert(OpInfo.isIndirect && "Operand must be indirect to be a mem!");
3872         assert(InOperandVal.getValueType() == TLI.getPointerTy() &&
3873                "Memory operands expect pointer values");
3874
3875         // Add information to the INLINEASM node to know about this input.
3876         unsigned ResOpType = 4/*MEM*/ | (1 << 3);
3877         AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3878                                                         TLI.getPointerTy()));
3879         AsmNodeOperands.push_back(InOperandVal);
3880         break;
3881       }
3882
3883       assert((OpInfo.ConstraintType == TargetLowering::C_RegisterClass ||
3884               OpInfo.ConstraintType == TargetLowering::C_Register) &&
3885              "Unknown constraint type!");
3886       assert(!OpInfo.isIndirect &&
3887              "Don't know how to handle indirect register inputs yet!");
3888
3889       // Copy the input into the appropriate registers.
3890       assert(!OpInfo.AssignedRegs.Regs.empty() &&
3891              "Couldn't allocate input reg!");
3892
3893       OpInfo.AssignedRegs.getCopyToRegs(InOperandVal, DAG, Chain, &Flag);
3894
3895       OpInfo.AssignedRegs.AddInlineAsmOperands(1/*REGUSE*/, DAG,
3896                                                AsmNodeOperands);
3897       break;
3898     }
3899     case InlineAsm::isClobber: {
3900       // Add the clobbered value to the operand list, so that the register
3901       // allocator is aware that the physreg got clobbered.
3902       if (!OpInfo.AssignedRegs.Regs.empty())
3903         OpInfo.AssignedRegs.AddInlineAsmOperands(2/*REGDEF*/, DAG,
3904                                                  AsmNodeOperands);
3905       break;
3906     }
3907     }
3908   }
3909
3910   // Finish up input operands.
3911   AsmNodeOperands[0] = Chain;
3912   if (Flag.Val) AsmNodeOperands.push_back(Flag);
3913
3914   Chain = DAG.getNode(ISD::INLINEASM,
3915                       DAG.getNodeValueTypes(MVT::Other, MVT::Flag), 2,
3916                       &AsmNodeOperands[0], AsmNodeOperands.size());
3917   Flag = Chain.getValue(1);
3918
3919   // If this asm returns a register value, copy the result from that register
3920   // and set it as the value of the call.
3921   if (!RetValRegs.Regs.empty()) {
3922     SDOperand Val = RetValRegs.getCopyFromRegs(DAG, Chain, &Flag);
3923
3924     // If the result of the inline asm is a vector, it may have the wrong
3925     // width/num elts.  Make sure to convert it to the right type with
3926     // bit_convert.
3927     if (MVT::isVector(Val.getValueType())) {
3928       const VectorType *VTy = cast<VectorType>(CS.getType());
3929       MVT::ValueType DesiredVT = TLI.getValueType(VTy);
3930
3931       Val = DAG.getNode(ISD::BIT_CONVERT, DesiredVT, Val);
3932     }
3933
3934     setValue(CS.getInstruction(), Val);
3935   }
3936
3937   std::vector<std::pair<SDOperand, Value*> > StoresToEmit;
3938
3939   // Process indirect outputs, first output all of the flagged copies out of
3940   // physregs.
3941   for (unsigned i = 0, e = IndirectStoresToEmit.size(); i != e; ++i) {
3942     RegsForValue &OutRegs = IndirectStoresToEmit[i].first;
3943     Value *Ptr = IndirectStoresToEmit[i].second;
3944     SDOperand OutVal = OutRegs.getCopyFromRegs(DAG, Chain, &Flag);
3945     StoresToEmit.push_back(std::make_pair(OutVal, Ptr));
3946   }
3947
3948   // Emit the non-flagged stores from the physregs.
3949   SmallVector<SDOperand, 8> OutChains;
3950   for (unsigned i = 0, e = StoresToEmit.size(); i != e; ++i)
3951     OutChains.push_back(DAG.getStore(Chain, StoresToEmit[i].first,
3952                                     getValue(StoresToEmit[i].second),
3953                                     StoresToEmit[i].second, 0));
3954   if (!OutChains.empty())
3955     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
3956                         &OutChains[0], OutChains.size());
3957   DAG.setRoot(Chain);
3958 }
3959
3960
3961 void SelectionDAGLowering::visitMalloc(MallocInst &I) {
3962   SDOperand Src = getValue(I.getOperand(0));
3963
3964   MVT::ValueType IntPtr = TLI.getPointerTy();
3965
3966   if (IntPtr < Src.getValueType())
3967     Src = DAG.getNode(ISD::TRUNCATE, IntPtr, Src);
3968   else if (IntPtr > Src.getValueType())
3969     Src = DAG.getNode(ISD::ZERO_EXTEND, IntPtr, Src);
3970
3971   // Scale the source by the type size.
3972   uint64_t ElementSize = TD->getABITypeSize(I.getType()->getElementType());
3973   Src = DAG.getNode(ISD::MUL, Src.getValueType(),
3974                     Src, DAG.getIntPtrConstant(ElementSize));
3975
3976   TargetLowering::ArgListTy Args;
3977   TargetLowering::ArgListEntry Entry;
3978   Entry.Node = Src;
3979   Entry.Ty = TLI.getTargetData()->getIntPtrType();
3980   Args.push_back(Entry);
3981
3982   std::pair<SDOperand,SDOperand> Result =
3983     TLI.LowerCallTo(getRoot(), I.getType(), false, false, false, CallingConv::C,
3984                     true, DAG.getExternalSymbol("malloc", IntPtr), Args, DAG);
3985   setValue(&I, Result.first);  // Pointers always fit in registers
3986   DAG.setRoot(Result.second);
3987 }
3988
3989 void SelectionDAGLowering::visitFree(FreeInst &I) {
3990   TargetLowering::ArgListTy Args;
3991   TargetLowering::ArgListEntry Entry;
3992   Entry.Node = getValue(I.getOperand(0));
3993   Entry.Ty = TLI.getTargetData()->getIntPtrType();
3994   Args.push_back(Entry);
3995   MVT::ValueType IntPtr = TLI.getPointerTy();
3996   std::pair<SDOperand,SDOperand> Result =
3997     TLI.LowerCallTo(getRoot(), Type::VoidTy, false, false, false,
3998                     CallingConv::C, true,
3999                     DAG.getExternalSymbol("free", IntPtr), Args, DAG);
4000   DAG.setRoot(Result.second);
4001 }
4002
4003 // EmitInstrWithCustomInserter - This method should be implemented by targets
4004 // that mark instructions with the 'usesCustomDAGSchedInserter' flag.  These
4005 // instructions are special in various ways, which require special support to
4006 // insert.  The specified MachineInstr is created but not inserted into any
4007 // basic blocks, and the scheduler passes ownership of it to this method.
4008 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4009                                                        MachineBasicBlock *MBB) {
4010   cerr << "If a target marks an instruction with "
4011        << "'usesCustomDAGSchedInserter', it must implement "
4012        << "TargetLowering::EmitInstrWithCustomInserter!\n";
4013   abort();
4014   return 0;
4015 }
4016
4017 void SelectionDAGLowering::visitVAStart(CallInst &I) {
4018   DAG.setRoot(DAG.getNode(ISD::VASTART, MVT::Other, getRoot(),
4019                           getValue(I.getOperand(1)),
4020                           DAG.getSrcValue(I.getOperand(1))));
4021 }
4022
4023 void SelectionDAGLowering::visitVAArg(VAArgInst &I) {
4024   SDOperand V = DAG.getVAArg(TLI.getValueType(I.getType()), getRoot(),
4025                              getValue(I.getOperand(0)),
4026                              DAG.getSrcValue(I.getOperand(0)));
4027   setValue(&I, V);
4028   DAG.setRoot(V.getValue(1));
4029 }
4030
4031 void SelectionDAGLowering::visitVAEnd(CallInst &I) {
4032   DAG.setRoot(DAG.getNode(ISD::VAEND, MVT::Other, getRoot(),
4033                           getValue(I.getOperand(1)),
4034                           DAG.getSrcValue(I.getOperand(1))));
4035 }
4036
4037 void SelectionDAGLowering::visitVACopy(CallInst &I) {
4038   DAG.setRoot(DAG.getNode(ISD::VACOPY, MVT::Other, getRoot(),
4039                           getValue(I.getOperand(1)),
4040                           getValue(I.getOperand(2)),
4041                           DAG.getSrcValue(I.getOperand(1)),
4042                           DAG.getSrcValue(I.getOperand(2))));
4043 }
4044
4045 /// TargetLowering::LowerArguments - This is the default LowerArguments
4046 /// implementation, which just inserts a FORMAL_ARGUMENTS node.  FIXME: When all
4047 /// targets are migrated to using FORMAL_ARGUMENTS, this hook should be
4048 /// integrated into SDISel.
4049 std::vector<SDOperand>
4050 TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
4051   // Add CC# and isVararg as operands to the FORMAL_ARGUMENTS node.
4052   std::vector<SDOperand> Ops;
4053   Ops.push_back(DAG.getRoot());
4054   Ops.push_back(DAG.getConstant(F.getCallingConv(), getPointerTy()));
4055   Ops.push_back(DAG.getConstant(F.isVarArg(), getPointerTy()));
4056
4057   // Add one result value for each formal argument.
4058   std::vector<MVT::ValueType> RetVals;
4059   unsigned j = 1;
4060   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end();
4061        I != E; ++I, ++j) {
4062     MVT::ValueType VT = getValueType(I->getType());
4063     unsigned Flags = ISD::ParamFlags::NoFlagSet;
4064     unsigned OriginalAlignment =
4065       getTargetData()->getABITypeAlignment(I->getType());
4066
4067     // FIXME: Distinguish between a formal with no [sz]ext attribute from one
4068     // that is zero extended!
4069     if (F.paramHasAttr(j, ParamAttr::ZExt))
4070       Flags &= ~(ISD::ParamFlags::SExt);
4071     if (F.paramHasAttr(j, ParamAttr::SExt))
4072       Flags |= ISD::ParamFlags::SExt;
4073     if (F.paramHasAttr(j, ParamAttr::InReg))
4074       Flags |= ISD::ParamFlags::InReg;
4075     if (F.paramHasAttr(j, ParamAttr::StructRet))
4076       Flags |= ISD::ParamFlags::StructReturn;
4077     if (F.paramHasAttr(j, ParamAttr::ByVal)) {
4078       Flags |= ISD::ParamFlags::ByVal;
4079       const PointerType *Ty = cast<PointerType>(I->getType());
4080       const Type *ElementTy = Ty->getElementType();
4081       unsigned FrameAlign = Log2_32(getByValTypeAlignment(ElementTy));
4082       unsigned FrameSize  = getTargetData()->getABITypeSize(ElementTy);
4083       // For ByVal, alignment should be passed from FE.  BE will guess if
4084       // this info is not there but there are cases it cannot get right.
4085       if (F.getParamAlignment(j))
4086         FrameAlign = Log2_32(F.getParamAlignment(j));
4087       Flags |= (FrameAlign << ISD::ParamFlags::ByValAlignOffs);
4088       Flags |= (FrameSize  << ISD::ParamFlags::ByValSizeOffs);
4089     }
4090     if (F.paramHasAttr(j, ParamAttr::Nest))
4091       Flags |= ISD::ParamFlags::Nest;
4092     Flags |= (OriginalAlignment << ISD::ParamFlags::OrigAlignmentOffs);
4093
4094     MVT::ValueType RegisterVT = getRegisterType(VT);
4095     unsigned NumRegs = getNumRegisters(VT);
4096     for (unsigned i = 0; i != NumRegs; ++i) {
4097       RetVals.push_back(RegisterVT);
4098       // if it isn't first piece, alignment must be 1
4099       if (i > 0)
4100         Flags = (Flags & (~ISD::ParamFlags::OrigAlignment)) |
4101           (1 << ISD::ParamFlags::OrigAlignmentOffs);
4102       Ops.push_back(DAG.getConstant(Flags, MVT::i32));
4103     }
4104   }
4105
4106   RetVals.push_back(MVT::Other);
4107
4108   // Create the node.
4109   SDNode *Result = DAG.getNode(ISD::FORMAL_ARGUMENTS,
4110                                DAG.getVTList(&RetVals[0], RetVals.size()),
4111                                &Ops[0], Ops.size()).Val;
4112
4113   // Prelower FORMAL_ARGUMENTS.  This isn't required for functionality, but
4114   // allows exposing the loads that may be part of the argument access to the
4115   // first DAGCombiner pass.
4116   SDOperand TmpRes = LowerOperation(SDOperand(Result, 0), DAG);
4117
4118   // The number of results should match up, except that the lowered one may have
4119   // an extra flag result.
4120   assert((Result->getNumValues() == TmpRes.Val->getNumValues() ||
4121           (Result->getNumValues()+1 == TmpRes.Val->getNumValues() &&
4122            TmpRes.getValue(Result->getNumValues()).getValueType() == MVT::Flag))
4123          && "Lowering produced unexpected number of results!");
4124   Result = TmpRes.Val;
4125
4126   unsigned NumArgRegs = Result->getNumValues() - 1;
4127   DAG.setRoot(SDOperand(Result, NumArgRegs));
4128
4129   // Set up the return result vector.
4130   Ops.clear();
4131   unsigned i = 0;
4132   unsigned Idx = 1;
4133   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E;
4134       ++I, ++Idx) {
4135     MVT::ValueType VT = getValueType(I->getType());
4136     MVT::ValueType PartVT = getRegisterType(VT);
4137
4138     unsigned NumParts = getNumRegisters(VT);
4139     SmallVector<SDOperand, 4> Parts(NumParts);
4140     for (unsigned j = 0; j != NumParts; ++j)
4141       Parts[j] = SDOperand(Result, i++);
4142
4143     ISD::NodeType AssertOp = ISD::DELETED_NODE;
4144     if (F.paramHasAttr(Idx, ParamAttr::SExt))
4145       AssertOp = ISD::AssertSext;
4146     else if (F.paramHasAttr(Idx, ParamAttr::ZExt))
4147       AssertOp = ISD::AssertZext;
4148
4149     Ops.push_back(getCopyFromParts(DAG, &Parts[0], NumParts, PartVT, VT,
4150                                    AssertOp, true));
4151   }
4152   assert(i == NumArgRegs && "Argument register count mismatch!");
4153   return Ops;
4154 }
4155
4156
4157 /// TargetLowering::LowerCallTo - This is the default LowerCallTo
4158 /// implementation, which just inserts an ISD::CALL node, which is later custom
4159 /// lowered by the target to something concrete.  FIXME: When all targets are
4160 /// migrated to using ISD::CALL, this hook should be integrated into SDISel.
4161 std::pair<SDOperand, SDOperand>
4162 TargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
4163                             bool RetSExt, bool RetZExt, bool isVarArg,
4164                             unsigned CallingConv, bool isTailCall,
4165                             SDOperand Callee,
4166                             ArgListTy &Args, SelectionDAG &DAG) {
4167   SmallVector<SDOperand, 32> Ops;
4168   Ops.push_back(Chain);   // Op#0 - Chain
4169   Ops.push_back(DAG.getConstant(CallingConv, getPointerTy())); // Op#1 - CC
4170   Ops.push_back(DAG.getConstant(isVarArg, getPointerTy()));    // Op#2 - VarArg
4171   Ops.push_back(DAG.getConstant(isTailCall, getPointerTy()));  // Op#3 - Tail
4172   Ops.push_back(Callee);
4173
4174   // Handle all of the outgoing arguments.
4175   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
4176     MVT::ValueType VT = getValueType(Args[i].Ty);
4177     SDOperand Op = Args[i].Node;
4178     unsigned Flags = ISD::ParamFlags::NoFlagSet;
4179     unsigned OriginalAlignment =
4180       getTargetData()->getABITypeAlignment(Args[i].Ty);
4181
4182     if (Args[i].isSExt)
4183       Flags |= ISD::ParamFlags::SExt;
4184     if (Args[i].isZExt)
4185       Flags |= ISD::ParamFlags::ZExt;
4186     if (Args[i].isInReg)
4187       Flags |= ISD::ParamFlags::InReg;
4188     if (Args[i].isSRet)
4189       Flags |= ISD::ParamFlags::StructReturn;
4190     if (Args[i].isByVal) {
4191       Flags |= ISD::ParamFlags::ByVal;
4192       const PointerType *Ty = cast<PointerType>(Args[i].Ty);
4193       const Type *ElementTy = Ty->getElementType();
4194       unsigned FrameAlign = Log2_32(getByValTypeAlignment(ElementTy));
4195       unsigned FrameSize  = getTargetData()->getABITypeSize(ElementTy);
4196       // For ByVal, alignment should come from FE.  BE will guess if this
4197       // info is not there but there are cases it cannot get right.
4198       if (Args[i].Alignment)
4199         FrameAlign = Log2_32(Args[i].Alignment);
4200       Flags |= (FrameAlign << ISD::ParamFlags::ByValAlignOffs);
4201       Flags |= (FrameSize  << ISD::ParamFlags::ByValSizeOffs);
4202     }
4203     if (Args[i].isNest)
4204       Flags |= ISD::ParamFlags::Nest;
4205     Flags |= OriginalAlignment << ISD::ParamFlags::OrigAlignmentOffs;
4206
4207     MVT::ValueType PartVT = getRegisterType(VT);
4208     unsigned NumParts = getNumRegisters(VT);
4209     SmallVector<SDOperand, 4> Parts(NumParts);
4210     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
4211
4212     if (Args[i].isSExt)
4213       ExtendKind = ISD::SIGN_EXTEND;
4214     else if (Args[i].isZExt)
4215       ExtendKind = ISD::ZERO_EXTEND;
4216
4217     getCopyToParts(DAG, Op, &Parts[0], NumParts, PartVT, ExtendKind);
4218
4219     for (unsigned i = 0; i != NumParts; ++i) {
4220       // if it isn't first piece, alignment must be 1
4221       unsigned MyFlags = Flags;
4222       if (i != 0)
4223         MyFlags = (MyFlags & (~ISD::ParamFlags::OrigAlignment)) |
4224           (1 << ISD::ParamFlags::OrigAlignmentOffs);
4225
4226       Ops.push_back(Parts[i]);
4227       Ops.push_back(DAG.getConstant(MyFlags, MVT::i32));
4228     }
4229   }
4230
4231   // Figure out the result value types.
4232   MVT::ValueType VT = getValueType(RetTy);
4233   MVT::ValueType RegisterVT = getRegisterType(VT);
4234   unsigned NumRegs = getNumRegisters(VT);
4235   SmallVector<MVT::ValueType, 4> RetTys(NumRegs);
4236   for (unsigned i = 0; i != NumRegs; ++i)
4237     RetTys[i] = RegisterVT;
4238
4239   RetTys.push_back(MVT::Other);  // Always has a chain.
4240
4241   // Create the CALL node.
4242   SDOperand Res = DAG.getNode(ISD::CALL,
4243                               DAG.getVTList(&RetTys[0], NumRegs + 1),
4244                               &Ops[0], Ops.size());
4245   Chain = Res.getValue(NumRegs);
4246
4247   // Gather up the call result into a single value.
4248   if (RetTy != Type::VoidTy) {
4249     ISD::NodeType AssertOp = ISD::DELETED_NODE;
4250
4251     if (RetSExt)
4252       AssertOp = ISD::AssertSext;
4253     else if (RetZExt)
4254       AssertOp = ISD::AssertZext;
4255
4256     SmallVector<SDOperand, 4> Results(NumRegs);
4257     for (unsigned i = 0; i != NumRegs; ++i)
4258       Results[i] = Res.getValue(i);
4259     Res = getCopyFromParts(DAG, &Results[0], NumRegs, RegisterVT, VT,
4260                            AssertOp, true);
4261   }
4262
4263   return std::make_pair(Res, Chain);
4264 }
4265
4266 SDOperand TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4267   assert(0 && "LowerOperation not implemented for this target!");
4268   abort();
4269   return SDOperand();
4270 }
4271
4272 SDOperand TargetLowering::CustomPromoteOperation(SDOperand Op,
4273                                                  SelectionDAG &DAG) {
4274   assert(0 && "CustomPromoteOperation not implemented for this target!");
4275   abort();
4276   return SDOperand();
4277 }
4278
4279 /// getMemsetValue - Vectorized representation of the memset value
4280 /// operand.
4281 static SDOperand getMemsetValue(SDOperand Value, MVT::ValueType VT,
4282                                 SelectionDAG &DAG) {
4283   MVT::ValueType CurVT = VT;
4284   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Value)) {
4285     uint64_t Val   = C->getValue() & 255;
4286     unsigned Shift = 8;
4287     while (CurVT != MVT::i8) {
4288       Val = (Val << Shift) | Val;
4289       Shift <<= 1;
4290       CurVT = (MVT::ValueType)((unsigned)CurVT - 1);
4291     }
4292     return DAG.getConstant(Val, VT);
4293   } else {
4294     Value = DAG.getNode(ISD::ZERO_EXTEND, VT, Value);
4295     unsigned Shift = 8;
4296     while (CurVT != MVT::i8) {
4297       Value =
4298         DAG.getNode(ISD::OR, VT,
4299                     DAG.getNode(ISD::SHL, VT, Value,
4300                                 DAG.getConstant(Shift, MVT::i8)), Value);
4301       Shift <<= 1;
4302       CurVT = (MVT::ValueType)((unsigned)CurVT - 1);
4303     }
4304
4305     return Value;
4306   }
4307 }
4308
4309 /// getMemsetStringVal - Similar to getMemsetValue. Except this is only
4310 /// used when a memcpy is turned into a memset when the source is a constant
4311 /// string ptr.
4312 static SDOperand getMemsetStringVal(MVT::ValueType VT,
4313                                     SelectionDAG &DAG, TargetLowering &TLI,
4314                                     std::string &Str, unsigned Offset) {
4315   uint64_t Val = 0;
4316   unsigned MSB = MVT::getSizeInBits(VT) / 8;
4317   if (TLI.isLittleEndian())
4318     Offset = Offset + MSB - 1;
4319   for (unsigned i = 0; i != MSB; ++i) {
4320     Val = (Val << 8) | (unsigned char)Str[Offset];
4321     Offset += TLI.isLittleEndian() ? -1 : 1;
4322   }
4323   return DAG.getConstant(Val, VT);
4324 }
4325
4326 /// getMemBasePlusOffset - Returns base and offset node for the
4327 static SDOperand getMemBasePlusOffset(SDOperand Base, unsigned Offset,
4328                                       SelectionDAG &DAG, TargetLowering &TLI) {
4329   MVT::ValueType VT = Base.getValueType();
4330   return DAG.getNode(ISD::ADD, VT, Base, DAG.getConstant(Offset, VT));
4331 }
4332
4333 /// MeetsMaxMemopRequirement - Determines if the number of memory ops required
4334 /// to replace the memset / memcpy is below the threshold. It also returns the
4335 /// types of the sequence of  memory ops to perform memset / memcpy.
4336 static bool MeetsMaxMemopRequirement(std::vector<MVT::ValueType> &MemOps,
4337                                      unsigned Limit, uint64_t Size,
4338                                      unsigned Align, TargetLowering &TLI) {
4339   MVT::ValueType VT;
4340
4341   if (TLI.allowsUnalignedMemoryAccesses()) {
4342     VT = MVT::i64;
4343   } else {
4344     switch (Align & 7) {
4345     case 0:
4346       VT = MVT::i64;
4347       break;
4348     case 4:
4349       VT = MVT::i32;
4350       break;
4351     case 2:
4352       VT = MVT::i16;
4353       break;
4354     default:
4355       VT = MVT::i8;
4356       break;
4357     }
4358   }
4359
4360   MVT::ValueType LVT = MVT::i64;
4361   while (!TLI.isTypeLegal(LVT))
4362     LVT = (MVT::ValueType)((unsigned)LVT - 1);
4363   assert(MVT::isInteger(LVT));
4364
4365   if (VT > LVT)
4366     VT = LVT;
4367
4368   unsigned NumMemOps = 0;
4369   while (Size != 0) {
4370     unsigned VTSize = MVT::getSizeInBits(VT) / 8;
4371     while (VTSize > Size) {
4372       VT = (MVT::ValueType)((unsigned)VT - 1);
4373       VTSize >>= 1;
4374     }
4375     assert(MVT::isInteger(VT));
4376
4377     if (++NumMemOps > Limit)
4378       return false;
4379     MemOps.push_back(VT);
4380     Size -= VTSize;
4381   }
4382
4383   return true;
4384 }
4385
4386 void SelectionDAGLowering::visitMemIntrinsic(CallInst &I, unsigned Op) {
4387   SDOperand Op1 = getValue(I.getOperand(1));
4388   SDOperand Op2 = getValue(I.getOperand(2));
4389   SDOperand Op3 = getValue(I.getOperand(3));
4390   SDOperand Op4 = getValue(I.getOperand(4));
4391   unsigned Align = (unsigned)cast<ConstantSDNode>(Op4)->getValue();
4392   if (Align == 0) Align = 1;
4393
4394   // If the source and destination are known to not be aliases, we can
4395   // lower memmove as memcpy.
4396   if (Op == ISD::MEMMOVE) {
4397     uint64_t Size = -1ULL;
4398     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op3))
4399       Size = C->getValue();
4400     if (AA.alias(I.getOperand(1), Size, I.getOperand(2), Size) ==
4401         AliasAnalysis::NoAlias)
4402       Op = ISD::MEMCPY;
4403   }
4404
4405   if (ConstantSDNode *Size = dyn_cast<ConstantSDNode>(Op3)) {
4406     std::vector<MVT::ValueType> MemOps;
4407
4408     // Expand memset / memcpy to a series of load / store ops
4409     // if the size operand falls below a certain threshold.
4410     SmallVector<SDOperand, 8> OutChains;
4411     switch (Op) {
4412     default: break;  // Do nothing for now.
4413     case ISD::MEMSET: {
4414       if (MeetsMaxMemopRequirement(MemOps, TLI.getMaxStoresPerMemset(),
4415                                    Size->getValue(), Align, TLI)) {
4416         unsigned NumMemOps = MemOps.size();
4417         unsigned Offset = 0;
4418         for (unsigned i = 0; i < NumMemOps; i++) {
4419           MVT::ValueType VT = MemOps[i];
4420           unsigned VTSize = MVT::getSizeInBits(VT) / 8;
4421           SDOperand Value = getMemsetValue(Op2, VT, DAG);
4422           SDOperand Store = DAG.getStore(getRoot(), Value,
4423                                     getMemBasePlusOffset(Op1, Offset, DAG, TLI),
4424                                          I.getOperand(1), Offset);
4425           OutChains.push_back(Store);
4426           Offset += VTSize;
4427         }
4428       }
4429       break;
4430     }
4431     case ISD::MEMCPY: {
4432       if (MeetsMaxMemopRequirement(MemOps, TLI.getMaxStoresPerMemcpy(),
4433                                    Size->getValue(), Align, TLI)) {
4434         unsigned NumMemOps = MemOps.size();
4435         unsigned SrcOff = 0, DstOff = 0, SrcDelta = 0;
4436         GlobalAddressSDNode *G = NULL;
4437         std::string Str;
4438         bool CopyFromStr = false;
4439
4440         if (Op2.getOpcode() == ISD::GlobalAddress)
4441           G = cast<GlobalAddressSDNode>(Op2);
4442         else if (Op2.getOpcode() == ISD::ADD &&
4443                  Op2.getOperand(0).getOpcode() == ISD::GlobalAddress &&
4444                  Op2.getOperand(1).getOpcode() == ISD::Constant) {
4445           G = cast<GlobalAddressSDNode>(Op2.getOperand(0));
4446           SrcDelta = cast<ConstantSDNode>(Op2.getOperand(1))->getValue();
4447         }
4448         if (G) {
4449           GlobalVariable *GV = dyn_cast<GlobalVariable>(G->getGlobal());
4450           if (GV && GV->isConstant()) {
4451             Str = GV->getStringValue(false);
4452             if (!Str.empty()) {
4453               CopyFromStr = true;
4454               SrcOff += SrcDelta;
4455             }
4456           }
4457         }
4458
4459         for (unsigned i = 0; i < NumMemOps; i++) {
4460           MVT::ValueType VT = MemOps[i];
4461           unsigned VTSize = MVT::getSizeInBits(VT) / 8;
4462           SDOperand Value, Chain, Store;
4463
4464           if (CopyFromStr) {
4465             Value = getMemsetStringVal(VT, DAG, TLI, Str, SrcOff);
4466             Chain = getRoot();
4467             Store =
4468               DAG.getStore(Chain, Value,
4469                            getMemBasePlusOffset(Op1, DstOff, DAG, TLI),
4470                            I.getOperand(1), DstOff);
4471           } else {
4472             Value = DAG.getLoad(VT, getRoot(),
4473                                 getMemBasePlusOffset(Op2, SrcOff, DAG, TLI),
4474                                 I.getOperand(2), SrcOff, false, Align);
4475             Chain = Value.getValue(1);
4476             Store =
4477               DAG.getStore(Chain, Value,
4478                            getMemBasePlusOffset(Op1, DstOff, DAG, TLI),
4479                            I.getOperand(1), DstOff, false, Align);
4480           }
4481           OutChains.push_back(Store);
4482           SrcOff += VTSize;
4483           DstOff += VTSize;
4484         }
4485       }
4486       break;
4487     }
4488     }
4489
4490     if (!OutChains.empty()) {
4491       DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
4492                   &OutChains[0], OutChains.size()));
4493       return;
4494     }
4495   }
4496
4497   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i1);
4498   SDOperand Node;
4499   switch(Op) {
4500     default:
4501       assert(0 && "Unknown Op");
4502     case ISD::MEMCPY:
4503       Node = DAG.getMemcpy(getRoot(), Op1, Op2, Op3, Op4, AlwaysInline);
4504       break;
4505     case ISD::MEMMOVE:
4506       Node = DAG.getMemmove(getRoot(), Op1, Op2, Op3, Op4, AlwaysInline);
4507       break;
4508     case ISD::MEMSET:
4509       Node = DAG.getMemset(getRoot(), Op1, Op2, Op3, Op4, AlwaysInline);
4510       break;
4511   }
4512   DAG.setRoot(Node);
4513 }
4514
4515 //===----------------------------------------------------------------------===//
4516 // SelectionDAGISel code
4517 //===----------------------------------------------------------------------===//
4518
4519 unsigned SelectionDAGISel::MakeReg(MVT::ValueType VT) {
4520   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
4521 }
4522
4523 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
4524   AU.addRequired<AliasAnalysis>();
4525   AU.addRequired<CollectorModuleMetadata>();
4526   AU.setPreservesAll();
4527 }
4528
4529
4530
4531 bool SelectionDAGISel::runOnFunction(Function &Fn) {
4532   // Get alias analysis for load/store combining.
4533   AA = &getAnalysis<AliasAnalysis>();
4534
4535   MachineFunction &MF = MachineFunction::construct(&Fn, TLI.getTargetMachine());
4536   if (MF.getFunction()->hasCollector())
4537     GCI = &getAnalysis<CollectorModuleMetadata>().get(*MF.getFunction());
4538   else
4539     GCI = 0;
4540   RegInfo = &MF.getRegInfo();
4541   DOUT << "\n\n\n=== " << Fn.getName() << "\n";
4542
4543   FunctionLoweringInfo FuncInfo(TLI, Fn, MF);
4544
4545   if (ExceptionHandling)
4546     for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
4547       if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
4548         // Mark landing pad.
4549         FuncInfo.MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
4550
4551   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
4552     SelectBasicBlock(I, MF, FuncInfo);
4553
4554   // Add function live-ins to entry block live-in set.
4555   BasicBlock *EntryBB = &Fn.getEntryBlock();
4556   BB = FuncInfo.MBBMap[EntryBB];
4557   if (!RegInfo->livein_empty())
4558     for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
4559            E = RegInfo->livein_end(); I != E; ++I)
4560       BB->addLiveIn(I->first);
4561
4562 #ifndef NDEBUG
4563   assert(FuncInfo.CatchInfoFound.size() == FuncInfo.CatchInfoLost.size() &&
4564          "Not all catch info was assigned to a landing pad!");
4565 #endif
4566
4567   return true;
4568 }
4569
4570 SDOperand SelectionDAGLowering::CopyValueToVirtualRegister(Value *V,
4571                                                            unsigned Reg) {
4572   SDOperand Op = getValue(V);
4573   assert((Op.getOpcode() != ISD::CopyFromReg ||
4574           cast<RegisterSDNode>(Op.getOperand(1))->getReg() != Reg) &&
4575          "Copy from a reg to the same reg!");
4576
4577   MVT::ValueType SrcVT = Op.getValueType();
4578   MVT::ValueType RegisterVT = TLI.getRegisterType(SrcVT);
4579   unsigned NumRegs = TLI.getNumRegisters(SrcVT);
4580   SmallVector<SDOperand, 8> Regs(NumRegs);
4581   SmallVector<SDOperand, 8> Chains(NumRegs);
4582
4583   // Copy the value by legal parts into sequential virtual registers.
4584   getCopyToParts(DAG, Op, &Regs[0], NumRegs, RegisterVT);
4585   for (unsigned i = 0; i != NumRegs; ++i)
4586     Chains[i] = DAG.getCopyToReg(getRoot(), Reg + i, Regs[i]);
4587   return DAG.getNode(ISD::TokenFactor, MVT::Other, &Chains[0], NumRegs);
4588 }
4589
4590 void SelectionDAGISel::
4591 LowerArguments(BasicBlock *LLVMBB, SelectionDAGLowering &SDL,
4592                std::vector<SDOperand> &UnorderedChains) {
4593   // If this is the entry block, emit arguments.
4594   Function &F = *LLVMBB->getParent();
4595   FunctionLoweringInfo &FuncInfo = SDL.FuncInfo;
4596   SDOperand OldRoot = SDL.DAG.getRoot();
4597   std::vector<SDOperand> Args = TLI.LowerArguments(F, SDL.DAG);
4598
4599   unsigned a = 0;
4600   for (Function::arg_iterator AI = F.arg_begin(), E = F.arg_end();
4601        AI != E; ++AI, ++a)
4602     if (!AI->use_empty()) {
4603       SDL.setValue(AI, Args[a]);
4604
4605       // If this argument is live outside of the entry block, insert a copy from
4606       // whereever we got it to the vreg that other BB's will reference it as.
4607       DenseMap<const Value*, unsigned>::iterator VMI=FuncInfo.ValueMap.find(AI);
4608       if (VMI != FuncInfo.ValueMap.end()) {
4609         SDOperand Copy = SDL.CopyValueToVirtualRegister(AI, VMI->second);
4610         UnorderedChains.push_back(Copy);
4611       }
4612     }
4613
4614   // Finally, if the target has anything special to do, allow it to do so.
4615   // FIXME: this should insert code into the DAG!
4616   EmitFunctionEntryCode(F, SDL.DAG.getMachineFunction());
4617 }
4618
4619 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
4620                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
4621   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
4622     if (isSelector(I)) {
4623       // Apply the catch info to DestBB.
4624       addCatchInfo(cast<CallInst>(*I), MMI, FLI.MBBMap[DestBB]);
4625 #ifndef NDEBUG
4626       if (!FLI.MBBMap[SrcBB]->isLandingPad())
4627         FLI.CatchInfoFound.insert(I);
4628 #endif
4629     }
4630 }
4631
4632 /// CheckDAGForTailCallsAndFixThem - This Function looks for CALL nodes in the
4633 /// DAG and fixes their tailcall attribute operand.
4634 static void CheckDAGForTailCallsAndFixThem(SelectionDAG &DAG,
4635                                            TargetLowering& TLI) {
4636   SDNode * Ret = NULL;
4637   SDOperand Terminator = DAG.getRoot();
4638
4639   // Find RET node.
4640   if (Terminator.getOpcode() == ISD::RET) {
4641     Ret = Terminator.Val;
4642   }
4643
4644   // Fix tail call attribute of CALL nodes.
4645   for (SelectionDAG::allnodes_iterator BE = DAG.allnodes_begin(),
4646          BI = prior(DAG.allnodes_end()); BI != BE; --BI) {
4647     if (BI->getOpcode() == ISD::CALL) {
4648       SDOperand OpRet(Ret, 0);
4649       SDOperand OpCall(static_cast<SDNode*>(BI), 0);
4650       bool isMarkedTailCall =
4651         cast<ConstantSDNode>(OpCall.getOperand(3))->getValue() != 0;
4652       // If CALL node has tail call attribute set to true and the call is not
4653       // eligible (no RET or the target rejects) the attribute is fixed to
4654       // false. The TargetLowering::IsEligibleForTailCallOptimization function
4655       // must correctly identify tail call optimizable calls.
4656       if (isMarkedTailCall &&
4657           (Ret==NULL ||
4658            !TLI.IsEligibleForTailCallOptimization(OpCall, OpRet, DAG))) {
4659         SmallVector<SDOperand, 32> Ops;
4660         unsigned idx=0;
4661         for(SDNode::op_iterator I =OpCall.Val->op_begin(),
4662               E=OpCall.Val->op_end(); I!=E; I++, idx++) {
4663           if (idx!=3)
4664             Ops.push_back(*I);
4665           else
4666             Ops.push_back(DAG.getConstant(false, TLI.getPointerTy()));
4667         }
4668         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
4669       }
4670     }
4671   }
4672 }
4673
4674 void SelectionDAGISel::BuildSelectionDAG(SelectionDAG &DAG, BasicBlock *LLVMBB,
4675        std::vector<std::pair<MachineInstr*, unsigned> > &PHINodesToUpdate,
4676                                          FunctionLoweringInfo &FuncInfo) {
4677   SelectionDAGLowering SDL(DAG, TLI, *AA, FuncInfo, GCI);
4678
4679   std::vector<SDOperand> UnorderedChains;
4680
4681   // Lower any arguments needed in this block if this is the entry block.
4682   if (LLVMBB == &LLVMBB->getParent()->getEntryBlock())
4683     LowerArguments(LLVMBB, SDL, UnorderedChains);
4684
4685   BB = FuncInfo.MBBMap[LLVMBB];
4686   SDL.setCurrentBasicBlock(BB);
4687
4688   MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
4689
4690   if (ExceptionHandling && MMI && BB->isLandingPad()) {
4691     // Add a label to mark the beginning of the landing pad.  Deletion of the
4692     // landing pad can thus be detected via the MachineModuleInfo.
4693     unsigned LabelID = MMI->addLandingPad(BB);
4694     DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, DAG.getEntryNode(),
4695                             DAG.getConstant(LabelID, MVT::i32),
4696                             DAG.getConstant(1, MVT::i32)));
4697
4698     // Mark exception register as live in.
4699     unsigned Reg = TLI.getExceptionAddressRegister();
4700     if (Reg) BB->addLiveIn(Reg);
4701
4702     // Mark exception selector register as live in.
4703     Reg = TLI.getExceptionSelectorRegister();
4704     if (Reg) BB->addLiveIn(Reg);
4705
4706     // FIXME: Hack around an exception handling flaw (PR1508): the personality
4707     // function and list of typeids logically belong to the invoke (or, if you
4708     // like, the basic block containing the invoke), and need to be associated
4709     // with it in the dwarf exception handling tables.  Currently however the
4710     // information is provided by an intrinsic (eh.selector) that can be moved
4711     // to unexpected places by the optimizers: if the unwind edge is critical,
4712     // then breaking it can result in the intrinsics being in the successor of
4713     // the landing pad, not the landing pad itself.  This results in exceptions
4714     // not being caught because no typeids are associated with the invoke.
4715     // This may not be the only way things can go wrong, but it is the only way
4716     // we try to work around for the moment.
4717     BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
4718
4719     if (Br && Br->isUnconditional()) { // Critical edge?
4720       BasicBlock::iterator I, E;
4721       for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
4722         if (isSelector(I))
4723           break;
4724
4725       if (I == E)
4726         // No catch info found - try to extract some from the successor.
4727         copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, FuncInfo);
4728     }
4729   }
4730
4731   // Lower all of the non-terminator instructions.
4732   for (BasicBlock::iterator I = LLVMBB->begin(), E = --LLVMBB->end();
4733        I != E; ++I)
4734     SDL.visit(*I);
4735
4736   // Ensure that all instructions which are used outside of their defining
4737   // blocks are available as virtual registers.  Invoke is handled elsewhere.
4738   for (BasicBlock::iterator I = LLVMBB->begin(), E = LLVMBB->end(); I != E;++I)
4739     if (!I->use_empty() && !isa<PHINode>(I) && !isa<InvokeInst>(I)) {
4740       DenseMap<const Value*, unsigned>::iterator VMI =FuncInfo.ValueMap.find(I);
4741       if (VMI != FuncInfo.ValueMap.end())
4742         UnorderedChains.push_back(
4743                                 SDL.CopyValueToVirtualRegister(I, VMI->second));
4744     }
4745
4746   // Handle PHI nodes in successor blocks.  Emit code into the SelectionDAG to
4747   // ensure constants are generated when needed.  Remember the virtual registers
4748   // that need to be added to the Machine PHI nodes as input.  We cannot just
4749   // directly add them, because expansion might result in multiple MBB's for one
4750   // BB.  As such, the start of the BB might correspond to a different MBB than
4751   // the end.
4752   //
4753   TerminatorInst *TI = LLVMBB->getTerminator();
4754
4755   // Emit constants only once even if used by multiple PHI nodes.
4756   std::map<Constant*, unsigned> ConstantsOut;
4757
4758   // Vector bool would be better, but vector<bool> is really slow.
4759   std::vector<unsigned char> SuccsHandled;
4760   if (TI->getNumSuccessors())
4761     SuccsHandled.resize(BB->getParent()->getNumBlockIDs());
4762
4763   // Check successor nodes' PHI nodes that expect a constant to be available
4764   // from this block.
4765   for (unsigned succ = 0, e = TI->getNumSuccessors(); succ != e; ++succ) {
4766     BasicBlock *SuccBB = TI->getSuccessor(succ);
4767     if (!isa<PHINode>(SuccBB->begin())) continue;
4768     MachineBasicBlock *SuccMBB = FuncInfo.MBBMap[SuccBB];
4769
4770     // If this terminator has multiple identical successors (common for
4771     // switches), only handle each succ once.
4772     unsigned SuccMBBNo = SuccMBB->getNumber();
4773     if (SuccsHandled[SuccMBBNo]) continue;
4774     SuccsHandled[SuccMBBNo] = true;
4775
4776     MachineBasicBlock::iterator MBBI = SuccMBB->begin();
4777     PHINode *PN;
4778
4779     // At this point we know that there is a 1-1 correspondence between LLVM PHI
4780     // nodes and Machine PHI nodes, but the incoming operands have not been
4781     // emitted yet.
4782     for (BasicBlock::iterator I = SuccBB->begin();
4783          (PN = dyn_cast<PHINode>(I)); ++I) {
4784       // Ignore dead phi's.
4785       if (PN->use_empty()) continue;
4786
4787       unsigned Reg;
4788       Value *PHIOp = PN->getIncomingValueForBlock(LLVMBB);
4789
4790       if (Constant *C = dyn_cast<Constant>(PHIOp)) {
4791         unsigned &RegOut = ConstantsOut[C];
4792         if (RegOut == 0) {
4793           RegOut = FuncInfo.CreateRegForValue(C);
4794           UnorderedChains.push_back(
4795                            SDL.CopyValueToVirtualRegister(C, RegOut));
4796         }
4797         Reg = RegOut;
4798       } else {
4799         Reg = FuncInfo.ValueMap[PHIOp];
4800         if (Reg == 0) {
4801           assert(isa<AllocaInst>(PHIOp) &&
4802                  FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(PHIOp)) &&
4803                  "Didn't codegen value into a register!??");
4804           Reg = FuncInfo.CreateRegForValue(PHIOp);
4805           UnorderedChains.push_back(
4806                            SDL.CopyValueToVirtualRegister(PHIOp, Reg));
4807         }
4808       }
4809
4810       // Remember that this register needs to added to the machine PHI node as
4811       // the input for this MBB.
4812       MVT::ValueType VT = TLI.getValueType(PN->getType());
4813       unsigned NumRegisters = TLI.getNumRegisters(VT);
4814       for (unsigned i = 0, e = NumRegisters; i != e; ++i)
4815         PHINodesToUpdate.push_back(std::make_pair(MBBI++, Reg+i));
4816     }
4817   }
4818   ConstantsOut.clear();
4819
4820   // Turn all of the unordered chains into one factored node.
4821   if (!UnorderedChains.empty()) {
4822     SDOperand Root = SDL.getRoot();
4823     if (Root.getOpcode() != ISD::EntryToken) {
4824       unsigned i = 0, e = UnorderedChains.size();
4825       for (; i != e; ++i) {
4826         assert(UnorderedChains[i].Val->getNumOperands() > 1);
4827         if (UnorderedChains[i].Val->getOperand(0) == Root)
4828           break;  // Don't add the root if we already indirectly depend on it.
4829       }
4830
4831       if (i == e)
4832         UnorderedChains.push_back(Root);
4833     }
4834     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
4835                             &UnorderedChains[0], UnorderedChains.size()));
4836   }
4837
4838   // Lower the terminator after the copies are emitted.
4839   SDL.visit(*LLVMBB->getTerminator());
4840
4841   // Copy over any CaseBlock records that may now exist due to SwitchInst
4842   // lowering, as well as any jump table information.
4843   SwitchCases.clear();
4844   SwitchCases = SDL.SwitchCases;
4845   JTCases.clear();
4846   JTCases = SDL.JTCases;
4847   BitTestCases.clear();
4848   BitTestCases = SDL.BitTestCases;
4849
4850   // Make sure the root of the DAG is up-to-date.
4851   DAG.setRoot(SDL.getRoot());
4852
4853   // Check whether calls in this block are real tail calls. Fix up CALL nodes
4854   // with correct tailcall attribute so that the target can rely on the tailcall
4855   // attribute indicating whether the call is really eligible for tail call
4856   // optimization.
4857   CheckDAGForTailCallsAndFixThem(DAG, TLI);
4858 }
4859
4860 void SelectionDAGISel::CodeGenAndEmitDAG(SelectionDAG &DAG) {
4861   DOUT << "Lowered selection DAG:\n";
4862   DEBUG(DAG.dump());
4863
4864   // Run the DAG combiner in pre-legalize mode.
4865   DAG.Combine(false, *AA);
4866
4867   DOUT << "Optimized lowered selection DAG:\n";
4868   DEBUG(DAG.dump());
4869
4870   // Second step, hack on the DAG until it only uses operations and types that
4871   // the target supports.
4872 #if 0  // Enable this some day.
4873   DAG.LegalizeTypes();
4874   // Someday even later, enable a dag combine pass here.
4875 #endif
4876   DAG.Legalize();
4877
4878   DOUT << "Legalized selection DAG:\n";
4879   DEBUG(DAG.dump());
4880
4881   // Run the DAG combiner in post-legalize mode.
4882   DAG.Combine(true, *AA);
4883
4884   DOUT << "Optimized legalized selection DAG:\n";
4885   DEBUG(DAG.dump());
4886
4887   if (ViewISelDAGs) DAG.viewGraph();
4888
4889   // Third, instruction select all of the operations to machine code, adding the
4890   // code to the MachineBasicBlock.
4891   InstructionSelectBasicBlock(DAG);
4892
4893   DOUT << "Selected machine code:\n";
4894   DEBUG(BB->dump());
4895 }
4896
4897 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB, MachineFunction &MF,
4898                                         FunctionLoweringInfo &FuncInfo) {
4899   std::vector<std::pair<MachineInstr*, unsigned> > PHINodesToUpdate;
4900   {
4901     SelectionDAG DAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
4902     CurDAG = &DAG;
4903
4904     // First step, lower LLVM code to some DAG.  This DAG may use operations and
4905     // types that are not supported by the target.
4906     BuildSelectionDAG(DAG, LLVMBB, PHINodesToUpdate, FuncInfo);
4907
4908     // Second step, emit the lowered DAG as machine code.
4909     CodeGenAndEmitDAG(DAG);
4910   }
4911
4912   DOUT << "Total amount of phi nodes to update: "
4913        << PHINodesToUpdate.size() << "\n";
4914   DEBUG(for (unsigned i = 0, e = PHINodesToUpdate.size(); i != e; ++i)
4915           DOUT << "Node " << i << " : (" << PHINodesToUpdate[i].first
4916                << ", " << PHINodesToUpdate[i].second << ")\n";);
4917
4918   // Next, now that we know what the last MBB the LLVM BB expanded is, update
4919   // PHI nodes in successors.
4920   if (SwitchCases.empty() && JTCases.empty() && BitTestCases.empty()) {
4921     for (unsigned i = 0, e = PHINodesToUpdate.size(); i != e; ++i) {
4922       MachineInstr *PHI = PHINodesToUpdate[i].first;
4923       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
4924              "This is not a machine PHI node that we are updating!");
4925       PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[i].second,
4926                                                 false));
4927       PHI->addOperand(MachineOperand::CreateMBB(BB));
4928     }
4929     return;
4930   }
4931
4932   for (unsigned i = 0, e = BitTestCases.size(); i != e; ++i) {
4933     // Lower header first, if it wasn't already lowered
4934     if (!BitTestCases[i].Emitted) {
4935       SelectionDAG HSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
4936       CurDAG = &HSDAG;
4937       SelectionDAGLowering HSDL(HSDAG, TLI, *AA, FuncInfo, GCI);
4938       // Set the current basic block to the mbb we wish to insert the code into
4939       BB = BitTestCases[i].Parent;
4940       HSDL.setCurrentBasicBlock(BB);
4941       // Emit the code
4942       HSDL.visitBitTestHeader(BitTestCases[i]);
4943       HSDAG.setRoot(HSDL.getRoot());
4944       CodeGenAndEmitDAG(HSDAG);
4945     }
4946
4947     for (unsigned j = 0, ej = BitTestCases[i].Cases.size(); j != ej; ++j) {
4948       SelectionDAG BSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
4949       CurDAG = &BSDAG;
4950       SelectionDAGLowering BSDL(BSDAG, TLI, *AA, FuncInfo, GCI);
4951       // Set the current basic block to the mbb we wish to insert the code into
4952       BB = BitTestCases[i].Cases[j].ThisBB;
4953       BSDL.setCurrentBasicBlock(BB);
4954       // Emit the code
4955       if (j+1 != ej)
4956         BSDL.visitBitTestCase(BitTestCases[i].Cases[j+1].ThisBB,
4957                               BitTestCases[i].Reg,
4958                               BitTestCases[i].Cases[j]);
4959       else
4960         BSDL.visitBitTestCase(BitTestCases[i].Default,
4961                               BitTestCases[i].Reg,
4962                               BitTestCases[i].Cases[j]);
4963
4964
4965       BSDAG.setRoot(BSDL.getRoot());
4966       CodeGenAndEmitDAG(BSDAG);
4967     }
4968
4969     // Update PHI Nodes
4970     for (unsigned pi = 0, pe = PHINodesToUpdate.size(); pi != pe; ++pi) {
4971       MachineInstr *PHI = PHINodesToUpdate[pi].first;
4972       MachineBasicBlock *PHIBB = PHI->getParent();
4973       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
4974              "This is not a machine PHI node that we are updating!");
4975       // This is "default" BB. We have two jumps to it. From "header" BB and
4976       // from last "case" BB.
4977       if (PHIBB == BitTestCases[i].Default) {
4978         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
4979                                                   false));
4980         PHI->addOperand(MachineOperand::CreateMBB(BitTestCases[i].Parent));
4981         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
4982                                                   false));
4983         PHI->addOperand(MachineOperand::CreateMBB(BitTestCases[i].Cases.
4984                                                   back().ThisBB));
4985       }
4986       // One of "cases" BB.
4987       for (unsigned j = 0, ej = BitTestCases[i].Cases.size(); j != ej; ++j) {
4988         MachineBasicBlock* cBB = BitTestCases[i].Cases[j].ThisBB;
4989         if (cBB->succ_end() !=
4990             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
4991           PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
4992                                                     false));
4993           PHI->addOperand(MachineOperand::CreateMBB(cBB));
4994         }
4995       }
4996     }
4997   }
4998
4999   // If the JumpTable record is filled in, then we need to emit a jump table.
5000   // Updating the PHI nodes is tricky in this case, since we need to determine
5001   // whether the PHI is a successor of the range check MBB or the jump table MBB
5002   for (unsigned i = 0, e = JTCases.size(); i != e; ++i) {
5003     // Lower header first, if it wasn't already lowered
5004     if (!JTCases[i].first.Emitted) {
5005       SelectionDAG HSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
5006       CurDAG = &HSDAG;
5007       SelectionDAGLowering HSDL(HSDAG, TLI, *AA, FuncInfo, GCI);
5008       // Set the current basic block to the mbb we wish to insert the code into
5009       BB = JTCases[i].first.HeaderBB;
5010       HSDL.setCurrentBasicBlock(BB);
5011       // Emit the code
5012       HSDL.visitJumpTableHeader(JTCases[i].second, JTCases[i].first);
5013       HSDAG.setRoot(HSDL.getRoot());
5014       CodeGenAndEmitDAG(HSDAG);
5015     }
5016
5017     SelectionDAG JSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
5018     CurDAG = &JSDAG;
5019     SelectionDAGLowering JSDL(JSDAG, TLI, *AA, FuncInfo, GCI);
5020     // Set the current basic block to the mbb we wish to insert the code into
5021     BB = JTCases[i].second.MBB;
5022     JSDL.setCurrentBasicBlock(BB);
5023     // Emit the code
5024     JSDL.visitJumpTable(JTCases[i].second);
5025     JSDAG.setRoot(JSDL.getRoot());
5026     CodeGenAndEmitDAG(JSDAG);
5027
5028     // Update PHI Nodes
5029     for (unsigned pi = 0, pe = PHINodesToUpdate.size(); pi != pe; ++pi) {
5030       MachineInstr *PHI = PHINodesToUpdate[pi].first;
5031       MachineBasicBlock *PHIBB = PHI->getParent();
5032       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
5033              "This is not a machine PHI node that we are updating!");
5034       // "default" BB. We can go there only from header BB.
5035       if (PHIBB == JTCases[i].second.Default) {
5036         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5037                                                   false));
5038         PHI->addOperand(MachineOperand::CreateMBB(JTCases[i].first.HeaderBB));
5039       }
5040       // JT BB. Just iterate over successors here
5041       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
5042         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5043                                                   false));
5044         PHI->addOperand(MachineOperand::CreateMBB(BB));
5045       }
5046     }
5047   }
5048
5049   // If the switch block involved a branch to one of the actual successors, we
5050   // need to update PHI nodes in that block.
5051   for (unsigned i = 0, e = PHINodesToUpdate.size(); i != e; ++i) {
5052     MachineInstr *PHI = PHINodesToUpdate[i].first;
5053     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
5054            "This is not a machine PHI node that we are updating!");
5055     if (BB->isSuccessor(PHI->getParent())) {
5056       PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[i].second,
5057                                                 false));
5058       PHI->addOperand(MachineOperand::CreateMBB(BB));
5059     }
5060   }
5061
5062   // If we generated any switch lowering information, build and codegen any
5063   // additional DAGs necessary.
5064   for (unsigned i = 0, e = SwitchCases.size(); i != e; ++i) {
5065     SelectionDAG SDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
5066     CurDAG = &SDAG;
5067     SelectionDAGLowering SDL(SDAG, TLI, *AA, FuncInfo, GCI);
5068
5069     // Set the current basic block to the mbb we wish to insert the code into
5070     BB = SwitchCases[i].ThisBB;
5071     SDL.setCurrentBasicBlock(BB);
5072
5073     // Emit the code
5074     SDL.visitSwitchCase(SwitchCases[i]);
5075     SDAG.setRoot(SDL.getRoot());
5076     CodeGenAndEmitDAG(SDAG);
5077
5078     // Handle any PHI nodes in successors of this chunk, as if we were coming
5079     // from the original BB before switch expansion.  Note that PHI nodes can
5080     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
5081     // handle them the right number of times.
5082     while ((BB = SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
5083       for (MachineBasicBlock::iterator Phi = BB->begin();
5084            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
5085         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
5086         for (unsigned pn = 0; ; ++pn) {
5087           assert(pn != PHINodesToUpdate.size() && "Didn't find PHI entry!");
5088           if (PHINodesToUpdate[pn].first == Phi) {
5089             Phi->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pn].
5090                                                       second, false));
5091             Phi->addOperand(MachineOperand::CreateMBB(SwitchCases[i].ThisBB));
5092             break;
5093           }
5094         }
5095       }
5096
5097       // Don't process RHS if same block as LHS.
5098       if (BB == SwitchCases[i].FalseBB)
5099         SwitchCases[i].FalseBB = 0;
5100
5101       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
5102       SwitchCases[i].TrueBB = SwitchCases[i].FalseBB;
5103       SwitchCases[i].FalseBB = 0;
5104     }
5105     assert(SwitchCases[i].TrueBB == 0 && SwitchCases[i].FalseBB == 0);
5106   }
5107 }
5108
5109
5110 //===----------------------------------------------------------------------===//
5111 /// ScheduleAndEmitDAG - Pick a safe ordering and emit instructions for each
5112 /// target node in the graph.
5113 void SelectionDAGISel::ScheduleAndEmitDAG(SelectionDAG &DAG) {
5114   if (ViewSchedDAGs) DAG.viewGraph();
5115
5116   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
5117
5118   if (!Ctor) {
5119     Ctor = ISHeuristic;
5120     RegisterScheduler::setDefault(Ctor);
5121   }
5122
5123   ScheduleDAG *SL = Ctor(this, &DAG, BB);
5124   BB = SL->Run();
5125
5126   if (ViewSUnitDAGs) SL->viewGraph();
5127
5128   delete SL;
5129 }
5130
5131
5132 HazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
5133   return new HazardRecognizer();
5134 }
5135
5136 //===----------------------------------------------------------------------===//
5137 // Helper functions used by the generated instruction selector.
5138 //===----------------------------------------------------------------------===//
5139 // Calls to these methods are generated by tblgen.
5140
5141 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
5142 /// the dag combiner simplified the 255, we still want to match.  RHS is the
5143 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
5144 /// specified in the .td file (e.g. 255).
5145 bool SelectionDAGISel::CheckAndMask(SDOperand LHS, ConstantSDNode *RHS,
5146                                     int64_t DesiredMaskS) const {
5147   const APInt &ActualMask = RHS->getAPIntValue();
5148   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
5149
5150   // If the actual mask exactly matches, success!
5151   if (ActualMask == DesiredMask)
5152     return true;
5153
5154   // If the actual AND mask is allowing unallowed bits, this doesn't match.
5155   if (ActualMask.intersects(~DesiredMask))
5156     return false;
5157
5158   // Otherwise, the DAG Combiner may have proven that the value coming in is
5159   // either already zero or is not demanded.  Check for known zero input bits.
5160   APInt NeededMask = DesiredMask & ~ActualMask;
5161   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
5162     return true;
5163
5164   // TODO: check to see if missing bits are just not demanded.
5165
5166   // Otherwise, this pattern doesn't match.
5167   return false;
5168 }
5169
5170 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
5171 /// the dag combiner simplified the 255, we still want to match.  RHS is the
5172 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
5173 /// specified in the .td file (e.g. 255).
5174 bool SelectionDAGISel::CheckOrMask(SDOperand LHS, ConstantSDNode *RHS,
5175                                    int64_t DesiredMaskS) const {
5176   const APInt &ActualMask = RHS->getAPIntValue();
5177   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
5178
5179   // If the actual mask exactly matches, success!
5180   if (ActualMask == DesiredMask)
5181     return true;
5182
5183   // If the actual AND mask is allowing unallowed bits, this doesn't match.
5184   if (ActualMask.intersects(~DesiredMask))
5185     return false;
5186
5187   // Otherwise, the DAG Combiner may have proven that the value coming in is
5188   // either already zero or is not demanded.  Check for known zero input bits.
5189   APInt NeededMask = DesiredMask & ~ActualMask;
5190
5191   APInt KnownZero, KnownOne;
5192   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
5193
5194   // If all the missing bits in the or are already known to be set, match!
5195   if ((NeededMask & KnownOne) == NeededMask)
5196     return true;
5197
5198   // TODO: check to see if missing bits are just not demanded.
5199
5200   // Otherwise, this pattern doesn't match.
5201   return false;
5202 }
5203
5204
5205 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
5206 /// by tblgen.  Others should not call it.
5207 void SelectionDAGISel::
5208 SelectInlineAsmMemoryOperands(std::vector<SDOperand> &Ops, SelectionDAG &DAG) {
5209   std::vector<SDOperand> InOps;
5210   std::swap(InOps, Ops);
5211
5212   Ops.push_back(InOps[0]);  // input chain.
5213   Ops.push_back(InOps[1]);  // input asm string.
5214
5215   unsigned i = 2, e = InOps.size();
5216   if (InOps[e-1].getValueType() == MVT::Flag)
5217     --e;  // Don't process a flag operand if it is here.
5218
5219   while (i != e) {
5220     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getValue();
5221     if ((Flags & 7) != 4 /*MEM*/) {
5222       // Just skip over this operand, copying the operands verbatim.
5223       Ops.insert(Ops.end(), InOps.begin()+i, InOps.begin()+i+(Flags >> 3) + 1);
5224       i += (Flags >> 3) + 1;
5225     } else {
5226       assert((Flags >> 3) == 1 && "Memory operand with multiple values?");
5227       // Otherwise, this is a memory operand.  Ask the target to select it.
5228       std::vector<SDOperand> SelOps;
5229       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps, DAG)) {
5230         cerr << "Could not match memory address.  Inline asm failure!\n";
5231         exit(1);
5232       }
5233
5234       // Add this to the output node.
5235       MVT::ValueType IntPtrTy = DAG.getTargetLoweringInfo().getPointerTy();
5236       Ops.push_back(DAG.getTargetConstant(4/*MEM*/ | (SelOps.size() << 3),
5237                                           IntPtrTy));
5238       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
5239       i += 2;
5240     }
5241   }
5242
5243   // Add the flag input back if present.
5244   if (e != InOps.size())
5245     Ops.push_back(InOps.back());
5246 }
5247
5248 char SelectionDAGISel::ID = 0;