lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "llvm/CodeGen/SelectionDAGISel.h"
  16 #include "SelectionDAGBuild.h"
  17 #include "llvm/ADT/BitVector.h"
  18 #include "llvm/Analysis/AliasAnalysis.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/InlineAsm.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/ParameterAttributes.h"
  29 #include "llvm/CodeGen/FastISel.h"
  30 #include "llvm/CodeGen/GCStrategy.h"
  31 #include "llvm/CodeGen/GCMetadata.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineFrameInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/ScheduleDAG.h"
  39 #include "llvm/CodeGen/SchedulerRegistry.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/Target/TargetRegisterInfo.h"
  42 #include "llvm/Target/TargetData.h"
  43 #include "llvm/Target/TargetFrameInfo.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Support/Compiler.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/Timer.h"
  52 #include <algorithm>
  53 using namespace llvm;
  54
  55 static cl::opt<bool>
  56 EnableValueProp("enable-value-prop", cl::Hidden);
  57 static cl::opt<bool>
  58 EnableLegalizeTypes("enable-legalize-types", cl::Hidden);
  59 static cl::opt<bool>
  60 EnableFastISel("fast-isel", cl::Hidden,
  61           cl::desc("Enable the experimental \"fast\" instruction selector"));
  62 static cl::opt<bool>
  63 EnableFastISelVerbose("fast-isel-verbose", cl::Hidden,
  64           cl::desc("Enable verbose messages in the experimental \"fast\" "
  65                    "instruction selector"));
  66 static cl::opt<bool>
  67 EnableFastISelAbort("fast-isel-abort", cl::Hidden,
  68           cl::desc("Enable abort calls when \"fast\" instruction fails"));
  69 static cl::opt<bool>
  70 SchedLiveInCopies("schedule-livein-copies",
  71                   cl::desc("Schedule copies of livein registers"),
  72                   cl::init(false));
  73
  74 #ifndef NDEBUG
  75 static cl::opt<bool>
  76 ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  77           cl::desc("Pop up a window to show dags before the first "
  78                    "dag combine pass"));
  79 static cl::opt<bool>
  80 ViewLegalizeTypesDAGs("view-legalize-types-dags", cl::Hidden,
  81           cl::desc("Pop up a window to show dags before legalize types"));
  82 static cl::opt<bool>
  83 ViewLegalizeDAGs("view-legalize-dags", cl::Hidden,
  84           cl::desc("Pop up a window to show dags before legalize"));
  85 static cl::opt<bool>
  86 ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  87           cl::desc("Pop up a window to show dags before the second "
  88                    "dag combine pass"));
  89 static cl::opt<bool>
  90 ViewISelDAGs("view-isel-dags", cl::Hidden,
  91           cl::desc("Pop up a window to show isel dags as they are selected"));
  92 static cl::opt<bool>
  93 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  94           cl::desc("Pop up a window to show sched dags as they are processed"));
  95 static cl::opt<bool>
  96 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
  97       cl::desc("Pop up a window to show SUnit dags after they are processed"));
  98 #else
  99 static const bool ViewDAGCombine1 = false,
 100                   ViewLegalizeTypesDAGs = false, ViewLegalizeDAGs = false,
 101                   ViewDAGCombine2 = false,
 102                   ViewISelDAGs = false, ViewSchedDAGs = false,
 103                   ViewSUnitDAGs = false;
 104 #endif
 105
 106 //===---------------------------------------------------------------------===//
 107 ///
 108 /// RegisterScheduler class - Track the registration of instruction schedulers.
 109 ///
 110 //===---------------------------------------------------------------------===//
 111 MachinePassRegistry RegisterScheduler::Registry;
 112
 113 //===---------------------------------------------------------------------===//
 114 ///
 115 /// ISHeuristic command line option for instruction schedulers.
 116 ///
 117 //===---------------------------------------------------------------------===//
 118 static cl::opt<RegisterScheduler::FunctionPassCtor, false,
 119                RegisterPassParser<RegisterScheduler> >
 120 ISHeuristic("pre-RA-sched",
 121             cl::init(&createDefaultScheduler),
 122             cl::desc("Instruction schedulers available (before register"
 123                      " allocation):"));
 124
 125 static RegisterScheduler
 126 defaultListDAGScheduler("default", "  Best scheduler for the target",
 127                         createDefaultScheduler);
 128
 129 namespace llvm {
 130   //===--------------------------------------------------------------------===//
 131   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 132   /// for the target.
 133   ScheduleDAG* createDefaultScheduler(SelectionDAGISel *IS,
 134                                       SelectionDAG *DAG,
 135                                       MachineBasicBlock *BB,
 136                                       bool Fast) {
 137     TargetLowering &TLI = IS->getTargetLowering();
 138
 139     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency) {
 140       return createTDListDAGScheduler(IS, DAG, BB, Fast);
 141     } else {
 142       assert(TLI.getSchedulingPreference() ==
 143            TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 144       return createBURRListDAGScheduler(IS, DAG, BB, Fast);
 145     }
 146   }
 147 }
 148
 149 // EmitInstrWithCustomInserter - This method should be implemented by targets
 150 // that mark instructions with the 'usesCustomDAGSchedInserter' flag.  These
 151 // instructions are special in various ways, which require special support to
 152 // insert.  The specified MachineInstr is created but not inserted into any
 153 // basic blocks, and the scheduler passes ownership of it to this method.
 154 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 155                                                        MachineBasicBlock *MBB) {
 156   cerr << "If a target marks an instruction with "
 157        << "'usesCustomDAGSchedInserter', it must implement "
 158        << "TargetLowering::EmitInstrWithCustomInserter!\n";
 159   abort();
 160   return 0;
 161 }
 162
 163 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 164 /// physical register has only a single copy use, then coalesced the copy
 165 /// if possible.
 166 static void EmitLiveInCopy(MachineBasicBlock *MBB,
 167                            MachineBasicBlock::iterator &InsertPos,
 168                            unsigned VirtReg, unsigned PhysReg,
 169                            const TargetRegisterClass *RC,
 170                            DenseMap<MachineInstr*, unsigned> &CopyRegMap,
 171                            const MachineRegisterInfo &MRI,
 172                            const TargetRegisterInfo &TRI,
 173                            const TargetInstrInfo &TII) {
 174   unsigned NumUses = 0;
 175   MachineInstr *UseMI = NULL;
 176   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 177          UE = MRI.use_end(); UI != UE; ++UI) {
 178     UseMI = &*UI;
 179     if (++NumUses > 1)
 180       break;
 181   }
 182
 183   // If the number of uses is not one, or the use is not a move instruction,
 184   // don't coalesce. Also, only coalesce away a virtual register to virtual
 185   // register copy.
 186   bool Coalesced = false;
 187   unsigned SrcReg, DstReg;
 188   if (NumUses == 1 &&
 189       TII.isMoveInstr(*UseMI, SrcReg, DstReg) &&
 190       TargetRegisterInfo::isVirtualRegister(DstReg)) {
 191     VirtReg = DstReg;
 192     Coalesced = true;
 193   }
 194
 195   // Now find an ideal location to insert the copy.
 196   MachineBasicBlock::iterator Pos = InsertPos;
 197   while (Pos != MBB->begin()) {
 198     MachineInstr *PrevMI = prior(Pos);
 199     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
 200     // copyRegToReg might emit multiple instructions to do a copy.
 201     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
 202     if (CopyDstReg && !TRI.regsOverlap(CopyDstReg, PhysReg))
 203       // This is what the BB looks like right now:
 204       // r1024 = mov r0
 205       // ...
 206       // r1    = mov r1024
 207       //
 208       // We want to insert "r1025 = mov r1". Inserting this copy below the
 209       // move to r1024 makes it impossible for that move to be coalesced.
 210       //
 211       // r1025 = mov r1
 212       // r1024 = mov r0
 213       // ...
 214       // r1    = mov 1024
 215       // r2    = mov 1025
 216       break; // Woot! Found a good location.
 217     --Pos;
 218   }
 219
 220   TII.copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
 221   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
 222   if (Coalesced) {
 223     if (&*InsertPos == UseMI) ++InsertPos;
 224     MBB->erase(UseMI);
 225   }
 226 }
 227
 228 /// EmitLiveInCopies - If this is the first basic block in the function,
 229 /// and if it has live ins that need to be copied into vregs, emit the
 230 /// copies into the block.
 231 static void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 232                              const MachineRegisterInfo &MRI,
 233                              const TargetRegisterInfo &TRI,
 234                              const TargetInstrInfo &TII) {
 235   if (SchedLiveInCopies) {
 236     // Emit the copies at a heuristically-determined location in the block.
 237     DenseMap<MachineInstr*, unsigned> CopyRegMap;
 238     MachineBasicBlock::iterator InsertPos = EntryMBB->begin();
 239     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 240            E = MRI.livein_end(); LI != E; ++LI)
 241       if (LI->second) {
 242         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 243         EmitLiveInCopy(EntryMBB, InsertPos, LI->second, LI->first,
 244                        RC, CopyRegMap, MRI, TRI, TII);
 245       }
 246   } else {
 247     // Emit the copies into the top of the block.
 248     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 249            E = MRI.livein_end(); LI != E; ++LI)
 250       if (LI->second) {
 251         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 252         TII.copyRegToReg(*EntryMBB, EntryMBB->begin(),
 253                          LI->second, LI->first, RC, RC);
 254       }
 255   }
 256 }
 257
 258 //===----------------------------------------------------------------------===//
 259 // SelectionDAGISel code
 260 //===----------------------------------------------------------------------===//
 261
 262 SelectionDAGISel::SelectionDAGISel(TargetLowering &tli, bool fast) :
 263   FunctionPass(&ID), TLI(tli),
 264   FuncInfo(new FunctionLoweringInfo(TLI)),
 265   CurDAG(new SelectionDAG(TLI, *FuncInfo)),
 266   SDL(new SelectionDAGLowering(*CurDAG, TLI, *FuncInfo)),
 267   GFI(),
 268   Fast(fast),
 269   DAGSize(0)
 270 {}
 271
 272 SelectionDAGISel::~SelectionDAGISel() {
 273   delete SDL;
 274   delete CurDAG;
 275   delete FuncInfo;
 276 }
 277
 278 unsigned SelectionDAGISel::MakeReg(MVT VT) {
 279   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
 280 }
 281
 282 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
 283   AU.addRequired<AliasAnalysis>();
 284   AU.addRequired<GCModuleInfo>();
 285   AU.setPreservesAll();
 286 }
 287
 288 bool SelectionDAGISel::runOnFunction(Function &Fn) {
 289   // Do some sanity-checking on the command-line options.
 290   assert((!EnableFastISelVerbose || EnableFastISel) &&
 291          "-fast-isel-verbose requires -fast-isel");
 292   assert((!EnableFastISelAbort || EnableFastISel) &&
 293          "-fast-isel-abort requires -fast-isel");
 294
 295   // Get alias analysis for load/store combining.
 296   AA = &getAnalysis<AliasAnalysis>();
 297
 298   TargetMachine &TM = TLI.getTargetMachine();
 299   MachineFunction &MF = MachineFunction::construct(&Fn, TM);
 300   const MachineRegisterInfo &MRI = MF.getRegInfo();
 301   const TargetInstrInfo &TII = *TM.getInstrInfo();
 302   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 303
 304   if (MF.getFunction()->hasGC())
 305     GFI = &getAnalysis<GCModuleInfo>().getFunctionInfo(*MF.getFunction());
 306   else
 307     GFI = 0;
 308   RegInfo = &MF.getRegInfo();
 309   DOUT << "\n\n\n=== " << Fn.getName() << "\n";
 310
 311   FuncInfo->set(Fn, MF, EnableFastISel);
 312   CurDAG->init(MF, getAnalysisToUpdate<MachineModuleInfo>());
 313   SDL->init(GFI, *AA);
 314
 315   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
 316     if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
 317       // Mark landing pad.
 318       FuncInfo->MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
 319
 320   SelectAllBasicBlocks(Fn, MF);
 321
 322   // If the first basic block in the function has live ins that need to be
 323   // copied into vregs, emit the copies into the top of the block before
 324   // emitting the code for the block.
 325   EmitLiveInCopies(MF.begin(), MRI, TRI, TII);
 326
 327   // Add function live-ins to entry block live-in set.
 328   for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
 329          E = RegInfo->livein_end(); I != E; ++I)
 330     MF.begin()->addLiveIn(I->first);
 331
 332 #ifndef NDEBUG
 333   assert(FuncInfo->CatchInfoFound.size() == FuncInfo->CatchInfoLost.size() &&
 334          "Not all catch info was assigned to a landing pad!");
 335 #endif
 336
 337   FuncInfo->clear();
 338
 339   return true;
 340 }
 341
 342 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
 343                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
 344   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
 345     if (EHSelectorInst *EHSel = dyn_cast<EHSelectorInst>(I)) {
 346       // Apply the catch info to DestBB.
 347       AddCatchInfo(*EHSel, MMI, FLI.MBBMap[DestBB]);
 348 #ifndef NDEBUG
 349       if (!FLI.MBBMap[SrcBB]->isLandingPad())
 350         FLI.CatchInfoFound.insert(EHSel);
 351 #endif
 352     }
 353 }
 354
 355 /// IsFixedFrameObjectWithPosOffset - Check if object is a fixed frame object and
 356 /// whether object offset >= 0.
 357 static bool
 358 IsFixedFrameObjectWithPosOffset(MachineFrameInfo * MFI, SDValue Op) {
 359   if (!isa<FrameIndexSDNode>(Op)) return false;
 360
 361   FrameIndexSDNode * FrameIdxNode = dyn_cast<FrameIndexSDNode>(Op);
 362   int FrameIdx =  FrameIdxNode->getIndex();
 363   return MFI->isFixedObjectIndex(FrameIdx) &&
 364     MFI->getObjectOffset(FrameIdx) >= 0;
 365 }
 366
 367 /// IsPossiblyOverwrittenArgumentOfTailCall - Check if the operand could
 368 /// possibly be overwritten when lowering the outgoing arguments in a tail
 369 /// call. Currently the implementation of this call is very conservative and
 370 /// assumes all arguments sourcing from FORMAL_ARGUMENTS or a CopyFromReg with
 371 /// virtual registers would be overwritten by direct lowering.
 372 static bool IsPossiblyOverwrittenArgumentOfTailCall(SDValue Op,
 373                                                     MachineFrameInfo * MFI) {
 374   RegisterSDNode * OpReg = NULL;
 375   if (Op.getOpcode() == ISD::FORMAL_ARGUMENTS ||
 376       (Op.getOpcode()== ISD::CopyFromReg &&
 377        (OpReg = dyn_cast<RegisterSDNode>(Op.getOperand(1))) &&
 378        (OpReg->getReg() >= TargetRegisterInfo::FirstVirtualRegister)) ||
 379       (Op.getOpcode() == ISD::LOAD &&
 380        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(1))) ||
 381       (Op.getOpcode() == ISD::MERGE_VALUES &&
 382        Op.getOperand(Op.getResNo()).getOpcode() == ISD::LOAD &&
 383        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(Op.getResNo()).
 384                                        getOperand(1))))
 385     return true;
 386   return false;
 387 }
 388
 389 /// CheckDAGForTailCallsAndFixThem - This Function looks for CALL nodes in the
 390 /// DAG and fixes their tailcall attribute operand.
 391 static void CheckDAGForTailCallsAndFixThem(SelectionDAG &DAG,
 392                                            TargetLowering& TLI) {
 393   SDNode * Ret = NULL;
 394   SDValue Terminator = DAG.getRoot();
 395
 396   // Find RET node.
 397   if (Terminator.getOpcode() == ISD::RET) {
 398     Ret = Terminator.getNode();
 399   }
 400
 401   // Fix tail call attribute of CALL nodes.
 402   for (SelectionDAG::allnodes_iterator BE = DAG.allnodes_begin(),
 403          BI = DAG.allnodes_end(); BI != BE; ) {
 404     --BI;
 405     if (BI->getOpcode() == ISD::CALL) {
 406       SDValue OpRet(Ret, 0);
 407       SDValue OpCall(BI, 0);
 408       bool isMarkedTailCall =
 409         cast<ConstantSDNode>(OpCall.getOperand(3))->getZExtValue() != 0;
 410       // If CALL node has tail call attribute set to true and the call is not
 411       // eligible (no RET or the target rejects) the attribute is fixed to
 412       // false. The TargetLowering::IsEligibleForTailCallOptimization function
 413       // must correctly identify tail call optimizable calls.
 414       if (!isMarkedTailCall) continue;
 415       if (Ret==NULL ||
 416           !TLI.IsEligibleForTailCallOptimization(OpCall, OpRet, DAG)) {
 417         // Not eligible. Mark CALL node as non tail call.
 418         SmallVector<SDValue, 32> Ops;
 419         unsigned idx=0;
 420         for(SDNode::op_iterator I =OpCall.getNode()->op_begin(),
 421               E = OpCall.getNode()->op_end(); I != E; I++, idx++) {
 422           if (idx!=3)
 423             Ops.push_back(*I);
 424           else
 425             Ops.push_back(DAG.getConstant(false, TLI.getPointerTy()));
 426         }
 427         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
 428       } else {
 429         // Look for tail call clobbered arguments. Emit a series of
 430         // copyto/copyfrom virtual register nodes to protect them.
 431         SmallVector<SDValue, 32> Ops;
 432         SDValue Chain = OpCall.getOperand(0), InFlag;
 433         unsigned idx=0;
 434         for(SDNode::op_iterator I = OpCall.getNode()->op_begin(),
 435               E = OpCall.getNode()->op_end(); I != E; I++, idx++) {
 436           SDValue Arg = *I;
 437           if (idx > 4 && (idx % 2)) {
 438             bool isByVal = cast<ARG_FLAGSSDNode>(OpCall.getOperand(idx+1))->
 439               getArgFlags().isByVal();
 440             MachineFunction &MF = DAG.getMachineFunction();
 441             MachineFrameInfo *MFI = MF.getFrameInfo();
 442             if (!isByVal &&
 443                 IsPossiblyOverwrittenArgumentOfTailCall(Arg, MFI)) {
 444               MVT VT = Arg.getValueType();
 445               unsigned VReg = MF.getRegInfo().
 446                 createVirtualRegister(TLI.getRegClassFor(VT));
 447               Chain = DAG.getCopyToReg(Chain, VReg, Arg, InFlag);
 448               InFlag = Chain.getValue(1);
 449               Arg = DAG.getCopyFromReg(Chain, VReg, VT, InFlag);
 450               Chain = Arg.getValue(1);
 451               InFlag = Arg.getValue(2);
 452             }
 453           }
 454           Ops.push_back(Arg);
 455         }
 456         // Link in chain of CopyTo/CopyFromReg.
 457         Ops[0] = Chain;
 458         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
 459       }
 460     }
 461   }
 462 }
 463
 464 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB,
 465                                         BasicBlock::iterator Begin,
 466                                         BasicBlock::iterator End) {
 467   SDL->setCurrentBasicBlock(BB);
 468
 469   MachineModuleInfo *MMI = CurDAG->getMachineModuleInfo();
 470
 471   if (MMI && BB->isLandingPad()) {
 472     // Add a label to mark the beginning of the landing pad.  Deletion of the
 473     // landing pad can thus be detected via the MachineModuleInfo.
 474     unsigned LabelID = MMI->addLandingPad(BB);
 475     CurDAG->setRoot(CurDAG->getLabel(ISD::EH_LABEL,
 476                                      CurDAG->getEntryNode(), LabelID));
 477
 478     // Mark exception register as live in.
 479     unsigned Reg = TLI.getExceptionAddressRegister();
 480     if (Reg) BB->addLiveIn(Reg);
 481
 482     // Mark exception selector register as live in.
 483     Reg = TLI.getExceptionSelectorRegister();
 484     if (Reg) BB->addLiveIn(Reg);
 485
 486     // FIXME: Hack around an exception handling flaw (PR1508): the personality
 487     // function and list of typeids logically belong to the invoke (or, if you
 488     // like, the basic block containing the invoke), and need to be associated
 489     // with it in the dwarf exception handling tables.  Currently however the
 490     // information is provided by an intrinsic (eh.selector) that can be moved
 491     // to unexpected places by the optimizers: if the unwind edge is critical,
 492     // then breaking it can result in the intrinsics being in the successor of
 493     // the landing pad, not the landing pad itself.  This results in exceptions
 494     // not being caught because no typeids are associated with the invoke.
 495     // This may not be the only way things can go wrong, but it is the only way
 496     // we try to work around for the moment.
 497     BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
 498
 499     if (Br && Br->isUnconditional()) { // Critical edge?
 500       BasicBlock::iterator I, E;
 501       for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
 502         if (isa<EHSelectorInst>(I))
 503           break;
 504
 505       if (I == E)
 506         // No catch info found - try to extract some from the successor.
 507         copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, *FuncInfo);
 508     }
 509   }
 510
 511   // Lower all of the non-terminator instructions.
 512   for (BasicBlock::iterator I = Begin; I != End; ++I)
 513     if (!isa<TerminatorInst>(I))
 514       SDL->visit(*I);
 515
 516   // Ensure that all instructions which are used outside of their defining
 517   // blocks are available as virtual registers.  Invoke is handled elsewhere.
 518   for (BasicBlock::iterator I = Begin; I != End; ++I)
 519     if (!I->use_empty() && !isa<PHINode>(I) && !isa<InvokeInst>(I)) {
 520       DenseMap<const Value*,unsigned>::iterator VMI =FuncInfo->ValueMap.find(I);
 521       if (VMI != FuncInfo->ValueMap.end())
 522         SDL->CopyValueToVirtualRegister(I, VMI->second);
 523     }
 524
 525   // Handle PHI nodes in successor blocks.
 526   if (End == LLVMBB->end()) {
 527     HandlePHINodesInSuccessorBlocks(LLVMBB);
 528
 529     // Lower the terminator after the copies are emitted.
 530     SDL->visit(*LLVMBB->getTerminator());
 531   }
 532
 533   // Make sure the root of the DAG is up-to-date.
 534   CurDAG->setRoot(SDL->getControlRoot());
 535
 536   // Check whether calls in this block are real tail calls. Fix up CALL nodes
 537   // with correct tailcall attribute so that the target can rely on the tailcall
 538   // attribute indicating whether the call is really eligible for tail call
 539   // optimization.
 540   CheckDAGForTailCallsAndFixThem(*CurDAG, TLI);
 541
 542   // Final step, emit the lowered DAG as machine code.
 543   CodeGenAndEmitDAG();
 544   SDL->clear();
 545 }
 546
 547 void SelectionDAGISel::ComputeLiveOutVRegInfo() {
 548   SmallPtrSet<SDNode*, 128> VisitedNodes;
 549   SmallVector<SDNode*, 128> Worklist;
 550
 551   Worklist.push_back(CurDAG->getRoot().getNode());
 552
 553   APInt Mask;
 554   APInt KnownZero;
 555   APInt KnownOne;
 556
 557   while (!Worklist.empty()) {
 558     SDNode *N = Worklist.back();
 559     Worklist.pop_back();
 560
 561     // If we've already seen this node, ignore it.
 562     if (!VisitedNodes.insert(N))
 563       continue;
 564
 565     // Otherwise, add all chain operands to the worklist.
 566     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 567       if (N->getOperand(i).getValueType() == MVT::Other)
 568         Worklist.push_back(N->getOperand(i).getNode());
 569
 570     // If this is a CopyToReg with a vreg dest, process it.
 571     if (N->getOpcode() != ISD::CopyToReg)
 572       continue;
 573
 574     unsigned DestReg = cast<RegisterSDNode>(N->getOperand(1))->getReg();
 575     if (!TargetRegisterInfo::isVirtualRegister(DestReg))
 576       continue;
 577
 578     // Ignore non-scalar or non-integer values.
 579     SDValue Src = N->getOperand(2);
 580     MVT SrcVT = Src.getValueType();
 581     if (!SrcVT.isInteger() || SrcVT.isVector())
 582       continue;
 583
 584     unsigned NumSignBits = CurDAG->ComputeNumSignBits(Src);
 585     Mask = APInt::getAllOnesValue(SrcVT.getSizeInBits());
 586     CurDAG->ComputeMaskedBits(Src, Mask, KnownZero, KnownOne);
 587
 588     // Only install this information if it tells us something.
 589     if (NumSignBits != 1 || KnownZero != 0 || KnownOne != 0) {
 590       DestReg -= TargetRegisterInfo::FirstVirtualRegister;
 591       FunctionLoweringInfo &FLI = CurDAG->getFunctionLoweringInfo();
 592       if (DestReg >= FLI.LiveOutRegInfo.size())
 593         FLI.LiveOutRegInfo.resize(DestReg+1);
 594       FunctionLoweringInfo::LiveOutInfo &LOI = FLI.LiveOutRegInfo[DestReg];
 595       LOI.NumSignBits = NumSignBits;
 596       LOI.KnownOne = NumSignBits;
 597       LOI.KnownZero = NumSignBits;
 598     }
 599   }
 600 }
 601
 602 void SelectionDAGISel::CodeGenAndEmitDAG() {
 603   std::string GroupName;
 604   if (TimePassesIsEnabled)
 605     GroupName = "Instruction Selection and Scheduling";
 606   std::string BlockName;
 607   if (ViewDAGCombine1 || ViewLegalizeTypesDAGs || ViewLegalizeDAGs ||
 608       ViewDAGCombine2 || ViewISelDAGs || ViewSchedDAGs || ViewSUnitDAGs)
 609     BlockName = CurDAG->getMachineFunction().getFunction()->getName() + ':' +
 610                 BB->getBasicBlock()->getName();
 611
 612   DOUT << "Initial selection DAG:\n";
 613   DEBUG(CurDAG->dump());
 614
 615   if (ViewDAGCombine1) CurDAG->viewGraph("dag-combine1 input for " + BlockName);
 616
 617   // Run the DAG combiner in pre-legalize mode.
 618   if (TimePassesIsEnabled) {
 619     NamedRegionTimer T("DAG Combining 1", GroupName);
 620     CurDAG->Combine(false, *AA, Fast);
 621   } else {
 622     CurDAG->Combine(false, *AA, Fast);
 623   }
 624
 625   DOUT << "Optimized lowered selection DAG:\n";
 626   DEBUG(CurDAG->dump());
 627
 628   // Second step, hack on the DAG until it only uses operations and types that
 629   // the target supports.
 630   if (EnableLegalizeTypes) {// Enable this some day.
 631     if (ViewLegalizeTypesDAGs) CurDAG->viewGraph("legalize-types input for " +
 632                                                  BlockName);
 633
 634     if (TimePassesIsEnabled) {
 635       NamedRegionTimer T("Type Legalization", GroupName);
 636       CurDAG->LegalizeTypes();
 637     } else {
 638       CurDAG->LegalizeTypes();
 639     }
 640
 641     DOUT << "Type-legalized selection DAG:\n";
 642     DEBUG(CurDAG->dump());
 643
 644     // TODO: enable a dag combine pass here.
 645   }
 646
 647   if (ViewLegalizeDAGs) CurDAG->viewGraph("legalize input for " + BlockName);
 648
 649   if (TimePassesIsEnabled) {
 650     NamedRegionTimer T("DAG Legalization", GroupName);
 651     CurDAG->Legalize();
 652   } else {
 653     CurDAG->Legalize();
 654   }
 655
 656   DOUT << "Legalized selection DAG:\n";
 657   DEBUG(CurDAG->dump());
 658
 659   if (ViewDAGCombine2) CurDAG->viewGraph("dag-combine2 input for " + BlockName);
 660
 661   // Run the DAG combiner in post-legalize mode.
 662   if (TimePassesIsEnabled) {
 663     NamedRegionTimer T("DAG Combining 2", GroupName);
 664     CurDAG->Combine(true, *AA, Fast);
 665   } else {
 666     CurDAG->Combine(true, *AA, Fast);
 667   }
 668
 669   DOUT << "Optimized legalized selection DAG:\n";
 670   DEBUG(CurDAG->dump());
 671
 672   if (ViewISelDAGs) CurDAG->viewGraph("isel input for " + BlockName);
 673
 674   if (!Fast && EnableValueProp)
 675     ComputeLiveOutVRegInfo();
 676
 677   // Third, instruction select all of the operations to machine code, adding the
 678   // code to the MachineBasicBlock.
 679   if (TimePassesIsEnabled) {
 680     NamedRegionTimer T("Instruction Selection", GroupName);
 681     InstructionSelect();
 682   } else {
 683     InstructionSelect();
 684   }
 685
 686   DOUT << "Selected selection DAG:\n";
 687   DEBUG(CurDAG->dump());
 688
 689   if (ViewSchedDAGs) CurDAG->viewGraph("scheduler input for " + BlockName);
 690
 691   // Schedule machine code.
 692   ScheduleDAG *Scheduler;
 693   if (TimePassesIsEnabled) {
 694     NamedRegionTimer T("Instruction Scheduling", GroupName);
 695     Scheduler = Schedule();
 696   } else {
 697     Scheduler = Schedule();
 698   }
 699
 700   if (ViewSUnitDAGs) Scheduler->viewGraph();
 701
 702   // Emit machine code to BB.  This can change 'BB' to the last block being
 703   // inserted into.
 704   if (TimePassesIsEnabled) {
 705     NamedRegionTimer T("Instruction Creation", GroupName);
 706     BB = Scheduler->EmitSchedule();
 707   } else {
 708     BB = Scheduler->EmitSchedule();
 709   }
 710
 711   // Free the scheduler state.
 712   if (TimePassesIsEnabled) {
 713     NamedRegionTimer T("Instruction Scheduling Cleanup", GroupName);
 714     delete Scheduler;
 715   } else {
 716     delete Scheduler;
 717   }
 718
 719   DOUT << "Selected machine code:\n";
 720   DEBUG(BB->dump());
 721 }
 722
 723 void SelectionDAGISel::SelectAllBasicBlocks(Function &Fn, MachineFunction &MF) {
 724   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I) {
 725     BasicBlock *LLVMBB = &*I;
 726     BB = FuncInfo->MBBMap[LLVMBB];
 727
 728     BasicBlock::iterator const Begin = LLVMBB->begin();
 729     BasicBlock::iterator const End = LLVMBB->end();
 730     BasicBlock::iterator BI = Begin;
 731
 732     // Lower any arguments needed in this block if this is the entry block.
 733     if (LLVMBB == &Fn.getEntryBlock())
 734       LowerArguments(LLVMBB);
 735
 736     // Before doing SelectionDAG ISel, see if FastISel has been requested.
 737     // FastISel doesn't support EH landing pads, which require special handling.
 738     if (EnableFastISel && !BB->isLandingPad()) {
 739       if (FastISel *F = TLI.createFastISel(*FuncInfo->MF, FuncInfo->ValueMap,
 740                                            FuncInfo->MBBMap,
 741                                            FuncInfo->StaticAllocaMap)) {
 742         // Emit code for any incoming arguments. This must happen before
 743         // beginning FastISel on the entry block.
 744         if (LLVMBB == &Fn.getEntryBlock()) {
 745           CurDAG->setRoot(SDL->getControlRoot());
 746           CodeGenAndEmitDAG();
 747           SDL->clear();
 748         }
 749         F->setCurrentBlock(BB);
 750         // Do FastISel on as many instructions as possible.
 751         for (; BI != End; ++BI) {
 752           // Just before the terminator instruction, insert instructions to
 753           // feed PHI nodes in successor blocks.
 754           if (isa<TerminatorInst>(BI))
 755             if (!HandlePHINodesInSuccessorBlocksFast(LLVMBB, F)) {
 756               if (EnableFastISelVerbose || EnableFastISelAbort) {
 757                 cerr << "FastISel miss: ";
 758                 BI->dump();
 759               }
 760               if (EnableFastISelAbort)
 761                 assert(0 && "FastISel didn't handle a PHI in a successor");
 762               break;
 763             }
 764
 765           // First try normal tablegen-generated "fast" selection.
 766           if (F->SelectInstruction(BI))
 767             continue;
 768
 769           // Next, try calling the target to attempt to handle the instruction.
 770           if (F->TargetSelectInstruction(BI))
 771             continue;
 772
 773           // Then handle certain instructions as single-LLVM-Instruction blocks.
 774           if (isa<CallInst>(BI)) {
 775             if (BI->getType() != Type::VoidTy) {
 776               unsigned &R = FuncInfo->ValueMap[BI];
 777               if (!R)
 778                 R = FuncInfo->CreateRegForValue(BI);
 779             }
 780
 781             SelectBasicBlock(LLVMBB, BI, next(BI));
 782             continue;
 783           }
 784
 785           // Otherwise, give up on FastISel for the rest of the block.
 786           // For now, be a little lenient about non-branch terminators.
 787           if (!isa<TerminatorInst>(BI) || isa<BranchInst>(BI)) {
 788             if (EnableFastISelVerbose || EnableFastISelAbort) {
 789               cerr << "FastISel miss: ";
 790               BI->dump();
 791             }
 792             if (EnableFastISelAbort)
 793               // The "fast" selector couldn't handle something and bailed.
 794               // For the purpose of debugging, just abort.
 795               assert(0 && "FastISel didn't select the entire block");
 796           }
 797           break;
 798         }
 799         delete F;
 800       }
 801     }
 802
 803     // Run SelectionDAG instruction selection on the remainder of the block
 804     // not handled by FastISel. If FastISel is not run, this is the entire
 805     // block.
 806     if (BI != End)
 807       SelectBasicBlock(LLVMBB, BI, End);
 808
 809     FinishBasicBlock();
 810   }
 811 }
 812
 813 void
 814 SelectionDAGISel::FinishBasicBlock() {
 815
 816   // Perform target specific isel post processing.
 817   InstructionSelectPostProcessing();
 818
 819   DOUT << "Target-post-processed machine code:\n";
 820   DEBUG(BB->dump());
 821
 822   DOUT << "Total amount of phi nodes to update: "
 823        << SDL->PHINodesToUpdate.size() << "\n";
 824   DEBUG(for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i)
 825           DOUT << "Node " << i << " : (" << SDL->PHINodesToUpdate[i].first
 826                << ", " << SDL->PHINodesToUpdate[i].second << ")\n";);
 827
 828   // Next, now that we know what the last MBB the LLVM BB expanded is, update
 829   // PHI nodes in successors.
 830   if (SDL->SwitchCases.empty() &&
 831       SDL->JTCases.empty() &&
 832       SDL->BitTestCases.empty()) {
 833     for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 834       MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 835       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 836              "This is not a machine PHI node that we are updating!");
 837       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 838                                                 false));
 839       PHI->addOperand(MachineOperand::CreateMBB(BB));
 840     }
 841     SDL->PHINodesToUpdate.clear();
 842     return;
 843   }
 844
 845   for (unsigned i = 0, e = SDL->BitTestCases.size(); i != e; ++i) {
 846     // Lower header first, if it wasn't already lowered
 847     if (!SDL->BitTestCases[i].Emitted) {
 848       // Set the current basic block to the mbb we wish to insert the code into
 849       BB = SDL->BitTestCases[i].Parent;
 850       SDL->setCurrentBasicBlock(BB);
 851       // Emit the code
 852       SDL->visitBitTestHeader(SDL->BitTestCases[i]);
 853       CurDAG->setRoot(SDL->getRoot());
 854       CodeGenAndEmitDAG();
 855       SDL->clear();
 856     }
 857
 858     for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size(); j != ej; ++j) {
 859       // Set the current basic block to the mbb we wish to insert the code into
 860       BB = SDL->BitTestCases[i].Cases[j].ThisBB;
 861       SDL->setCurrentBasicBlock(BB);
 862       // Emit the code
 863       if (j+1 != ej)
 864         SDL->visitBitTestCase(SDL->BitTestCases[i].Cases[j+1].ThisBB,
 865                               SDL->BitTestCases[i].Reg,
 866                               SDL->BitTestCases[i].Cases[j]);
 867       else
 868         SDL->visitBitTestCase(SDL->BitTestCases[i].Default,
 869                               SDL->BitTestCases[i].Reg,
 870                               SDL->BitTestCases[i].Cases[j]);
 871
 872
 873       CurDAG->setRoot(SDL->getRoot());
 874       CodeGenAndEmitDAG();
 875       SDL->clear();
 876     }
 877
 878     // Update PHI Nodes
 879     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 880       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 881       MachineBasicBlock *PHIBB = PHI->getParent();
 882       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 883              "This is not a machine PHI node that we are updating!");
 884       // This is "default" BB. We have two jumps to it. From "header" BB and
 885       // from last "case" BB.
 886       if (PHIBB == SDL->BitTestCases[i].Default) {
 887         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 888                                                   false));
 889         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Parent));
 890         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 891                                                   false));
 892         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Cases.
 893                                                   back().ThisBB));
 894       }
 895       // One of "cases" BB.
 896       for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size();
 897            j != ej; ++j) {
 898         MachineBasicBlock* cBB = SDL->BitTestCases[i].Cases[j].ThisBB;
 899         if (cBB->succ_end() !=
 900             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
 901           PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 902                                                     false));
 903           PHI->addOperand(MachineOperand::CreateMBB(cBB));
 904         }
 905       }
 906     }
 907   }
 908   SDL->BitTestCases.clear();
 909
 910   // If the JumpTable record is filled in, then we need to emit a jump table.
 911   // Updating the PHI nodes is tricky in this case, since we need to determine
 912   // whether the PHI is a successor of the range check MBB or the jump table MBB
 913   for (unsigned i = 0, e = SDL->JTCases.size(); i != e; ++i) {
 914     // Lower header first, if it wasn't already lowered
 915     if (!SDL->JTCases[i].first.Emitted) {
 916       // Set the current basic block to the mbb we wish to insert the code into
 917       BB = SDL->JTCases[i].first.HeaderBB;
 918       SDL->setCurrentBasicBlock(BB);
 919       // Emit the code
 920       SDL->visitJumpTableHeader(SDL->JTCases[i].second, SDL->JTCases[i].first);
 921       CurDAG->setRoot(SDL->getRoot());
 922       CodeGenAndEmitDAG();
 923       SDL->clear();
 924     }
 925
 926     // Set the current basic block to the mbb we wish to insert the code into
 927     BB = SDL->JTCases[i].second.MBB;
 928     SDL->setCurrentBasicBlock(BB);
 929     // Emit the code
 930     SDL->visitJumpTable(SDL->JTCases[i].second);
 931     CurDAG->setRoot(SDL->getRoot());
 932     CodeGenAndEmitDAG();
 933     SDL->clear();
 934
 935     // Update PHI Nodes
 936     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 937       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 938       MachineBasicBlock *PHIBB = PHI->getParent();
 939       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 940              "This is not a machine PHI node that we are updating!");
 941       // "default" BB. We can go there only from header BB.
 942       if (PHIBB == SDL->JTCases[i].second.Default) {
 943         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 944                                                   false));
 945         PHI->addOperand(MachineOperand::CreateMBB(SDL->JTCases[i].first.HeaderBB));
 946       }
 947       // JT BB. Just iterate over successors here
 948       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
 949         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 950                                                   false));
 951         PHI->addOperand(MachineOperand::CreateMBB(BB));
 952       }
 953     }
 954   }
 955   SDL->JTCases.clear();
 956
 957   // If the switch block involved a branch to one of the actual successors, we
 958   // need to update PHI nodes in that block.
 959   for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 960     MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 961     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 962            "This is not a machine PHI node that we are updating!");
 963     if (BB->isSuccessor(PHI->getParent())) {
 964       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 965                                                 false));
 966       PHI->addOperand(MachineOperand::CreateMBB(BB));
 967     }
 968   }
 969
 970   // If we generated any switch lowering information, build and codegen any
 971   // additional DAGs necessary.
 972   for (unsigned i = 0, e = SDL->SwitchCases.size(); i != e; ++i) {
 973     // Set the current basic block to the mbb we wish to insert the code into
 974     BB = SDL->SwitchCases[i].ThisBB;
 975     SDL->setCurrentBasicBlock(BB);
 976
 977     // Emit the code
 978     SDL->visitSwitchCase(SDL->SwitchCases[i]);
 979     CurDAG->setRoot(SDL->getRoot());
 980     CodeGenAndEmitDAG();
 981     SDL->clear();
 982
 983     // Handle any PHI nodes in successors of this chunk, as if we were coming
 984     // from the original BB before switch expansion.  Note that PHI nodes can
 985     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
 986     // handle them the right number of times.
 987     while ((BB = SDL->SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
 988       for (MachineBasicBlock::iterator Phi = BB->begin();
 989            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
 990         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
 991         for (unsigned pn = 0; ; ++pn) {
 992           assert(pn != SDL->PHINodesToUpdate.size() &&
 993                  "Didn't find PHI entry!");
 994           if (SDL->PHINodesToUpdate[pn].first == Phi) {
 995             Phi->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pn].
 996                                                       second, false));
 997             Phi->addOperand(MachineOperand::CreateMBB(SDL->SwitchCases[i].ThisBB));
 998             break;
 999           }
1000         }
1001       }
1002
1003       // Don't process RHS if same block as LHS.
1004       if (BB == SDL->SwitchCases[i].FalseBB)
1005         SDL->SwitchCases[i].FalseBB = 0;
1006
1007       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
1008       SDL->SwitchCases[i].TrueBB = SDL->SwitchCases[i].FalseBB;
1009       SDL->SwitchCases[i].FalseBB = 0;
1010     }
1011     assert(SDL->SwitchCases[i].TrueBB == 0 && SDL->SwitchCases[i].FalseBB == 0);
1012   }
1013   SDL->SwitchCases.clear();
1014
1015   SDL->PHINodesToUpdate.clear();
1016 }
1017
1018
1019 /// Schedule - Pick a safe ordering for instructions for each
1020 /// target node in the graph.
1021 ///
1022 ScheduleDAG *SelectionDAGISel::Schedule() {
1023   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
1024
1025   if (!Ctor) {
1026     Ctor = ISHeuristic;
1027     RegisterScheduler::setDefault(Ctor);
1028   }
1029
1030   ScheduleDAG *Scheduler = Ctor(this, CurDAG, BB, Fast);
1031   Scheduler->Run();
1032
1033   return Scheduler;
1034 }
1035
1036
1037 HazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
1038   return new HazardRecognizer();
1039 }
1040
1041 //===----------------------------------------------------------------------===//
1042 // Helper functions used by the generated instruction selector.
1043 //===----------------------------------------------------------------------===//
1044 // Calls to these methods are generated by tblgen.
1045
1046 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
1047 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1048 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
1049 /// specified in the .td file (e.g. 255).
1050 bool SelectionDAGISel::CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
1051                                     int64_t DesiredMaskS) const {
1052   const APInt &ActualMask = RHS->getAPIntValue();
1053   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1054
1055   // If the actual mask exactly matches, success!
1056   if (ActualMask == DesiredMask)
1057     return true;
1058
1059   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1060   if (ActualMask.intersects(~DesiredMask))
1061     return false;
1062
1063   // Otherwise, the DAG Combiner may have proven that the value coming in is
1064   // either already zero or is not demanded.  Check for known zero input bits.
1065   APInt NeededMask = DesiredMask & ~ActualMask;
1066   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
1067     return true;
1068
1069   // TODO: check to see if missing bits are just not demanded.
1070
1071   // Otherwise, this pattern doesn't match.
1072   return false;
1073 }
1074
1075 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
1076 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1077 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
1078 /// specified in the .td file (e.g. 255).
1079 bool SelectionDAGISel::CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
1080                                    int64_t DesiredMaskS) const {
1081   const APInt &ActualMask = RHS->getAPIntValue();
1082   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1083
1084   // If the actual mask exactly matches, success!
1085   if (ActualMask == DesiredMask)
1086     return true;
1087
1088   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1089   if (ActualMask.intersects(~DesiredMask))
1090     return false;
1091
1092   // Otherwise, the DAG Combiner may have proven that the value coming in is
1093   // either already zero or is not demanded.  Check for known zero input bits.
1094   APInt NeededMask = DesiredMask & ~ActualMask;
1095
1096   APInt KnownZero, KnownOne;
1097   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
1098
1099   // If all the missing bits in the or are already known to be set, match!
1100   if ((NeededMask & KnownOne) == NeededMask)
1101     return true;
1102
1103   // TODO: check to see if missing bits are just not demanded.
1104
1105   // Otherwise, this pattern doesn't match.
1106   return false;
1107 }
1108
1109
1110 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
1111 /// by tblgen.  Others should not call it.
1112 void SelectionDAGISel::
1113 SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops) {
1114   std::vector<SDValue> InOps;
1115   std::swap(InOps, Ops);
1116
1117   Ops.push_back(InOps[0]);  // input chain.
1118   Ops.push_back(InOps[1]);  // input asm string.
1119
1120   unsigned i = 2, e = InOps.size();
1121   if (InOps[e-1].getValueType() == MVT::Flag)
1122     --e;  // Don't process a flag operand if it is here.
1123
1124   while (i != e) {
1125     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getZExtValue();
1126     if ((Flags & 7) != 4 /*MEM*/) {
1127       // Just skip over this operand, copying the operands verbatim.
1128       Ops.insert(Ops.end(), InOps.begin()+i, InOps.begin()+i+(Flags >> 3) + 1);
1129       i += (Flags >> 3) + 1;
1130     } else {
1131       assert((Flags >> 3) == 1 && "Memory operand with multiple values?");
1132       // Otherwise, this is a memory operand.  Ask the target to select it.
1133       std::vector<SDValue> SelOps;
1134       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps)) {
1135         cerr << "Could not match memory address.  Inline asm failure!\n";
1136         exit(1);
1137       }
1138
1139       // Add this to the output node.
1140       MVT IntPtrTy = CurDAG->getTargetLoweringInfo().getPointerTy();
1141       Ops.push_back(CurDAG->getTargetConstant(4/*MEM*/ | (SelOps.size() << 3),
1142                                               IntPtrTy));
1143       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
1144       i += 2;
1145     }
1146   }
1147
1148   // Add the flag input back if present.
1149   if (e != InOps.size())
1150     Ops.push_back(InOps.back());
1151 }
1152
1153 char SelectionDAGISel::ID = 0;