lib/CodeGen/SelectionDAG/ScheduleDAGSDNodesEmit.cpp

   1 //===---- ScheduleDAGEmit.cpp - Emit routines for the ScheduleDAG class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the Emit routines for the ScheduleDAG class, which creates
  11 // MachineInstrs according to the computed schedule.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "pre-RA-sched"
  16 #include "ScheduleDAGSDNodes.h"
  17 #include "llvm/CodeGen/MachineConstantPool.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineRegisterInfo.h"
  21 #include "llvm/Target/TargetData.h"
  22 #include "llvm/Target/TargetMachine.h"
  23 #include "llvm/Target/TargetInstrInfo.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 /// getInstrOperandRegClass - Return register class of the operand of an
  32 /// instruction of the specified TargetInstrDesc.
  33 static const TargetRegisterClass*
  34 getInstrOperandRegClass(const TargetRegisterInfo *TRI,
  35                         const TargetInstrDesc &II, unsigned Op) {
  36   if (Op >= II.getNumOperands()) {
  37     assert(II.isVariadic() && "Invalid operand # of instruction");
  38     return NULL;
  39   }
  40   if (II.OpInfo[Op].isLookupPtrRegClass())
  41     return TRI->getPointerRegClass();
  42   return TRI->getRegClass(II.OpInfo[Op].RegClass);
  43 }
  44
  45 /// EmitCopyFromReg - Generate machine code for an CopyFromReg node or an
  46 /// implicit physical register output.
  47 void ScheduleDAGSDNodes::EmitCopyFromReg(SDNode *Node, unsigned ResNo,
  48                                          bool IsClone, bool IsCloned,
  49                                          unsigned SrcReg,
  50                                          DenseMap<SDValue, unsigned> &VRBaseMap) {
  51   unsigned VRBase = 0;
  52   if (TargetRegisterInfo::isVirtualRegister(SrcReg)) {
  53     // Just use the input register directly!
  54     SDValue Op(Node, ResNo);
  55     if (IsClone)
  56       VRBaseMap.erase(Op);
  57     bool isNew = VRBaseMap.insert(std::make_pair(Op, SrcReg)).second;
  58     isNew = isNew; // Silence compiler warning.
  59     assert(isNew && "Node emitted out of order - early");
  60     return;
  61   }
  62
  63   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
  64   // the CopyToReg'd destination register instead of creating a new vreg.
  65   bool MatchReg = true;
  66   const TargetRegisterClass *UseRC = NULL;
  67   if (!IsClone && !IsCloned)
  68     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
  69          UI != E; ++UI) {
  70       SDNode *User = *UI;
  71       bool Match = true;
  72       if (User->getOpcode() == ISD::CopyToReg &&
  73           User->getOperand(2).getNode() == Node &&
  74           User->getOperand(2).getResNo() == ResNo) {
  75         unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
  76         if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
  77           VRBase = DestReg;
  78           Match = false;
  79         } else if (DestReg != SrcReg)
  80           Match = false;
  81       } else {
  82         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
  83           SDValue Op = User->getOperand(i);
  84           if (Op.getNode() != Node || Op.getResNo() != ResNo)
  85             continue;
  86           MVT VT = Node->getValueType(Op.getResNo());
  87           if (VT == MVT::Other || VT == MVT::Flag)
  88             continue;
  89           Match = false;
  90           if (User->isMachineOpcode()) {
  91             const TargetInstrDesc &II = TII->get(User->getMachineOpcode());
  92             const TargetRegisterClass *RC =
  93               getInstrOperandRegClass(TRI, II, i+II.getNumDefs());
  94             if (!UseRC)
  95               UseRC = RC;
  96             else if (RC) {
  97               if (UseRC->hasSuperClass(RC))
  98                 UseRC = RC;
  99               else
 100                 assert((UseRC == RC || RC->hasSuperClass(UseRC)) &&
 101                        "Multiple uses expecting different register classes!");
 102             }
 103           }
 104         }
 105       }
 106       MatchReg &= Match;
 107       if (VRBase)
 108         break;
 109     }
 110
 111   MVT VT = Node->getValueType(ResNo);
 112   const TargetRegisterClass *SrcRC = 0, *DstRC = 0;
 113   SrcRC = TRI->getPhysicalRegisterRegClass(SrcReg, VT);
 114
 115   // Figure out the register class to create for the destreg.
 116   if (VRBase) {
 117     DstRC = MRI.getRegClass(VRBase);
 118   } else if (UseRC) {
 119     assert(UseRC->hasType(VT) && "Incompatible phys register def and uses!");
 120     DstRC = UseRC;
 121   } else {
 122     DstRC = TLI->getRegClassFor(VT);
 123   }
 124
 125   // If all uses are reading from the src physical register and copying the
 126   // register is either impossible or very expensive, then don't create a copy.
 127   if (MatchReg && SrcRC->getCopyCost() < 0) {
 128     VRBase = SrcReg;
 129   } else {
 130     // Create the reg, emit the copy.
 131     VRBase = MRI.createVirtualRegister(DstRC);
 132     bool Emitted = TII->copyRegToReg(*BB, InsertPos, VRBase, SrcReg,
 133                                      DstRC, SrcRC);
 134     // If the target didn't handle the copy with different register
 135     // classes and the destination is a subset of the source,
 136     // try a normal same-RC copy.
 137     if (!Emitted && DstRC->hasSuperClass(SrcRC))
 138       Emitted = TII->copyRegToReg(*BB, InsertPos, VRBase, SrcReg,
 139                                   SrcRC, SrcRC);
 140
 141     assert(Emitted && "Unable to issue a copy instruction!\n");
 142   }
 143
 144   SDValue Op(Node, ResNo);
 145   if (IsClone)
 146     VRBaseMap.erase(Op);
 147   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 148   isNew = isNew; // Silence compiler warning.
 149   assert(isNew && "Node emitted out of order - early");
 150 }
 151
 152 /// getDstOfCopyToRegUse - If the only use of the specified result number of
 153 /// node is a CopyToReg, return its destination register. Return 0 otherwise.
 154 unsigned ScheduleDAGSDNodes::getDstOfOnlyCopyToRegUse(SDNode *Node,
 155                                                       unsigned ResNo) const {
 156   if (!Node->hasOneUse())
 157     return 0;
 158
 159   SDNode *User = *Node->use_begin();
 160   if (User->getOpcode() == ISD::CopyToReg &&
 161       User->getOperand(2).getNode() == Node &&
 162       User->getOperand(2).getResNo() == ResNo) {
 163     unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 164     if (TargetRegisterInfo::isVirtualRegister(Reg))
 165       return Reg;
 166   }
 167   return 0;
 168 }
 169
 170 void ScheduleDAGSDNodes::CreateVirtualRegisters(SDNode *Node, MachineInstr *MI,
 171                                        const TargetInstrDesc &II,
 172                                        bool IsClone, bool IsCloned,
 173                                        DenseMap<SDValue, unsigned> &VRBaseMap) {
 174   assert(Node->getMachineOpcode() != TargetInstrInfo::IMPLICIT_DEF &&
 175          "IMPLICIT_DEF should have been handled as a special case elsewhere!");
 176
 177   for (unsigned i = 0; i < II.getNumDefs(); ++i) {
 178     // If the specific node value is only used by a CopyToReg and the dest reg
 179     // is a vreg in the same register class, use the CopyToReg'd destination
 180     // register instead of creating a new vreg.
 181     unsigned VRBase = 0;
 182     const TargetRegisterClass *RC = getInstrOperandRegClass(TRI, II, i);
 183
 184     if (!IsClone && !IsCloned)
 185       for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 186            UI != E; ++UI) {
 187         SDNode *User = *UI;
 188         if (User->getOpcode() == ISD::CopyToReg &&
 189             User->getOperand(2).getNode() == Node &&
 190             User->getOperand(2).getResNo() == i) {
 191           unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 192           if (TargetRegisterInfo::isVirtualRegister(Reg)) {
 193             const TargetRegisterClass *RegRC = MRI.getRegClass(Reg);
 194             if (RegRC == RC) {
 195               VRBase = Reg;
 196               MI->addOperand(MachineOperand::CreateReg(Reg, true));
 197               break;
 198             }
 199           }
 200         }
 201       }
 202
 203     // Create the result registers for this node and add the result regs to
 204     // the machine instruction.
 205     if (VRBase == 0) {
 206       assert(RC && "Isn't a register operand!");
 207       VRBase = MRI.createVirtualRegister(RC);
 208       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 209     }
 210
 211     SDValue Op(Node, i);
 212     if (IsClone)
 213       VRBaseMap.erase(Op);
 214     bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 215     isNew = isNew; // Silence compiler warning.
 216     assert(isNew && "Node emitted out of order - early");
 217   }
 218 }
 219
 220 /// getVR - Return the virtual register corresponding to the specified result
 221 /// of the specified node.
 222 unsigned ScheduleDAGSDNodes::getVR(SDValue Op,
 223                                    DenseMap<SDValue, unsigned> &VRBaseMap) {
 224   if (Op.isMachineOpcode() &&
 225       Op.getMachineOpcode() == TargetInstrInfo::IMPLICIT_DEF) {
 226     // Add an IMPLICIT_DEF instruction before every use.
 227     unsigned VReg = getDstOfOnlyCopyToRegUse(Op.getNode(), Op.getResNo());
 228     // IMPLICIT_DEF can produce any type of result so its TargetInstrDesc
 229     // does not include operand register class info.
 230     if (!VReg) {
 231       const TargetRegisterClass *RC = TLI->getRegClassFor(Op.getValueType());
 232       VReg = MRI.createVirtualRegister(RC);
 233     }
 234     BuildMI(BB, Op.getDebugLoc(), TII->get(TargetInstrInfo::IMPLICIT_DEF),VReg);
 235     return VReg;
 236   }
 237
 238   DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
 239   assert(I != VRBaseMap.end() && "Node emitted out of order - late");
 240   return I->second;
 241 }
 242
 243
 244 /// AddRegisterOperand - Add the specified register as an operand to the
 245 /// specified machine instr. Insert register copies if the register is
 246 /// not in the required register class.
 247 void
 248 ScheduleDAGSDNodes::AddRegisterOperand(MachineInstr *MI, SDValue Op,
 249                                        unsigned IIOpNum,
 250                                        const TargetInstrDesc *II,
 251                                        DenseMap<SDValue, unsigned> &VRBaseMap) {
 252   assert(Op.getValueType() != MVT::Other &&
 253          Op.getValueType() != MVT::Flag &&
 254          "Chain and flag operands should occur at end of operand list!");
 255   // Get/emit the operand.
 256   unsigned VReg = getVR(Op, VRBaseMap);
 257   assert(TargetRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 258
 259   const TargetInstrDesc &TID = MI->getDesc();
 260   bool isOptDef = IIOpNum < TID.getNumOperands() &&
 261     TID.OpInfo[IIOpNum].isOptionalDef();
 262
 263   // If the instruction requires a register in a different class, create
 264   // a new virtual register and copy the value into it.
 265   if (II) {
 266     const TargetRegisterClass *SrcRC =
 267       MRI.getRegClass(VReg);
 268     const TargetRegisterClass *DstRC =
 269       getInstrOperandRegClass(TRI, *II, IIOpNum);
 270     assert((DstRC || (TID.isVariadic() && IIOpNum >= TID.getNumOperands())) &&
 271            "Don't have operand info for this instruction!");
 272     if (DstRC && SrcRC != DstRC && !SrcRC->hasSuperClass(DstRC)) {
 273       unsigned NewVReg = MRI.createVirtualRegister(DstRC);
 274       bool Emitted = TII->copyRegToReg(*BB, InsertPos, NewVReg, VReg,
 275                                        DstRC, SrcRC);
 276       // If the target didn't handle the copy with different register
 277       // classes and the destination is a subset of the source,
 278       // try a normal same-RC copy.
 279       if (!Emitted && DstRC->hasSuperClass(SrcRC))
 280         Emitted = TII->copyRegToReg(*BB, InsertPos, NewVReg, VReg,
 281                                     SrcRC, SrcRC);
 282       assert(Emitted && "Unable to issue a copy instruction!\n");
 283       VReg = NewVReg;
 284     }
 285   }
 286
 287   MI->addOperand(MachineOperand::CreateReg(VReg, isOptDef));
 288 }
 289
 290 /// AddOperand - Add the specified operand to the specified machine instr.  II
 291 /// specifies the instruction information for the node, and IIOpNum is the
 292 /// operand number (in the II) that we are adding. IIOpNum and II are used for
 293 /// assertions only.
 294 void ScheduleDAGSDNodes::AddOperand(MachineInstr *MI, SDValue Op,
 295                                     unsigned IIOpNum,
 296                                     const TargetInstrDesc *II,
 297                                     DenseMap<SDValue, unsigned> &VRBaseMap) {
 298   if (Op.isMachineOpcode()) {
 299     AddRegisterOperand(MI, Op, IIOpNum, II, VRBaseMap);
 300   } else if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
 301     MI->addOperand(MachineOperand::CreateImm(C->getZExtValue()));
 302   } else if (ConstantFPSDNode *F = dyn_cast<ConstantFPSDNode>(Op)) {
 303     const ConstantFP *CFP = F->getConstantFPValue();
 304     MI->addOperand(MachineOperand::CreateFPImm(CFP));
 305   } else if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op)) {
 306     MI->addOperand(MachineOperand::CreateReg(R->getReg(), false));
 307   } else if (GlobalAddressSDNode *TGA = dyn_cast<GlobalAddressSDNode>(Op)) {
 308     MI->addOperand(MachineOperand::CreateGA(TGA->getGlobal(),TGA->getOffset()));
 309   } else if (BasicBlockSDNode *BBNode = dyn_cast<BasicBlockSDNode>(Op)) {
 310     MI->addOperand(MachineOperand::CreateMBB(BBNode->getBasicBlock()));
 311   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Op)) {
 312     MI->addOperand(MachineOperand::CreateFI(FI->getIndex()));
 313   } else if (JumpTableSDNode *JT = dyn_cast<JumpTableSDNode>(Op)) {
 314     MI->addOperand(MachineOperand::CreateJTI(JT->getIndex()));
 315   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op)) {
 316     int Offset = CP->getOffset();
 317     unsigned Align = CP->getAlignment();
 318     const Type *Type = CP->getType();
 319     // MachineConstantPool wants an explicit alignment.
 320     if (Align == 0) {
 321       Align = TM.getTargetData()->getPrefTypeAlignment(Type);
 322       if (Align == 0) {
 323         // Alignment of vector types.  FIXME!
 324         Align = TM.getTargetData()->getTypePaddedSize(Type);
 325       }
 326     }
 327
 328     unsigned Idx;
 329     if (CP->isMachineConstantPoolEntry())
 330       Idx = ConstPool->getConstantPoolIndex(CP->getMachineCPVal(), Align);
 331     else
 332       Idx = ConstPool->getConstantPoolIndex(CP->getConstVal(), Align);
 333     MI->addOperand(MachineOperand::CreateCPI(Idx, Offset));
 334   } else if (ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op)) {
 335     MI->addOperand(MachineOperand::CreateES(ES->getSymbol()));
 336   } else {
 337     assert(Op.getValueType() != MVT::Other &&
 338            Op.getValueType() != MVT::Flag &&
 339            "Chain and flag operands should occur at end of operand list!");
 340     AddRegisterOperand(MI, Op, IIOpNum, II, VRBaseMap);
 341   }
 342 }
 343
 344 /// getSubRegisterRegClass - Returns the register class of specified register
 345 /// class' "SubIdx"'th sub-register class.
 346 static const TargetRegisterClass*
 347 getSubRegisterRegClass(const TargetRegisterClass *TRC, unsigned SubIdx) {
 348   // Pick the register class of the subregister
 349   TargetRegisterInfo::regclass_iterator I =
 350     TRC->subregclasses_begin() + SubIdx-1;
 351   assert(I < TRC->subregclasses_end() &&
 352          "Invalid subregister index for register class");
 353   return *I;
 354 }
 355
 356 /// getSuperRegisterRegClass - Returns the register class of a superreg A whose
 357 /// "SubIdx"'th sub-register class is the specified register class and whose
 358 /// type matches the specified type.
 359 static const TargetRegisterClass*
 360 getSuperRegisterRegClass(const TargetRegisterClass *TRC,
 361                          unsigned SubIdx, MVT VT) {
 362   // Pick the register class of the superegister for this type
 363   for (TargetRegisterInfo::regclass_iterator I = TRC->superregclasses_begin(),
 364          E = TRC->superregclasses_end(); I != E; ++I)
 365     if ((*I)->hasType(VT) && getSubRegisterRegClass(*I, SubIdx) == TRC)
 366       return *I;
 367   assert(false && "Couldn't find the register class");
 368   return 0;
 369 }
 370
 371 /// EmitSubregNode - Generate machine code for subreg nodes.
 372 ///
 373 void ScheduleDAGSDNodes::EmitSubregNode(SDNode *Node,
 374                                         DenseMap<SDValue, unsigned> &VRBaseMap) {
 375   unsigned VRBase = 0;
 376   unsigned Opc = Node->getMachineOpcode();
 377
 378   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 379   // the CopyToReg'd destination register instead of creating a new vreg.
 380   for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 381        UI != E; ++UI) {
 382     SDNode *User = *UI;
 383     if (User->getOpcode() == ISD::CopyToReg &&
 384         User->getOperand(2).getNode() == Node) {
 385       unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 386       if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
 387         VRBase = DestReg;
 388         break;
 389       }
 390     }
 391   }
 392
 393   if (Opc == TargetInstrInfo::EXTRACT_SUBREG) {
 394     unsigned SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
 395
 396     // Create the extract_subreg machine instruction.
 397     MachineInstr *MI = BuildMI(MF, Node->getDebugLoc(),
 398                                TII->get(TargetInstrInfo::EXTRACT_SUBREG));
 399
 400     // Figure out the register class to create for the destreg.
 401     unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 402     const TargetRegisterClass *TRC = MRI.getRegClass(VReg);
 403     const TargetRegisterClass *SRC = getSubRegisterRegClass(TRC, SubIdx);
 404
 405     if (VRBase) {
 406       // Grab the destination register
 407 #ifndef NDEBUG
 408       const TargetRegisterClass *DRC = MRI.getRegClass(VRBase);
 409       assert(SRC && DRC && (SRC == DRC || DRC->hasSubClass(SRC)) &&
 410              "Source subregister and destination must have the same class");
 411 #endif
 412     } else {
 413       // Create the reg
 414       assert(SRC && "Couldn't find source register class");
 415       VRBase = MRI.createVirtualRegister(SRC);
 416     }
 417
 418     // Add def, source, and subreg index
 419     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 420     AddOperand(MI, Node->getOperand(0), 0, 0, VRBaseMap);
 421     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 422     BB->insert(InsertPos, MI);
 423   } else if (Opc == TargetInstrInfo::INSERT_SUBREG ||
 424              Opc == TargetInstrInfo::SUBREG_TO_REG) {
 425     SDValue N0 = Node->getOperand(0);
 426     SDValue N1 = Node->getOperand(1);
 427     SDValue N2 = Node->getOperand(2);
 428     unsigned SubReg = getVR(N1, VRBaseMap);
 429     unsigned SubIdx = cast<ConstantSDNode>(N2)->getZExtValue();
 430
 431
 432     // Figure out the register class to create for the destreg.
 433     const TargetRegisterClass *TRC = 0;
 434     if (VRBase) {
 435       TRC = MRI.getRegClass(VRBase);
 436     } else {
 437       TRC = getSuperRegisterRegClass(MRI.getRegClass(SubReg), SubIdx,
 438                                      Node->getValueType(0));
 439       assert(TRC && "Couldn't determine register class for insert_subreg");
 440       VRBase = MRI.createVirtualRegister(TRC); // Create the reg
 441     }
 442
 443     // Create the insert_subreg or subreg_to_reg machine instruction.
 444     MachineInstr *MI = BuildMI(MF, Node->getDebugLoc(), TII->get(Opc));
 445     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 446
 447     // If creating a subreg_to_reg, then the first input operand
 448     // is an implicit value immediate, otherwise it's a register
 449     if (Opc == TargetInstrInfo::SUBREG_TO_REG) {
 450       const ConstantSDNode *SD = cast<ConstantSDNode>(N0);
 451       MI->addOperand(MachineOperand::CreateImm(SD->getZExtValue()));
 452     } else
 453       AddOperand(MI, N0, 0, 0, VRBaseMap);
 454     // Add the subregster being inserted
 455     AddOperand(MI, N1, 0, 0, VRBaseMap);
 456     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 457     BB->insert(InsertPos, MI);
 458   } else
 459     assert(0 && "Node is not insert_subreg, extract_subreg, or subreg_to_reg");
 460
 461   SDValue Op(Node, 0);
 462   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 463   isNew = isNew; // Silence compiler warning.
 464   assert(isNew && "Node emitted out of order - early");
 465 }
 466
 467 /// EmitCopyToRegClassNode - Generate machine code for COPY_TO_REGCLASS nodes.
 468 /// COPY_TO_REGCLASS is just a normal copy, except that the destination
 469 /// register is constrained to be in a particular register class.
 470 ///
 471 void
 472 ScheduleDAGSDNodes::EmitCopyToRegClassNode(SDNode *Node,
 473                                        DenseMap<SDValue, unsigned> &VRBaseMap) {
 474   unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 475   const TargetRegisterClass *SrcRC = MRI.getRegClass(VReg);
 476
 477   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
 478   const TargetRegisterClass *DstRC = TRI->getRegClass(DstRCIdx);
 479
 480   // Create the new VReg in the destination class and emit a copy.
 481   unsigned NewVReg = MRI.createVirtualRegister(DstRC);
 482   bool Emitted = TII->copyRegToReg(*BB, InsertPos, NewVReg, VReg,
 483                                    DstRC, SrcRC);
 484   // If the target didn't handle the copy with different register
 485   // classes and the destination is a subset of the source,
 486   // try a normal same-RC copy.
 487   if (!Emitted && SrcRC->hasSubClass(DstRC))
 488     Emitted = TII->copyRegToReg(*BB, InsertPos, NewVReg, VReg,
 489                                 SrcRC, SrcRC);
 490   assert(Emitted &&
 491          "Unable to issue a copy instruction for a COPY_TO_REGCLASS node!\n");
 492
 493   SDValue Op(Node, 0);
 494   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
 495   isNew = isNew; // Silence compiler warning.
 496   assert(isNew && "Node emitted out of order - early");
 497 }
 498
 499 /// EmitNode - Generate machine code for an node and needed dependencies.
 500 ///
 501 void ScheduleDAGSDNodes::EmitNode(SDNode *Node, bool IsClone, bool IsCloned,
 502                                   DenseMap<SDValue, unsigned> &VRBaseMap) {
 503   // If machine instruction
 504   if (Node->isMachineOpcode()) {
 505     unsigned Opc = Node->getMachineOpcode();
 506
 507     // Handle subreg insert/extract specially
 508     if (Opc == TargetInstrInfo::EXTRACT_SUBREG ||
 509         Opc == TargetInstrInfo::INSERT_SUBREG ||
 510         Opc == TargetInstrInfo::SUBREG_TO_REG) {
 511       EmitSubregNode(Node, VRBaseMap);
 512       return;
 513     }
 514
 515     // Handle COPY_TO_REGCLASS specially.
 516     if (Opc == TargetInstrInfo::COPY_TO_REGCLASS) {
 517       EmitCopyToRegClassNode(Node, VRBaseMap);
 518       return;
 519     }
 520
 521     if (Opc == TargetInstrInfo::IMPLICIT_DEF)
 522       // We want a unique VR for each IMPLICIT_DEF use.
 523       return;
 524
 525     const TargetInstrDesc &II = TII->get(Opc);
 526     unsigned NumResults = CountResults(Node);
 527     unsigned NodeOperands = CountOperands(Node);
 528     unsigned MemOperandsEnd = ComputeMemOperandsEnd(Node);
 529     bool HasPhysRegOuts = (NumResults > II.getNumDefs()) &&
 530                           II.getImplicitDefs() != 0;
 531 #ifndef NDEBUG
 532     unsigned NumMIOperands = NodeOperands + NumResults;
 533     assert((II.getNumOperands() == NumMIOperands ||
 534             HasPhysRegOuts || II.isVariadic()) &&
 535            "#operands for dag node doesn't match .td file!");
 536 #endif
 537
 538     // Create the new machine instruction.
 539     MachineInstr *MI = BuildMI(MF, Node->getDebugLoc(), II);
 540
 541     // Add result register values for things that are defined by this
 542     // instruction.
 543     if (NumResults)
 544       CreateVirtualRegisters(Node, MI, II, IsClone, IsCloned, VRBaseMap);
 545
 546     // Emit all of the actual operands of this instruction, adding them to the
 547     // instruction as appropriate.
 548     for (unsigned i = 0; i != NodeOperands; ++i)
 549       AddOperand(MI, Node->getOperand(i), i+II.getNumDefs(), &II, VRBaseMap);
 550
 551     // Emit all of the memory operands of this instruction
 552     for (unsigned i = NodeOperands; i != MemOperandsEnd; ++i)
 553       AddMemOperand(MI, cast<MemOperandSDNode>(Node->getOperand(i))->MO);
 554
 555     if (II.usesCustomDAGSchedInsertionHook()) {
 556       // Insert this instruction into the basic block using a target
 557       // specific inserter which may returns a new basic block.
 558       BB = TLI->EmitInstrWithCustomInserter(MI, BB);
 559       InsertPos = BB->end();
 560     } else {
 561       BB->insert(InsertPos, MI);
 562     }
 563
 564     // Additional results must be an physical register def.
 565     if (HasPhysRegOuts) {
 566       for (unsigned i = II.getNumDefs(); i < NumResults; ++i) {
 567         unsigned Reg = II.getImplicitDefs()[i - II.getNumDefs()];
 568         if (Node->hasAnyUseOfValue(i))
 569           EmitCopyFromReg(Node, i, IsClone, IsCloned, Reg, VRBaseMap);
 570       }
 571     }
 572     return;
 573   }
 574
 575   switch (Node->getOpcode()) {
 576   default:
 577 #ifndef NDEBUG
 578     Node->dump(DAG);
 579 #endif
 580     assert(0 && "This target-independent node should have been selected!");
 581     break;
 582   case ISD::EntryToken:
 583     assert(0 && "EntryToken should have been excluded from the schedule!");
 584     break;
 585   case ISD::TokenFactor: // fall thru
 586     break;
 587   case ISD::CopyToReg: {
 588     unsigned SrcReg;
 589     SDValue SrcVal = Node->getOperand(2);
 590     if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(SrcVal))
 591       SrcReg = R->getReg();
 592     else
 593       SrcReg = getVR(SrcVal, VRBaseMap);
 594
 595     unsigned DestReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 596     if (SrcReg == DestReg) // Coalesced away the copy? Ignore.
 597       break;
 598
 599     const TargetRegisterClass *SrcTRC = 0, *DstTRC = 0;
 600     // Get the register classes of the src/dst.
 601     if (TargetRegisterInfo::isVirtualRegister(SrcReg))
 602       SrcTRC = MRI.getRegClass(SrcReg);
 603     else
 604       SrcTRC = TRI->getPhysicalRegisterRegClass(SrcReg,SrcVal.getValueType());
 605
 606     if (TargetRegisterInfo::isVirtualRegister(DestReg))
 607       DstTRC = MRI.getRegClass(DestReg);
 608     else
 609       DstTRC = TRI->getPhysicalRegisterRegClass(DestReg,
 610                                             Node->getOperand(1).getValueType());
 611
 612     bool Emitted = TII->copyRegToReg(*BB, InsertPos, DestReg, SrcReg,
 613                                      DstTRC, SrcTRC);
 614     // If the target didn't handle the copy with different register
 615     // classes and the destination is a subset of the source,
 616     // try a normal same-RC copy.
 617     if (!Emitted && DstTRC->hasSubClass(SrcTRC))
 618       Emitted = TII->copyRegToReg(*BB, InsertPos, DestReg, SrcReg,
 619                                   DstTRC, DstTRC);
 620
 621     assert(Emitted && "Unable to issue a copy instruction!\n");
 622     break;
 623   }
 624   case ISD::CopyFromReg: {
 625     unsigned SrcReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 626     EmitCopyFromReg(Node, 0, IsClone, IsCloned, SrcReg, VRBaseMap);
 627     break;
 628   }
 629   case ISD::INLINEASM: {
 630     unsigned NumOps = Node->getNumOperands();
 631     if (Node->getOperand(NumOps-1).getValueType() == MVT::Flag)
 632       --NumOps;  // Ignore the flag operand.
 633
 634     // Create the inline asm machine instruction.
 635     MachineInstr *MI = BuildMI(MF, Node->getDebugLoc(),
 636                                TII->get(TargetInstrInfo::INLINEASM));
 637
 638     // Add the asm string as an external symbol operand.
 639     const char *AsmStr =
 640       cast<ExternalSymbolSDNode>(Node->getOperand(1))->getSymbol();
 641     MI->addOperand(MachineOperand::CreateES(AsmStr));
 642
 643     // Add all of the operand registers to the instruction.
 644     for (unsigned i = 2; i != NumOps;) {
 645       unsigned Flags =
 646         cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
 647       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 648
 649       MI->addOperand(MachineOperand::CreateImm(Flags));
 650       ++i;  // Skip the ID value.
 651
 652       switch (Flags & 7) {
 653       default: assert(0 && "Bad flags!");
 654       case 2:   // Def of register.
 655         for (; NumVals; --NumVals, ++i) {
 656           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 657           MI->addOperand(MachineOperand::CreateReg(Reg, true));
 658         }
 659         break;
 660       case 6:   // Def of earlyclobber register.
 661         for (; NumVals; --NumVals, ++i) {
 662           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 663           MI->addOperand(MachineOperand::CreateReg(Reg, true, false, false,
 664                                                    false, 0, true));
 665         }
 666         break;
 667       case 1:  // Use of register.
 668       case 3:  // Immediate.
 669       case 4:  // Addressing mode.
 670         // The addressing mode has been selected, just add all of the
 671         // operands to the machine instruction.
 672         for (; NumVals; --NumVals, ++i)
 673           AddOperand(MI, Node->getOperand(i), 0, 0, VRBaseMap);
 674         break;
 675       }
 676     }
 677     BB->insert(InsertPos, MI);
 678     break;
 679   }
 680   }
 681 }
 682
 683 /// EmitSchedule - Emit the machine code in scheduled order.
 684 MachineBasicBlock *ScheduleDAGSDNodes::EmitSchedule() {
 685   DenseMap<SDValue, unsigned> VRBaseMap;
 686   DenseMap<SUnit*, unsigned> CopyVRBaseMap;
 687   for (unsigned i = 0, e = Sequence.size(); i != e; i++) {
 688     SUnit *SU = Sequence[i];
 689     if (!SU) {
 690       // Null SUnit* is a noop.
 691       EmitNoop();
 692       continue;
 693     }
 694
 695     // For pre-regalloc scheduling, create instructions corresponding to the
 696     // SDNode and any flagged SDNodes and append them to the block.
 697     if (!SU->getNode()) {
 698       // Emit a copy.
 699       EmitPhysRegCopy(SU, CopyVRBaseMap);
 700       continue;
 701     }
 702
 703     SmallVector<SDNode *, 4> FlaggedNodes;
 704     for (SDNode *N = SU->getNode()->getFlaggedNode(); N;
 705          N = N->getFlaggedNode())
 706       FlaggedNodes.push_back(N);
 707     while (!FlaggedNodes.empty()) {
 708       EmitNode(FlaggedNodes.back(), SU->OrigNode != SU, SU->isCloned,VRBaseMap);
 709       FlaggedNodes.pop_back();
 710     }
 711     EmitNode(SU->getNode(), SU->OrigNode != SU, SU->isCloned, VRBaseMap);
 712   }
 713
 714   return BB;
 715 }