lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp

   1 //===----- LegalizeIntegerTypes.cpp - Legalization of integer types -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements integer type expansion and promotion for LegalizeTypes.
  11 // Promotion is the act of changing a computation in an illegal type into a
  12 // computation in a larger type.  For example, implementing i8 arithmetic in an
  13 // i32 register (often needed on powerpc).
  14 // Expansion is the act of changing a computation in an illegal type into a
  15 // computation in two identical registers of a smaller type.  For example,
  16 // implementing i64 arithmetic in two i32 registers (often needed on 32-bit
  17 // targets).
  18 //
  19 //===----------------------------------------------------------------------===//
  20
  21 #include "LegalizeTypes.h"
  22 #include "llvm/IR/DerivedTypes.h"
  23 #include "llvm/Support/ErrorHandling.h"
  24 #include "llvm/Support/raw_ostream.h"
  25 using namespace llvm;
  26
  27 #define DEBUG_TYPE "legalize-types"
  28
  29 //===----------------------------------------------------------------------===//
  30 //  Integer Result Promotion
  31 //===----------------------------------------------------------------------===//
  32
  33 /// PromoteIntegerResult - This method is called when a result of a node is
  34 /// found to be in need of promotion to a larger type.  At this point, the node
  35 /// may also have invalid operands or may have other results that need
  36 /// expansion, we just know that (at least) one result needs promotion.
  37 void DAGTypeLegalizer::PromoteIntegerResult(SDNode *N, unsigned ResNo) {
  38   DEBUG(dbgs() << "Promote integer result: "; N->dump(&DAG); dbgs() << "\n");
  39   SDValue Res = SDValue();
  40
  41   // See if the target wants to custom expand this node.
  42   if (CustomLowerNode(N, N->getValueType(ResNo), true))
  43     return;
  44
  45   switch (N->getOpcode()) {
  46   default:
  47 #ifndef NDEBUG
  48     dbgs() << "PromoteIntegerResult #" << ResNo << ": ";
  49     N->dump(&DAG); dbgs() << "\n";
  50 #endif
  51     llvm_unreachable("Do not know how to promote this operator!");
  52   case ISD::MERGE_VALUES:Res = PromoteIntRes_MERGE_VALUES(N, ResNo); break;
  53   case ISD::AssertSext:  Res = PromoteIntRes_AssertSext(N); break;
  54   case ISD::AssertZext:  Res = PromoteIntRes_AssertZext(N); break;
  55   case ISD::BITCAST:     Res = PromoteIntRes_BITCAST(N); break;
  56   case ISD::BSWAP:       Res = PromoteIntRes_BSWAP(N); break;
  57   case ISD::BUILD_PAIR:  Res = PromoteIntRes_BUILD_PAIR(N); break;
  58   case ISD::Constant:    Res = PromoteIntRes_Constant(N); break;
  59   case ISD::CONVERT_RNDSAT:
  60                          Res = PromoteIntRes_CONVERT_RNDSAT(N); break;
  61   case ISD::CTLZ_ZERO_UNDEF:
  62   case ISD::CTLZ:        Res = PromoteIntRes_CTLZ(N); break;
  63   case ISD::CTPOP:       Res = PromoteIntRes_CTPOP(N); break;
  64   case ISD::CTTZ_ZERO_UNDEF:
  65   case ISD::CTTZ:        Res = PromoteIntRes_CTTZ(N); break;
  66   case ISD::EXTRACT_VECTOR_ELT:
  67                          Res = PromoteIntRes_EXTRACT_VECTOR_ELT(N); break;
  68   case ISD::LOAD:        Res = PromoteIntRes_LOAD(cast<LoadSDNode>(N));break;
  69   case ISD::SELECT:      Res = PromoteIntRes_SELECT(N); break;
  70   case ISD::VSELECT:     Res = PromoteIntRes_VSELECT(N); break;
  71   case ISD::SELECT_CC:   Res = PromoteIntRes_SELECT_CC(N); break;
  72   case ISD::SETCC:       Res = PromoteIntRes_SETCC(N); break;
  73   case ISD::SHL:         Res = PromoteIntRes_SHL(N); break;
  74   case ISD::SIGN_EXTEND_INREG:
  75                          Res = PromoteIntRes_SIGN_EXTEND_INREG(N); break;
  76   case ISD::SRA:         Res = PromoteIntRes_SRA(N); break;
  77   case ISD::SRL:         Res = PromoteIntRes_SRL(N); break;
  78   case ISD::TRUNCATE:    Res = PromoteIntRes_TRUNCATE(N); break;
  79   case ISD::UNDEF:       Res = PromoteIntRes_UNDEF(N); break;
  80   case ISD::VAARG:       Res = PromoteIntRes_VAARG(N); break;
  81
  82   case ISD::EXTRACT_SUBVECTOR:
  83                          Res = PromoteIntRes_EXTRACT_SUBVECTOR(N); break;
  84   case ISD::VECTOR_SHUFFLE:
  85                          Res = PromoteIntRes_VECTOR_SHUFFLE(N); break;
  86   case ISD::INSERT_VECTOR_ELT:
  87                          Res = PromoteIntRes_INSERT_VECTOR_ELT(N); break;
  88   case ISD::BUILD_VECTOR:
  89                          Res = PromoteIntRes_BUILD_VECTOR(N); break;
  90   case ISD::SCALAR_TO_VECTOR:
  91                          Res = PromoteIntRes_SCALAR_TO_VECTOR(N); break;
  92   case ISD::CONCAT_VECTORS:
  93                          Res = PromoteIntRes_CONCAT_VECTORS(N); break;
  94
  95   case ISD::SIGN_EXTEND:
  96   case ISD::ZERO_EXTEND:
  97   case ISD::ANY_EXTEND:  Res = PromoteIntRes_INT_EXTEND(N); break;
  98
  99   case ISD::FP_TO_SINT:
 100   case ISD::FP_TO_UINT:  Res = PromoteIntRes_FP_TO_XINT(N); break;
 101
 102   case ISD::FP32_TO_FP16:Res = PromoteIntRes_FP32_TO_FP16(N); break;
 103
 104   case ISD::AND:
 105   case ISD::OR:
 106   case ISD::XOR:
 107   case ISD::ADD:
 108   case ISD::SUB:
 109   case ISD::MUL:         Res = PromoteIntRes_SimpleIntBinOp(N); break;
 110
 111   case ISD::SDIV:
 112   case ISD::SREM:        Res = PromoteIntRes_SDIV(N); break;
 113
 114   case ISD::UDIV:
 115   case ISD::UREM:        Res = PromoteIntRes_UDIV(N); break;
 116
 117   case ISD::SADDO:
 118   case ISD::SSUBO:       Res = PromoteIntRes_SADDSUBO(N, ResNo); break;
 119   case ISD::UADDO:
 120   case ISD::USUBO:       Res = PromoteIntRes_UADDSUBO(N, ResNo); break;
 121   case ISD::SMULO:
 122   case ISD::UMULO:       Res = PromoteIntRes_XMULO(N, ResNo); break;
 123
 124   case ISD::ATOMIC_LOAD:
 125     Res = PromoteIntRes_Atomic0(cast<AtomicSDNode>(N)); break;
 126
 127   case ISD::ATOMIC_LOAD_ADD:
 128   case ISD::ATOMIC_LOAD_SUB:
 129   case ISD::ATOMIC_LOAD_AND:
 130   case ISD::ATOMIC_LOAD_OR:
 131   case ISD::ATOMIC_LOAD_XOR:
 132   case ISD::ATOMIC_LOAD_NAND:
 133   case ISD::ATOMIC_LOAD_MIN:
 134   case ISD::ATOMIC_LOAD_MAX:
 135   case ISD::ATOMIC_LOAD_UMIN:
 136   case ISD::ATOMIC_LOAD_UMAX:
 137   case ISD::ATOMIC_SWAP:
 138     Res = PromoteIntRes_Atomic1(cast<AtomicSDNode>(N)); break;
 139
 140   case ISD::ATOMIC_CMP_SWAP:
 141     Res = PromoteIntRes_Atomic2(cast<AtomicSDNode>(N)); break;
 142   }
 143
 144   // If the result is null then the sub-method took care of registering it.
 145   if (Res.getNode())
 146     SetPromotedInteger(SDValue(N, ResNo), Res);
 147 }
 148
 149 SDValue DAGTypeLegalizer::PromoteIntRes_MERGE_VALUES(SDNode *N,
 150                                                      unsigned ResNo) {
 151   SDValue Op = DisintegrateMERGE_VALUES(N, ResNo);
 152   return GetPromotedInteger(Op);
 153 }
 154
 155 SDValue DAGTypeLegalizer::PromoteIntRes_AssertSext(SDNode *N) {
 156   // Sign-extend the new bits, and continue the assertion.
 157   SDValue Op = SExtPromotedInteger(N->getOperand(0));
 158   return DAG.getNode(ISD::AssertSext, SDLoc(N),
 159                      Op.getValueType(), Op, N->getOperand(1));
 160 }
 161
 162 SDValue DAGTypeLegalizer::PromoteIntRes_AssertZext(SDNode *N) {
 163   // Zero the new bits, and continue the assertion.
 164   SDValue Op = ZExtPromotedInteger(N->getOperand(0));
 165   return DAG.getNode(ISD::AssertZext, SDLoc(N),
 166                      Op.getValueType(), Op, N->getOperand(1));
 167 }
 168
 169 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic0(AtomicSDNode *N) {
 170   EVT ResVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 171   SDValue Res = DAG.getAtomic(N->getOpcode(), SDLoc(N),
 172                               N->getMemoryVT(), ResVT,
 173                               N->getChain(), N->getBasePtr(),
 174                               N->getMemOperand(), N->getOrdering(),
 175                               N->getSynchScope());
 176   // Legalized the chain result - switch anything that used the old chain to
 177   // use the new one.
 178   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 179   return Res;
 180 }
 181
 182 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic1(AtomicSDNode *N) {
 183   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 184   SDValue Res = DAG.getAtomic(N->getOpcode(), SDLoc(N),
 185                               N->getMemoryVT(),
 186                               N->getChain(), N->getBasePtr(),
 187                               Op2, N->getMemOperand(), N->getOrdering(),
 188                               N->getSynchScope());
 189   // Legalized the chain result - switch anything that used the old chain to
 190   // use the new one.
 191   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 192   return Res;
 193 }
 194
 195 SDValue DAGTypeLegalizer::PromoteIntRes_Atomic2(AtomicSDNode *N) {
 196   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 197   SDValue Op3 = GetPromotedInteger(N->getOperand(3));
 198   SDValue Res = DAG.getAtomic(N->getOpcode(), SDLoc(N), N->getMemoryVT(),
 199                               N->getChain(), N->getBasePtr(), Op2, Op3,
 200                               N->getMemOperand(), N->getSuccessOrdering(),
 201                               N->getFailureOrdering(), N->getSynchScope());
 202   // Legalized the chain result - switch anything that used the old chain to
 203   // use the new one.
 204   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 205   return Res;
 206 }
 207
 208 SDValue DAGTypeLegalizer::PromoteIntRes_BITCAST(SDNode *N) {
 209   SDValue InOp = N->getOperand(0);
 210   EVT InVT = InOp.getValueType();
 211   EVT NInVT = TLI.getTypeToTransformTo(*DAG.getContext(), InVT);
 212   EVT OutVT = N->getValueType(0);
 213   EVT NOutVT = TLI.getTypeToTransformTo(*DAG.getContext(), OutVT);
 214   SDLoc dl(N);
 215
 216   switch (getTypeAction(InVT)) {
 217   case TargetLowering::TypeLegal:
 218     break;
 219   case TargetLowering::TypePromoteInteger:
 220     if (NOutVT.bitsEq(NInVT) && !NOutVT.isVector() && !NInVT.isVector())
 221       // The input promotes to the same size.  Convert the promoted value.
 222       return DAG.getNode(ISD::BITCAST, dl, NOutVT, GetPromotedInteger(InOp));
 223     break;
 224   case TargetLowering::TypeSoftenFloat:
 225     // Promote the integer operand by hand.
 226     return DAG.getNode(ISD::ANY_EXTEND, dl, NOutVT, GetSoftenedFloat(InOp));
 227   case TargetLowering::TypeExpandInteger:
 228   case TargetLowering::TypeExpandFloat:
 229     break;
 230   case TargetLowering::TypeScalarizeVector:
 231     // Convert the element to an integer and promote it by hand.
 232     if (!NOutVT.isVector())
 233       return DAG.getNode(ISD::ANY_EXTEND, dl, NOutVT,
 234                          BitConvertToInteger(GetScalarizedVector(InOp)));
 235     break;
 236   case TargetLowering::TypeSplitVector: {
 237     // For example, i32 = BITCAST v2i16 on alpha.  Convert the split
 238     // pieces of the input into integers and reassemble in the final type.
 239     SDValue Lo, Hi;
 240     GetSplitVector(N->getOperand(0), Lo, Hi);
 241     Lo = BitConvertToInteger(Lo);
 242     Hi = BitConvertToInteger(Hi);
 243
 244     if (TLI.isBigEndian())
 245       std::swap(Lo, Hi);
 246
 247     InOp = DAG.getNode(ISD::ANY_EXTEND, dl,
 248                        EVT::getIntegerVT(*DAG.getContext(),
 249                                          NOutVT.getSizeInBits()),
 250                        JoinIntegers(Lo, Hi));
 251     return DAG.getNode(ISD::BITCAST, dl, NOutVT, InOp);
 252   }
 253   case TargetLowering::TypeWidenVector:
 254     // The input is widened to the same size. Convert to the widened value.
 255     // Make sure that the outgoing value is not a vector, because this would
 256     // make us bitcast between two vectors which are legalized in different ways.
 257     if (NOutVT.bitsEq(NInVT) && !NOutVT.isVector())
 258       return DAG.getNode(ISD::BITCAST, dl, NOutVT, GetWidenedVector(InOp));
 259   }
 260
 261   return DAG.getNode(ISD::ANY_EXTEND, dl, NOutVT,
 262                      CreateStackStoreLoad(InOp, OutVT));
 263 }
 264
 265 SDValue DAGTypeLegalizer::PromoteIntRes_BSWAP(SDNode *N) {
 266   SDValue Op = GetPromotedInteger(N->getOperand(0));
 267   EVT OVT = N->getValueType(0);
 268   EVT NVT = Op.getValueType();
 269   SDLoc dl(N);
 270
 271   unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
 272   return DAG.getNode(ISD::SRL, dl, NVT, DAG.getNode(ISD::BSWAP, dl, NVT, Op),
 273                      DAG.getConstant(DiffBits, TLI.getPointerTy()));
 274 }
 275
 276 SDValue DAGTypeLegalizer::PromoteIntRes_BUILD_PAIR(SDNode *N) {
 277   // The pair element type may be legal, or may not promote to the same type as
 278   // the result, for example i14 = BUILD_PAIR (i7, i7).  Handle all cases.
 279   return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N),
 280                      TLI.getTypeToTransformTo(*DAG.getContext(),
 281                      N->getValueType(0)), JoinIntegers(N->getOperand(0),
 282                      N->getOperand(1)));
 283 }
 284
 285 SDValue DAGTypeLegalizer::PromoteIntRes_Constant(SDNode *N) {
 286   EVT VT = N->getValueType(0);
 287   // FIXME there is no actual debug info here
 288   SDLoc dl(N);
 289   // Zero extend things like i1, sign extend everything else.  It shouldn't
 290   // matter in theory which one we pick, but this tends to give better code?
 291   unsigned Opc = VT.isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 292   SDValue Result = DAG.getNode(Opc, dl,
 293                                TLI.getTypeToTransformTo(*DAG.getContext(), VT),
 294                                SDValue(N, 0));
 295   assert(isa<ConstantSDNode>(Result) && "Didn't constant fold ext?");
 296   return Result;
 297 }
 298
 299 SDValue DAGTypeLegalizer::PromoteIntRes_CONVERT_RNDSAT(SDNode *N) {
 300   ISD::CvtCode CvtCode = cast<CvtRndSatSDNode>(N)->getCvtCode();
 301   assert ((CvtCode == ISD::CVT_SS || CvtCode == ISD::CVT_SU ||
 302            CvtCode == ISD::CVT_US || CvtCode == ISD::CVT_UU ||
 303            CvtCode == ISD::CVT_SF || CvtCode == ISD::CVT_UF) &&
 304           "can only promote integers");
 305   EVT OutVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 306   return DAG.getConvertRndSat(OutVT, SDLoc(N), N->getOperand(0),
 307                               N->getOperand(1), N->getOperand(2),
 308                               N->getOperand(3), N->getOperand(4), CvtCode);
 309 }
 310
 311 SDValue DAGTypeLegalizer::PromoteIntRes_CTLZ(SDNode *N) {
 312   // Zero extend to the promoted type and do the count there.
 313   SDValue Op = ZExtPromotedInteger(N->getOperand(0));
 314   SDLoc dl(N);
 315   EVT OVT = N->getValueType(0);
 316   EVT NVT = Op.getValueType();
 317   Op = DAG.getNode(N->getOpcode(), dl, NVT, Op);
 318   // Subtract off the extra leading bits in the bigger type.
 319   return DAG.getNode(ISD::SUB, dl, NVT, Op,
 320                      DAG.getConstant(NVT.getSizeInBits() -
 321                                      OVT.getSizeInBits(), NVT));
 322 }
 323
 324 SDValue DAGTypeLegalizer::PromoteIntRes_CTPOP(SDNode *N) {
 325   // Zero extend to the promoted type and do the count there.
 326   SDValue Op = ZExtPromotedInteger(N->getOperand(0));
 327   return DAG.getNode(ISD::CTPOP, SDLoc(N), Op.getValueType(), Op);
 328 }
 329
 330 SDValue DAGTypeLegalizer::PromoteIntRes_CTTZ(SDNode *N) {
 331   SDValue Op = GetPromotedInteger(N->getOperand(0));
 332   EVT OVT = N->getValueType(0);
 333   EVT NVT = Op.getValueType();
 334   SDLoc dl(N);
 335   if (N->getOpcode() == ISD::CTTZ) {
 336     // The count is the same in the promoted type except if the original
 337     // value was zero.  This can be handled by setting the bit just off
 338     // the top of the original type.
 339     APInt TopBit(NVT.getSizeInBits(), 0);
 340     TopBit.setBit(OVT.getSizeInBits());
 341     Op = DAG.getNode(ISD::OR, dl, NVT, Op, DAG.getConstant(TopBit, NVT));
 342   }
 343   return DAG.getNode(N->getOpcode(), dl, NVT, Op);
 344 }
 345
 346 SDValue DAGTypeLegalizer::PromoteIntRes_EXTRACT_VECTOR_ELT(SDNode *N) {
 347   SDLoc dl(N);
 348   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 349   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, NVT, N->getOperand(0),
 350                      N->getOperand(1));
 351 }
 352
 353 SDValue DAGTypeLegalizer::PromoteIntRes_FP_TO_XINT(SDNode *N) {
 354   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 355   unsigned NewOpc = N->getOpcode();
 356   SDLoc dl(N);
 357
 358   // If we're promoting a UINT to a larger size and the larger FP_TO_UINT is
 359   // not Legal, check to see if we can use FP_TO_SINT instead.  (If both UINT
 360   // and SINT conversions are Custom, there is no way to tell which is
 361   // preferable. We choose SINT because that's the right thing on PPC.)
 362   if (N->getOpcode() == ISD::FP_TO_UINT &&
 363       !TLI.isOperationLegal(ISD::FP_TO_UINT, NVT) &&
 364       TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NVT))
 365     NewOpc = ISD::FP_TO_SINT;
 366
 367   SDValue Res = DAG.getNode(NewOpc, dl, NVT, N->getOperand(0));
 368
 369   // Assert that the converted value fits in the original type.  If it doesn't
 370   // (eg: because the value being converted is too big), then the result of the
 371   // original operation was undefined anyway, so the assert is still correct.
 372   return DAG.getNode(N->getOpcode() == ISD::FP_TO_UINT ?
 373                      ISD::AssertZext : ISD::AssertSext, dl, NVT, Res,
 374                      DAG.getValueType(N->getValueType(0).getScalarType()));
 375 }
 376
 377 SDValue DAGTypeLegalizer::PromoteIntRes_FP32_TO_FP16(SDNode *N) {
 378   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 379   SDLoc dl(N);
 380
 381   SDValue Res = DAG.getNode(N->getOpcode(), dl, NVT, N->getOperand(0));
 382
 383   return DAG.getNode(ISD::AssertZext, dl,
 384                      NVT, Res, DAG.getValueType(N->getValueType(0)));
 385 }
 386
 387 SDValue DAGTypeLegalizer::PromoteIntRes_INT_EXTEND(SDNode *N) {
 388   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 389   SDLoc dl(N);
 390
 391   if (getTypeAction(N->getOperand(0).getValueType())
 392       == TargetLowering::TypePromoteInteger) {
 393     SDValue Res = GetPromotedInteger(N->getOperand(0));
 394     assert(Res.getValueType().bitsLE(NVT) && "Extension doesn't make sense!");
 395
 396     // If the result and operand types are the same after promotion, simplify
 397     // to an in-register extension.
 398     if (NVT == Res.getValueType()) {
 399       // The high bits are not guaranteed to be anything.  Insert an extend.
 400       if (N->getOpcode() == ISD::SIGN_EXTEND)
 401         return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NVT, Res,
 402                            DAG.getValueType(N->getOperand(0).getValueType()));
 403       if (N->getOpcode() == ISD::ZERO_EXTEND)
 404         return DAG.getZeroExtendInReg(Res, dl,
 405                       N->getOperand(0).getValueType().getScalarType());
 406       assert(N->getOpcode() == ISD::ANY_EXTEND && "Unknown integer extension!");
 407       return Res;
 408     }
 409   }
 410
 411   // Otherwise, just extend the original operand all the way to the larger type.
 412   return DAG.getNode(N->getOpcode(), dl, NVT, N->getOperand(0));
 413 }
 414
 415 SDValue DAGTypeLegalizer::PromoteIntRes_LOAD(LoadSDNode *N) {
 416   assert(ISD::isUNINDEXEDLoad(N) && "Indexed load during type legalization!");
 417   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 418   ISD::LoadExtType ExtType =
 419     ISD::isNON_EXTLoad(N) ? ISD::EXTLOAD : N->getExtensionType();
 420   SDLoc dl(N);
 421   SDValue Res = DAG.getExtLoad(ExtType, dl, NVT, N->getChain(), N->getBasePtr(),
 422                                N->getMemoryVT(), N->getMemOperand());
 423
 424   // Legalized the chain result - switch anything that used the old chain to
 425   // use the new one.
 426   ReplaceValueWith(SDValue(N, 1), Res.getValue(1));
 427   return Res;
 428 }
 429
 430 /// Promote the overflow flag of an overflowing arithmetic node.
 431 SDValue DAGTypeLegalizer::PromoteIntRes_Overflow(SDNode *N) {
 432   // Simply change the return type of the boolean result.
 433   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(1));
 434   EVT ValueVTs[] = { N->getValueType(0), NVT };
 435   SDValue Ops[] = { N->getOperand(0), N->getOperand(1) };
 436   SDValue Res = DAG.getNode(N->getOpcode(), SDLoc(N),
 437                             DAG.getVTList(ValueVTs), Ops, 2);
 438
 439   // Modified the sum result - switch anything that used the old sum to use
 440   // the new one.
 441   ReplaceValueWith(SDValue(N, 0), Res);
 442
 443   return SDValue(Res.getNode(), 1);
 444 }
 445
 446 SDValue DAGTypeLegalizer::PromoteIntRes_SADDSUBO(SDNode *N, unsigned ResNo) {
 447   if (ResNo == 1)
 448     return PromoteIntRes_Overflow(N);
 449
 450   // The operation overflowed iff the result in the larger type is not the
 451   // sign extension of its truncation to the original type.
 452   SDValue LHS = SExtPromotedInteger(N->getOperand(0));
 453   SDValue RHS = SExtPromotedInteger(N->getOperand(1));
 454   EVT OVT = N->getOperand(0).getValueType();
 455   EVT NVT = LHS.getValueType();
 456   SDLoc dl(N);
 457
 458   // Do the arithmetic in the larger type.
 459   unsigned Opcode = N->getOpcode() == ISD::SADDO ? ISD::ADD : ISD::SUB;
 460   SDValue Res = DAG.getNode(Opcode, dl, NVT, LHS, RHS);
 461
 462   // Calculate the overflow flag: sign extend the arithmetic result from
 463   // the original type.
 464   SDValue Ofl = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NVT, Res,
 465                             DAG.getValueType(OVT));
 466   // Overflowed if and only if this is not equal to Res.
 467   Ofl = DAG.getSetCC(dl, N->getValueType(1), Ofl, Res, ISD::SETNE);
 468
 469   // Use the calculated overflow everywhere.
 470   ReplaceValueWith(SDValue(N, 1), Ofl);
 471
 472   return Res;
 473 }
 474
 475 SDValue DAGTypeLegalizer::PromoteIntRes_SDIV(SDNode *N) {
 476   // Sign extend the input.
 477   SDValue LHS = SExtPromotedInteger(N->getOperand(0));
 478   SDValue RHS = SExtPromotedInteger(N->getOperand(1));
 479   return DAG.getNode(N->getOpcode(), SDLoc(N),
 480                      LHS.getValueType(), LHS, RHS);
 481 }
 482
 483 SDValue DAGTypeLegalizer::PromoteIntRes_SELECT(SDNode *N) {
 484   SDValue LHS = GetPromotedInteger(N->getOperand(1));
 485   SDValue RHS = GetPromotedInteger(N->getOperand(2));
 486   return DAG.getSelect(SDLoc(N),
 487                        LHS.getValueType(), N->getOperand(0), LHS, RHS);
 488 }
 489
 490 SDValue DAGTypeLegalizer::PromoteIntRes_VSELECT(SDNode *N) {
 491   SDValue Mask = N->getOperand(0);
 492   EVT OpTy = N->getOperand(1).getValueType();
 493
 494   // Promote all the way up to the canonical SetCC type.
 495   Mask = PromoteTargetBoolean(Mask, getSetCCResultType(OpTy));
 496   SDValue LHS = GetPromotedInteger(N->getOperand(1));
 497   SDValue RHS = GetPromotedInteger(N->getOperand(2));
 498   return DAG.getNode(ISD::VSELECT, SDLoc(N),
 499                      LHS.getValueType(), Mask, LHS, RHS);
 500 }
 501
 502 SDValue DAGTypeLegalizer::PromoteIntRes_SELECT_CC(SDNode *N) {
 503   SDValue LHS = GetPromotedInteger(N->getOperand(2));
 504   SDValue RHS = GetPromotedInteger(N->getOperand(3));
 505   return DAG.getNode(ISD::SELECT_CC, SDLoc(N),
 506                      LHS.getValueType(), N->getOperand(0),
 507                      N->getOperand(1), LHS, RHS, N->getOperand(4));
 508 }
 509
 510 SDValue DAGTypeLegalizer::PromoteIntRes_SETCC(SDNode *N) {
 511   EVT SVT = getSetCCResultType(N->getOperand(0).getValueType());
 512
 513   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 514
 515   // Only use the result of getSetCCResultType if it is legal,
 516   // otherwise just use the promoted result type (NVT).
 517   if (!TLI.isTypeLegal(SVT))
 518     SVT = NVT;
 519
 520   SDLoc dl(N);
 521   assert(SVT.isVector() == N->getOperand(0).getValueType().isVector() &&
 522          "Vector compare must return a vector result!");
 523
 524   SDValue LHS = N->getOperand(0);
 525   SDValue RHS = N->getOperand(1);
 526   if (LHS.getValueType() != RHS.getValueType()) {
 527     if (getTypeAction(LHS.getValueType()) == TargetLowering::TypePromoteInteger &&
 528         !LHS.getValueType().isVector())
 529       LHS = GetPromotedInteger(LHS);
 530     if (getTypeAction(RHS.getValueType()) == TargetLowering::TypePromoteInteger &&
 531         !RHS.getValueType().isVector())
 532       RHS = GetPromotedInteger(RHS);
 533   }
 534
 535   // Get the SETCC result using the canonical SETCC type.
 536   SDValue SetCC = DAG.getNode(N->getOpcode(), dl, SVT, LHS, RHS,
 537                               N->getOperand(2));
 538
 539   assert(NVT.bitsLE(SVT) && "Integer type overpromoted?");
 540   // Convert to the expected type.
 541   return DAG.getNode(ISD::TRUNCATE, dl, NVT, SetCC);
 542 }
 543
 544 SDValue DAGTypeLegalizer::PromoteIntRes_SHL(SDNode *N) {
 545   SDValue Res = GetPromotedInteger(N->getOperand(0));
 546   SDValue Amt = N->getOperand(1);
 547   Amt = Amt.getValueType().isVector() ? ZExtPromotedInteger(Amt) : Amt;
 548   return DAG.getNode(ISD::SHL, SDLoc(N), Res.getValueType(), Res, Amt);
 549 }
 550
 551 SDValue DAGTypeLegalizer::PromoteIntRes_SIGN_EXTEND_INREG(SDNode *N) {
 552   SDValue Op = GetPromotedInteger(N->getOperand(0));
 553   return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N),
 554                      Op.getValueType(), Op, N->getOperand(1));
 555 }
 556
 557 SDValue DAGTypeLegalizer::PromoteIntRes_SimpleIntBinOp(SDNode *N) {
 558   // The input may have strange things in the top bits of the registers, but
 559   // these operations don't care.  They may have weird bits going out, but
 560   // that too is okay if they are integer operations.
 561   SDValue LHS = GetPromotedInteger(N->getOperand(0));
 562   SDValue RHS = GetPromotedInteger(N->getOperand(1));
 563   return DAG.getNode(N->getOpcode(), SDLoc(N),
 564                      LHS.getValueType(), LHS, RHS);
 565 }
 566
 567 SDValue DAGTypeLegalizer::PromoteIntRes_SRA(SDNode *N) {
 568   // The input value must be properly sign extended.
 569   SDValue Res = SExtPromotedInteger(N->getOperand(0));
 570   SDValue Amt = N->getOperand(1);
 571   Amt = Amt.getValueType().isVector() ? ZExtPromotedInteger(Amt) : Amt;
 572   return DAG.getNode(ISD::SRA, SDLoc(N), Res.getValueType(), Res, Amt);
 573 }
 574
 575 SDValue DAGTypeLegalizer::PromoteIntRes_SRL(SDNode *N) {
 576   // The input value must be properly zero extended.
 577   SDValue Res = ZExtPromotedInteger(N->getOperand(0));
 578   SDValue Amt = N->getOperand(1);
 579   Amt = Amt.getValueType().isVector() ? ZExtPromotedInteger(Amt) : Amt;
 580   return DAG.getNode(ISD::SRL, SDLoc(N), Res.getValueType(), Res, Amt);
 581 }
 582
 583 SDValue DAGTypeLegalizer::PromoteIntRes_TRUNCATE(SDNode *N) {
 584   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 585   SDValue Res;
 586   SDValue InOp = N->getOperand(0);
 587   SDLoc dl(N);
 588
 589   switch (getTypeAction(InOp.getValueType())) {
 590   default: llvm_unreachable("Unknown type action!");
 591   case TargetLowering::TypeLegal:
 592   case TargetLowering::TypeExpandInteger:
 593     Res = InOp;
 594     break;
 595   case TargetLowering::TypePromoteInteger:
 596     Res = GetPromotedInteger(InOp);
 597     break;
 598   case TargetLowering::TypeSplitVector:
 599     EVT InVT = InOp.getValueType();
 600     assert(InVT.isVector() && "Cannot split scalar types");
 601     unsigned NumElts = InVT.getVectorNumElements();
 602     assert(NumElts == NVT.getVectorNumElements() &&
 603            "Dst and Src must have the same number of elements");
 604     assert(isPowerOf2_32(NumElts) &&
 605            "Promoted vector type must be a power of two");
 606
 607     SDValue EOp1, EOp2;
 608     GetSplitVector(InOp, EOp1, EOp2);
 609
 610     EVT HalfNVT = EVT::getVectorVT(*DAG.getContext(), NVT.getScalarType(),
 611                                    NumElts/2);
 612     EOp1 = DAG.getNode(ISD::TRUNCATE, dl, HalfNVT, EOp1);
 613     EOp2 = DAG.getNode(ISD::TRUNCATE, dl, HalfNVT, EOp2);
 614
 615     return DAG.getNode(ISD::CONCAT_VECTORS, dl, NVT, EOp1, EOp2);
 616   }
 617
 618   // Truncate to NVT instead of VT
 619   return DAG.getNode(ISD::TRUNCATE, dl, NVT, Res);
 620 }
 621
 622 SDValue DAGTypeLegalizer::PromoteIntRes_UADDSUBO(SDNode *N, unsigned ResNo) {
 623   if (ResNo == 1)
 624     return PromoteIntRes_Overflow(N);
 625
 626   // The operation overflowed iff the result in the larger type is not the
 627   // zero extension of its truncation to the original type.
 628   SDValue LHS = ZExtPromotedInteger(N->getOperand(0));
 629   SDValue RHS = ZExtPromotedInteger(N->getOperand(1));
 630   EVT OVT = N->getOperand(0).getValueType();
 631   EVT NVT = LHS.getValueType();
 632   SDLoc dl(N);
 633
 634   // Do the arithmetic in the larger type.
 635   unsigned Opcode = N->getOpcode() == ISD::UADDO ? ISD::ADD : ISD::SUB;
 636   SDValue Res = DAG.getNode(Opcode, dl, NVT, LHS, RHS);
 637
 638   // Calculate the overflow flag: zero extend the arithmetic result from
 639   // the original type.
 640   SDValue Ofl = DAG.getZeroExtendInReg(Res, dl, OVT);
 641   // Overflowed if and only if this is not equal to Res.
 642   Ofl = DAG.getSetCC(dl, N->getValueType(1), Ofl, Res, ISD::SETNE);
 643
 644   // Use the calculated overflow everywhere.
 645   ReplaceValueWith(SDValue(N, 1), Ofl);
 646
 647   return Res;
 648 }
 649
 650 SDValue DAGTypeLegalizer::PromoteIntRes_XMULO(SDNode *N, unsigned ResNo) {
 651   // Promote the overflow bit trivially.
 652   if (ResNo == 1)
 653     return PromoteIntRes_Overflow(N);
 654
 655   SDValue LHS = N->getOperand(0), RHS = N->getOperand(1);
 656   SDLoc DL(N);
 657   EVT SmallVT = LHS.getValueType();
 658
 659   // To determine if the result overflowed in a larger type, we extend the
 660   // input to the larger type, do the multiply (checking if it overflows),
 661   // then also check the high bits of the result to see if overflow happened
 662   // there.
 663   if (N->getOpcode() == ISD::SMULO) {
 664     LHS = SExtPromotedInteger(LHS);
 665     RHS = SExtPromotedInteger(RHS);
 666   } else {
 667     LHS = ZExtPromotedInteger(LHS);
 668     RHS = ZExtPromotedInteger(RHS);
 669   }
 670   SDVTList VTs = DAG.getVTList(LHS.getValueType(), N->getValueType(1));
 671   SDValue Mul = DAG.getNode(N->getOpcode(), DL, VTs, LHS, RHS);
 672
 673   // Overflow occurred if it occurred in the larger type, or if the high part
 674   // of the result does not zero/sign-extend the low part.  Check this second
 675   // possibility first.
 676   SDValue Overflow;
 677   if (N->getOpcode() == ISD::UMULO) {
 678     // Unsigned overflow occurred if the high part is non-zero.
 679     SDValue Hi = DAG.getNode(ISD::SRL, DL, Mul.getValueType(), Mul,
 680                              DAG.getIntPtrConstant(SmallVT.getSizeInBits()));
 681     Overflow = DAG.getSetCC(DL, N->getValueType(1), Hi,
 682                             DAG.getConstant(0, Hi.getValueType()), ISD::SETNE);
 683   } else {
 684     // Signed overflow occurred if the high part does not sign extend the low.
 685     SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, Mul.getValueType(),
 686                                Mul, DAG.getValueType(SmallVT));
 687     Overflow = DAG.getSetCC(DL, N->getValueType(1), SExt, Mul, ISD::SETNE);
 688   }
 689
 690   // The only other way for overflow to occur is if the multiplication in the
 691   // larger type itself overflowed.
 692   Overflow = DAG.getNode(ISD::OR, DL, N->getValueType(1), Overflow,
 693                          SDValue(Mul.getNode(), 1));
 694
 695   // Use the calculated overflow everywhere.
 696   ReplaceValueWith(SDValue(N, 1), Overflow);
 697   return Mul;
 698 }
 699
 700 SDValue DAGTypeLegalizer::PromoteIntRes_UDIV(SDNode *N) {
 701   // Zero extend the input.
 702   SDValue LHS = ZExtPromotedInteger(N->getOperand(0));
 703   SDValue RHS = ZExtPromotedInteger(N->getOperand(1));
 704   return DAG.getNode(N->getOpcode(), SDLoc(N),
 705                      LHS.getValueType(), LHS, RHS);
 706 }
 707
 708 SDValue DAGTypeLegalizer::PromoteIntRes_UNDEF(SDNode *N) {
 709   return DAG.getUNDEF(TLI.getTypeToTransformTo(*DAG.getContext(),
 710                                                N->getValueType(0)));
 711 }
 712
 713 SDValue DAGTypeLegalizer::PromoteIntRes_VAARG(SDNode *N) {
 714   SDValue Chain = N->getOperand(0); // Get the chain.
 715   SDValue Ptr = N->getOperand(1); // Get the pointer.
 716   EVT VT = N->getValueType(0);
 717   SDLoc dl(N);
 718
 719   MVT RegVT = TLI.getRegisterType(*DAG.getContext(), VT);
 720   unsigned NumRegs = TLI.getNumRegisters(*DAG.getContext(), VT);
 721   // The argument is passed as NumRegs registers of type RegVT.
 722
 723   SmallVector<SDValue, 8> Parts(NumRegs);
 724   for (unsigned i = 0; i < NumRegs; ++i) {
 725     Parts[i] = DAG.getVAArg(RegVT, dl, Chain, Ptr, N->getOperand(2),
 726                             N->getConstantOperandVal(3));
 727     Chain = Parts[i].getValue(1);
 728   }
 729
 730   // Handle endianness of the load.
 731   if (TLI.isBigEndian())
 732     std::reverse(Parts.begin(), Parts.end());
 733
 734   // Assemble the parts in the promoted type.
 735   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
 736   SDValue Res = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Parts[0]);
 737   for (unsigned i = 1; i < NumRegs; ++i) {
 738     SDValue Part = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Parts[i]);
 739     // Shift it to the right position and "or" it in.
 740     Part = DAG.getNode(ISD::SHL, dl, NVT, Part,
 741                        DAG.getConstant(i * RegVT.getSizeInBits(),
 742                                        TLI.getPointerTy()));
 743     Res = DAG.getNode(ISD::OR, dl, NVT, Res, Part);
 744   }
 745
 746   // Modified the chain result - switch anything that used the old chain to
 747   // use the new one.
 748   ReplaceValueWith(SDValue(N, 1), Chain);
 749
 750   return Res;
 751 }
 752
 753 //===----------------------------------------------------------------------===//
 754 //  Integer Operand Promotion
 755 //===----------------------------------------------------------------------===//
 756
 757 /// PromoteIntegerOperand - This method is called when the specified operand of
 758 /// the specified node is found to need promotion.  At this point, all of the
 759 /// result types of the node are known to be legal, but other operands of the
 760 /// node may need promotion or expansion as well as the specified one.
 761 bool DAGTypeLegalizer::PromoteIntegerOperand(SDNode *N, unsigned OpNo) {
 762   DEBUG(dbgs() << "Promote integer operand: "; N->dump(&DAG); dbgs() << "\n");
 763   SDValue Res = SDValue();
 764
 765   if (CustomLowerNode(N, N->getOperand(OpNo).getValueType(), false))
 766     return false;
 767
 768   switch (N->getOpcode()) {
 769     default:
 770   #ifndef NDEBUG
 771     dbgs() << "PromoteIntegerOperand Op #" << OpNo << ": ";
 772     N->dump(&DAG); dbgs() << "\n";
 773   #endif
 774     llvm_unreachable("Do not know how to promote this operator's operand!");
 775
 776   case ISD::ANY_EXTEND:   Res = PromoteIntOp_ANY_EXTEND(N); break;
 777   case ISD::ATOMIC_STORE:
 778     Res = PromoteIntOp_ATOMIC_STORE(cast<AtomicSDNode>(N));
 779     break;
 780   case ISD::BITCAST:      Res = PromoteIntOp_BITCAST(N); break;
 781   case ISD::BR_CC:        Res = PromoteIntOp_BR_CC(N, OpNo); break;
 782   case ISD::BRCOND:       Res = PromoteIntOp_BRCOND(N, OpNo); break;
 783   case ISD::BUILD_PAIR:   Res = PromoteIntOp_BUILD_PAIR(N); break;
 784   case ISD::BUILD_VECTOR: Res = PromoteIntOp_BUILD_VECTOR(N); break;
 785   case ISD::CONCAT_VECTORS: Res = PromoteIntOp_CONCAT_VECTORS(N); break;
 786   case ISD::EXTRACT_VECTOR_ELT: Res = PromoteIntOp_EXTRACT_VECTOR_ELT(N); break;
 787   case ISD::CONVERT_RNDSAT:
 788                           Res = PromoteIntOp_CONVERT_RNDSAT(N); break;
 789   case ISD::INSERT_VECTOR_ELT:
 790                           Res = PromoteIntOp_INSERT_VECTOR_ELT(N, OpNo);break;
 791   case ISD::SCALAR_TO_VECTOR:
 792                           Res = PromoteIntOp_SCALAR_TO_VECTOR(N); break;
 793   case ISD::VSELECT:
 794   case ISD::SELECT:       Res = PromoteIntOp_SELECT(N, OpNo); break;
 795   case ISD::SELECT_CC:    Res = PromoteIntOp_SELECT_CC(N, OpNo); break;
 796   case ISD::SETCC:        Res = PromoteIntOp_SETCC(N, OpNo); break;
 797   case ISD::SIGN_EXTEND:  Res = PromoteIntOp_SIGN_EXTEND(N); break;
 798   case ISD::SINT_TO_FP:   Res = PromoteIntOp_SINT_TO_FP(N); break;
 799   case ISD::STORE:        Res = PromoteIntOp_STORE(cast<StoreSDNode>(N),
 800                                                    OpNo); break;
 801   case ISD::TRUNCATE:     Res = PromoteIntOp_TRUNCATE(N); break;
 802   case ISD::FP16_TO_FP32:
 803   case ISD::UINT_TO_FP:   Res = PromoteIntOp_UINT_TO_FP(N); break;
 804   case ISD::ZERO_EXTEND:  Res = PromoteIntOp_ZERO_EXTEND(N); break;
 805
 806   case ISD::SHL:
 807   case ISD::SRA:
 808   case ISD::SRL:
 809   case ISD::ROTL:
 810   case ISD::ROTR: Res = PromoteIntOp_Shift(N); break;
 811   }
 812
 813   // If the result is null, the sub-method took care of registering results etc.
 814   if (!Res.getNode()) return false;
 815
 816   // If the result is N, the sub-method updated N in place.  Tell the legalizer
 817   // core about this.
 818   if (Res.getNode() == N)
 819     return true;
 820
 821   assert(Res.getValueType() == N->getValueType(0) && N->getNumValues() == 1 &&
 822          "Invalid operand expansion");
 823
 824   ReplaceValueWith(SDValue(N, 0), Res);
 825   return false;
 826 }
 827
 828 /// PromoteSetCCOperands - Promote the operands of a comparison.  This code is
 829 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 830 void DAGTypeLegalizer::PromoteSetCCOperands(SDValue &NewLHS,SDValue &NewRHS,
 831                                             ISD::CondCode CCCode) {
 832   // We have to insert explicit sign or zero extends.  Note that we could
 833   // insert sign extends for ALL conditions, but zero extend is cheaper on
 834   // many machines (an AND instead of two shifts), so prefer it.
 835   switch (CCCode) {
 836   default: llvm_unreachable("Unknown integer comparison!");
 837   case ISD::SETEQ:
 838   case ISD::SETNE:
 839   case ISD::SETUGE:
 840   case ISD::SETUGT:
 841   case ISD::SETULE:
 842   case ISD::SETULT:
 843     // ALL of these operations will work if we either sign or zero extend
 844     // the operands (including the unsigned comparisons!).  Zero extend is
 845     // usually a simpler/cheaper operation, so prefer it.
 846     NewLHS = ZExtPromotedInteger(NewLHS);
 847     NewRHS = ZExtPromotedInteger(NewRHS);
 848     break;
 849   case ISD::SETGE:
 850   case ISD::SETGT:
 851   case ISD::SETLT:
 852   case ISD::SETLE:
 853     NewLHS = SExtPromotedInteger(NewLHS);
 854     NewRHS = SExtPromotedInteger(NewRHS);
 855     break;
 856   }
 857 }
 858
 859 SDValue DAGTypeLegalizer::PromoteIntOp_ANY_EXTEND(SDNode *N) {
 860   SDValue Op = GetPromotedInteger(N->getOperand(0));
 861   return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), N->getValueType(0), Op);
 862 }
 863
 864 SDValue DAGTypeLegalizer::PromoteIntOp_ATOMIC_STORE(AtomicSDNode *N) {
 865   SDValue Op2 = GetPromotedInteger(N->getOperand(2));
 866   return DAG.getAtomic(N->getOpcode(), SDLoc(N), N->getMemoryVT(),
 867                        N->getChain(), N->getBasePtr(), Op2, N->getMemOperand(),
 868                        N->getOrdering(), N->getSynchScope());
 869 }
 870
 871 SDValue DAGTypeLegalizer::PromoteIntOp_BITCAST(SDNode *N) {
 872   // This should only occur in unusual situations like bitcasting to an
 873   // x86_fp80, so just turn it into a store+load
 874   return CreateStackStoreLoad(N->getOperand(0), N->getValueType(0));
 875 }
 876
 877 SDValue DAGTypeLegalizer::PromoteIntOp_BR_CC(SDNode *N, unsigned OpNo) {
 878   assert(OpNo == 2 && "Don't know how to promote this operand!");
 879
 880   SDValue LHS = N->getOperand(2);
 881   SDValue RHS = N->getOperand(3);
 882   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(1))->get());
 883
 884   // The chain (Op#0), CC (#1) and basic block destination (Op#4) are always
 885   // legal types.
 886   return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0),
 887                                 N->getOperand(1), LHS, RHS, N->getOperand(4)),
 888                  0);
 889 }
 890
 891 SDValue DAGTypeLegalizer::PromoteIntOp_BRCOND(SDNode *N, unsigned OpNo) {
 892   assert(OpNo == 1 && "only know how to promote condition");
 893
 894   // Promote all the way up to the canonical SetCC type.
 895   EVT SVT = getSetCCResultType(MVT::Other);
 896   SDValue Cond = PromoteTargetBoolean(N->getOperand(1), SVT);
 897
 898   // The chain (Op#0) and basic block destination (Op#2) are always legal types.
 899   return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0), Cond,
 900                                         N->getOperand(2)), 0);
 901 }
 902
 903 SDValue DAGTypeLegalizer::PromoteIntOp_BUILD_PAIR(SDNode *N) {
 904   // Since the result type is legal, the operands must promote to it.
 905   EVT OVT = N->getOperand(0).getValueType();
 906   SDValue Lo = ZExtPromotedInteger(N->getOperand(0));
 907   SDValue Hi = GetPromotedInteger(N->getOperand(1));
 908   assert(Lo.getValueType() == N->getValueType(0) && "Operand over promoted?");
 909   SDLoc dl(N);
 910
 911   Hi = DAG.getNode(ISD::SHL, dl, N->getValueType(0), Hi,
 912                    DAG.getConstant(OVT.getSizeInBits(), TLI.getPointerTy()));
 913   return DAG.getNode(ISD::OR, dl, N->getValueType(0), Lo, Hi);
 914 }
 915
 916 SDValue DAGTypeLegalizer::PromoteIntOp_BUILD_VECTOR(SDNode *N) {
 917   // The vector type is legal but the element type is not.  This implies
 918   // that the vector is a power-of-two in length and that the element
 919   // type does not have a strange size (eg: it is not i1).
 920   EVT VecVT = N->getValueType(0);
 921   unsigned NumElts = VecVT.getVectorNumElements();
 922   assert(!((NumElts & 1) && (!TLI.isTypeLegal(VecVT))) &&
 923                  "Legal vector of one illegal element?");
 924
 925   // Promote the inserted value.  The type does not need to match the
 926   // vector element type.  Check that any extra bits introduced will be
 927   // truncated away.
 928   assert(N->getOperand(0).getValueType().getSizeInBits() >=
 929          N->getValueType(0).getVectorElementType().getSizeInBits() &&
 930          "Type of inserted value narrower than vector element type!");
 931
 932   SmallVector<SDValue, 16> NewOps;
 933   for (unsigned i = 0; i < NumElts; ++i)
 934     NewOps.push_back(GetPromotedInteger(N->getOperand(i)));
 935
 936   return SDValue(DAG.UpdateNodeOperands(N, &NewOps[0], NumElts), 0);
 937 }
 938
 939 SDValue DAGTypeLegalizer::PromoteIntOp_CONVERT_RNDSAT(SDNode *N) {
 940   ISD::CvtCode CvtCode = cast<CvtRndSatSDNode>(N)->getCvtCode();
 941   assert ((CvtCode == ISD::CVT_SS || CvtCode == ISD::CVT_SU ||
 942            CvtCode == ISD::CVT_US || CvtCode == ISD::CVT_UU ||
 943            CvtCode == ISD::CVT_FS || CvtCode == ISD::CVT_FU) &&
 944            "can only promote integer arguments");
 945   SDValue InOp = GetPromotedInteger(N->getOperand(0));
 946   return DAG.getConvertRndSat(N->getValueType(0), SDLoc(N), InOp,
 947                               N->getOperand(1), N->getOperand(2),
 948                               N->getOperand(3), N->getOperand(4), CvtCode);
 949 }
 950
 951 SDValue DAGTypeLegalizer::PromoteIntOp_INSERT_VECTOR_ELT(SDNode *N,
 952                                                          unsigned OpNo) {
 953   if (OpNo == 1) {
 954     // Promote the inserted value.  This is valid because the type does not
 955     // have to match the vector element type.
 956
 957     // Check that any extra bits introduced will be truncated away.
 958     assert(N->getOperand(1).getValueType().getSizeInBits() >=
 959            N->getValueType(0).getVectorElementType().getSizeInBits() &&
 960            "Type of inserted value narrower than vector element type!");
 961     return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0),
 962                                   GetPromotedInteger(N->getOperand(1)),
 963                                   N->getOperand(2)),
 964                    0);
 965   }
 966
 967   assert(OpNo == 2 && "Different operand and result vector types?");
 968
 969   // Promote the index.
 970   SDValue Idx = DAG.getZExtOrTrunc(N->getOperand(2), SDLoc(N),
 971                                    TLI.getVectorIdxTy());
 972   return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0),
 973                                 N->getOperand(1), Idx), 0);
 974 }
 975
 976 SDValue DAGTypeLegalizer::PromoteIntOp_SCALAR_TO_VECTOR(SDNode *N) {
 977   // Integer SCALAR_TO_VECTOR operands are implicitly truncated, so just promote
 978   // the operand in place.
 979   return SDValue(DAG.UpdateNodeOperands(N,
 980                                 GetPromotedInteger(N->getOperand(0))), 0);
 981 }
 982
 983 SDValue DAGTypeLegalizer::PromoteIntOp_SELECT(SDNode *N, unsigned OpNo) {
 984   assert(OpNo == 0 && "Only know how to promote the condition!");
 985   SDValue Cond = N->getOperand(0);
 986   EVT OpTy = N->getOperand(1).getValueType();
 987
 988   // Promote all the way up to the canonical SetCC type.
 989   EVT SVT = getSetCCResultType(N->getOpcode() == ISD::SELECT ?
 990                                    OpTy.getScalarType() : OpTy);
 991   Cond = PromoteTargetBoolean(Cond, SVT);
 992
 993   return SDValue(DAG.UpdateNodeOperands(N, Cond, N->getOperand(1),
 994                                         N->getOperand(2)), 0);
 995 }
 996
 997 SDValue DAGTypeLegalizer::PromoteIntOp_SELECT_CC(SDNode *N, unsigned OpNo) {
 998   assert(OpNo == 0 && "Don't know how to promote this operand!");
 999
1000   SDValue LHS = N->getOperand(0);
1001   SDValue RHS = N->getOperand(1);
1002   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(4))->get());
1003
1004   // The CC (#4) and the possible return values (#2 and #3) have legal types.
1005   return SDValue(DAG.UpdateNodeOperands(N, LHS, RHS, N->getOperand(2),
1006                                 N->getOperand(3), N->getOperand(4)), 0);
1007 }
1008
1009 SDValue DAGTypeLegalizer::PromoteIntOp_SETCC(SDNode *N, unsigned OpNo) {
1010   assert(OpNo == 0 && "Don't know how to promote this operand!");
1011
1012   SDValue LHS = N->getOperand(0);
1013   SDValue RHS = N->getOperand(1);
1014   PromoteSetCCOperands(LHS, RHS, cast<CondCodeSDNode>(N->getOperand(2))->get());
1015
1016   // The CC (#2) is always legal.
1017   return SDValue(DAG.UpdateNodeOperands(N, LHS, RHS, N->getOperand(2)), 0);
1018 }
1019
1020 SDValue DAGTypeLegalizer::PromoteIntOp_Shift(SDNode *N) {
1021   return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0),
1022                                 ZExtPromotedInteger(N->getOperand(1))), 0);
1023 }
1024
1025 SDValue DAGTypeLegalizer::PromoteIntOp_SIGN_EXTEND(SDNode *N) {
1026   SDValue Op = GetPromotedInteger(N->getOperand(0));
1027   SDLoc dl(N);
1028   Op = DAG.getNode(ISD::ANY_EXTEND, dl, N->getValueType(0), Op);
1029   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Op.getValueType(),
1030                      Op, DAG.getValueType(N->getOperand(0).getValueType()));
1031 }
1032
1033 SDValue DAGTypeLegalizer::PromoteIntOp_SINT_TO_FP(SDNode *N) {
1034   return SDValue(DAG.UpdateNodeOperands(N,
1035                                 SExtPromotedInteger(N->getOperand(0))), 0);
1036 }
1037
1038 SDValue DAGTypeLegalizer::PromoteIntOp_STORE(StoreSDNode *N, unsigned OpNo){
1039   assert(ISD::isUNINDEXEDStore(N) && "Indexed store during type legalization!");
1040   SDValue Ch = N->getChain(), Ptr = N->getBasePtr();
1041   SDLoc dl(N);
1042
1043   SDValue Val = GetPromotedInteger(N->getValue());  // Get promoted value.
1044
1045   // Truncate the value and store the result.
1046   return DAG.getTruncStore(Ch, dl, Val, Ptr,
1047                            N->getMemoryVT(), N->getMemOperand());
1048 }
1049
1050 SDValue DAGTypeLegalizer::PromoteIntOp_TRUNCATE(SDNode *N) {
1051   SDValue Op = GetPromotedInteger(N->getOperand(0));
1052   return DAG.getNode(ISD::TRUNCATE, SDLoc(N), N->getValueType(0), Op);
1053 }
1054
1055 SDValue DAGTypeLegalizer::PromoteIntOp_UINT_TO_FP(SDNode *N) {
1056   return SDValue(DAG.UpdateNodeOperands(N,
1057                                 ZExtPromotedInteger(N->getOperand(0))), 0);
1058 }
1059
1060 SDValue DAGTypeLegalizer::PromoteIntOp_ZERO_EXTEND(SDNode *N) {
1061   SDLoc dl(N);
1062   SDValue Op = GetPromotedInteger(N->getOperand(0));
1063   Op = DAG.getNode(ISD::ANY_EXTEND, dl, N->getValueType(0), Op);
1064   return DAG.getZeroExtendInReg(Op, dl,
1065                                 N->getOperand(0).getValueType().getScalarType());
1066 }
1067
1068
1069 //===----------------------------------------------------------------------===//
1070 //  Integer Result Expansion
1071 //===----------------------------------------------------------------------===//
1072
1073 /// ExpandIntegerResult - This method is called when the specified result of the
1074 /// specified node is found to need expansion.  At this point, the node may also
1075 /// have invalid operands or may have other results that need promotion, we just
1076 /// know that (at least) one result needs expansion.
1077 void DAGTypeLegalizer::ExpandIntegerResult(SDNode *N, unsigned ResNo) {
1078   DEBUG(dbgs() << "Expand integer result: "; N->dump(&DAG); dbgs() << "\n");
1079   SDValue Lo, Hi;
1080   Lo = Hi = SDValue();
1081
1082   // See if the target wants to custom expand this node.
1083   if (CustomLowerNode(N, N->getValueType(ResNo), true))
1084     return;
1085
1086   switch (N->getOpcode()) {
1087   default:
1088 #ifndef NDEBUG
1089     dbgs() << "ExpandIntegerResult #" << ResNo << ": ";
1090     N->dump(&DAG); dbgs() << "\n";
1091 #endif
1092     llvm_unreachable("Do not know how to expand the result of this operator!");
1093
1094   case ISD::MERGE_VALUES: SplitRes_MERGE_VALUES(N, ResNo, Lo, Hi); break;
1095   case ISD::SELECT:       SplitRes_SELECT(N, Lo, Hi); break;
1096   case ISD::SELECT_CC:    SplitRes_SELECT_CC(N, Lo, Hi); break;
1097   case ISD::UNDEF:        SplitRes_UNDEF(N, Lo, Hi); break;
1098
1099   case ISD::BITCAST:            ExpandRes_BITCAST(N, Lo, Hi); break;
1100   case ISD::BUILD_PAIR:         ExpandRes_BUILD_PAIR(N, Lo, Hi); break;
1101   case ISD::EXTRACT_ELEMENT:    ExpandRes_EXTRACT_ELEMENT(N, Lo, Hi); break;
1102   case ISD::EXTRACT_VECTOR_ELT: ExpandRes_EXTRACT_VECTOR_ELT(N, Lo, Hi); break;
1103   case ISD::VAARG:              ExpandRes_VAARG(N, Lo, Hi); break;
1104
1105   case ISD::ANY_EXTEND:  ExpandIntRes_ANY_EXTEND(N, Lo, Hi); break;
1106   case ISD::AssertSext:  ExpandIntRes_AssertSext(N, Lo, Hi); break;
1107   case ISD::AssertZext:  ExpandIntRes_AssertZext(N, Lo, Hi); break;
1108   case ISD::BSWAP:       ExpandIntRes_BSWAP(N, Lo, Hi); break;
1109   case ISD::Constant:    ExpandIntRes_Constant(N, Lo, Hi); break;
1110   case ISD::CTLZ_ZERO_UNDEF:
1111   case ISD::CTLZ:        ExpandIntRes_CTLZ(N, Lo, Hi); break;
1112   case ISD::CTPOP:       ExpandIntRes_CTPOP(N, Lo, Hi); break;
1113   case ISD::CTTZ_ZERO_UNDEF:
1114   case ISD::CTTZ:        ExpandIntRes_CTTZ(N, Lo, Hi); break;
1115   case ISD::FP_TO_SINT:  ExpandIntRes_FP_TO_SINT(N, Lo, Hi); break;
1116   case ISD::FP_TO_UINT:  ExpandIntRes_FP_TO_UINT(N, Lo, Hi); break;
1117   case ISD::LOAD:        ExpandIntRes_LOAD(cast<LoadSDNode>(N), Lo, Hi); break;
1118   case ISD::MUL:         ExpandIntRes_MUL(N, Lo, Hi); break;
1119   case ISD::SDIV:        ExpandIntRes_SDIV(N, Lo, Hi); break;
1120   case ISD::SIGN_EXTEND: ExpandIntRes_SIGN_EXTEND(N, Lo, Hi); break;
1121   case ISD::SIGN_EXTEND_INREG: ExpandIntRes_SIGN_EXTEND_INREG(N, Lo, Hi); break;
1122   case ISD::SREM:        ExpandIntRes_SREM(N, Lo, Hi); break;
1123   case ISD::TRUNCATE:    ExpandIntRes_TRUNCATE(N, Lo, Hi); break;
1124   case ISD::UDIV:        ExpandIntRes_UDIV(N, Lo, Hi); break;
1125   case ISD::UREM:        ExpandIntRes_UREM(N, Lo, Hi); break;
1126   case ISD::ZERO_EXTEND: ExpandIntRes_ZERO_EXTEND(N, Lo, Hi); break;
1127   case ISD::ATOMIC_LOAD: ExpandIntRes_ATOMIC_LOAD(N, Lo, Hi); break;
1128
1129   case ISD::ATOMIC_LOAD_ADD:
1130   case ISD::ATOMIC_LOAD_SUB:
1131   case ISD::ATOMIC_LOAD_AND:
1132   case ISD::ATOMIC_LOAD_OR:
1133   case ISD::ATOMIC_LOAD_XOR:
1134   case ISD::ATOMIC_LOAD_NAND:
1135   case ISD::ATOMIC_LOAD_MIN:
1136   case ISD::ATOMIC_LOAD_MAX:
1137   case ISD::ATOMIC_LOAD_UMIN:
1138   case ISD::ATOMIC_LOAD_UMAX:
1139   case ISD::ATOMIC_SWAP:
1140   case ISD::ATOMIC_CMP_SWAP: {
1141     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(N);
1142     SplitInteger(Tmp.first, Lo, Hi);
1143     ReplaceValueWith(SDValue(N, 1), Tmp.second);
1144     break;
1145   }
1146
1147   case ISD::AND:
1148   case ISD::OR:
1149   case ISD::XOR: ExpandIntRes_Logical(N, Lo, Hi); break;
1150
1151   case ISD::ADD:
1152   case ISD::SUB: ExpandIntRes_ADDSUB(N, Lo, Hi); break;
1153
1154   case ISD::ADDC:
1155   case ISD::SUBC: ExpandIntRes_ADDSUBC(N, Lo, Hi); break;
1156
1157   case ISD::ADDE:
1158   case ISD::SUBE: ExpandIntRes_ADDSUBE(N, Lo, Hi); break;
1159
1160   case ISD::SHL:
1161   case ISD::SRA:
1162   case ISD::SRL: ExpandIntRes_Shift(N, Lo, Hi); break;
1163
1164   case ISD::SADDO:
1165   case ISD::SSUBO: ExpandIntRes_SADDSUBO(N, Lo, Hi); break;
1166   case ISD::UADDO:
1167   case ISD::USUBO: ExpandIntRes_UADDSUBO(N, Lo, Hi); break;
1168   case ISD::UMULO:
1169   case ISD::SMULO: ExpandIntRes_XMULO(N, Lo, Hi); break;
1170   }
1171
1172   // If Lo/Hi is null, the sub-method took care of registering results etc.
1173   if (Lo.getNode())
1174     SetExpandedInteger(SDValue(N, ResNo), Lo, Hi);
1175 }
1176
1177 /// Lower an atomic node to the appropriate builtin call.
1178 std::pair <SDValue, SDValue> DAGTypeLegalizer::ExpandAtomic(SDNode *Node) {
1179   unsigned Opc = Node->getOpcode();
1180   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
1181   RTLIB::Libcall LC;
1182
1183   switch (Opc) {
1184   default:
1185     llvm_unreachable("Unhandled atomic intrinsic Expand!");
1186   case ISD::ATOMIC_SWAP:
1187     switch (VT.SimpleTy) {
1188     default: llvm_unreachable("Unexpected value type for atomic!");
1189     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
1190     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
1191     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
1192     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
1193     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
1194     }
1195     break;
1196   case ISD::ATOMIC_CMP_SWAP:
1197     switch (VT.SimpleTy) {
1198     default: llvm_unreachable("Unexpected value type for atomic!");
1199     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
1200     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
1201     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
1202     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
1203     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
1204     }
1205     break;
1206   case ISD::ATOMIC_LOAD_ADD:
1207     switch (VT.SimpleTy) {
1208     default: llvm_unreachable("Unexpected value type for atomic!");
1209     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
1210     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
1211     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
1212     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
1213     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
1214     }
1215     break;
1216   case ISD::ATOMIC_LOAD_SUB:
1217     switch (VT.SimpleTy) {
1218     default: llvm_unreachable("Unexpected value type for atomic!");
1219     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
1220     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
1221     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
1222     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
1223     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
1224     }
1225     break;
1226   case ISD::ATOMIC_LOAD_AND:
1227     switch (VT.SimpleTy) {
1228     default: llvm_unreachable("Unexpected value type for atomic!");
1229     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
1230     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
1231     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
1232     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
1233     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
1234     }
1235     break;
1236   case ISD::ATOMIC_LOAD_OR:
1237     switch (VT.SimpleTy) {
1238     default: llvm_unreachable("Unexpected value type for atomic!");
1239     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
1240     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
1241     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
1242     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
1243     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
1244     }
1245     break;
1246   case ISD::ATOMIC_LOAD_XOR:
1247     switch (VT.SimpleTy) {
1248     default: llvm_unreachable("Unexpected value type for atomic!");
1249     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
1250     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
1251     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
1252     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
1253     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
1254     }
1255     break;
1256   case ISD::ATOMIC_LOAD_NAND:
1257     switch (VT.SimpleTy) {
1258     default: llvm_unreachable("Unexpected value type for atomic!");
1259     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
1260     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
1261     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
1262     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
1263     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
1264     }
1265     break;
1266   }
1267
1268   return ExpandChainLibCall(LC, Node, false);
1269 }
1270
1271 /// ExpandShiftByConstant - N is a shift by a value that needs to be expanded,
1272 /// and the shift amount is a constant 'Amt'.  Expand the operation.
1273 void DAGTypeLegalizer::ExpandShiftByConstant(SDNode *N, unsigned Amt,
1274                                              SDValue &Lo, SDValue &Hi) {
1275   SDLoc DL(N);
1276   // Expand the incoming operand to be shifted, so that we have its parts
1277   SDValue InL, InH;
1278   GetExpandedInteger(N->getOperand(0), InL, InH);
1279
1280   EVT NVT = InL.getValueType();
1281   unsigned VTBits = N->getValueType(0).getSizeInBits();
1282   unsigned NVTBits = NVT.getSizeInBits();
1283   EVT ShTy = N->getOperand(1).getValueType();
1284
1285   if (N->getOpcode() == ISD::SHL) {
1286     if (Amt > VTBits) {
1287       Lo = Hi = DAG.getConstant(0, NVT);
1288     } else if (Amt > NVTBits) {
1289       Lo = DAG.getConstant(0, NVT);
1290       Hi = DAG.getNode(ISD::SHL, DL,
1291                        NVT, InL, DAG.getConstant(Amt-NVTBits, ShTy));
1292     } else if (Amt == NVTBits) {
1293       Lo = DAG.getConstant(0, NVT);
1294       Hi = InL;
1295     } else if (Amt == 1 &&
1296                TLI.isOperationLegalOrCustom(ISD::ADDC,
1297                               TLI.getTypeToExpandTo(*DAG.getContext(), NVT))) {
1298       // Emit this X << 1 as X+X.
1299       SDVTList VTList = DAG.getVTList(NVT, MVT::Glue);
1300       SDValue LoOps[2] = { InL, InL };
1301       Lo = DAG.getNode(ISD::ADDC, DL, VTList, LoOps, 2);
1302       SDValue HiOps[3] = { InH, InH, Lo.getValue(1) };
1303       Hi = DAG.getNode(ISD::ADDE, DL, VTList, HiOps, 3);
1304     } else {
1305       Lo = DAG.getNode(ISD::SHL, DL, NVT, InL, DAG.getConstant(Amt, ShTy));
1306       Hi = DAG.getNode(ISD::OR, DL, NVT,
1307                        DAG.getNode(ISD::SHL, DL, NVT, InH,
1308                                    DAG.getConstant(Amt, ShTy)),
1309                        DAG.getNode(ISD::SRL, DL, NVT, InL,
1310                                    DAG.getConstant(NVTBits-Amt, ShTy)));
1311     }
1312     return;
1313   }
1314
1315   if (N->getOpcode() == ISD::SRL) {
1316     if (Amt > VTBits) {
1317       Lo = DAG.getConstant(0, NVT);
1318       Hi = DAG.getConstant(0, NVT);
1319     } else if (Amt > NVTBits) {
1320       Lo = DAG.getNode(ISD::SRL, DL,
1321                        NVT, InH, DAG.getConstant(Amt-NVTBits,ShTy));
1322       Hi = DAG.getConstant(0, NVT);
1323     } else if (Amt == NVTBits) {
1324       Lo = InH;
1325       Hi = DAG.getConstant(0, NVT);
1326     } else {
1327       Lo = DAG.getNode(ISD::OR, DL, NVT,
1328                        DAG.getNode(ISD::SRL, DL, NVT, InL,
1329                                    DAG.getConstant(Amt, ShTy)),
1330                        DAG.getNode(ISD::SHL, DL, NVT, InH,
1331                                    DAG.getConstant(NVTBits-Amt, ShTy)));
1332       Hi = DAG.getNode(ISD::SRL, DL, NVT, InH, DAG.getConstant(Amt, ShTy));
1333     }
1334     return;
1335   }
1336
1337   assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
1338   if (Amt > VTBits) {
1339     Hi = Lo = DAG.getNode(ISD::SRA, DL, NVT, InH,
1340                           DAG.getConstant(NVTBits-1, ShTy));
1341   } else if (Amt > NVTBits) {
1342     Lo = DAG.getNode(ISD::SRA, DL, NVT, InH,
1343                      DAG.getConstant(Amt-NVTBits, ShTy));
1344     Hi = DAG.getNode(ISD::SRA, DL, NVT, InH,
1345                      DAG.getConstant(NVTBits-1, ShTy));
1346   } else if (Amt == NVTBits) {
1347     Lo = InH;
1348     Hi = DAG.getNode(ISD::SRA, DL, NVT, InH,
1349                      DAG.getConstant(NVTBits-1, ShTy));
1350   } else {
1351     Lo = DAG.getNode(ISD::OR, DL, NVT,
1352                      DAG.getNode(ISD::SRL, DL, NVT, InL,
1353                                  DAG.getConstant(Amt, ShTy)),
1354                      DAG.getNode(ISD::SHL, DL, NVT, InH,
1355                                  DAG.getConstant(NVTBits-Amt, ShTy)));
1356     Hi = DAG.getNode(ISD::SRA, DL, NVT, InH, DAG.getConstant(Amt, ShTy));
1357   }
1358 }
1359
1360 /// ExpandShiftWithKnownAmountBit - Try to determine whether we can simplify
1361 /// this shift based on knowledge of the high bit of the shift amount.  If we
1362 /// can tell this, we know that it is >= 32 or < 32, without knowing the actual
1363 /// shift amount.
1364 bool DAGTypeLegalizer::
1365 ExpandShiftWithKnownAmountBit(SDNode *N, SDValue &Lo, SDValue &Hi) {
1366   SDValue Amt = N->getOperand(1);
1367   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
1368   EVT ShTy = Amt.getValueType();
1369   unsigned ShBits = ShTy.getScalarType().getSizeInBits();
1370   unsigned NVTBits = NVT.getScalarType().getSizeInBits();
1371   assert(isPowerOf2_32(NVTBits) &&
1372          "Expanded integer type size not a power of two!");
1373   SDLoc dl(N);
1374
1375   APInt HighBitMask = APInt::getHighBitsSet(ShBits, ShBits - Log2_32(NVTBits));
1376   APInt KnownZero, KnownOne;
1377   DAG.ComputeMaskedBits(N->getOperand(1), KnownZero, KnownOne);
1378
1379   // If we don't know anything about the high bits, exit.
1380   if (((KnownZero|KnownOne) & HighBitMask) == 0)
1381     return false;
1382
1383   // Get the incoming operand to be shifted.
1384   SDValue InL, InH;
1385   GetExpandedInteger(N->getOperand(0), InL, InH);
1386
1387   // If we know that any of the high bits of the shift amount are one, then we
1388   // can do this as a couple of simple shifts.
1389   if (KnownOne.intersects(HighBitMask)) {
1390     // Mask out the high bit, which we know is set.
1391     Amt = DAG.getNode(ISD::AND, dl, ShTy, Amt,
1392                       DAG.getConstant(~HighBitMask, ShTy));
1393
1394     switch (N->getOpcode()) {
1395     default: llvm_unreachable("Unknown shift");
1396     case ISD::SHL:
1397       Lo = DAG.getConstant(0, NVT);              // Low part is zero.
1398       Hi = DAG.getNode(ISD::SHL, dl, NVT, InL, Amt); // High part from Lo part.
1399       return true;
1400     case ISD::SRL:
1401       Hi = DAG.getConstant(0, NVT);              // Hi part is zero.
1402       Lo = DAG.getNode(ISD::SRL, dl, NVT, InH, Amt); // Lo part from Hi part.
1403       return true;
1404     case ISD::SRA:
1405       Hi = DAG.getNode(ISD::SRA, dl, NVT, InH,       // Sign extend high part.
1406                        DAG.getConstant(NVTBits-1, ShTy));
1407       Lo = DAG.getNode(ISD::SRA, dl, NVT, InH, Amt); // Lo part from Hi part.
1408       return true;
1409     }
1410   }
1411
1412   // If we know that all of the high bits of the shift amount are zero, then we
1413   // can do this as a couple of simple shifts.
1414   if ((KnownZero & HighBitMask) == HighBitMask) {
1415     // Calculate 31-x. 31 is used instead of 32 to avoid creating an undefined
1416     // shift if x is zero.  We can use XOR here because x is known to be smaller
1417     // than 32.
1418     SDValue Amt2 = DAG.getNode(ISD::XOR, dl, ShTy, Amt,
1419                                DAG.getConstant(NVTBits-1, ShTy));
1420
1421     unsigned Op1, Op2;
1422     switch (N->getOpcode()) {
1423     default: llvm_unreachable("Unknown shift");
1424     case ISD::SHL:  Op1 = ISD::SHL; Op2 = ISD::SRL; break;
1425     case ISD::SRL:
1426     case ISD::SRA:  Op1 = ISD::SRL; Op2 = ISD::SHL; break;
1427     }
1428
1429     // When shifting right the arithmetic for Lo and Hi is swapped.
1430     if (N->getOpcode() != ISD::SHL)
1431       std::swap(InL, InH);
1432
1433     // Use a little trick to get the bits that move from Lo to Hi. First
1434     // shift by one bit.
1435     SDValue Sh1 = DAG.getNode(Op2, dl, NVT, InL, DAG.getConstant(1, ShTy));
1436     // Then compute the remaining shift with amount-1.
1437     SDValue Sh2 = DAG.getNode(Op2, dl, NVT, Sh1, Amt2);
1438
1439     Lo = DAG.getNode(N->getOpcode(), dl, NVT, InL, Amt);
1440     Hi = DAG.getNode(ISD::OR, dl, NVT, DAG.getNode(Op1, dl, NVT, InH, Amt),Sh2);
1441
1442     if (N->getOpcode() != ISD::SHL)
1443       std::swap(Hi, Lo);
1444     return true;
1445   }
1446
1447   return false;
1448 }
1449
1450 /// ExpandShiftWithUnknownAmountBit - Fully general expansion of integer shift
1451 /// of any size.
1452 bool DAGTypeLegalizer::
1453 ExpandShiftWithUnknownAmountBit(SDNode *N, SDValue &Lo, SDValue &Hi) {
1454   SDValue Amt = N->getOperand(1);
1455   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
1456   EVT ShTy = Amt.getValueType();
1457   unsigned NVTBits = NVT.getSizeInBits();
1458   assert(isPowerOf2_32(NVTBits) &&
1459          "Expanded integer type size not a power of two!");
1460   SDLoc dl(N);
1461
1462   // Get the incoming operand to be shifted.
1463   SDValue InL, InH;
1464   GetExpandedInteger(N->getOperand(0), InL, InH);
1465
1466   SDValue NVBitsNode = DAG.getConstant(NVTBits, ShTy);
1467   SDValue AmtExcess = DAG.getNode(ISD::SUB, dl, ShTy, Amt, NVBitsNode);
1468   SDValue AmtLack = DAG.getNode(ISD::SUB, dl, ShTy, NVBitsNode, Amt);
1469   SDValue isShort = DAG.getSetCC(dl, getSetCCResultType(ShTy),
1470                                  Amt, NVBitsNode, ISD::SETULT);
1471
1472   SDValue LoS, HiS, LoL, HiL;
1473   switch (N->getOpcode()) {
1474   default: llvm_unreachable("Unknown shift");
1475   case ISD::SHL:
1476     // Short: ShAmt < NVTBits
1477     LoS = DAG.getNode(ISD::SHL, dl, NVT, InL, Amt);
1478     HiS = DAG.getNode(ISD::OR, dl, NVT,
1479                       DAG.getNode(ISD::SHL, dl, NVT, InH, Amt),
1480     // FIXME: If Amt is zero, the following shift generates an undefined result
1481     // on some architectures.
1482                       DAG.getNode(ISD::SRL, dl, NVT, InL, AmtLack));
1483
1484     // Long: ShAmt >= NVTBits
1485     LoL = DAG.getConstant(0, NVT);                        // Lo part is zero.
1486     HiL = DAG.getNode(ISD::SHL, dl, NVT, InL, AmtExcess); // Hi from Lo part.
1487
1488     Lo = DAG.getSelect(dl, NVT, isShort, LoS, LoL);
1489     Hi = DAG.getSelect(dl, NVT, isShort, HiS, HiL);
1490     return true;
1491   case ISD::SRL:
1492     // Short: ShAmt < NVTBits
1493     HiS = DAG.getNode(ISD::SRL, dl, NVT, InH, Amt);
1494     LoS = DAG.getNode(ISD::OR, dl, NVT,
1495                       DAG.getNode(ISD::SRL, dl, NVT, InL, Amt),
1496     // FIXME: If Amt is zero, the following shift generates an undefined result
1497     // on some architectures.
1498                       DAG.getNode(ISD::SHL, dl, NVT, InH, AmtLack));
1499
1500     // Long: ShAmt >= NVTBits
1501     HiL = DAG.getConstant(0, NVT);                        // Hi part is zero.
1502     LoL = DAG.getNode(ISD::SRL, dl, NVT, InH, AmtExcess); // Lo from Hi part.
1503
1504     Lo = DAG.getSelect(dl, NVT, isShort, LoS, LoL);
1505     Hi = DAG.getSelect(dl, NVT, isShort, HiS, HiL);
1506     return true;
1507   case ISD::SRA:
1508     // Short: ShAmt < NVTBits
1509     HiS = DAG.getNode(ISD::SRA, dl, NVT, InH, Amt);
1510     LoS = DAG.getNode(ISD::OR, dl, NVT,
1511                       DAG.getNode(ISD::SRL, dl, NVT, InL, Amt),
1512     // FIXME: If Amt is zero, the following shift generates an undefined result
1513     // on some architectures.
1514                       DAG.getNode(ISD::SHL, dl, NVT, InH, AmtLack));
1515
1516     // Long: ShAmt >= NVTBits
1517     HiL = DAG.getNode(ISD::SRA, dl, NVT, InH,             // Sign of Hi part.
1518                       DAG.getConstant(NVTBits-1, ShTy));
1519     LoL = DAG.getNode(ISD::SRA, dl, NVT, InH, AmtExcess); // Lo from Hi part.
1520
1521     Lo = DAG.getSelect(dl, NVT, isShort, LoS, LoL);
1522     Hi = DAG.getSelect(dl, NVT, isShort, HiS, HiL);
1523     return true;
1524   }
1525 }
1526
1527 void DAGTypeLegalizer::ExpandIntRes_ADDSUB(SDNode *N,
1528                                            SDValue &Lo, SDValue &Hi) {
1529   SDLoc dl(N);
1530   // Expand the subcomponents.
1531   SDValue LHSL, LHSH, RHSL, RHSH;
1532   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1533   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1534
1535   EVT NVT = LHSL.getValueType();
1536   SDValue LoOps[2] = { LHSL, RHSL };
1537   SDValue HiOps[3] = { LHSH, RHSH };
1538
1539   // Do not generate ADDC/ADDE or SUBC/SUBE if the target does not support
1540   // them.  TODO: Teach operation legalization how to expand unsupported
1541   // ADDC/ADDE/SUBC/SUBE.  The problem is that these operations generate
1542   // a carry of type MVT::Glue, but there doesn't seem to be any way to
1543   // generate a value of this type in the expanded code sequence.
1544   bool hasCarry =
1545     TLI.isOperationLegalOrCustom(N->getOpcode() == ISD::ADD ?
1546                                    ISD::ADDC : ISD::SUBC,
1547                                  TLI.getTypeToExpandTo(*DAG.getContext(), NVT));
1548
1549   if (hasCarry) {
1550     SDVTList VTList = DAG.getVTList(NVT, MVT::Glue);
1551     if (N->getOpcode() == ISD::ADD) {
1552       Lo = DAG.getNode(ISD::ADDC, dl, VTList, LoOps, 2);
1553       HiOps[2] = Lo.getValue(1);
1554       Hi = DAG.getNode(ISD::ADDE, dl, VTList, HiOps, 3);
1555     } else {
1556       Lo = DAG.getNode(ISD::SUBC, dl, VTList, LoOps, 2);
1557       HiOps[2] = Lo.getValue(1);
1558       Hi = DAG.getNode(ISD::SUBE, dl, VTList, HiOps, 3);
1559     }
1560     return;
1561   }
1562
1563   if (N->getOpcode() == ISD::ADD) {
1564     Lo = DAG.getNode(ISD::ADD, dl, NVT, LoOps, 2);
1565     Hi = DAG.getNode(ISD::ADD, dl, NVT, HiOps, 2);
1566     SDValue Cmp1 = DAG.getSetCC(dl, getSetCCResultType(NVT), Lo, LoOps[0],
1567                                 ISD::SETULT);
1568     SDValue Carry1 = DAG.getSelect(dl, NVT, Cmp1,
1569                                    DAG.getConstant(1, NVT),
1570                                    DAG.getConstant(0, NVT));
1571     SDValue Cmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT), Lo, LoOps[1],
1572                                 ISD::SETULT);
1573     SDValue Carry2 = DAG.getSelect(dl, NVT, Cmp2,
1574                                    DAG.getConstant(1, NVT), Carry1);
1575     Hi = DAG.getNode(ISD::ADD, dl, NVT, Hi, Carry2);
1576   } else {
1577     Lo = DAG.getNode(ISD::SUB, dl, NVT, LoOps, 2);
1578     Hi = DAG.getNode(ISD::SUB, dl, NVT, HiOps, 2);
1579     SDValue Cmp =
1580       DAG.getSetCC(dl, getSetCCResultType(LoOps[0].getValueType()),
1581                    LoOps[0], LoOps[1], ISD::SETULT);
1582     SDValue Borrow = DAG.getSelect(dl, NVT, Cmp,
1583                                    DAG.getConstant(1, NVT),
1584                                    DAG.getConstant(0, NVT));
1585     Hi = DAG.getNode(ISD::SUB, dl, NVT, Hi, Borrow);
1586   }
1587 }
1588
1589 void DAGTypeLegalizer::ExpandIntRes_ADDSUBC(SDNode *N,
1590                                             SDValue &Lo, SDValue &Hi) {
1591   // Expand the subcomponents.
1592   SDValue LHSL, LHSH, RHSL, RHSH;
1593   SDLoc dl(N);
1594   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1595   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1596   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Glue);
1597   SDValue LoOps[2] = { LHSL, RHSL };
1598   SDValue HiOps[3] = { LHSH, RHSH };
1599
1600   if (N->getOpcode() == ISD::ADDC) {
1601     Lo = DAG.getNode(ISD::ADDC, dl, VTList, LoOps, 2);
1602     HiOps[2] = Lo.getValue(1);
1603     Hi = DAG.getNode(ISD::ADDE, dl, VTList, HiOps, 3);
1604   } else {
1605     Lo = DAG.getNode(ISD::SUBC, dl, VTList, LoOps, 2);
1606     HiOps[2] = Lo.getValue(1);
1607     Hi = DAG.getNode(ISD::SUBE, dl, VTList, HiOps, 3);
1608   }
1609
1610   // Legalized the flag result - switch anything that used the old flag to
1611   // use the new one.
1612   ReplaceValueWith(SDValue(N, 1), Hi.getValue(1));
1613 }
1614
1615 void DAGTypeLegalizer::ExpandIntRes_ADDSUBE(SDNode *N,
1616                                             SDValue &Lo, SDValue &Hi) {
1617   // Expand the subcomponents.
1618   SDValue LHSL, LHSH, RHSL, RHSH;
1619   SDLoc dl(N);
1620   GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
1621   GetExpandedInteger(N->getOperand(1), RHSL, RHSH);
1622   SDVTList VTList = DAG.getVTList(LHSL.getValueType(), MVT::Glue);
1623   SDValue LoOps[3] = { LHSL, RHSL, N->getOperand(2) };
1624   SDValue HiOps[3] = { LHSH, RHSH };
1625
1626   Lo = DAG.getNode(N->getOpcode(), dl, VTList, LoOps, 3);
1627   HiOps[2] = Lo.getValue(1);
1628   Hi = DAG.getNode(N->getOpcode(), dl, VTList, HiOps, 3);
1629
1630   // Legalized the flag result - switch anything that used the old flag to
1631   // use the new one.
1632   ReplaceValueWith(SDValue(N, 1), Hi.getValue(1));
1633 }
1634
1635 void DAGTypeLegalizer::ExpandIntRes_MERGE_VALUES(SDNode *N, unsigned ResNo,
1636                                                  SDValue &Lo, SDValue &Hi) {
1637   SDValue Res = DisintegrateMERGE_VALUES(N, ResNo);
1638   SplitInteger(Res, Lo, Hi);
1639 }
1640
1641 void DAGTypeLegalizer::ExpandIntRes_ANY_EXTEND(SDNode *N,
1642                                                SDValue &Lo, SDValue &Hi) {
1643   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
1644   SDLoc dl(N);
1645   SDValue Op = N->getOperand(0);
1646   if (Op.getValueType().bitsLE(NVT)) {
1647     // The low part is any extension of the input (which degenerates to a copy).
1648     Lo = DAG.getNode(ISD::ANY_EXTEND, dl, NVT, Op);
1649     Hi = DAG.getUNDEF(NVT);   // The high part is undefined.
1650   } else {
1651     // For example, extension of an i48 to an i64.  The operand type necessarily
1652     // promotes to the result type, so will end up being expanded too.
1653     assert(getTypeAction(Op.getValueType()) ==
1654            TargetLowering::TypePromoteInteger &&
1655            "Only know how to promote this result!");
1656     SDValue Res = GetPromotedInteger(Op);
1657     assert(Res.getValueType() == N->getValueType(0) &&
1658            "Operand over promoted?");
1659     // Split the promoted operand.  This will simplify when it is expanded.
1660     SplitInteger(Res, Lo, Hi);
1661   }
1662 }
1663
1664 void DAGTypeLegalizer::ExpandIntRes_AssertSext(SDNode *N,
1665                                                SDValue &Lo, SDValue &Hi) {
1666   SDLoc dl(N);
1667   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1668   EVT NVT = Lo.getValueType();
1669   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1670   unsigned NVTBits = NVT.getSizeInBits();
1671   unsigned EVTBits = EVT.getSizeInBits();
1672
1673   if (NVTBits < EVTBits) {
1674     Hi = DAG.getNode(ISD::AssertSext, dl, NVT, Hi,
1675                      DAG.getValueType(EVT::getIntegerVT(*DAG.getContext(),
1676                                                         EVTBits - NVTBits)));
1677   } else {
1678     Lo = DAG.getNode(ISD::AssertSext, dl, NVT, Lo, DAG.getValueType(EVT));
1679     // The high part replicates the sign bit of Lo, make it explicit.
1680     Hi = DAG.getNode(ISD::SRA, dl, NVT, Lo,
1681                      DAG.getConstant(NVTBits-1, TLI.getPointerTy()));
1682   }
1683 }
1684
1685 void DAGTypeLegalizer::ExpandIntRes_AssertZext(SDNode *N,
1686                                                SDValue &Lo, SDValue &Hi) {
1687   SDLoc dl(N);
1688   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1689   EVT NVT = Lo.getValueType();
1690   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
1691   unsigned NVTBits = NVT.getSizeInBits();
1692   unsigned EVTBits = EVT.getSizeInBits();
1693
1694   if (NVTBits < EVTBits) {
1695     Hi = DAG.getNode(ISD::AssertZext, dl, NVT, Hi,
1696                      DAG.getValueType(EVT::getIntegerVT(*DAG.getContext(),
1697                                                         EVTBits - NVTBits)));
1698   } else {
1699     Lo = DAG.getNode(ISD::AssertZext, dl, NVT, Lo, DAG.getValueType(EVT));
1700     // The high part must be zero, make it explicit.
1701     Hi = DAG.getConstant(0, NVT);
1702   }
1703 }
1704
1705 void DAGTypeLegalizer::ExpandIntRes_BSWAP(SDNode *N,
1706                                           SDValue &Lo, SDValue &Hi) {
1707   SDLoc dl(N);
1708   GetExpandedInteger(N->getOperand(0), Hi, Lo);  // Note swapped operands.
1709   Lo = DAG.getNode(ISD::BSWAP, dl, Lo.getValueType(), Lo);
1710   Hi = DAG.getNode(ISD::BSWAP, dl, Hi.getValueType(), Hi);
1711 }
1712
1713 void DAGTypeLegalizer::ExpandIntRes_Constant(SDNode *N,
1714                                              SDValue &Lo, SDValue &Hi) {
1715   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
1716   unsigned NBitWidth = NVT.getSizeInBits();
1717   const APInt &Cst = cast<ConstantSDNode>(N)->getAPIntValue();
1718   Lo = DAG.getConstant(Cst.trunc(NBitWidth), NVT);
1719   Hi = DAG.getConstant(Cst.lshr(NBitWidth).trunc(NBitWidth), NVT);
1720 }
1721
1722 void DAGTypeLegalizer::ExpandIntRes_CTLZ(SDNode *N,
1723                                          SDValue &Lo, SDValue &Hi) {
1724   SDLoc dl(N);
1725   // ctlz (HiLo) -> Hi != 0 ? ctlz(Hi) : (ctlz(Lo)+32)
1726   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1727   EVT NVT = Lo.getValueType();
1728
1729   SDValue HiNotZero = DAG.getSetCC(dl, getSetCCResultType(NVT), Hi,
1730                                    DAG.getConstant(0, NVT), ISD::SETNE);
1731
1732   SDValue LoLZ = DAG.getNode(N->getOpcode(), dl, NVT, Lo);
1733   SDValue HiLZ = DAG.getNode(ISD::CTLZ_ZERO_UNDEF, dl, NVT, Hi);
1734
1735   Lo = DAG.getSelect(dl, NVT, HiNotZero, HiLZ,
1736                      DAG.getNode(ISD::ADD, dl, NVT, LoLZ,
1737                                  DAG.getConstant(NVT.getSizeInBits(), NVT)));
1738   Hi = DAG.getConstant(0, NVT);
1739 }
1740
1741 void DAGTypeLegalizer::ExpandIntRes_CTPOP(SDNode *N,
1742                                           SDValue &Lo, SDValue &Hi) {
1743   SDLoc dl(N);
1744   // ctpop(HiLo) -> ctpop(Hi)+ctpop(Lo)
1745   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1746   EVT NVT = Lo.getValueType();
1747   Lo = DAG.getNode(ISD::ADD, dl, NVT, DAG.getNode(ISD::CTPOP, dl, NVT, Lo),
1748                    DAG.getNode(ISD::CTPOP, dl, NVT, Hi));
1749   Hi = DAG.getConstant(0, NVT);
1750 }
1751
1752 void DAGTypeLegalizer::ExpandIntRes_CTTZ(SDNode *N,
1753                                          SDValue &Lo, SDValue &Hi) {
1754   SDLoc dl(N);
1755   // cttz (HiLo) -> Lo != 0 ? cttz(Lo) : (cttz(Hi)+32)
1756   GetExpandedInteger(N->getOperand(0), Lo, Hi);
1757   EVT NVT = Lo.getValueType();
1758
1759   SDValue LoNotZero = DAG.getSetCC(dl, getSetCCResultType(NVT), Lo,
1760                                    DAG.getConstant(0, NVT), ISD::SETNE);
1761
1762   SDValue LoLZ = DAG.getNode(ISD::CTTZ_ZERO_UNDEF, dl, NVT, Lo);
1763   SDValue HiLZ = DAG.getNode(N->getOpcode(), dl, NVT, Hi);
1764
1765   Lo = DAG.getSelect(dl, NVT, LoNotZero, LoLZ,
1766                      DAG.getNode(ISD::ADD, dl, NVT, HiLZ,
1767                                  DAG.getConstant(NVT.getSizeInBits(), NVT)));
1768   Hi = DAG.getConstant(0, NVT);
1769 }
1770
1771 void DAGTypeLegalizer::ExpandIntRes_FP_TO_SINT(SDNode *N, SDValue &Lo,
1772                                                SDValue &Hi) {
1773   SDLoc dl(N);
1774   EVT VT = N->getValueType(0);
1775   SDValue Op = N->getOperand(0);
1776   RTLIB::Libcall LC = RTLIB::getFPTOSINT(Op.getValueType(), VT);
1777   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected fp-to-sint conversion!");
1778   SplitInteger(TLI.makeLibCall(DAG, LC, VT, &Op, 1, true/*irrelevant*/,
1779                                dl).first,
1780                Lo, Hi);
1781 }
1782
1783 void DAGTypeLegalizer::ExpandIntRes_FP_TO_UINT(SDNode *N, SDValue &Lo,
1784                                                SDValue &Hi) {
1785   SDLoc dl(N);
1786   EVT VT = N->getValueType(0);
1787   SDValue Op = N->getOperand(0);
1788   RTLIB::Libcall LC = RTLIB::getFPTOUINT(Op.getValueType(), VT);
1789   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unexpected fp-to-uint conversion!");
1790   SplitInteger(TLI.makeLibCall(DAG, LC, VT, &Op, 1, false/*irrelevant*/,
1791                                dl).first,
1792                Lo, Hi);
1793 }
1794
1795 void DAGTypeLegalizer::ExpandIntRes_LOAD(LoadSDNode *N,
1796                                          SDValue &Lo, SDValue &Hi) {
1797   if (ISD::isNormalLoad(N)) {
1798     ExpandRes_NormalLoad(N, Lo, Hi);
1799     return;
1800   }
1801
1802   assert(ISD::isUNINDEXEDLoad(N) && "Indexed load during type legalization!");
1803
1804   EVT VT = N->getValueType(0);
1805   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), VT);
1806   SDValue Ch  = N->getChain();
1807   SDValue Ptr = N->getBasePtr();
1808   ISD::LoadExtType ExtType = N->getExtensionType();
1809   unsigned Alignment = N->getAlignment();
1810   bool isVolatile = N->isVolatile();
1811   bool isNonTemporal = N->isNonTemporal();
1812   bool isInvariant = N->isInvariant();
1813   const MDNode *TBAAInfo = N->getTBAAInfo();
1814   SDLoc dl(N);
1815
1816   assert(NVT.isByteSized() && "Expanded type not byte sized!");
1817
1818   if (N->getMemoryVT().bitsLE(NVT)) {
1819     EVT MemVT = N->getMemoryVT();
1820
1821     Lo = DAG.getExtLoad(ExtType, dl, NVT, Ch, Ptr, N->getPointerInfo(),
1822                         MemVT, isVolatile, isNonTemporal, Alignment, TBAAInfo);
1823
1824     // Remember the chain.
1825     Ch = Lo.getValue(1);
1826
1827     if (ExtType == ISD::SEXTLOAD) {
1828       // The high part is obtained by SRA'ing all but one of the bits of the
1829       // lo part.
1830       unsigned LoSize = Lo.getValueType().getSizeInBits();
1831       Hi = DAG.getNode(ISD::SRA, dl, NVT, Lo,
1832                        DAG.getConstant(LoSize-1, TLI.getPointerTy()));
1833     } else if (ExtType == ISD::ZEXTLOAD) {
1834       // The high part is just a zero.
1835       Hi = DAG.getConstant(0, NVT);
1836     } else {
1837       assert(ExtType == ISD::EXTLOAD && "Unknown extload!");
1838       // The high part is undefined.
1839       Hi = DAG.getUNDEF(NVT);
1840     }
1841   } else if (TLI.isLittleEndian()) {
1842     // Little-endian - low bits are at low addresses.
1843     Lo = DAG.getLoad(NVT, dl, Ch, Ptr, N->getPointerInfo(),
1844                      isVolatile, isNonTemporal, isInvariant, Alignment,
1845                      TBAAInfo);
1846
1847     unsigned ExcessBits =
1848       N->getMemoryVT().getSizeInBits() - NVT.getSizeInBits();
1849     EVT NEVT = EVT::getIntegerVT(*DAG.getContext(), ExcessBits);
1850
1851     // Increment the pointer to the other half.
1852     unsigned IncrementSize = NVT.getSizeInBits()/8;
1853     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1854                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
1855     Hi = DAG.getExtLoad(ExtType, dl, NVT, Ch, Ptr,
1856                         N->getPointerInfo().getWithOffset(IncrementSize), NEVT,
1857                         isVolatile, isNonTemporal,
1858                         MinAlign(Alignment, IncrementSize), TBAAInfo);
1859
1860     // Build a factor node to remember that this load is independent of the
1861     // other one.
1862     Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1863                      Hi.getValue(1));
1864   } else {
1865     // Big-endian - high bits are at low addresses.  Favor aligned loads at
1866     // the cost of some bit-fiddling.
1867     EVT MemVT = N->getMemoryVT();
1868     unsigned EBytes = MemVT.getStoreSize();
1869     unsigned IncrementSize = NVT.getSizeInBits()/8;
1870     unsigned ExcessBits = (EBytes - IncrementSize)*8;
1871
1872     // Load both the high bits and maybe some of the low bits.
1873     Hi = DAG.getExtLoad(ExtType, dl, NVT, Ch, Ptr, N->getPointerInfo(),
1874                         EVT::getIntegerVT(*DAG.getContext(),
1875                                           MemVT.getSizeInBits() - ExcessBits),
1876                         isVolatile, isNonTemporal, Alignment, TBAAInfo);
1877
1878     // Increment the pointer to the other half.
1879     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1880                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
1881     // Load the rest of the low bits.
1882     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, NVT, Ch, Ptr,
1883                         N->getPointerInfo().getWithOffset(IncrementSize),
1884                         EVT::getIntegerVT(*DAG.getContext(), ExcessBits),
1885                         isVolatile, isNonTemporal,
1886                         MinAlign(Alignment, IncrementSize), TBAAInfo);
1887
1888     // Build a factor node to remember that this load is independent of the
1889     // other one.
1890     Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1891                      Hi.getValue(1));
1892
1893     if (ExcessBits < NVT.getSizeInBits()) {
1894       // Transfer low bits from the bottom of Hi to the top of Lo.
1895       Lo = DAG.getNode(ISD::OR, dl, NVT, Lo,
1896                        DAG.getNode(ISD::SHL, dl, NVT, Hi,
1897                                    DAG.getConstant(ExcessBits,
1898                                                    TLI.getPointerTy())));
1899       // Move high bits to the right position in Hi.
1900       Hi = DAG.getNode(ExtType == ISD::SEXTLOAD ? ISD::SRA : ISD::SRL, dl,
1901                        NVT, Hi,
1902                        DAG.getConstant(NVT.getSizeInBits() - ExcessBits,
1903                                        TLI.getPointerTy()));
1904     }
1905   }
1906
1907   // Legalized the chain result - switch anything that used the old chain to
1908   // use the new one.
1909   ReplaceValueWith(SDValue(N, 1), Ch);
1910 }
1911
1912 void DAGTypeLegalizer::ExpandIntRes_Logical(SDNode *N,
1913                                             SDValue &Lo, SDValue &Hi) {
1914   SDLoc dl(N);
1915   SDValue LL, LH, RL, RH;
1916   GetExpandedInteger(N->getOperand(0), LL, LH);
1917   GetExpandedInteger(N->getOperand(1), RL, RH);
1918   Lo = DAG.getNode(N->getOpcode(), dl, LL.getValueType(), LL, RL);
1919   Hi = DAG.getNode(N->getOpcode(), dl, LL.getValueType(), LH, RH);
1920 }
1921
1922 void DAGTypeLegalizer::ExpandIntRes_MUL(SDNode *N,
1923                                         SDValue &Lo, SDValue &Hi) {
1924   EVT VT = N->getValueType(0);
1925   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), VT);
1926   SDLoc dl(N);
1927
1928   SDValue LL, LH, RL, RH;
1929   GetExpandedInteger(N->getOperand(0), LL, LH);
1930   GetExpandedInteger(N->getOperand(1), RL, RH);
1931
1932   if (TLI.expandMUL(N, Lo, Hi, NVT, DAG, LL, LH, RL, RH))
1933     return;
1934
1935   // If nothing else, we can make a libcall.
1936   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1937   if (VT == MVT::i16)
1938     LC = RTLIB::MUL_I16;
1939   else if (VT == MVT::i32)
1940     LC = RTLIB::MUL_I32;
1941   else if (VT == MVT::i64)
1942     LC = RTLIB::MUL_I64;
1943   else if (VT == MVT::i128)
1944     LC = RTLIB::MUL_I128;
1945   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported MUL!");
1946
1947   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
1948   SplitInteger(TLI.makeLibCall(DAG, LC, VT, Ops, 2, true/*irrelevant*/,
1949                                dl).first,
1950                Lo, Hi);
1951 }
1952
1953 void DAGTypeLegalizer::ExpandIntRes_SADDSUBO(SDNode *Node,
1954                                              SDValue &Lo, SDValue &Hi) {
1955   SDValue LHS = Node->getOperand(0);
1956   SDValue RHS = Node->getOperand(1);
1957   SDLoc dl(Node);
1958
1959   // Expand the result by simply replacing it with the equivalent
1960   // non-overflow-checking operation.
1961   SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
1962                             ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
1963                             LHS, RHS);
1964   SplitInteger(Sum, Lo, Hi);
1965
1966   // Compute the overflow.
1967   //
1968   //   LHSSign -> LHS >= 0
1969   //   RHSSign -> RHS >= 0
1970   //   SumSign -> Sum >= 0
1971   //
1972   //   Add:
1973   //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
1974   //   Sub:
1975   //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
1976   //
1977   EVT OType = Node->getValueType(1);
1978   SDValue Zero = DAG.getConstant(0, LHS.getValueType());
1979
1980   SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
1981   SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
1982   SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
1983                                     Node->getOpcode() == ISD::SADDO ?
1984                                     ISD::SETEQ : ISD::SETNE);
1985
1986   SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
1987   SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
1988
1989   SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
1990
1991   // Use the calculated overflow everywhere.
1992   ReplaceValueWith(SDValue(Node, 1), Cmp);
1993 }
1994
1995 void DAGTypeLegalizer::ExpandIntRes_SDIV(SDNode *N,
1996                                          SDValue &Lo, SDValue &Hi) {
1997   EVT VT = N->getValueType(0);
1998   SDLoc dl(N);
1999
2000   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
2001   if (VT == MVT::i16)
2002     LC = RTLIB::SDIV_I16;
2003   else if (VT == MVT::i32)
2004     LC = RTLIB::SDIV_I32;
2005   else if (VT == MVT::i64)
2006     LC = RTLIB::SDIV_I64;
2007   else if (VT == MVT::i128)
2008     LC = RTLIB::SDIV_I128;
2009   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
2010
2011   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
2012   SplitInteger(TLI.makeLibCall(DAG, LC, VT, Ops, 2, true, dl).first, Lo, Hi);
2013 }
2014
2015 void DAGTypeLegalizer::ExpandIntRes_Shift(SDNode *N,
2016                                           SDValue &Lo, SDValue &Hi) {
2017   EVT VT = N->getValueType(0);
2018   SDLoc dl(N);
2019
2020   // If we can emit an efficient shift operation, do so now.  Check to see if
2021   // the RHS is a constant.
2022   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2023     return ExpandShiftByConstant(N, CN->getZExtValue(), Lo, Hi);
2024
2025   // If we can determine that the high bit of the shift is zero or one, even if
2026   // the low bits are variable, emit this shift in an optimized form.
2027   if (ExpandShiftWithKnownAmountBit(N, Lo, Hi))
2028     return;
2029
2030   // If this target supports shift_PARTS, use it.  First, map to the _PARTS opc.
2031   unsigned PartsOpc;
2032   if (N->getOpcode() == ISD::SHL) {
2033     PartsOpc = ISD::SHL_PARTS;
2034   } else if (N->getOpcode() == ISD::SRL) {
2035     PartsOpc = ISD::SRL_PARTS;
2036   } else {
2037     assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
2038     PartsOpc = ISD::SRA_PARTS;
2039   }
2040
2041   // Next check to see if the target supports this SHL_PARTS operation or if it
2042   // will custom expand it.
2043   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), VT);
2044   TargetLowering::LegalizeAction Action = TLI.getOperationAction(PartsOpc, NVT);
2045   if ((Action == TargetLowering::Legal && TLI.isTypeLegal(NVT)) ||
2046       Action == TargetLowering::Custom) {
2047     // Expand the subcomponents.
2048     SDValue LHSL, LHSH;
2049     GetExpandedInteger(N->getOperand(0), LHSL, LHSH);
2050     EVT VT = LHSL.getValueType();
2051
2052     // If the shift amount operand is coming from a vector legalization it may
2053     // have an illegal type.  Fix that first by casting the operand, otherwise
2054     // the new SHL_PARTS operation would need further legalization.
2055     SDValue ShiftOp = N->getOperand(1);
2056     EVT ShiftTy = TLI.getShiftAmountTy(VT);
2057     assert(ShiftTy.getScalarType().getSizeInBits() >=
2058            Log2_32_Ceil(VT.getScalarType().getSizeInBits()) &&
2059            "ShiftAmountTy is too small to cover the range of this type!");
2060     if (ShiftOp.getValueType() != ShiftTy)
2061       ShiftOp = DAG.getZExtOrTrunc(ShiftOp, dl, ShiftTy);
2062
2063     SDValue Ops[] = { LHSL, LHSH, ShiftOp };
2064     Lo = DAG.getNode(PartsOpc, dl, DAG.getVTList(VT, VT), Ops, 3);
2065     Hi = Lo.getValue(1);
2066     return;
2067   }
2068
2069   // Otherwise, emit a libcall.
2070   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
2071   bool isSigned;
2072   if (N->getOpcode() == ISD::SHL) {
2073     isSigned = false; /*sign irrelevant*/
2074     if (VT == MVT::i16)
2075       LC = RTLIB::SHL_I16;
2076     else if (VT == MVT::i32)
2077       LC = RTLIB::SHL_I32;
2078     else if (VT == MVT::i64)
2079       LC = RTLIB::SHL_I64;
2080     else if (VT == MVT::i128)
2081       LC = RTLIB::SHL_I128;
2082   } else if (N->getOpcode() == ISD::SRL) {
2083     isSigned = false;
2084     if (VT == MVT::i16)
2085       LC = RTLIB::SRL_I16;
2086     else if (VT == MVT::i32)
2087       LC = RTLIB::SRL_I32;
2088     else if (VT == MVT::i64)
2089       LC = RTLIB::SRL_I64;
2090     else if (VT == MVT::i128)
2091       LC = RTLIB::SRL_I128;
2092   } else {
2093     assert(N->getOpcode() == ISD::SRA && "Unknown shift!");
2094     isSigned = true;
2095     if (VT == MVT::i16)
2096       LC = RTLIB::SRA_I16;
2097     else if (VT == MVT::i32)
2098       LC = RTLIB::SRA_I32;
2099     else if (VT == MVT::i64)
2100       LC = RTLIB::SRA_I64;
2101     else if (VT == MVT::i128)
2102       LC = RTLIB::SRA_I128;
2103   }
2104
2105   if (LC != RTLIB::UNKNOWN_LIBCALL && TLI.getLibcallName(LC)) {
2106     SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
2107     SplitInteger(TLI.makeLibCall(DAG, LC, VT, Ops, 2, isSigned, dl).first, Lo,
2108                  Hi);
2109     return;
2110   }
2111
2112   if (!ExpandShiftWithUnknownAmountBit(N, Lo, Hi))
2113     llvm_unreachable("Unsupported shift!");
2114 }
2115
2116 void DAGTypeLegalizer::ExpandIntRes_SIGN_EXTEND(SDNode *N,
2117                                                 SDValue &Lo, SDValue &Hi) {
2118   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
2119   SDLoc dl(N);
2120   SDValue Op = N->getOperand(0);
2121   if (Op.getValueType().bitsLE(NVT)) {
2122     // The low part is sign extension of the input (degenerates to a copy).
2123     Lo = DAG.getNode(ISD::SIGN_EXTEND, dl, NVT, N->getOperand(0));
2124     // The high part is obtained by SRA'ing all but one of the bits of low part.
2125     unsigned LoSize = NVT.getSizeInBits();
2126     Hi = DAG.getNode(ISD::SRA, dl, NVT, Lo,
2127                      DAG.getConstant(LoSize-1, TLI.getPointerTy()));
2128   } else {
2129     // For example, extension of an i48 to an i64.  The operand type necessarily
2130     // promotes to the result type, so will end up being expanded too.
2131     assert(getTypeAction(Op.getValueType()) ==
2132            TargetLowering::TypePromoteInteger &&
2133            "Only know how to promote this result!");
2134     SDValue Res = GetPromotedInteger(Op);
2135     assert(Res.getValueType() == N->getValueType(0) &&
2136            "Operand over promoted?");
2137     // Split the promoted operand.  This will simplify when it is expanded.
2138     SplitInteger(Res, Lo, Hi);
2139     unsigned ExcessBits =
2140       Op.getValueType().getSizeInBits() - NVT.getSizeInBits();
2141     Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Hi.getValueType(), Hi,
2142                      DAG.getValueType(EVT::getIntegerVT(*DAG.getContext(),
2143                                                         ExcessBits)));
2144   }
2145 }
2146
2147 void DAGTypeLegalizer::
2148 ExpandIntRes_SIGN_EXTEND_INREG(SDNode *N, SDValue &Lo, SDValue &Hi) {
2149   SDLoc dl(N);
2150   GetExpandedInteger(N->getOperand(0), Lo, Hi);
2151   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2152
2153   if (EVT.bitsLE(Lo.getValueType())) {
2154     // sext_inreg the low part if needed.
2155     Lo = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Lo.getValueType(), Lo,
2156                      N->getOperand(1));
2157
2158     // The high part gets the sign extension from the lo-part.  This handles
2159     // things like sextinreg V:i64 from i8.
2160     Hi = DAG.getNode(ISD::SRA, dl, Hi.getValueType(), Lo,
2161                      DAG.getConstant(Hi.getValueType().getSizeInBits()-1,
2162                                      TLI.getPointerTy()));
2163   } else {
2164     // For example, extension of an i48 to an i64.  Leave the low part alone,
2165     // sext_inreg the high part.
2166     unsigned ExcessBits =
2167       EVT.getSizeInBits() - Lo.getValueType().getSizeInBits();
2168     Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Hi.getValueType(), Hi,
2169                      DAG.getValueType(EVT::getIntegerVT(*DAG.getContext(),
2170                                                         ExcessBits)));
2171   }
2172 }
2173
2174 void DAGTypeLegalizer::ExpandIntRes_SREM(SDNode *N,
2175                                          SDValue &Lo, SDValue &Hi) {
2176   EVT VT = N->getValueType(0);
2177   SDLoc dl(N);
2178
2179   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
2180   if (VT == MVT::i16)
2181     LC = RTLIB::SREM_I16;
2182   else if (VT == MVT::i32)
2183     LC = RTLIB::SREM_I32;
2184   else if (VT == MVT::i64)
2185     LC = RTLIB::SREM_I64;
2186   else if (VT == MVT::i128)
2187     LC = RTLIB::SREM_I128;
2188   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
2189
2190   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
2191   SplitInteger(TLI.makeLibCall(DAG, LC, VT, Ops, 2, true, dl).first, Lo, Hi);
2192 }
2193
2194 void DAGTypeLegalizer::ExpandIntRes_TRUNCATE(SDNode *N,
2195                                              SDValue &Lo, SDValue &Hi) {
2196   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
2197   SDLoc dl(N);
2198   Lo = DAG.getNode(ISD::TRUNCATE, dl, NVT, N->getOperand(0));
2199   Hi = DAG.getNode(ISD::SRL, dl,
2200                    N->getOperand(0).getValueType(), N->getOperand(0),
2201                    DAG.getConstant(NVT.getSizeInBits(), TLI.getPointerTy()));
2202   Hi = DAG.getNode(ISD::TRUNCATE, dl, NVT, Hi);
2203 }
2204
2205 void DAGTypeLegalizer::ExpandIntRes_UADDSUBO(SDNode *N,
2206                                              SDValue &Lo, SDValue &Hi) {
2207   SDValue LHS = N->getOperand(0);
2208   SDValue RHS = N->getOperand(1);
2209   SDLoc dl(N);
2210
2211   // Expand the result by simply replacing it with the equivalent
2212   // non-overflow-checking operation.
2213   SDValue Sum = DAG.getNode(N->getOpcode() == ISD::UADDO ?
2214                             ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
2215                             LHS, RHS);
2216   SplitInteger(Sum, Lo, Hi);
2217
2218   // Calculate the overflow: addition overflows iff a + b < a, and subtraction
2219   // overflows iff a - b > a.
2220   SDValue Ofl = DAG.getSetCC(dl, N->getValueType(1), Sum, LHS,
2221                              N->getOpcode () == ISD::UADDO ?
2222                              ISD::SETULT : ISD::SETUGT);
2223
2224   // Use the calculated overflow everywhere.
2225   ReplaceValueWith(SDValue(N, 1), Ofl);
2226 }
2227
2228 void DAGTypeLegalizer::ExpandIntRes_XMULO(SDNode *N,
2229                                           SDValue &Lo, SDValue &Hi) {
2230   EVT VT = N->getValueType(0);
2231   SDLoc dl(N);
2232
2233   // A divide for UMULO should be faster than a function call.
2234   if (N->getOpcode() == ISD::UMULO) {
2235     SDValue LHS = N->getOperand(0), RHS = N->getOperand(1);
2236
2237     SDValue MUL = DAG.getNode(ISD::MUL, dl, LHS.getValueType(), LHS, RHS);
2238     SplitInteger(MUL, Lo, Hi);
2239
2240     // A divide for UMULO will be faster than a function call. Select to
2241     // make sure we aren't using 0.
2242     SDValue isZero = DAG.getSetCC(dl, getSetCCResultType(VT),
2243                                   RHS, DAG.getConstant(0, VT), ISD::SETEQ);
2244     SDValue NotZero = DAG.getSelect(dl, VT, isZero,
2245                                     DAG.getConstant(1, VT), RHS);
2246     SDValue DIV = DAG.getNode(ISD::UDIV, dl, VT, MUL, NotZero);
2247     SDValue Overflow = DAG.getSetCC(dl, N->getValueType(1), DIV, LHS,
2248                                     ISD::SETNE);
2249     Overflow = DAG.getSelect(dl, N->getValueType(1), isZero,
2250                              DAG.getConstant(0, N->getValueType(1)),
2251                              Overflow);
2252     ReplaceValueWith(SDValue(N, 1), Overflow);
2253     return;
2254   }
2255
2256   Type *RetTy = VT.getTypeForEVT(*DAG.getContext());
2257   EVT PtrVT = TLI.getPointerTy();
2258   Type *PtrTy = PtrVT.getTypeForEVT(*DAG.getContext());
2259
2260   // Replace this with a libcall that will check overflow.
2261   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
2262   if (VT == MVT::i32)
2263     LC = RTLIB::MULO_I32;
2264   else if (VT == MVT::i64)
2265     LC = RTLIB::MULO_I64;
2266   else if (VT == MVT::i128)
2267     LC = RTLIB::MULO_I128;
2268   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported XMULO!");
2269
2270   SDValue Temp = DAG.CreateStackTemporary(PtrVT);
2271   // Temporary for the overflow value, default it to zero.
2272   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl,
2273                                DAG.getConstant(0, PtrVT), Temp,
2274                                MachinePointerInfo(), false, false, 0);
2275
2276   TargetLowering::ArgListTy Args;
2277   TargetLowering::ArgListEntry Entry;
2278   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2279     EVT ArgVT = N->getOperand(i).getValueType();
2280     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2281     Entry.Node = N->getOperand(i);
2282     Entry.Ty = ArgTy;
2283     Entry.isSExt = true;
2284     Entry.isZExt = false;
2285     Args.push_back(Entry);
2286   }
2287
2288   // Also pass the address of the overflow check.
2289   Entry.Node = Temp;
2290   Entry.Ty = PtrTy->getPointerTo();
2291   Entry.isSExt = true;
2292   Entry.isZExt = false;
2293   Args.push_back(Entry);
2294
2295   SDValue Func = DAG.getExternalSymbol(TLI.getLibcallName(LC), PtrVT);
2296   TargetLowering::
2297   CallLoweringInfo CLI(Chain, RetTy, true, false, false, false,
2298                        0, TLI.getLibcallCallingConv(LC),
2299                        /*isTailCall=*/false,
2300                        /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
2301                        Func, Args, DAG, dl);
2302   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2303
2304   SplitInteger(CallInfo.first, Lo, Hi);
2305   SDValue Temp2 = DAG.getLoad(PtrVT, dl, CallInfo.second, Temp,
2306                               MachinePointerInfo(), false, false, false, 0);
2307   SDValue Ofl = DAG.getSetCC(dl, N->getValueType(1), Temp2,
2308                              DAG.getConstant(0, PtrVT),
2309                              ISD::SETNE);
2310   // Use the overflow from the libcall everywhere.
2311   ReplaceValueWith(SDValue(N, 1), Ofl);
2312 }
2313
2314 void DAGTypeLegalizer::ExpandIntRes_UDIV(SDNode *N,
2315                                          SDValue &Lo, SDValue &Hi) {
2316   EVT VT = N->getValueType(0);
2317   SDLoc dl(N);
2318
2319   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
2320   if (VT == MVT::i16)
2321     LC = RTLIB::UDIV_I16;
2322   else if (VT == MVT::i32)
2323     LC = RTLIB::UDIV_I32;
2324   else if (VT == MVT::i64)
2325     LC = RTLIB::UDIV_I64;
2326   else if (VT == MVT::i128)
2327     LC = RTLIB::UDIV_I128;
2328   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported UDIV!");
2329
2330   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
2331   SplitInteger(TLI.makeLibCall(DAG, LC, VT, Ops, 2, false, dl).first, Lo, Hi);
2332 }
2333
2334 void DAGTypeLegalizer::ExpandIntRes_UREM(SDNode *N,
2335                                          SDValue &Lo, SDValue &Hi) {
2336   EVT VT = N->getValueType(0);
2337   SDLoc dl(N);
2338
2339   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
2340   if (VT == MVT::i16)
2341     LC = RTLIB::UREM_I16;
2342   else if (VT == MVT::i32)
2343     LC = RTLIB::UREM_I32;
2344   else if (VT == MVT::i64)
2345     LC = RTLIB::UREM_I64;
2346   else if (VT == MVT::i128)
2347     LC = RTLIB::UREM_I128;
2348   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported UREM!");
2349
2350   SDValue Ops[2] = { N->getOperand(0), N->getOperand(1) };
2351   SplitInteger(TLI.makeLibCall(DAG, LC, VT, Ops, 2, false, dl).first, Lo, Hi);
2352 }
2353
2354 void DAGTypeLegalizer::ExpandIntRes_ZERO_EXTEND(SDNode *N,
2355                                                 SDValue &Lo, SDValue &Hi) {
2356   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
2357   SDLoc dl(N);
2358   SDValue Op = N->getOperand(0);
2359   if (Op.getValueType().bitsLE(NVT)) {
2360     // The low part is zero extension of the input (degenerates to a copy).
2361     Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N->getOperand(0));
2362     Hi = DAG.getConstant(0, NVT);   // The high part is just a zero.
2363   } else {
2364     // For example, extension of an i48 to an i64.  The operand type necessarily
2365     // promotes to the result type, so will end up being expanded too.
2366     assert(getTypeAction(Op.getValueType()) ==
2367            TargetLowering::TypePromoteInteger &&
2368            "Only know how to promote this result!");
2369     SDValue Res = GetPromotedInteger(Op);
2370     assert(Res.getValueType() == N->getValueType(0) &&
2371            "Operand over promoted?");
2372     // Split the promoted operand.  This will simplify when it is expanded.
2373     SplitInteger(Res, Lo, Hi);
2374     unsigned ExcessBits =
2375       Op.getValueType().getSizeInBits() - NVT.getSizeInBits();
2376     Hi = DAG.getZeroExtendInReg(Hi, dl,
2377                                 EVT::getIntegerVT(*DAG.getContext(),
2378                                                   ExcessBits));
2379   }
2380 }
2381
2382 void DAGTypeLegalizer::ExpandIntRes_ATOMIC_LOAD(SDNode *N,
2383                                                 SDValue &Lo, SDValue &Hi) {
2384   SDLoc dl(N);
2385   EVT VT = cast<AtomicSDNode>(N)->getMemoryVT();
2386   SDValue Zero = DAG.getConstant(0, VT);
2387   SDValue Swap = DAG.getAtomic(ISD::ATOMIC_CMP_SWAP, dl, VT,
2388                                N->getOperand(0),
2389                                N->getOperand(1), Zero, Zero,
2390                                cast<AtomicSDNode>(N)->getMemOperand(),
2391                                cast<AtomicSDNode>(N)->getOrdering(),
2392                                cast<AtomicSDNode>(N)->getOrdering(),
2393                                cast<AtomicSDNode>(N)->getSynchScope());
2394   ReplaceValueWith(SDValue(N, 0), Swap.getValue(0));
2395   ReplaceValueWith(SDValue(N, 1), Swap.getValue(1));
2396 }
2397
2398 //===----------------------------------------------------------------------===//
2399 //  Integer Operand Expansion
2400 //===----------------------------------------------------------------------===//
2401
2402 /// ExpandIntegerOperand - This method is called when the specified operand of
2403 /// the specified node is found to need expansion.  At this point, all of the
2404 /// result types of the node are known to be legal, but other operands of the
2405 /// node may need promotion or expansion as well as the specified one.
2406 bool DAGTypeLegalizer::ExpandIntegerOperand(SDNode *N, unsigned OpNo) {
2407   DEBUG(dbgs() << "Expand integer operand: "; N->dump(&DAG); dbgs() << "\n");
2408   SDValue Res = SDValue();
2409
2410   if (CustomLowerNode(N, N->getOperand(OpNo).getValueType(), false))
2411     return false;
2412
2413   switch (N->getOpcode()) {
2414   default:
2415   #ifndef NDEBUG
2416     dbgs() << "ExpandIntegerOperand Op #" << OpNo << ": ";
2417     N->dump(&DAG); dbgs() << "\n";
2418   #endif
2419     llvm_unreachable("Do not know how to expand this operator's operand!");
2420
2421   case ISD::BITCAST:           Res = ExpandOp_BITCAST(N); break;
2422   case ISD::BR_CC:             Res = ExpandIntOp_BR_CC(N); break;
2423   case ISD::BUILD_VECTOR:      Res = ExpandOp_BUILD_VECTOR(N); break;
2424   case ISD::EXTRACT_ELEMENT:   Res = ExpandOp_EXTRACT_ELEMENT(N); break;
2425   case ISD::INSERT_VECTOR_ELT: Res = ExpandOp_INSERT_VECTOR_ELT(N); break;
2426   case ISD::SCALAR_TO_VECTOR:  Res = ExpandOp_SCALAR_TO_VECTOR(N); break;
2427   case ISD::SELECT_CC:         Res = ExpandIntOp_SELECT_CC(N); break;
2428   case ISD::SETCC:             Res = ExpandIntOp_SETCC(N); break;
2429   case ISD::SINT_TO_FP:        Res = ExpandIntOp_SINT_TO_FP(N); break;
2430   case ISD::STORE:   Res = ExpandIntOp_STORE(cast<StoreSDNode>(N), OpNo); break;
2431   case ISD::TRUNCATE:          Res = ExpandIntOp_TRUNCATE(N); break;
2432   case ISD::UINT_TO_FP:        Res = ExpandIntOp_UINT_TO_FP(N); break;
2433
2434   case ISD::SHL:
2435   case ISD::SRA:
2436   case ISD::SRL:
2437   case ISD::ROTL:
2438   case ISD::ROTR:              Res = ExpandIntOp_Shift(N); break;
2439   case ISD::RETURNADDR:
2440   case ISD::FRAMEADDR:         Res = ExpandIntOp_RETURNADDR(N); break;
2441
2442   case ISD::ATOMIC_STORE:      Res = ExpandIntOp_ATOMIC_STORE(N); break;
2443   }
2444
2445   // If the result is null, the sub-method took care of registering results etc.
2446   if (!Res.getNode()) return false;
2447
2448   // If the result is N, the sub-method updated N in place.  Tell the legalizer
2449   // core about this.
2450   if (Res.getNode() == N)
2451     return true;
2452
2453   assert(Res.getValueType() == N->getValueType(0) && N->getNumValues() == 1 &&
2454          "Invalid operand expansion");
2455
2456   ReplaceValueWith(SDValue(N, 0), Res);
2457   return false;
2458 }
2459
2460 /// IntegerExpandSetCCOperands - Expand the operands of a comparison.  This code
2461 /// is shared among BR_CC, SELECT_CC, and SETCC handlers.
2462 void DAGTypeLegalizer::IntegerExpandSetCCOperands(SDValue &NewLHS,
2463                                                   SDValue &NewRHS,
2464                                                   ISD::CondCode &CCCode,
2465                                                   SDLoc dl) {
2466   SDValue LHSLo, LHSHi, RHSLo, RHSHi;
2467   GetExpandedInteger(NewLHS, LHSLo, LHSHi);
2468   GetExpandedInteger(NewRHS, RHSLo, RHSHi);
2469
2470   if (CCCode == ISD::SETEQ || CCCode == ISD::SETNE) {
2471     if (RHSLo == RHSHi) {
2472       if (ConstantSDNode *RHSCST = dyn_cast<ConstantSDNode>(RHSLo)) {
2473         if (RHSCST->isAllOnesValue()) {
2474           // Equality comparison to -1.
2475           NewLHS = DAG.getNode(ISD::AND, dl,
2476                                LHSLo.getValueType(), LHSLo, LHSHi);
2477           NewRHS = RHSLo;
2478           return;
2479         }
2480       }
2481     }
2482
2483     NewLHS = DAG.getNode(ISD::XOR, dl, LHSLo.getValueType(), LHSLo, RHSLo);
2484     NewRHS = DAG.getNode(ISD::XOR, dl, LHSLo.getValueType(), LHSHi, RHSHi);
2485     NewLHS = DAG.getNode(ISD::OR, dl, NewLHS.getValueType(), NewLHS, NewRHS);
2486     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
2487     return;
2488   }
2489
2490   // If this is a comparison of the sign bit, just look at the top part.
2491   // X > -1,  x < 0
2492   if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(NewRHS))
2493     if ((CCCode == ISD::SETLT && CST->isNullValue()) ||     // X < 0
2494         (CCCode == ISD::SETGT && CST->isAllOnesValue())) {  // X > -1
2495       NewLHS = LHSHi;
2496       NewRHS = RHSHi;
2497       return;
2498     }
2499
2500   // FIXME: This generated code sucks.
2501   ISD::CondCode LowCC;
2502   switch (CCCode) {
2503   default: llvm_unreachable("Unknown integer setcc!");
2504   case ISD::SETLT:
2505   case ISD::SETULT: LowCC = ISD::SETULT; break;
2506   case ISD::SETGT:
2507   case ISD::SETUGT: LowCC = ISD::SETUGT; break;
2508   case ISD::SETLE:
2509   case ISD::SETULE: LowCC = ISD::SETULE; break;
2510   case ISD::SETGE:
2511   case ISD::SETUGE: LowCC = ISD::SETUGE; break;
2512   }
2513
2514   // Tmp1 = lo(op1) < lo(op2)   // Always unsigned comparison
2515   // Tmp2 = hi(op1) < hi(op2)   // Signedness depends on operands
2516   // dest = hi(op1) == hi(op2) ? Tmp1 : Tmp2;
2517
2518   // NOTE: on targets without efficient SELECT of bools, we can always use
2519   // this identity: (B1 ? B2 : B3) --> (B1 & B2)|(!B1&B3)
2520   TargetLowering::DAGCombinerInfo DagCombineInfo(DAG, AfterLegalizeTypes, true,
2521                                                  nullptr);
2522   SDValue Tmp1, Tmp2;
2523   if (TLI.isTypeLegal(LHSLo.getValueType()) &&
2524       TLI.isTypeLegal(RHSLo.getValueType()))
2525     Tmp1 = TLI.SimplifySetCC(getSetCCResultType(LHSLo.getValueType()),
2526                              LHSLo, RHSLo, LowCC, false, DagCombineInfo, dl);
2527   if (!Tmp1.getNode())
2528     Tmp1 = DAG.getSetCC(dl, getSetCCResultType(LHSLo.getValueType()),
2529                         LHSLo, RHSLo, LowCC);
2530   if (TLI.isTypeLegal(LHSHi.getValueType()) &&
2531       TLI.isTypeLegal(RHSHi.getValueType()))
2532     Tmp2 = TLI.SimplifySetCC(getSetCCResultType(LHSHi.getValueType()),
2533                              LHSHi, RHSHi, CCCode, false, DagCombineInfo, dl);
2534   if (!Tmp2.getNode())
2535     Tmp2 = DAG.getNode(ISD::SETCC, dl,
2536                        getSetCCResultType(LHSHi.getValueType()),
2537                        LHSHi, RHSHi, DAG.getCondCode(CCCode));
2538
2539   ConstantSDNode *Tmp1C = dyn_cast<ConstantSDNode>(Tmp1.getNode());
2540   ConstantSDNode *Tmp2C = dyn_cast<ConstantSDNode>(Tmp2.getNode());
2541   if ((Tmp1C && Tmp1C->isNullValue()) ||
2542       (Tmp2C && Tmp2C->isNullValue() &&
2543        (CCCode == ISD::SETLE || CCCode == ISD::SETGE ||
2544         CCCode == ISD::SETUGE || CCCode == ISD::SETULE)) ||
2545       (Tmp2C && Tmp2C->getAPIntValue() == 1 &&
2546        (CCCode == ISD::SETLT || CCCode == ISD::SETGT ||
2547         CCCode == ISD::SETUGT || CCCode == ISD::SETULT))) {
2548     // low part is known false, returns high part.
2549     // For LE / GE, if high part is known false, ignore the low part.
2550     // For LT / GT, if high part is known true, ignore the low part.
2551     NewLHS = Tmp2;
2552     NewRHS = SDValue();
2553     return;
2554   }
2555
2556   NewLHS = TLI.SimplifySetCC(getSetCCResultType(LHSHi.getValueType()),
2557                              LHSHi, RHSHi, ISD::SETEQ, false,
2558                              DagCombineInfo, dl);
2559   if (!NewLHS.getNode())
2560     NewLHS = DAG.getSetCC(dl, getSetCCResultType(LHSHi.getValueType()),
2561                           LHSHi, RHSHi, ISD::SETEQ);
2562   NewLHS = DAG.getSelect(dl, Tmp1.getValueType(),
2563                          NewLHS, Tmp1, Tmp2);
2564   NewRHS = SDValue();
2565 }
2566
2567 SDValue DAGTypeLegalizer::ExpandIntOp_BR_CC(SDNode *N) {
2568   SDValue NewLHS = N->getOperand(2), NewRHS = N->getOperand(3);
2569   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(1))->get();
2570   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode, SDLoc(N));
2571
2572   // If ExpandSetCCOperands returned a scalar, we need to compare the result
2573   // against zero to select between true and false values.
2574   if (!NewRHS.getNode()) {
2575     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
2576     CCCode = ISD::SETNE;
2577   }
2578
2579   // Update N to have the operands specified.
2580   return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0),
2581                                 DAG.getCondCode(CCCode), NewLHS, NewRHS,
2582                                 N->getOperand(4)), 0);
2583 }
2584
2585 SDValue DAGTypeLegalizer::ExpandIntOp_SELECT_CC(SDNode *N) {
2586   SDValue NewLHS = N->getOperand(0), NewRHS = N->getOperand(1);
2587   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(4))->get();
2588   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode, SDLoc(N));
2589
2590   // If ExpandSetCCOperands returned a scalar, we need to compare the result
2591   // against zero to select between true and false values.
2592   if (!NewRHS.getNode()) {
2593     NewRHS = DAG.getConstant(0, NewLHS.getValueType());
2594     CCCode = ISD::SETNE;
2595   }
2596
2597   // Update N to have the operands specified.
2598   return SDValue(DAG.UpdateNodeOperands(N, NewLHS, NewRHS,
2599                                 N->getOperand(2), N->getOperand(3),
2600                                 DAG.getCondCode(CCCode)), 0);
2601 }
2602
2603 SDValue DAGTypeLegalizer::ExpandIntOp_SETCC(SDNode *N) {
2604   SDValue NewLHS = N->getOperand(0), NewRHS = N->getOperand(1);
2605   ISD::CondCode CCCode = cast<CondCodeSDNode>(N->getOperand(2))->get();
2606   IntegerExpandSetCCOperands(NewLHS, NewRHS, CCCode, SDLoc(N));
2607
2608   // If ExpandSetCCOperands returned a scalar, use it.
2609   if (!NewRHS.getNode()) {
2610     assert(NewLHS.getValueType() == N->getValueType(0) &&
2611            "Unexpected setcc expansion!");
2612     return NewLHS;
2613   }
2614
2615   // Otherwise, update N to have the operands specified.
2616   return SDValue(DAG.UpdateNodeOperands(N, NewLHS, NewRHS,
2617                                 DAG.getCondCode(CCCode)), 0);
2618 }
2619
2620 SDValue DAGTypeLegalizer::ExpandIntOp_Shift(SDNode *N) {
2621   // The value being shifted is legal, but the shift amount is too big.
2622   // It follows that either the result of the shift is undefined, or the
2623   // upper half of the shift amount is zero.  Just use the lower half.
2624   SDValue Lo, Hi;
2625   GetExpandedInteger(N->getOperand(1), Lo, Hi);
2626   return SDValue(DAG.UpdateNodeOperands(N, N->getOperand(0), Lo), 0);
2627 }
2628
2629 SDValue DAGTypeLegalizer::ExpandIntOp_RETURNADDR(SDNode *N) {
2630   // The argument of RETURNADDR / FRAMEADDR builtin is 32 bit contant.  This
2631   // surely makes pretty nice problems on 8/16 bit targets. Just truncate this
2632   // constant to valid type.
2633   SDValue Lo, Hi;
2634   GetExpandedInteger(N->getOperand(0), Lo, Hi);
2635   return SDValue(DAG.UpdateNodeOperands(N, Lo), 0);
2636 }
2637
2638 SDValue DAGTypeLegalizer::ExpandIntOp_SINT_TO_FP(SDNode *N) {
2639   SDValue Op = N->getOperand(0);
2640   EVT DstVT = N->getValueType(0);
2641   RTLIB::Libcall LC = RTLIB::getSINTTOFP(Op.getValueType(), DstVT);
2642   assert(LC != RTLIB::UNKNOWN_LIBCALL &&
2643          "Don't know how to expand this SINT_TO_FP!");
2644   return TLI.makeLibCall(DAG, LC, DstVT, &Op, 1, true, SDLoc(N)).first;
2645 }
2646
2647 SDValue DAGTypeLegalizer::ExpandIntOp_STORE(StoreSDNode *N, unsigned OpNo) {
2648   if (ISD::isNormalStore(N))
2649     return ExpandOp_NormalStore(N, OpNo);
2650
2651   assert(ISD::isUNINDEXEDStore(N) && "Indexed store during type legalization!");
2652   assert(OpNo == 1 && "Can only expand the stored value so far");
2653
2654   EVT VT = N->getOperand(1).getValueType();
2655   EVT NVT = TLI.getTypeToTransformTo(*DAG.getContext(), VT);
2656   SDValue Ch  = N->getChain();
2657   SDValue Ptr = N->getBasePtr();
2658   unsigned Alignment = N->getAlignment();
2659   bool isVolatile = N->isVolatile();
2660   bool isNonTemporal = N->isNonTemporal();
2661   const MDNode *TBAAInfo = N->getTBAAInfo();
2662   SDLoc dl(N);
2663   SDValue Lo, Hi;
2664
2665   assert(NVT.isByteSized() && "Expanded type not byte sized!");
2666
2667   if (N->getMemoryVT().bitsLE(NVT)) {
2668     GetExpandedInteger(N->getValue(), Lo, Hi);
2669     return DAG.getTruncStore(Ch, dl, Lo, Ptr, N->getPointerInfo(),
2670                              N->getMemoryVT(), isVolatile, isNonTemporal,
2671                              Alignment, TBAAInfo);
2672   }
2673
2674   if (TLI.isLittleEndian()) {
2675     // Little-endian - low bits are at low addresses.
2676     GetExpandedInteger(N->getValue(), Lo, Hi);
2677
2678     Lo = DAG.getStore(Ch, dl, Lo, Ptr, N->getPointerInfo(),
2679                       isVolatile, isNonTemporal, Alignment, TBAAInfo);
2680
2681     unsigned ExcessBits =
2682       N->getMemoryVT().getSizeInBits() - NVT.getSizeInBits();
2683     EVT NEVT = EVT::getIntegerVT(*DAG.getContext(), ExcessBits);
2684
2685     // Increment the pointer to the other half.
2686     unsigned IncrementSize = NVT.getSizeInBits()/8;
2687     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
2688                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
2689     Hi = DAG.getTruncStore(Ch, dl, Hi, Ptr,
2690                            N->getPointerInfo().getWithOffset(IncrementSize),
2691                            NEVT, isVolatile, isNonTemporal,
2692                            MinAlign(Alignment, IncrementSize), TBAAInfo);
2693     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
2694   }
2695
2696   // Big-endian - high bits are at low addresses.  Favor aligned stores at
2697   // the cost of some bit-fiddling.
2698   GetExpandedInteger(N->getValue(), Lo, Hi);
2699
2700   EVT ExtVT = N->getMemoryVT();
2701   unsigned EBytes = ExtVT.getStoreSize();
2702   unsigned IncrementSize = NVT.getSizeInBits()/8;
2703   unsigned ExcessBits = (EBytes - IncrementSize)*8;
2704   EVT HiVT = EVT::getIntegerVT(*DAG.getContext(),
2705                                ExtVT.getSizeInBits() - ExcessBits);
2706
2707   if (ExcessBits < NVT.getSizeInBits()) {
2708     // Transfer high bits from the top of Lo to the bottom of Hi.
2709     Hi = DAG.getNode(ISD::SHL, dl, NVT, Hi,
2710                      DAG.getConstant(NVT.getSizeInBits() - ExcessBits,
2711                                      TLI.getPointerTy()));
2712     Hi = DAG.getNode(ISD::OR, dl, NVT, Hi,
2713                      DAG.getNode(ISD::SRL, dl, NVT, Lo,
2714                                  DAG.getConstant(ExcessBits,
2715                                                  TLI.getPointerTy())));
2716   }
2717
2718   // Store both the high bits and maybe some of the low bits.
2719   Hi = DAG.getTruncStore(Ch, dl, Hi, Ptr, N->getPointerInfo(),
2720                          HiVT, isVolatile, isNonTemporal, Alignment, TBAAInfo);
2721
2722   // Increment the pointer to the other half.
2723   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
2724                     DAG.getConstant(IncrementSize, Ptr.getValueType()));
2725   // Store the lowest ExcessBits bits in the second half.
2726   Lo = DAG.getTruncStore(Ch, dl, Lo, Ptr,
2727                          N->getPointerInfo().getWithOffset(IncrementSize),
2728                          EVT::getIntegerVT(*DAG.getContext(), ExcessBits),
2729                          isVolatile, isNonTemporal,
2730                          MinAlign(Alignment, IncrementSize), TBAAInfo);
2731   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
2732 }
2733
2734 SDValue DAGTypeLegalizer::ExpandIntOp_TRUNCATE(SDNode *N) {
2735   SDValue InL, InH;
2736   GetExpandedInteger(N->getOperand(0), InL, InH);
2737   // Just truncate the low part of the source.
2738   return DAG.getNode(ISD::TRUNCATE, SDLoc(N), N->getValueType(0), InL);
2739 }
2740
2741 SDValue DAGTypeLegalizer::ExpandIntOp_UINT_TO_FP(SDNode *N) {
2742   SDValue Op = N->getOperand(0);
2743   EVT SrcVT = Op.getValueType();
2744   EVT DstVT = N->getValueType(0);
2745   SDLoc dl(N);
2746
2747   // The following optimization is valid only if every value in SrcVT (when
2748   // treated as signed) is representable in DstVT.  Check that the mantissa
2749   // size of DstVT is >= than the number of bits in SrcVT -1.
2750   const fltSemantics &sem = DAG.EVTToAPFloatSemantics(DstVT);
2751   if (APFloat::semanticsPrecision(sem) >= SrcVT.getSizeInBits()-1 &&
2752       TLI.getOperationAction(ISD::SINT_TO_FP, SrcVT) == TargetLowering::Custom){
2753     // Do a signed conversion then adjust the result.
2754     SDValue SignedConv = DAG.getNode(ISD::SINT_TO_FP, dl, DstVT, Op);
2755     SignedConv = TLI.LowerOperation(SignedConv, DAG);
2756
2757     // The result of the signed conversion needs adjusting if the 'sign bit' of
2758     // the incoming integer was set.  To handle this, we dynamically test to see
2759     // if it is set, and, if so, add a fudge factor.
2760
2761     const uint64_t F32TwoE32  = 0x4F800000ULL;
2762     const uint64_t F32TwoE64  = 0x5F800000ULL;
2763     const uint64_t F32TwoE128 = 0x7F800000ULL;
2764
2765     APInt FF(32, 0);
2766     if (SrcVT == MVT::i32)
2767       FF = APInt(32, F32TwoE32);
2768     else if (SrcVT == MVT::i64)
2769       FF = APInt(32, F32TwoE64);
2770     else if (SrcVT == MVT::i128)
2771       FF = APInt(32, F32TwoE128);
2772     else
2773       llvm_unreachable("Unsupported UINT_TO_FP!");
2774
2775     // Check whether the sign bit is set.
2776     SDValue Lo, Hi;
2777     GetExpandedInteger(Op, Lo, Hi);
2778     SDValue SignSet = DAG.getSetCC(dl,
2779                                    getSetCCResultType(Hi.getValueType()),
2780                                    Hi, DAG.getConstant(0, Hi.getValueType()),
2781                                    ISD::SETLT);
2782
2783     // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
2784     SDValue FudgePtr = DAG.getConstantPool(
2785                                ConstantInt::get(*DAG.getContext(), FF.zext(64)),
2786                                            TLI.getPointerTy());
2787
2788     // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
2789     SDValue Zero = DAG.getIntPtrConstant(0);
2790     SDValue Four = DAG.getIntPtrConstant(4);
2791     if (TLI.isBigEndian()) std::swap(Zero, Four);
2792     SDValue Offset = DAG.getSelect(dl, Zero.getValueType(), SignSet,
2793                                    Zero, Four);
2794     unsigned Alignment = cast<ConstantPoolSDNode>(FudgePtr)->getAlignment();
2795     FudgePtr = DAG.getNode(ISD::ADD, dl, FudgePtr.getValueType(),
2796                            FudgePtr, Offset);
2797     Alignment = std::min(Alignment, 4u);
2798
2799     // Load the value out, extending it from f32 to the destination float type.
2800     // FIXME: Avoid the extend by constructing the right constant pool?
2801     SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, DstVT, DAG.getEntryNode(),
2802                                    FudgePtr,
2803                                    MachinePointerInfo::getConstantPool(),
2804                                    MVT::f32,
2805                                    false, false, Alignment);
2806     return DAG.getNode(ISD::FADD, dl, DstVT, SignedConv, Fudge);
2807   }
2808
2809   // Otherwise, use a libcall.
2810   RTLIB::Libcall LC = RTLIB::getUINTTOFP(SrcVT, DstVT);
2811   assert(LC != RTLIB::UNKNOWN_LIBCALL &&
2812          "Don't know how to expand this UINT_TO_FP!");
2813   return TLI.makeLibCall(DAG, LC, DstVT, &Op, 1, true, dl).first;
2814 }
2815
2816 SDValue DAGTypeLegalizer::ExpandIntOp_ATOMIC_STORE(SDNode *N) {
2817   SDLoc dl(N);
2818   SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
2819                                cast<AtomicSDNode>(N)->getMemoryVT(),
2820                                N->getOperand(0),
2821                                N->getOperand(1), N->getOperand(2),
2822                                cast<AtomicSDNode>(N)->getMemOperand(),
2823                                cast<AtomicSDNode>(N)->getOrdering(),
2824                                cast<AtomicSDNode>(N)->getSynchScope());
2825   return Swap.getValue(1);
2826 }
2827
2828
2829 SDValue DAGTypeLegalizer::PromoteIntRes_EXTRACT_SUBVECTOR(SDNode *N) {
2830   SDValue InOp0 = N->getOperand(0);
2831   EVT InVT = InOp0.getValueType();
2832
2833   EVT OutVT = N->getValueType(0);
2834   EVT NOutVT = TLI.getTypeToTransformTo(*DAG.getContext(), OutVT);
2835   assert(NOutVT.isVector() && "This type must be promoted to a vector type");
2836   unsigned OutNumElems = OutVT.getVectorNumElements();
2837   EVT NOutVTElem = NOutVT.getVectorElementType();
2838
2839   SDLoc dl(N);
2840   SDValue BaseIdx = N->getOperand(1);
2841
2842   SmallVector<SDValue, 8> Ops;
2843   Ops.reserve(OutNumElems);
2844   for (unsigned i = 0; i != OutNumElems; ++i) {
2845
2846     // Extract the element from the original vector.
2847     SDValue Index = DAG.getNode(ISD::ADD, dl, BaseIdx.getValueType(),
2848       BaseIdx, DAG.getConstant(i, BaseIdx.getValueType()));
2849     SDValue Ext = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2850       InVT.getVectorElementType(), N->getOperand(0), Index);
2851
2852     SDValue Op = DAG.getNode(ISD::ANY_EXTEND, dl, NOutVTElem, Ext);
2853     // Insert the converted element to the new vector.
2854     Ops.push_back(Op);
2855   }
2856
2857   return DAG.getNode(ISD::BUILD_VECTOR, dl, NOutVT, &Ops[0], Ops.size());
2858 }
2859
2860
2861 SDValue DAGTypeLegalizer::PromoteIntRes_VECTOR_SHUFFLE(SDNode *N) {
2862   ShuffleVectorSDNode *SV = cast<ShuffleVectorSDNode>(N);
2863   EVT VT = N->getValueType(0);
2864   SDLoc dl(N);
2865
2866   unsigned NumElts = VT.getVectorNumElements();
2867   SmallVector<int, 8> NewMask;
2868   for (unsigned i = 0; i != NumElts; ++i) {
2869     NewMask.push_back(SV->getMaskElt(i));
2870   }
2871
2872   SDValue V0 = GetPromotedInteger(N->getOperand(0));
2873   SDValue V1 = GetPromotedInteger(N->getOperand(1));
2874   EVT OutVT = V0.getValueType();
2875
2876   return DAG.getVectorShuffle(OutVT, dl, V0, V1, &NewMask[0]);
2877 }
2878
2879
2880 SDValue DAGTypeLegalizer::PromoteIntRes_BUILD_VECTOR(SDNode *N) {
2881   EVT OutVT = N->getValueType(0);
2882   EVT NOutVT = TLI.getTypeToTransformTo(*DAG.getContext(), OutVT);
2883   assert(NOutVT.isVector() && "This type must be promoted to a vector type");
2884   unsigned NumElems = N->getNumOperands();
2885   EVT NOutVTElem = NOutVT.getVectorElementType();
2886
2887   SDLoc dl(N);
2888
2889   SmallVector<SDValue, 8> Ops;
2890   Ops.reserve(NumElems);
2891   for (unsigned i = 0; i != NumElems; ++i) {
2892     SDValue Op;
2893     // BUILD_VECTOR integer operand types are allowed to be larger than the
2894     // result's element type. This may still be true after the promotion. For
2895     // example, we might be promoting (<v?i1> = BV <i32>, <i32>, ...) to
2896     // (v?i16 = BV <i32>, <i32>, ...), and we can't any_extend <i32> to <i16>.
2897     if (N->getOperand(i).getValueType().bitsLT(NOutVTElem))
2898       Op = DAG.getNode(ISD::ANY_EXTEND, dl, NOutVTElem, N->getOperand(i));
2899     else
2900       Op = N->getOperand(i);
2901     Ops.push_back(Op);
2902   }
2903
2904   return DAG.getNode(ISD::BUILD_VECTOR, dl, NOutVT, &Ops[0], Ops.size());
2905 }
2906
2907 SDValue DAGTypeLegalizer::PromoteIntRes_SCALAR_TO_VECTOR(SDNode *N) {
2908
2909   SDLoc dl(N);
2910
2911   assert(!N->getOperand(0).getValueType().isVector() &&
2912          "Input must be a scalar");
2913
2914   EVT OutVT = N->getValueType(0);
2915   EVT NOutVT = TLI.getTypeToTransformTo(*DAG.getContext(), OutVT);
2916   assert(NOutVT.isVector() && "This type must be promoted to a vector type");
2917   EVT NOutVTElem = NOutVT.getVectorElementType();
2918
2919   SDValue Op = DAG.getNode(ISD::ANY_EXTEND, dl, NOutVTElem, N->getOperand(0));
2920
2921   return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NOutVT, Op);
2922 }
2923
2924 SDValue DAGTypeLegalizer::PromoteIntRes_CONCAT_VECTORS(SDNode *N) {
2925   SDLoc dl(N);
2926
2927   EVT OutVT = N->getValueType(0);
2928   EVT NOutVT = TLI.getTypeToTransformTo(*DAG.getContext(), OutVT);
2929   assert(NOutVT.isVector() && "This type must be promoted to a vector type");
2930
2931   EVT InElemTy = OutVT.getVectorElementType();
2932   EVT OutElemTy = NOutVT.getVectorElementType();
2933
2934   unsigned NumElem = N->getOperand(0).getValueType().getVectorNumElements();
2935   unsigned NumOutElem = NOutVT.getVectorNumElements();
2936   unsigned NumOperands = N->getNumOperands();
2937   assert(NumElem * NumOperands == NumOutElem &&
2938          "Unexpected number of elements");
2939
2940   // Take the elements from the first vector.
2941   SmallVector<SDValue, 8> Ops(NumOutElem);
2942   for (unsigned i = 0; i < NumOperands; ++i) {
2943     SDValue Op = N->getOperand(i);
2944     for (unsigned j = 0; j < NumElem; ++j) {
2945       SDValue Ext = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2946                                 InElemTy, Op, DAG.getConstant(j,
2947                                               TLI.getVectorIdxTy()));
2948       Ops[i * NumElem + j] = DAG.getNode(ISD::ANY_EXTEND, dl, OutElemTy, Ext);
2949     }
2950   }
2951
2952   return DAG.getNode(ISD::BUILD_VECTOR, dl, NOutVT, &Ops[0], Ops.size());
2953 }
2954
2955 SDValue DAGTypeLegalizer::PromoteIntRes_INSERT_VECTOR_ELT(SDNode *N) {
2956   EVT OutVT = N->getValueType(0);
2957   EVT NOutVT = TLI.getTypeToTransformTo(*DAG.getContext(), OutVT);
2958   assert(NOutVT.isVector() && "This type must be promoted to a vector type");
2959
2960   EVT NOutVTElem = NOutVT.getVectorElementType();
2961
2962   SDLoc dl(N);
2963   SDValue V0 = GetPromotedInteger(N->getOperand(0));
2964
2965   SDValue ConvElem = DAG.getNode(ISD::ANY_EXTEND, dl,
2966     NOutVTElem, N->getOperand(1));
2967   return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, NOutVT,
2968     V0, ConvElem, N->getOperand(2));
2969 }
2970
2971 SDValue DAGTypeLegalizer::PromoteIntOp_EXTRACT_VECTOR_ELT(SDNode *N) {
2972   SDLoc dl(N);
2973   SDValue V0 = GetPromotedInteger(N->getOperand(0));
2974   SDValue V1 = DAG.getZExtOrTrunc(N->getOperand(1), dl, TLI.getVectorIdxTy());
2975   SDValue Ext = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2976     V0->getValueType(0).getScalarType(), V0, V1);
2977
2978   // EXTRACT_VECTOR_ELT can return types which are wider than the incoming
2979   // element types. If this is the case then we need to expand the outgoing
2980   // value and not truncate it.
2981   return DAG.getAnyExtOrTrunc(Ext, dl, N->getValueType(0));
2982 }
2983
2984 SDValue DAGTypeLegalizer::PromoteIntOp_CONCAT_VECTORS(SDNode *N) {
2985   SDLoc dl(N);
2986   unsigned NumElems = N->getNumOperands();
2987
2988   EVT RetSclrTy = N->getValueType(0).getVectorElementType();
2989
2990   SmallVector<SDValue, 8> NewOps;
2991   NewOps.reserve(NumElems);
2992
2993   // For each incoming vector
2994   for (unsigned VecIdx = 0; VecIdx != NumElems; ++VecIdx) {
2995     SDValue Incoming = GetPromotedInteger(N->getOperand(VecIdx));
2996     EVT SclrTy = Incoming->getValueType(0).getVectorElementType();
2997     unsigned NumElem = Incoming->getValueType(0).getVectorNumElements();
2998
2999     for (unsigned i=0; i<NumElem; ++i) {
3000       // Extract element from incoming vector
3001       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SclrTy,
3002       Incoming, DAG.getConstant(i, TLI.getVectorIdxTy()));
3003       SDValue Tr = DAG.getNode(ISD::TRUNCATE, dl, RetSclrTy, Ex);
3004       NewOps.push_back(Tr);
3005     }
3006   }
3007
3008   return DAG.getNode(ISD::BUILD_VECTOR, dl,  N->getValueType(0),
3009     &NewOps[0], NewOps.size());
3010   }