lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/DataLayout.h"
  27 #include "llvm/DerivedTypes.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetLowering.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include <algorithm>
  38 using namespace llvm;
  39
  40 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  41 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  42 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  43 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  44 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  45
  46 namespace {
  47   static cl::opt<bool>
  48     CombinerAA("combiner-alias-analysis", cl::Hidden,
  49                cl::desc("Turn on alias analysis during testing"));
  50
  51   static cl::opt<bool>
  52     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  53                cl::desc("Include global information in alias analysis"));
  54
  55 //------------------------------ DAGCombiner ---------------------------------//
  56
  57   class DAGCombiner {
  58     SelectionDAG &DAG;
  59     const TargetLowering &TLI;
  60     CombineLevel Level;
  61     CodeGenOpt::Level OptLevel;
  62     bool LegalOperations;
  63     bool LegalTypes;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     //
  67     // This has the semantics that when adding to the worklist,
  68     // the item added must be next to be processed. It should
  69     // also only appear once. The naive approach to this takes
  70     // linear time.
  71     //
  72     // To reduce the insert/remove time to logarithmic, we use
  73     // a set and a vector to maintain our worklist.
  74     //
  75     // The set contains the items on the worklist, but does not
  76     // maintain the order they should be visited.
  77     //
  78     // The vector maintains the order nodes should be visited, but may
  79     // contain duplicate or removed nodes. When choosing a node to
  80     // visit, we pop off the order stack until we find an item that is
  81     // also in the contents set. All operations are O(log N).
  82     SmallPtrSet<SDNode*, 64> WorkListContents;
  83     SmallVector<SDNode*, 64> WorkListOrder;
  84
  85     // AA - Used for DAG load/store alias analysis.
  86     AliasAnalysis &AA;
  87
  88     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  89     /// the instruction to the work lists because they might get more simplified
  90     /// now.
  91     ///
  92     void AddUsersToWorkList(SDNode *N) {
  93       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  94            UI != UE; ++UI)
  95         AddToWorkList(*UI);
  96     }
  97
  98     /// visit - call the node-specific routine that knows how to fold each
  99     /// particular type of node.
 100     SDValue visit(SDNode *N);
 101
 102   public:
 103     /// AddToWorkList - Add to the work list making sure its instance is at the
 104     /// back (next to be processed.)
 105     void AddToWorkList(SDNode *N) {
 106       WorkListContents.insert(N);
 107       WorkListOrder.push_back(N);
 108     }
 109
 110     /// removeFromWorkList - remove all instances of N from the worklist.
 111     ///
 112     void removeFromWorkList(SDNode *N) {
 113       WorkListContents.erase(N);
 114     }
 115
 116     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 117                       bool AddTo = true);
 118
 119     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 120       return CombineTo(N, &Res, 1, AddTo);
 121     }
 122
 123     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 124                       bool AddTo = true) {
 125       SDValue To[] = { Res0, Res1 };
 126       return CombineTo(N, To, 2, AddTo);
 127     }
 128
 129     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 130
 131   private:
 132
 133     /// SimplifyDemandedBits - Check the specified integer node value to see if
 134     /// it can be simplified or if things it uses can be simplified by bit
 135     /// propagation.  If so, return true.
 136     bool SimplifyDemandedBits(SDValue Op) {
 137       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 138       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 139       return SimplifyDemandedBits(Op, Demanded);
 140     }
 141
 142     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 143
 144     bool CombineToPreIndexedLoadStore(SDNode *N);
 145     bool CombineToPostIndexedLoadStore(SDNode *N);
 146
 147     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 148     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 149     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 150     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 151     SDValue PromoteIntBinOp(SDValue Op);
 152     SDValue PromoteIntShiftOp(SDValue Op);
 153     SDValue PromoteExtend(SDValue Op);
 154     bool PromoteLoad(SDValue Op);
 155
 156     void ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
 157                          SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
 158                          ISD::NodeType ExtType);
 159
 160     /// combine - call the node-specific routine that knows how to fold each
 161     /// particular type of node. If that doesn't do anything, try the
 162     /// target-specific DAG combines.
 163     SDValue combine(SDNode *N);
 164
 165     // Visitation implementation - Implement dag node combining for different
 166     // node types.  The semantics are as follows:
 167     // Return Value:
 168     //   SDValue.getNode() == 0 - No change was made
 169     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 170     //   otherwise              - N should be replaced by the returned Operand.
 171     //
 172     SDValue visitTokenFactor(SDNode *N);
 173     SDValue visitMERGE_VALUES(SDNode *N);
 174     SDValue visitADD(SDNode *N);
 175     SDValue visitSUB(SDNode *N);
 176     SDValue visitADDC(SDNode *N);
 177     SDValue visitSUBC(SDNode *N);
 178     SDValue visitADDE(SDNode *N);
 179     SDValue visitSUBE(SDNode *N);
 180     SDValue visitMUL(SDNode *N);
 181     SDValue visitSDIV(SDNode *N);
 182     SDValue visitUDIV(SDNode *N);
 183     SDValue visitSREM(SDNode *N);
 184     SDValue visitUREM(SDNode *N);
 185     SDValue visitMULHU(SDNode *N);
 186     SDValue visitMULHS(SDNode *N);
 187     SDValue visitSMUL_LOHI(SDNode *N);
 188     SDValue visitUMUL_LOHI(SDNode *N);
 189     SDValue visitSMULO(SDNode *N);
 190     SDValue visitUMULO(SDNode *N);
 191     SDValue visitSDIVREM(SDNode *N);
 192     SDValue visitUDIVREM(SDNode *N);
 193     SDValue visitAND(SDNode *N);
 194     SDValue visitOR(SDNode *N);
 195     SDValue visitXOR(SDNode *N);
 196     SDValue SimplifyVBinOp(SDNode *N);
 197     SDValue SimplifyVUnaryOp(SDNode *N);
 198     SDValue visitSHL(SDNode *N);
 199     SDValue visitSRA(SDNode *N);
 200     SDValue visitSRL(SDNode *N);
 201     SDValue visitCTLZ(SDNode *N);
 202     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 203     SDValue visitCTTZ(SDNode *N);
 204     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 205     SDValue visitCTPOP(SDNode *N);
 206     SDValue visitSELECT(SDNode *N);
 207     SDValue visitSELECT_CC(SDNode *N);
 208     SDValue visitSETCC(SDNode *N);
 209     SDValue visitSIGN_EXTEND(SDNode *N);
 210     SDValue visitZERO_EXTEND(SDNode *N);
 211     SDValue visitANY_EXTEND(SDNode *N);
 212     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 213     SDValue visitTRUNCATE(SDNode *N);
 214     SDValue visitBITCAST(SDNode *N);
 215     SDValue visitBUILD_PAIR(SDNode *N);
 216     SDValue visitFADD(SDNode *N);
 217     SDValue visitFSUB(SDNode *N);
 218     SDValue visitFMUL(SDNode *N);
 219     SDValue visitFMA(SDNode *N);
 220     SDValue visitFDIV(SDNode *N);
 221     SDValue visitFREM(SDNode *N);
 222     SDValue visitFCOPYSIGN(SDNode *N);
 223     SDValue visitSINT_TO_FP(SDNode *N);
 224     SDValue visitUINT_TO_FP(SDNode *N);
 225     SDValue visitFP_TO_SINT(SDNode *N);
 226     SDValue visitFP_TO_UINT(SDNode *N);
 227     SDValue visitFP_ROUND(SDNode *N);
 228     SDValue visitFP_ROUND_INREG(SDNode *N);
 229     SDValue visitFP_EXTEND(SDNode *N);
 230     SDValue visitFNEG(SDNode *N);
 231     SDValue visitFABS(SDNode *N);
 232     SDValue visitFCEIL(SDNode *N);
 233     SDValue visitFTRUNC(SDNode *N);
 234     SDValue visitFFLOOR(SDNode *N);
 235     SDValue visitBRCOND(SDNode *N);
 236     SDValue visitBR_CC(SDNode *N);
 237     SDValue visitLOAD(SDNode *N);
 238     SDValue visitSTORE(SDNode *N);
 239     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 240     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 241     SDValue visitBUILD_VECTOR(SDNode *N);
 242     SDValue visitCONCAT_VECTORS(SDNode *N);
 243     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 244     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 245     SDValue visitMEMBARRIER(SDNode *N);
 246
 247     SDValue XformToShuffleWithZero(SDNode *N);
 248     SDValue ReassociateOps(unsigned Opc, DebugLoc DL, SDValue LHS, SDValue RHS);
 249
 250     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 251
 252     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 253     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 254     SDValue SimplifySelect(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2);
 255     SDValue SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2,
 256                              SDValue N3, ISD::CondCode CC,
 257                              bool NotExtCompare = false);
 258     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 259                           DebugLoc DL, bool foldBooleans = true);
 260     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 261                                          unsigned HiOp);
 262     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 263     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 264     SDValue BuildSDIV(SDNode *N);
 265     SDValue BuildUDIV(SDNode *N);
 266     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 267                                bool DemandHighBits = true);
 268     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 269     SDNode *MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL);
 270     SDValue ReduceLoadWidth(SDNode *N);
 271     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 272     SDValue TransformFPLoadStorePair(SDNode *N);
 273     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 274     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 275
 276     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 277
 278     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 279     /// looking for aliasing nodes and adding them to the Aliases vector.
 280     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 281                           SmallVector<SDValue, 8> &Aliases);
 282
 283     /// isAlias - Return true if there is any possibility that the two addresses
 284     /// overlap.
 285     bool isAlias(SDValue Ptr1, int64_t Size1,
 286                  const Value *SrcValue1, int SrcValueOffset1,
 287                  unsigned SrcValueAlign1,
 288                  const MDNode *TBAAInfo1,
 289                  SDValue Ptr2, int64_t Size2,
 290                  const Value *SrcValue2, int SrcValueOffset2,
 291                  unsigned SrcValueAlign2,
 292                  const MDNode *TBAAInfo2) const;
 293
 294     /// isAlias - Return true if there is any possibility that the two addresses
 295     /// overlap.
 296     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 297
 298     /// FindAliasInfo - Extracts the relevant alias information from the memory
 299     /// node.  Returns true if the operand was a load.
 300     bool FindAliasInfo(SDNode *N,
 301                        SDValue &Ptr, int64_t &Size,
 302                        const Value *&SrcValue, int &SrcValueOffset,
 303                        unsigned &SrcValueAlignment,
 304                        const MDNode *&TBAAInfo) const;
 305
 306     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 307     /// looking for a better chain (aliasing node.)
 308     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 309
 310     /// Merge consecutive store operations into a wide store.
 311     /// This optimization uses wide integers or vectors when possible.
 312     /// \return True if some memory operations were changed.
 313     bool MergeConsecutiveStores(StoreSDNode *N);
 314
 315   public:
 316     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 317       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 318         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 319
 320     /// Run - runs the dag combiner on all nodes in the work list
 321     void Run(CombineLevel AtLevel);
 322
 323     SelectionDAG &getDAG() const { return DAG; }
 324
 325     /// getShiftAmountTy - Returns a type large enough to hold any valid
 326     /// shift amount - before type legalization these can be huge.
 327     EVT getShiftAmountTy(EVT LHSTy) {
 328       return LegalTypes ? TLI.getShiftAmountTy(LHSTy) : TLI.getPointerTy();
 329     }
 330
 331     /// isTypeLegal - This method returns true if we are running before type
 332     /// legalization or if the specified VT is legal.
 333     bool isTypeLegal(const EVT &VT) {
 334       if (!LegalTypes) return true;
 335       return TLI.isTypeLegal(VT);
 336     }
 337   };
 338 }
 339
 340
 341 namespace {
 342 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 343 /// nodes from the worklist.
 344 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 345   DAGCombiner &DC;
 346 public:
 347   explicit WorkListRemover(DAGCombiner &dc)
 348     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 349
 350   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 351     DC.removeFromWorkList(N);
 352   }
 353 };
 354 }
 355
 356 //===----------------------------------------------------------------------===//
 357 //  TargetLowering::DAGCombinerInfo implementation
 358 //===----------------------------------------------------------------------===//
 359
 360 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 361   ((DAGCombiner*)DC)->AddToWorkList(N);
 362 }
 363
 364 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 365   ((DAGCombiner*)DC)->removeFromWorkList(N);
 366 }
 367
 368 SDValue TargetLowering::DAGCombinerInfo::
 369 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 370   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 371 }
 372
 373 SDValue TargetLowering::DAGCombinerInfo::
 374 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 375   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 376 }
 377
 378
 379 SDValue TargetLowering::DAGCombinerInfo::
 380 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 381   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 382 }
 383
 384 void TargetLowering::DAGCombinerInfo::
 385 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 386   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 387 }
 388
 389 //===----------------------------------------------------------------------===//
 390 // Helper Functions
 391 //===----------------------------------------------------------------------===//
 392
 393 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 394 /// specified expression for the same cost as the expression itself, or 2 if we
 395 /// can compute the negated form more cheaply than the expression itself.
 396 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 397                                const TargetLowering &TLI,
 398                                const TargetOptions *Options,
 399                                unsigned Depth = 0) {
 400   // fneg is removable even if it has multiple uses.
 401   if (Op.getOpcode() == ISD::FNEG) return 2;
 402
 403   // Don't allow anything with multiple uses.
 404   if (!Op.hasOneUse()) return 0;
 405
 406   // Don't recurse exponentially.
 407   if (Depth > 6) return 0;
 408
 409   switch (Op.getOpcode()) {
 410   default: return false;
 411   case ISD::ConstantFP:
 412     // Don't invert constant FP values after legalize.  The negated constant
 413     // isn't necessarily legal.
 414     return LegalOperations ? 0 : 1;
 415   case ISD::FADD:
 416     // FIXME: determine better conditions for this xform.
 417     if (!Options->UnsafeFPMath) return 0;
 418
 419     // After operation legalization, it might not be legal to create new FSUBs.
 420     if (LegalOperations &&
 421         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 422       return 0;
 423
 424     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 425     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 426                                     Options, Depth + 1))
 427       return V;
 428     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 429     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 430                               Depth + 1);
 431   case ISD::FSUB:
 432     // We can't turn -(A-B) into B-A when we honor signed zeros.
 433     if (!Options->UnsafeFPMath) return 0;
 434
 435     // fold (fneg (fsub A, B)) -> (fsub B, A)
 436     return 1;
 437
 438   case ISD::FMUL:
 439   case ISD::FDIV:
 440     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 441
 442     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 443     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 444                                     Options, Depth + 1))
 445       return V;
 446
 447     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 448                               Depth + 1);
 449
 450   case ISD::FP_EXTEND:
 451   case ISD::FP_ROUND:
 452   case ISD::FSIN:
 453     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 454                               Depth + 1);
 455   }
 456 }
 457
 458 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 459 /// returns the newly negated expression.
 460 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 461                                     bool LegalOperations, unsigned Depth = 0) {
 462   // fneg is removable even if it has multiple uses.
 463   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 464
 465   // Don't allow anything with multiple uses.
 466   assert(Op.hasOneUse() && "Unknown reuse!");
 467
 468   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 469   switch (Op.getOpcode()) {
 470   default: llvm_unreachable("Unknown code");
 471   case ISD::ConstantFP: {
 472     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 473     V.changeSign();
 474     return DAG.getConstantFP(V, Op.getValueType());
 475   }
 476   case ISD::FADD:
 477     // FIXME: determine better conditions for this xform.
 478     assert(DAG.getTarget().Options.UnsafeFPMath);
 479
 480     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 481     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 482                            DAG.getTargetLoweringInfo(),
 483                            &DAG.getTarget().Options, Depth+1))
 484       return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 485                          GetNegatedExpression(Op.getOperand(0), DAG,
 486                                               LegalOperations, Depth+1),
 487                          Op.getOperand(1));
 488     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 489     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 490                        GetNegatedExpression(Op.getOperand(1), DAG,
 491                                             LegalOperations, Depth+1),
 492                        Op.getOperand(0));
 493   case ISD::FSUB:
 494     // We can't turn -(A-B) into B-A when we honor signed zeros.
 495     assert(DAG.getTarget().Options.UnsafeFPMath);
 496
 497     // fold (fneg (fsub 0, B)) -> B
 498     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 499       if (N0CFP->getValueAPF().isZero())
 500         return Op.getOperand(1);
 501
 502     // fold (fneg (fsub A, B)) -> (fsub B, A)
 503     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 504                        Op.getOperand(1), Op.getOperand(0));
 505
 506   case ISD::FMUL:
 507   case ISD::FDIV:
 508     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 509
 510     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 511     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 512                            DAG.getTargetLoweringInfo(),
 513                            &DAG.getTarget().Options, Depth+1))
 514       return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 515                          GetNegatedExpression(Op.getOperand(0), DAG,
 516                                               LegalOperations, Depth+1),
 517                          Op.getOperand(1));
 518
 519     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 520     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 521                        Op.getOperand(0),
 522                        GetNegatedExpression(Op.getOperand(1), DAG,
 523                                             LegalOperations, Depth+1));
 524
 525   case ISD::FP_EXTEND:
 526   case ISD::FSIN:
 527     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 528                        GetNegatedExpression(Op.getOperand(0), DAG,
 529                                             LegalOperations, Depth+1));
 530   case ISD::FP_ROUND:
 531       return DAG.getNode(ISD::FP_ROUND, Op.getDebugLoc(), Op.getValueType(),
 532                          GetNegatedExpression(Op.getOperand(0), DAG,
 533                                               LegalOperations, Depth+1),
 534                          Op.getOperand(1));
 535   }
 536 }
 537
 538
 539 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 540 // that selects between the values 1 and 0, making it equivalent to a setcc.
 541 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 542 // nodes based on the type of node we are checking.  This simplifies life a
 543 // bit for the callers.
 544 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 545                               SDValue &CC) {
 546   if (N.getOpcode() == ISD::SETCC) {
 547     LHS = N.getOperand(0);
 548     RHS = N.getOperand(1);
 549     CC  = N.getOperand(2);
 550     return true;
 551   }
 552   if (N.getOpcode() == ISD::SELECT_CC &&
 553       N.getOperand(2).getOpcode() == ISD::Constant &&
 554       N.getOperand(3).getOpcode() == ISD::Constant &&
 555       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 556       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 557     LHS = N.getOperand(0);
 558     RHS = N.getOperand(1);
 559     CC  = N.getOperand(4);
 560     return true;
 561   }
 562   return false;
 563 }
 564
 565 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 566 // one use.  If this is true, it allows the users to invert the operation for
 567 // free when it is profitable to do so.
 568 static bool isOneUseSetCC(SDValue N) {
 569   SDValue N0, N1, N2;
 570   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 571     return true;
 572   return false;
 573 }
 574
 575 SDValue DAGCombiner::ReassociateOps(unsigned Opc, DebugLoc DL,
 576                                     SDValue N0, SDValue N1) {
 577   EVT VT = N0.getValueType();
 578   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 579     if (isa<ConstantSDNode>(N1)) {
 580       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 581       SDValue OpNode =
 582         DAG.FoldConstantArithmetic(Opc, VT,
 583                                    cast<ConstantSDNode>(N0.getOperand(1)),
 584                                    cast<ConstantSDNode>(N1));
 585       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 586     }
 587     if (N0.hasOneUse()) {
 588       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 589       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 590                                    N0.getOperand(0), N1);
 591       AddToWorkList(OpNode.getNode());
 592       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 593     }
 594   }
 595
 596   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 597     if (isa<ConstantSDNode>(N0)) {
 598       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 599       SDValue OpNode =
 600         DAG.FoldConstantArithmetic(Opc, VT,
 601                                    cast<ConstantSDNode>(N1.getOperand(1)),
 602                                    cast<ConstantSDNode>(N0));
 603       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 604     }
 605     if (N1.hasOneUse()) {
 606       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 607       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 608                                    N1.getOperand(0), N0);
 609       AddToWorkList(OpNode.getNode());
 610       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 611     }
 612   }
 613
 614   return SDValue();
 615 }
 616
 617 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 618                                bool AddTo) {
 619   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 620   ++NodesCombined;
 621   DEBUG(dbgs() << "\nReplacing.1 ";
 622         N->dump(&DAG);
 623         dbgs() << "\nWith: ";
 624         To[0].getNode()->dump(&DAG);
 625         dbgs() << " and " << NumTo-1 << " other values\n";
 626         for (unsigned i = 0, e = NumTo; i != e; ++i)
 627           assert((!To[i].getNode() ||
 628                   N->getValueType(i) == To[i].getValueType()) &&
 629                  "Cannot combine value to value of different type!"));
 630   WorkListRemover DeadNodes(*this);
 631   DAG.ReplaceAllUsesWith(N, To);
 632   if (AddTo) {
 633     // Push the new nodes and any users onto the worklist
 634     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 635       if (To[i].getNode()) {
 636         AddToWorkList(To[i].getNode());
 637         AddUsersToWorkList(To[i].getNode());
 638       }
 639     }
 640   }
 641
 642   // Finally, if the node is now dead, remove it from the graph.  The node
 643   // may not be dead if the replacement process recursively simplified to
 644   // something else needing this node.
 645   if (N->use_empty()) {
 646     // Nodes can be reintroduced into the worklist.  Make sure we do not
 647     // process a node that has been replaced.
 648     removeFromWorkList(N);
 649
 650     // Finally, since the node is now dead, remove it from the graph.
 651     DAG.DeleteNode(N);
 652   }
 653   return SDValue(N, 0);
 654 }
 655
 656 void DAGCombiner::
 657 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 658   // Replace all uses.  If any nodes become isomorphic to other nodes and
 659   // are deleted, make sure to remove them from our worklist.
 660   WorkListRemover DeadNodes(*this);
 661   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 662
 663   // Push the new node and any (possibly new) users onto the worklist.
 664   AddToWorkList(TLO.New.getNode());
 665   AddUsersToWorkList(TLO.New.getNode());
 666
 667   // Finally, if the node is now dead, remove it from the graph.  The node
 668   // may not be dead if the replacement process recursively simplified to
 669   // something else needing this node.
 670   if (TLO.Old.getNode()->use_empty()) {
 671     removeFromWorkList(TLO.Old.getNode());
 672
 673     // If the operands of this node are only used by the node, they will now
 674     // be dead.  Make sure to visit them first to delete dead nodes early.
 675     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 676       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 677         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 678
 679     DAG.DeleteNode(TLO.Old.getNode());
 680   }
 681 }
 682
 683 /// SimplifyDemandedBits - Check the specified integer node value to see if
 684 /// it can be simplified or if things it uses can be simplified by bit
 685 /// propagation.  If so, return true.
 686 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 687   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 688   APInt KnownZero, KnownOne;
 689   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 690     return false;
 691
 692   // Revisit the node.
 693   AddToWorkList(Op.getNode());
 694
 695   // Replace the old value with the new one.
 696   ++NodesCombined;
 697   DEBUG(dbgs() << "\nReplacing.2 ";
 698         TLO.Old.getNode()->dump(&DAG);
 699         dbgs() << "\nWith: ";
 700         TLO.New.getNode()->dump(&DAG);
 701         dbgs() << '\n');
 702
 703   CommitTargetLoweringOpt(TLO);
 704   return true;
 705 }
 706
 707 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 708   DebugLoc dl = Load->getDebugLoc();
 709   EVT VT = Load->getValueType(0);
 710   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 711
 712   DEBUG(dbgs() << "\nReplacing.9 ";
 713         Load->dump(&DAG);
 714         dbgs() << "\nWith: ";
 715         Trunc.getNode()->dump(&DAG);
 716         dbgs() << '\n');
 717   WorkListRemover DeadNodes(*this);
 718   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 719   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 720   removeFromWorkList(Load);
 721   DAG.DeleteNode(Load);
 722   AddToWorkList(Trunc.getNode());
 723 }
 724
 725 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 726   Replace = false;
 727   DebugLoc dl = Op.getDebugLoc();
 728   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 729     EVT MemVT = LD->getMemoryVT();
 730     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 731       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 732                                                   : ISD::EXTLOAD)
 733       : LD->getExtensionType();
 734     Replace = true;
 735     return DAG.getExtLoad(ExtType, dl, PVT,
 736                           LD->getChain(), LD->getBasePtr(),
 737                           LD->getPointerInfo(),
 738                           MemVT, LD->isVolatile(),
 739                           LD->isNonTemporal(), LD->getAlignment());
 740   }
 741
 742   unsigned Opc = Op.getOpcode();
 743   switch (Opc) {
 744   default: break;
 745   case ISD::AssertSext:
 746     return DAG.getNode(ISD::AssertSext, dl, PVT,
 747                        SExtPromoteOperand(Op.getOperand(0), PVT),
 748                        Op.getOperand(1));
 749   case ISD::AssertZext:
 750     return DAG.getNode(ISD::AssertZext, dl, PVT,
 751                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 752                        Op.getOperand(1));
 753   case ISD::Constant: {
 754     unsigned ExtOpc =
 755       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 756     return DAG.getNode(ExtOpc, dl, PVT, Op);
 757   }
 758   }
 759
 760   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 761     return SDValue();
 762   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 763 }
 764
 765 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 766   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 767     return SDValue();
 768   EVT OldVT = Op.getValueType();
 769   DebugLoc dl = Op.getDebugLoc();
 770   bool Replace = false;
 771   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 772   if (NewOp.getNode() == 0)
 773     return SDValue();
 774   AddToWorkList(NewOp.getNode());
 775
 776   if (Replace)
 777     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 778   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 779                      DAG.getValueType(OldVT));
 780 }
 781
 782 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 783   EVT OldVT = Op.getValueType();
 784   DebugLoc dl = Op.getDebugLoc();
 785   bool Replace = false;
 786   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 787   if (NewOp.getNode() == 0)
 788     return SDValue();
 789   AddToWorkList(NewOp.getNode());
 790
 791   if (Replace)
 792     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 793   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 794 }
 795
 796 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 797 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 798 /// promote i16 operations to i32 since i16 instructions are longer.
 799 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 800   if (!LegalOperations)
 801     return SDValue();
 802
 803   EVT VT = Op.getValueType();
 804   if (VT.isVector() || !VT.isInteger())
 805     return SDValue();
 806
 807   // If operation type is 'undesirable', e.g. i16 on x86, consider
 808   // promoting it.
 809   unsigned Opc = Op.getOpcode();
 810   if (TLI.isTypeDesirableForOp(Opc, VT))
 811     return SDValue();
 812
 813   EVT PVT = VT;
 814   // Consult target whether it is a good idea to promote this operation and
 815   // what's the right type to promote it to.
 816   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 817     assert(PVT != VT && "Don't know what type to promote to!");
 818
 819     bool Replace0 = false;
 820     SDValue N0 = Op.getOperand(0);
 821     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 822     if (NN0.getNode() == 0)
 823       return SDValue();
 824
 825     bool Replace1 = false;
 826     SDValue N1 = Op.getOperand(1);
 827     SDValue NN1;
 828     if (N0 == N1)
 829       NN1 = NN0;
 830     else {
 831       NN1 = PromoteOperand(N1, PVT, Replace1);
 832       if (NN1.getNode() == 0)
 833         return SDValue();
 834     }
 835
 836     AddToWorkList(NN0.getNode());
 837     if (NN1.getNode())
 838       AddToWorkList(NN1.getNode());
 839
 840     if (Replace0)
 841       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 842     if (Replace1)
 843       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 844
 845     DEBUG(dbgs() << "\nPromoting ";
 846           Op.getNode()->dump(&DAG));
 847     DebugLoc dl = Op.getDebugLoc();
 848     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 849                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 850   }
 851   return SDValue();
 852 }
 853
 854 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 855 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 856 /// promote i16 operations to i32 since i16 instructions are longer.
 857 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 858   if (!LegalOperations)
 859     return SDValue();
 860
 861   EVT VT = Op.getValueType();
 862   if (VT.isVector() || !VT.isInteger())
 863     return SDValue();
 864
 865   // If operation type is 'undesirable', e.g. i16 on x86, consider
 866   // promoting it.
 867   unsigned Opc = Op.getOpcode();
 868   if (TLI.isTypeDesirableForOp(Opc, VT))
 869     return SDValue();
 870
 871   EVT PVT = VT;
 872   // Consult target whether it is a good idea to promote this operation and
 873   // what's the right type to promote it to.
 874   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 875     assert(PVT != VT && "Don't know what type to promote to!");
 876
 877     bool Replace = false;
 878     SDValue N0 = Op.getOperand(0);
 879     if (Opc == ISD::SRA)
 880       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 881     else if (Opc == ISD::SRL)
 882       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 883     else
 884       N0 = PromoteOperand(N0, PVT, Replace);
 885     if (N0.getNode() == 0)
 886       return SDValue();
 887
 888     AddToWorkList(N0.getNode());
 889     if (Replace)
 890       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 891
 892     DEBUG(dbgs() << "\nPromoting ";
 893           Op.getNode()->dump(&DAG));
 894     DebugLoc dl = Op.getDebugLoc();
 895     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 896                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 897   }
 898   return SDValue();
 899 }
 900
 901 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 902   if (!LegalOperations)
 903     return SDValue();
 904
 905   EVT VT = Op.getValueType();
 906   if (VT.isVector() || !VT.isInteger())
 907     return SDValue();
 908
 909   // If operation type is 'undesirable', e.g. i16 on x86, consider
 910   // promoting it.
 911   unsigned Opc = Op.getOpcode();
 912   if (TLI.isTypeDesirableForOp(Opc, VT))
 913     return SDValue();
 914
 915   EVT PVT = VT;
 916   // Consult target whether it is a good idea to promote this operation and
 917   // what's the right type to promote it to.
 918   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 919     assert(PVT != VT && "Don't know what type to promote to!");
 920     // fold (aext (aext x)) -> (aext x)
 921     // fold (aext (zext x)) -> (zext x)
 922     // fold (aext (sext x)) -> (sext x)
 923     DEBUG(dbgs() << "\nPromoting ";
 924           Op.getNode()->dump(&DAG));
 925     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), VT, Op.getOperand(0));
 926   }
 927   return SDValue();
 928 }
 929
 930 bool DAGCombiner::PromoteLoad(SDValue Op) {
 931   if (!LegalOperations)
 932     return false;
 933
 934   EVT VT = Op.getValueType();
 935   if (VT.isVector() || !VT.isInteger())
 936     return false;
 937
 938   // If operation type is 'undesirable', e.g. i16 on x86, consider
 939   // promoting it.
 940   unsigned Opc = Op.getOpcode();
 941   if (TLI.isTypeDesirableForOp(Opc, VT))
 942     return false;
 943
 944   EVT PVT = VT;
 945   // Consult target whether it is a good idea to promote this operation and
 946   // what's the right type to promote it to.
 947   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 948     assert(PVT != VT && "Don't know what type to promote to!");
 949
 950     DebugLoc dl = Op.getDebugLoc();
 951     SDNode *N = Op.getNode();
 952     LoadSDNode *LD = cast<LoadSDNode>(N);
 953     EVT MemVT = LD->getMemoryVT();
 954     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 955       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 956                                                   : ISD::EXTLOAD)
 957       : LD->getExtensionType();
 958     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 959                                    LD->getChain(), LD->getBasePtr(),
 960                                    LD->getPointerInfo(),
 961                                    MemVT, LD->isVolatile(),
 962                                    LD->isNonTemporal(), LD->getAlignment());
 963     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 964
 965     DEBUG(dbgs() << "\nPromoting ";
 966           N->dump(&DAG);
 967           dbgs() << "\nTo: ";
 968           Result.getNode()->dump(&DAG);
 969           dbgs() << '\n');
 970     WorkListRemover DeadNodes(*this);
 971     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 972     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
 973     removeFromWorkList(N);
 974     DAG.DeleteNode(N);
 975     AddToWorkList(Result.getNode());
 976     return true;
 977   }
 978   return false;
 979 }
 980
 981
 982 //===----------------------------------------------------------------------===//
 983 //  Main DAG Combiner implementation
 984 //===----------------------------------------------------------------------===//
 985
 986 void DAGCombiner::Run(CombineLevel AtLevel) {
 987   // set the instance variables, so that the various visit routines may use it.
 988   Level = AtLevel;
 989   LegalOperations = Level >= AfterLegalizeVectorOps;
 990   LegalTypes = Level >= AfterLegalizeTypes;
 991
 992   // Add all the dag nodes to the worklist.
 993   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 994        E = DAG.allnodes_end(); I != E; ++I)
 995     AddToWorkList(I);
 996
 997   // Create a dummy node (which is not added to allnodes), that adds a reference
 998   // to the root node, preventing it from being deleted, and tracking any
 999   // changes of the root.
1000   HandleSDNode Dummy(DAG.getRoot());
1001
1002   // The root of the dag may dangle to deleted nodes until the dag combiner is
1003   // done.  Set it to null to avoid confusion.
1004   DAG.setRoot(SDValue());
1005
1006   // while the worklist isn't empty, find a node and
1007   // try and combine it.
1008   while (!WorkListContents.empty()) {
1009     SDNode *N;
1010     // The WorkListOrder holds the SDNodes in order, but it may contain duplicates.
1011     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1012     // worklist *should* contain, and check the node we want to visit is should
1013     // actually be visited.
1014     do {
1015       N = WorkListOrder.pop_back_val();
1016     } while (!WorkListContents.erase(N));
1017
1018     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1019     // N is deleted from the DAG, since they too may now be dead or may have a
1020     // reduced number of uses, allowing other xforms.
1021     if (N->use_empty() && N != &Dummy) {
1022       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1023         AddToWorkList(N->getOperand(i).getNode());
1024
1025       DAG.DeleteNode(N);
1026       continue;
1027     }
1028
1029     SDValue RV = combine(N);
1030
1031     if (RV.getNode() == 0)
1032       continue;
1033
1034     ++NodesCombined;
1035
1036     // If we get back the same node we passed in, rather than a new node or
1037     // zero, we know that the node must have defined multiple values and
1038     // CombineTo was used.  Since CombineTo takes care of the worklist
1039     // mechanics for us, we have no work to do in this case.
1040     if (RV.getNode() == N)
1041       continue;
1042
1043     assert(N->getOpcode() != ISD::DELETED_NODE &&
1044            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1045            "Node was deleted but visit returned new node!");
1046
1047     DEBUG(dbgs() << "\nReplacing.3 ";
1048           N->dump(&DAG);
1049           dbgs() << "\nWith: ";
1050           RV.getNode()->dump(&DAG);
1051           dbgs() << '\n');
1052
1053     // Transfer debug value.
1054     DAG.TransferDbgValues(SDValue(N, 0), RV);
1055     WorkListRemover DeadNodes(*this);
1056     if (N->getNumValues() == RV.getNode()->getNumValues())
1057       DAG.ReplaceAllUsesWith(N, RV.getNode());
1058     else {
1059       assert(N->getValueType(0) == RV.getValueType() &&
1060              N->getNumValues() == 1 && "Type mismatch");
1061       SDValue OpV = RV;
1062       DAG.ReplaceAllUsesWith(N, &OpV);
1063     }
1064
1065     // Push the new node and any users onto the worklist
1066     AddToWorkList(RV.getNode());
1067     AddUsersToWorkList(RV.getNode());
1068
1069     // Add any uses of the old node to the worklist in case this node is the
1070     // last one that uses them.  They may become dead after this node is
1071     // deleted.
1072     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1073       AddToWorkList(N->getOperand(i).getNode());
1074
1075     // Finally, if the node is now dead, remove it from the graph.  The node
1076     // may not be dead if the replacement process recursively simplified to
1077     // something else needing this node.
1078     if (N->use_empty()) {
1079       // Nodes can be reintroduced into the worklist.  Make sure we do not
1080       // process a node that has been replaced.
1081       removeFromWorkList(N);
1082
1083       // Finally, since the node is now dead, remove it from the graph.
1084       DAG.DeleteNode(N);
1085     }
1086   }
1087
1088   // If the root changed (e.g. it was a dead load, update the root).
1089   DAG.setRoot(Dummy.getValue());
1090   DAG.RemoveDeadNodes();
1091 }
1092
1093 SDValue DAGCombiner::visit(SDNode *N) {
1094   switch (N->getOpcode()) {
1095   default: break;
1096   case ISD::TokenFactor:        return visitTokenFactor(N);
1097   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1098   case ISD::ADD:                return visitADD(N);
1099   case ISD::SUB:                return visitSUB(N);
1100   case ISD::ADDC:               return visitADDC(N);
1101   case ISD::SUBC:               return visitSUBC(N);
1102   case ISD::ADDE:               return visitADDE(N);
1103   case ISD::SUBE:               return visitSUBE(N);
1104   case ISD::MUL:                return visitMUL(N);
1105   case ISD::SDIV:               return visitSDIV(N);
1106   case ISD::UDIV:               return visitUDIV(N);
1107   case ISD::SREM:               return visitSREM(N);
1108   case ISD::UREM:               return visitUREM(N);
1109   case ISD::MULHU:              return visitMULHU(N);
1110   case ISD::MULHS:              return visitMULHS(N);
1111   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1112   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1113   case ISD::SMULO:              return visitSMULO(N);
1114   case ISD::UMULO:              return visitUMULO(N);
1115   case ISD::SDIVREM:            return visitSDIVREM(N);
1116   case ISD::UDIVREM:            return visitUDIVREM(N);
1117   case ISD::AND:                return visitAND(N);
1118   case ISD::OR:                 return visitOR(N);
1119   case ISD::XOR:                return visitXOR(N);
1120   case ISD::SHL:                return visitSHL(N);
1121   case ISD::SRA:                return visitSRA(N);
1122   case ISD::SRL:                return visitSRL(N);
1123   case ISD::CTLZ:               return visitCTLZ(N);
1124   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1125   case ISD::CTTZ:               return visitCTTZ(N);
1126   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1127   case ISD::CTPOP:              return visitCTPOP(N);
1128   case ISD::SELECT:             return visitSELECT(N);
1129   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1130   case ISD::SETCC:              return visitSETCC(N);
1131   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1132   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1133   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1134   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1135   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1136   case ISD::BITCAST:            return visitBITCAST(N);
1137   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1138   case ISD::FADD:               return visitFADD(N);
1139   case ISD::FSUB:               return visitFSUB(N);
1140   case ISD::FMUL:               return visitFMUL(N);
1141   case ISD::FMA:                return visitFMA(N);
1142   case ISD::FDIV:               return visitFDIV(N);
1143   case ISD::FREM:               return visitFREM(N);
1144   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1145   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1146   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1147   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1148   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1149   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1150   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1151   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1152   case ISD::FNEG:               return visitFNEG(N);
1153   case ISD::FABS:               return visitFABS(N);
1154   case ISD::FFLOOR:             return visitFFLOOR(N);
1155   case ISD::FCEIL:              return visitFCEIL(N);
1156   case ISD::FTRUNC:             return visitFTRUNC(N);
1157   case ISD::BRCOND:             return visitBRCOND(N);
1158   case ISD::BR_CC:              return visitBR_CC(N);
1159   case ISD::LOAD:               return visitLOAD(N);
1160   case ISD::STORE:              return visitSTORE(N);
1161   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1162   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1163   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1164   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1165   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1166   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1167   case ISD::MEMBARRIER:         return visitMEMBARRIER(N);
1168   }
1169   return SDValue();
1170 }
1171
1172 SDValue DAGCombiner::combine(SDNode *N) {
1173   SDValue RV = visit(N);
1174
1175   // If nothing happened, try a target-specific DAG combine.
1176   if (RV.getNode() == 0) {
1177     assert(N->getOpcode() != ISD::DELETED_NODE &&
1178            "Node was deleted but visit returned NULL!");
1179
1180     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1181         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1182
1183       // Expose the DAG combiner to the target combiner impls.
1184       TargetLowering::DAGCombinerInfo
1185         DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
1186
1187       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1188     }
1189   }
1190
1191   // If nothing happened still, try promoting the operation.
1192   if (RV.getNode() == 0) {
1193     switch (N->getOpcode()) {
1194     default: break;
1195     case ISD::ADD:
1196     case ISD::SUB:
1197     case ISD::MUL:
1198     case ISD::AND:
1199     case ISD::OR:
1200     case ISD::XOR:
1201       RV = PromoteIntBinOp(SDValue(N, 0));
1202       break;
1203     case ISD::SHL:
1204     case ISD::SRA:
1205     case ISD::SRL:
1206       RV = PromoteIntShiftOp(SDValue(N, 0));
1207       break;
1208     case ISD::SIGN_EXTEND:
1209     case ISD::ZERO_EXTEND:
1210     case ISD::ANY_EXTEND:
1211       RV = PromoteExtend(SDValue(N, 0));
1212       break;
1213     case ISD::LOAD:
1214       if (PromoteLoad(SDValue(N, 0)))
1215         RV = SDValue(N, 0);
1216       break;
1217     }
1218   }
1219
1220   // If N is a commutative binary node, try commuting it to enable more
1221   // sdisel CSE.
1222   if (RV.getNode() == 0 &&
1223       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1224       N->getNumValues() == 1) {
1225     SDValue N0 = N->getOperand(0);
1226     SDValue N1 = N->getOperand(1);
1227
1228     // Constant operands are canonicalized to RHS.
1229     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1230       SDValue Ops[] = { N1, N0 };
1231       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1232                                             Ops, 2);
1233       if (CSENode)
1234         return SDValue(CSENode, 0);
1235     }
1236   }
1237
1238   return RV;
1239 }
1240
1241 /// getInputChainForNode - Given a node, return its input chain if it has one,
1242 /// otherwise return a null sd operand.
1243 static SDValue getInputChainForNode(SDNode *N) {
1244   if (unsigned NumOps = N->getNumOperands()) {
1245     if (N->getOperand(0).getValueType() == MVT::Other)
1246       return N->getOperand(0);
1247     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1248       return N->getOperand(NumOps-1);
1249     for (unsigned i = 1; i < NumOps-1; ++i)
1250       if (N->getOperand(i).getValueType() == MVT::Other)
1251         return N->getOperand(i);
1252   }
1253   return SDValue();
1254 }
1255
1256 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1257   // If N has two operands, where one has an input chain equal to the other,
1258   // the 'other' chain is redundant.
1259   if (N->getNumOperands() == 2) {
1260     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1261       return N->getOperand(0);
1262     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1263       return N->getOperand(1);
1264   }
1265
1266   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1267   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1268   SmallPtrSet<SDNode*, 16> SeenOps;
1269   bool Changed = false;             // If we should replace this token factor.
1270
1271   // Start out with this token factor.
1272   TFs.push_back(N);
1273
1274   // Iterate through token factors.  The TFs grows when new token factors are
1275   // encountered.
1276   for (unsigned i = 0; i < TFs.size(); ++i) {
1277     SDNode *TF = TFs[i];
1278
1279     // Check each of the operands.
1280     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1281       SDValue Op = TF->getOperand(i);
1282
1283       switch (Op.getOpcode()) {
1284       case ISD::EntryToken:
1285         // Entry tokens don't need to be added to the list. They are
1286         // rededundant.
1287         Changed = true;
1288         break;
1289
1290       case ISD::TokenFactor:
1291         if (Op.hasOneUse() &&
1292             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1293           // Queue up for processing.
1294           TFs.push_back(Op.getNode());
1295           // Clean up in case the token factor is removed.
1296           AddToWorkList(Op.getNode());
1297           Changed = true;
1298           break;
1299         }
1300         // Fall thru
1301
1302       default:
1303         // Only add if it isn't already in the list.
1304         if (SeenOps.insert(Op.getNode()))
1305           Ops.push_back(Op);
1306         else
1307           Changed = true;
1308         break;
1309       }
1310     }
1311   }
1312
1313   SDValue Result;
1314
1315   // If we've change things around then replace token factor.
1316   if (Changed) {
1317     if (Ops.empty()) {
1318       // The entry token is the only possible outcome.
1319       Result = DAG.getEntryNode();
1320     } else {
1321       // New and improved token factor.
1322       Result = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
1323                            MVT::Other, &Ops[0], Ops.size());
1324     }
1325
1326     // Don't add users to work list.
1327     return CombineTo(N, Result, false);
1328   }
1329
1330   return Result;
1331 }
1332
1333 /// MERGE_VALUES can always be eliminated.
1334 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1335   WorkListRemover DeadNodes(*this);
1336   // Replacing results may cause a different MERGE_VALUES to suddenly
1337   // be CSE'd with N, and carry its uses with it. Iterate until no
1338   // uses remain, to ensure that the node can be safely deleted.
1339   // First add the users of this node to the work list so that they
1340   // can be tried again once they have new operands.
1341   AddUsersToWorkList(N);
1342   do {
1343     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1344       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1345   } while (!N->use_empty());
1346   removeFromWorkList(N);
1347   DAG.DeleteNode(N);
1348   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1349 }
1350
1351 static
1352 SDValue combineShlAddConstant(DebugLoc DL, SDValue N0, SDValue N1,
1353                               SelectionDAG &DAG) {
1354   EVT VT = N0.getValueType();
1355   SDValue N00 = N0.getOperand(0);
1356   SDValue N01 = N0.getOperand(1);
1357   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1358
1359   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1360       isa<ConstantSDNode>(N00.getOperand(1))) {
1361     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1362     N0 = DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
1363                      DAG.getNode(ISD::SHL, N00.getDebugLoc(), VT,
1364                                  N00.getOperand(0), N01),
1365                      DAG.getNode(ISD::SHL, N01.getDebugLoc(), VT,
1366                                  N00.getOperand(1), N01));
1367     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1368   }
1369
1370   return SDValue();
1371 }
1372
1373 SDValue DAGCombiner::visitADD(SDNode *N) {
1374   SDValue N0 = N->getOperand(0);
1375   SDValue N1 = N->getOperand(1);
1376   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1377   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1378   EVT VT = N0.getValueType();
1379
1380   // fold vector ops
1381   if (VT.isVector()) {
1382     SDValue FoldedVOp = SimplifyVBinOp(N);
1383     if (FoldedVOp.getNode()) return FoldedVOp;
1384
1385     // fold (add x, 0) -> x, vector edition
1386     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1387       return N0;
1388     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1389       return N1;
1390   }
1391
1392   // fold (add x, undef) -> undef
1393   if (N0.getOpcode() == ISD::UNDEF)
1394     return N0;
1395   if (N1.getOpcode() == ISD::UNDEF)
1396     return N1;
1397   // fold (add c1, c2) -> c1+c2
1398   if (N0C && N1C)
1399     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1400   // canonicalize constant to RHS
1401   if (N0C && !N1C)
1402     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0);
1403   // fold (add x, 0) -> x
1404   if (N1C && N1C->isNullValue())
1405     return N0;
1406   // fold (add Sym, c) -> Sym+c
1407   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1408     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1409         GA->getOpcode() == ISD::GlobalAddress)
1410       return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1411                                   GA->getOffset() +
1412                                     (uint64_t)N1C->getSExtValue());
1413   // fold ((c1-A)+c2) -> (c1+c2)-A
1414   if (N1C && N0.getOpcode() == ISD::SUB)
1415     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1416       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1417                          DAG.getConstant(N1C->getAPIntValue()+
1418                                          N0C->getAPIntValue(), VT),
1419                          N0.getOperand(1));
1420   // reassociate add
1421   SDValue RADD = ReassociateOps(ISD::ADD, N->getDebugLoc(), N0, N1);
1422   if (RADD.getNode() != 0)
1423     return RADD;
1424   // fold ((0-A) + B) -> B-A
1425   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1426       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1427     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1, N0.getOperand(1));
1428   // fold (A + (0-B)) -> A-B
1429   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1430       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1431     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1.getOperand(1));
1432   // fold (A+(B-A)) -> B
1433   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1434     return N1.getOperand(0);
1435   // fold ((B-A)+A) -> B
1436   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1437     return N0.getOperand(0);
1438   // fold (A+(B-(A+C))) to (B-C)
1439   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1440       N0 == N1.getOperand(1).getOperand(0))
1441     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1442                        N1.getOperand(1).getOperand(1));
1443   // fold (A+(B-(C+A))) to (B-C)
1444   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1445       N0 == N1.getOperand(1).getOperand(1))
1446     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1447                        N1.getOperand(1).getOperand(0));
1448   // fold (A+((B-A)+or-C)) to (B+or-C)
1449   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1450       N1.getOperand(0).getOpcode() == ISD::SUB &&
1451       N0 == N1.getOperand(0).getOperand(1))
1452     return DAG.getNode(N1.getOpcode(), N->getDebugLoc(), VT,
1453                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1454
1455   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1456   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1457     SDValue N00 = N0.getOperand(0);
1458     SDValue N01 = N0.getOperand(1);
1459     SDValue N10 = N1.getOperand(0);
1460     SDValue N11 = N1.getOperand(1);
1461
1462     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1463       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1464                          DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT, N00, N10),
1465                          DAG.getNode(ISD::ADD, N1.getDebugLoc(), VT, N01, N11));
1466   }
1467
1468   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1469     return SDValue(N, 0);
1470
1471   // fold (a+b) -> (a|b) iff a and b share no bits.
1472   if (VT.isInteger() && !VT.isVector()) {
1473     APInt LHSZero, LHSOne;
1474     APInt RHSZero, RHSOne;
1475     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1476
1477     if (LHSZero.getBoolValue()) {
1478       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1479
1480       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1481       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1482       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1483         return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1);
1484     }
1485   }
1486
1487   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1488   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1489     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N0, N1, DAG);
1490     if (Result.getNode()) return Result;
1491   }
1492   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1493     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N1, N0, DAG);
1494     if (Result.getNode()) return Result;
1495   }
1496
1497   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1498   if (N1.getOpcode() == ISD::SHL &&
1499       N1.getOperand(0).getOpcode() == ISD::SUB)
1500     if (ConstantSDNode *C =
1501           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1502       if (C->getAPIntValue() == 0)
1503         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0,
1504                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1505                                        N1.getOperand(0).getOperand(1),
1506                                        N1.getOperand(1)));
1507   if (N0.getOpcode() == ISD::SHL &&
1508       N0.getOperand(0).getOpcode() == ISD::SUB)
1509     if (ConstantSDNode *C =
1510           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1511       if (C->getAPIntValue() == 0)
1512         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1,
1513                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1514                                        N0.getOperand(0).getOperand(1),
1515                                        N0.getOperand(1)));
1516
1517   if (N1.getOpcode() == ISD::AND) {
1518     SDValue AndOp0 = N1.getOperand(0);
1519     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1520     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1521     unsigned DestBits = VT.getScalarType().getSizeInBits();
1522
1523     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1524     // and similar xforms where the inner op is either ~0 or 0.
1525     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1526       DebugLoc DL = N->getDebugLoc();
1527       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1528     }
1529   }
1530
1531   // add (sext i1), X -> sub X, (zext i1)
1532   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1533       N0.getOperand(0).getValueType() == MVT::i1 &&
1534       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1535     DebugLoc DL = N->getDebugLoc();
1536     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1537     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1538   }
1539
1540   return SDValue();
1541 }
1542
1543 SDValue DAGCombiner::visitADDC(SDNode *N) {
1544   SDValue N0 = N->getOperand(0);
1545   SDValue N1 = N->getOperand(1);
1546   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1547   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1548   EVT VT = N0.getValueType();
1549
1550   // If the flag result is dead, turn this into an ADD.
1551   if (!N->hasAnyUseOfValue(1))
1552     return CombineTo(N, DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, N1),
1553                      DAG.getNode(ISD::CARRY_FALSE,
1554                                  N->getDebugLoc(), MVT::Glue));
1555
1556   // canonicalize constant to RHS.
1557   if (N0C && !N1C)
1558     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1559
1560   // fold (addc x, 0) -> x + no carry out
1561   if (N1C && N1C->isNullValue())
1562     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1563                                         N->getDebugLoc(), MVT::Glue));
1564
1565   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1566   APInt LHSZero, LHSOne;
1567   APInt RHSZero, RHSOne;
1568   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1569
1570   if (LHSZero.getBoolValue()) {
1571     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1572
1573     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1574     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1575     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1576       return CombineTo(N, DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1),
1577                        DAG.getNode(ISD::CARRY_FALSE,
1578                                    N->getDebugLoc(), MVT::Glue));
1579   }
1580
1581   return SDValue();
1582 }
1583
1584 SDValue DAGCombiner::visitADDE(SDNode *N) {
1585   SDValue N0 = N->getOperand(0);
1586   SDValue N1 = N->getOperand(1);
1587   SDValue CarryIn = N->getOperand(2);
1588   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1589   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1590
1591   // canonicalize constant to RHS
1592   if (N0C && !N1C)
1593     return DAG.getNode(ISD::ADDE, N->getDebugLoc(), N->getVTList(),
1594                        N1, N0, CarryIn);
1595
1596   // fold (adde x, y, false) -> (addc x, y)
1597   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1598     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N0, N1);
1599
1600   return SDValue();
1601 }
1602
1603 // Since it may not be valid to emit a fold to zero for vector initializers
1604 // check if we can before folding.
1605 static SDValue tryFoldToZero(DebugLoc DL, const TargetLowering &TLI, EVT VT,
1606                              SelectionDAG &DAG, bool LegalOperations) {
1607   if (!VT.isVector()) {
1608     return DAG.getConstant(0, VT);
1609   }
1610   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1611     // Produce a vector of zeros.
1612     SDValue El = DAG.getConstant(0, VT.getVectorElementType());
1613     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1614     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1615       &Ops[0], Ops.size());
1616   }
1617   return SDValue();
1618 }
1619
1620 SDValue DAGCombiner::visitSUB(SDNode *N) {
1621   SDValue N0 = N->getOperand(0);
1622   SDValue N1 = N->getOperand(1);
1623   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1624   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1625   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1626     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1627   EVT VT = N0.getValueType();
1628
1629   // fold vector ops
1630   if (VT.isVector()) {
1631     SDValue FoldedVOp = SimplifyVBinOp(N);
1632     if (FoldedVOp.getNode()) return FoldedVOp;
1633
1634     // fold (sub x, 0) -> x, vector edition
1635     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1636       return N0;
1637   }
1638
1639   // fold (sub x, x) -> 0
1640   // FIXME: Refactor this and xor and other similar operations together.
1641   if (N0 == N1)
1642     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
1643   // fold (sub c1, c2) -> c1-c2
1644   if (N0C && N1C)
1645     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1646   // fold (sub x, c) -> (add x, -c)
1647   if (N1C)
1648     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0,
1649                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1650   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1651   if (N0C && N0C->isAllOnesValue())
1652     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
1653   // fold A-(A-B) -> B
1654   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1655     return N1.getOperand(1);
1656   // fold (A+B)-A -> B
1657   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1658     return N0.getOperand(1);
1659   // fold (A+B)-B -> A
1660   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1661     return N0.getOperand(0);
1662   // fold C2-(A+C1) -> (C2-C1)-A
1663   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1664     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1665                                    VT);
1666     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, NewC,
1667                        N1.getOperand(0));
1668   }
1669   // fold ((A+(B+or-C))-B) -> A+or-C
1670   if (N0.getOpcode() == ISD::ADD &&
1671       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1672        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1673       N0.getOperand(1).getOperand(0) == N1)
1674     return DAG.getNode(N0.getOperand(1).getOpcode(), N->getDebugLoc(), VT,
1675                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1676   // fold ((A+(C+B))-B) -> A+C
1677   if (N0.getOpcode() == ISD::ADD &&
1678       N0.getOperand(1).getOpcode() == ISD::ADD &&
1679       N0.getOperand(1).getOperand(1) == N1)
1680     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1681                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1682   // fold ((A-(B-C))-C) -> A-B
1683   if (N0.getOpcode() == ISD::SUB &&
1684       N0.getOperand(1).getOpcode() == ISD::SUB &&
1685       N0.getOperand(1).getOperand(1) == N1)
1686     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1687                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1688
1689   // If either operand of a sub is undef, the result is undef
1690   if (N0.getOpcode() == ISD::UNDEF)
1691     return N0;
1692   if (N1.getOpcode() == ISD::UNDEF)
1693     return N1;
1694
1695   // If the relocation model supports it, consider symbol offsets.
1696   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1697     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1698       // fold (sub Sym, c) -> Sym-c
1699       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1700         return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1701                                     GA->getOffset() -
1702                                       (uint64_t)N1C->getSExtValue());
1703       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1704       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1705         if (GA->getGlobal() == GB->getGlobal())
1706           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1707                                  VT);
1708     }
1709
1710   return SDValue();
1711 }
1712
1713 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1714   SDValue N0 = N->getOperand(0);
1715   SDValue N1 = N->getOperand(1);
1716   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1717   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1718   EVT VT = N0.getValueType();
1719
1720   // If the flag result is dead, turn this into an SUB.
1721   if (!N->hasAnyUseOfValue(1))
1722     return CombineTo(N, DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1),
1723                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1724                                  MVT::Glue));
1725
1726   // fold (subc x, x) -> 0 + no borrow
1727   if (N0 == N1)
1728     return CombineTo(N, DAG.getConstant(0, VT),
1729                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1730                                  MVT::Glue));
1731
1732   // fold (subc x, 0) -> x + no borrow
1733   if (N1C && N1C->isNullValue())
1734     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1735                                         MVT::Glue));
1736
1737   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1738   if (N0C && N0C->isAllOnesValue())
1739     return CombineTo(N, DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0),
1740                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1741                                  MVT::Glue));
1742
1743   return SDValue();
1744 }
1745
1746 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1747   SDValue N0 = N->getOperand(0);
1748   SDValue N1 = N->getOperand(1);
1749   SDValue CarryIn = N->getOperand(2);
1750
1751   // fold (sube x, y, false) -> (subc x, y)
1752   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1753     return DAG.getNode(ISD::SUBC, N->getDebugLoc(), N->getVTList(), N0, N1);
1754
1755   return SDValue();
1756 }
1757
1758 SDValue DAGCombiner::visitMUL(SDNode *N) {
1759   SDValue N0 = N->getOperand(0);
1760   SDValue N1 = N->getOperand(1);
1761   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1762   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1763   EVT VT = N0.getValueType();
1764
1765   // fold vector ops
1766   if (VT.isVector()) {
1767     SDValue FoldedVOp = SimplifyVBinOp(N);
1768     if (FoldedVOp.getNode()) return FoldedVOp;
1769   }
1770
1771   // fold (mul x, undef) -> 0
1772   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1773     return DAG.getConstant(0, VT);
1774   // fold (mul c1, c2) -> c1*c2
1775   if (N0C && N1C)
1776     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0C, N1C);
1777   // canonicalize constant to RHS
1778   if (N0C && !N1C)
1779     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT, N1, N0);
1780   // fold (mul x, 0) -> 0
1781   if (N1C && N1C->isNullValue())
1782     return N1;
1783   // fold (mul x, -1) -> 0-x
1784   if (N1C && N1C->isAllOnesValue())
1785     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1786                        DAG.getConstant(0, VT), N0);
1787   // fold (mul x, (1 << c)) -> x << c
1788   if (N1C && N1C->getAPIntValue().isPowerOf2())
1789     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1790                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1791                                        getShiftAmountTy(N0.getValueType())));
1792   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1793   if (N1C && (-N1C->getAPIntValue()).isPowerOf2()) {
1794     unsigned Log2Val = (-N1C->getAPIntValue()).logBase2();
1795     // FIXME: If the input is something that is easily negated (e.g. a
1796     // single-use add), we should put the negate there.
1797     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1798                        DAG.getConstant(0, VT),
1799                        DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1800                             DAG.getConstant(Log2Val,
1801                                       getShiftAmountTy(N0.getValueType()))));
1802   }
1803   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1804   if (N1C && N0.getOpcode() == ISD::SHL &&
1805       isa<ConstantSDNode>(N0.getOperand(1))) {
1806     SDValue C3 = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1807                              N1, N0.getOperand(1));
1808     AddToWorkList(C3.getNode());
1809     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1810                        N0.getOperand(0), C3);
1811   }
1812
1813   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1814   // use.
1815   {
1816     SDValue Sh(0,0), Y(0,0);
1817     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1818     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
1819         N0.getNode()->hasOneUse()) {
1820       Sh = N0; Y = N1;
1821     } else if (N1.getOpcode() == ISD::SHL &&
1822                isa<ConstantSDNode>(N1.getOperand(1)) &&
1823                N1.getNode()->hasOneUse()) {
1824       Sh = N1; Y = N0;
1825     }
1826
1827     if (Sh.getNode()) {
1828       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1829                                 Sh.getOperand(0), Y);
1830       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1831                          Mul, Sh.getOperand(1));
1832     }
1833   }
1834
1835   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1836   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1837       isa<ConstantSDNode>(N0.getOperand(1)))
1838     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1839                        DAG.getNode(ISD::MUL, N0.getDebugLoc(), VT,
1840                                    N0.getOperand(0), N1),
1841                        DAG.getNode(ISD::MUL, N1.getDebugLoc(), VT,
1842                                    N0.getOperand(1), N1));
1843
1844   // reassociate mul
1845   SDValue RMUL = ReassociateOps(ISD::MUL, N->getDebugLoc(), N0, N1);
1846   if (RMUL.getNode() != 0)
1847     return RMUL;
1848
1849   return SDValue();
1850 }
1851
1852 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1853   SDValue N0 = N->getOperand(0);
1854   SDValue N1 = N->getOperand(1);
1855   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1856   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1857   EVT VT = N->getValueType(0);
1858
1859   // fold vector ops
1860   if (VT.isVector()) {
1861     SDValue FoldedVOp = SimplifyVBinOp(N);
1862     if (FoldedVOp.getNode()) return FoldedVOp;
1863   }
1864
1865   // fold (sdiv c1, c2) -> c1/c2
1866   if (N0C && N1C && !N1C->isNullValue())
1867     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1868   // fold (sdiv X, 1) -> X
1869   if (N1C && N1C->getAPIntValue() == 1LL)
1870     return N0;
1871   // fold (sdiv X, -1) -> 0-X
1872   if (N1C && N1C->isAllOnesValue())
1873     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1874                        DAG.getConstant(0, VT), N0);
1875   // If we know the sign bits of both operands are zero, strength reduce to a
1876   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1877   if (!VT.isVector()) {
1878     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1879       return DAG.getNode(ISD::UDIV, N->getDebugLoc(), N1.getValueType(),
1880                          N0, N1);
1881   }
1882   // fold (sdiv X, pow2) -> simple ops after legalize
1883   if (N1C && !N1C->isNullValue() &&
1884       (N1C->getAPIntValue().isPowerOf2() ||
1885        (-N1C->getAPIntValue()).isPowerOf2())) {
1886     // If dividing by powers of two is cheap, then don't perform the following
1887     // fold.
1888     if (TLI.isPow2DivCheap())
1889       return SDValue();
1890
1891     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1892
1893     // Splat the sign bit into the register
1894     SDValue SGN = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
1895                               DAG.getConstant(VT.getSizeInBits()-1,
1896                                        getShiftAmountTy(N0.getValueType())));
1897     AddToWorkList(SGN.getNode());
1898
1899     // Add (N0 < 0) ? abs2 - 1 : 0;
1900     SDValue SRL = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, SGN,
1901                               DAG.getConstant(VT.getSizeInBits() - lg2,
1902                                        getShiftAmountTy(SGN.getValueType())));
1903     SDValue ADD = DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, SRL);
1904     AddToWorkList(SRL.getNode());
1905     AddToWorkList(ADD.getNode());    // Divide by pow2
1906     SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, ADD,
1907                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1908
1909     // If we're dividing by a positive value, we're done.  Otherwise, we must
1910     // negate the result.
1911     if (N1C->getAPIntValue().isNonNegative())
1912       return SRA;
1913
1914     AddToWorkList(SRA.getNode());
1915     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1916                        DAG.getConstant(0, VT), SRA);
1917   }
1918
1919   // if integer divide is expensive and we satisfy the requirements, emit an
1920   // alternate sequence.
1921   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1922     SDValue Op = BuildSDIV(N);
1923     if (Op.getNode()) return Op;
1924   }
1925
1926   // undef / X -> 0
1927   if (N0.getOpcode() == ISD::UNDEF)
1928     return DAG.getConstant(0, VT);
1929   // X / undef -> undef
1930   if (N1.getOpcode() == ISD::UNDEF)
1931     return N1;
1932
1933   return SDValue();
1934 }
1935
1936 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1937   SDValue N0 = N->getOperand(0);
1938   SDValue N1 = N->getOperand(1);
1939   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1940   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1941   EVT VT = N->getValueType(0);
1942
1943   // fold vector ops
1944   if (VT.isVector()) {
1945     SDValue FoldedVOp = SimplifyVBinOp(N);
1946     if (FoldedVOp.getNode()) return FoldedVOp;
1947   }
1948
1949   // fold (udiv c1, c2) -> c1/c2
1950   if (N0C && N1C && !N1C->isNullValue())
1951     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
1952   // fold (udiv x, (1 << c)) -> x >>u c
1953   if (N1C && N1C->getAPIntValue().isPowerOf2())
1954     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
1955                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1956                                        getShiftAmountTy(N0.getValueType())));
1957   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1958   if (N1.getOpcode() == ISD::SHL) {
1959     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1960       if (SHC->getAPIntValue().isPowerOf2()) {
1961         EVT ADDVT = N1.getOperand(1).getValueType();
1962         SDValue Add = DAG.getNode(ISD::ADD, N->getDebugLoc(), ADDVT,
1963                                   N1.getOperand(1),
1964                                   DAG.getConstant(SHC->getAPIntValue()
1965                                                                   .logBase2(),
1966                                                   ADDVT));
1967         AddToWorkList(Add.getNode());
1968         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, Add);
1969       }
1970     }
1971   }
1972   // fold (udiv x, c) -> alternate
1973   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1974     SDValue Op = BuildUDIV(N);
1975     if (Op.getNode()) return Op;
1976   }
1977
1978   // undef / X -> 0
1979   if (N0.getOpcode() == ISD::UNDEF)
1980     return DAG.getConstant(0, VT);
1981   // X / undef -> undef
1982   if (N1.getOpcode() == ISD::UNDEF)
1983     return N1;
1984
1985   return SDValue();
1986 }
1987
1988 SDValue DAGCombiner::visitSREM(SDNode *N) {
1989   SDValue N0 = N->getOperand(0);
1990   SDValue N1 = N->getOperand(1);
1991   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1992   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1993   EVT VT = N->getValueType(0);
1994
1995   // fold (srem c1, c2) -> c1%c2
1996   if (N0C && N1C && !N1C->isNullValue())
1997     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
1998   // If we know the sign bits of both operands are zero, strength reduce to a
1999   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2000   if (!VT.isVector()) {
2001     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2002       return DAG.getNode(ISD::UREM, N->getDebugLoc(), VT, N0, N1);
2003   }
2004
2005   // If X/C can be simplified by the division-by-constant logic, lower
2006   // X%C to the equivalent of X-X/C*C.
2007   if (N1C && !N1C->isNullValue()) {
2008     SDValue Div = DAG.getNode(ISD::SDIV, N->getDebugLoc(), VT, N0, N1);
2009     AddToWorkList(Div.getNode());
2010     SDValue OptimizedDiv = combine(Div.getNode());
2011     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2012       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2013                                 OptimizedDiv, N1);
2014       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2015       AddToWorkList(Mul.getNode());
2016       return Sub;
2017     }
2018   }
2019
2020   // undef % X -> 0
2021   if (N0.getOpcode() == ISD::UNDEF)
2022     return DAG.getConstant(0, VT);
2023   // X % undef -> undef
2024   if (N1.getOpcode() == ISD::UNDEF)
2025     return N1;
2026
2027   return SDValue();
2028 }
2029
2030 SDValue DAGCombiner::visitUREM(SDNode *N) {
2031   SDValue N0 = N->getOperand(0);
2032   SDValue N1 = N->getOperand(1);
2033   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2034   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2035   EVT VT = N->getValueType(0);
2036
2037   // fold (urem c1, c2) -> c1%c2
2038   if (N0C && N1C && !N1C->isNullValue())
2039     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2040   // fold (urem x, pow2) -> (and x, pow2-1)
2041   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2042     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0,
2043                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2044   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2045   if (N1.getOpcode() == ISD::SHL) {
2046     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2047       if (SHC->getAPIntValue().isPowerOf2()) {
2048         SDValue Add =
2049           DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1,
2050                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2051                                  VT));
2052         AddToWorkList(Add.getNode());
2053         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, Add);
2054       }
2055     }
2056   }
2057
2058   // If X/C can be simplified by the division-by-constant logic, lower
2059   // X%C to the equivalent of X-X/C*C.
2060   if (N1C && !N1C->isNullValue()) {
2061     SDValue Div = DAG.getNode(ISD::UDIV, N->getDebugLoc(), VT, N0, N1);
2062     AddToWorkList(Div.getNode());
2063     SDValue OptimizedDiv = combine(Div.getNode());
2064     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2065       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2066                                 OptimizedDiv, N1);
2067       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2068       AddToWorkList(Mul.getNode());
2069       return Sub;
2070     }
2071   }
2072
2073   // undef % X -> 0
2074   if (N0.getOpcode() == ISD::UNDEF)
2075     return DAG.getConstant(0, VT);
2076   // X % undef -> undef
2077   if (N1.getOpcode() == ISD::UNDEF)
2078     return N1;
2079
2080   return SDValue();
2081 }
2082
2083 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2084   SDValue N0 = N->getOperand(0);
2085   SDValue N1 = N->getOperand(1);
2086   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2087   EVT VT = N->getValueType(0);
2088   DebugLoc DL = N->getDebugLoc();
2089
2090   // fold (mulhs x, 0) -> 0
2091   if (N1C && N1C->isNullValue())
2092     return N1;
2093   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2094   if (N1C && N1C->getAPIntValue() == 1)
2095     return DAG.getNode(ISD::SRA, N->getDebugLoc(), N0.getValueType(), N0,
2096                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2097                                        getShiftAmountTy(N0.getValueType())));
2098   // fold (mulhs x, undef) -> 0
2099   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2100     return DAG.getConstant(0, VT);
2101
2102   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2103   // plus a shift.
2104   if (VT.isSimple() && !VT.isVector()) {
2105     MVT Simple = VT.getSimpleVT();
2106     unsigned SimpleSize = Simple.getSizeInBits();
2107     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2108     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2109       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2110       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2111       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2112       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2113             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2114       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2115     }
2116   }
2117
2118   return SDValue();
2119 }
2120
2121 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2122   SDValue N0 = N->getOperand(0);
2123   SDValue N1 = N->getOperand(1);
2124   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2125   EVT VT = N->getValueType(0);
2126   DebugLoc DL = N->getDebugLoc();
2127
2128   // fold (mulhu x, 0) -> 0
2129   if (N1C && N1C->isNullValue())
2130     return N1;
2131   // fold (mulhu x, 1) -> 0
2132   if (N1C && N1C->getAPIntValue() == 1)
2133     return DAG.getConstant(0, N0.getValueType());
2134   // fold (mulhu x, undef) -> 0
2135   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2136     return DAG.getConstant(0, VT);
2137
2138   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2139   // plus a shift.
2140   if (VT.isSimple() && !VT.isVector()) {
2141     MVT Simple = VT.getSimpleVT();
2142     unsigned SimpleSize = Simple.getSizeInBits();
2143     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2144     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2145       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2146       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2147       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2148       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2149             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2150       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2151     }
2152   }
2153
2154   return SDValue();
2155 }
2156
2157 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2158 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2159 /// that are being performed. Return true if a simplification was made.
2160 ///
2161 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2162                                                 unsigned HiOp) {
2163   // If the high half is not needed, just compute the low half.
2164   bool HiExists = N->hasAnyUseOfValue(1);
2165   if (!HiExists &&
2166       (!LegalOperations ||
2167        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2168     SDValue Res = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2169                               N->op_begin(), N->getNumOperands());
2170     return CombineTo(N, Res, Res);
2171   }
2172
2173   // If the low half is not needed, just compute the high half.
2174   bool LoExists = N->hasAnyUseOfValue(0);
2175   if (!LoExists &&
2176       (!LegalOperations ||
2177        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2178     SDValue Res = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2179                               N->op_begin(), N->getNumOperands());
2180     return CombineTo(N, Res, Res);
2181   }
2182
2183   // If both halves are used, return as it is.
2184   if (LoExists && HiExists)
2185     return SDValue();
2186
2187   // If the two computed results can be simplified separately, separate them.
2188   if (LoExists) {
2189     SDValue Lo = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2190                              N->op_begin(), N->getNumOperands());
2191     AddToWorkList(Lo.getNode());
2192     SDValue LoOpt = combine(Lo.getNode());
2193     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2194         (!LegalOperations ||
2195          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2196       return CombineTo(N, LoOpt, LoOpt);
2197   }
2198
2199   if (HiExists) {
2200     SDValue Hi = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2201                              N->op_begin(), N->getNumOperands());
2202     AddToWorkList(Hi.getNode());
2203     SDValue HiOpt = combine(Hi.getNode());
2204     if (HiOpt.getNode() && HiOpt != Hi &&
2205         (!LegalOperations ||
2206          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2207       return CombineTo(N, HiOpt, HiOpt);
2208   }
2209
2210   return SDValue();
2211 }
2212
2213 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2214   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2215   if (Res.getNode()) return Res;
2216
2217   EVT VT = N->getValueType(0);
2218   DebugLoc DL = N->getDebugLoc();
2219
2220   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2221   // plus a shift.
2222   if (VT.isSimple() && !VT.isVector()) {
2223     MVT Simple = VT.getSimpleVT();
2224     unsigned SimpleSize = Simple.getSizeInBits();
2225     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2226     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2227       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2228       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2229       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2230       // Compute the high part as N1.
2231       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2232             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2233       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2234       // Compute the low part as N0.
2235       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2236       return CombineTo(N, Lo, Hi);
2237     }
2238   }
2239
2240   return SDValue();
2241 }
2242
2243 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2244   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2245   if (Res.getNode()) return Res;
2246
2247   EVT VT = N->getValueType(0);
2248   DebugLoc DL = N->getDebugLoc();
2249
2250   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2251   // plus a shift.
2252   if (VT.isSimple() && !VT.isVector()) {
2253     MVT Simple = VT.getSimpleVT();
2254     unsigned SimpleSize = Simple.getSizeInBits();
2255     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2256     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2257       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2258       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2259       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2260       // Compute the high part as N1.
2261       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2262             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2263       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2264       // Compute the low part as N0.
2265       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2266       return CombineTo(N, Lo, Hi);
2267     }
2268   }
2269
2270   return SDValue();
2271 }
2272
2273 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2274   // (smulo x, 2) -> (saddo x, x)
2275   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2276     if (C2->getAPIntValue() == 2)
2277       return DAG.getNode(ISD::SADDO, N->getDebugLoc(), N->getVTList(),
2278                          N->getOperand(0), N->getOperand(0));
2279
2280   return SDValue();
2281 }
2282
2283 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2284   // (umulo x, 2) -> (uaddo x, x)
2285   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2286     if (C2->getAPIntValue() == 2)
2287       return DAG.getNode(ISD::UADDO, N->getDebugLoc(), N->getVTList(),
2288                          N->getOperand(0), N->getOperand(0));
2289
2290   return SDValue();
2291 }
2292
2293 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2294   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2295   if (Res.getNode()) return Res;
2296
2297   return SDValue();
2298 }
2299
2300 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2301   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2302   if (Res.getNode()) return Res;
2303
2304   return SDValue();
2305 }
2306
2307 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2308 /// two operands of the same opcode, try to simplify it.
2309 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2310   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2311   EVT VT = N0.getValueType();
2312   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2313
2314   // Bail early if none of these transforms apply.
2315   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2316
2317   // For each of OP in AND/OR/XOR:
2318   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2319   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2320   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2321   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2322   //
2323   // do not sink logical op inside of a vector extend, since it may combine
2324   // into a vsetcc.
2325   EVT Op0VT = N0.getOperand(0).getValueType();
2326   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2327        N0.getOpcode() == ISD::SIGN_EXTEND ||
2328        // Avoid infinite looping with PromoteIntBinOp.
2329        (N0.getOpcode() == ISD::ANY_EXTEND &&
2330         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2331        (N0.getOpcode() == ISD::TRUNCATE &&
2332         (!TLI.isZExtFree(VT, Op0VT) ||
2333          !TLI.isTruncateFree(Op0VT, VT)) &&
2334         TLI.isTypeLegal(Op0VT))) &&
2335       !VT.isVector() &&
2336       Op0VT == N1.getOperand(0).getValueType() &&
2337       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2338     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2339                                  N0.getOperand(0).getValueType(),
2340                                  N0.getOperand(0), N1.getOperand(0));
2341     AddToWorkList(ORNode.getNode());
2342     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, ORNode);
2343   }
2344
2345   // For each of OP in SHL/SRL/SRA/AND...
2346   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2347   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2348   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2349   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2350        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2351       N0.getOperand(1) == N1.getOperand(1)) {
2352     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2353                                  N0.getOperand(0).getValueType(),
2354                                  N0.getOperand(0), N1.getOperand(0));
2355     AddToWorkList(ORNode.getNode());
2356     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
2357                        ORNode, N0.getOperand(1));
2358   }
2359
2360   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2361   // Only perform this optimization after type legalization and before
2362   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2363   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2364   // we don't want to undo this promotion.
2365   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2366   // on scalars.
2367   if ((N0.getOpcode() == ISD::BITCAST ||
2368        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2369       Level == AfterLegalizeTypes) {
2370     SDValue In0 = N0.getOperand(0);
2371     SDValue In1 = N1.getOperand(0);
2372     EVT In0Ty = In0.getValueType();
2373     EVT In1Ty = In1.getValueType();
2374     DebugLoc DL = N->getDebugLoc();
2375     // If both incoming values are integers, and the original types are the
2376     // same.
2377     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2378       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2379       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2380       AddToWorkList(Op.getNode());
2381       return BC;
2382     }
2383   }
2384
2385   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2386   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2387   // If both shuffles use the same mask, and both shuffle within a single
2388   // vector, then it is worthwhile to move the swizzle after the operation.
2389   // The type-legalizer generates this pattern when loading illegal
2390   // vector types from memory. In many cases this allows additional shuffle
2391   // optimizations.
2392   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2393       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2394       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2395     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2396     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2397
2398     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2399            "Inputs to shuffles are not the same type");
2400
2401     unsigned NumElts = VT.getVectorNumElements();
2402
2403     // Check that both shuffles use the same mask. The masks are known to be of
2404     // the same length because the result vector type is the same.
2405     bool SameMask = true;
2406     for (unsigned i = 0; i != NumElts; ++i) {
2407       int Idx0 = SVN0->getMaskElt(i);
2408       int Idx1 = SVN1->getMaskElt(i);
2409       if (Idx0 != Idx1) {
2410         SameMask = false;
2411         break;
2412       }
2413     }
2414
2415     if (SameMask) {
2416       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), VT,
2417                                N0.getOperand(0), N1.getOperand(0));
2418       AddToWorkList(Op.getNode());
2419       return DAG.getVectorShuffle(VT, N->getDebugLoc(), Op,
2420                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2421     }
2422   }
2423
2424   return SDValue();
2425 }
2426
2427 SDValue DAGCombiner::visitAND(SDNode *N) {
2428   SDValue N0 = N->getOperand(0);
2429   SDValue N1 = N->getOperand(1);
2430   SDValue LL, LR, RL, RR, CC0, CC1;
2431   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2432   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2433   EVT VT = N1.getValueType();
2434   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2435
2436   // fold vector ops
2437   if (VT.isVector()) {
2438     SDValue FoldedVOp = SimplifyVBinOp(N);
2439     if (FoldedVOp.getNode()) return FoldedVOp;
2440
2441     // fold (and x, 0) -> 0, vector edition
2442     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2443       return N0;
2444     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2445       return N1;
2446
2447     // fold (and x, -1) -> x, vector edition
2448     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2449       return N1;
2450     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2451       return N0;
2452   }
2453
2454   // fold (and x, undef) -> 0
2455   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2456     return DAG.getConstant(0, VT);
2457   // fold (and c1, c2) -> c1&c2
2458   if (N0C && N1C)
2459     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2460   // canonicalize constant to RHS
2461   if (N0C && !N1C)
2462     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N1, N0);
2463   // fold (and x, -1) -> x
2464   if (N1C && N1C->isAllOnesValue())
2465     return N0;
2466   // if (and x, c) is known to be zero, return 0
2467   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2468                                    APInt::getAllOnesValue(BitWidth)))
2469     return DAG.getConstant(0, VT);
2470   // reassociate and
2471   SDValue RAND = ReassociateOps(ISD::AND, N->getDebugLoc(), N0, N1);
2472   if (RAND.getNode() != 0)
2473     return RAND;
2474   // fold (and (or x, C), D) -> D if (C & D) == D
2475   if (N1C && N0.getOpcode() == ISD::OR)
2476     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2477       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2478         return N1;
2479   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2480   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2481     SDValue N0Op0 = N0.getOperand(0);
2482     APInt Mask = ~N1C->getAPIntValue();
2483     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2484     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2485       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(),
2486                                  N0.getValueType(), N0Op0);
2487
2488       // Replace uses of the AND with uses of the Zero extend node.
2489       CombineTo(N, Zext);
2490
2491       // We actually want to replace all uses of the any_extend with the
2492       // zero_extend, to avoid duplicating things.  This will later cause this
2493       // AND to be folded.
2494       CombineTo(N0.getNode(), Zext);
2495       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2496     }
2497   }
2498   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2499   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2500   // already be zero by virtue of the width of the base type of the load.
2501   //
2502   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2503   // more cases.
2504   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2505        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2506       N0.getOpcode() == ISD::LOAD) {
2507     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2508                                          N0 : N0.getOperand(0) );
2509
2510     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2511     // This can be a pure constant or a vector splat, in which case we treat the
2512     // vector as a scalar and use the splat value.
2513     APInt Constant = APInt::getNullValue(1);
2514     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2515       Constant = C->getAPIntValue();
2516     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2517       APInt SplatValue, SplatUndef;
2518       unsigned SplatBitSize;
2519       bool HasAnyUndefs;
2520       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2521                                              SplatBitSize, HasAnyUndefs);
2522       if (IsSplat) {
2523         // Undef bits can contribute to a possible optimisation if set, so
2524         // set them.
2525         SplatValue |= SplatUndef;
2526
2527         // The splat value may be something like "0x00FFFFFF", which means 0 for
2528         // the first vector value and FF for the rest, repeating. We need a mask
2529         // that will apply equally to all members of the vector, so AND all the
2530         // lanes of the constant together.
2531         EVT VT = Vector->getValueType(0);
2532         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2533
2534         // If the splat value has been compressed to a bitlength lower
2535         // than the size of the vector lane, we need to re-expand it to
2536         // the lane size.
2537         if (BitWidth > SplatBitSize)
2538           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2539                SplatBitSize < BitWidth;
2540                SplatBitSize = SplatBitSize * 2)
2541             SplatValue |= SplatValue.shl(SplatBitSize);
2542
2543         Constant = APInt::getAllOnesValue(BitWidth);
2544         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2545           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2546       }
2547     }
2548
2549     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2550     // actually legal and isn't going to get expanded, else this is a false
2551     // optimisation.
2552     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2553                                                     Load->getMemoryVT());
2554
2555     // Resize the constant to the same size as the original memory access before
2556     // extension. If it is still the AllOnesValue then this AND is completely
2557     // unneeded.
2558     Constant =
2559       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2560
2561     bool B;
2562     switch (Load->getExtensionType()) {
2563     default: B = false; break;
2564     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2565     case ISD::ZEXTLOAD:
2566     case ISD::NON_EXTLOAD: B = true; break;
2567     }
2568
2569     if (B && Constant.isAllOnesValue()) {
2570       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2571       // preserve semantics once we get rid of the AND.
2572       SDValue NewLoad(Load, 0);
2573       if (Load->getExtensionType() == ISD::EXTLOAD) {
2574         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2575                               Load->getValueType(0), Load->getDebugLoc(),
2576                               Load->getChain(), Load->getBasePtr(),
2577                               Load->getOffset(), Load->getMemoryVT(),
2578                               Load->getMemOperand());
2579         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2580         if (Load->getNumValues() == 3) {
2581           // PRE/POST_INC loads have 3 values.
2582           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2583                            NewLoad.getValue(2) };
2584           CombineTo(Load, To, 3, true);
2585         } else {
2586           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2587         }
2588       }
2589
2590       // Fold the AND away, taking care not to fold to the old load node if we
2591       // replaced it.
2592       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2593
2594       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2595     }
2596   }
2597   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2598   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2599     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2600     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2601
2602     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2603         LL.getValueType().isInteger()) {
2604       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2605       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2606         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2607                                      LR.getValueType(), LL, RL);
2608         AddToWorkList(ORNode.getNode());
2609         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2610       }
2611       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2612       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2613         SDValue ANDNode = DAG.getNode(ISD::AND, N0.getDebugLoc(),
2614                                       LR.getValueType(), LL, RL);
2615         AddToWorkList(ANDNode.getNode());
2616         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2617       }
2618       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2619       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2620         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2621                                      LR.getValueType(), LL, RL);
2622         AddToWorkList(ORNode.getNode());
2623         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2624       }
2625     }
2626     // canonicalize equivalent to ll == rl
2627     if (LL == RR && LR == RL) {
2628       Op1 = ISD::getSetCCSwappedOperands(Op1);
2629       std::swap(RL, RR);
2630     }
2631     if (LL == RL && LR == RR) {
2632       bool isInteger = LL.getValueType().isInteger();
2633       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2634       if (Result != ISD::SETCC_INVALID &&
2635           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
2636         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2637                             LL, LR, Result);
2638     }
2639   }
2640
2641   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2642   if (N0.getOpcode() == N1.getOpcode()) {
2643     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2644     if (Tmp.getNode()) return Tmp;
2645   }
2646
2647   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2648   // fold (and (sra)) -> (and (srl)) when possible.
2649   if (!VT.isVector() &&
2650       SimplifyDemandedBits(SDValue(N, 0)))
2651     return SDValue(N, 0);
2652
2653   // fold (zext_inreg (extload x)) -> (zextload x)
2654   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2655     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2656     EVT MemVT = LN0->getMemoryVT();
2657     // If we zero all the possible extended bits, then we can turn this into
2658     // a zextload if we are running before legalize or the operation is legal.
2659     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2660     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2661                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2662         ((!LegalOperations && !LN0->isVolatile()) ||
2663          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2664       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2665                                        LN0->getChain(), LN0->getBasePtr(),
2666                                        LN0->getPointerInfo(), MemVT,
2667                                        LN0->isVolatile(), LN0->isNonTemporal(),
2668                                        LN0->getAlignment());
2669       AddToWorkList(N);
2670       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2671       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2672     }
2673   }
2674   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2675   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2676       N0.hasOneUse()) {
2677     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2678     EVT MemVT = LN0->getMemoryVT();
2679     // If we zero all the possible extended bits, then we can turn this into
2680     // a zextload if we are running before legalize or the operation is legal.
2681     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2682     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2683                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2684         ((!LegalOperations && !LN0->isVolatile()) ||
2685          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2686       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2687                                        LN0->getChain(),
2688                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2689                                        MemVT,
2690                                        LN0->isVolatile(), LN0->isNonTemporal(),
2691                                        LN0->getAlignment());
2692       AddToWorkList(N);
2693       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2694       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2695     }
2696   }
2697
2698   // fold (and (load x), 255) -> (zextload x, i8)
2699   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2700   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2701   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2702               (N0.getOpcode() == ISD::ANY_EXTEND &&
2703                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2704     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2705     LoadSDNode *LN0 = HasAnyExt
2706       ? cast<LoadSDNode>(N0.getOperand(0))
2707       : cast<LoadSDNode>(N0);
2708     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2709         LN0->isUnindexed() && N0.hasOneUse() && LN0->hasOneUse()) {
2710       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2711       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2712         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2713         EVT LoadedVT = LN0->getMemoryVT();
2714
2715         if (ExtVT == LoadedVT &&
2716             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2717           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2718
2719           SDValue NewLoad =
2720             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2721                            LN0->getChain(), LN0->getBasePtr(),
2722                            LN0->getPointerInfo(),
2723                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2724                            LN0->getAlignment());
2725           AddToWorkList(N);
2726           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2727           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2728         }
2729
2730         // Do not change the width of a volatile load.
2731         // Do not generate loads of non-round integer types since these can
2732         // be expensive (and would be wrong if the type is not byte sized).
2733         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2734             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2735           EVT PtrType = LN0->getOperand(1).getValueType();
2736
2737           unsigned Alignment = LN0->getAlignment();
2738           SDValue NewPtr = LN0->getBasePtr();
2739
2740           // For big endian targets, we need to add an offset to the pointer
2741           // to load the correct bytes.  For little endian systems, we merely
2742           // need to read fewer bytes from the same pointer.
2743           if (TLI.isBigEndian()) {
2744             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2745             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2746             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2747             NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(), PtrType,
2748                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2749             Alignment = MinAlign(Alignment, PtrOff);
2750           }
2751
2752           AddToWorkList(NewPtr.getNode());
2753
2754           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2755           SDValue Load =
2756             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2757                            LN0->getChain(), NewPtr,
2758                            LN0->getPointerInfo(),
2759                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2760                            Alignment);
2761           AddToWorkList(N);
2762           CombineTo(LN0, Load, Load.getValue(1));
2763           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2764         }
2765       }
2766     }
2767   }
2768
2769   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2770       VT.getSizeInBits() <= 64) {
2771     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2772       APInt ADDC = ADDI->getAPIntValue();
2773       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2774         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2775         // immediate for an add, but it is legal if its top c2 bits are set,
2776         // transform the ADD so the immediate doesn't need to be materialized
2777         // in a register.
2778         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2779           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2780                                              SRLI->getZExtValue());
2781           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2782             ADDC |= Mask;
2783             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2784               SDValue NewAdd =
2785                 DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
2786                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2787               CombineTo(N0.getNode(), NewAdd);
2788               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2789             }
2790           }
2791         }
2792       }
2793     }
2794   }
2795
2796   return SDValue();
2797 }
2798
2799 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2800 ///
2801 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2802                                         bool DemandHighBits) {
2803   if (!LegalOperations)
2804     return SDValue();
2805
2806   EVT VT = N->getValueType(0);
2807   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2808     return SDValue();
2809   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2810     return SDValue();
2811
2812   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2813   bool LookPassAnd0 = false;
2814   bool LookPassAnd1 = false;
2815   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2816       std::swap(N0, N1);
2817   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2818       std::swap(N0, N1);
2819   if (N0.getOpcode() == ISD::AND) {
2820     if (!N0.getNode()->hasOneUse())
2821       return SDValue();
2822     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2823     if (!N01C || N01C->getZExtValue() != 0xFF00)
2824       return SDValue();
2825     N0 = N0.getOperand(0);
2826     LookPassAnd0 = true;
2827   }
2828
2829   if (N1.getOpcode() == ISD::AND) {
2830     if (!N1.getNode()->hasOneUse())
2831       return SDValue();
2832     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2833     if (!N11C || N11C->getZExtValue() != 0xFF)
2834       return SDValue();
2835     N1 = N1.getOperand(0);
2836     LookPassAnd1 = true;
2837   }
2838
2839   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2840     std::swap(N0, N1);
2841   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2842     return SDValue();
2843   if (!N0.getNode()->hasOneUse() ||
2844       !N1.getNode()->hasOneUse())
2845     return SDValue();
2846
2847   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2848   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2849   if (!N01C || !N11C)
2850     return SDValue();
2851   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2852     return SDValue();
2853
2854   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2855   SDValue N00 = N0->getOperand(0);
2856   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2857     if (!N00.getNode()->hasOneUse())
2858       return SDValue();
2859     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2860     if (!N001C || N001C->getZExtValue() != 0xFF)
2861       return SDValue();
2862     N00 = N00.getOperand(0);
2863     LookPassAnd0 = true;
2864   }
2865
2866   SDValue N10 = N1->getOperand(0);
2867   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2868     if (!N10.getNode()->hasOneUse())
2869       return SDValue();
2870     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2871     if (!N101C || N101C->getZExtValue() != 0xFF00)
2872       return SDValue();
2873     N10 = N10.getOperand(0);
2874     LookPassAnd1 = true;
2875   }
2876
2877   if (N00 != N10)
2878     return SDValue();
2879
2880   // Make sure everything beyond the low halfword is zero since the SRL 16
2881   // will clear the top bits.
2882   unsigned OpSizeInBits = VT.getSizeInBits();
2883   if (DemandHighBits && OpSizeInBits > 16 &&
2884       (!LookPassAnd0 || !LookPassAnd1) &&
2885       !DAG.MaskedValueIsZero(N10, APInt::getHighBitsSet(OpSizeInBits, 16)))
2886     return SDValue();
2887
2888   SDValue Res = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT, N00);
2889   if (OpSizeInBits > 16)
2890     Res = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, Res,
2891                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2892   return Res;
2893 }
2894
2895 /// isBSwapHWordElement - Return true if the specified node is an element
2896 /// that makes up a 32-bit packed halfword byteswap. i.e.
2897 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2898 static bool isBSwapHWordElement(SDValue N, SmallVector<SDNode*,4> &Parts) {
2899   if (!N.getNode()->hasOneUse())
2900     return false;
2901
2902   unsigned Opc = N.getOpcode();
2903   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
2904     return false;
2905
2906   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2907   if (!N1C)
2908     return false;
2909
2910   unsigned Num;
2911   switch (N1C->getZExtValue()) {
2912   default:
2913     return false;
2914   case 0xFF:       Num = 0; break;
2915   case 0xFF00:     Num = 1; break;
2916   case 0xFF0000:   Num = 2; break;
2917   case 0xFF000000: Num = 3; break;
2918   }
2919
2920   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
2921   SDValue N0 = N.getOperand(0);
2922   if (Opc == ISD::AND) {
2923     if (Num == 0 || Num == 2) {
2924       // (x >> 8) & 0xff
2925       // (x >> 8) & 0xff0000
2926       if (N0.getOpcode() != ISD::SRL)
2927         return false;
2928       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2929       if (!C || C->getZExtValue() != 8)
2930         return false;
2931     } else {
2932       // (x << 8) & 0xff00
2933       // (x << 8) & 0xff000000
2934       if (N0.getOpcode() != ISD::SHL)
2935         return false;
2936       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2937       if (!C || C->getZExtValue() != 8)
2938         return false;
2939     }
2940   } else if (Opc == ISD::SHL) {
2941     // (x & 0xff) << 8
2942     // (x & 0xff0000) << 8
2943     if (Num != 0 && Num != 2)
2944       return false;
2945     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2946     if (!C || C->getZExtValue() != 8)
2947       return false;
2948   } else { // Opc == ISD::SRL
2949     // (x & 0xff00) >> 8
2950     // (x & 0xff000000) >> 8
2951     if (Num != 1 && Num != 3)
2952       return false;
2953     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2954     if (!C || C->getZExtValue() != 8)
2955       return false;
2956   }
2957
2958   if (Parts[Num])
2959     return false;
2960
2961   Parts[Num] = N0.getOperand(0).getNode();
2962   return true;
2963 }
2964
2965 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
2966 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2967 /// => (rotl (bswap x), 16)
2968 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
2969   if (!LegalOperations)
2970     return SDValue();
2971
2972   EVT VT = N->getValueType(0);
2973   if (VT != MVT::i32)
2974     return SDValue();
2975   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2976     return SDValue();
2977
2978   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
2979   // Look for either
2980   // (or (or (and), (and)), (or (and), (and)))
2981   // (or (or (or (and), (and)), (and)), (and))
2982   if (N0.getOpcode() != ISD::OR)
2983     return SDValue();
2984   SDValue N00 = N0.getOperand(0);
2985   SDValue N01 = N0.getOperand(1);
2986
2987   if (N1.getOpcode() == ISD::OR) {
2988     // (or (or (and), (and)), (or (and), (and)))
2989     SDValue N000 = N00.getOperand(0);
2990     if (!isBSwapHWordElement(N000, Parts))
2991       return SDValue();
2992
2993     SDValue N001 = N00.getOperand(1);
2994     if (!isBSwapHWordElement(N001, Parts))
2995       return SDValue();
2996     SDValue N010 = N01.getOperand(0);
2997     if (!isBSwapHWordElement(N010, Parts))
2998       return SDValue();
2999     SDValue N011 = N01.getOperand(1);
3000     if (!isBSwapHWordElement(N011, Parts))
3001       return SDValue();
3002   } else {
3003     // (or (or (or (and), (and)), (and)), (and))
3004     if (!isBSwapHWordElement(N1, Parts))
3005       return SDValue();
3006     if (!isBSwapHWordElement(N01, Parts))
3007       return SDValue();
3008     if (N00.getOpcode() != ISD::OR)
3009       return SDValue();
3010     SDValue N000 = N00.getOperand(0);
3011     if (!isBSwapHWordElement(N000, Parts))
3012       return SDValue();
3013     SDValue N001 = N00.getOperand(1);
3014     if (!isBSwapHWordElement(N001, Parts))
3015       return SDValue();
3016   }
3017
3018   // Make sure the parts are all coming from the same node.
3019   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3020     return SDValue();
3021
3022   SDValue BSwap = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT,
3023                               SDValue(Parts[0],0));
3024
3025   // Result of the bswap should be rotated by 16. If it's not legal, than
3026   // do  (x << 16) | (x >> 16).
3027   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3028   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3029     return DAG.getNode(ISD::ROTL, N->getDebugLoc(), VT, BSwap, ShAmt);
3030   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3031     return DAG.getNode(ISD::ROTR, N->getDebugLoc(), VT, BSwap, ShAmt);
3032   return DAG.getNode(ISD::OR, N->getDebugLoc(), VT,
3033                      DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, BSwap, ShAmt),
3034                      DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, BSwap, ShAmt));
3035 }
3036
3037 SDValue DAGCombiner::visitOR(SDNode *N) {
3038   SDValue N0 = N->getOperand(0);
3039   SDValue N1 = N->getOperand(1);
3040   SDValue LL, LR, RL, RR, CC0, CC1;
3041   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3042   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3043   EVT VT = N1.getValueType();
3044
3045   // fold vector ops
3046   if (VT.isVector()) {
3047     SDValue FoldedVOp = SimplifyVBinOp(N);
3048     if (FoldedVOp.getNode()) return FoldedVOp;
3049
3050     // fold (or x, 0) -> x, vector edition
3051     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3052       return N1;
3053     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3054       return N0;
3055
3056     // fold (or x, -1) -> -1, vector edition
3057     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3058       return N0;
3059     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3060       return N1;
3061   }
3062
3063   // fold (or x, undef) -> -1
3064   if (!LegalOperations &&
3065       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3066     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3067     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3068   }
3069   // fold (or c1, c2) -> c1|c2
3070   if (N0C && N1C)
3071     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3072   // canonicalize constant to RHS
3073   if (N0C && !N1C)
3074     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N1, N0);
3075   // fold (or x, 0) -> x
3076   if (N1C && N1C->isNullValue())
3077     return N0;
3078   // fold (or x, -1) -> -1
3079   if (N1C && N1C->isAllOnesValue())
3080     return N1;
3081   // fold (or x, c) -> c iff (x & ~c) == 0
3082   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3083     return N1;
3084
3085   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3086   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3087   if (BSwap.getNode() != 0)
3088     return BSwap;
3089   BSwap = MatchBSwapHWordLow(N, N0, N1);
3090   if (BSwap.getNode() != 0)
3091     return BSwap;
3092
3093   // reassociate or
3094   SDValue ROR = ReassociateOps(ISD::OR, N->getDebugLoc(), N0, N1);
3095   if (ROR.getNode() != 0)
3096     return ROR;
3097   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3098   // iff (c1 & c2) == 0.
3099   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3100              isa<ConstantSDNode>(N0.getOperand(1))) {
3101     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3102     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3103       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3104                          DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3105                                      N0.getOperand(0), N1),
3106                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3107   }
3108   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3109   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3110     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3111     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3112
3113     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3114         LL.getValueType().isInteger()) {
3115       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3116       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3117       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3118           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3119         SDValue ORNode = DAG.getNode(ISD::OR, LR.getDebugLoc(),
3120                                      LR.getValueType(), LL, RL);
3121         AddToWorkList(ORNode.getNode());
3122         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
3123       }
3124       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3125       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3126       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3127           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3128         SDValue ANDNode = DAG.getNode(ISD::AND, LR.getDebugLoc(),
3129                                       LR.getValueType(), LL, RL);
3130         AddToWorkList(ANDNode.getNode());
3131         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
3132       }
3133     }
3134     // canonicalize equivalent to ll == rl
3135     if (LL == RR && LR == RL) {
3136       Op1 = ISD::getSetCCSwappedOperands(Op1);
3137       std::swap(RL, RR);
3138     }
3139     if (LL == RL && LR == RR) {
3140       bool isInteger = LL.getValueType().isInteger();
3141       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3142       if (Result != ISD::SETCC_INVALID &&
3143           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
3144         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
3145                             LL, LR, Result);
3146     }
3147   }
3148
3149   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3150   if (N0.getOpcode() == N1.getOpcode()) {
3151     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3152     if (Tmp.getNode()) return Tmp;
3153   }
3154
3155   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3156   if (N0.getOpcode() == ISD::AND &&
3157       N1.getOpcode() == ISD::AND &&
3158       N0.getOperand(1).getOpcode() == ISD::Constant &&
3159       N1.getOperand(1).getOpcode() == ISD::Constant &&
3160       // Don't increase # computations.
3161       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3162     // We can only do this xform if we know that bits from X that are set in C2
3163     // but not in C1 are already zero.  Likewise for Y.
3164     const APInt &LHSMask =
3165       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3166     const APInt &RHSMask =
3167       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3168
3169     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3170         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3171       SDValue X = DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3172                               N0.getOperand(0), N1.getOperand(0));
3173       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, X,
3174                          DAG.getConstant(LHSMask | RHSMask, VT));
3175     }
3176   }
3177
3178   // See if this is some rotate idiom.
3179   if (SDNode *Rot = MatchRotate(N0, N1, N->getDebugLoc()))
3180     return SDValue(Rot, 0);
3181
3182   // Simplify the operands using demanded-bits information.
3183   if (!VT.isVector() &&
3184       SimplifyDemandedBits(SDValue(N, 0)))
3185     return SDValue(N, 0);
3186
3187   return SDValue();
3188 }
3189
3190 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3191 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3192   if (Op.getOpcode() == ISD::AND) {
3193     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3194       Mask = Op.getOperand(1);
3195       Op = Op.getOperand(0);
3196     } else {
3197       return false;
3198     }
3199   }
3200
3201   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3202     Shift = Op;
3203     return true;
3204   }
3205
3206   return false;
3207 }
3208
3209 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3210 // idioms for rotate, and if the target supports rotation instructions, generate
3211 // a rot[lr].
3212 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL) {
3213   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3214   EVT VT = LHS.getValueType();
3215   if (!TLI.isTypeLegal(VT)) return 0;
3216
3217   // The target must have at least one rotate flavor.
3218   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3219   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3220   if (!HasROTL && !HasROTR) return 0;
3221
3222   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3223   SDValue LHSShift;   // The shift.
3224   SDValue LHSMask;    // AND value if any.
3225   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3226     return 0; // Not part of a rotate.
3227
3228   SDValue RHSShift;   // The shift.
3229   SDValue RHSMask;    // AND value if any.
3230   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3231     return 0; // Not part of a rotate.
3232
3233   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3234     return 0;   // Not shifting the same value.
3235
3236   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3237     return 0;   // Shifts must disagree.
3238
3239   // Canonicalize shl to left side in a shl/srl pair.
3240   if (RHSShift.getOpcode() == ISD::SHL) {
3241     std::swap(LHS, RHS);
3242     std::swap(LHSShift, RHSShift);
3243     std::swap(LHSMask , RHSMask );
3244   }
3245
3246   unsigned OpSizeInBits = VT.getSizeInBits();
3247   SDValue LHSShiftArg = LHSShift.getOperand(0);
3248   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3249   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3250
3251   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3252   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3253   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3254       RHSShiftAmt.getOpcode() == ISD::Constant) {
3255     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3256     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3257     if ((LShVal + RShVal) != OpSizeInBits)
3258       return 0;
3259
3260     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3261                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3262
3263     // If there is an AND of either shifted operand, apply it to the result.
3264     if (LHSMask.getNode() || RHSMask.getNode()) {
3265       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3266
3267       if (LHSMask.getNode()) {
3268         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3269         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3270       }
3271       if (RHSMask.getNode()) {
3272         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3273         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3274       }
3275
3276       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3277     }
3278
3279     return Rot.getNode();
3280   }
3281
3282   // If there is a mask here, and we have a variable shift, we can't be sure
3283   // that we're masking out the right stuff.
3284   if (LHSMask.getNode() || RHSMask.getNode())
3285     return 0;
3286
3287   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
3288   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
3289   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
3290       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
3291     if (ConstantSDNode *SUBC =
3292           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
3293       if (SUBC->getAPIntValue() == OpSizeInBits) {
3294         return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT, LHSShiftArg,
3295                            HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3296       }
3297     }
3298   }
3299
3300   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
3301   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
3302   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
3303       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
3304     if (ConstantSDNode *SUBC =
3305           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
3306       if (SUBC->getAPIntValue() == OpSizeInBits) {
3307         return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT, LHSShiftArg,
3308                            HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3309       }
3310     }
3311   }
3312
3313   // Look for sign/zext/any-extended or truncate cases:
3314   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3315        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3316        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3317        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3318       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3319        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3320        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3321        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3322     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
3323     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
3324     if (RExtOp0.getOpcode() == ISD::SUB &&
3325         RExtOp0.getOperand(1) == LExtOp0) {
3326       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3327       //   (rotl x, y)
3328       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3329       //   (rotr x, (sub 32, y))
3330       if (ConstantSDNode *SUBC =
3331             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3332         if (SUBC->getAPIntValue() == OpSizeInBits) {
3333           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3334                              LHSShiftArg,
3335                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3336         }
3337       }
3338     } else if (LExtOp0.getOpcode() == ISD::SUB &&
3339                RExtOp0 == LExtOp0.getOperand(1)) {
3340       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3341       //   (rotr x, y)
3342       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3343       //   (rotl x, (sub 32, y))
3344       if (ConstantSDNode *SUBC =
3345             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3346         if (SUBC->getAPIntValue() == OpSizeInBits) {
3347           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
3348                              LHSShiftArg,
3349                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3350         }
3351       }
3352     }
3353   }
3354
3355   return 0;
3356 }
3357
3358 SDValue DAGCombiner::visitXOR(SDNode *N) {
3359   SDValue N0 = N->getOperand(0);
3360   SDValue N1 = N->getOperand(1);
3361   SDValue LHS, RHS, CC;
3362   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3363   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3364   EVT VT = N0.getValueType();
3365
3366   // fold vector ops
3367   if (VT.isVector()) {
3368     SDValue FoldedVOp = SimplifyVBinOp(N);
3369     if (FoldedVOp.getNode()) return FoldedVOp;
3370
3371     // fold (xor x, 0) -> x, vector edition
3372     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3373       return N1;
3374     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3375       return N0;
3376   }
3377
3378   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3379   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3380     return DAG.getConstant(0, VT);
3381   // fold (xor x, undef) -> undef
3382   if (N0.getOpcode() == ISD::UNDEF)
3383     return N0;
3384   if (N1.getOpcode() == ISD::UNDEF)
3385     return N1;
3386   // fold (xor c1, c2) -> c1^c2
3387   if (N0C && N1C)
3388     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3389   // canonicalize constant to RHS
3390   if (N0C && !N1C)
3391     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
3392   // fold (xor x, 0) -> x
3393   if (N1C && N1C->isNullValue())
3394     return N0;
3395   // reassociate xor
3396   SDValue RXOR = ReassociateOps(ISD::XOR, N->getDebugLoc(), N0, N1);
3397   if (RXOR.getNode() != 0)
3398     return RXOR;
3399
3400   // fold !(x cc y) -> (x !cc y)
3401   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3402     bool isInt = LHS.getValueType().isInteger();
3403     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3404                                                isInt);
3405
3406     if (!LegalOperations || TLI.isCondCodeLegal(NotCC, LHS.getValueType())) {
3407       switch (N0.getOpcode()) {
3408       default:
3409         llvm_unreachable("Unhandled SetCC Equivalent!");
3410       case ISD::SETCC:
3411         return DAG.getSetCC(N->getDebugLoc(), VT, LHS, RHS, NotCC);
3412       case ISD::SELECT_CC:
3413         return DAG.getSelectCC(N->getDebugLoc(), LHS, RHS, N0.getOperand(2),
3414                                N0.getOperand(3), NotCC);
3415       }
3416     }
3417   }
3418
3419   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3420   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3421       N0.getNode()->hasOneUse() &&
3422       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3423     SDValue V = N0.getOperand(0);
3424     V = DAG.getNode(ISD::XOR, N0.getDebugLoc(), V.getValueType(), V,
3425                     DAG.getConstant(1, V.getValueType()));
3426     AddToWorkList(V.getNode());
3427     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, V);
3428   }
3429
3430   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3431   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3432       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3433     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3434     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3435       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3436       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3437       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3438       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3439       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3440     }
3441   }
3442   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3443   if (N1C && N1C->isAllOnesValue() &&
3444       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3445     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3446     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3447       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3448       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3449       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3450       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3451       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3452     }
3453   }
3454   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3455   if (N1C && N0.getOpcode() == ISD::XOR) {
3456     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3457     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3458     if (N00C)
3459       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(1),
3460                          DAG.getConstant(N1C->getAPIntValue() ^
3461                                          N00C->getAPIntValue(), VT));
3462     if (N01C)
3463       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(0),
3464                          DAG.getConstant(N1C->getAPIntValue() ^
3465                                          N01C->getAPIntValue(), VT));
3466   }
3467   // fold (xor x, x) -> 0
3468   if (N0 == N1)
3469     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
3470
3471   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3472   if (N0.getOpcode() == N1.getOpcode()) {
3473     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3474     if (Tmp.getNode()) return Tmp;
3475   }
3476
3477   // Simplify the expression using non-local knowledge.
3478   if (!VT.isVector() &&
3479       SimplifyDemandedBits(SDValue(N, 0)))
3480     return SDValue(N, 0);
3481
3482   return SDValue();
3483 }
3484
3485 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3486 /// the shift amount is a constant.
3487 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3488   SDNode *LHS = N->getOperand(0).getNode();
3489   if (!LHS->hasOneUse()) return SDValue();
3490
3491   // We want to pull some binops through shifts, so that we have (and (shift))
3492   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3493   // thing happens with address calculations, so it's important to canonicalize
3494   // it.
3495   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3496
3497   switch (LHS->getOpcode()) {
3498   default: return SDValue();
3499   case ISD::OR:
3500   case ISD::XOR:
3501     HighBitSet = false; // We can only transform sra if the high bit is clear.
3502     break;
3503   case ISD::AND:
3504     HighBitSet = true;  // We can only transform sra if the high bit is set.
3505     break;
3506   case ISD::ADD:
3507     if (N->getOpcode() != ISD::SHL)
3508       return SDValue(); // only shl(add) not sr[al](add).
3509     HighBitSet = false; // We can only transform sra if the high bit is clear.
3510     break;
3511   }
3512
3513   // We require the RHS of the binop to be a constant as well.
3514   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3515   if (!BinOpCst) return SDValue();
3516
3517   // FIXME: disable this unless the input to the binop is a shift by a constant.
3518   // If it is not a shift, it pessimizes some common cases like:
3519   //
3520   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3521   //    int bar(int *X, int i) { return X[i & 255]; }
3522   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3523   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3524        BinOpLHSVal->getOpcode() != ISD::SRA &&
3525        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3526       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3527     return SDValue();
3528
3529   EVT VT = N->getValueType(0);
3530
3531   // If this is a signed shift right, and the high bit is modified by the
3532   // logical operation, do not perform the transformation. The highBitSet
3533   // boolean indicates the value of the high bit of the constant which would
3534   // cause it to be modified for this operation.
3535   if (N->getOpcode() == ISD::SRA) {
3536     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3537     if (BinOpRHSSignSet != HighBitSet)
3538       return SDValue();
3539   }
3540
3541   // Fold the constants, shifting the binop RHS by the shift amount.
3542   SDValue NewRHS = DAG.getNode(N->getOpcode(), LHS->getOperand(1).getDebugLoc(),
3543                                N->getValueType(0),
3544                                LHS->getOperand(1), N->getOperand(1));
3545
3546   // Create the new shift.
3547   SDValue NewShift = DAG.getNode(N->getOpcode(),
3548                                  LHS->getOperand(0).getDebugLoc(),
3549                                  VT, LHS->getOperand(0), N->getOperand(1));
3550
3551   // Create the new binop.
3552   return DAG.getNode(LHS->getOpcode(), N->getDebugLoc(), VT, NewShift, NewRHS);
3553 }
3554
3555 SDValue DAGCombiner::visitSHL(SDNode *N) {
3556   SDValue N0 = N->getOperand(0);
3557   SDValue N1 = N->getOperand(1);
3558   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3559   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3560   EVT VT = N0.getValueType();
3561   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3562
3563   // fold (shl c1, c2) -> c1<<c2
3564   if (N0C && N1C)
3565     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3566   // fold (shl 0, x) -> 0
3567   if (N0C && N0C->isNullValue())
3568     return N0;
3569   // fold (shl x, c >= size(x)) -> undef
3570   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3571     return DAG.getUNDEF(VT);
3572   // fold (shl x, 0) -> x
3573   if (N1C && N1C->isNullValue())
3574     return N0;
3575   // fold (shl undef, x) -> 0
3576   if (N0.getOpcode() == ISD::UNDEF)
3577     return DAG.getConstant(0, VT);
3578   // if (shl x, c) is known to be zero, return 0
3579   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3580                             APInt::getAllOnesValue(OpSizeInBits)))
3581     return DAG.getConstant(0, VT);
3582   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3583   if (N1.getOpcode() == ISD::TRUNCATE &&
3584       N1.getOperand(0).getOpcode() == ISD::AND &&
3585       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3586     SDValue N101 = N1.getOperand(0).getOperand(1);
3587     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3588       EVT TruncVT = N1.getValueType();
3589       SDValue N100 = N1.getOperand(0).getOperand(0);
3590       APInt TruncC = N101C->getAPIntValue();
3591       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3592       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
3593                          DAG.getNode(ISD::AND, N->getDebugLoc(), TruncVT,
3594                                      DAG.getNode(ISD::TRUNCATE,
3595                                                  N->getDebugLoc(),
3596                                                  TruncVT, N100),
3597                                      DAG.getConstant(TruncC, TruncVT)));
3598     }
3599   }
3600
3601   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3602     return SDValue(N, 0);
3603
3604   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3605   if (N1C && N0.getOpcode() == ISD::SHL &&
3606       N0.getOperand(1).getOpcode() == ISD::Constant) {
3607     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3608     uint64_t c2 = N1C->getZExtValue();
3609     if (c1 + c2 >= OpSizeInBits)
3610       return DAG.getConstant(0, VT);
3611     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3612                        DAG.getConstant(c1 + c2, N1.getValueType()));
3613   }
3614
3615   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3616   // For this to be valid, the second form must not preserve any of the bits
3617   // that are shifted out by the inner shift in the first form.  This means
3618   // the outer shift size must be >= the number of bits added by the ext.
3619   // As a corollary, we don't care what kind of ext it is.
3620   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3621               N0.getOpcode() == ISD::ANY_EXTEND ||
3622               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3623       N0.getOperand(0).getOpcode() == ISD::SHL &&
3624       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3625     uint64_t c1 =
3626       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3627     uint64_t c2 = N1C->getZExtValue();
3628     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3629     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3630     if (c2 >= OpSizeInBits - InnerShiftSize) {
3631       if (c1 + c2 >= OpSizeInBits)
3632         return DAG.getConstant(0, VT);
3633       return DAG.getNode(ISD::SHL, N0->getDebugLoc(), VT,
3634                          DAG.getNode(N0.getOpcode(), N0->getDebugLoc(), VT,
3635                                      N0.getOperand(0)->getOperand(0)),
3636                          DAG.getConstant(c1 + c2, N1.getValueType()));
3637     }
3638   }
3639
3640   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3641   //                               (and (srl x, (sub c1, c2), MASK)
3642   // Only fold this if the inner shift has no other uses -- if it does, folding
3643   // this will increase the total number of instructions.
3644   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3645       N0.getOperand(1).getOpcode() == ISD::Constant) {
3646     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3647     if (c1 < VT.getSizeInBits()) {
3648       uint64_t c2 = N1C->getZExtValue();
3649       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3650                                          VT.getSizeInBits() - c1);
3651       SDValue Shift;
3652       if (c2 > c1) {
3653         Mask = Mask.shl(c2-c1);
3654         Shift = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3655                             DAG.getConstant(c2-c1, N1.getValueType()));
3656       } else {
3657         Mask = Mask.lshr(c1-c2);
3658         Shift = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3659                             DAG.getConstant(c1-c2, N1.getValueType()));
3660       }
3661       return DAG.getNode(ISD::AND, N0.getDebugLoc(), VT, Shift,
3662                          DAG.getConstant(Mask, VT));
3663     }
3664   }
3665   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3666   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3667     SDValue HiBitsMask =
3668       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3669                                             VT.getSizeInBits() -
3670                                               N1C->getZExtValue()),
3671                       VT);
3672     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3673                        HiBitsMask);
3674   }
3675
3676   if (N1C) {
3677     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3678     if (NewSHL.getNode())
3679       return NewSHL;
3680   }
3681
3682   return SDValue();
3683 }
3684
3685 SDValue DAGCombiner::visitSRA(SDNode *N) {
3686   SDValue N0 = N->getOperand(0);
3687   SDValue N1 = N->getOperand(1);
3688   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3689   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3690   EVT VT = N0.getValueType();
3691   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3692
3693   // fold (sra c1, c2) -> (sra c1, c2)
3694   if (N0C && N1C)
3695     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3696   // fold (sra 0, x) -> 0
3697   if (N0C && N0C->isNullValue())
3698     return N0;
3699   // fold (sra -1, x) -> -1
3700   if (N0C && N0C->isAllOnesValue())
3701     return N0;
3702   // fold (sra x, (setge c, size(x))) -> undef
3703   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3704     return DAG.getUNDEF(VT);
3705   // fold (sra x, 0) -> x
3706   if (N1C && N1C->isNullValue())
3707     return N0;
3708   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3709   // sext_inreg.
3710   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3711     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3712     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3713     if (VT.isVector())
3714       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3715                                ExtVT, VT.getVectorNumElements());
3716     if ((!LegalOperations ||
3717          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3718       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
3719                          N0.getOperand(0), DAG.getValueType(ExtVT));
3720   }
3721
3722   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3723   if (N1C && N0.getOpcode() == ISD::SRA) {
3724     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3725       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3726       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3727       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0.getOperand(0),
3728                          DAG.getConstant(Sum, N1C->getValueType(0)));
3729     }
3730   }
3731
3732   // fold (sra (shl X, m), (sub result_size, n))
3733   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3734   // result_size - n != m.
3735   // If truncate is free for the target sext(shl) is likely to result in better
3736   // code.
3737   if (N0.getOpcode() == ISD::SHL) {
3738     // Get the two constanst of the shifts, CN0 = m, CN = n.
3739     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3740     if (N01C && N1C) {
3741       // Determine what the truncate's result bitsize and type would be.
3742       EVT TruncVT =
3743         EVT::getIntegerVT(*DAG.getContext(),
3744                           OpSizeInBits - N1C->getZExtValue());
3745       // Determine the residual right-shift amount.
3746       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3747
3748       // If the shift is not a no-op (in which case this should be just a sign
3749       // extend already), the truncated to type is legal, sign_extend is legal
3750       // on that type, and the truncate to that type is both legal and free,
3751       // perform the transform.
3752       if ((ShiftAmt > 0) &&
3753           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3754           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3755           TLI.isTruncateFree(VT, TruncVT)) {
3756
3757           SDValue Amt = DAG.getConstant(ShiftAmt,
3758               getShiftAmountTy(N0.getOperand(0).getValueType()));
3759           SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT,
3760                                       N0.getOperand(0), Amt);
3761           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), TruncVT,
3762                                       Shift);
3763           return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(),
3764                              N->getValueType(0), Trunc);
3765       }
3766     }
3767   }
3768
3769   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3770   if (N1.getOpcode() == ISD::TRUNCATE &&
3771       N1.getOperand(0).getOpcode() == ISD::AND &&
3772       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3773     SDValue N101 = N1.getOperand(0).getOperand(1);
3774     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3775       EVT TruncVT = N1.getValueType();
3776       SDValue N100 = N1.getOperand(0).getOperand(0);
3777       APInt TruncC = N101C->getAPIntValue();
3778       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3779       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
3780                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3781                                      TruncVT,
3782                                      DAG.getNode(ISD::TRUNCATE,
3783                                                  N->getDebugLoc(),
3784                                                  TruncVT, N100),
3785                                      DAG.getConstant(TruncC, TruncVT)));
3786     }
3787   }
3788
3789   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3790   //      if c1 is equal to the number of bits the trunc removes
3791   if (N0.getOpcode() == ISD::TRUNCATE &&
3792       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3793        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3794       N0.getOperand(0).hasOneUse() &&
3795       N0.getOperand(0).getOperand(1).hasOneUse() &&
3796       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3797     EVT LargeVT = N0.getOperand(0).getValueType();
3798     ConstantSDNode *LargeShiftAmt =
3799       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3800
3801     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3802         LargeShiftAmt->getZExtValue()) {
3803       SDValue Amt =
3804         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3805               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3806       SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), LargeVT,
3807                                 N0.getOperand(0).getOperand(0), Amt);
3808       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, SRA);
3809     }
3810   }
3811
3812   // Simplify, based on bits shifted out of the LHS.
3813   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3814     return SDValue(N, 0);
3815
3816
3817   // If the sign bit is known to be zero, switch this to a SRL.
3818   if (DAG.SignBitIsZero(N0))
3819     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, N1);
3820
3821   if (N1C) {
3822     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3823     if (NewSRA.getNode())
3824       return NewSRA;
3825   }
3826
3827   return SDValue();
3828 }
3829
3830 SDValue DAGCombiner::visitSRL(SDNode *N) {
3831   SDValue N0 = N->getOperand(0);
3832   SDValue N1 = N->getOperand(1);
3833   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3834   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3835   EVT VT = N0.getValueType();
3836   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3837
3838   // fold (srl c1, c2) -> c1 >>u c2
3839   if (N0C && N1C)
3840     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3841   // fold (srl 0, x) -> 0
3842   if (N0C && N0C->isNullValue())
3843     return N0;
3844   // fold (srl x, c >= size(x)) -> undef
3845   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3846     return DAG.getUNDEF(VT);
3847   // fold (srl x, 0) -> x
3848   if (N1C && N1C->isNullValue())
3849     return N0;
3850   // if (srl x, c) is known to be zero, return 0
3851   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3852                                    APInt::getAllOnesValue(OpSizeInBits)))
3853     return DAG.getConstant(0, VT);
3854
3855   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3856   if (N1C && N0.getOpcode() == ISD::SRL &&
3857       N0.getOperand(1).getOpcode() == ISD::Constant) {
3858     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3859     uint64_t c2 = N1C->getZExtValue();
3860     if (c1 + c2 >= OpSizeInBits)
3861       return DAG.getConstant(0, VT);
3862     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3863                        DAG.getConstant(c1 + c2, N1.getValueType()));
3864   }
3865
3866   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3867   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3868       N0.getOperand(0).getOpcode() == ISD::SRL &&
3869       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3870     uint64_t c1 =
3871       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3872     uint64_t c2 = N1C->getZExtValue();
3873     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3874     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3875     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3876     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3877     if (c1 + OpSizeInBits == InnerShiftSize) {
3878       if (c1 + c2 >= InnerShiftSize)
3879         return DAG.getConstant(0, VT);
3880       return DAG.getNode(ISD::TRUNCATE, N0->getDebugLoc(), VT,
3881                          DAG.getNode(ISD::SRL, N0->getDebugLoc(), InnerShiftVT,
3882                                      N0.getOperand(0)->getOperand(0),
3883                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3884     }
3885   }
3886
3887   // fold (srl (shl x, c), c) -> (and x, cst2)
3888   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3889       N0.getValueSizeInBits() <= 64) {
3890     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3891     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3892                        DAG.getConstant(~0ULL >> ShAmt, VT));
3893   }
3894
3895
3896   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
3897   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3898     // Shifting in all undef bits?
3899     EVT SmallVT = N0.getOperand(0).getValueType();
3900     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3901       return DAG.getUNDEF(VT);
3902
3903     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3904       uint64_t ShiftAmt = N1C->getZExtValue();
3905       SDValue SmallShift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), SmallVT,
3906                                        N0.getOperand(0),
3907                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
3908       AddToWorkList(SmallShift.getNode());
3909       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, SmallShift);
3910     }
3911   }
3912
3913   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3914   // bit, which is unmodified by sra.
3915   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3916     if (N0.getOpcode() == ISD::SRA)
3917       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0), N1);
3918   }
3919
3920   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3921   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3922       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3923     APInt KnownZero, KnownOne;
3924     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
3925
3926     // If any of the input bits are KnownOne, then the input couldn't be all
3927     // zeros, thus the result of the srl will always be zero.
3928     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3929
3930     // If all of the bits input the to ctlz node are known to be zero, then
3931     // the result of the ctlz is "32" and the result of the shift is one.
3932     APInt UnknownBits = ~KnownZero;
3933     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3934
3935     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3936     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3937       // Okay, we know that only that the single bit specified by UnknownBits
3938       // could be set on input to the CTLZ node. If this bit is set, the SRL
3939       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
3940       // to an SRL/XOR pair, which is likely to simplify more.
3941       unsigned ShAmt = UnknownBits.countTrailingZeros();
3942       SDValue Op = N0.getOperand(0);
3943
3944       if (ShAmt) {
3945         Op = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT, Op,
3946                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
3947         AddToWorkList(Op.getNode());
3948       }
3949
3950       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
3951                          Op, DAG.getConstant(1, VT));
3952     }
3953   }
3954
3955   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
3956   if (N1.getOpcode() == ISD::TRUNCATE &&
3957       N1.getOperand(0).getOpcode() == ISD::AND &&
3958       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3959     SDValue N101 = N1.getOperand(0).getOperand(1);
3960     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3961       EVT TruncVT = N1.getValueType();
3962       SDValue N100 = N1.getOperand(0).getOperand(0);
3963       APInt TruncC = N101C->getAPIntValue();
3964       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3965       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
3966                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3967                                      TruncVT,
3968                                      DAG.getNode(ISD::TRUNCATE,
3969                                                  N->getDebugLoc(),
3970                                                  TruncVT, N100),
3971                                      DAG.getConstant(TruncC, TruncVT)));
3972     }
3973   }
3974
3975   // fold operands of srl based on knowledge that the low bits are not
3976   // demanded.
3977   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3978     return SDValue(N, 0);
3979
3980   if (N1C) {
3981     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
3982     if (NewSRL.getNode())
3983       return NewSRL;
3984   }
3985
3986   // Attempt to convert a srl of a load into a narrower zero-extending load.
3987   SDValue NarrowLoad = ReduceLoadWidth(N);
3988   if (NarrowLoad.getNode())
3989     return NarrowLoad;
3990
3991   // Here is a common situation. We want to optimize:
3992   //
3993   //   %a = ...
3994   //   %b = and i32 %a, 2
3995   //   %c = srl i32 %b, 1
3996   //   brcond i32 %c ...
3997   //
3998   // into
3999   //
4000   //   %a = ...
4001   //   %b = and %a, 2
4002   //   %c = setcc eq %b, 0
4003   //   brcond %c ...
4004   //
4005   // However when after the source operand of SRL is optimized into AND, the SRL
4006   // itself may not be optimized further. Look for it and add the BRCOND into
4007   // the worklist.
4008   if (N->hasOneUse()) {
4009     SDNode *Use = *N->use_begin();
4010     if (Use->getOpcode() == ISD::BRCOND)
4011       AddToWorkList(Use);
4012     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4013       // Also look pass the truncate.
4014       Use = *Use->use_begin();
4015       if (Use->getOpcode() == ISD::BRCOND)
4016         AddToWorkList(Use);
4017     }
4018   }
4019
4020   return SDValue();
4021 }
4022
4023 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4024   SDValue N0 = N->getOperand(0);
4025   EVT VT = N->getValueType(0);
4026
4027   // fold (ctlz c1) -> c2
4028   if (isa<ConstantSDNode>(N0))
4029     return DAG.getNode(ISD::CTLZ, N->getDebugLoc(), VT, N0);
4030   return SDValue();
4031 }
4032
4033 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4034   SDValue N0 = N->getOperand(0);
4035   EVT VT = N->getValueType(0);
4036
4037   // fold (ctlz_zero_undef c1) -> c2
4038   if (isa<ConstantSDNode>(N0))
4039     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
4040   return SDValue();
4041 }
4042
4043 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4044   SDValue N0 = N->getOperand(0);
4045   EVT VT = N->getValueType(0);
4046
4047   // fold (cttz c1) -> c2
4048   if (isa<ConstantSDNode>(N0))
4049     return DAG.getNode(ISD::CTTZ, N->getDebugLoc(), VT, N0);
4050   return SDValue();
4051 }
4052
4053 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4054   SDValue N0 = N->getOperand(0);
4055   EVT VT = N->getValueType(0);
4056
4057   // fold (cttz_zero_undef c1) -> c2
4058   if (isa<ConstantSDNode>(N0))
4059     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
4060   return SDValue();
4061 }
4062
4063 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4064   SDValue N0 = N->getOperand(0);
4065   EVT VT = N->getValueType(0);
4066
4067   // fold (ctpop c1) -> c2
4068   if (isa<ConstantSDNode>(N0))
4069     return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), VT, N0);
4070   return SDValue();
4071 }
4072
4073 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4074   SDValue N0 = N->getOperand(0);
4075   SDValue N1 = N->getOperand(1);
4076   SDValue N2 = N->getOperand(2);
4077   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4078   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4079   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4080   EVT VT = N->getValueType(0);
4081   EVT VT0 = N0.getValueType();
4082
4083   // fold (select C, X, X) -> X
4084   if (N1 == N2)
4085     return N1;
4086   // fold (select true, X, Y) -> X
4087   if (N0C && !N0C->isNullValue())
4088     return N1;
4089   // fold (select false, X, Y) -> Y
4090   if (N0C && N0C->isNullValue())
4091     return N2;
4092   // fold (select C, 1, X) -> (or C, X)
4093   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4094     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4095   // fold (select C, 0, 1) -> (xor C, 1)
4096   if (VT.isInteger() &&
4097       (VT0 == MVT::i1 ||
4098        (VT0.isInteger() &&
4099         TLI.getBooleanContents(false) ==
4100         TargetLowering::ZeroOrOneBooleanContent)) &&
4101       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4102     SDValue XORNode;
4103     if (VT == VT0)
4104       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT0,
4105                          N0, DAG.getConstant(1, VT0));
4106     XORNode = DAG.getNode(ISD::XOR, N0.getDebugLoc(), VT0,
4107                           N0, DAG.getConstant(1, VT0));
4108     AddToWorkList(XORNode.getNode());
4109     if (VT.bitsGT(VT0))
4110       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, XORNode);
4111     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, XORNode);
4112   }
4113   // fold (select C, 0, X) -> (and (not C), X)
4114   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4115     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4116     AddToWorkList(NOTNode.getNode());
4117     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, NOTNode, N2);
4118   }
4119   // fold (select C, X, 1) -> (or (not C), X)
4120   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4121     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4122     AddToWorkList(NOTNode.getNode());
4123     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, NOTNode, N1);
4124   }
4125   // fold (select C, X, 0) -> (and C, X)
4126   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4127     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4128   // fold (select X, X, Y) -> (or X, Y)
4129   // fold (select X, 1, Y) -> (or X, Y)
4130   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4131     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4132   // fold (select X, Y, X) -> (and X, Y)
4133   // fold (select X, Y, 0) -> (and X, Y)
4134   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4135     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4136
4137   // If we can fold this based on the true/false value, do so.
4138   if (SimplifySelectOps(N, N1, N2))
4139     return SDValue(N, 0);  // Don't revisit N.
4140
4141   // fold selects based on a setcc into other things, such as min/max/abs
4142   if (N0.getOpcode() == ISD::SETCC) {
4143     // FIXME:
4144     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4145     // having to say they don't support SELECT_CC on every type the DAG knows
4146     // about, since there is no way to mark an opcode illegal at all value types
4147     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4148         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4149       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT,
4150                          N0.getOperand(0), N0.getOperand(1),
4151                          N1, N2, N0.getOperand(2));
4152     return SimplifySelect(N->getDebugLoc(), N0, N1, N2);
4153   }
4154
4155   return SDValue();
4156 }
4157
4158 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4159   SDValue N0 = N->getOperand(0);
4160   SDValue N1 = N->getOperand(1);
4161   SDValue N2 = N->getOperand(2);
4162   SDValue N3 = N->getOperand(3);
4163   SDValue N4 = N->getOperand(4);
4164   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4165
4166   // fold select_cc lhs, rhs, x, x, cc -> x
4167   if (N2 == N3)
4168     return N2;
4169
4170   // Determine if the condition we're dealing with is constant
4171   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
4172                               N0, N1, CC, N->getDebugLoc(), false);
4173   if (SCC.getNode()) AddToWorkList(SCC.getNode());
4174
4175   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
4176     if (!SCCC->isNullValue())
4177       return N2;    // cond always true -> true val
4178     else
4179       return N3;    // cond always false -> false val
4180   }
4181
4182   // Fold to a simpler select_cc
4183   if (SCC.getNode() && SCC.getOpcode() == ISD::SETCC)
4184     return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), N2.getValueType(),
4185                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4186                        SCC.getOperand(2));
4187
4188   // If we can fold this based on the true/false value, do so.
4189   if (SimplifySelectOps(N, N2, N3))
4190     return SDValue(N, 0);  // Don't revisit N.
4191
4192   // fold select_cc into other things, such as min/max/abs
4193   return SimplifySelectCC(N->getDebugLoc(), N0, N1, N2, N3, CC);
4194 }
4195
4196 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4197   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4198                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4199                        N->getDebugLoc());
4200 }
4201
4202 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4203 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4204 // transformation. Returns true if extension are possible and the above
4205 // mentioned transformation is profitable.
4206 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4207                                     unsigned ExtOpc,
4208                                     SmallVector<SDNode*, 4> &ExtendNodes,
4209                                     const TargetLowering &TLI) {
4210   bool HasCopyToRegUses = false;
4211   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4212   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4213                             UE = N0.getNode()->use_end();
4214        UI != UE; ++UI) {
4215     SDNode *User = *UI;
4216     if (User == N)
4217       continue;
4218     if (UI.getUse().getResNo() != N0.getResNo())
4219       continue;
4220     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4221     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4222       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4223       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4224         // Sign bits will be lost after a zext.
4225         return false;
4226       bool Add = false;
4227       for (unsigned i = 0; i != 2; ++i) {
4228         SDValue UseOp = User->getOperand(i);
4229         if (UseOp == N0)
4230           continue;
4231         if (!isa<ConstantSDNode>(UseOp))
4232           return false;
4233         Add = true;
4234       }
4235       if (Add)
4236         ExtendNodes.push_back(User);
4237       continue;
4238     }
4239     // If truncates aren't free and there are users we can't
4240     // extend, it isn't worthwhile.
4241     if (!isTruncFree)
4242       return false;
4243     // Remember if this value is live-out.
4244     if (User->getOpcode() == ISD::CopyToReg)
4245       HasCopyToRegUses = true;
4246   }
4247
4248   if (HasCopyToRegUses) {
4249     bool BothLiveOut = false;
4250     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4251          UI != UE; ++UI) {
4252       SDUse &Use = UI.getUse();
4253       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4254         BothLiveOut = true;
4255         break;
4256       }
4257     }
4258     if (BothLiveOut)
4259       // Both unextended and extended values are live out. There had better be
4260       // a good reason for the transformation.
4261       return ExtendNodes.size();
4262   }
4263   return true;
4264 }
4265
4266 void DAGCombiner::ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
4267                                   SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
4268                                   ISD::NodeType ExtType) {
4269   // Extend SetCC uses if necessary.
4270   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4271     SDNode *SetCC = SetCCs[i];
4272     SmallVector<SDValue, 4> Ops;
4273
4274     for (unsigned j = 0; j != 2; ++j) {
4275       SDValue SOp = SetCC->getOperand(j);
4276       if (SOp == Trunc)
4277         Ops.push_back(ExtLoad);
4278       else
4279         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4280     }
4281
4282     Ops.push_back(SetCC->getOperand(2));
4283     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4284                                  &Ops[0], Ops.size()));
4285   }
4286 }
4287
4288 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4289   SDValue N0 = N->getOperand(0);
4290   EVT VT = N->getValueType(0);
4291
4292   // fold (sext c1) -> c1
4293   if (isa<ConstantSDNode>(N0))
4294     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N0);
4295
4296   // fold (sext (sext x)) -> (sext x)
4297   // fold (sext (aext x)) -> (sext x)
4298   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4299     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT,
4300                        N0.getOperand(0));
4301
4302   if (N0.getOpcode() == ISD::TRUNCATE) {
4303     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4304     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4305     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4306     if (NarrowLoad.getNode()) {
4307       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4308       if (NarrowLoad.getNode() != N0.getNode()) {
4309         CombineTo(N0.getNode(), NarrowLoad);
4310         // CombineTo deleted the truncate, if needed, but not what's under it.
4311         AddToWorkList(oye);
4312       }
4313       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4314     }
4315
4316     // See if the value being truncated is already sign extended.  If so, just
4317     // eliminate the trunc/sext pair.
4318     SDValue Op = N0.getOperand(0);
4319     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4320     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4321     unsigned DestBits = VT.getScalarType().getSizeInBits();
4322     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4323
4324     if (OpBits == DestBits) {
4325       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4326       // bits, it is already ready.
4327       if (NumSignBits > DestBits-MidBits)
4328         return Op;
4329     } else if (OpBits < DestBits) {
4330       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4331       // bits, just sext from i32.
4332       if (NumSignBits > OpBits-MidBits)
4333         return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, Op);
4334     } else {
4335       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4336       // bits, just truncate to i32.
4337       if (NumSignBits > OpBits-MidBits)
4338         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4339     }
4340
4341     // fold (sext (truncate x)) -> (sextinreg x).
4342     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4343                                                  N0.getValueType())) {
4344       if (OpBits < DestBits)
4345         Op = DAG.getNode(ISD::ANY_EXTEND, N0.getDebugLoc(), VT, Op);
4346       else if (OpBits > DestBits)
4347         Op = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), VT, Op);
4348       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, Op,
4349                          DAG.getValueType(N0.getValueType()));
4350     }
4351   }
4352
4353   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4354   // None of the supported targets knows how to perform load and sign extend
4355   // on vectors in one instruction.  We only perform this transformation on
4356   // scalars.
4357   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4358       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4359        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4360     bool DoXform = true;
4361     SmallVector<SDNode*, 4> SetCCs;
4362     if (!N0.hasOneUse())
4363       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4364     if (DoXform) {
4365       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4366       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4367                                        LN0->getChain(),
4368                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4369                                        N0.getValueType(),
4370                                        LN0->isVolatile(), LN0->isNonTemporal(),
4371                                        LN0->getAlignment());
4372       CombineTo(N, ExtLoad);
4373       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4374                                   N0.getValueType(), ExtLoad);
4375       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4376       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4377                       ISD::SIGN_EXTEND);
4378       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4379     }
4380   }
4381
4382   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4383   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4384   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4385       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4386     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4387     EVT MemVT = LN0->getMemoryVT();
4388     if ((!LegalOperations && !LN0->isVolatile()) ||
4389         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4390       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4391                                        LN0->getChain(),
4392                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4393                                        MemVT,
4394                                        LN0->isVolatile(), LN0->isNonTemporal(),
4395                                        LN0->getAlignment());
4396       CombineTo(N, ExtLoad);
4397       CombineTo(N0.getNode(),
4398                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4399                             N0.getValueType(), ExtLoad),
4400                 ExtLoad.getValue(1));
4401       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4402     }
4403   }
4404
4405   // fold (sext (and/or/xor (load x), cst)) ->
4406   //      (and/or/xor (sextload x), (sext cst))
4407   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4408        N0.getOpcode() == ISD::XOR) &&
4409       isa<LoadSDNode>(N0.getOperand(0)) &&
4410       N0.getOperand(1).getOpcode() == ISD::Constant &&
4411       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4412       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4413     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4414     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4415       bool DoXform = true;
4416       SmallVector<SDNode*, 4> SetCCs;
4417       if (!N0.hasOneUse())
4418         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4419                                           SetCCs, TLI);
4420       if (DoXform) {
4421         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, LN0->getDebugLoc(), VT,
4422                                          LN0->getChain(), LN0->getBasePtr(),
4423                                          LN0->getPointerInfo(),
4424                                          LN0->getMemoryVT(),
4425                                          LN0->isVolatile(),
4426                                          LN0->isNonTemporal(),
4427                                          LN0->getAlignment());
4428         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4429         Mask = Mask.sext(VT.getSizeInBits());
4430         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4431                                   ExtLoad, DAG.getConstant(Mask, VT));
4432         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4433                                     N0.getOperand(0).getDebugLoc(),
4434                                     N0.getOperand(0).getValueType(), ExtLoad);
4435         CombineTo(N, And);
4436         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4437         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4438                         ISD::SIGN_EXTEND);
4439         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4440       }
4441     }
4442   }
4443
4444   if (N0.getOpcode() == ISD::SETCC) {
4445     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4446     // Only do this before legalize for now.
4447     if (VT.isVector() && !LegalOperations) {
4448       EVT N0VT = N0.getOperand(0).getValueType();
4449       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4450       // of the same size as the compared operands. Only optimize sext(setcc())
4451       // if this is the case.
4452       EVT SVT = TLI.getSetCCResultType(N0VT);
4453
4454       // We know that the # elements of the results is the same as the
4455       // # elements of the compare (and the # elements of the compare result
4456       // for that matter).  Check to see that they are the same size.  If so,
4457       // we know that the element size of the sext'd result matches the
4458       // element size of the compare operands.
4459       if (VT.getSizeInBits() == SVT.getSizeInBits())
4460         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4461                              N0.getOperand(1),
4462                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4463       // If the desired elements are smaller or larger than the source
4464       // elements we can use a matching integer vector type and then
4465       // truncate/sign extend
4466       EVT MatchingElementType =
4467         EVT::getIntegerVT(*DAG.getContext(),
4468                           N0VT.getScalarType().getSizeInBits());
4469       EVT MatchingVectorType =
4470         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4471                          N0VT.getVectorNumElements());
4472
4473       if (SVT == MatchingVectorType) {
4474         SDValue VsetCC = DAG.getSetCC(N->getDebugLoc(), MatchingVectorType,
4475                                N0.getOperand(0), N0.getOperand(1),
4476                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4477         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4478       }
4479     }
4480
4481     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4482     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4483     SDValue NegOne =
4484       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4485     SDValue SCC =
4486       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4487                        NegOne, DAG.getConstant(0, VT),
4488                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4489     if (SCC.getNode()) return SCC;
4490     if (!LegalOperations ||
4491         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(VT)))
4492       return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4493                          DAG.getSetCC(N->getDebugLoc(),
4494                                       TLI.getSetCCResultType(VT),
4495                                       N0.getOperand(0), N0.getOperand(1),
4496                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4497                          NegOne, DAG.getConstant(0, VT));
4498   }
4499
4500   // fold (sext x) -> (zext x) if the sign bit is known zero.
4501   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4502       DAG.SignBitIsZero(N0))
4503     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4504
4505   return SDValue();
4506 }
4507
4508 // isTruncateOf - If N is a truncate of some other value, return true, record
4509 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4510 // This function computes KnownZero to avoid a duplicated call to
4511 // ComputeMaskedBits in the caller.
4512 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4513                          APInt &KnownZero) {
4514   APInt KnownOne;
4515   if (N->getOpcode() == ISD::TRUNCATE) {
4516     Op = N->getOperand(0);
4517     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4518     return true;
4519   }
4520
4521   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4522       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4523     return false;
4524
4525   SDValue Op0 = N->getOperand(0);
4526   SDValue Op1 = N->getOperand(1);
4527   assert(Op0.getValueType() == Op1.getValueType());
4528
4529   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4530   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4531   if (COp0 && COp0->isNullValue())
4532     Op = Op1;
4533   else if (COp1 && COp1->isNullValue())
4534     Op = Op0;
4535   else
4536     return false;
4537
4538   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4539
4540   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4541     return false;
4542
4543   return true;
4544 }
4545
4546 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4547   SDValue N0 = N->getOperand(0);
4548   EVT VT = N->getValueType(0);
4549
4550   // fold (zext c1) -> c1
4551   if (isa<ConstantSDNode>(N0))
4552     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4553   // fold (zext (zext x)) -> (zext x)
4554   // fold (zext (aext x)) -> (zext x)
4555   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4556     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT,
4557                        N0.getOperand(0));
4558
4559   // fold (zext (truncate x)) -> (zext x) or
4560   //      (zext (truncate x)) -> (truncate x)
4561   // This is valid when the truncated bits of x are already zero.
4562   // FIXME: We should extend this to work for vectors too.
4563   SDValue Op;
4564   APInt KnownZero;
4565   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4566     APInt TruncatedBits =
4567       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4568       APInt(Op.getValueSizeInBits(), 0) :
4569       APInt::getBitsSet(Op.getValueSizeInBits(),
4570                         N0.getValueSizeInBits(),
4571                         std::min(Op.getValueSizeInBits(),
4572                                  VT.getSizeInBits()));
4573     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4574       if (VT.bitsGT(Op.getValueType()))
4575         return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, Op);
4576       if (VT.bitsLT(Op.getValueType()))
4577         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4578
4579       return Op;
4580     }
4581   }
4582
4583   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4584   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4585   if (N0.getOpcode() == ISD::TRUNCATE) {
4586     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4587     if (NarrowLoad.getNode()) {
4588       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4589       if (NarrowLoad.getNode() != N0.getNode()) {
4590         CombineTo(N0.getNode(), NarrowLoad);
4591         // CombineTo deleted the truncate, if needed, but not what's under it.
4592         AddToWorkList(oye);
4593       }
4594       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4595     }
4596   }
4597
4598   // fold (zext (truncate x)) -> (and x, mask)
4599   if (N0.getOpcode() == ISD::TRUNCATE &&
4600       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4601
4602     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4603     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4604     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4605     if (NarrowLoad.getNode()) {
4606       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4607       if (NarrowLoad.getNode() != N0.getNode()) {
4608         CombineTo(N0.getNode(), NarrowLoad);
4609         // CombineTo deleted the truncate, if needed, but not what's under it.
4610         AddToWorkList(oye);
4611       }
4612       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4613     }
4614
4615     SDValue Op = N0.getOperand(0);
4616     if (Op.getValueType().bitsLT(VT)) {
4617       Op = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, Op);
4618       AddToWorkList(Op.getNode());
4619     } else if (Op.getValueType().bitsGT(VT)) {
4620       Op = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4621       AddToWorkList(Op.getNode());
4622     }
4623     return DAG.getZeroExtendInReg(Op, N->getDebugLoc(),
4624                                   N0.getValueType().getScalarType());
4625   }
4626
4627   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4628   // if either of the casts is not free.
4629   if (N0.getOpcode() == ISD::AND &&
4630       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4631       N0.getOperand(1).getOpcode() == ISD::Constant &&
4632       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4633                            N0.getValueType()) ||
4634        !TLI.isZExtFree(N0.getValueType(), VT))) {
4635     SDValue X = N0.getOperand(0).getOperand(0);
4636     if (X.getValueType().bitsLT(VT)) {
4637       X = DAG.getNode(ISD::ANY_EXTEND, X.getDebugLoc(), VT, X);
4638     } else if (X.getValueType().bitsGT(VT)) {
4639       X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
4640     }
4641     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4642     Mask = Mask.zext(VT.getSizeInBits());
4643     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4644                        X, DAG.getConstant(Mask, VT));
4645   }
4646
4647   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4648   // None of the supported targets knows how to perform load and vector_zext
4649   // on vectors in one instruction.  We only perform this transformation on
4650   // scalars.
4651   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4652       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4653        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4654     bool DoXform = true;
4655     SmallVector<SDNode*, 4> SetCCs;
4656     if (!N0.hasOneUse())
4657       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4658     if (DoXform) {
4659       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4660       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4661                                        LN0->getChain(),
4662                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4663                                        N0.getValueType(),
4664                                        LN0->isVolatile(), LN0->isNonTemporal(),
4665                                        LN0->getAlignment());
4666       CombineTo(N, ExtLoad);
4667       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4668                                   N0.getValueType(), ExtLoad);
4669       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4670
4671       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4672                       ISD::ZERO_EXTEND);
4673       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4674     }
4675   }
4676
4677   // fold (zext (and/or/xor (load x), cst)) ->
4678   //      (and/or/xor (zextload x), (zext cst))
4679   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4680        N0.getOpcode() == ISD::XOR) &&
4681       isa<LoadSDNode>(N0.getOperand(0)) &&
4682       N0.getOperand(1).getOpcode() == ISD::Constant &&
4683       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4684       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4685     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4686     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4687       bool DoXform = true;
4688       SmallVector<SDNode*, 4> SetCCs;
4689       if (!N0.hasOneUse())
4690         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4691                                           SetCCs, TLI);
4692       if (DoXform) {
4693         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), VT,
4694                                          LN0->getChain(), LN0->getBasePtr(),
4695                                          LN0->getPointerInfo(),
4696                                          LN0->getMemoryVT(),
4697                                          LN0->isVolatile(),
4698                                          LN0->isNonTemporal(),
4699                                          LN0->getAlignment());
4700         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4701         Mask = Mask.zext(VT.getSizeInBits());
4702         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4703                                   ExtLoad, DAG.getConstant(Mask, VT));
4704         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4705                                     N0.getOperand(0).getDebugLoc(),
4706                                     N0.getOperand(0).getValueType(), ExtLoad);
4707         CombineTo(N, And);
4708         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4709         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4710                         ISD::ZERO_EXTEND);
4711         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4712       }
4713     }
4714   }
4715
4716   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4717   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4718   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4719       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4720     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4721     EVT MemVT = LN0->getMemoryVT();
4722     if ((!LegalOperations && !LN0->isVolatile()) ||
4723         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4724       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4725                                        LN0->getChain(),
4726                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4727                                        MemVT,
4728                                        LN0->isVolatile(), LN0->isNonTemporal(),
4729                                        LN0->getAlignment());
4730       CombineTo(N, ExtLoad);
4731       CombineTo(N0.getNode(),
4732                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), N0.getValueType(),
4733                             ExtLoad),
4734                 ExtLoad.getValue(1));
4735       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4736     }
4737   }
4738
4739   if (N0.getOpcode() == ISD::SETCC) {
4740     if (!LegalOperations && VT.isVector()) {
4741       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4742       // Only do this before legalize for now.
4743       EVT N0VT = N0.getOperand(0).getValueType();
4744       EVT EltVT = VT.getVectorElementType();
4745       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4746                                     DAG.getConstant(1, EltVT));
4747       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4748         // We know that the # elements of the results is the same as the
4749         // # elements of the compare (and the # elements of the compare result
4750         // for that matter).  Check to see that they are the same size.  If so,
4751         // we know that the element size of the sext'd result matches the
4752         // element size of the compare operands.
4753         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4754                            DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4755                                          N0.getOperand(1),
4756                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4757                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4758                                        &OneOps[0], OneOps.size()));
4759
4760       // If the desired elements are smaller or larger than the source
4761       // elements we can use a matching integer vector type and then
4762       // truncate/sign extend
4763       EVT MatchingElementType =
4764         EVT::getIntegerVT(*DAG.getContext(),
4765                           N0VT.getScalarType().getSizeInBits());
4766       EVT MatchingVectorType =
4767         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4768                          N0VT.getVectorNumElements());
4769       SDValue VsetCC =
4770         DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4771                       N0.getOperand(1),
4772                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4773       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4774                          DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT),
4775                          DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4776                                      &OneOps[0], OneOps.size()));
4777     }
4778
4779     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4780     SDValue SCC =
4781       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4782                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4783                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4784     if (SCC.getNode()) return SCC;
4785   }
4786
4787   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4788   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4789       isa<ConstantSDNode>(N0.getOperand(1)) &&
4790       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4791       N0.hasOneUse()) {
4792     SDValue ShAmt = N0.getOperand(1);
4793     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4794     if (N0.getOpcode() == ISD::SHL) {
4795       SDValue InnerZExt = N0.getOperand(0);
4796       // If the original shl may be shifting out bits, do not perform this
4797       // transformation.
4798       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4799         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4800       if (ShAmtVal > KnownZeroBits)
4801         return SDValue();
4802     }
4803
4804     DebugLoc DL = N->getDebugLoc();
4805
4806     // Ensure that the shift amount is wide enough for the shifted value.
4807     if (VT.getSizeInBits() >= 256)
4808       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
4809
4810     return DAG.getNode(N0.getOpcode(), DL, VT,
4811                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
4812                        ShAmt);
4813   }
4814
4815   return SDValue();
4816 }
4817
4818 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
4819   SDValue N0 = N->getOperand(0);
4820   EVT VT = N->getValueType(0);
4821
4822   // fold (aext c1) -> c1
4823   if (isa<ConstantSDNode>(N0))
4824     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, N0);
4825   // fold (aext (aext x)) -> (aext x)
4826   // fold (aext (zext x)) -> (zext x)
4827   // fold (aext (sext x)) -> (sext x)
4828   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4829       N0.getOpcode() == ISD::ZERO_EXTEND ||
4830       N0.getOpcode() == ISD::SIGN_EXTEND)
4831     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, N0.getOperand(0));
4832
4833   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4834   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4835   if (N0.getOpcode() == ISD::TRUNCATE) {
4836     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4837     if (NarrowLoad.getNode()) {
4838       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4839       if (NarrowLoad.getNode() != N0.getNode()) {
4840         CombineTo(N0.getNode(), NarrowLoad);
4841         // CombineTo deleted the truncate, if needed, but not what's under it.
4842         AddToWorkList(oye);
4843       }
4844       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4845     }
4846   }
4847
4848   // fold (aext (truncate x))
4849   if (N0.getOpcode() == ISD::TRUNCATE) {
4850     SDValue TruncOp = N0.getOperand(0);
4851     if (TruncOp.getValueType() == VT)
4852       return TruncOp; // x iff x size == zext size.
4853     if (TruncOp.getValueType().bitsGT(VT))
4854       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, TruncOp);
4855     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, TruncOp);
4856   }
4857
4858   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4859   // if the trunc is not free.
4860   if (N0.getOpcode() == ISD::AND &&
4861       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4862       N0.getOperand(1).getOpcode() == ISD::Constant &&
4863       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4864                           N0.getValueType())) {
4865     SDValue X = N0.getOperand(0).getOperand(0);
4866     if (X.getValueType().bitsLT(VT)) {
4867       X = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, X);
4868     } else if (X.getValueType().bitsGT(VT)) {
4869       X = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, X);
4870     }
4871     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4872     Mask = Mask.zext(VT.getSizeInBits());
4873     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4874                        X, DAG.getConstant(Mask, VT));
4875   }
4876
4877   // fold (aext (load x)) -> (aext (truncate (extload x)))
4878   // None of the supported targets knows how to perform load and any_ext
4879   // on vectors in one instruction.  We only perform this transformation on
4880   // scalars.
4881   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4882       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4883        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4884     bool DoXform = true;
4885     SmallVector<SDNode*, 4> SetCCs;
4886     if (!N0.hasOneUse())
4887       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4888     if (DoXform) {
4889       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4890       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
4891                                        LN0->getChain(),
4892                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4893                                        N0.getValueType(),
4894                                        LN0->isVolatile(), LN0->isNonTemporal(),
4895                                        LN0->getAlignment());
4896       CombineTo(N, ExtLoad);
4897       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4898                                   N0.getValueType(), ExtLoad);
4899       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4900       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4901                       ISD::ANY_EXTEND);
4902       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4903     }
4904   }
4905
4906   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
4907   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
4908   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
4909   if (N0.getOpcode() == ISD::LOAD &&
4910       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4911       N0.hasOneUse()) {
4912     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4913     EVT MemVT = LN0->getMemoryVT();
4914     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), N->getDebugLoc(),
4915                                      VT, LN0->getChain(), LN0->getBasePtr(),
4916                                      LN0->getPointerInfo(), MemVT,
4917                                      LN0->isVolatile(), LN0->isNonTemporal(),
4918                                      LN0->getAlignment());
4919     CombineTo(N, ExtLoad);
4920     CombineTo(N0.getNode(),
4921               DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4922                           N0.getValueType(), ExtLoad),
4923               ExtLoad.getValue(1));
4924     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4925   }
4926
4927   if (N0.getOpcode() == ISD::SETCC) {
4928     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
4929     // Only do this before legalize for now.
4930     if (VT.isVector() && !LegalOperations) {
4931       EVT N0VT = N0.getOperand(0).getValueType();
4932         // We know that the # elements of the results is the same as the
4933         // # elements of the compare (and the # elements of the compare result
4934         // for that matter).  Check to see that they are the same size.  If so,
4935         // we know that the element size of the sext'd result matches the
4936         // element size of the compare operands.
4937       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4938         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4939                              N0.getOperand(1),
4940                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4941       // If the desired elements are smaller or larger than the source
4942       // elements we can use a matching integer vector type and then
4943       // truncate/sign extend
4944       else {
4945         EVT MatchingElementType =
4946           EVT::getIntegerVT(*DAG.getContext(),
4947                             N0VT.getScalarType().getSizeInBits());
4948         EVT MatchingVectorType =
4949           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4950                            N0VT.getVectorNumElements());
4951         SDValue VsetCC =
4952           DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4953                         N0.getOperand(1),
4954                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
4955         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4956       }
4957     }
4958
4959     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4960     SDValue SCC =
4961       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4962                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4963                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4964     if (SCC.getNode())
4965       return SCC;
4966   }
4967
4968   return SDValue();
4969 }
4970
4971 /// GetDemandedBits - See if the specified operand can be simplified with the
4972 /// knowledge that only the bits specified by Mask are used.  If so, return the
4973 /// simpler operand, otherwise return a null SDValue.
4974 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
4975   switch (V.getOpcode()) {
4976   default: break;
4977   case ISD::Constant: {
4978     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
4979     assert(CV != 0 && "Const value should be ConstSDNode.");
4980     const APInt &CVal = CV->getAPIntValue();
4981     APInt NewVal = CVal & Mask;
4982     if (NewVal != CVal) {
4983       return DAG.getConstant(NewVal, V.getValueType());
4984     }
4985     break;
4986   }
4987   case ISD::OR:
4988   case ISD::XOR:
4989     // If the LHS or RHS don't contribute bits to the or, drop them.
4990     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
4991       return V.getOperand(1);
4992     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
4993       return V.getOperand(0);
4994     break;
4995   case ISD::SRL:
4996     // Only look at single-use SRLs.
4997     if (!V.getNode()->hasOneUse())
4998       break;
4999     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5000       // See if we can recursively simplify the LHS.
5001       unsigned Amt = RHSC->getZExtValue();
5002
5003       // Watch out for shift count overflow though.
5004       if (Amt >= Mask.getBitWidth()) break;
5005       APInt NewMask = Mask << Amt;
5006       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5007       if (SimplifyLHS.getNode())
5008         return DAG.getNode(ISD::SRL, V.getDebugLoc(), V.getValueType(),
5009                            SimplifyLHS, V.getOperand(1));
5010     }
5011   }
5012   return SDValue();
5013 }
5014
5015 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5016 /// bits and then truncated to a narrower type and where N is a multiple
5017 /// of number of bits of the narrower type, transform it to a narrower load
5018 /// from address + N / num of bits of new type. If the result is to be
5019 /// extended, also fold the extension to form a extending load.
5020 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5021   unsigned Opc = N->getOpcode();
5022
5023   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5024   SDValue N0 = N->getOperand(0);
5025   EVT VT = N->getValueType(0);
5026   EVT ExtVT = VT;
5027
5028   // This transformation isn't valid for vector loads.
5029   if (VT.isVector())
5030     return SDValue();
5031
5032   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5033   // extended to VT.
5034   if (Opc == ISD::SIGN_EXTEND_INREG) {
5035     ExtType = ISD::SEXTLOAD;
5036     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5037   } else if (Opc == ISD::SRL) {
5038     // Another special-case: SRL is basically zero-extending a narrower value.
5039     ExtType = ISD::ZEXTLOAD;
5040     N0 = SDValue(N, 0);
5041     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5042     if (!N01) return SDValue();
5043     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5044                               VT.getSizeInBits() - N01->getZExtValue());
5045   }
5046   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5047     return SDValue();
5048
5049   unsigned EVTBits = ExtVT.getSizeInBits();
5050
5051   // Do not generate loads of non-round integer types since these can
5052   // be expensive (and would be wrong if the type is not byte sized).
5053   if (!ExtVT.isRound())
5054     return SDValue();
5055
5056   unsigned ShAmt = 0;
5057   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5058     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5059       ShAmt = N01->getZExtValue();
5060       // Is the shift amount a multiple of size of VT?
5061       if ((ShAmt & (EVTBits-1)) == 0) {
5062         N0 = N0.getOperand(0);
5063         // Is the load width a multiple of size of VT?
5064         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5065           return SDValue();
5066       }
5067
5068       // At this point, we must have a load or else we can't do the transform.
5069       if (!isa<LoadSDNode>(N0)) return SDValue();
5070
5071       // If the shift amount is larger than the input type then we're not
5072       // accessing any of the loaded bytes.  If the load was a zextload/extload
5073       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5074       // If the load was a sextload then the result is a splat of the sign bit
5075       // of the extended byte.  This is not worth optimizing for.
5076       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5077         return SDValue();
5078     }
5079   }
5080
5081   // If the load is shifted left (and the result isn't shifted back right),
5082   // we can fold the truncate through the shift.
5083   unsigned ShLeftAmt = 0;
5084   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5085       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5086     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5087       ShLeftAmt = N01->getZExtValue();
5088       N0 = N0.getOperand(0);
5089     }
5090   }
5091
5092   // If we haven't found a load, we can't narrow it.  Don't transform one with
5093   // multiple uses, this would require adding a new load.
5094   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse() ||
5095       // Don't change the width of a volatile load.
5096       cast<LoadSDNode>(N0)->isVolatile())
5097     return SDValue();
5098
5099   // Verify that we are actually reducing a load width here.
5100   if (cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits() < EVTBits)
5101     return SDValue();
5102
5103   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5104   EVT PtrType = N0.getOperand(1).getValueType();
5105
5106   if (PtrType == MVT::Untyped || PtrType.isExtended())
5107     // It's not possible to generate a constant of extended or untyped type.
5108     return SDValue();
5109
5110   // For big endian targets, we need to adjust the offset to the pointer to
5111   // load the correct bytes.
5112   if (TLI.isBigEndian()) {
5113     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5114     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5115     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5116   }
5117
5118   uint64_t PtrOff = ShAmt / 8;
5119   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5120   SDValue NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(),
5121                                PtrType, LN0->getBasePtr(),
5122                                DAG.getConstant(PtrOff, PtrType));
5123   AddToWorkList(NewPtr.getNode());
5124
5125   SDValue Load;
5126   if (ExtType == ISD::NON_EXTLOAD)
5127     Load =  DAG.getLoad(VT, N0.getDebugLoc(), LN0->getChain(), NewPtr,
5128                         LN0->getPointerInfo().getWithOffset(PtrOff),
5129                         LN0->isVolatile(), LN0->isNonTemporal(),
5130                         LN0->isInvariant(), NewAlign);
5131   else
5132     Load = DAG.getExtLoad(ExtType, N0.getDebugLoc(), VT, LN0->getChain(),NewPtr,
5133                           LN0->getPointerInfo().getWithOffset(PtrOff),
5134                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5135                           NewAlign);
5136
5137   // Replace the old load's chain with the new load's chain.
5138   WorkListRemover DeadNodes(*this);
5139   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5140
5141   // Shift the result left, if we've swallowed a left shift.
5142   SDValue Result = Load;
5143   if (ShLeftAmt != 0) {
5144     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5145     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5146       ShImmTy = VT;
5147     Result = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT,
5148                          Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5149   }
5150
5151   // Return the new loaded value.
5152   return Result;
5153 }
5154
5155 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5156   SDValue N0 = N->getOperand(0);
5157   SDValue N1 = N->getOperand(1);
5158   EVT VT = N->getValueType(0);
5159   EVT EVT = cast<VTSDNode>(N1)->getVT();
5160   unsigned VTBits = VT.getScalarType().getSizeInBits();
5161   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5162
5163   // fold (sext_in_reg c1) -> c1
5164   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5165     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, N0, N1);
5166
5167   // If the input is already sign extended, just drop the extension.
5168   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5169     return N0;
5170
5171   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5172   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5173       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT())) {
5174     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5175                        N0.getOperand(0), N1);
5176   }
5177
5178   // fold (sext_in_reg (sext x)) -> (sext x)
5179   // fold (sext_in_reg (aext x)) -> (sext x)
5180   // if x is small enough.
5181   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5182     SDValue N00 = N0.getOperand(0);
5183     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5184         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5185       return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N00, N1);
5186   }
5187
5188   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5189   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5190     return DAG.getZeroExtendInReg(N0, N->getDebugLoc(), EVT);
5191
5192   // fold operands of sext_in_reg based on knowledge that the top bits are not
5193   // demanded.
5194   if (SimplifyDemandedBits(SDValue(N, 0)))
5195     return SDValue(N, 0);
5196
5197   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5198   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5199   SDValue NarrowLoad = ReduceLoadWidth(N);
5200   if (NarrowLoad.getNode())
5201     return NarrowLoad;
5202
5203   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5204   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5205   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5206   if (N0.getOpcode() == ISD::SRL) {
5207     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5208       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5209         // We can turn this into an SRA iff the input to the SRL is already sign
5210         // extended enough.
5211         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5212         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5213           return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT,
5214                              N0.getOperand(0), N0.getOperand(1));
5215       }
5216   }
5217
5218   // fold (sext_inreg (extload x)) -> (sextload x)
5219   if (ISD::isEXTLoad(N0.getNode()) &&
5220       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5221       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5222       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5223        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5224     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5225     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5226                                      LN0->getChain(),
5227                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5228                                      EVT,
5229                                      LN0->isVolatile(), LN0->isNonTemporal(),
5230                                      LN0->getAlignment());
5231     CombineTo(N, ExtLoad);
5232     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5233     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5234   }
5235   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5236   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5237       N0.hasOneUse() &&
5238       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5239       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5240        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5241     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5242     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5243                                      LN0->getChain(),
5244                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5245                                      EVT,
5246                                      LN0->isVolatile(), LN0->isNonTemporal(),
5247                                      LN0->getAlignment());
5248     CombineTo(N, ExtLoad);
5249     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5250     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5251   }
5252
5253   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5254   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5255     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5256                                        N0.getOperand(1), false);
5257     if (BSwap.getNode() != 0)
5258       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5259                          BSwap, N1);
5260   }
5261
5262   return SDValue();
5263 }
5264
5265 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5266   SDValue N0 = N->getOperand(0);
5267   EVT VT = N->getValueType(0);
5268   bool isLE = TLI.isLittleEndian();
5269
5270   // noop truncate
5271   if (N0.getValueType() == N->getValueType(0))
5272     return N0;
5273   // fold (truncate c1) -> c1
5274   if (isa<ConstantSDNode>(N0))
5275     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0);
5276   // fold (truncate (truncate x)) -> (truncate x)
5277   if (N0.getOpcode() == ISD::TRUNCATE)
5278     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5279   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5280   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5281       N0.getOpcode() == ISD::SIGN_EXTEND ||
5282       N0.getOpcode() == ISD::ANY_EXTEND) {
5283     if (N0.getOperand(0).getValueType().bitsLT(VT))
5284       // if the source is smaller than the dest, we still need an extend
5285       return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
5286                          N0.getOperand(0));
5287     if (N0.getOperand(0).getValueType().bitsGT(VT))
5288       // if the source is larger than the dest, than we just need the truncate
5289       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5290     // if the source and dest are the same type, we can drop both the extend
5291     // and the truncate.
5292     return N0.getOperand(0);
5293   }
5294
5295   // Fold extract-and-trunc into a narrow extract. For example:
5296   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5297   //   i32 y = TRUNCATE(i64 x)
5298   //        -- becomes --
5299   //   v16i8 b = BITCAST (v2i64 val)
5300   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5301   //
5302   // Note: We only run this optimization after type legalization (which often
5303   // creates this pattern) and before operation legalization after which
5304   // we need to be more careful about the vector instructions that we generate.
5305   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5306       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5307
5308     EVT VecTy = N0.getOperand(0).getValueType();
5309     EVT ExTy = N0.getValueType();
5310     EVT TrTy = N->getValueType(0);
5311
5312     unsigned NumElem = VecTy.getVectorNumElements();
5313     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5314
5315     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5316     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5317
5318     SDValue EltNo = N0->getOperand(1);
5319     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5320       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5321       EVT IndexTy = N0->getOperand(1).getValueType();
5322       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5323
5324       SDValue V = DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5325                               NVT, N0.getOperand(0));
5326
5327       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5328                          N->getDebugLoc(), TrTy, V,
5329                          DAG.getConstant(Index, IndexTy));
5330     }
5331   }
5332
5333   // See if we can simplify the input to this truncate through knowledge that
5334   // only the low bits are being used.
5335   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5336   // Currently we only perform this optimization on scalars because vectors
5337   // may have different active low bits.
5338   if (!VT.isVector()) {
5339     SDValue Shorter =
5340       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5341                                                VT.getSizeInBits()));
5342     if (Shorter.getNode())
5343       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Shorter);
5344   }
5345   // fold (truncate (load x)) -> (smaller load x)
5346   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5347   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5348     SDValue Reduced = ReduceLoadWidth(N);
5349     if (Reduced.getNode())
5350       return Reduced;
5351   }
5352   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5353   // where ... are all 'undef'.
5354   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5355     SmallVector<EVT, 8> VTs;
5356     SDValue V;
5357     unsigned Idx = 0;
5358     unsigned NumDefs = 0;
5359
5360     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5361       SDValue X = N0.getOperand(i);
5362       if (X.getOpcode() != ISD::UNDEF) {
5363         V = X;
5364         Idx = i;
5365         NumDefs++;
5366       }
5367       // Stop if more than one members are non-undef.
5368       if (NumDefs > 1)
5369         break;
5370       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5371                                      VT.getVectorElementType(),
5372                                      X.getValueType().getVectorNumElements()));
5373     }
5374
5375     if (NumDefs == 0)
5376       return DAG.getUNDEF(VT);
5377
5378     if (NumDefs == 1) {
5379       assert(V.getNode() && "The single defined operand is empty!");
5380       SmallVector<SDValue, 8> Opnds;
5381       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5382         if (i != Idx) {
5383           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5384           continue;
5385         }
5386         SDValue NV = DAG.getNode(ISD::TRUNCATE, V.getDebugLoc(), VTs[i], V);
5387         AddToWorkList(NV.getNode());
5388         Opnds.push_back(NV);
5389       }
5390       return DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
5391                          &Opnds[0], Opnds.size());
5392     }
5393   }
5394
5395   // Simplify the operands using demanded-bits information.
5396   if (!VT.isVector() &&
5397       SimplifyDemandedBits(SDValue(N, 0)))
5398     return SDValue(N, 0);
5399
5400   return SDValue();
5401 }
5402
5403 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5404   SDValue Elt = N->getOperand(i);
5405   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5406     return Elt.getNode();
5407   return Elt.getOperand(Elt.getResNo()).getNode();
5408 }
5409
5410 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5411 /// if load locations are consecutive.
5412 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5413   assert(N->getOpcode() == ISD::BUILD_PAIR);
5414
5415   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5416   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5417   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5418       LD1->getPointerInfo().getAddrSpace() !=
5419          LD2->getPointerInfo().getAddrSpace())
5420     return SDValue();
5421   EVT LD1VT = LD1->getValueType(0);
5422
5423   if (ISD::isNON_EXTLoad(LD2) &&
5424       LD2->hasOneUse() &&
5425       // If both are volatile this would reduce the number of volatile loads.
5426       // If one is volatile it might be ok, but play conservative and bail out.
5427       !LD1->isVolatile() &&
5428       !LD2->isVolatile() &&
5429       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5430     unsigned Align = LD1->getAlignment();
5431     unsigned NewAlign = TLI.getDataLayout()->
5432       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5433
5434     if (NewAlign <= Align &&
5435         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5436       return DAG.getLoad(VT, N->getDebugLoc(), LD1->getChain(),
5437                          LD1->getBasePtr(), LD1->getPointerInfo(),
5438                          false, false, false, Align);
5439   }
5440
5441   return SDValue();
5442 }
5443
5444 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5445   SDValue N0 = N->getOperand(0);
5446   EVT VT = N->getValueType(0);
5447
5448   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5449   // Only do this before legalize, since afterward the target may be depending
5450   // on the bitconvert.
5451   // First check to see if this is all constant.
5452   if (!LegalTypes &&
5453       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5454       VT.isVector()) {
5455     bool isSimple = true;
5456     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5457       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5458           N0.getOperand(i).getOpcode() != ISD::Constant &&
5459           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5460         isSimple = false;
5461         break;
5462       }
5463
5464     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5465     assert(!DestEltVT.isVector() &&
5466            "Element type of vector ValueType must not be vector!");
5467     if (isSimple)
5468       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5469   }
5470
5471   // If the input is a constant, let getNode fold it.
5472   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5473     SDValue Res = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, N0);
5474     if (Res.getNode() != N) {
5475       if (!LegalOperations ||
5476           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5477         return Res;
5478
5479       // Folding it resulted in an illegal node, and it's too late to
5480       // do that. Clean up the old node and forego the transformation.
5481       // Ideally this won't happen very often, because instcombine
5482       // and the earlier dagcombine runs (where illegal nodes are
5483       // permitted) should have folded most of them already.
5484       DAG.DeleteNode(Res.getNode());
5485     }
5486   }
5487
5488   // (conv (conv x, t1), t2) -> (conv x, t2)
5489   if (N0.getOpcode() == ISD::BITCAST)
5490     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT,
5491                        N0.getOperand(0));
5492
5493   // fold (conv (load x)) -> (load (conv*)x)
5494   // If the resultant load doesn't need a higher alignment than the original!
5495   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5496       // Do not change the width of a volatile load.
5497       !cast<LoadSDNode>(N0)->isVolatile() &&
5498       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5499     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5500     unsigned Align = TLI.getDataLayout()->
5501       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5502     unsigned OrigAlign = LN0->getAlignment();
5503
5504     if (Align <= OrigAlign) {
5505       SDValue Load = DAG.getLoad(VT, N->getDebugLoc(), LN0->getChain(),
5506                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5507                                  LN0->isVolatile(), LN0->isNonTemporal(),
5508                                  LN0->isInvariant(), OrigAlign);
5509       AddToWorkList(N);
5510       CombineTo(N0.getNode(),
5511                 DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5512                             N0.getValueType(), Load),
5513                 Load.getValue(1));
5514       return Load;
5515     }
5516   }
5517
5518   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5519   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5520   // This often reduces constant pool loads.
5521   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(VT)) ||
5522        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(VT))) &&
5523       N0.getNode()->hasOneUse() && VT.isInteger() &&
5524       !VT.isVector() && !N0.getValueType().isVector()) {
5525     SDValue NewConv = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(), VT,
5526                                   N0.getOperand(0));
5527     AddToWorkList(NewConv.getNode());
5528
5529     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5530     if (N0.getOpcode() == ISD::FNEG)
5531       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
5532                          NewConv, DAG.getConstant(SignBit, VT));
5533     assert(N0.getOpcode() == ISD::FABS);
5534     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
5535                        NewConv, DAG.getConstant(~SignBit, VT));
5536   }
5537
5538   // fold (bitconvert (fcopysign cst, x)) ->
5539   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5540   // Note that we don't handle (copysign x, cst) because this can always be
5541   // folded to an fneg or fabs.
5542   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5543       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5544       VT.isInteger() && !VT.isVector()) {
5545     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5546     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5547     if (isTypeLegal(IntXVT)) {
5548       SDValue X = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5549                               IntXVT, N0.getOperand(1));
5550       AddToWorkList(X.getNode());
5551
5552       // If X has a different width than the result/lhs, sext it or truncate it.
5553       unsigned VTWidth = VT.getSizeInBits();
5554       if (OrigXWidth < VTWidth) {
5555         X = DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, X);
5556         AddToWorkList(X.getNode());
5557       } else if (OrigXWidth > VTWidth) {
5558         // To get the sign bit in the right place, we have to shift it right
5559         // before truncating.
5560         X = DAG.getNode(ISD::SRL, X.getDebugLoc(),
5561                         X.getValueType(), X,
5562                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5563         AddToWorkList(X.getNode());
5564         X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
5565         AddToWorkList(X.getNode());
5566       }
5567
5568       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5569       X = DAG.getNode(ISD::AND, X.getDebugLoc(), VT,
5570                       X, DAG.getConstant(SignBit, VT));
5571       AddToWorkList(X.getNode());
5572
5573       SDValue Cst = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5574                                 VT, N0.getOperand(0));
5575       Cst = DAG.getNode(ISD::AND, Cst.getDebugLoc(), VT,
5576                         Cst, DAG.getConstant(~SignBit, VT));
5577       AddToWorkList(Cst.getNode());
5578
5579       return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, X, Cst);
5580     }
5581   }
5582
5583   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5584   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5585     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5586     if (CombineLD.getNode())
5587       return CombineLD;
5588   }
5589
5590   return SDValue();
5591 }
5592
5593 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5594   EVT VT = N->getValueType(0);
5595   return CombineConsecutiveLoads(N, VT);
5596 }
5597
5598 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5599 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5600 /// destination element value type.
5601 SDValue DAGCombiner::
5602 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5603   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5604
5605   // If this is already the right type, we're done.
5606   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5607
5608   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5609   unsigned DstBitSize = DstEltVT.getSizeInBits();
5610
5611   // If this is a conversion of N elements of one type to N elements of another
5612   // type, convert each element.  This handles FP<->INT cases.
5613   if (SrcBitSize == DstBitSize) {
5614     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5615                               BV->getValueType(0).getVectorNumElements());
5616
5617     // Due to the FP element handling below calling this routine recursively,
5618     // we can end up with a scalar-to-vector node here.
5619     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5620       return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5621                          DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5622                                      DstEltVT, BV->getOperand(0)));
5623
5624     SmallVector<SDValue, 8> Ops;
5625     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5626       SDValue Op = BV->getOperand(i);
5627       // If the vector element type is not legal, the BUILD_VECTOR operands
5628       // are promoted and implicitly truncated.  Make that explicit here.
5629       if (Op.getValueType() != SrcEltVT)
5630         Op = DAG.getNode(ISD::TRUNCATE, BV->getDebugLoc(), SrcEltVT, Op);
5631       Ops.push_back(DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5632                                 DstEltVT, Op));
5633       AddToWorkList(Ops.back().getNode());
5634     }
5635     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5636                        &Ops[0], Ops.size());
5637   }
5638
5639   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5640   // handle annoying details of growing/shrinking FP values, we convert them to
5641   // int first.
5642   if (SrcEltVT.isFloatingPoint()) {
5643     // Convert the input float vector to a int vector where the elements are the
5644     // same sizes.
5645     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5646     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5647     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5648     SrcEltVT = IntVT;
5649   }
5650
5651   // Now we know the input is an integer vector.  If the output is a FP type,
5652   // convert to integer first, then to FP of the right size.
5653   if (DstEltVT.isFloatingPoint()) {
5654     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5655     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5656     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5657
5658     // Next, convert to FP elements of the same size.
5659     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5660   }
5661
5662   // Okay, we know the src/dst types are both integers of differing types.
5663   // Handling growing first.
5664   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5665   if (SrcBitSize < DstBitSize) {
5666     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5667
5668     SmallVector<SDValue, 8> Ops;
5669     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5670          i += NumInputsPerOutput) {
5671       bool isLE = TLI.isLittleEndian();
5672       APInt NewBits = APInt(DstBitSize, 0);
5673       bool EltIsUndef = true;
5674       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5675         // Shift the previously computed bits over.
5676         NewBits <<= SrcBitSize;
5677         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5678         if (Op.getOpcode() == ISD::UNDEF) continue;
5679         EltIsUndef = false;
5680
5681         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5682                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5683       }
5684
5685       if (EltIsUndef)
5686         Ops.push_back(DAG.getUNDEF(DstEltVT));
5687       else
5688         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5689     }
5690
5691     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5692     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5693                        &Ops[0], Ops.size());
5694   }
5695
5696   // Finally, this must be the case where we are shrinking elements: each input
5697   // turns into multiple outputs.
5698   bool isS2V = ISD::isScalarToVector(BV);
5699   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5700   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5701                             NumOutputsPerInput*BV->getNumOperands());
5702   SmallVector<SDValue, 8> Ops;
5703
5704   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5705     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5706       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5707         Ops.push_back(DAG.getUNDEF(DstEltVT));
5708       continue;
5709     }
5710
5711     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5712                   getAPIntValue().zextOrTrunc(SrcBitSize);
5713
5714     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5715       APInt ThisVal = OpVal.trunc(DstBitSize);
5716       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5717       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5718         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5719         return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5720                            Ops[0]);
5721       OpVal = OpVal.lshr(DstBitSize);
5722     }
5723
5724     // For big endian targets, swap the order of the pieces of each element.
5725     if (TLI.isBigEndian())
5726       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5727   }
5728
5729   return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5730                      &Ops[0], Ops.size());
5731 }
5732
5733 SDValue DAGCombiner::visitFADD(SDNode *N) {
5734   SDValue N0 = N->getOperand(0);
5735   SDValue N1 = N->getOperand(1);
5736   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5737   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5738   EVT VT = N->getValueType(0);
5739
5740   // fold vector ops
5741   if (VT.isVector()) {
5742     SDValue FoldedVOp = SimplifyVBinOp(N);
5743     if (FoldedVOp.getNode()) return FoldedVOp;
5744   }
5745
5746   // fold (fadd c1, c2) -> c1 + c2
5747   if (N0CFP && N1CFP)
5748     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N1);
5749   // canonicalize constant to RHS
5750   if (N0CFP && !N1CFP)
5751     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N0);
5752   // fold (fadd A, 0) -> A
5753   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5754       N1CFP->getValueAPF().isZero())
5755     return N0;
5756   // fold (fadd A, (fneg B)) -> (fsub A, B)
5757   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5758     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5759     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0,
5760                        GetNegatedExpression(N1, DAG, LegalOperations));
5761   // fold (fadd (fneg A), B) -> (fsub B, A)
5762   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5763     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5764     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N1,
5765                        GetNegatedExpression(N0, DAG, LegalOperations));
5766
5767   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
5768   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5769       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
5770       isa<ConstantFPSDNode>(N0.getOperand(1)))
5771     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0.getOperand(0),
5772                        DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5773                                    N0.getOperand(1), N1));
5774
5775   // If allow, fold (fadd (fneg x), x) -> 0.0
5776   if (DAG.getTarget().Options.UnsafeFPMath &&
5777       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1) {
5778     return DAG.getConstantFP(0.0, VT);
5779   }
5780
5781     // If allow, fold (fadd x, (fneg x)) -> 0.0
5782   if (DAG.getTarget().Options.UnsafeFPMath &&
5783       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0) {
5784     return DAG.getConstantFP(0.0, VT);
5785   }
5786
5787   // In unsafe math mode, we can fold chains of FADD's of the same value
5788   // into multiplications.  This transform is not safe in general because
5789   // we are reducing the number of rounding steps.
5790   if (DAG.getTarget().Options.UnsafeFPMath &&
5791       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
5792       !N0CFP && !N1CFP) {
5793     if (N0.getOpcode() == ISD::FMUL) {
5794       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
5795       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
5796
5797       // (fadd (fmul c, x), x) -> (fmul c+1, x)
5798       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
5799         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5800                                      SDValue(CFP00, 0),
5801                                      DAG.getConstantFP(1.0, VT));
5802         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5803                            N1, NewCFP);
5804       }
5805
5806       // (fadd (fmul x, c), x) -> (fmul c+1, x)
5807       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
5808         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5809                                      SDValue(CFP01, 0),
5810                                      DAG.getConstantFP(1.0, VT));
5811         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5812                            N1, NewCFP);
5813       }
5814
5815       // (fadd (fadd x, x), x) -> (fmul 3.0, x)
5816       if (!CFP00 && !CFP01 && N0.getOperand(0) == N0.getOperand(1) &&
5817           N0.getOperand(0) == N1) {
5818         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5819                            N1, DAG.getConstantFP(3.0, VT));
5820       }
5821
5822       // (fadd (fmul c, x), (fadd x, x)) -> (fmul c+2, x)
5823       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
5824           N1.getOperand(0) == N1.getOperand(1) &&
5825           N0.getOperand(1) == N1.getOperand(0)) {
5826         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5827                                      SDValue(CFP00, 0),
5828                                      DAG.getConstantFP(2.0, VT));
5829         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5830                            N0.getOperand(1), NewCFP);
5831       }
5832
5833       // (fadd (fmul x, c), (fadd x, x)) -> (fmul c+2, x)
5834       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
5835           N1.getOperand(0) == N1.getOperand(1) &&
5836           N0.getOperand(0) == N1.getOperand(0)) {
5837         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5838                                      SDValue(CFP01, 0),
5839                                      DAG.getConstantFP(2.0, VT));
5840         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5841                            N0.getOperand(0), NewCFP);
5842       }
5843     }
5844
5845     if (N1.getOpcode() == ISD::FMUL) {
5846       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
5847       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
5848
5849       // (fadd x, (fmul c, x)) -> (fmul c+1, x)
5850       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
5851         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5852                                      SDValue(CFP10, 0),
5853                                      DAG.getConstantFP(1.0, VT));
5854         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5855                            N0, NewCFP);
5856       }
5857
5858       // (fadd x, (fmul x, c)) -> (fmul c+1, x)
5859       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
5860         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5861                                      SDValue(CFP11, 0),
5862                                      DAG.getConstantFP(1.0, VT));
5863         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5864                            N0, NewCFP);
5865       }
5866
5867       // (fadd x, (fadd x, x)) -> (fmul 3.0, x)
5868       if (!CFP10 && !CFP11 && N1.getOperand(0) == N1.getOperand(1) &&
5869           N1.getOperand(0) == N0) {
5870         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5871                            N0, DAG.getConstantFP(3.0, VT));
5872       }
5873
5874       // (fadd (fadd x, x), (fmul c, x)) -> (fmul c+2, x)
5875       if (CFP10 && !CFP11 && N1.getOpcode() == ISD::FADD &&
5876           N1.getOperand(0) == N1.getOperand(1) &&
5877           N0.getOperand(1) == N1.getOperand(0)) {
5878         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5879                                      SDValue(CFP10, 0),
5880                                      DAG.getConstantFP(2.0, VT));
5881         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5882                            N0.getOperand(1), NewCFP);
5883       }
5884
5885       // (fadd (fadd x, x), (fmul x, c)) -> (fmul c+2, x)
5886       if (CFP11 && !CFP10 && N1.getOpcode() == ISD::FADD &&
5887           N1.getOperand(0) == N1.getOperand(1) &&
5888           N0.getOperand(0) == N1.getOperand(0)) {
5889         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5890                                      SDValue(CFP11, 0),
5891                                      DAG.getConstantFP(2.0, VT));
5892         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5893                            N0.getOperand(0), NewCFP);
5894       }
5895     }
5896
5897     // (fadd (fadd x, x), (fadd x, x)) -> (fmul 4.0, x)
5898     if (N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
5899         N0.getOperand(0) == N0.getOperand(1) &&
5900         N1.getOperand(0) == N1.getOperand(1) &&
5901         N0.getOperand(0) == N1.getOperand(0)) {
5902       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5903                          N0.getOperand(0),
5904                          DAG.getConstantFP(4.0, VT));
5905     }
5906   }
5907
5908   // FADD -> FMA combines:
5909   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
5910        DAG.getTarget().Options.UnsafeFPMath) &&
5911       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5912       TLI.isOperationLegalOrCustom(ISD::FMA, VT)) {
5913
5914     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
5915     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5916       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5917                          N0.getOperand(0), N0.getOperand(1), N1);
5918     }
5919
5920     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
5921     // Note: Commutes FADD operands.
5922     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
5923       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5924                          N1.getOperand(0), N1.getOperand(1), N0);
5925     }
5926   }
5927
5928   return SDValue();
5929 }
5930
5931 SDValue DAGCombiner::visitFSUB(SDNode *N) {
5932   SDValue N0 = N->getOperand(0);
5933   SDValue N1 = N->getOperand(1);
5934   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5935   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5936   EVT VT = N->getValueType(0);
5937   DebugLoc dl = N->getDebugLoc();
5938
5939   // fold vector ops
5940   if (VT.isVector()) {
5941     SDValue FoldedVOp = SimplifyVBinOp(N);
5942     if (FoldedVOp.getNode()) return FoldedVOp;
5943   }
5944
5945   // fold (fsub c1, c2) -> c1-c2
5946   if (N0CFP && N1CFP)
5947     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0, N1);
5948   // fold (fsub A, 0) -> A
5949   if (DAG.getTarget().Options.UnsafeFPMath &&
5950       N1CFP && N1CFP->getValueAPF().isZero())
5951     return N0;
5952   // fold (fsub 0, B) -> -B
5953   if (DAG.getTarget().Options.UnsafeFPMath &&
5954       N0CFP && N0CFP->getValueAPF().isZero()) {
5955     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5956       return GetNegatedExpression(N1, DAG, LegalOperations);
5957     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5958       return DAG.getNode(ISD::FNEG, dl, VT, N1);
5959   }
5960   // fold (fsub A, (fneg B)) -> (fadd A, B)
5961   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5962     return DAG.getNode(ISD::FADD, dl, VT, N0,
5963                        GetNegatedExpression(N1, DAG, LegalOperations));
5964
5965   // If 'unsafe math' is enabled, fold
5966   //    (fsub x, x) -> 0.0 &
5967   //    (fsub x, (fadd x, y)) -> (fneg y) &
5968   //    (fsub x, (fadd y, x)) -> (fneg y)
5969   if (DAG.getTarget().Options.UnsafeFPMath) {
5970     if (N0 == N1)
5971       return DAG.getConstantFP(0.0f, VT);
5972
5973     if (N1.getOpcode() == ISD::FADD) {
5974       SDValue N10 = N1->getOperand(0);
5975       SDValue N11 = N1->getOperand(1);
5976
5977       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
5978                                           &DAG.getTarget().Options))
5979         return GetNegatedExpression(N11, DAG, LegalOperations);
5980       else if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
5981                                                &DAG.getTarget().Options))
5982         return GetNegatedExpression(N10, DAG, LegalOperations);
5983     }
5984   }
5985
5986   // FSUB -> FMA combines:
5987   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
5988        DAG.getTarget().Options.UnsafeFPMath) &&
5989       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5990       TLI.isOperationLegalOrCustom(ISD::FMA, VT)) {
5991
5992     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
5993     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5994       return DAG.getNode(ISD::FMA, dl, VT,
5995                          N0.getOperand(0), N0.getOperand(1),
5996                          DAG.getNode(ISD::FNEG, dl, VT, N1));
5997     }
5998
5999     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6000     // Note: Commutes FSUB operands.
6001     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
6002       return DAG.getNode(ISD::FMA, dl, VT,
6003                          DAG.getNode(ISD::FNEG, dl, VT,
6004                          N1.getOperand(0)),
6005                          N1.getOperand(1), N0);
6006     }
6007
6008     // fold (fsub (-(fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6009     if (N0.getOpcode() == ISD::FNEG &&
6010         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6011         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6012       SDValue N00 = N0.getOperand(0).getOperand(0);
6013       SDValue N01 = N0.getOperand(0).getOperand(1);
6014       return DAG.getNode(ISD::FMA, dl, VT,
6015                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6016                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6017     }
6018   }
6019
6020   return SDValue();
6021 }
6022
6023 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6024   SDValue N0 = N->getOperand(0);
6025   SDValue N1 = N->getOperand(1);
6026   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6027   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6028   EVT VT = N->getValueType(0);
6029   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6030
6031   // fold vector ops
6032   if (VT.isVector()) {
6033     SDValue FoldedVOp = SimplifyVBinOp(N);
6034     if (FoldedVOp.getNode()) return FoldedVOp;
6035   }
6036
6037   // fold (fmul c1, c2) -> c1*c2
6038   if (N0CFP && N1CFP)
6039     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0, N1);
6040   // canonicalize constant to RHS
6041   if (N0CFP && !N1CFP)
6042     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N1, N0);
6043   // fold (fmul A, 0) -> 0
6044   if (DAG.getTarget().Options.UnsafeFPMath &&
6045       N1CFP && N1CFP->getValueAPF().isZero())
6046     return N1;
6047   // fold (fmul A, 0) -> 0, vector edition.
6048   if (DAG.getTarget().Options.UnsafeFPMath &&
6049       ISD::isBuildVectorAllZeros(N1.getNode()))
6050     return N1;
6051   // fold (fmul A, 1.0) -> A
6052   if (N1CFP && N1CFP->isExactlyValue(1.0))
6053     return N0;
6054   // fold (fmul X, 2.0) -> (fadd X, X)
6055   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6056     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N0);
6057   // fold (fmul X, -1.0) -> (fneg X)
6058   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6059     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6060       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N0);
6061
6062   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6063   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6064                                        &DAG.getTarget().Options)) {
6065     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6066                                          &DAG.getTarget().Options)) {
6067       // Both can be negated for free, check to see if at least one is cheaper
6068       // negated.
6069       if (LHSNeg == 2 || RHSNeg == 2)
6070         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6071                            GetNegatedExpression(N0, DAG, LegalOperations),
6072                            GetNegatedExpression(N1, DAG, LegalOperations));
6073     }
6074   }
6075
6076   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6077   if (DAG.getTarget().Options.UnsafeFPMath &&
6078       N1CFP && N0.getOpcode() == ISD::FMUL &&
6079       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6080     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0.getOperand(0),
6081                        DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6082                                    N0.getOperand(1), N1));
6083
6084   return SDValue();
6085 }
6086
6087 SDValue DAGCombiner::visitFMA(SDNode *N) {
6088   SDValue N0 = N->getOperand(0);
6089   SDValue N1 = N->getOperand(1);
6090   SDValue N2 = N->getOperand(2);
6091   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6092   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6093   EVT VT = N->getValueType(0);
6094   DebugLoc dl = N->getDebugLoc();
6095
6096   if (DAG.getTarget().Options.UnsafeFPMath) {
6097     if (N0CFP && N0CFP->isZero())
6098       return N2;
6099     if (N1CFP && N1CFP->isZero())
6100       return N2;
6101   }
6102   if (N0CFP && N0CFP->isExactlyValue(1.0))
6103     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N2);
6104   if (N1CFP && N1CFP->isExactlyValue(1.0))
6105     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N2);
6106
6107   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6108   if (N0CFP && !N1CFP)
6109     return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT, N1, N0, N2);
6110
6111   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6112   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6113       N2.getOpcode() == ISD::FMUL &&
6114       N0 == N2.getOperand(0) &&
6115       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6116     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6117                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6118   }
6119
6120
6121   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6122   if (DAG.getTarget().Options.UnsafeFPMath &&
6123       N0.getOpcode() == ISD::FMUL && N1CFP &&
6124       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6125     return DAG.getNode(ISD::FMA, dl, VT,
6126                        N0.getOperand(0),
6127                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6128                        N2);
6129   }
6130
6131   // (fma x, 1, y) -> (fadd x, y)
6132   // (fma x, -1, y) -> (fadd (fneg x), y)
6133   if (N1CFP) {
6134     if (N1CFP->isExactlyValue(1.0))
6135       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6136
6137     if (N1CFP->isExactlyValue(-1.0) &&
6138         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6139       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6140       AddToWorkList(RHSNeg.getNode());
6141       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6142     }
6143   }
6144
6145   // (fma x, c, x) -> (fmul x, (c+1))
6146   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2) {
6147     return DAG.getNode(ISD::FMUL, dl, VT,
6148                        N0,
6149                        DAG.getNode(ISD::FADD, dl, VT,
6150                                    N1, DAG.getConstantFP(1.0, VT)));
6151   }
6152
6153   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6154   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6155       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0) {
6156     return DAG.getNode(ISD::FMUL, dl, VT,
6157                        N0,
6158                        DAG.getNode(ISD::FADD, dl, VT,
6159                                    N1, DAG.getConstantFP(-1.0, VT)));
6160   }
6161
6162
6163   return SDValue();
6164 }
6165
6166 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6167   SDValue N0 = N->getOperand(0);
6168   SDValue N1 = N->getOperand(1);
6169   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6170   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6171   EVT VT = N->getValueType(0);
6172   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6173
6174   // fold vector ops
6175   if (VT.isVector()) {
6176     SDValue FoldedVOp = SimplifyVBinOp(N);
6177     if (FoldedVOp.getNode()) return FoldedVOp;
6178   }
6179
6180   // fold (fdiv c1, c2) -> c1/c2
6181   if (N0CFP && N1CFP)
6182     return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT, N0, N1);
6183
6184   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6185   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6186     // Compute the reciprocal 1.0 / c2.
6187     APFloat N1APF = N1CFP->getValueAPF();
6188     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6189     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6190     // Only do the transform if the reciprocal is a legal fp immediate that
6191     // isn't too nasty (eg NaN, denormal, ...).
6192     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6193         (!LegalOperations ||
6194          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6195          // backend)... we should handle this gracefully after Legalize.
6196          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6197          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6198          TLI.isFPImmLegal(Recip, VT)))
6199       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0,
6200                          DAG.getConstantFP(Recip, VT));
6201   }
6202
6203   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6204   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6205                                        &DAG.getTarget().Options)) {
6206     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6207                                          &DAG.getTarget().Options)) {
6208       // Both can be negated for free, check to see if at least one is cheaper
6209       // negated.
6210       if (LHSNeg == 2 || RHSNeg == 2)
6211         return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT,
6212                            GetNegatedExpression(N0, DAG, LegalOperations),
6213                            GetNegatedExpression(N1, DAG, LegalOperations));
6214     }
6215   }
6216
6217   return SDValue();
6218 }
6219
6220 SDValue DAGCombiner::visitFREM(SDNode *N) {
6221   SDValue N0 = N->getOperand(0);
6222   SDValue N1 = N->getOperand(1);
6223   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6224   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6225   EVT VT = N->getValueType(0);
6226
6227   // fold (frem c1, c2) -> fmod(c1,c2)
6228   if (N0CFP && N1CFP)
6229     return DAG.getNode(ISD::FREM, N->getDebugLoc(), VT, N0, N1);
6230
6231   return SDValue();
6232 }
6233
6234 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6235   SDValue N0 = N->getOperand(0);
6236   SDValue N1 = N->getOperand(1);
6237   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6238   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6239   EVT VT = N->getValueType(0);
6240
6241   if (N0CFP && N1CFP)  // Constant fold
6242     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT, N0, N1);
6243
6244   if (N1CFP) {
6245     const APFloat& V = N1CFP->getValueAPF();
6246     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6247     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6248     if (!V.isNegative()) {
6249       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6250         return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6251     } else {
6252       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6253         return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
6254                            DAG.getNode(ISD::FABS, N0.getDebugLoc(), VT, N0));
6255     }
6256   }
6257
6258   // copysign(fabs(x), y) -> copysign(x, y)
6259   // copysign(fneg(x), y) -> copysign(x, y)
6260   // copysign(copysign(x,z), y) -> copysign(x, y)
6261   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6262       N0.getOpcode() == ISD::FCOPYSIGN)
6263     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6264                        N0.getOperand(0), N1);
6265
6266   // copysign(x, abs(y)) -> abs(x)
6267   if (N1.getOpcode() == ISD::FABS)
6268     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6269
6270   // copysign(x, copysign(y,z)) -> copysign(x, z)
6271   if (N1.getOpcode() == ISD::FCOPYSIGN)
6272     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6273                        N0, N1.getOperand(1));
6274
6275   // copysign(x, fp_extend(y)) -> copysign(x, y)
6276   // copysign(x, fp_round(y)) -> copysign(x, y)
6277   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6278     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6279                        N0, N1.getOperand(0));
6280
6281   return SDValue();
6282 }
6283
6284 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6285   SDValue N0 = N->getOperand(0);
6286   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6287   EVT VT = N->getValueType(0);
6288   EVT OpVT = N0.getValueType();
6289
6290   // fold (sint_to_fp c1) -> c1fp
6291   if (N0C &&
6292       // ...but only if the target supports immediate floating-point values
6293       (!LegalOperations ||
6294        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6295     return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
6296
6297   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6298   // but UINT_TO_FP is legal on this target, try to convert.
6299   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6300       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6301     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6302     if (DAG.SignBitIsZero(N0))
6303       return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
6304   }
6305
6306   // The next optimizations are desireable only if SELECT_CC can be lowered.
6307   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6308   // having to say they don't support SELECT_CC on every type the DAG knows
6309   // about, since there is no way to mark an opcode illegal at all value types
6310   // (See also visitSELECT)
6311   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6312     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6313     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6314         !VT.isVector() &&
6315         (!LegalOperations ||
6316          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6317       SDValue Ops[] =
6318         { N0.getOperand(0), N0.getOperand(1),
6319           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6320           N0.getOperand(2) };
6321       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6322     }
6323
6324     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6325     //      (select_cc x, y, 1.0, 0.0,, cc)
6326     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6327         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6328         (!LegalOperations ||
6329          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6330       SDValue Ops[] =
6331         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6332           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6333           N0.getOperand(0).getOperand(2) };
6334       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6335     }
6336   }
6337
6338   return SDValue();
6339 }
6340
6341 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6342   SDValue N0 = N->getOperand(0);
6343   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6344   EVT VT = N->getValueType(0);
6345   EVT OpVT = N0.getValueType();
6346
6347   // fold (uint_to_fp c1) -> c1fp
6348   if (N0C &&
6349       // ...but only if the target supports immediate floating-point values
6350       (!LegalOperations ||
6351        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6352     return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
6353
6354   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6355   // but SINT_TO_FP is legal on this target, try to convert.
6356   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6357       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6358     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6359     if (DAG.SignBitIsZero(N0))
6360       return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
6361   }
6362
6363   // The next optimizations are desireable only if SELECT_CC can be lowered.
6364   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6365   // having to say they don't support SELECT_CC on every type the DAG knows
6366   // about, since there is no way to mark an opcode illegal at all value types
6367   // (See also visitSELECT)
6368   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6369     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6370
6371     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6372         (!LegalOperations ||
6373          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6374       SDValue Ops[] =
6375         { N0.getOperand(0), N0.getOperand(1),
6376           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6377           N0.getOperand(2) };
6378       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6379     }
6380   }
6381
6382   return SDValue();
6383 }
6384
6385 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6386   SDValue N0 = N->getOperand(0);
6387   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6388   EVT VT = N->getValueType(0);
6389
6390   // fold (fp_to_sint c1fp) -> c1
6391   if (N0CFP)
6392     return DAG.getNode(ISD::FP_TO_SINT, N->getDebugLoc(), VT, N0);
6393
6394   return SDValue();
6395 }
6396
6397 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6398   SDValue N0 = N->getOperand(0);
6399   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6400   EVT VT = N->getValueType(0);
6401
6402   // fold (fp_to_uint c1fp) -> c1
6403   if (N0CFP)
6404     return DAG.getNode(ISD::FP_TO_UINT, N->getDebugLoc(), VT, N0);
6405
6406   return SDValue();
6407 }
6408
6409 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6410   SDValue N0 = N->getOperand(0);
6411   SDValue N1 = N->getOperand(1);
6412   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6413   EVT VT = N->getValueType(0);
6414
6415   // fold (fp_round c1fp) -> c1fp
6416   if (N0CFP)
6417     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0, N1);
6418
6419   // fold (fp_round (fp_extend x)) -> x
6420   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6421     return N0.getOperand(0);
6422
6423   // fold (fp_round (fp_round x)) -> (fp_round x)
6424   if (N0.getOpcode() == ISD::FP_ROUND) {
6425     // This is a value preserving truncation if both round's are.
6426     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6427                    N0.getNode()->getConstantOperandVal(1) == 1;
6428     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0.getOperand(0),
6429                        DAG.getIntPtrConstant(IsTrunc));
6430   }
6431
6432   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6433   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6434     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(), VT,
6435                               N0.getOperand(0), N1);
6436     AddToWorkList(Tmp.getNode());
6437     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6438                        Tmp, N0.getOperand(1));
6439   }
6440
6441   return SDValue();
6442 }
6443
6444 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6445   SDValue N0 = N->getOperand(0);
6446   EVT VT = N->getValueType(0);
6447   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6448   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6449
6450   // fold (fp_round_inreg c1fp) -> c1fp
6451   if (N0CFP && isTypeLegal(EVT)) {
6452     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6453     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, Round);
6454   }
6455
6456   return SDValue();
6457 }
6458
6459 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6460   SDValue N0 = N->getOperand(0);
6461   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6462   EVT VT = N->getValueType(0);
6463
6464   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6465   if (N->hasOneUse() &&
6466       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6467     return SDValue();
6468
6469   // fold (fp_extend c1fp) -> c1fp
6470   if (N0CFP)
6471     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, N0);
6472
6473   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6474   // value of X.
6475   if (N0.getOpcode() == ISD::FP_ROUND
6476       && N0.getNode()->getConstantOperandVal(1) == 1) {
6477     SDValue In = N0.getOperand(0);
6478     if (In.getValueType() == VT) return In;
6479     if (VT.bitsLT(In.getValueType()))
6480       return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT,
6481                          In, N0.getOperand(1));
6482     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, In);
6483   }
6484
6485   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6486   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
6487       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6488        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6489     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6490     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
6491                                      LN0->getChain(),
6492                                      LN0->getBasePtr(), LN0->getPointerInfo(),
6493                                      N0.getValueType(),
6494                                      LN0->isVolatile(), LN0->isNonTemporal(),
6495                                      LN0->getAlignment());
6496     CombineTo(N, ExtLoad);
6497     CombineTo(N0.getNode(),
6498               DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(),
6499                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6500               ExtLoad.getValue(1));
6501     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6502   }
6503
6504   return SDValue();
6505 }
6506
6507 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6508   SDValue N0 = N->getOperand(0);
6509   EVT VT = N->getValueType(0);
6510
6511   if (VT.isVector()) {
6512     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6513     if (FoldedVOp.getNode()) return FoldedVOp;
6514   }
6515
6516   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6517                          &DAG.getTarget().Options))
6518     return GetNegatedExpression(N0, DAG, LegalOperations);
6519
6520   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6521   // constant pool values.
6522   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6523       !VT.isVector() &&
6524       N0.getNode()->hasOneUse() &&
6525       N0.getOperand(0).getValueType().isInteger()) {
6526     SDValue Int = N0.getOperand(0);
6527     EVT IntVT = Int.getValueType();
6528     if (IntVT.isInteger() && !IntVT.isVector()) {
6529       Int = DAG.getNode(ISD::XOR, N0.getDebugLoc(), IntVT, Int,
6530               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6531       AddToWorkList(Int.getNode());
6532       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6533                          VT, Int);
6534     }
6535   }
6536
6537   // (fneg (fmul c, x)) -> (fmul -c, x)
6538   if (N0.getOpcode() == ISD::FMUL) {
6539     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6540     if (CFP1) {
6541       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6542                          N0.getOperand(0),
6543                          DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
6544                                      N0.getOperand(1)));
6545     }
6546   }
6547
6548   return SDValue();
6549 }
6550
6551 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6552   SDValue N0 = N->getOperand(0);
6553   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6554   EVT VT = N->getValueType(0);
6555
6556   // fold (fceil c1) -> fceil(c1)
6557   if (N0CFP)
6558     return DAG.getNode(ISD::FCEIL, N->getDebugLoc(), VT, N0);
6559
6560   return SDValue();
6561 }
6562
6563 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6564   SDValue N0 = N->getOperand(0);
6565   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6566   EVT VT = N->getValueType(0);
6567
6568   // fold (ftrunc c1) -> ftrunc(c1)
6569   if (N0CFP)
6570     return DAG.getNode(ISD::FTRUNC, N->getDebugLoc(), VT, N0);
6571
6572   return SDValue();
6573 }
6574
6575 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6576   SDValue N0 = N->getOperand(0);
6577   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6578   EVT VT = N->getValueType(0);
6579
6580   // fold (ffloor c1) -> ffloor(c1)
6581   if (N0CFP)
6582     return DAG.getNode(ISD::FFLOOR, N->getDebugLoc(), VT, N0);
6583
6584   return SDValue();
6585 }
6586
6587 SDValue DAGCombiner::visitFABS(SDNode *N) {
6588   SDValue N0 = N->getOperand(0);
6589   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6590   EVT VT = N->getValueType(0);
6591
6592   if (VT.isVector()) {
6593     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6594     if (FoldedVOp.getNode()) return FoldedVOp;
6595   }
6596
6597   // fold (fabs c1) -> fabs(c1)
6598   if (N0CFP)
6599     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6600   // fold (fabs (fabs x)) -> (fabs x)
6601   if (N0.getOpcode() == ISD::FABS)
6602     return N->getOperand(0);
6603   // fold (fabs (fneg x)) -> (fabs x)
6604   // fold (fabs (fcopysign x, y)) -> (fabs x)
6605   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6606     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0.getOperand(0));
6607
6608   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6609   // constant pool values.
6610   if (!TLI.isFAbsFree(VT) &&
6611       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6612       N0.getOperand(0).getValueType().isInteger() &&
6613       !N0.getOperand(0).getValueType().isVector()) {
6614     SDValue Int = N0.getOperand(0);
6615     EVT IntVT = Int.getValueType();
6616     if (IntVT.isInteger() && !IntVT.isVector()) {
6617       Int = DAG.getNode(ISD::AND, N0.getDebugLoc(), IntVT, Int,
6618              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6619       AddToWorkList(Int.getNode());
6620       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6621                          N->getValueType(0), Int);
6622     }
6623   }
6624
6625   return SDValue();
6626 }
6627
6628 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6629   SDValue Chain = N->getOperand(0);
6630   SDValue N1 = N->getOperand(1);
6631   SDValue N2 = N->getOperand(2);
6632
6633   // If N is a constant we could fold this into a fallthrough or unconditional
6634   // branch. However that doesn't happen very often in normal code, because
6635   // Instcombine/SimplifyCFG should have handled the available opportunities.
6636   // If we did this folding here, it would be necessary to update the
6637   // MachineBasicBlock CFG, which is awkward.
6638
6639   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6640   // on the target.
6641   if (N1.getOpcode() == ISD::SETCC &&
6642       TLI.isOperationLegalOrCustom(ISD::BR_CC, MVT::Other)) {
6643     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6644                        Chain, N1.getOperand(2),
6645                        N1.getOperand(0), N1.getOperand(1), N2);
6646   }
6647
6648   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6649       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6650        (N1.getOperand(0).hasOneUse() &&
6651         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6652     SDNode *Trunc = 0;
6653     if (N1.getOpcode() == ISD::TRUNCATE) {
6654       // Look pass the truncate.
6655       Trunc = N1.getNode();
6656       N1 = N1.getOperand(0);
6657     }
6658
6659     // Match this pattern so that we can generate simpler code:
6660     //
6661     //   %a = ...
6662     //   %b = and i32 %a, 2
6663     //   %c = srl i32 %b, 1
6664     //   brcond i32 %c ...
6665     //
6666     // into
6667     //
6668     //   %a = ...
6669     //   %b = and i32 %a, 2
6670     //   %c = setcc eq %b, 0
6671     //   brcond %c ...
6672     //
6673     // This applies only when the AND constant value has one bit set and the
6674     // SRL constant is equal to the log2 of the AND constant. The back-end is
6675     // smart enough to convert the result into a TEST/JMP sequence.
6676     SDValue Op0 = N1.getOperand(0);
6677     SDValue Op1 = N1.getOperand(1);
6678
6679     if (Op0.getOpcode() == ISD::AND &&
6680         Op1.getOpcode() == ISD::Constant) {
6681       SDValue AndOp1 = Op0.getOperand(1);
6682
6683       if (AndOp1.getOpcode() == ISD::Constant) {
6684         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6685
6686         if (AndConst.isPowerOf2() &&
6687             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6688           SDValue SetCC =
6689             DAG.getSetCC(N->getDebugLoc(),
6690                          TLI.getSetCCResultType(Op0.getValueType()),
6691                          Op0, DAG.getConstant(0, Op0.getValueType()),
6692                          ISD::SETNE);
6693
6694           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6695                                           MVT::Other, Chain, SetCC, N2);
6696           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6697           // will convert it back to (X & C1) >> C2.
6698           CombineTo(N, NewBRCond, false);
6699           // Truncate is dead.
6700           if (Trunc) {
6701             removeFromWorkList(Trunc);
6702             DAG.DeleteNode(Trunc);
6703           }
6704           // Replace the uses of SRL with SETCC
6705           WorkListRemover DeadNodes(*this);
6706           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6707           removeFromWorkList(N1.getNode());
6708           DAG.DeleteNode(N1.getNode());
6709           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6710         }
6711       }
6712     }
6713
6714     if (Trunc)
6715       // Restore N1 if the above transformation doesn't match.
6716       N1 = N->getOperand(1);
6717   }
6718
6719   // Transform br(xor(x, y)) -> br(x != y)
6720   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6721   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6722     SDNode *TheXor = N1.getNode();
6723     SDValue Op0 = TheXor->getOperand(0);
6724     SDValue Op1 = TheXor->getOperand(1);
6725     if (Op0.getOpcode() == Op1.getOpcode()) {
6726       // Avoid missing important xor optimizations.
6727       SDValue Tmp = visitXOR(TheXor);
6728       if (Tmp.getNode() && Tmp.getNode() != TheXor) {
6729         DEBUG(dbgs() << "\nReplacing.8 ";
6730               TheXor->dump(&DAG);
6731               dbgs() << "\nWith: ";
6732               Tmp.getNode()->dump(&DAG);
6733               dbgs() << '\n');
6734         WorkListRemover DeadNodes(*this);
6735         DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
6736         removeFromWorkList(TheXor);
6737         DAG.DeleteNode(TheXor);
6738         return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6739                            MVT::Other, Chain, Tmp, N2);
6740       }
6741     }
6742
6743     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
6744       bool Equal = false;
6745       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
6746         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
6747             Op0.getOpcode() == ISD::XOR) {
6748           TheXor = Op0.getNode();
6749           Equal = true;
6750         }
6751
6752       EVT SetCCVT = N1.getValueType();
6753       if (LegalTypes)
6754         SetCCVT = TLI.getSetCCResultType(SetCCVT);
6755       SDValue SetCC = DAG.getSetCC(TheXor->getDebugLoc(),
6756                                    SetCCVT,
6757                                    Op0, Op1,
6758                                    Equal ? ISD::SETEQ : ISD::SETNE);
6759       // Replace the uses of XOR with SETCC
6760       WorkListRemover DeadNodes(*this);
6761       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6762       removeFromWorkList(N1.getNode());
6763       DAG.DeleteNode(N1.getNode());
6764       return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6765                          MVT::Other, Chain, SetCC, N2);
6766     }
6767   }
6768
6769   return SDValue();
6770 }
6771
6772 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
6773 //
6774 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
6775   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
6776   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
6777
6778   // If N is a constant we could fold this into a fallthrough or unconditional
6779   // branch. However that doesn't happen very often in normal code, because
6780   // Instcombine/SimplifyCFG should have handled the available opportunities.
6781   // If we did this folding here, it would be necessary to update the
6782   // MachineBasicBlock CFG, which is awkward.
6783
6784   // Use SimplifySetCC to simplify SETCC's.
6785   SDValue Simp = SimplifySetCC(TLI.getSetCCResultType(CondLHS.getValueType()),
6786                                CondLHS, CondRHS, CC->get(), N->getDebugLoc(),
6787                                false);
6788   if (Simp.getNode()) AddToWorkList(Simp.getNode());
6789
6790   // fold to a simpler setcc
6791   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
6792     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6793                        N->getOperand(0), Simp.getOperand(2),
6794                        Simp.getOperand(0), Simp.getOperand(1),
6795                        N->getOperand(4));
6796
6797   return SDValue();
6798 }
6799
6800 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
6801 /// uses N as its base pointer and that N may be folded in the load / store
6802 /// addressing mode.
6803 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
6804                                     SelectionDAG &DAG,
6805                                     const TargetLowering &TLI) {
6806   EVT VT;
6807   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
6808     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
6809       return false;
6810     VT = Use->getValueType(0);
6811   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
6812     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
6813       return false;
6814     VT = ST->getValue().getValueType();
6815   } else
6816     return false;
6817
6818   AddrMode AM;
6819   if (N->getOpcode() == ISD::ADD) {
6820     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6821     if (Offset)
6822       // [reg +/- imm]
6823       AM.BaseOffs = Offset->getSExtValue();
6824     else
6825       // [reg +/- reg]
6826       AM.Scale = 1;
6827   } else if (N->getOpcode() == ISD::SUB) {
6828     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6829     if (Offset)
6830       // [reg +/- imm]
6831       AM.BaseOffs = -Offset->getSExtValue();
6832     else
6833       // [reg +/- reg]
6834       AM.Scale = 1;
6835   } else
6836     return false;
6837
6838   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
6839 }
6840
6841 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
6842 /// pre-indexed load / store when the base pointer is an add or subtract
6843 /// and it has other uses besides the load / store. After the
6844 /// transformation, the new indexed load / store has effectively folded
6845 /// the add / subtract in and all of its other uses are redirected to the
6846 /// new load / store.
6847 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
6848   if (Level < AfterLegalizeDAG)
6849     return false;
6850
6851   bool isLoad = true;
6852   SDValue Ptr;
6853   EVT VT;
6854   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6855     if (LD->isIndexed())
6856       return false;
6857     VT = LD->getMemoryVT();
6858     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
6859         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
6860       return false;
6861     Ptr = LD->getBasePtr();
6862   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6863     if (ST->isIndexed())
6864       return false;
6865     VT = ST->getMemoryVT();
6866     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
6867         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
6868       return false;
6869     Ptr = ST->getBasePtr();
6870     isLoad = false;
6871   } else {
6872     return false;
6873   }
6874
6875   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
6876   // out.  There is no reason to make this a preinc/predec.
6877   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
6878       Ptr.getNode()->hasOneUse())
6879     return false;
6880
6881   // Ask the target to do addressing mode selection.
6882   SDValue BasePtr;
6883   SDValue Offset;
6884   ISD::MemIndexedMode AM = ISD::UNINDEXED;
6885   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
6886     return false;
6887   // Don't create a indexed load / store with zero offset.
6888   if (isa<ConstantSDNode>(Offset) &&
6889       cast<ConstantSDNode>(Offset)->isNullValue())
6890     return false;
6891
6892   // Try turning it into a pre-indexed load / store except when:
6893   // 1) The new base ptr is a frame index.
6894   // 2) If N is a store and the new base ptr is either the same as or is a
6895   //    predecessor of the value being stored.
6896   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
6897   //    that would create a cycle.
6898   // 4) All uses are load / store ops that use it as old base ptr.
6899
6900   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
6901   // (plus the implicit offset) to a register to preinc anyway.
6902   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6903     return false;
6904
6905   // Check #2.
6906   if (!isLoad) {
6907     SDValue Val = cast<StoreSDNode>(N)->getValue();
6908     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
6909       return false;
6910   }
6911
6912   // Now check for #3 and #4.
6913   bool RealUse = false;
6914
6915   // Caches for hasPredecessorHelper
6916   SmallPtrSet<const SDNode *, 32> Visited;
6917   SmallVector<const SDNode *, 16> Worklist;
6918
6919   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6920          E = Ptr.getNode()->use_end(); I != E; ++I) {
6921     SDNode *Use = *I;
6922     if (Use == N)
6923       continue;
6924     if (N->hasPredecessorHelper(Use, Visited, Worklist))
6925       return false;
6926
6927     // If Ptr may be folded in addressing mode of other use, then it's
6928     // not profitable to do this transformation.
6929     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
6930       RealUse = true;
6931   }
6932
6933   if (!RealUse)
6934     return false;
6935
6936   SDValue Result;
6937   if (isLoad)
6938     Result = DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6939                                 BasePtr, Offset, AM);
6940   else
6941     Result = DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6942                                  BasePtr, Offset, AM);
6943   ++PreIndexedNodes;
6944   ++NodesCombined;
6945   DEBUG(dbgs() << "\nReplacing.4 ";
6946         N->dump(&DAG);
6947         dbgs() << "\nWith: ";
6948         Result.getNode()->dump(&DAG);
6949         dbgs() << '\n');
6950   WorkListRemover DeadNodes(*this);
6951   if (isLoad) {
6952     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
6953     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
6954   } else {
6955     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
6956   }
6957
6958   // Finally, since the node is now dead, remove it from the graph.
6959   DAG.DeleteNode(N);
6960
6961   // Replace the uses of Ptr with uses of the updated base value.
6962   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
6963   removeFromWorkList(Ptr.getNode());
6964   DAG.DeleteNode(Ptr.getNode());
6965
6966   return true;
6967 }
6968
6969 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
6970 /// add / sub of the base pointer node into a post-indexed load / store.
6971 /// The transformation folded the add / subtract into the new indexed
6972 /// load / store effectively and all of its uses are redirected to the
6973 /// new load / store.
6974 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
6975   if (Level < AfterLegalizeDAG)
6976     return false;
6977
6978   bool isLoad = true;
6979   SDValue Ptr;
6980   EVT VT;
6981   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6982     if (LD->isIndexed())
6983       return false;
6984     VT = LD->getMemoryVT();
6985     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
6986         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
6987       return false;
6988     Ptr = LD->getBasePtr();
6989   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6990     if (ST->isIndexed())
6991       return false;
6992     VT = ST->getMemoryVT();
6993     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
6994         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
6995       return false;
6996     Ptr = ST->getBasePtr();
6997     isLoad = false;
6998   } else {
6999     return false;
7000   }
7001
7002   if (Ptr.getNode()->hasOneUse())
7003     return false;
7004
7005   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7006          E = Ptr.getNode()->use_end(); I != E; ++I) {
7007     SDNode *Op = *I;
7008     if (Op == N ||
7009         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7010       continue;
7011
7012     SDValue BasePtr;
7013     SDValue Offset;
7014     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7015     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7016       // Don't create a indexed load / store with zero offset.
7017       if (isa<ConstantSDNode>(Offset) &&
7018           cast<ConstantSDNode>(Offset)->isNullValue())
7019         continue;
7020
7021       // Try turning it into a post-indexed load / store except when
7022       // 1) All uses are load / store ops that use it as base ptr (and
7023       //    it may be folded as addressing mmode).
7024       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7025       //    nor a successor of N. Otherwise, if Op is folded that would
7026       //    create a cycle.
7027
7028       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7029         continue;
7030
7031       // Check for #1.
7032       bool TryNext = false;
7033       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7034              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7035         SDNode *Use = *II;
7036         if (Use == Ptr.getNode())
7037           continue;
7038
7039         // If all the uses are load / store addresses, then don't do the
7040         // transformation.
7041         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7042           bool RealUse = false;
7043           for (SDNode::use_iterator III = Use->use_begin(),
7044                  EEE = Use->use_end(); III != EEE; ++III) {
7045             SDNode *UseUse = *III;
7046             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7047               RealUse = true;
7048           }
7049
7050           if (!RealUse) {
7051             TryNext = true;
7052             break;
7053           }
7054         }
7055       }
7056
7057       if (TryNext)
7058         continue;
7059
7060       // Check for #2
7061       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7062         SDValue Result = isLoad
7063           ? DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
7064                                BasePtr, Offset, AM)
7065           : DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
7066                                 BasePtr, Offset, AM);
7067         ++PostIndexedNodes;
7068         ++NodesCombined;
7069         DEBUG(dbgs() << "\nReplacing.5 ";
7070               N->dump(&DAG);
7071               dbgs() << "\nWith: ";
7072               Result.getNode()->dump(&DAG);
7073               dbgs() << '\n');
7074         WorkListRemover DeadNodes(*this);
7075         if (isLoad) {
7076           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7077           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7078         } else {
7079           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7080         }
7081
7082         // Finally, since the node is now dead, remove it from the graph.
7083         DAG.DeleteNode(N);
7084
7085         // Replace the uses of Use with uses of the updated base value.
7086         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7087                                       Result.getValue(isLoad ? 1 : 0));
7088         removeFromWorkList(Op);
7089         DAG.DeleteNode(Op);
7090         return true;
7091       }
7092     }
7093   }
7094
7095   return false;
7096 }
7097
7098 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7099   LoadSDNode *LD  = cast<LoadSDNode>(N);
7100   SDValue Chain = LD->getChain();
7101   SDValue Ptr   = LD->getBasePtr();
7102
7103   // If load is not volatile and there are no uses of the loaded value (and
7104   // the updated indexed value in case of indexed loads), change uses of the
7105   // chain value into uses of the chain input (i.e. delete the dead load).
7106   if (!LD->isVolatile()) {
7107     if (N->getValueType(1) == MVT::Other) {
7108       // Unindexed loads.
7109       if (!N->hasAnyUseOfValue(0)) {
7110         // It's not safe to use the two value CombineTo variant here. e.g.
7111         // v1, chain2 = load chain1, loc
7112         // v2, chain3 = load chain2, loc
7113         // v3         = add v2, c
7114         // Now we replace use of chain2 with chain1.  This makes the second load
7115         // isomorphic to the one we are deleting, and thus makes this load live.
7116         DEBUG(dbgs() << "\nReplacing.6 ";
7117               N->dump(&DAG);
7118               dbgs() << "\nWith chain: ";
7119               Chain.getNode()->dump(&DAG);
7120               dbgs() << "\n");
7121         WorkListRemover DeadNodes(*this);
7122         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7123
7124         if (N->use_empty()) {
7125           removeFromWorkList(N);
7126           DAG.DeleteNode(N);
7127         }
7128
7129         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7130       }
7131     } else {
7132       // Indexed loads.
7133       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7134       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7135         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7136         DEBUG(dbgs() << "\nReplacing.7 ";
7137               N->dump(&DAG);
7138               dbgs() << "\nWith: ";
7139               Undef.getNode()->dump(&DAG);
7140               dbgs() << " and 2 other values\n");
7141         WorkListRemover DeadNodes(*this);
7142         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7143         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7144                                       DAG.getUNDEF(N->getValueType(1)));
7145         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7146         removeFromWorkList(N);
7147         DAG.DeleteNode(N);
7148         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7149       }
7150     }
7151   }
7152
7153   // If this load is directly stored, replace the load value with the stored
7154   // value.
7155   // TODO: Handle store large -> read small portion.
7156   // TODO: Handle TRUNCSTORE/LOADEXT
7157   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7158     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7159       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7160       if (PrevST->getBasePtr() == Ptr &&
7161           PrevST->getValue().getValueType() == N->getValueType(0))
7162       return CombineTo(N, Chain.getOperand(1), Chain);
7163     }
7164   }
7165
7166   // Try to infer better alignment information than the load already has.
7167   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7168     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7169       if (Align > LD->getAlignment())
7170         return DAG.getExtLoad(LD->getExtensionType(), N->getDebugLoc(),
7171                               LD->getValueType(0),
7172                               Chain, Ptr, LD->getPointerInfo(),
7173                               LD->getMemoryVT(),
7174                               LD->isVolatile(), LD->isNonTemporal(), Align);
7175     }
7176   }
7177
7178   if (CombinerAA) {
7179     // Walk up chain skipping non-aliasing memory nodes.
7180     SDValue BetterChain = FindBetterChain(N, Chain);
7181
7182     // If there is a better chain.
7183     if (Chain != BetterChain) {
7184       SDValue ReplLoad;
7185
7186       // Replace the chain to void dependency.
7187       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7188         ReplLoad = DAG.getLoad(N->getValueType(0), LD->getDebugLoc(),
7189                                BetterChain, Ptr, LD->getPointerInfo(),
7190                                LD->isVolatile(), LD->isNonTemporal(),
7191                                LD->isInvariant(), LD->getAlignment());
7192       } else {
7193         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), LD->getDebugLoc(),
7194                                   LD->getValueType(0),
7195                                   BetterChain, Ptr, LD->getPointerInfo(),
7196                                   LD->getMemoryVT(),
7197                                   LD->isVolatile(),
7198                                   LD->isNonTemporal(),
7199                                   LD->getAlignment());
7200       }
7201
7202       // Create token factor to keep old chain connected.
7203       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
7204                                   MVT::Other, Chain, ReplLoad.getValue(1));
7205
7206       // Make sure the new and old chains are cleaned up.
7207       AddToWorkList(Token.getNode());
7208
7209       // Replace uses with load result and token factor. Don't add users
7210       // to work list.
7211       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7212     }
7213   }
7214
7215   // Try transforming N to an indexed load.
7216   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7217     return SDValue(N, 0);
7218
7219   return SDValue();
7220 }
7221
7222 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
7223 /// load is having specific bytes cleared out.  If so, return the byte size
7224 /// being masked out and the shift amount.
7225 static std::pair<unsigned, unsigned>
7226 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
7227   std::pair<unsigned, unsigned> Result(0, 0);
7228
7229   // Check for the structure we're looking for.
7230   if (V->getOpcode() != ISD::AND ||
7231       !isa<ConstantSDNode>(V->getOperand(1)) ||
7232       !ISD::isNormalLoad(V->getOperand(0).getNode()))
7233     return Result;
7234
7235   // Check the chain and pointer.
7236   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
7237   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
7238
7239   // The store should be chained directly to the load or be an operand of a
7240   // tokenfactor.
7241   if (LD == Chain.getNode())
7242     ; // ok.
7243   else if (Chain->getOpcode() != ISD::TokenFactor)
7244     return Result; // Fail.
7245   else {
7246     bool isOk = false;
7247     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
7248       if (Chain->getOperand(i).getNode() == LD) {
7249         isOk = true;
7250         break;
7251       }
7252     if (!isOk) return Result;
7253   }
7254
7255   // This only handles simple types.
7256   if (V.getValueType() != MVT::i16 &&
7257       V.getValueType() != MVT::i32 &&
7258       V.getValueType() != MVT::i64)
7259     return Result;
7260
7261   // Check the constant mask.  Invert it so that the bits being masked out are
7262   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
7263   // follow the sign bit for uniformity.
7264   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
7265   unsigned NotMaskLZ = CountLeadingZeros_64(NotMask);
7266   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
7267   unsigned NotMaskTZ = CountTrailingZeros_64(NotMask);
7268   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
7269   if (NotMaskLZ == 64) return Result;  // All zero mask.
7270
7271   // See if we have a continuous run of bits.  If so, we have 0*1+0*
7272   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
7273     return Result;
7274
7275   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
7276   if (V.getValueType() != MVT::i64 && NotMaskLZ)
7277     NotMaskLZ -= 64-V.getValueSizeInBits();
7278
7279   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
7280   switch (MaskedBytes) {
7281   case 1:
7282   case 2:
7283   case 4: break;
7284   default: return Result; // All one mask, or 5-byte mask.
7285   }
7286
7287   // Verify that the first bit starts at a multiple of mask so that the access
7288   // is aligned the same as the access width.
7289   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
7290
7291   Result.first = MaskedBytes;
7292   Result.second = NotMaskTZ/8;
7293   return Result;
7294 }
7295
7296
7297 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
7298 /// provides a value as specified by MaskInfo.  If so, replace the specified
7299 /// store with a narrower store of truncated IVal.
7300 static SDNode *
7301 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
7302                                 SDValue IVal, StoreSDNode *St,
7303                                 DAGCombiner *DC) {
7304   unsigned NumBytes = MaskInfo.first;
7305   unsigned ByteShift = MaskInfo.second;
7306   SelectionDAG &DAG = DC->getDAG();
7307
7308   // Check to see if IVal is all zeros in the part being masked in by the 'or'
7309   // that uses this.  If not, this is not a replacement.
7310   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
7311                                   ByteShift*8, (ByteShift+NumBytes)*8);
7312   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
7313
7314   // Check that it is legal on the target to do this.  It is legal if the new
7315   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
7316   // legalization.
7317   MVT VT = MVT::getIntegerVT(NumBytes*8);
7318   if (!DC->isTypeLegal(VT))
7319     return 0;
7320
7321   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
7322   // shifted by ByteShift and truncated down to NumBytes.
7323   if (ByteShift)
7324     IVal = DAG.getNode(ISD::SRL, IVal->getDebugLoc(), IVal.getValueType(), IVal,
7325                        DAG.getConstant(ByteShift*8,
7326                                     DC->getShiftAmountTy(IVal.getValueType())));
7327
7328   // Figure out the offset for the store and the alignment of the access.
7329   unsigned StOffset;
7330   unsigned NewAlign = St->getAlignment();
7331
7332   if (DAG.getTargetLoweringInfo().isLittleEndian())
7333     StOffset = ByteShift;
7334   else
7335     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
7336
7337   SDValue Ptr = St->getBasePtr();
7338   if (StOffset) {
7339     Ptr = DAG.getNode(ISD::ADD, IVal->getDebugLoc(), Ptr.getValueType(),
7340                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
7341     NewAlign = MinAlign(NewAlign, StOffset);
7342   }
7343
7344   // Truncate down to the new size.
7345   IVal = DAG.getNode(ISD::TRUNCATE, IVal->getDebugLoc(), VT, IVal);
7346
7347   ++OpsNarrowed;
7348   return DAG.getStore(St->getChain(), St->getDebugLoc(), IVal, Ptr,
7349                       St->getPointerInfo().getWithOffset(StOffset),
7350                       false, false, NewAlign).getNode();
7351 }
7352
7353
7354 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
7355 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
7356 /// of the loaded bits, try narrowing the load and store if it would end up
7357 /// being a win for performance or code size.
7358 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
7359   StoreSDNode *ST  = cast<StoreSDNode>(N);
7360   if (ST->isVolatile())
7361     return SDValue();
7362
7363   SDValue Chain = ST->getChain();
7364   SDValue Value = ST->getValue();
7365   SDValue Ptr   = ST->getBasePtr();
7366   EVT VT = Value.getValueType();
7367
7368   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
7369     return SDValue();
7370
7371   unsigned Opc = Value.getOpcode();
7372
7373   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
7374   // is a byte mask indicating a consecutive number of bytes, check to see if
7375   // Y is known to provide just those bytes.  If so, we try to replace the
7376   // load + replace + store sequence with a single (narrower) store, which makes
7377   // the load dead.
7378   if (Opc == ISD::OR) {
7379     std::pair<unsigned, unsigned> MaskedLoad;
7380     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
7381     if (MaskedLoad.first)
7382       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7383                                                   Value.getOperand(1), ST,this))
7384         return SDValue(NewST, 0);
7385
7386     // Or is commutative, so try swapping X and Y.
7387     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
7388     if (MaskedLoad.first)
7389       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7390                                                   Value.getOperand(0), ST,this))
7391         return SDValue(NewST, 0);
7392   }
7393
7394   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
7395       Value.getOperand(1).getOpcode() != ISD::Constant)
7396     return SDValue();
7397
7398   SDValue N0 = Value.getOperand(0);
7399   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7400       Chain == SDValue(N0.getNode(), 1)) {
7401     LoadSDNode *LD = cast<LoadSDNode>(N0);
7402     if (LD->getBasePtr() != Ptr ||
7403         LD->getPointerInfo().getAddrSpace() !=
7404         ST->getPointerInfo().getAddrSpace())
7405       return SDValue();
7406
7407     // Find the type to narrow it the load / op / store to.
7408     SDValue N1 = Value.getOperand(1);
7409     unsigned BitWidth = N1.getValueSizeInBits();
7410     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
7411     if (Opc == ISD::AND)
7412       Imm ^= APInt::getAllOnesValue(BitWidth);
7413     if (Imm == 0 || Imm.isAllOnesValue())
7414       return SDValue();
7415     unsigned ShAmt = Imm.countTrailingZeros();
7416     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
7417     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
7418     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7419     while (NewBW < BitWidth &&
7420            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
7421              TLI.isNarrowingProfitable(VT, NewVT))) {
7422       NewBW = NextPowerOf2(NewBW);
7423       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7424     }
7425     if (NewBW >= BitWidth)
7426       return SDValue();
7427
7428     // If the lsb changed does not start at the type bitwidth boundary,
7429     // start at the previous one.
7430     if (ShAmt % NewBW)
7431       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
7432     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt, ShAmt + NewBW);
7433     if ((Imm & Mask) == Imm) {
7434       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
7435       if (Opc == ISD::AND)
7436         NewImm ^= APInt::getAllOnesValue(NewBW);
7437       uint64_t PtrOff = ShAmt / 8;
7438       // For big endian targets, we need to adjust the offset to the pointer to
7439       // load the correct bytes.
7440       if (TLI.isBigEndian())
7441         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
7442
7443       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
7444       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
7445       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
7446         return SDValue();
7447
7448       SDValue NewPtr = DAG.getNode(ISD::ADD, LD->getDebugLoc(),
7449                                    Ptr.getValueType(), Ptr,
7450                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
7451       SDValue NewLD = DAG.getLoad(NewVT, N0.getDebugLoc(),
7452                                   LD->getChain(), NewPtr,
7453                                   LD->getPointerInfo().getWithOffset(PtrOff),
7454                                   LD->isVolatile(), LD->isNonTemporal(),
7455                                   LD->isInvariant(), NewAlign);
7456       SDValue NewVal = DAG.getNode(Opc, Value.getDebugLoc(), NewVT, NewLD,
7457                                    DAG.getConstant(NewImm, NewVT));
7458       SDValue NewST = DAG.getStore(Chain, N->getDebugLoc(),
7459                                    NewVal, NewPtr,
7460                                    ST->getPointerInfo().getWithOffset(PtrOff),
7461                                    false, false, NewAlign);
7462
7463       AddToWorkList(NewPtr.getNode());
7464       AddToWorkList(NewLD.getNode());
7465       AddToWorkList(NewVal.getNode());
7466       WorkListRemover DeadNodes(*this);
7467       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
7468       ++OpsNarrowed;
7469       return NewST;
7470     }
7471   }
7472
7473   return SDValue();
7474 }
7475
7476 /// TransformFPLoadStorePair - For a given floating point load / store pair,
7477 /// if the load value isn't used by any other operations, then consider
7478 /// transforming the pair to integer load / store operations if the target
7479 /// deems the transformation profitable.
7480 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
7481   StoreSDNode *ST  = cast<StoreSDNode>(N);
7482   SDValue Chain = ST->getChain();
7483   SDValue Value = ST->getValue();
7484   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
7485       Value.hasOneUse() &&
7486       Chain == SDValue(Value.getNode(), 1)) {
7487     LoadSDNode *LD = cast<LoadSDNode>(Value);
7488     EVT VT = LD->getMemoryVT();
7489     if (!VT.isFloatingPoint() ||
7490         VT != ST->getMemoryVT() ||
7491         LD->isNonTemporal() ||
7492         ST->isNonTemporal() ||
7493         LD->getPointerInfo().getAddrSpace() != 0 ||
7494         ST->getPointerInfo().getAddrSpace() != 0)
7495       return SDValue();
7496
7497     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
7498     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
7499         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
7500         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
7501         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
7502       return SDValue();
7503
7504     unsigned LDAlign = LD->getAlignment();
7505     unsigned STAlign = ST->getAlignment();
7506     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
7507     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
7508     if (LDAlign < ABIAlign || STAlign < ABIAlign)
7509       return SDValue();
7510
7511     SDValue NewLD = DAG.getLoad(IntVT, Value.getDebugLoc(),
7512                                 LD->getChain(), LD->getBasePtr(),
7513                                 LD->getPointerInfo(),
7514                                 false, false, false, LDAlign);
7515
7516     SDValue NewST = DAG.getStore(NewLD.getValue(1), N->getDebugLoc(),
7517                                  NewLD, ST->getBasePtr(),
7518                                  ST->getPointerInfo(),
7519                                  false, false, STAlign);
7520
7521     AddToWorkList(NewLD.getNode());
7522     AddToWorkList(NewST.getNode());
7523     WorkListRemover DeadNodes(*this);
7524     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
7525     ++LdStFP2Int;
7526     return NewST;
7527   }
7528
7529   return SDValue();
7530 }
7531
7532 /// Returns the base pointer and an integer offset from that object.
7533 static std::pair<SDValue, int64_t> GetPointerBaseAndOffset(SDValue Ptr) {
7534   if (Ptr->getOpcode() == ISD::ADD && isa<ConstantSDNode>(Ptr->getOperand(1))) {
7535     int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
7536     SDValue Base = Ptr->getOperand(0);
7537     return std::make_pair(Base, Offset);
7538   }
7539
7540   return std::make_pair(Ptr, 0);
7541 }
7542
7543 /// Holds a pointer to an LSBaseSDNode as well as information on where it
7544 /// is located in a sequence of memory operations connected by a chain.
7545 struct MemOpLink {
7546   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
7547     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
7548   // Ptr to the mem node.
7549   LSBaseSDNode *MemNode;
7550   // Offset from the base ptr.
7551   int64_t OffsetFromBase;
7552   // What is the sequence number of this mem node.
7553   // Lowest mem operand in the DAG starts at zero.
7554   unsigned SequenceNum;
7555 };
7556
7557 /// Sorts store nodes in a link according to their offset from a shared
7558 // base ptr.
7559 struct ConsecutiveMemoryChainSorter {
7560   bool operator()(MemOpLink LHS, MemOpLink RHS) {
7561     return LHS.OffsetFromBase < RHS.OffsetFromBase;
7562   }
7563 };
7564
7565 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
7566   EVT MemVT = St->getMemoryVT();
7567   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
7568
7569   // Don't merge vectors into wider inputs.
7570   if (MemVT.isVector() || !MemVT.isSimple())
7571     return false;
7572
7573   // Perform an early exit check. Do not bother looking at stored values that
7574   // are not constants or loads.
7575   SDValue StoredVal = St->getValue();
7576   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
7577   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
7578       !IsLoadSrc)
7579     return false;
7580
7581   // Only look at ends of store sequences.
7582   SDValue Chain = SDValue(St, 1);
7583   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
7584     return false;
7585
7586   // This holds the base pointer and the offset in bytes from the base pointer.
7587   std::pair<SDValue, int64_t> BasePtr =
7588       GetPointerBaseAndOffset(St->getBasePtr());
7589
7590   // We must have a base and an offset.
7591   if (!BasePtr.first.getNode())
7592     return false;
7593
7594   // Do not handle stores to undef base pointers.
7595   if (BasePtr.first.getOpcode() == ISD::UNDEF)
7596     return false;
7597
7598   // Save the LoadSDNodes that we find in the chain.
7599   // We need to make sure that these nodes do not interfere with
7600   // any of the store nodes.
7601   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
7602
7603   // Save the StoreSDNodes that we find in the chain.
7604   SmallVector<MemOpLink, 8> StoreNodes;
7605
7606   // Walk up the chain and look for nodes with offsets from the same
7607   // base pointer. Stop when reaching an instruction with a different kind
7608   // or instruction which has a different base pointer.
7609   unsigned Seq = 0;
7610   StoreSDNode *Index = St;
7611   while (Index) {
7612     // If the chain has more than one use, then we can't reorder the mem ops.
7613     if (Index != St && !SDValue(Index, 1)->hasOneUse())
7614       break;
7615
7616     // Find the base pointer and offset for this memory node.
7617     std::pair<SDValue, int64_t> Ptr =
7618       GetPointerBaseAndOffset(Index->getBasePtr());
7619
7620     // Check that the base pointer is the same as the original one.
7621     if (Ptr.first.getNode() != BasePtr.first.getNode())
7622       break;
7623
7624     // Check that the alignment is the same.
7625     if (Index->getAlignment() != St->getAlignment())
7626       break;
7627
7628     // The memory operands must not be volatile.
7629     if (Index->isVolatile() || Index->isIndexed())
7630       break;
7631
7632     // No truncation.
7633     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
7634       if (St->isTruncatingStore())
7635         break;
7636
7637     // The stored memory type must be the same.
7638     if (Index->getMemoryVT() != MemVT)
7639       break;
7640
7641     // We do not allow unaligned stores because we want to prevent overriding
7642     // stores.
7643     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
7644       break;
7645
7646     // We found a potential memory operand to merge.
7647     StoreNodes.push_back(MemOpLink(Index, Ptr.second, Seq++));
7648
7649     // Find the next memory operand in the chain. If the next operand in the
7650     // chain is a store then move up and continue the scan with the next
7651     // memory operand. If the next operand is a load save it and use alias
7652     // information to check if it interferes with anything.
7653     SDNode *NextInChain = Index->getChain().getNode();
7654     while (1) {
7655       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
7656         // We found a store node. Use it for the next iteration.
7657         Index = STn;
7658         break;
7659       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
7660         // Save the load node for later. Continue the scan.
7661         AliasLoadNodes.push_back(Ldn);
7662         NextInChain = Ldn->getChain().getNode();
7663         continue;
7664       } else {
7665         Index = NULL;
7666         break;
7667       }
7668     }
7669   }
7670
7671   // Check if there is anything to merge.
7672   if (StoreNodes.size() < 2)
7673     return false;
7674
7675   // Sort the memory operands according to their distance from the base pointer.
7676   std::sort(StoreNodes.begin(), StoreNodes.end(),
7677             ConsecutiveMemoryChainSorter());
7678
7679   // Scan the memory operations on the chain and find the first non-consecutive
7680   // store memory address.
7681   unsigned LastConsecutiveStore = 0;
7682   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
7683   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
7684
7685     // Check that the addresses are consecutive starting from the second
7686     // element in the list of stores.
7687     if (i > 0) {
7688       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
7689       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
7690         break;
7691     }
7692
7693     bool Alias = false;
7694     // Check if this store interferes with any of the loads that we found.
7695     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
7696       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
7697         Alias = true;
7698         break;
7699       }
7700     // We found a load that alias with this store. Stop the sequence.
7701     if (Alias)
7702       break;
7703
7704     // Mark this node as useful.
7705     LastConsecutiveStore = i;
7706   }
7707
7708   // The node with the lowest store address.
7709   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
7710
7711   // Store the constants into memory as one consecutive store.
7712   if (!IsLoadSrc) {
7713     unsigned LastLegalType = 0;
7714     unsigned LastLegalVectorType = 0;
7715     bool NonZero = false;
7716     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
7717       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
7718       SDValue StoredVal = St->getValue();
7719
7720       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
7721         NonZero |= !C->isNullValue();
7722       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
7723         NonZero |= !C->getConstantFPValue()->isNullValue();
7724       } else {
7725         // Non constant.
7726         break;
7727       }
7728
7729       // Find a legal type for the constant store.
7730       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
7731       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7732       if (TLI.isTypeLegal(StoreTy))
7733         LastLegalType = i+1;
7734
7735       // Find a legal type for the vector store.
7736       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
7737       if (TLI.isTypeLegal(Ty))
7738         LastLegalVectorType = i + 1;
7739     }
7740
7741     // We only use vectors if the constant is known to be zero.
7742     if (NonZero)
7743       LastLegalVectorType = 0;
7744
7745     // Check if we found a legal integer type to store.
7746     if (LastLegalType == 0 && LastLegalVectorType == 0)
7747       return false;
7748
7749     bool UseVector = LastLegalVectorType > LastLegalType;
7750     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
7751
7752     // Make sure we have something to merge.
7753     if (NumElem < 2)
7754       return false;
7755
7756     unsigned EarliestNodeUsed = 0;
7757     for (unsigned i=0; i < NumElem; ++i) {
7758       // Find a chain for the new wide-store operand. Notice that some
7759       // of the store nodes that we found may not be selected for inclusion
7760       // in the wide store. The chain we use needs to be the chain of the
7761       // earliest store node which is *used* and replaced by the wide store.
7762       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
7763         EarliestNodeUsed = i;
7764     }
7765
7766     // The earliest Node in the DAG.
7767     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
7768     DebugLoc DL = StoreNodes[0].MemNode->getDebugLoc();
7769
7770     SDValue StoredVal;
7771     if (UseVector) {
7772       // Find a legal type for the vector store.
7773       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
7774       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
7775       StoredVal = DAG.getConstant(0, Ty);
7776     } else {
7777       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
7778       APInt StoreInt(StoreBW, 0);
7779
7780       // Construct a single integer constant which is made of the smaller
7781       // constant inputs.
7782       bool IsLE = TLI.isLittleEndian();
7783       for (unsigned i = 0; i < NumElem ; ++i) {
7784         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
7785         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
7786         SDValue Val = St->getValue();
7787         StoreInt<<=ElementSizeBytes*8;
7788         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
7789           StoreInt|=C->getAPIntValue().zext(StoreBW);
7790         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
7791           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
7792         } else {
7793           assert(false && "Invalid constant element type");
7794         }
7795       }
7796
7797       // Create the new Load and Store operations.
7798       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7799       StoredVal = DAG.getConstant(StoreInt, StoreTy);
7800     }
7801
7802     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
7803                                     FirstInChain->getBasePtr(),
7804                                     FirstInChain->getPointerInfo(),
7805                                     false, false,
7806                                     FirstInChain->getAlignment());
7807
7808     // Replace the first store with the new store
7809     CombineTo(EarliestOp, NewStore);
7810     // Erase all other stores.
7811     for (unsigned i = 0; i < NumElem ; ++i) {
7812       if (StoreNodes[i].MemNode == EarliestOp)
7813         continue;
7814       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
7815       // ReplaceAllUsesWith will replace all uses that existed when it was
7816       // called, but graph optimizations may cause new ones to appear. For
7817       // example, the case in pr14333 looks like
7818       //
7819       //  St's chain -> St -> another store -> X
7820       //
7821       // And the only difference from St to the other store is the chain.
7822       // When we change it's chain to be St's chain they become identical,
7823       // get CSEed and the net result is that X is now a use of St.
7824       // Since we know that St is redundant, just iterate.
7825       while (!St->use_empty())
7826         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
7827       removeFromWorkList(St);
7828       DAG.DeleteNode(St);
7829     }
7830
7831     return true;
7832   }
7833
7834   // Below we handle the case of multiple consecutive stores that
7835   // come from multiple consecutive loads. We merge them into a single
7836   // wide load and a single wide store.
7837
7838   // Look for load nodes which are used by the stored values.
7839   SmallVector<MemOpLink, 8> LoadNodes;
7840
7841   // Find acceptable loads. Loads need to have the same chain (token factor),
7842   // must not be zext, volatile, indexed, and they must be consecutive.
7843   SDValue LdBasePtr;
7844   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
7845     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
7846     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
7847     if (!Ld) break;
7848
7849     // Loads must only have one use.
7850     if (!Ld->hasNUsesOfValue(1, 0))
7851       break;
7852
7853     // Check that the alignment is the same as the stores.
7854     if (Ld->getAlignment() != St->getAlignment())
7855       break;
7856
7857     // The memory operands must not be volatile.
7858     if (Ld->isVolatile() || Ld->isIndexed())
7859       break;
7860
7861     // We do not accept ext loads.
7862     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
7863       break;
7864
7865     // The stored memory type must be the same.
7866     if (Ld->getMemoryVT() != MemVT)
7867       break;
7868
7869     std::pair<SDValue, int64_t> LdPtr =
7870     GetPointerBaseAndOffset(Ld->getBasePtr());
7871
7872     // If this is not the first ptr that we check.
7873     if (LdBasePtr.getNode()) {
7874       // The base ptr must be the same.
7875       if (LdPtr.first != LdBasePtr)
7876         break;
7877     } else {
7878       // Check that all other base pointers are the same as this one.
7879       LdBasePtr = LdPtr.first;
7880     }
7881
7882     // We found a potential memory operand to merge.
7883     LoadNodes.push_back(MemOpLink(Ld, LdPtr.second, 0));
7884   }
7885
7886   if (LoadNodes.size() < 2)
7887     return false;
7888
7889   // Scan the memory operations on the chain and find the first non-consecutive
7890   // load memory address. These variables hold the index in the store node
7891   // array.
7892   unsigned LastConsecutiveLoad = 0;
7893   // This variable refers to the size and not index in the array.
7894   unsigned LastLegalVectorType = 0;
7895   unsigned LastLegalIntegerType = 0;
7896   StartAddress = LoadNodes[0].OffsetFromBase;
7897   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
7898   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
7899     // All loads much share the same chain.
7900     if (LoadNodes[i].MemNode->getChain() != FirstChain)
7901       break;
7902
7903     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
7904     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
7905       break;
7906     LastConsecutiveLoad = i;
7907
7908     // Find a legal type for the vector store.
7909     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
7910     if (TLI.isTypeLegal(StoreTy))
7911       LastLegalVectorType = i + 1;
7912
7913     // Find a legal type for the integer store.
7914     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
7915     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7916     if (TLI.isTypeLegal(StoreTy))
7917       LastLegalIntegerType = i + 1;
7918   }
7919
7920   // Only use vector types if the vector type is larger than the integer type.
7921   // If they are the same, use integers.
7922   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType;
7923   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
7924
7925   // We add +1 here because the LastXXX variables refer to location while
7926   // the NumElem refers to array/index size.
7927   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
7928   NumElem = std::min(LastLegalType, NumElem);
7929
7930   if (NumElem < 2)
7931     return false;
7932
7933   // The earliest Node in the DAG.
7934   unsigned EarliestNodeUsed = 0;
7935   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
7936   for (unsigned i=1; i<NumElem; ++i) {
7937     // Find a chain for the new wide-store operand. Notice that some
7938     // of the store nodes that we found may not be selected for inclusion
7939     // in the wide store. The chain we use needs to be the chain of the
7940     // earliest store node which is *used* and replaced by the wide store.
7941     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
7942       EarliestNodeUsed = i;
7943   }
7944
7945   // Find if it is better to use vectors or integers to load and store
7946   // to memory.
7947   EVT JointMemOpVT;
7948   if (UseVectorTy) {
7949     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
7950   } else {
7951     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
7952     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7953   }
7954
7955   DebugLoc LoadDL = LoadNodes[0].MemNode->getDebugLoc();
7956   DebugLoc StoreDL = StoreNodes[0].MemNode->getDebugLoc();
7957
7958   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
7959   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
7960                                 FirstLoad->getChain(),
7961                                 FirstLoad->getBasePtr(),
7962                                 FirstLoad->getPointerInfo(),
7963                                 false, false, false,
7964                                 FirstLoad->getAlignment());
7965
7966   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
7967                                   FirstInChain->getBasePtr(),
7968                                   FirstInChain->getPointerInfo(), false, false,
7969                                   FirstInChain->getAlignment());
7970
7971   // Replace one of the loads with the new load.
7972   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
7973   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
7974                                 SDValue(NewLoad.getNode(), 1));
7975
7976   // Remove the rest of the load chains.
7977   for (unsigned i = 1; i < NumElem ; ++i) {
7978     // Replace all chain users of the old load nodes with the chain of the new
7979     // load node.
7980     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
7981     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
7982   }
7983
7984   // Replace the first store with the new store.
7985   CombineTo(EarliestOp, NewStore);
7986   // Erase all other stores.
7987   for (unsigned i = 0; i < NumElem ; ++i) {
7988     // Remove all Store nodes.
7989     if (StoreNodes[i].MemNode == EarliestOp)
7990       continue;
7991     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
7992     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
7993     removeFromWorkList(St);
7994     DAG.DeleteNode(St);
7995   }
7996
7997   return true;
7998 }
7999
8000 SDValue DAGCombiner::visitSTORE(SDNode *N) {
8001   StoreSDNode *ST  = cast<StoreSDNode>(N);
8002   SDValue Chain = ST->getChain();
8003   SDValue Value = ST->getValue();
8004   SDValue Ptr   = ST->getBasePtr();
8005
8006   // If this is a store of a bit convert, store the input value if the
8007   // resultant store does not need a higher alignment than the original.
8008   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
8009       ST->isUnindexed()) {
8010     unsigned OrigAlign = ST->getAlignment();
8011     EVT SVT = Value.getOperand(0).getValueType();
8012     unsigned Align = TLI.getDataLayout()->
8013       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
8014     if (Align <= OrigAlign &&
8015         ((!LegalOperations && !ST->isVolatile()) ||
8016          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
8017       return DAG.getStore(Chain, N->getDebugLoc(), Value.getOperand(0),
8018                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
8019                           ST->isNonTemporal(), OrigAlign);
8020   }
8021
8022   // Turn 'store undef, Ptr' -> nothing.
8023   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
8024     return Chain;
8025
8026   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
8027   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
8028     // NOTE: If the original store is volatile, this transform must not increase
8029     // the number of stores.  For example, on x86-32 an f64 can be stored in one
8030     // processor operation but an i64 (which is not legal) requires two.  So the
8031     // transform should not be done in this case.
8032     if (Value.getOpcode() != ISD::TargetConstantFP) {
8033       SDValue Tmp;
8034       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
8035       default: llvm_unreachable("Unknown FP type");
8036       case MVT::f16:    // We don't do this for these yet.
8037       case MVT::f80:
8038       case MVT::f128:
8039       case MVT::ppcf128:
8040         break;
8041       case MVT::f32:
8042         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
8043             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
8044           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
8045                               bitcastToAPInt().getZExtValue(), MVT::i32);
8046           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
8047                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
8048                               ST->isNonTemporal(), ST->getAlignment());
8049         }
8050         break;
8051       case MVT::f64:
8052         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
8053              !ST->isVolatile()) ||
8054             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
8055           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
8056                                 getZExtValue(), MVT::i64);
8057           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
8058                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
8059                               ST->isNonTemporal(), ST->getAlignment());
8060         }
8061
8062         if (!ST->isVolatile() &&
8063             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
8064           // Many FP stores are not made apparent until after legalize, e.g. for
8065           // argument passing.  Since this is so common, custom legalize the
8066           // 64-bit integer store into two 32-bit stores.
8067           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
8068           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
8069           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
8070           if (TLI.isBigEndian()) std::swap(Lo, Hi);
8071
8072           unsigned Alignment = ST->getAlignment();
8073           bool isVolatile = ST->isVolatile();
8074           bool isNonTemporal = ST->isNonTemporal();
8075
8076           SDValue St0 = DAG.getStore(Chain, ST->getDebugLoc(), Lo,
8077                                      Ptr, ST->getPointerInfo(),
8078                                      isVolatile, isNonTemporal,
8079                                      ST->getAlignment());
8080           Ptr = DAG.getNode(ISD::ADD, N->getDebugLoc(), Ptr.getValueType(), Ptr,
8081                             DAG.getConstant(4, Ptr.getValueType()));
8082           Alignment = MinAlign(Alignment, 4U);
8083           SDValue St1 = DAG.getStore(Chain, ST->getDebugLoc(), Hi,
8084                                      Ptr, ST->getPointerInfo().getWithOffset(4),
8085                                      isVolatile, isNonTemporal,
8086                                      Alignment);
8087           return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
8088                              St0, St1);
8089         }
8090
8091         break;
8092       }
8093     }
8094   }
8095
8096   // Try to infer better alignment information than the store already has.
8097   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
8098     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8099       if (Align > ST->getAlignment())
8100         return DAG.getTruncStore(Chain, N->getDebugLoc(), Value,
8101                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8102                                  ST->isVolatile(), ST->isNonTemporal(), Align);
8103     }
8104   }
8105
8106   // Try transforming a pair floating point load / store ops to integer
8107   // load / store ops.
8108   SDValue NewST = TransformFPLoadStorePair(N);
8109   if (NewST.getNode())
8110     return NewST;
8111
8112   if (CombinerAA) {
8113     // Walk up chain skipping non-aliasing memory nodes.
8114     SDValue BetterChain = FindBetterChain(N, Chain);
8115
8116     // If there is a better chain.
8117     if (Chain != BetterChain) {
8118       SDValue ReplStore;
8119
8120       // Replace the chain to avoid dependency.
8121       if (ST->isTruncatingStore()) {
8122         ReplStore = DAG.getTruncStore(BetterChain, N->getDebugLoc(), Value, Ptr,
8123                                       ST->getPointerInfo(),
8124                                       ST->getMemoryVT(), ST->isVolatile(),
8125                                       ST->isNonTemporal(), ST->getAlignment());
8126       } else {
8127         ReplStore = DAG.getStore(BetterChain, N->getDebugLoc(), Value, Ptr,
8128                                  ST->getPointerInfo(),
8129                                  ST->isVolatile(), ST->isNonTemporal(),
8130                                  ST->getAlignment());
8131       }
8132
8133       // Create token to keep both nodes around.
8134       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
8135                                   MVT::Other, Chain, ReplStore);
8136
8137       // Make sure the new and old chains are cleaned up.
8138       AddToWorkList(Token.getNode());
8139
8140       // Don't add users to work list.
8141       return CombineTo(N, Token, false);
8142     }
8143   }
8144
8145   // Try transforming N to an indexed store.
8146   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8147     return SDValue(N, 0);
8148
8149   // FIXME: is there such a thing as a truncating indexed store?
8150   if (ST->isTruncatingStore() && ST->isUnindexed() &&
8151       Value.getValueType().isInteger()) {
8152     // See if we can simplify the input to this truncstore with knowledge that
8153     // only the low bits are being used.  For example:
8154     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
8155     SDValue Shorter =
8156       GetDemandedBits(Value,
8157                       APInt::getLowBitsSet(
8158                         Value.getValueType().getScalarType().getSizeInBits(),
8159                         ST->getMemoryVT().getScalarType().getSizeInBits()));
8160     AddToWorkList(Value.getNode());
8161     if (Shorter.getNode())
8162       return DAG.getTruncStore(Chain, N->getDebugLoc(), Shorter,
8163                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8164                                ST->isVolatile(), ST->isNonTemporal(),
8165                                ST->getAlignment());
8166
8167     // Otherwise, see if we can simplify the operation with
8168     // SimplifyDemandedBits, which only works if the value has a single use.
8169     if (SimplifyDemandedBits(Value,
8170                         APInt::getLowBitsSet(
8171                           Value.getValueType().getScalarType().getSizeInBits(),
8172                           ST->getMemoryVT().getScalarType().getSizeInBits())))
8173       return SDValue(N, 0);
8174   }
8175
8176   // If this is a load followed by a store to the same location, then the store
8177   // is dead/noop.
8178   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
8179     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
8180         ST->isUnindexed() && !ST->isVolatile() &&
8181         // There can't be any side effects between the load and store, such as
8182         // a call or store.
8183         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
8184       // The store is dead, remove it.
8185       return Chain;
8186     }
8187   }
8188
8189   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
8190   // truncating store.  We can do this even if this is already a truncstore.
8191   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
8192       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
8193       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
8194                             ST->getMemoryVT())) {
8195     return DAG.getTruncStore(Chain, N->getDebugLoc(), Value.getOperand(0),
8196                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8197                              ST->isVolatile(), ST->isNonTemporal(),
8198                              ST->getAlignment());
8199   }
8200
8201   // Only perform this optimization before the types are legal, because we
8202   // don't want to perform this optimization on every DAGCombine invocation.
8203   if (!LegalTypes) {
8204     bool EverChanged = false;
8205
8206     do {
8207       // There can be multiple store sequences on the same chain.
8208       // Keep trying to merge store sequences until we are unable to do so
8209       // or until we merge the last store on the chain.
8210       bool Changed = MergeConsecutiveStores(ST);
8211       EverChanged |= Changed;
8212       if (!Changed) break;
8213     } while (ST->getOpcode() != ISD::DELETED_NODE);
8214
8215     if (EverChanged)
8216       return SDValue(N, 0);
8217   }
8218
8219   return ReduceLoadOpStoreWidth(N);
8220 }
8221
8222 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
8223   SDValue InVec = N->getOperand(0);
8224   SDValue InVal = N->getOperand(1);
8225   SDValue EltNo = N->getOperand(2);
8226   DebugLoc dl = N->getDebugLoc();
8227
8228   // If the inserted element is an UNDEF, just use the input vector.
8229   if (InVal.getOpcode() == ISD::UNDEF)
8230     return InVec;
8231
8232   EVT VT = InVec.getValueType();
8233
8234   // If we can't generate a legal BUILD_VECTOR, exit
8235   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
8236     return SDValue();
8237
8238   // Check that we know which element is being inserted
8239   if (!isa<ConstantSDNode>(EltNo))
8240     return SDValue();
8241   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8242
8243   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
8244   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
8245   // vector elements.
8246   SmallVector<SDValue, 8> Ops;
8247   if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8248     Ops.append(InVec.getNode()->op_begin(),
8249                InVec.getNode()->op_end());
8250   } else if (InVec.getOpcode() == ISD::UNDEF) {
8251     unsigned NElts = VT.getVectorNumElements();
8252     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
8253   } else {
8254     return SDValue();
8255   }
8256
8257   // Insert the element
8258   if (Elt < Ops.size()) {
8259     // All the operands of BUILD_VECTOR must have the same type;
8260     // we enforce that here.
8261     EVT OpVT = Ops[0].getValueType();
8262     if (InVal.getValueType() != OpVT)
8263       InVal = OpVT.bitsGT(InVal.getValueType()) ?
8264                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
8265                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
8266     Ops[Elt] = InVal;
8267   }
8268
8269   // Return the new vector
8270   return DAG.getNode(ISD::BUILD_VECTOR, dl,
8271                      VT, &Ops[0], Ops.size());
8272 }
8273
8274 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
8275   // (vextract (scalar_to_vector val, 0) -> val
8276   SDValue InVec = N->getOperand(0);
8277   EVT VT = InVec.getValueType();
8278   EVT NVT = N->getValueType(0);
8279
8280   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
8281     // Check if the result type doesn't match the inserted element type. A
8282     // SCALAR_TO_VECTOR may truncate the inserted element and the
8283     // EXTRACT_VECTOR_ELT may widen the extracted vector.
8284     SDValue InOp = InVec.getOperand(0);
8285     if (InOp.getValueType() != NVT) {
8286       assert(InOp.getValueType().isInteger() && NVT.isInteger());
8287       return DAG.getSExtOrTrunc(InOp, InVec.getDebugLoc(), NVT);
8288     }
8289     return InOp;
8290   }
8291
8292   SDValue EltNo = N->getOperand(1);
8293   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
8294
8295   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
8296   // We only perform this optimization before the op legalization phase because
8297   // we may introduce new vector instructions which are not backed by TD
8298   // patterns. For example on AVX, extracting elements from a wide vector
8299   // without using extract_subvector.
8300   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
8301       && ConstEltNo && !LegalOperations) {
8302     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8303     int NumElem = VT.getVectorNumElements();
8304     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
8305     // Find the new index to extract from.
8306     int OrigElt = SVOp->getMaskElt(Elt);
8307
8308     // Extracting an undef index is undef.
8309     if (OrigElt == -1)
8310       return DAG.getUNDEF(NVT);
8311
8312     // Select the right vector half to extract from.
8313     if (OrigElt < NumElem) {
8314       InVec = InVec->getOperand(0);
8315     } else {
8316       InVec = InVec->getOperand(1);
8317       OrigElt -= NumElem;
8318     }
8319
8320     EVT IndexTy = N->getOperand(1).getValueType();
8321     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, N->getDebugLoc(), NVT,
8322                        InVec, DAG.getConstant(OrigElt, IndexTy));
8323   }
8324
8325   // Perform only after legalization to ensure build_vector / vector_shuffle
8326   // optimizations have already been done.
8327   if (!LegalOperations) return SDValue();
8328
8329   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
8330   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
8331   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
8332
8333   if (ConstEltNo) {
8334     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8335     bool NewLoad = false;
8336     bool BCNumEltsChanged = false;
8337     EVT ExtVT = VT.getVectorElementType();
8338     EVT LVT = ExtVT;
8339
8340     // If the result of load has to be truncated, then it's not necessarily
8341     // profitable.
8342     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
8343       return SDValue();
8344
8345     if (InVec.getOpcode() == ISD::BITCAST) {
8346       // Don't duplicate a load with other uses.
8347       if (!InVec.hasOneUse())
8348         return SDValue();
8349
8350       EVT BCVT = InVec.getOperand(0).getValueType();
8351       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
8352         return SDValue();
8353       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
8354         BCNumEltsChanged = true;
8355       InVec = InVec.getOperand(0);
8356       ExtVT = BCVT.getVectorElementType();
8357       NewLoad = true;
8358     }
8359
8360     LoadSDNode *LN0 = NULL;
8361     const ShuffleVectorSDNode *SVN = NULL;
8362     if (ISD::isNormalLoad(InVec.getNode())) {
8363       LN0 = cast<LoadSDNode>(InVec);
8364     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
8365                InVec.getOperand(0).getValueType() == ExtVT &&
8366                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
8367       // Don't duplicate a load with other uses.
8368       if (!InVec.hasOneUse())
8369         return SDValue();
8370
8371       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
8372     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
8373       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
8374       // =>
8375       // (load $addr+1*size)
8376
8377       // Don't duplicate a load with other uses.
8378       if (!InVec.hasOneUse())
8379         return SDValue();
8380
8381       // If the bit convert changed the number of elements, it is unsafe
8382       // to examine the mask.
8383       if (BCNumEltsChanged)
8384         return SDValue();
8385
8386       // Select the input vector, guarding against out of range extract vector.
8387       unsigned NumElems = VT.getVectorNumElements();
8388       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
8389       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
8390
8391       if (InVec.getOpcode() == ISD::BITCAST) {
8392         // Don't duplicate a load with other uses.
8393         if (!InVec.hasOneUse())
8394           return SDValue();
8395
8396         InVec = InVec.getOperand(0);
8397       }
8398       if (ISD::isNormalLoad(InVec.getNode())) {
8399         LN0 = cast<LoadSDNode>(InVec);
8400         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
8401       }
8402     }
8403
8404     // Make sure we found a non-volatile load and the extractelement is
8405     // the only use.
8406     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
8407       return SDValue();
8408
8409     // If Idx was -1 above, Elt is going to be -1, so just return undef.
8410     if (Elt == -1)
8411       return DAG.getUNDEF(LVT);
8412
8413     unsigned Align = LN0->getAlignment();
8414     if (NewLoad) {
8415       // Check the resultant load doesn't need a higher alignment than the
8416       // original load.
8417       unsigned NewAlign =
8418         TLI.getDataLayout()
8419             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
8420
8421       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
8422         return SDValue();
8423
8424       Align = NewAlign;
8425     }
8426
8427     SDValue NewPtr = LN0->getBasePtr();
8428     unsigned PtrOff = 0;
8429
8430     if (Elt) {
8431       PtrOff = LVT.getSizeInBits() * Elt / 8;
8432       EVT PtrType = NewPtr.getValueType();
8433       if (TLI.isBigEndian())
8434         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
8435       NewPtr = DAG.getNode(ISD::ADD, N->getDebugLoc(), PtrType, NewPtr,
8436                            DAG.getConstant(PtrOff, PtrType));
8437     }
8438
8439     // The replacement we need to do here is a little tricky: we need to
8440     // replace an extractelement of a load with a load.
8441     // Use ReplaceAllUsesOfValuesWith to do the replacement.
8442     // Note that this replacement assumes that the extractvalue is the only
8443     // use of the load; that's okay because we don't want to perform this
8444     // transformation in other cases anyway.
8445     SDValue Load;
8446     SDValue Chain;
8447     if (NVT.bitsGT(LVT)) {
8448       // If the result type of vextract is wider than the load, then issue an
8449       // extending load instead.
8450       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
8451         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
8452       Load = DAG.getExtLoad(ExtType, N->getDebugLoc(), NVT, LN0->getChain(),
8453                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
8454                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),Align);
8455       Chain = Load.getValue(1);
8456     } else {
8457       Load = DAG.getLoad(LVT, N->getDebugLoc(), LN0->getChain(), NewPtr,
8458                          LN0->getPointerInfo().getWithOffset(PtrOff),
8459                          LN0->isVolatile(), LN0->isNonTemporal(),
8460                          LN0->isInvariant(), Align);
8461       Chain = Load.getValue(1);
8462       if (NVT.bitsLT(LVT))
8463         Load = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), NVT, Load);
8464       else
8465         Load = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), NVT, Load);
8466     }
8467     WorkListRemover DeadNodes(*this);
8468     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
8469     SDValue To[] = { Load, Chain };
8470     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
8471     // Since we're explcitly calling ReplaceAllUses, add the new node to the
8472     // worklist explicitly as well.
8473     AddToWorkList(Load.getNode());
8474     AddUsersToWorkList(Load.getNode()); // Add users too
8475     // Make sure to revisit this node to clean it up; it will usually be dead.
8476     AddToWorkList(N);
8477     return SDValue(N, 0);
8478   }
8479
8480   return SDValue();
8481 }
8482
8483 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
8484 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
8485   // We perform this optimization post type-legalization because
8486   // the type-legalizer often scalarizes integer-promoted vectors.
8487   // Performing this optimization before may create bit-casts which
8488   // will be type-legalized to complex code sequences.
8489   // We perform this optimization only before the operation legalizer because we
8490   // may introduce illegal operations.
8491   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
8492     return SDValue();
8493
8494   unsigned NumInScalars = N->getNumOperands();
8495   DebugLoc dl = N->getDebugLoc();
8496   EVT VT = N->getValueType(0);
8497
8498   // Check to see if this is a BUILD_VECTOR of a bunch of values
8499   // which come from any_extend or zero_extend nodes. If so, we can create
8500   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
8501   // optimizations. We do not handle sign-extend because we can't fill the sign
8502   // using shuffles.
8503   EVT SourceType = MVT::Other;
8504   bool AllAnyExt = true;
8505
8506   for (unsigned i = 0; i != NumInScalars; ++i) {
8507     SDValue In = N->getOperand(i);
8508     // Ignore undef inputs.
8509     if (In.getOpcode() == ISD::UNDEF) continue;
8510
8511     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
8512     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
8513
8514     // Abort if the element is not an extension.
8515     if (!ZeroExt && !AnyExt) {
8516       SourceType = MVT::Other;
8517       break;
8518     }
8519
8520     // The input is a ZeroExt or AnyExt. Check the original type.
8521     EVT InTy = In.getOperand(0).getValueType();
8522
8523     // Check that all of the widened source types are the same.
8524     if (SourceType == MVT::Other)
8525       // First time.
8526       SourceType = InTy;
8527     else if (InTy != SourceType) {
8528       // Multiple income types. Abort.
8529       SourceType = MVT::Other;
8530       break;
8531     }
8532
8533     // Check if all of the extends are ANY_EXTENDs.
8534     AllAnyExt &= AnyExt;
8535   }
8536
8537   // In order to have valid types, all of the inputs must be extended from the
8538   // same source type and all of the inputs must be any or zero extend.
8539   // Scalar sizes must be a power of two.
8540   EVT OutScalarTy = VT.getScalarType();
8541   bool ValidTypes = SourceType != MVT::Other &&
8542                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
8543                  isPowerOf2_32(SourceType.getSizeInBits());
8544
8545   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
8546   // turn into a single shuffle instruction.
8547   if (!ValidTypes)
8548     return SDValue();
8549
8550   bool isLE = TLI.isLittleEndian();
8551   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
8552   assert(ElemRatio > 1 && "Invalid element size ratio");
8553   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
8554                                DAG.getConstant(0, SourceType);
8555
8556   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
8557   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
8558
8559   // Populate the new build_vector
8560   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
8561     SDValue Cast = N->getOperand(i);
8562     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
8563             Cast.getOpcode() == ISD::ZERO_EXTEND ||
8564             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
8565     SDValue In;
8566     if (Cast.getOpcode() == ISD::UNDEF)
8567       In = DAG.getUNDEF(SourceType);
8568     else
8569       In = Cast->getOperand(0);
8570     unsigned Index = isLE ? (i * ElemRatio) :
8571                             (i * ElemRatio + (ElemRatio - 1));
8572
8573     assert(Index < Ops.size() && "Invalid index");
8574     Ops[Index] = In;
8575   }
8576
8577   // The type of the new BUILD_VECTOR node.
8578   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
8579   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
8580          "Invalid vector size");
8581   // Check if the new vector type is legal.
8582   if (!isTypeLegal(VecVT)) return SDValue();
8583
8584   // Make the new BUILD_VECTOR.
8585   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
8586
8587   // The new BUILD_VECTOR node has the potential to be further optimized.
8588   AddToWorkList(BV.getNode());
8589   // Bitcast to the desired type.
8590   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8591 }
8592
8593 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
8594   EVT VT = N->getValueType(0);
8595
8596   unsigned NumInScalars = N->getNumOperands();
8597   DebugLoc dl = N->getDebugLoc();
8598
8599   EVT SrcVT = MVT::Other;
8600   unsigned Opcode = ISD::DELETED_NODE;
8601   unsigned NumDefs = 0;
8602
8603   for (unsigned i = 0; i != NumInScalars; ++i) {
8604     SDValue In = N->getOperand(i);
8605     unsigned Opc = In.getOpcode();
8606
8607     if (Opc == ISD::UNDEF)
8608       continue;
8609
8610     // If all scalar values are floats and converted from integers.
8611     if (Opcode == ISD::DELETED_NODE &&
8612         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
8613       Opcode = Opc;
8614       // If not supported by target, bail out.
8615       if (TLI.getOperationAction(Opcode, VT) != TargetLowering::Legal &&
8616           TLI.getOperationAction(Opcode, VT) != TargetLowering::Custom)
8617         return SDValue();
8618     }
8619     if (Opc != Opcode)
8620       return SDValue();
8621
8622     EVT InVT = In.getOperand(0).getValueType();
8623
8624     // If all scalar values are typed differently, bail out. It's chosen to
8625     // simplify BUILD_VECTOR of integer types.
8626     if (SrcVT == MVT::Other)
8627       SrcVT = InVT;
8628     if (SrcVT != InVT)
8629       return SDValue();
8630     NumDefs++;
8631   }
8632
8633   // If the vector has just one element defined, it's not worth to fold it into
8634   // a vectorized one.
8635   if (NumDefs < 2)
8636     return SDValue();
8637
8638   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
8639          && "Should only handle conversion from integer to float.");
8640   assert(SrcVT != MVT::Other && "Cannot determine source type!");
8641
8642   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
8643   SmallVector<SDValue, 8> Opnds;
8644   for (unsigned i = 0; i != NumInScalars; ++i) {
8645     SDValue In = N->getOperand(i);
8646
8647     if (In.getOpcode() == ISD::UNDEF)
8648       Opnds.push_back(DAG.getUNDEF(SrcVT));
8649     else
8650       Opnds.push_back(In.getOperand(0));
8651   }
8652   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
8653                            &Opnds[0], Opnds.size());
8654   AddToWorkList(BV.getNode());
8655
8656   return DAG.getNode(Opcode, dl, VT, BV);
8657 }
8658
8659 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
8660   unsigned NumInScalars = N->getNumOperands();
8661   DebugLoc dl = N->getDebugLoc();
8662   EVT VT = N->getValueType(0);
8663
8664   // A vector built entirely of undefs is undef.
8665   if (ISD::allOperandsUndef(N))
8666     return DAG.getUNDEF(VT);
8667
8668   SDValue V = reduceBuildVecExtToExtBuildVec(N);
8669   if (V.getNode())
8670     return V;
8671
8672   V = reduceBuildVecConvertToConvertBuildVec(N);
8673   if (V.getNode())
8674     return V;
8675
8676   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
8677   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
8678   // at most two distinct vectors, turn this into a shuffle node.
8679
8680   // May only combine to shuffle after legalize if shuffle is legal.
8681   if (LegalOperations &&
8682       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
8683     return SDValue();
8684
8685   SDValue VecIn1, VecIn2;
8686   for (unsigned i = 0; i != NumInScalars; ++i) {
8687     // Ignore undef inputs.
8688     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
8689
8690     // If this input is something other than a EXTRACT_VECTOR_ELT with a
8691     // constant index, bail out.
8692     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
8693         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
8694       VecIn1 = VecIn2 = SDValue(0, 0);
8695       break;
8696     }
8697
8698     // We allow up to two distinct input vectors.
8699     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
8700     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
8701       continue;
8702
8703     if (VecIn1.getNode() == 0) {
8704       VecIn1 = ExtractedFromVec;
8705     } else if (VecIn2.getNode() == 0) {
8706       VecIn2 = ExtractedFromVec;
8707     } else {
8708       // Too many inputs.
8709       VecIn1 = VecIn2 = SDValue(0, 0);
8710       break;
8711     }
8712   }
8713
8714     // If everything is good, we can make a shuffle operation.
8715   if (VecIn1.getNode()) {
8716     SmallVector<int, 8> Mask;
8717     for (unsigned i = 0; i != NumInScalars; ++i) {
8718       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
8719         Mask.push_back(-1);
8720         continue;
8721       }
8722
8723       // If extracting from the first vector, just use the index directly.
8724       SDValue Extract = N->getOperand(i);
8725       SDValue ExtVal = Extract.getOperand(1);
8726       if (Extract.getOperand(0) == VecIn1) {
8727         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
8728         if (ExtIndex > VT.getVectorNumElements())
8729           return SDValue();
8730
8731         Mask.push_back(ExtIndex);
8732         continue;
8733       }
8734
8735       // Otherwise, use InIdx + VecSize
8736       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
8737       Mask.push_back(Idx+NumInScalars);
8738     }
8739
8740     // We can't generate a shuffle node with mismatched input and output types.
8741     // Attempt to transform a single input vector to the correct type.
8742     if ((VT != VecIn1.getValueType())) {
8743       // We don't support shuffeling between TWO values of different types.
8744       if (VecIn2.getNode() != 0)
8745         return SDValue();
8746
8747       // We only support widening of vectors which are half the size of the
8748       // output registers. For example XMM->YMM widening on X86 with AVX.
8749       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
8750         return SDValue();
8751
8752       // If the input vector type has a different base type to the output
8753       // vector type, bail out.
8754       if (VecIn1.getValueType().getVectorElementType() !=
8755           VT.getVectorElementType())
8756         return SDValue();
8757
8758       // Widen the input vector by adding undef values.
8759       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
8760                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
8761     }
8762
8763     // If VecIn2 is unused then change it to undef.
8764     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
8765
8766     // Check that we were able to transform all incoming values to the same
8767     // type.
8768     if (VecIn2.getValueType() != VecIn1.getValueType() ||
8769         VecIn1.getValueType() != VT)
8770           return SDValue();
8771
8772     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
8773     if (!isTypeLegal(VT))
8774       return SDValue();
8775
8776     // Return the new VECTOR_SHUFFLE node.
8777     SDValue Ops[2];
8778     Ops[0] = VecIn1;
8779     Ops[1] = VecIn2;
8780     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
8781   }
8782
8783   return SDValue();
8784 }
8785
8786 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
8787   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
8788   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
8789   // inputs come from at most two distinct vectors, turn this into a shuffle
8790   // node.
8791
8792   // If we only have one input vector, we don't need to do any concatenation.
8793   if (N->getNumOperands() == 1)
8794     return N->getOperand(0);
8795
8796   // Check if all of the operands are undefs.
8797   if (ISD::allOperandsUndef(N))
8798     return DAG.getUNDEF(N->getValueType(0));
8799
8800   return SDValue();
8801 }
8802
8803 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
8804   EVT NVT = N->getValueType(0);
8805   SDValue V = N->getOperand(0);
8806
8807   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
8808     // Handle only simple case where vector being inserted and vector
8809     // being extracted are of same type, and are half size of larger vectors.
8810     EVT BigVT = V->getOperand(0).getValueType();
8811     EVT SmallVT = V->getOperand(1).getValueType();
8812     if (NVT != SmallVT || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
8813       return SDValue();
8814
8815     // Only handle cases where both indexes are constants with the same type.
8816     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
8817     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
8818
8819     if (InsIdx && ExtIdx &&
8820         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
8821         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
8822       // Combine:
8823       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
8824       // Into:
8825       //    indices are equal => V1
8826       //    otherwise => (extract_subvec V1, ExtIdx)
8827       if (InsIdx->getZExtValue() == ExtIdx->getZExtValue())
8828         return V->getOperand(1);
8829       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, N->getDebugLoc(), NVT,
8830                          V->getOperand(0), N->getOperand(1));
8831     }
8832   }
8833
8834   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
8835     // Combine:
8836     //    (extract_subvec (concat V1, V2, ...), i)
8837     // Into:
8838     //    Vi if possible
8839     // Only operand 0 is checked as 'concat' assumes all inputs of the same type.
8840     if (V->getOperand(0).getValueType() != NVT)
8841       return SDValue();
8842     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8843     unsigned NumElems = NVT.getVectorNumElements();
8844     assert((Idx % NumElems) == 0 &&
8845            "IDX in concat is not a multiple of the result vector length.");
8846     return V->getOperand(Idx / NumElems);
8847   }
8848
8849   return SDValue();
8850 }
8851
8852 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
8853   EVT VT = N->getValueType(0);
8854   unsigned NumElts = VT.getVectorNumElements();
8855
8856   SDValue N0 = N->getOperand(0);
8857   SDValue N1 = N->getOperand(1);
8858
8859   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
8860
8861   // Canonicalize shuffle undef, undef -> undef
8862   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
8863     return DAG.getUNDEF(VT);
8864
8865   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8866
8867   // Canonicalize shuffle v, v -> v, undef
8868   if (N0 == N1) {
8869     SmallVector<int, 8> NewMask;
8870     for (unsigned i = 0; i != NumElts; ++i) {
8871       int Idx = SVN->getMaskElt(i);
8872       if (Idx >= (int)NumElts) Idx -= NumElts;
8873       NewMask.push_back(Idx);
8874     }
8875     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, DAG.getUNDEF(VT),
8876                                 &NewMask[0]);
8877   }
8878
8879   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
8880   if (N0.getOpcode() == ISD::UNDEF) {
8881     SmallVector<int, 8> NewMask;
8882     for (unsigned i = 0; i != NumElts; ++i) {
8883       int Idx = SVN->getMaskElt(i);
8884       if (Idx >= 0) {
8885         if (Idx < (int)NumElts)
8886           Idx += NumElts;
8887         else
8888           Idx -= NumElts;
8889       }
8890       NewMask.push_back(Idx);
8891     }
8892     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N1, DAG.getUNDEF(VT),
8893                                 &NewMask[0]);
8894   }
8895
8896   // Remove references to rhs if it is undef
8897   if (N1.getOpcode() == ISD::UNDEF) {
8898     bool Changed = false;
8899     SmallVector<int, 8> NewMask;
8900     for (unsigned i = 0; i != NumElts; ++i) {
8901       int Idx = SVN->getMaskElt(i);
8902       if (Idx >= (int)NumElts) {
8903         Idx = -1;
8904         Changed = true;
8905       }
8906       NewMask.push_back(Idx);
8907     }
8908     if (Changed)
8909       return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, N1, &NewMask[0]);
8910   }
8911
8912   // If it is a splat, check if the argument vector is another splat or a
8913   // build_vector with all scalar elements the same.
8914   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
8915     SDNode *V = N0.getNode();
8916
8917     // If this is a bit convert that changes the element type of the vector but
8918     // not the number of vector elements, look through it.  Be careful not to
8919     // look though conversions that change things like v4f32 to v2f64.
8920     if (V->getOpcode() == ISD::BITCAST) {
8921       SDValue ConvInput = V->getOperand(0);
8922       if (ConvInput.getValueType().isVector() &&
8923           ConvInput.getValueType().getVectorNumElements() == NumElts)
8924         V = ConvInput.getNode();
8925     }
8926
8927     if (V->getOpcode() == ISD::BUILD_VECTOR) {
8928       assert(V->getNumOperands() == NumElts &&
8929              "BUILD_VECTOR has wrong number of operands");
8930       SDValue Base;
8931       bool AllSame = true;
8932       for (unsigned i = 0; i != NumElts; ++i) {
8933         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
8934           Base = V->getOperand(i);
8935           break;
8936         }
8937       }
8938       // Splat of <u, u, u, u>, return <u, u, u, u>
8939       if (!Base.getNode())
8940         return N0;
8941       for (unsigned i = 0; i != NumElts; ++i) {
8942         if (V->getOperand(i) != Base) {
8943           AllSame = false;
8944           break;
8945         }
8946       }
8947       // Splat of <x, x, x, x>, return <x, x, x, x>
8948       if (AllSame)
8949         return N0;
8950     }
8951   }
8952
8953   // If this shuffle node is simply a swizzle of another shuffle node,
8954   // and it reverses the swizzle of the previous shuffle then we can
8955   // optimize shuffle(shuffle(x, undef), undef) -> x.
8956   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
8957       N1.getOpcode() == ISD::UNDEF) {
8958
8959     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
8960
8961     // Shuffle nodes can only reverse shuffles with a single non-undef value.
8962     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
8963       return SDValue();
8964
8965     // The incoming shuffle must be of the same type as the result of the
8966     // current shuffle.
8967     assert(OtherSV->getOperand(0).getValueType() == VT &&
8968            "Shuffle types don't match");
8969
8970     for (unsigned i = 0; i != NumElts; ++i) {
8971       int Idx = SVN->getMaskElt(i);
8972       assert(Idx < (int)NumElts && "Index references undef operand");
8973       // Next, this index comes from the first value, which is the incoming
8974       // shuffle. Adopt the incoming index.
8975       if (Idx >= 0)
8976         Idx = OtherSV->getMaskElt(Idx);
8977
8978       // The combined shuffle must map each index to itself.
8979       if (Idx >= 0 && (unsigned)Idx != i)
8980         return SDValue();
8981     }
8982
8983     return OtherSV->getOperand(0);
8984   }
8985
8986   return SDValue();
8987 }
8988
8989 SDValue DAGCombiner::visitMEMBARRIER(SDNode* N) {
8990   if (!TLI.getShouldFoldAtomicFences())
8991     return SDValue();
8992
8993   SDValue atomic = N->getOperand(0);
8994   switch (atomic.getOpcode()) {
8995     case ISD::ATOMIC_CMP_SWAP:
8996     case ISD::ATOMIC_SWAP:
8997     case ISD::ATOMIC_LOAD_ADD:
8998     case ISD::ATOMIC_LOAD_SUB:
8999     case ISD::ATOMIC_LOAD_AND:
9000     case ISD::ATOMIC_LOAD_OR:
9001     case ISD::ATOMIC_LOAD_XOR:
9002     case ISD::ATOMIC_LOAD_NAND:
9003     case ISD::ATOMIC_LOAD_MIN:
9004     case ISD::ATOMIC_LOAD_MAX:
9005     case ISD::ATOMIC_LOAD_UMIN:
9006     case ISD::ATOMIC_LOAD_UMAX:
9007       break;
9008     default:
9009       return SDValue();
9010   }
9011
9012   SDValue fence = atomic.getOperand(0);
9013   if (fence.getOpcode() != ISD::MEMBARRIER)
9014     return SDValue();
9015
9016   switch (atomic.getOpcode()) {
9017     case ISD::ATOMIC_CMP_SWAP:
9018       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
9019                                     fence.getOperand(0),
9020                                     atomic.getOperand(1), atomic.getOperand(2),
9021                                     atomic.getOperand(3)), atomic.getResNo());
9022     case ISD::ATOMIC_SWAP:
9023     case ISD::ATOMIC_LOAD_ADD:
9024     case ISD::ATOMIC_LOAD_SUB:
9025     case ISD::ATOMIC_LOAD_AND:
9026     case ISD::ATOMIC_LOAD_OR:
9027     case ISD::ATOMIC_LOAD_XOR:
9028     case ISD::ATOMIC_LOAD_NAND:
9029     case ISD::ATOMIC_LOAD_MIN:
9030     case ISD::ATOMIC_LOAD_MAX:
9031     case ISD::ATOMIC_LOAD_UMIN:
9032     case ISD::ATOMIC_LOAD_UMAX:
9033       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
9034                                     fence.getOperand(0),
9035                                     atomic.getOperand(1), atomic.getOperand(2)),
9036                      atomic.getResNo());
9037     default:
9038       return SDValue();
9039   }
9040 }
9041
9042 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
9043 /// an AND to a vector_shuffle with the destination vector and a zero vector.
9044 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
9045 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
9046 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
9047   EVT VT = N->getValueType(0);
9048   DebugLoc dl = N->getDebugLoc();
9049   SDValue LHS = N->getOperand(0);
9050   SDValue RHS = N->getOperand(1);
9051   if (N->getOpcode() == ISD::AND) {
9052     if (RHS.getOpcode() == ISD::BITCAST)
9053       RHS = RHS.getOperand(0);
9054     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
9055       SmallVector<int, 8> Indices;
9056       unsigned NumElts = RHS.getNumOperands();
9057       for (unsigned i = 0; i != NumElts; ++i) {
9058         SDValue Elt = RHS.getOperand(i);
9059         if (!isa<ConstantSDNode>(Elt))
9060           return SDValue();
9061
9062         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
9063           Indices.push_back(i);
9064         else if (cast<ConstantSDNode>(Elt)->isNullValue())
9065           Indices.push_back(NumElts);
9066         else
9067           return SDValue();
9068       }
9069
9070       // Let's see if the target supports this vector_shuffle.
9071       EVT RVT = RHS.getValueType();
9072       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
9073         return SDValue();
9074
9075       // Return the new VECTOR_SHUFFLE node.
9076       EVT EltVT = RVT.getVectorElementType();
9077       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
9078                                      DAG.getConstant(0, EltVT));
9079       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9080                                  RVT, &ZeroOps[0], ZeroOps.size());
9081       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
9082       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
9083       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
9084     }
9085   }
9086
9087   return SDValue();
9088 }
9089
9090 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
9091 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
9092   // After legalize, the target may be depending on adds and other
9093   // binary ops to provide legal ways to construct constants or other
9094   // things. Simplifying them may result in a loss of legality.
9095   if (LegalOperations) return SDValue();
9096
9097   assert(N->getValueType(0).isVector() &&
9098          "SimplifyVBinOp only works on vectors!");
9099
9100   SDValue LHS = N->getOperand(0);
9101   SDValue RHS = N->getOperand(1);
9102   SDValue Shuffle = XformToShuffleWithZero(N);
9103   if (Shuffle.getNode()) return Shuffle;
9104
9105   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
9106   // this operation.
9107   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
9108       RHS.getOpcode() == ISD::BUILD_VECTOR) {
9109     SmallVector<SDValue, 8> Ops;
9110     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
9111       SDValue LHSOp = LHS.getOperand(i);
9112       SDValue RHSOp = RHS.getOperand(i);
9113       // If these two elements can't be folded, bail out.
9114       if ((LHSOp.getOpcode() != ISD::UNDEF &&
9115            LHSOp.getOpcode() != ISD::Constant &&
9116            LHSOp.getOpcode() != ISD::ConstantFP) ||
9117           (RHSOp.getOpcode() != ISD::UNDEF &&
9118            RHSOp.getOpcode() != ISD::Constant &&
9119            RHSOp.getOpcode() != ISD::ConstantFP))
9120         break;
9121
9122       // Can't fold divide by zero.
9123       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
9124           N->getOpcode() == ISD::FDIV) {
9125         if ((RHSOp.getOpcode() == ISD::Constant &&
9126              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
9127             (RHSOp.getOpcode() == ISD::ConstantFP &&
9128              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
9129           break;
9130       }
9131
9132       EVT VT = LHSOp.getValueType();
9133       EVT RVT = RHSOp.getValueType();
9134       if (RVT != VT) {
9135         // Integer BUILD_VECTOR operands may have types larger than the element
9136         // size (e.g., when the element type is not legal).  Prior to type
9137         // legalization, the types may not match between the two BUILD_VECTORS.
9138         // Truncate one of the operands to make them match.
9139         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
9140           RHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, RHSOp);
9141         } else {
9142           LHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), RVT, LHSOp);
9143           VT = RVT;
9144         }
9145       }
9146       SDValue FoldOp = DAG.getNode(N->getOpcode(), LHS.getDebugLoc(), VT,
9147                                    LHSOp, RHSOp);
9148       if (FoldOp.getOpcode() != ISD::UNDEF &&
9149           FoldOp.getOpcode() != ISD::Constant &&
9150           FoldOp.getOpcode() != ISD::ConstantFP)
9151         break;
9152       Ops.push_back(FoldOp);
9153       AddToWorkList(FoldOp.getNode());
9154     }
9155
9156     if (Ops.size() == LHS.getNumOperands())
9157       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9158                          LHS.getValueType(), &Ops[0], Ops.size());
9159   }
9160
9161   return SDValue();
9162 }
9163
9164 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
9165 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
9166   // After legalize, the target may be depending on adds and other
9167   // binary ops to provide legal ways to construct constants or other
9168   // things. Simplifying them may result in a loss of legality.
9169   if (LegalOperations) return SDValue();
9170
9171   assert(N->getValueType(0).isVector() &&
9172          "SimplifyVUnaryOp only works on vectors!");
9173
9174   SDValue N0 = N->getOperand(0);
9175
9176   if (N0.getOpcode() != ISD::BUILD_VECTOR)
9177     return SDValue();
9178
9179   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
9180   SmallVector<SDValue, 8> Ops;
9181   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
9182     SDValue Op = N0.getOperand(i);
9183     if (Op.getOpcode() != ISD::UNDEF &&
9184         Op.getOpcode() != ISD::ConstantFP)
9185       break;
9186     EVT EltVT = Op.getValueType();
9187     SDValue FoldOp = DAG.getNode(N->getOpcode(), N0.getDebugLoc(), EltVT, Op);
9188     if (FoldOp.getOpcode() != ISD::UNDEF &&
9189         FoldOp.getOpcode() != ISD::ConstantFP)
9190       break;
9191     Ops.push_back(FoldOp);
9192     AddToWorkList(FoldOp.getNode());
9193   }
9194
9195   if (Ops.size() != N0.getNumOperands())
9196     return SDValue();
9197
9198   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9199                      N0.getValueType(), &Ops[0], Ops.size());
9200 }
9201
9202 SDValue DAGCombiner::SimplifySelect(DebugLoc DL, SDValue N0,
9203                                     SDValue N1, SDValue N2){
9204   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
9205
9206   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
9207                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
9208
9209   // If we got a simplified select_cc node back from SimplifySelectCC, then
9210   // break it down into a new SETCC node, and a new SELECT node, and then return
9211   // the SELECT node, since we were called with a SELECT node.
9212   if (SCC.getNode()) {
9213     // Check to see if we got a select_cc back (to turn into setcc/select).
9214     // Otherwise, just return whatever node we got back, like fabs.
9215     if (SCC.getOpcode() == ISD::SELECT_CC) {
9216       SDValue SETCC = DAG.getNode(ISD::SETCC, N0.getDebugLoc(),
9217                                   N0.getValueType(),
9218                                   SCC.getOperand(0), SCC.getOperand(1),
9219                                   SCC.getOperand(4));
9220       AddToWorkList(SETCC.getNode());
9221       return DAG.getNode(ISD::SELECT, SCC.getDebugLoc(), SCC.getValueType(),
9222                          SCC.getOperand(2), SCC.getOperand(3), SETCC);
9223     }
9224
9225     return SCC;
9226   }
9227   return SDValue();
9228 }
9229
9230 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
9231 /// are the two values being selected between, see if we can simplify the
9232 /// select.  Callers of this should assume that TheSelect is deleted if this
9233 /// returns true.  As such, they should return the appropriate thing (e.g. the
9234 /// node) back to the top-level of the DAG combiner loop to avoid it being
9235 /// looked at.
9236 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
9237                                     SDValue RHS) {
9238
9239   // Cannot simplify select with vector condition
9240   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
9241
9242   // If this is a select from two identical things, try to pull the operation
9243   // through the select.
9244   if (LHS.getOpcode() != RHS.getOpcode() ||
9245       !LHS.hasOneUse() || !RHS.hasOneUse())
9246     return false;
9247
9248   // If this is a load and the token chain is identical, replace the select
9249   // of two loads with a load through a select of the address to load from.
9250   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
9251   // constants have been dropped into the constant pool.
9252   if (LHS.getOpcode() == ISD::LOAD) {
9253     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
9254     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
9255
9256     // Token chains must be identical.
9257     if (LHS.getOperand(0) != RHS.getOperand(0) ||
9258         // Do not let this transformation reduce the number of volatile loads.
9259         LLD->isVolatile() || RLD->isVolatile() ||
9260         // If this is an EXTLOAD, the VT's must match.
9261         LLD->getMemoryVT() != RLD->getMemoryVT() ||
9262         // If this is an EXTLOAD, the kind of extension must match.
9263         (LLD->getExtensionType() != RLD->getExtensionType() &&
9264          // The only exception is if one of the extensions is anyext.
9265          LLD->getExtensionType() != ISD::EXTLOAD &&
9266          RLD->getExtensionType() != ISD::EXTLOAD) ||
9267         // FIXME: this discards src value information.  This is
9268         // over-conservative. It would be beneficial to be able to remember
9269         // both potential memory locations.  Since we are discarding
9270         // src value info, don't do the transformation if the memory
9271         // locations are not in the default address space.
9272         LLD->getPointerInfo().getAddrSpace() != 0 ||
9273         RLD->getPointerInfo().getAddrSpace() != 0)
9274       return false;
9275
9276     // Check that the select condition doesn't reach either load.  If so,
9277     // folding this will induce a cycle into the DAG.  If not, this is safe to
9278     // xform, so create a select of the addresses.
9279     SDValue Addr;
9280     if (TheSelect->getOpcode() == ISD::SELECT) {
9281       SDNode *CondNode = TheSelect->getOperand(0).getNode();
9282       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
9283           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
9284         return false;
9285       // The loads must not depend on one another.
9286       if (LLD->isPredecessorOf(RLD) ||
9287           RLD->isPredecessorOf(LLD))
9288         return false;
9289       Addr = DAG.getNode(ISD::SELECT, TheSelect->getDebugLoc(),
9290                          LLD->getBasePtr().getValueType(),
9291                          TheSelect->getOperand(0), LLD->getBasePtr(),
9292                          RLD->getBasePtr());
9293     } else {  // Otherwise SELECT_CC
9294       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
9295       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
9296
9297       if ((LLD->hasAnyUseOfValue(1) &&
9298            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
9299           (RLD->hasAnyUseOfValue(1) &&
9300            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
9301         return false;
9302
9303       Addr = DAG.getNode(ISD::SELECT_CC, TheSelect->getDebugLoc(),
9304                          LLD->getBasePtr().getValueType(),
9305                          TheSelect->getOperand(0),
9306                          TheSelect->getOperand(1),
9307                          LLD->getBasePtr(), RLD->getBasePtr(),
9308                          TheSelect->getOperand(4));
9309     }
9310
9311     SDValue Load;
9312     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
9313       Load = DAG.getLoad(TheSelect->getValueType(0),
9314                          TheSelect->getDebugLoc(),
9315                          // FIXME: Discards pointer info.
9316                          LLD->getChain(), Addr, MachinePointerInfo(),
9317                          LLD->isVolatile(), LLD->isNonTemporal(),
9318                          LLD->isInvariant(), LLD->getAlignment());
9319     } else {
9320       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
9321                             RLD->getExtensionType() : LLD->getExtensionType(),
9322                             TheSelect->getDebugLoc(),
9323                             TheSelect->getValueType(0),
9324                             // FIXME: Discards pointer info.
9325                             LLD->getChain(), Addr, MachinePointerInfo(),
9326                             LLD->getMemoryVT(), LLD->isVolatile(),
9327                             LLD->isNonTemporal(), LLD->getAlignment());
9328     }
9329
9330     // Users of the select now use the result of the load.
9331     CombineTo(TheSelect, Load);
9332
9333     // Users of the old loads now use the new load's chain.  We know the
9334     // old-load value is dead now.
9335     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
9336     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
9337     return true;
9338   }
9339
9340   return false;
9341 }
9342
9343 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
9344 /// where 'cond' is the comparison specified by CC.
9345 SDValue DAGCombiner::SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1,
9346                                       SDValue N2, SDValue N3,
9347                                       ISD::CondCode CC, bool NotExtCompare) {
9348   // (x ? y : y) -> y.
9349   if (N2 == N3) return N2;
9350
9351   EVT VT = N2.getValueType();
9352   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
9353   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
9354   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
9355
9356   // Determine if the condition we're dealing with is constant
9357   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
9358                               N0, N1, CC, DL, false);
9359   if (SCC.getNode()) AddToWorkList(SCC.getNode());
9360   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
9361
9362   // fold select_cc true, x, y -> x
9363   if (SCCC && !SCCC->isNullValue())
9364     return N2;
9365   // fold select_cc false, x, y -> y
9366   if (SCCC && SCCC->isNullValue())
9367     return N3;
9368
9369   // Check to see if we can simplify the select into an fabs node
9370   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
9371     // Allow either -0.0 or 0.0
9372     if (CFP->getValueAPF().isZero()) {
9373       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
9374       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
9375           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
9376           N2 == N3.getOperand(0))
9377         return DAG.getNode(ISD::FABS, DL, VT, N0);
9378
9379       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
9380       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
9381           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
9382           N2.getOperand(0) == N3)
9383         return DAG.getNode(ISD::FABS, DL, VT, N3);
9384     }
9385   }
9386
9387   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
9388   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
9389   // in it.  This is a win when the constant is not otherwise available because
9390   // it replaces two constant pool loads with one.  We only do this if the FP
9391   // type is known to be legal, because if it isn't, then we are before legalize
9392   // types an we want the other legalization to happen first (e.g. to avoid
9393   // messing with soft float) and if the ConstantFP is not legal, because if
9394   // it is legal, we may not need to store the FP constant in a constant pool.
9395   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
9396     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
9397       if (TLI.isTypeLegal(N2.getValueType()) &&
9398           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
9399            TargetLowering::Legal) &&
9400           // If both constants have multiple uses, then we won't need to do an
9401           // extra load, they are likely around in registers for other users.
9402           (TV->hasOneUse() || FV->hasOneUse())) {
9403         Constant *Elts[] = {
9404           const_cast<ConstantFP*>(FV->getConstantFPValue()),
9405           const_cast<ConstantFP*>(TV->getConstantFPValue())
9406         };
9407         Type *FPTy = Elts[0]->getType();
9408         const DataLayout &TD = *TLI.getDataLayout();
9409
9410         // Create a ConstantArray of the two constants.
9411         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
9412         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
9413                                             TD.getPrefTypeAlignment(FPTy));
9414         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
9415
9416         // Get the offsets to the 0 and 1 element of the array so that we can
9417         // select between them.
9418         SDValue Zero = DAG.getIntPtrConstant(0);
9419         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
9420         SDValue One = DAG.getIntPtrConstant(EltSize);
9421
9422         SDValue Cond = DAG.getSetCC(DL,
9423                                     TLI.getSetCCResultType(N0.getValueType()),
9424                                     N0, N1, CC);
9425         AddToWorkList(Cond.getNode());
9426         SDValue CstOffset = DAG.getNode(ISD::SELECT, DL, Zero.getValueType(),
9427                                         Cond, One, Zero);
9428         AddToWorkList(CstOffset.getNode());
9429         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
9430                             CstOffset);
9431         AddToWorkList(CPIdx.getNode());
9432         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
9433                            MachinePointerInfo::getConstantPool(), false,
9434                            false, false, Alignment);
9435
9436       }
9437     }
9438
9439   // Check to see if we can perform the "gzip trick", transforming
9440   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
9441   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
9442       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
9443        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
9444     EVT XType = N0.getValueType();
9445     EVT AType = N2.getValueType();
9446     if (XType.bitsGE(AType)) {
9447       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
9448       // single-bit constant.
9449       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
9450         unsigned ShCtV = N2C->getAPIntValue().logBase2();
9451         ShCtV = XType.getSizeInBits()-ShCtV-1;
9452         SDValue ShCt = DAG.getConstant(ShCtV,
9453                                        getShiftAmountTy(N0.getValueType()));
9454         SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(),
9455                                     XType, N0, ShCt);
9456         AddToWorkList(Shift.getNode());
9457
9458         if (XType.bitsGT(AType)) {
9459           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
9460           AddToWorkList(Shift.getNode());
9461         }
9462
9463         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
9464       }
9465
9466       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(),
9467                                   XType, N0,
9468                                   DAG.getConstant(XType.getSizeInBits()-1,
9469                                          getShiftAmountTy(N0.getValueType())));
9470       AddToWorkList(Shift.getNode());
9471
9472       if (XType.bitsGT(AType)) {
9473         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
9474         AddToWorkList(Shift.getNode());
9475       }
9476
9477       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
9478     }
9479   }
9480
9481   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
9482   // where y is has a single bit set.
9483   // A plaintext description would be, we can turn the SELECT_CC into an AND
9484   // when the condition can be materialized as an all-ones register.  Any
9485   // single bit-test can be materialized as an all-ones register with
9486   // shift-left and shift-right-arith.
9487   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
9488       N0->getValueType(0) == VT &&
9489       N1C && N1C->isNullValue() &&
9490       N2C && N2C->isNullValue()) {
9491     SDValue AndLHS = N0->getOperand(0);
9492     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
9493     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
9494       // Shift the tested bit over the sign bit.
9495       APInt AndMask = ConstAndRHS->getAPIntValue();
9496       SDValue ShlAmt =
9497         DAG.getConstant(AndMask.countLeadingZeros(),
9498                         getShiftAmountTy(AndLHS.getValueType()));
9499       SDValue Shl = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT, AndLHS, ShlAmt);
9500
9501       // Now arithmetic right shift it all the way over, so the result is either
9502       // all-ones, or zero.
9503       SDValue ShrAmt =
9504         DAG.getConstant(AndMask.getBitWidth()-1,
9505                         getShiftAmountTy(Shl.getValueType()));
9506       SDValue Shr = DAG.getNode(ISD::SRA, N0.getDebugLoc(), VT, Shl, ShrAmt);
9507
9508       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
9509     }
9510   }
9511
9512   // fold select C, 16, 0 -> shl C, 4
9513   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
9514     TLI.getBooleanContents(N0.getValueType().isVector()) ==
9515       TargetLowering::ZeroOrOneBooleanContent) {
9516
9517     // If the caller doesn't want us to simplify this into a zext of a compare,
9518     // don't do it.
9519     if (NotExtCompare && N2C->getAPIntValue() == 1)
9520       return SDValue();
9521
9522     // Get a SetCC of the condition
9523     // NOTE: Don't create a SETCC if it's not legal on this target.
9524     if (!LegalOperations ||
9525         TLI.isOperationLegal(ISD::SETCC,
9526           LegalTypes ? TLI.getSetCCResultType(N0.getValueType()) : MVT::i1)) {
9527       SDValue Temp, SCC;
9528       // cast from setcc result type to select result type
9529       if (LegalTypes) {
9530         SCC  = DAG.getSetCC(DL, TLI.getSetCCResultType(N0.getValueType()),
9531                             N0, N1, CC);
9532         if (N2.getValueType().bitsLT(SCC.getValueType()))
9533           Temp = DAG.getZeroExtendInReg(SCC, N2.getDebugLoc(),
9534                                         N2.getValueType());
9535         else
9536           Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
9537                              N2.getValueType(), SCC);
9538       } else {
9539         SCC  = DAG.getSetCC(N0.getDebugLoc(), MVT::i1, N0, N1, CC);
9540         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
9541                            N2.getValueType(), SCC);
9542       }
9543
9544       AddToWorkList(SCC.getNode());
9545       AddToWorkList(Temp.getNode());
9546
9547       if (N2C->getAPIntValue() == 1)
9548         return Temp;
9549
9550       // shl setcc result by log2 n2c
9551       return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
9552                          DAG.getConstant(N2C->getAPIntValue().logBase2(),
9553                                          getShiftAmountTy(Temp.getValueType())));
9554     }
9555   }
9556
9557   // Check to see if this is the equivalent of setcc
9558   // FIXME: Turn all of these into setcc if setcc if setcc is legal
9559   // otherwise, go ahead with the folds.
9560   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
9561     EVT XType = N0.getValueType();
9562     if (!LegalOperations ||
9563         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(XType))) {
9564       SDValue Res = DAG.getSetCC(DL, TLI.getSetCCResultType(XType), N0, N1, CC);
9565       if (Res.getValueType() != VT)
9566         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
9567       return Res;
9568     }
9569
9570     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
9571     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
9572         (!LegalOperations ||
9573          TLI.isOperationLegal(ISD::CTLZ, XType))) {
9574       SDValue Ctlz = DAG.getNode(ISD::CTLZ, N0.getDebugLoc(), XType, N0);
9575       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
9576                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
9577                                        getShiftAmountTy(Ctlz.getValueType())));
9578     }
9579     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
9580     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
9581       SDValue NegN0 = DAG.getNode(ISD::SUB, N0.getDebugLoc(),
9582                                   XType, DAG.getConstant(0, XType), N0);
9583       SDValue NotN0 = DAG.getNOT(N0.getDebugLoc(), N0, XType);
9584       return DAG.getNode(ISD::SRL, DL, XType,
9585                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
9586                          DAG.getConstant(XType.getSizeInBits()-1,
9587                                          getShiftAmountTy(XType)));
9588     }
9589     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
9590     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
9591       SDValue Sign = DAG.getNode(ISD::SRL, N0.getDebugLoc(), XType, N0,
9592                                  DAG.getConstant(XType.getSizeInBits()-1,
9593                                          getShiftAmountTy(N0.getValueType())));
9594       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
9595     }
9596   }
9597
9598   // Check to see if this is an integer abs.
9599   // select_cc setg[te] X,  0,  X, -X ->
9600   // select_cc setgt    X, -1,  X, -X ->
9601   // select_cc setl[te] X,  0, -X,  X ->
9602   // select_cc setlt    X,  1, -X,  X ->
9603   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
9604   if (N1C) {
9605     ConstantSDNode *SubC = NULL;
9606     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
9607          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
9608         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
9609       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
9610     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
9611               (N1C->isOne() && CC == ISD::SETLT)) &&
9612              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
9613       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
9614
9615     EVT XType = N0.getValueType();
9616     if (SubC && SubC->isNullValue() && XType.isInteger()) {
9617       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(), XType,
9618                                   N0,
9619                                   DAG.getConstant(XType.getSizeInBits()-1,
9620                                          getShiftAmountTy(N0.getValueType())));
9621       SDValue Add = DAG.getNode(ISD::ADD, N0.getDebugLoc(),
9622                                 XType, N0, Shift);
9623       AddToWorkList(Shift.getNode());
9624       AddToWorkList(Add.getNode());
9625       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
9626     }
9627   }
9628
9629   return SDValue();
9630 }
9631
9632 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
9633 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
9634                                    SDValue N1, ISD::CondCode Cond,
9635                                    DebugLoc DL, bool foldBooleans) {
9636   TargetLowering::DAGCombinerInfo
9637     DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
9638   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
9639 }
9640
9641 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
9642 /// return a DAG expression to select that will generate the same value by
9643 /// multiplying by a magic number.  See:
9644 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
9645 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
9646   std::vector<SDNode*> Built;
9647   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
9648
9649   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
9650        ii != ee; ++ii)
9651     AddToWorkList(*ii);
9652   return S;
9653 }
9654
9655 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
9656 /// return a DAG expression to select that will generate the same value by
9657 /// multiplying by a magic number.  See:
9658 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
9659 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
9660   std::vector<SDNode*> Built;
9661   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
9662
9663   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
9664        ii != ee; ++ii)
9665     AddToWorkList(*ii);
9666   return S;
9667 }
9668
9669 /// FindBaseOffset - Return true if base is a frame index, which is known not
9670 // to alias with anything but itself.  Provides base object and offset as
9671 // results.
9672 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
9673                            const GlobalValue *&GV, const void *&CV) {
9674   // Assume it is a primitive operation.
9675   Base = Ptr; Offset = 0; GV = 0; CV = 0;
9676
9677   // If it's an adding a simple constant then integrate the offset.
9678   if (Base.getOpcode() == ISD::ADD) {
9679     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
9680       Base = Base.getOperand(0);
9681       Offset += C->getZExtValue();
9682     }
9683   }
9684
9685   // Return the underlying GlobalValue, and update the Offset.  Return false
9686   // for GlobalAddressSDNode since the same GlobalAddress may be represented
9687   // by multiple nodes with different offsets.
9688   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
9689     GV = G->getGlobal();
9690     Offset += G->getOffset();
9691     return false;
9692   }
9693
9694   // Return the underlying Constant value, and update the Offset.  Return false
9695   // for ConstantSDNodes since the same constant pool entry may be represented
9696   // by multiple nodes with different offsets.
9697   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
9698     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
9699                                          : (const void *)C->getConstVal();
9700     Offset += C->getOffset();
9701     return false;
9702   }
9703   // If it's any of the following then it can't alias with anything but itself.
9704   return isa<FrameIndexSDNode>(Base);
9705 }
9706
9707 /// isAlias - Return true if there is any possibility that the two addresses
9708 /// overlap.
9709 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
9710                           const Value *SrcValue1, int SrcValueOffset1,
9711                           unsigned SrcValueAlign1,
9712                           const MDNode *TBAAInfo1,
9713                           SDValue Ptr2, int64_t Size2,
9714                           const Value *SrcValue2, int SrcValueOffset2,
9715                           unsigned SrcValueAlign2,
9716                           const MDNode *TBAAInfo2) const {
9717   // If they are the same then they must be aliases.
9718   if (Ptr1 == Ptr2) return true;
9719
9720   // Gather base node and offset information.
9721   SDValue Base1, Base2;
9722   int64_t Offset1, Offset2;
9723   const GlobalValue *GV1, *GV2;
9724   const void *CV1, *CV2;
9725   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
9726   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
9727
9728   // If they have a same base address then check to see if they overlap.
9729   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
9730     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
9731
9732   // It is possible for different frame indices to alias each other, mostly
9733   // when tail call optimization reuses return address slots for arguments.
9734   // To catch this case, look up the actual index of frame indices to compute
9735   // the real alias relationship.
9736   if (isFrameIndex1 && isFrameIndex2) {
9737     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9738     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
9739     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
9740     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
9741   }
9742
9743   // Otherwise, if we know what the bases are, and they aren't identical, then
9744   // we know they cannot alias.
9745   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
9746     return false;
9747
9748   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
9749   // compared to the size and offset of the access, we may be able to prove they
9750   // do not alias.  This check is conservative for now to catch cases created by
9751   // splitting vector types.
9752   if ((SrcValueAlign1 == SrcValueAlign2) &&
9753       (SrcValueOffset1 != SrcValueOffset2) &&
9754       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
9755     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
9756     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
9757
9758     // There is no overlap between these relatively aligned accesses of similar
9759     // size, return no alias.
9760     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
9761       return false;
9762   }
9763
9764   if (CombinerGlobalAA) {
9765     // Use alias analysis information.
9766     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
9767     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
9768     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
9769     AliasAnalysis::AliasResult AAResult =
9770       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
9771                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
9772     if (AAResult == AliasAnalysis::NoAlias)
9773       return false;
9774   }
9775
9776   // Otherwise we have to assume they alias.
9777   return true;
9778 }
9779
9780 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
9781   SDValue Ptr0, Ptr1;
9782   int64_t Size0, Size1;
9783   const Value *SrcValue0, *SrcValue1;
9784   int SrcValueOffset0, SrcValueOffset1;
9785   unsigned SrcValueAlign0, SrcValueAlign1;
9786   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
9787   FindAliasInfo(Op0, Ptr0, Size0, SrcValue0, SrcValueOffset0,
9788                 SrcValueAlign0, SrcTBAAInfo0);
9789   FindAliasInfo(Op1, Ptr1, Size1, SrcValue1, SrcValueOffset1,
9790                 SrcValueAlign1, SrcTBAAInfo1);
9791   return isAlias(Ptr0, Size0, SrcValue0, SrcValueOffset0,
9792                  SrcValueAlign0, SrcTBAAInfo0,
9793                  Ptr1, Size1, SrcValue1, SrcValueOffset1,
9794                  SrcValueAlign1, SrcTBAAInfo1);
9795 }
9796
9797 /// FindAliasInfo - Extracts the relevant alias information from the memory
9798 /// node.  Returns true if the operand was a load.
9799 bool DAGCombiner::FindAliasInfo(SDNode *N,
9800                                 SDValue &Ptr, int64_t &Size,
9801                                 const Value *&SrcValue,
9802                                 int &SrcValueOffset,
9803                                 unsigned &SrcValueAlign,
9804                                 const MDNode *&TBAAInfo) const {
9805   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
9806
9807   Ptr = LS->getBasePtr();
9808   Size = LS->getMemoryVT().getSizeInBits() >> 3;
9809   SrcValue = LS->getSrcValue();
9810   SrcValueOffset = LS->getSrcValueOffset();
9811   SrcValueAlign = LS->getOriginalAlignment();
9812   TBAAInfo = LS->getTBAAInfo();
9813   return isa<LoadSDNode>(LS);
9814 }
9815
9816 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
9817 /// looking for aliasing nodes and adding them to the Aliases vector.
9818 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
9819                                    SmallVector<SDValue, 8> &Aliases) {
9820   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
9821   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
9822
9823   // Get alias information for node.
9824   SDValue Ptr;
9825   int64_t Size;
9826   const Value *SrcValue;
9827   int SrcValueOffset;
9828   unsigned SrcValueAlign;
9829   const MDNode *SrcTBAAInfo;
9830   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
9831                               SrcValueAlign, SrcTBAAInfo);
9832
9833   // Starting off.
9834   Chains.push_back(OriginalChain);
9835   unsigned Depth = 0;
9836
9837   // Look at each chain and determine if it is an alias.  If so, add it to the
9838   // aliases list.  If not, then continue up the chain looking for the next
9839   // candidate.
9840   while (!Chains.empty()) {
9841     SDValue Chain = Chains.back();
9842     Chains.pop_back();
9843
9844     // For TokenFactor nodes, look at each operand and only continue up the
9845     // chain until we find two aliases.  If we've seen two aliases, assume we'll
9846     // find more and revert to original chain since the xform is unlikely to be
9847     // profitable.
9848     //
9849     // FIXME: The depth check could be made to return the last non-aliasing
9850     // chain we found before we hit a tokenfactor rather than the original
9851     // chain.
9852     if (Depth > 6 || Aliases.size() == 2) {
9853       Aliases.clear();
9854       Aliases.push_back(OriginalChain);
9855       break;
9856     }
9857
9858     // Don't bother if we've been before.
9859     if (!Visited.insert(Chain.getNode()))
9860       continue;
9861
9862     switch (Chain.getOpcode()) {
9863     case ISD::EntryToken:
9864       // Entry token is ideal chain operand, but handled in FindBetterChain.
9865       break;
9866
9867     case ISD::LOAD:
9868     case ISD::STORE: {
9869       // Get alias information for Chain.
9870       SDValue OpPtr;
9871       int64_t OpSize;
9872       const Value *OpSrcValue;
9873       int OpSrcValueOffset;
9874       unsigned OpSrcValueAlign;
9875       const MDNode *OpSrcTBAAInfo;
9876       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
9877                                     OpSrcValue, OpSrcValueOffset,
9878                                     OpSrcValueAlign,
9879                                     OpSrcTBAAInfo);
9880
9881       // If chain is alias then stop here.
9882       if (!(IsLoad && IsOpLoad) &&
9883           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
9884                   SrcTBAAInfo,
9885                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
9886                   OpSrcValueAlign, OpSrcTBAAInfo)) {
9887         Aliases.push_back(Chain);
9888       } else {
9889         // Look further up the chain.
9890         Chains.push_back(Chain.getOperand(0));
9891         ++Depth;
9892       }
9893       break;
9894     }
9895
9896     case ISD::TokenFactor:
9897       // We have to check each of the operands of the token factor for "small"
9898       // token factors, so we queue them up.  Adding the operands to the queue
9899       // (stack) in reverse order maintains the original order and increases the
9900       // likelihood that getNode will find a matching token factor (CSE.)
9901       if (Chain.getNumOperands() > 16) {
9902         Aliases.push_back(Chain);
9903         break;
9904       }
9905       for (unsigned n = Chain.getNumOperands(); n;)
9906         Chains.push_back(Chain.getOperand(--n));
9907       ++Depth;
9908       break;
9909
9910     default:
9911       // For all other instructions we will just have to take what we can get.
9912       Aliases.push_back(Chain);
9913       break;
9914     }
9915   }
9916 }
9917
9918 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
9919 /// for a better chain (aliasing node.)
9920 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
9921   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
9922
9923   // Accumulate all the aliases to this node.
9924   GatherAllAliases(N, OldChain, Aliases);
9925
9926   // If no operands then chain to entry token.
9927   if (Aliases.size() == 0)
9928     return DAG.getEntryNode();
9929
9930   // If a single operand then chain to it.  We don't need to revisit it.
9931   if (Aliases.size() == 1)
9932     return Aliases[0];
9933
9934   // Construct a custom tailored token factor.
9935   return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
9936                      &Aliases[0], Aliases.size());
9937 }
9938
9939 // SelectionDAG::Combine - This is the entry point for the file.
9940 //
9941 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
9942                            CodeGenOpt::Level OptLevel) {
9943   /// run - This is the main entry point to this class.
9944   ///
9945   DAGCombiner(*this, AA, OptLevel).Run(Level);
9946 }