lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  44 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  45 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  46 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  47 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  48 STATISTIC(SlicedLoads, "Number of load sliced");
  49
  50 namespace {
  51   static cl::opt<bool>
  52     CombinerAA("combiner-alias-analysis", cl::Hidden,
  53                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  54
  55   static cl::opt<bool>
  56     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  57                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  58
  59 // FIXME: Enable the use of TBAA. There are two known issues preventing this:
  60 //   1. Stack coloring does not update TBAA when merging allocas
  61 //   2. CGP inserts ptrtoint/inttoptr pairs when sinking address computations.
  62 //      Because BasicAA does not handle inttoptr, we'll often miss basic type
  63 //      punning idioms that we need to catch so we don't miscompile real-world
  64 //      code.
  65   static cl::opt<bool>
  66     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(false),
  67                cl::desc("Enable DAG combiner's use of TBAA"));
  68
  69 #ifndef NDEBUG
  70   static cl::opt<std::string>
  71     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  72                cl::desc("Only use DAG-combiner alias analysis in this"
  73                         " function"));
  74 #endif
  75
  76   /// Hidden option to stress test load slicing, i.e., when this option
  77   /// is enabled, load slicing bypasses most of its profitability guards.
  78   static cl::opt<bool>
  79   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  80                     cl::desc("Bypass the profitability model of load "
  81                              "slicing"),
  82                     cl::init(false));
  83
  84 //------------------------------ DAGCombiner ---------------------------------//
  85
  86   class DAGCombiner {
  87     SelectionDAG &DAG;
  88     const TargetLowering &TLI;
  89     CombineLevel Level;
  90     CodeGenOpt::Level OptLevel;
  91     bool LegalOperations;
  92     bool LegalTypes;
  93     bool ForCodeSize;
  94
  95     // Worklist of all of the nodes that need to be simplified.
  96     //
  97     // This has the semantics that when adding to the worklist,
  98     // the item added must be next to be processed. It should
  99     // also only appear once. The naive approach to this takes
 100     // linear time.
 101     //
 102     // To reduce the insert/remove time to logarithmic, we use
 103     // a set and a vector to maintain our worklist.
 104     //
 105     // The set contains the items on the worklist, but does not
 106     // maintain the order they should be visited.
 107     //
 108     // The vector maintains the order nodes should be visited, but may
 109     // contain duplicate or removed nodes. When choosing a node to
 110     // visit, we pop off the order stack until we find an item that is
 111     // also in the contents set. All operations are O(log N).
 112     SmallPtrSet<SDNode*, 64> WorkListContents;
 113     SmallVector<SDNode*, 64> WorkListOrder;
 114
 115     // AA - Used for DAG load/store alias analysis.
 116     AliasAnalysis &AA;
 117
 118     /// AddUsersToWorkList - When an instruction is simplified, add all users of
 119     /// the instruction to the work lists because they might get more simplified
 120     /// now.
 121     ///
 122     void AddUsersToWorkList(SDNode *N) {
 123       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
 124            UI != UE; ++UI)
 125         AddToWorkList(*UI);
 126     }
 127
 128     /// visit - call the node-specific routine that knows how to fold each
 129     /// particular type of node.
 130     SDValue visit(SDNode *N);
 131
 132   public:
 133     /// AddToWorkList - Add to the work list making sure its instance is at the
 134     /// back (next to be processed.)
 135     void AddToWorkList(SDNode *N) {
 136       WorkListContents.insert(N);
 137       WorkListOrder.push_back(N);
 138     }
 139
 140     /// removeFromWorkList - remove all instances of N from the worklist.
 141     ///
 142     void removeFromWorkList(SDNode *N) {
 143       WorkListContents.erase(N);
 144     }
 145
 146     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 147                       bool AddTo = true);
 148
 149     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 150       return CombineTo(N, &Res, 1, AddTo);
 151     }
 152
 153     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 154                       bool AddTo = true) {
 155       SDValue To[] = { Res0, Res1 };
 156       return CombineTo(N, To, 2, AddTo);
 157     }
 158
 159     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 160
 161   private:
 162
 163     /// SimplifyDemandedBits - Check the specified integer node value to see if
 164     /// it can be simplified or if things it uses can be simplified by bit
 165     /// propagation.  If so, return true.
 166     bool SimplifyDemandedBits(SDValue Op) {
 167       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 168       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 169       return SimplifyDemandedBits(Op, Demanded);
 170     }
 171
 172     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 173
 174     bool CombineToPreIndexedLoadStore(SDNode *N);
 175     bool CombineToPostIndexedLoadStore(SDNode *N);
 176     bool SliceUpLoad(SDNode *N);
 177
 178     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 179     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 180     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 181     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 182     SDValue PromoteIntBinOp(SDValue Op);
 183     SDValue PromoteIntShiftOp(SDValue Op);
 184     SDValue PromoteExtend(SDValue Op);
 185     bool PromoteLoad(SDValue Op);
 186
 187     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 188                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 189                          ISD::NodeType ExtType);
 190
 191     /// combine - call the node-specific routine that knows how to fold each
 192     /// particular type of node. If that doesn't do anything, try the
 193     /// target-specific DAG combines.
 194     SDValue combine(SDNode *N);
 195
 196     // Visitation implementation - Implement dag node combining for different
 197     // node types.  The semantics are as follows:
 198     // Return Value:
 199     //   SDValue.getNode() == 0 - No change was made
 200     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 201     //   otherwise              - N should be replaced by the returned Operand.
 202     //
 203     SDValue visitTokenFactor(SDNode *N);
 204     SDValue visitMERGE_VALUES(SDNode *N);
 205     SDValue visitADD(SDNode *N);
 206     SDValue visitSUB(SDNode *N);
 207     SDValue visitADDC(SDNode *N);
 208     SDValue visitSUBC(SDNode *N);
 209     SDValue visitADDE(SDNode *N);
 210     SDValue visitSUBE(SDNode *N);
 211     SDValue visitMUL(SDNode *N);
 212     SDValue visitSDIV(SDNode *N);
 213     SDValue visitUDIV(SDNode *N);
 214     SDValue visitSREM(SDNode *N);
 215     SDValue visitUREM(SDNode *N);
 216     SDValue visitMULHU(SDNode *N);
 217     SDValue visitMULHS(SDNode *N);
 218     SDValue visitSMUL_LOHI(SDNode *N);
 219     SDValue visitUMUL_LOHI(SDNode *N);
 220     SDValue visitSMULO(SDNode *N);
 221     SDValue visitUMULO(SDNode *N);
 222     SDValue visitSDIVREM(SDNode *N);
 223     SDValue visitUDIVREM(SDNode *N);
 224     SDValue visitAND(SDNode *N);
 225     SDValue visitOR(SDNode *N);
 226     SDValue visitXOR(SDNode *N);
 227     SDValue SimplifyVBinOp(SDNode *N);
 228     SDValue SimplifyVUnaryOp(SDNode *N);
 229     SDValue visitSHL(SDNode *N);
 230     SDValue visitSRA(SDNode *N);
 231     SDValue visitSRL(SDNode *N);
 232     SDValue visitCTLZ(SDNode *N);
 233     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 234     SDValue visitCTTZ(SDNode *N);
 235     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 236     SDValue visitCTPOP(SDNode *N);
 237     SDValue visitSELECT(SDNode *N);
 238     SDValue visitVSELECT(SDNode *N);
 239     SDValue visitSELECT_CC(SDNode *N);
 240     SDValue visitSETCC(SDNode *N);
 241     SDValue visitSIGN_EXTEND(SDNode *N);
 242     SDValue visitZERO_EXTEND(SDNode *N);
 243     SDValue visitANY_EXTEND(SDNode *N);
 244     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 245     SDValue visitTRUNCATE(SDNode *N);
 246     SDValue visitBITCAST(SDNode *N);
 247     SDValue visitBUILD_PAIR(SDNode *N);
 248     SDValue visitFADD(SDNode *N);
 249     SDValue visitFSUB(SDNode *N);
 250     SDValue visitFMUL(SDNode *N);
 251     SDValue visitFMA(SDNode *N);
 252     SDValue visitFDIV(SDNode *N);
 253     SDValue visitFREM(SDNode *N);
 254     SDValue visitFCOPYSIGN(SDNode *N);
 255     SDValue visitSINT_TO_FP(SDNode *N);
 256     SDValue visitUINT_TO_FP(SDNode *N);
 257     SDValue visitFP_TO_SINT(SDNode *N);
 258     SDValue visitFP_TO_UINT(SDNode *N);
 259     SDValue visitFP_ROUND(SDNode *N);
 260     SDValue visitFP_ROUND_INREG(SDNode *N);
 261     SDValue visitFP_EXTEND(SDNode *N);
 262     SDValue visitFNEG(SDNode *N);
 263     SDValue visitFABS(SDNode *N);
 264     SDValue visitFCEIL(SDNode *N);
 265     SDValue visitFTRUNC(SDNode *N);
 266     SDValue visitFFLOOR(SDNode *N);
 267     SDValue visitBRCOND(SDNode *N);
 268     SDValue visitBR_CC(SDNode *N);
 269     SDValue visitLOAD(SDNode *N);
 270     SDValue visitSTORE(SDNode *N);
 271     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 272     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 273     SDValue visitBUILD_VECTOR(SDNode *N);
 274     SDValue visitCONCAT_VECTORS(SDNode *N);
 275     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 276     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 277     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 278
 279     SDValue XformToShuffleWithZero(SDNode *N);
 280     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 281
 282     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 283
 284     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 285     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 286     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 287     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 288                              SDValue N3, ISD::CondCode CC,
 289                              bool NotExtCompare = false);
 290     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 291                           SDLoc DL, bool foldBooleans = true);
 292     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 293                                          unsigned HiOp);
 294     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 295     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 296     SDValue BuildSDIV(SDNode *N);
 297     SDValue BuildUDIV(SDNode *N);
 298     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 299                                bool DemandHighBits = true);
 300     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 301     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 302                               SDValue InnerPos, SDValue InnerNeg,
 303                               unsigned PosOpcode, unsigned NegOpcode,
 304                               SDLoc DL);
 305     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 306     SDValue ReduceLoadWidth(SDNode *N);
 307     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 308     SDValue TransformFPLoadStorePair(SDNode *N);
 309     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 310     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 311
 312     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 313
 314     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 315     /// looking for aliasing nodes and adding them to the Aliases vector.
 316     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 317                           SmallVectorImpl<SDValue> &Aliases);
 318
 319     /// isAlias - Return true if there is any possibility that the two addresses
 320     /// overlap.
 321     bool isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
 322                  const Value *SrcValue1, int SrcValueOffset1,
 323                  unsigned SrcValueAlign1,
 324                  const MDNode *TBAAInfo1,
 325                  SDValue Ptr2, int64_t Size2, bool IsVolatile2,
 326                  const Value *SrcValue2, int SrcValueOffset2,
 327                  unsigned SrcValueAlign2,
 328                  const MDNode *TBAAInfo2) const;
 329
 330     /// isAlias - Return true if there is any possibility that the two addresses
 331     /// overlap.
 332     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 333
 334     /// FindAliasInfo - Extracts the relevant alias information from the memory
 335     /// node.  Returns true if the operand was a load.
 336     bool FindAliasInfo(SDNode *N,
 337                        SDValue &Ptr, int64_t &Size, bool &IsVolatile,
 338                        const Value *&SrcValue, int &SrcValueOffset,
 339                        unsigned &SrcValueAlignment,
 340                        const MDNode *&TBAAInfo) const;
 341
 342     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 343     /// looking for a better chain (aliasing node.)
 344     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 345
 346     /// Merge consecutive store operations into a wide store.
 347     /// This optimization uses wide integers or vectors when possible.
 348     /// \return True if some memory operations were changed.
 349     bool MergeConsecutiveStores(StoreSDNode *N);
 350
 351   public:
 352     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 353         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 354           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 355       AttributeSet FnAttrs =
 356           DAG.getMachineFunction().getFunction()->getAttributes();
 357       ForCodeSize =
 358           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 359                                Attribute::OptimizeForSize) ||
 360           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 361     }
 362
 363     /// Run - runs the dag combiner on all nodes in the work list
 364     void Run(CombineLevel AtLevel);
 365
 366     SelectionDAG &getDAG() const { return DAG; }
 367
 368     /// getShiftAmountTy - Returns a type large enough to hold any valid
 369     /// shift amount - before type legalization these can be huge.
 370     EVT getShiftAmountTy(EVT LHSTy) {
 371       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 372       if (LHSTy.isVector())
 373         return LHSTy;
 374       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 375                         : TLI.getPointerTy();
 376     }
 377
 378     /// isTypeLegal - This method returns true if we are running before type
 379     /// legalization or if the specified VT is legal.
 380     bool isTypeLegal(const EVT &VT) {
 381       if (!LegalTypes) return true;
 382       return TLI.isTypeLegal(VT);
 383     }
 384
 385     /// getSetCCResultType - Convenience wrapper around
 386     /// TargetLowering::getSetCCResultType
 387     EVT getSetCCResultType(EVT VT) const {
 388       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 389     }
 390   };
 391 }
 392
 393
 394 namespace {
 395 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 396 /// nodes from the worklist.
 397 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 398   DAGCombiner &DC;
 399 public:
 400   explicit WorkListRemover(DAGCombiner &dc)
 401     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 402
 403   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 404     DC.removeFromWorkList(N);
 405   }
 406 };
 407 }
 408
 409 //===----------------------------------------------------------------------===//
 410 //  TargetLowering::DAGCombinerInfo implementation
 411 //===----------------------------------------------------------------------===//
 412
 413 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 414   ((DAGCombiner*)DC)->AddToWorkList(N);
 415 }
 416
 417 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 418   ((DAGCombiner*)DC)->removeFromWorkList(N);
 419 }
 420
 421 SDValue TargetLowering::DAGCombinerInfo::
 422 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 423   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 424 }
 425
 426 SDValue TargetLowering::DAGCombinerInfo::
 427 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 428   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 429 }
 430
 431
 432 SDValue TargetLowering::DAGCombinerInfo::
 433 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 434   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 435 }
 436
 437 void TargetLowering::DAGCombinerInfo::
 438 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 439   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 440 }
 441
 442 //===----------------------------------------------------------------------===//
 443 // Helper Functions
 444 //===----------------------------------------------------------------------===//
 445
 446 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 447 /// specified expression for the same cost as the expression itself, or 2 if we
 448 /// can compute the negated form more cheaply than the expression itself.
 449 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 450                                const TargetLowering &TLI,
 451                                const TargetOptions *Options,
 452                                unsigned Depth = 0) {
 453   // fneg is removable even if it has multiple uses.
 454   if (Op.getOpcode() == ISD::FNEG) return 2;
 455
 456   // Don't allow anything with multiple uses.
 457   if (!Op.hasOneUse()) return 0;
 458
 459   // Don't recurse exponentially.
 460   if (Depth > 6) return 0;
 461
 462   switch (Op.getOpcode()) {
 463   default: return false;
 464   case ISD::ConstantFP:
 465     // Don't invert constant FP values after legalize.  The negated constant
 466     // isn't necessarily legal.
 467     return LegalOperations ? 0 : 1;
 468   case ISD::FADD:
 469     // FIXME: determine better conditions for this xform.
 470     if (!Options->UnsafeFPMath) return 0;
 471
 472     // After operation legalization, it might not be legal to create new FSUBs.
 473     if (LegalOperations &&
 474         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 475       return 0;
 476
 477     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 478     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 479                                     Options, Depth + 1))
 480       return V;
 481     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 482     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 483                               Depth + 1);
 484   case ISD::FSUB:
 485     // We can't turn -(A-B) into B-A when we honor signed zeros.
 486     if (!Options->UnsafeFPMath) return 0;
 487
 488     // fold (fneg (fsub A, B)) -> (fsub B, A)
 489     return 1;
 490
 491   case ISD::FMUL:
 492   case ISD::FDIV:
 493     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 494
 495     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 496     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 497                                     Options, Depth + 1))
 498       return V;
 499
 500     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 501                               Depth + 1);
 502
 503   case ISD::FP_EXTEND:
 504   case ISD::FP_ROUND:
 505   case ISD::FSIN:
 506     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 507                               Depth + 1);
 508   }
 509 }
 510
 511 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 512 /// returns the newly negated expression.
 513 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 514                                     bool LegalOperations, unsigned Depth = 0) {
 515   // fneg is removable even if it has multiple uses.
 516   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 517
 518   // Don't allow anything with multiple uses.
 519   assert(Op.hasOneUse() && "Unknown reuse!");
 520
 521   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 522   switch (Op.getOpcode()) {
 523   default: llvm_unreachable("Unknown code");
 524   case ISD::ConstantFP: {
 525     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 526     V.changeSign();
 527     return DAG.getConstantFP(V, Op.getValueType());
 528   }
 529   case ISD::FADD:
 530     // FIXME: determine better conditions for this xform.
 531     assert(DAG.getTarget().Options.UnsafeFPMath);
 532
 533     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 534     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 535                            DAG.getTargetLoweringInfo(),
 536                            &DAG.getTarget().Options, Depth+1))
 537       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 538                          GetNegatedExpression(Op.getOperand(0), DAG,
 539                                               LegalOperations, Depth+1),
 540                          Op.getOperand(1));
 541     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 542     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 543                        GetNegatedExpression(Op.getOperand(1), DAG,
 544                                             LegalOperations, Depth+1),
 545                        Op.getOperand(0));
 546   case ISD::FSUB:
 547     // We can't turn -(A-B) into B-A when we honor signed zeros.
 548     assert(DAG.getTarget().Options.UnsafeFPMath);
 549
 550     // fold (fneg (fsub 0, B)) -> B
 551     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 552       if (N0CFP->getValueAPF().isZero())
 553         return Op.getOperand(1);
 554
 555     // fold (fneg (fsub A, B)) -> (fsub B, A)
 556     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 557                        Op.getOperand(1), Op.getOperand(0));
 558
 559   case ISD::FMUL:
 560   case ISD::FDIV:
 561     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 562
 563     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 564     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 565                            DAG.getTargetLoweringInfo(),
 566                            &DAG.getTarget().Options, Depth+1))
 567       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 568                          GetNegatedExpression(Op.getOperand(0), DAG,
 569                                               LegalOperations, Depth+1),
 570                          Op.getOperand(1));
 571
 572     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 573     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 574                        Op.getOperand(0),
 575                        GetNegatedExpression(Op.getOperand(1), DAG,
 576                                             LegalOperations, Depth+1));
 577
 578   case ISD::FP_EXTEND:
 579   case ISD::FSIN:
 580     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 581                        GetNegatedExpression(Op.getOperand(0), DAG,
 582                                             LegalOperations, Depth+1));
 583   case ISD::FP_ROUND:
 584       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 585                          GetNegatedExpression(Op.getOperand(0), DAG,
 586                                               LegalOperations, Depth+1),
 587                          Op.getOperand(1));
 588   }
 589 }
 590
 591
 592 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 593 // that selects between the values 1 and 0, making it equivalent to a setcc.
 594 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 595 // nodes based on the type of node we are checking.  This simplifies life a
 596 // bit for the callers.
 597 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 598                               SDValue &CC) {
 599   if (N.getOpcode() == ISD::SETCC) {
 600     LHS = N.getOperand(0);
 601     RHS = N.getOperand(1);
 602     CC  = N.getOperand(2);
 603     return true;
 604   }
 605   if (N.getOpcode() == ISD::SELECT_CC &&
 606       N.getOperand(2).getOpcode() == ISD::Constant &&
 607       N.getOperand(3).getOpcode() == ISD::Constant &&
 608       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 609       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 610     LHS = N.getOperand(0);
 611     RHS = N.getOperand(1);
 612     CC  = N.getOperand(4);
 613     return true;
 614   }
 615   return false;
 616 }
 617
 618 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 619 // one use.  If this is true, it allows the users to invert the operation for
 620 // free when it is profitable to do so.
 621 static bool isOneUseSetCC(SDValue N) {
 622   SDValue N0, N1, N2;
 623   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 624     return true;
 625   return false;
 626 }
 627
 628 // \brief Returns the SDNode if it is a constant BuildVector or constant int.
 629 static SDNode *isConstantBuildVectorOrConstantInt(SDValue N) {
 630   if (isa<ConstantSDNode>(N))
 631     return N.getNode();
 632   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
 633   if(BV && BV->isConstant())
 634     return BV;
 635   return NULL;
 636 }
 637
 638 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 639                                     SDValue N0, SDValue N1) {
 640   EVT VT = N0.getValueType();
 641   if (N0.getOpcode() == Opc) {
 642     if (SDNode *L = isConstantBuildVectorOrConstantInt(N0.getOperand(1))) {
 643       if (SDNode *R = isConstantBuildVectorOrConstantInt(N1)) {
 644         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 645         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, L, R);
 646         if (!OpNode.getNode())
 647           return SDValue();
 648         return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 649       }
 650       if (N0.hasOneUse()) {
 651         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 652         // use
 653         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 654         if (!OpNode.getNode())
 655           return SDValue();
 656         AddToWorkList(OpNode.getNode());
 657         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 658       }
 659     }
 660   }
 661
 662   if (N1.getOpcode() == Opc) {
 663     if (SDNode *R = isConstantBuildVectorOrConstantInt(N1.getOperand(1))) {
 664       if (SDNode *L = isConstantBuildVectorOrConstantInt(N0)) {
 665         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 666         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, R, L);
 667         if (!OpNode.getNode())
 668           return SDValue();
 669         return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 670       }
 671       if (N1.hasOneUse()) {
 672         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 673         // use
 674         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 675         if (!OpNode.getNode())
 676           return SDValue();
 677         AddToWorkList(OpNode.getNode());
 678         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 679       }
 680     }
 681   }
 682
 683   return SDValue();
 684 }
 685
 686 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 687                                bool AddTo) {
 688   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 689   ++NodesCombined;
 690   DEBUG(dbgs() << "\nReplacing.1 ";
 691         N->dump(&DAG);
 692         dbgs() << "\nWith: ";
 693         To[0].getNode()->dump(&DAG);
 694         dbgs() << " and " << NumTo-1 << " other values\n";
 695         for (unsigned i = 0, e = NumTo; i != e; ++i)
 696           assert((!To[i].getNode() ||
 697                   N->getValueType(i) == To[i].getValueType()) &&
 698                  "Cannot combine value to value of different type!"));
 699   WorkListRemover DeadNodes(*this);
 700   DAG.ReplaceAllUsesWith(N, To);
 701   if (AddTo) {
 702     // Push the new nodes and any users onto the worklist
 703     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 704       if (To[i].getNode()) {
 705         AddToWorkList(To[i].getNode());
 706         AddUsersToWorkList(To[i].getNode());
 707       }
 708     }
 709   }
 710
 711   // Finally, if the node is now dead, remove it from the graph.  The node
 712   // may not be dead if the replacement process recursively simplified to
 713   // something else needing this node.
 714   if (N->use_empty()) {
 715     // Nodes can be reintroduced into the worklist.  Make sure we do not
 716     // process a node that has been replaced.
 717     removeFromWorkList(N);
 718
 719     // Finally, since the node is now dead, remove it from the graph.
 720     DAG.DeleteNode(N);
 721   }
 722   return SDValue(N, 0);
 723 }
 724
 725 void DAGCombiner::
 726 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 727   // Replace all uses.  If any nodes become isomorphic to other nodes and
 728   // are deleted, make sure to remove them from our worklist.
 729   WorkListRemover DeadNodes(*this);
 730   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 731
 732   // Push the new node and any (possibly new) users onto the worklist.
 733   AddToWorkList(TLO.New.getNode());
 734   AddUsersToWorkList(TLO.New.getNode());
 735
 736   // Finally, if the node is now dead, remove it from the graph.  The node
 737   // may not be dead if the replacement process recursively simplified to
 738   // something else needing this node.
 739   if (TLO.Old.getNode()->use_empty()) {
 740     removeFromWorkList(TLO.Old.getNode());
 741
 742     // If the operands of this node are only used by the node, they will now
 743     // be dead.  Make sure to visit them first to delete dead nodes early.
 744     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 745       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 746         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 747
 748     DAG.DeleteNode(TLO.Old.getNode());
 749   }
 750 }
 751
 752 /// SimplifyDemandedBits - Check the specified integer node value to see if
 753 /// it can be simplified or if things it uses can be simplified by bit
 754 /// propagation.  If so, return true.
 755 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 756   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 757   APInt KnownZero, KnownOne;
 758   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 759     return false;
 760
 761   // Revisit the node.
 762   AddToWorkList(Op.getNode());
 763
 764   // Replace the old value with the new one.
 765   ++NodesCombined;
 766   DEBUG(dbgs() << "\nReplacing.2 ";
 767         TLO.Old.getNode()->dump(&DAG);
 768         dbgs() << "\nWith: ";
 769         TLO.New.getNode()->dump(&DAG);
 770         dbgs() << '\n');
 771
 772   CommitTargetLoweringOpt(TLO);
 773   return true;
 774 }
 775
 776 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 777   SDLoc dl(Load);
 778   EVT VT = Load->getValueType(0);
 779   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 780
 781   DEBUG(dbgs() << "\nReplacing.9 ";
 782         Load->dump(&DAG);
 783         dbgs() << "\nWith: ";
 784         Trunc.getNode()->dump(&DAG);
 785         dbgs() << '\n');
 786   WorkListRemover DeadNodes(*this);
 787   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 788   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 789   removeFromWorkList(Load);
 790   DAG.DeleteNode(Load);
 791   AddToWorkList(Trunc.getNode());
 792 }
 793
 794 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 795   Replace = false;
 796   SDLoc dl(Op);
 797   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 798     EVT MemVT = LD->getMemoryVT();
 799     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 800       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 801                                                   : ISD::EXTLOAD)
 802       : LD->getExtensionType();
 803     Replace = true;
 804     return DAG.getExtLoad(ExtType, dl, PVT,
 805                           LD->getChain(), LD->getBasePtr(),
 806                           MemVT, LD->getMemOperand());
 807   }
 808
 809   unsigned Opc = Op.getOpcode();
 810   switch (Opc) {
 811   default: break;
 812   case ISD::AssertSext:
 813     return DAG.getNode(ISD::AssertSext, dl, PVT,
 814                        SExtPromoteOperand(Op.getOperand(0), PVT),
 815                        Op.getOperand(1));
 816   case ISD::AssertZext:
 817     return DAG.getNode(ISD::AssertZext, dl, PVT,
 818                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 819                        Op.getOperand(1));
 820   case ISD::Constant: {
 821     unsigned ExtOpc =
 822       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 823     return DAG.getNode(ExtOpc, dl, PVT, Op);
 824   }
 825   }
 826
 827   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 828     return SDValue();
 829   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 830 }
 831
 832 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 833   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 834     return SDValue();
 835   EVT OldVT = Op.getValueType();
 836   SDLoc dl(Op);
 837   bool Replace = false;
 838   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 839   if (NewOp.getNode() == 0)
 840     return SDValue();
 841   AddToWorkList(NewOp.getNode());
 842
 843   if (Replace)
 844     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 845   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 846                      DAG.getValueType(OldVT));
 847 }
 848
 849 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 850   EVT OldVT = Op.getValueType();
 851   SDLoc dl(Op);
 852   bool Replace = false;
 853   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 854   if (NewOp.getNode() == 0)
 855     return SDValue();
 856   AddToWorkList(NewOp.getNode());
 857
 858   if (Replace)
 859     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 860   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 861 }
 862
 863 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 864 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 865 /// promote i16 operations to i32 since i16 instructions are longer.
 866 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 867   if (!LegalOperations)
 868     return SDValue();
 869
 870   EVT VT = Op.getValueType();
 871   if (VT.isVector() || !VT.isInteger())
 872     return SDValue();
 873
 874   // If operation type is 'undesirable', e.g. i16 on x86, consider
 875   // promoting it.
 876   unsigned Opc = Op.getOpcode();
 877   if (TLI.isTypeDesirableForOp(Opc, VT))
 878     return SDValue();
 879
 880   EVT PVT = VT;
 881   // Consult target whether it is a good idea to promote this operation and
 882   // what's the right type to promote it to.
 883   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 884     assert(PVT != VT && "Don't know what type to promote to!");
 885
 886     bool Replace0 = false;
 887     SDValue N0 = Op.getOperand(0);
 888     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 889     if (NN0.getNode() == 0)
 890       return SDValue();
 891
 892     bool Replace1 = false;
 893     SDValue N1 = Op.getOperand(1);
 894     SDValue NN1;
 895     if (N0 == N1)
 896       NN1 = NN0;
 897     else {
 898       NN1 = PromoteOperand(N1, PVT, Replace1);
 899       if (NN1.getNode() == 0)
 900         return SDValue();
 901     }
 902
 903     AddToWorkList(NN0.getNode());
 904     if (NN1.getNode())
 905       AddToWorkList(NN1.getNode());
 906
 907     if (Replace0)
 908       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 909     if (Replace1)
 910       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 911
 912     DEBUG(dbgs() << "\nPromoting ";
 913           Op.getNode()->dump(&DAG));
 914     SDLoc dl(Op);
 915     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 916                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 917   }
 918   return SDValue();
 919 }
 920
 921 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 922 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 923 /// promote i16 operations to i32 since i16 instructions are longer.
 924 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 925   if (!LegalOperations)
 926     return SDValue();
 927
 928   EVT VT = Op.getValueType();
 929   if (VT.isVector() || !VT.isInteger())
 930     return SDValue();
 931
 932   // If operation type is 'undesirable', e.g. i16 on x86, consider
 933   // promoting it.
 934   unsigned Opc = Op.getOpcode();
 935   if (TLI.isTypeDesirableForOp(Opc, VT))
 936     return SDValue();
 937
 938   EVT PVT = VT;
 939   // Consult target whether it is a good idea to promote this operation and
 940   // what's the right type to promote it to.
 941   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 942     assert(PVT != VT && "Don't know what type to promote to!");
 943
 944     bool Replace = false;
 945     SDValue N0 = Op.getOperand(0);
 946     if (Opc == ISD::SRA)
 947       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 948     else if (Opc == ISD::SRL)
 949       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 950     else
 951       N0 = PromoteOperand(N0, PVT, Replace);
 952     if (N0.getNode() == 0)
 953       return SDValue();
 954
 955     AddToWorkList(N0.getNode());
 956     if (Replace)
 957       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 958
 959     DEBUG(dbgs() << "\nPromoting ";
 960           Op.getNode()->dump(&DAG));
 961     SDLoc dl(Op);
 962     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 963                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 964   }
 965   return SDValue();
 966 }
 967
 968 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 969   if (!LegalOperations)
 970     return SDValue();
 971
 972   EVT VT = Op.getValueType();
 973   if (VT.isVector() || !VT.isInteger())
 974     return SDValue();
 975
 976   // If operation type is 'undesirable', e.g. i16 on x86, consider
 977   // promoting it.
 978   unsigned Opc = Op.getOpcode();
 979   if (TLI.isTypeDesirableForOp(Opc, VT))
 980     return SDValue();
 981
 982   EVT PVT = VT;
 983   // Consult target whether it is a good idea to promote this operation and
 984   // what's the right type to promote it to.
 985   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 986     assert(PVT != VT && "Don't know what type to promote to!");
 987     // fold (aext (aext x)) -> (aext x)
 988     // fold (aext (zext x)) -> (zext x)
 989     // fold (aext (sext x)) -> (sext x)
 990     DEBUG(dbgs() << "\nPromoting ";
 991           Op.getNode()->dump(&DAG));
 992     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
 993   }
 994   return SDValue();
 995 }
 996
 997 bool DAGCombiner::PromoteLoad(SDValue Op) {
 998   if (!LegalOperations)
 999     return false;
1000
1001   EVT VT = Op.getValueType();
1002   if (VT.isVector() || !VT.isInteger())
1003     return false;
1004
1005   // If operation type is 'undesirable', e.g. i16 on x86, consider
1006   // promoting it.
1007   unsigned Opc = Op.getOpcode();
1008   if (TLI.isTypeDesirableForOp(Opc, VT))
1009     return false;
1010
1011   EVT PVT = VT;
1012   // Consult target whether it is a good idea to promote this operation and
1013   // what's the right type to promote it to.
1014   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1015     assert(PVT != VT && "Don't know what type to promote to!");
1016
1017     SDLoc dl(Op);
1018     SDNode *N = Op.getNode();
1019     LoadSDNode *LD = cast<LoadSDNode>(N);
1020     EVT MemVT = LD->getMemoryVT();
1021     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1022       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
1023                                                   : ISD::EXTLOAD)
1024       : LD->getExtensionType();
1025     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1026                                    LD->getChain(), LD->getBasePtr(),
1027                                    MemVT, LD->getMemOperand());
1028     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1029
1030     DEBUG(dbgs() << "\nPromoting ";
1031           N->dump(&DAG);
1032           dbgs() << "\nTo: ";
1033           Result.getNode()->dump(&DAG);
1034           dbgs() << '\n');
1035     WorkListRemover DeadNodes(*this);
1036     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1037     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1038     removeFromWorkList(N);
1039     DAG.DeleteNode(N);
1040     AddToWorkList(Result.getNode());
1041     return true;
1042   }
1043   return false;
1044 }
1045
1046
1047 //===----------------------------------------------------------------------===//
1048 //  Main DAG Combiner implementation
1049 //===----------------------------------------------------------------------===//
1050
1051 void DAGCombiner::Run(CombineLevel AtLevel) {
1052   // set the instance variables, so that the various visit routines may use it.
1053   Level = AtLevel;
1054   LegalOperations = Level >= AfterLegalizeVectorOps;
1055   LegalTypes = Level >= AfterLegalizeTypes;
1056
1057   // Add all the dag nodes to the worklist.
1058   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1059        E = DAG.allnodes_end(); I != E; ++I)
1060     AddToWorkList(I);
1061
1062   // Create a dummy node (which is not added to allnodes), that adds a reference
1063   // to the root node, preventing it from being deleted, and tracking any
1064   // changes of the root.
1065   HandleSDNode Dummy(DAG.getRoot());
1066
1067   // The root of the dag may dangle to deleted nodes until the dag combiner is
1068   // done.  Set it to null to avoid confusion.
1069   DAG.setRoot(SDValue());
1070
1071   // while the worklist isn't empty, find a node and
1072   // try and combine it.
1073   while (!WorkListContents.empty()) {
1074     SDNode *N;
1075     // The WorkListOrder holds the SDNodes in order, but it may contain
1076     // duplicates.
1077     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1078     // worklist *should* contain, and check the node we want to visit is should
1079     // actually be visited.
1080     do {
1081       N = WorkListOrder.pop_back_val();
1082     } while (!WorkListContents.erase(N));
1083
1084     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1085     // N is deleted from the DAG, since they too may now be dead or may have a
1086     // reduced number of uses, allowing other xforms.
1087     if (N->use_empty() && N != &Dummy) {
1088       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1089         AddToWorkList(N->getOperand(i).getNode());
1090
1091       DAG.DeleteNode(N);
1092       continue;
1093     }
1094
1095     SDValue RV = combine(N);
1096
1097     if (RV.getNode() == 0)
1098       continue;
1099
1100     ++NodesCombined;
1101
1102     // If we get back the same node we passed in, rather than a new node or
1103     // zero, we know that the node must have defined multiple values and
1104     // CombineTo was used.  Since CombineTo takes care of the worklist
1105     // mechanics for us, we have no work to do in this case.
1106     if (RV.getNode() == N)
1107       continue;
1108
1109     assert(N->getOpcode() != ISD::DELETED_NODE &&
1110            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1111            "Node was deleted but visit returned new node!");
1112
1113     DEBUG(dbgs() << "\nReplacing.3 ";
1114           N->dump(&DAG);
1115           dbgs() << "\nWith: ";
1116           RV.getNode()->dump(&DAG);
1117           dbgs() << '\n');
1118
1119     // Transfer debug value.
1120     DAG.TransferDbgValues(SDValue(N, 0), RV);
1121     WorkListRemover DeadNodes(*this);
1122     if (N->getNumValues() == RV.getNode()->getNumValues())
1123       DAG.ReplaceAllUsesWith(N, RV.getNode());
1124     else {
1125       assert(N->getValueType(0) == RV.getValueType() &&
1126              N->getNumValues() == 1 && "Type mismatch");
1127       SDValue OpV = RV;
1128       DAG.ReplaceAllUsesWith(N, &OpV);
1129     }
1130
1131     // Push the new node and any users onto the worklist
1132     AddToWorkList(RV.getNode());
1133     AddUsersToWorkList(RV.getNode());
1134
1135     // Add any uses of the old node to the worklist in case this node is the
1136     // last one that uses them.  They may become dead after this node is
1137     // deleted.
1138     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1139       AddToWorkList(N->getOperand(i).getNode());
1140
1141     // Finally, if the node is now dead, remove it from the graph.  The node
1142     // may not be dead if the replacement process recursively simplified to
1143     // something else needing this node.
1144     if (N->use_empty()) {
1145       // Nodes can be reintroduced into the worklist.  Make sure we do not
1146       // process a node that has been replaced.
1147       removeFromWorkList(N);
1148
1149       // Finally, since the node is now dead, remove it from the graph.
1150       DAG.DeleteNode(N);
1151     }
1152   }
1153
1154   // If the root changed (e.g. it was a dead load, update the root).
1155   DAG.setRoot(Dummy.getValue());
1156   DAG.RemoveDeadNodes();
1157 }
1158
1159 SDValue DAGCombiner::visit(SDNode *N) {
1160   switch (N->getOpcode()) {
1161   default: break;
1162   case ISD::TokenFactor:        return visitTokenFactor(N);
1163   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1164   case ISD::ADD:                return visitADD(N);
1165   case ISD::SUB:                return visitSUB(N);
1166   case ISD::ADDC:               return visitADDC(N);
1167   case ISD::SUBC:               return visitSUBC(N);
1168   case ISD::ADDE:               return visitADDE(N);
1169   case ISD::SUBE:               return visitSUBE(N);
1170   case ISD::MUL:                return visitMUL(N);
1171   case ISD::SDIV:               return visitSDIV(N);
1172   case ISD::UDIV:               return visitUDIV(N);
1173   case ISD::SREM:               return visitSREM(N);
1174   case ISD::UREM:               return visitUREM(N);
1175   case ISD::MULHU:              return visitMULHU(N);
1176   case ISD::MULHS:              return visitMULHS(N);
1177   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1178   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1179   case ISD::SMULO:              return visitSMULO(N);
1180   case ISD::UMULO:              return visitUMULO(N);
1181   case ISD::SDIVREM:            return visitSDIVREM(N);
1182   case ISD::UDIVREM:            return visitUDIVREM(N);
1183   case ISD::AND:                return visitAND(N);
1184   case ISD::OR:                 return visitOR(N);
1185   case ISD::XOR:                return visitXOR(N);
1186   case ISD::SHL:                return visitSHL(N);
1187   case ISD::SRA:                return visitSRA(N);
1188   case ISD::SRL:                return visitSRL(N);
1189   case ISD::CTLZ:               return visitCTLZ(N);
1190   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1191   case ISD::CTTZ:               return visitCTTZ(N);
1192   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1193   case ISD::CTPOP:              return visitCTPOP(N);
1194   case ISD::SELECT:             return visitSELECT(N);
1195   case ISD::VSELECT:            return visitVSELECT(N);
1196   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1197   case ISD::SETCC:              return visitSETCC(N);
1198   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1199   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1200   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1201   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1202   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1203   case ISD::BITCAST:            return visitBITCAST(N);
1204   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1205   case ISD::FADD:               return visitFADD(N);
1206   case ISD::FSUB:               return visitFSUB(N);
1207   case ISD::FMUL:               return visitFMUL(N);
1208   case ISD::FMA:                return visitFMA(N);
1209   case ISD::FDIV:               return visitFDIV(N);
1210   case ISD::FREM:               return visitFREM(N);
1211   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1212   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1213   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1214   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1215   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1216   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1217   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1218   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1219   case ISD::FNEG:               return visitFNEG(N);
1220   case ISD::FABS:               return visitFABS(N);
1221   case ISD::FFLOOR:             return visitFFLOOR(N);
1222   case ISD::FCEIL:              return visitFCEIL(N);
1223   case ISD::FTRUNC:             return visitFTRUNC(N);
1224   case ISD::BRCOND:             return visitBRCOND(N);
1225   case ISD::BR_CC:              return visitBR_CC(N);
1226   case ISD::LOAD:               return visitLOAD(N);
1227   case ISD::STORE:              return visitSTORE(N);
1228   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1229   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1230   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1231   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1232   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1233   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1234   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1235   }
1236   return SDValue();
1237 }
1238
1239 SDValue DAGCombiner::combine(SDNode *N) {
1240   SDValue RV = visit(N);
1241
1242   // If nothing happened, try a target-specific DAG combine.
1243   if (RV.getNode() == 0) {
1244     assert(N->getOpcode() != ISD::DELETED_NODE &&
1245            "Node was deleted but visit returned NULL!");
1246
1247     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1248         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1249
1250       // Expose the DAG combiner to the target combiner impls.
1251       TargetLowering::DAGCombinerInfo
1252         DagCombineInfo(DAG, Level, false, this);
1253
1254       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1255     }
1256   }
1257
1258   // If nothing happened still, try promoting the operation.
1259   if (RV.getNode() == 0) {
1260     switch (N->getOpcode()) {
1261     default: break;
1262     case ISD::ADD:
1263     case ISD::SUB:
1264     case ISD::MUL:
1265     case ISD::AND:
1266     case ISD::OR:
1267     case ISD::XOR:
1268       RV = PromoteIntBinOp(SDValue(N, 0));
1269       break;
1270     case ISD::SHL:
1271     case ISD::SRA:
1272     case ISD::SRL:
1273       RV = PromoteIntShiftOp(SDValue(N, 0));
1274       break;
1275     case ISD::SIGN_EXTEND:
1276     case ISD::ZERO_EXTEND:
1277     case ISD::ANY_EXTEND:
1278       RV = PromoteExtend(SDValue(N, 0));
1279       break;
1280     case ISD::LOAD:
1281       if (PromoteLoad(SDValue(N, 0)))
1282         RV = SDValue(N, 0);
1283       break;
1284     }
1285   }
1286
1287   // If N is a commutative binary node, try commuting it to enable more
1288   // sdisel CSE.
1289   if (RV.getNode() == 0 &&
1290       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1291       N->getNumValues() == 1) {
1292     SDValue N0 = N->getOperand(0);
1293     SDValue N1 = N->getOperand(1);
1294
1295     // Constant operands are canonicalized to RHS.
1296     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1297       SDValue Ops[] = { N1, N0 };
1298       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1299                                             Ops, 2);
1300       if (CSENode)
1301         return SDValue(CSENode, 0);
1302     }
1303   }
1304
1305   return RV;
1306 }
1307
1308 /// getInputChainForNode - Given a node, return its input chain if it has one,
1309 /// otherwise return a null sd operand.
1310 static SDValue getInputChainForNode(SDNode *N) {
1311   if (unsigned NumOps = N->getNumOperands()) {
1312     if (N->getOperand(0).getValueType() == MVT::Other)
1313       return N->getOperand(0);
1314     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1315       return N->getOperand(NumOps-1);
1316     for (unsigned i = 1; i < NumOps-1; ++i)
1317       if (N->getOperand(i).getValueType() == MVT::Other)
1318         return N->getOperand(i);
1319   }
1320   return SDValue();
1321 }
1322
1323 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1324   // If N has two operands, where one has an input chain equal to the other,
1325   // the 'other' chain is redundant.
1326   if (N->getNumOperands() == 2) {
1327     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1328       return N->getOperand(0);
1329     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1330       return N->getOperand(1);
1331   }
1332
1333   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1334   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1335   SmallPtrSet<SDNode*, 16> SeenOps;
1336   bool Changed = false;             // If we should replace this token factor.
1337
1338   // Start out with this token factor.
1339   TFs.push_back(N);
1340
1341   // Iterate through token factors.  The TFs grows when new token factors are
1342   // encountered.
1343   for (unsigned i = 0; i < TFs.size(); ++i) {
1344     SDNode *TF = TFs[i];
1345
1346     // Check each of the operands.
1347     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1348       SDValue Op = TF->getOperand(i);
1349
1350       switch (Op.getOpcode()) {
1351       case ISD::EntryToken:
1352         // Entry tokens don't need to be added to the list. They are
1353         // rededundant.
1354         Changed = true;
1355         break;
1356
1357       case ISD::TokenFactor:
1358         if (Op.hasOneUse() &&
1359             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1360           // Queue up for processing.
1361           TFs.push_back(Op.getNode());
1362           // Clean up in case the token factor is removed.
1363           AddToWorkList(Op.getNode());
1364           Changed = true;
1365           break;
1366         }
1367         // Fall thru
1368
1369       default:
1370         // Only add if it isn't already in the list.
1371         if (SeenOps.insert(Op.getNode()))
1372           Ops.push_back(Op);
1373         else
1374           Changed = true;
1375         break;
1376       }
1377     }
1378   }
1379
1380   SDValue Result;
1381
1382   // If we've change things around then replace token factor.
1383   if (Changed) {
1384     if (Ops.empty()) {
1385       // The entry token is the only possible outcome.
1386       Result = DAG.getEntryNode();
1387     } else {
1388       // New and improved token factor.
1389       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N),
1390                            MVT::Other, &Ops[0], Ops.size());
1391     }
1392
1393     // Don't add users to work list.
1394     return CombineTo(N, Result, false);
1395   }
1396
1397   return Result;
1398 }
1399
1400 /// MERGE_VALUES can always be eliminated.
1401 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1402   WorkListRemover DeadNodes(*this);
1403   // Replacing results may cause a different MERGE_VALUES to suddenly
1404   // be CSE'd with N, and carry its uses with it. Iterate until no
1405   // uses remain, to ensure that the node can be safely deleted.
1406   // First add the users of this node to the work list so that they
1407   // can be tried again once they have new operands.
1408   AddUsersToWorkList(N);
1409   do {
1410     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1411       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1412   } while (!N->use_empty());
1413   removeFromWorkList(N);
1414   DAG.DeleteNode(N);
1415   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1416 }
1417
1418 static
1419 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1420                               SelectionDAG &DAG) {
1421   EVT VT = N0.getValueType();
1422   SDValue N00 = N0.getOperand(0);
1423   SDValue N01 = N0.getOperand(1);
1424   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1425
1426   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1427       isa<ConstantSDNode>(N00.getOperand(1))) {
1428     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1429     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1430                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1431                                  N00.getOperand(0), N01),
1432                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1433                                  N00.getOperand(1), N01));
1434     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1435   }
1436
1437   return SDValue();
1438 }
1439
1440 SDValue DAGCombiner::visitADD(SDNode *N) {
1441   SDValue N0 = N->getOperand(0);
1442   SDValue N1 = N->getOperand(1);
1443   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1444   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1445   EVT VT = N0.getValueType();
1446
1447   // fold vector ops
1448   if (VT.isVector()) {
1449     SDValue FoldedVOp = SimplifyVBinOp(N);
1450     if (FoldedVOp.getNode()) return FoldedVOp;
1451
1452     // fold (add x, 0) -> x, vector edition
1453     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1454       return N0;
1455     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1456       return N1;
1457   }
1458
1459   // fold (add x, undef) -> undef
1460   if (N0.getOpcode() == ISD::UNDEF)
1461     return N0;
1462   if (N1.getOpcode() == ISD::UNDEF)
1463     return N1;
1464   // fold (add c1, c2) -> c1+c2
1465   if (N0C && N1C)
1466     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1467   // canonicalize constant to RHS
1468   if (N0C && !N1C)
1469     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1470   // fold (add x, 0) -> x
1471   if (N1C && N1C->isNullValue())
1472     return N0;
1473   // fold (add Sym, c) -> Sym+c
1474   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1475     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1476         GA->getOpcode() == ISD::GlobalAddress)
1477       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1478                                   GA->getOffset() +
1479                                     (uint64_t)N1C->getSExtValue());
1480   // fold ((c1-A)+c2) -> (c1+c2)-A
1481   if (N1C && N0.getOpcode() == ISD::SUB)
1482     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1483       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1484                          DAG.getConstant(N1C->getAPIntValue()+
1485                                          N0C->getAPIntValue(), VT),
1486                          N0.getOperand(1));
1487   // reassociate add
1488   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1489   if (RADD.getNode() != 0)
1490     return RADD;
1491   // fold ((0-A) + B) -> B-A
1492   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1493       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1494     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1495   // fold (A + (0-B)) -> A-B
1496   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1497       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1498     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1499   // fold (A+(B-A)) -> B
1500   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1501     return N1.getOperand(0);
1502   // fold ((B-A)+A) -> B
1503   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1504     return N0.getOperand(0);
1505   // fold (A+(B-(A+C))) to (B-C)
1506   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1507       N0 == N1.getOperand(1).getOperand(0))
1508     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1509                        N1.getOperand(1).getOperand(1));
1510   // fold (A+(B-(C+A))) to (B-C)
1511   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1512       N0 == N1.getOperand(1).getOperand(1))
1513     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1514                        N1.getOperand(1).getOperand(0));
1515   // fold (A+((B-A)+or-C)) to (B+or-C)
1516   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1517       N1.getOperand(0).getOpcode() == ISD::SUB &&
1518       N0 == N1.getOperand(0).getOperand(1))
1519     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1520                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1521
1522   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1523   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1524     SDValue N00 = N0.getOperand(0);
1525     SDValue N01 = N0.getOperand(1);
1526     SDValue N10 = N1.getOperand(0);
1527     SDValue N11 = N1.getOperand(1);
1528
1529     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1530       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1531                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1532                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1533   }
1534
1535   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1536     return SDValue(N, 0);
1537
1538   // fold (a+b) -> (a|b) iff a and b share no bits.
1539   if (VT.isInteger() && !VT.isVector()) {
1540     APInt LHSZero, LHSOne;
1541     APInt RHSZero, RHSOne;
1542     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1543
1544     if (LHSZero.getBoolValue()) {
1545       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1546
1547       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1548       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1549       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1550         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1551           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1552       }
1553     }
1554   }
1555
1556   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1557   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1558     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1559     if (Result.getNode()) return Result;
1560   }
1561   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1562     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1563     if (Result.getNode()) return Result;
1564   }
1565
1566   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1567   if (N1.getOpcode() == ISD::SHL &&
1568       N1.getOperand(0).getOpcode() == ISD::SUB)
1569     if (ConstantSDNode *C =
1570           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1571       if (C->getAPIntValue() == 0)
1572         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1573                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1574                                        N1.getOperand(0).getOperand(1),
1575                                        N1.getOperand(1)));
1576   if (N0.getOpcode() == ISD::SHL &&
1577       N0.getOperand(0).getOpcode() == ISD::SUB)
1578     if (ConstantSDNode *C =
1579           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1580       if (C->getAPIntValue() == 0)
1581         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1582                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1583                                        N0.getOperand(0).getOperand(1),
1584                                        N0.getOperand(1)));
1585
1586   if (N1.getOpcode() == ISD::AND) {
1587     SDValue AndOp0 = N1.getOperand(0);
1588     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1589     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1590     unsigned DestBits = VT.getScalarType().getSizeInBits();
1591
1592     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1593     // and similar xforms where the inner op is either ~0 or 0.
1594     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1595       SDLoc DL(N);
1596       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1597     }
1598   }
1599
1600   // add (sext i1), X -> sub X, (zext i1)
1601   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1602       N0.getOperand(0).getValueType() == MVT::i1 &&
1603       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1604     SDLoc DL(N);
1605     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1606     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1607   }
1608
1609   return SDValue();
1610 }
1611
1612 SDValue DAGCombiner::visitADDC(SDNode *N) {
1613   SDValue N0 = N->getOperand(0);
1614   SDValue N1 = N->getOperand(1);
1615   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1616   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1617   EVT VT = N0.getValueType();
1618
1619   // If the flag result is dead, turn this into an ADD.
1620   if (!N->hasAnyUseOfValue(1))
1621     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1622                      DAG.getNode(ISD::CARRY_FALSE,
1623                                  SDLoc(N), MVT::Glue));
1624
1625   // canonicalize constant to RHS.
1626   if (N0C && !N1C)
1627     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1628
1629   // fold (addc x, 0) -> x + no carry out
1630   if (N1C && N1C->isNullValue())
1631     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1632                                         SDLoc(N), MVT::Glue));
1633
1634   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1635   APInt LHSZero, LHSOne;
1636   APInt RHSZero, RHSOne;
1637   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1638
1639   if (LHSZero.getBoolValue()) {
1640     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1641
1642     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1643     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1644     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1645       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1646                        DAG.getNode(ISD::CARRY_FALSE,
1647                                    SDLoc(N), MVT::Glue));
1648   }
1649
1650   return SDValue();
1651 }
1652
1653 SDValue DAGCombiner::visitADDE(SDNode *N) {
1654   SDValue N0 = N->getOperand(0);
1655   SDValue N1 = N->getOperand(1);
1656   SDValue CarryIn = N->getOperand(2);
1657   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1658   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1659
1660   // canonicalize constant to RHS
1661   if (N0C && !N1C)
1662     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1663                        N1, N0, CarryIn);
1664
1665   // fold (adde x, y, false) -> (addc x, y)
1666   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1667     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1668
1669   return SDValue();
1670 }
1671
1672 // Since it may not be valid to emit a fold to zero for vector initializers
1673 // check if we can before folding.
1674 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1675                              SelectionDAG &DAG,
1676                              bool LegalOperations, bool LegalTypes) {
1677   if (!VT.isVector())
1678     return DAG.getConstant(0, VT);
1679   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1680     return DAG.getConstant(0, VT);
1681   return SDValue();
1682 }
1683
1684 SDValue DAGCombiner::visitSUB(SDNode *N) {
1685   SDValue N0 = N->getOperand(0);
1686   SDValue N1 = N->getOperand(1);
1687   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1688   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1689   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1690     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1691   EVT VT = N0.getValueType();
1692
1693   // fold vector ops
1694   if (VT.isVector()) {
1695     SDValue FoldedVOp = SimplifyVBinOp(N);
1696     if (FoldedVOp.getNode()) return FoldedVOp;
1697
1698     // fold (sub x, 0) -> x, vector edition
1699     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1700       return N0;
1701   }
1702
1703   // fold (sub x, x) -> 0
1704   // FIXME: Refactor this and xor and other similar operations together.
1705   if (N0 == N1)
1706     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1707   // fold (sub c1, c2) -> c1-c2
1708   if (N0C && N1C)
1709     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1710   // fold (sub x, c) -> (add x, -c)
1711   if (N1C)
1712     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1713                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1714   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1715   if (N0C && N0C->isAllOnesValue())
1716     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1717   // fold A-(A-B) -> B
1718   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1719     return N1.getOperand(1);
1720   // fold (A+B)-A -> B
1721   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1722     return N0.getOperand(1);
1723   // fold (A+B)-B -> A
1724   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1725     return N0.getOperand(0);
1726   // fold C2-(A+C1) -> (C2-C1)-A
1727   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1728     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1729                                    VT);
1730     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1731                        N1.getOperand(0));
1732   }
1733   // fold ((A+(B+or-C))-B) -> A+or-C
1734   if (N0.getOpcode() == ISD::ADD &&
1735       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1736        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1737       N0.getOperand(1).getOperand(0) == N1)
1738     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1739                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1740   // fold ((A+(C+B))-B) -> A+C
1741   if (N0.getOpcode() == ISD::ADD &&
1742       N0.getOperand(1).getOpcode() == ISD::ADD &&
1743       N0.getOperand(1).getOperand(1) == N1)
1744     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1745                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1746   // fold ((A-(B-C))-C) -> A-B
1747   if (N0.getOpcode() == ISD::SUB &&
1748       N0.getOperand(1).getOpcode() == ISD::SUB &&
1749       N0.getOperand(1).getOperand(1) == N1)
1750     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1751                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1752
1753   // If either operand of a sub is undef, the result is undef
1754   if (N0.getOpcode() == ISD::UNDEF)
1755     return N0;
1756   if (N1.getOpcode() == ISD::UNDEF)
1757     return N1;
1758
1759   // If the relocation model supports it, consider symbol offsets.
1760   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1761     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1762       // fold (sub Sym, c) -> Sym-c
1763       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1764         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1765                                     GA->getOffset() -
1766                                       (uint64_t)N1C->getSExtValue());
1767       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1768       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1769         if (GA->getGlobal() == GB->getGlobal())
1770           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1771                                  VT);
1772     }
1773
1774   return SDValue();
1775 }
1776
1777 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1778   SDValue N0 = N->getOperand(0);
1779   SDValue N1 = N->getOperand(1);
1780   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1781   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1782   EVT VT = N0.getValueType();
1783
1784   // If the flag result is dead, turn this into an SUB.
1785   if (!N->hasAnyUseOfValue(1))
1786     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1787                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1788                                  MVT::Glue));
1789
1790   // fold (subc x, x) -> 0 + no borrow
1791   if (N0 == N1)
1792     return CombineTo(N, DAG.getConstant(0, VT),
1793                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1794                                  MVT::Glue));
1795
1796   // fold (subc x, 0) -> x + no borrow
1797   if (N1C && N1C->isNullValue())
1798     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1799                                         MVT::Glue));
1800
1801   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1802   if (N0C && N0C->isAllOnesValue())
1803     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1804                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1805                                  MVT::Glue));
1806
1807   return SDValue();
1808 }
1809
1810 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1811   SDValue N0 = N->getOperand(0);
1812   SDValue N1 = N->getOperand(1);
1813   SDValue CarryIn = N->getOperand(2);
1814
1815   // fold (sube x, y, false) -> (subc x, y)
1816   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1817     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1818
1819   return SDValue();
1820 }
1821
1822 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
1823 /// elements are all the same constant or undefined.
1824 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
1825   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
1826   if (!C)
1827     return false;
1828
1829   APInt SplatUndef;
1830   unsigned SplatBitSize;
1831   bool HasAnyUndefs;
1832   EVT EltVT = N->getValueType(0).getVectorElementType();
1833   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
1834                              HasAnyUndefs) &&
1835           EltVT.getSizeInBits() >= SplatBitSize);
1836 }
1837
1838 SDValue DAGCombiner::visitMUL(SDNode *N) {
1839   SDValue N0 = N->getOperand(0);
1840   SDValue N1 = N->getOperand(1);
1841   EVT VT = N0.getValueType();
1842
1843   // fold (mul x, undef) -> 0
1844   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1845     return DAG.getConstant(0, VT);
1846
1847   bool N0IsConst = false;
1848   bool N1IsConst = false;
1849   APInt ConstValue0, ConstValue1;
1850   // fold vector ops
1851   if (VT.isVector()) {
1852     SDValue FoldedVOp = SimplifyVBinOp(N);
1853     if (FoldedVOp.getNode()) return FoldedVOp;
1854
1855     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1856     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1857   } else {
1858     N0IsConst = dyn_cast<ConstantSDNode>(N0) != 0;
1859     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1860                             : APInt();
1861     N1IsConst = dyn_cast<ConstantSDNode>(N1) != 0;
1862     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1863                             : APInt();
1864   }
1865
1866   // fold (mul c1, c2) -> c1*c2
1867   if (N0IsConst && N1IsConst)
1868     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1869
1870   // canonicalize constant to RHS
1871   if (N0IsConst && !N1IsConst)
1872     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1873   // fold (mul x, 0) -> 0
1874   if (N1IsConst && ConstValue1 == 0)
1875     return N1;
1876   // We require a splat of the entire scalar bit width for non-contiguous
1877   // bit patterns.
1878   bool IsFullSplat =
1879     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1880   // fold (mul x, 1) -> x
1881   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1882     return N0;
1883   // fold (mul x, -1) -> 0-x
1884   if (N1IsConst && ConstValue1.isAllOnesValue())
1885     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1886                        DAG.getConstant(0, VT), N0);
1887   // fold (mul x, (1 << c)) -> x << c
1888   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1889     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1890                        DAG.getConstant(ConstValue1.logBase2(),
1891                                        getShiftAmountTy(N0.getValueType())));
1892   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1893   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1894     unsigned Log2Val = (-ConstValue1).logBase2();
1895     // FIXME: If the input is something that is easily negated (e.g. a
1896     // single-use add), we should put the negate there.
1897     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1898                        DAG.getConstant(0, VT),
1899                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1900                             DAG.getConstant(Log2Val,
1901                                       getShiftAmountTy(N0.getValueType()))));
1902   }
1903
1904   APInt Val;
1905   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1906   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1907       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1908                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1909     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1910                              N1, N0.getOperand(1));
1911     AddToWorkList(C3.getNode());
1912     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1913                        N0.getOperand(0), C3);
1914   }
1915
1916   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1917   // use.
1918   {
1919     SDValue Sh(0,0), Y(0,0);
1920     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1921     if (N0.getOpcode() == ISD::SHL &&
1922         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1923                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1924         N0.getNode()->hasOneUse()) {
1925       Sh = N0; Y = N1;
1926     } else if (N1.getOpcode() == ISD::SHL &&
1927                isa<ConstantSDNode>(N1.getOperand(1)) &&
1928                N1.getNode()->hasOneUse()) {
1929       Sh = N1; Y = N0;
1930     }
1931
1932     if (Sh.getNode()) {
1933       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1934                                 Sh.getOperand(0), Y);
1935       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1936                          Mul, Sh.getOperand(1));
1937     }
1938   }
1939
1940   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1941   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1942       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1943                      isa<ConstantSDNode>(N0.getOperand(1))))
1944     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1945                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1946                                    N0.getOperand(0), N1),
1947                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1948                                    N0.getOperand(1), N1));
1949
1950   // reassociate mul
1951   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1952   if (RMUL.getNode() != 0)
1953     return RMUL;
1954
1955   return SDValue();
1956 }
1957
1958 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1959   SDValue N0 = N->getOperand(0);
1960   SDValue N1 = N->getOperand(1);
1961   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1962   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1963   EVT VT = N->getValueType(0);
1964
1965   // fold vector ops
1966   if (VT.isVector()) {
1967     SDValue FoldedVOp = SimplifyVBinOp(N);
1968     if (FoldedVOp.getNode()) return FoldedVOp;
1969   }
1970
1971   // fold (sdiv c1, c2) -> c1/c2
1972   if (N0C && N1C && !N1C->isNullValue())
1973     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1974   // fold (sdiv X, 1) -> X
1975   if (N1C && N1C->getAPIntValue() == 1LL)
1976     return N0;
1977   // fold (sdiv X, -1) -> 0-X
1978   if (N1C && N1C->isAllOnesValue())
1979     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1980                        DAG.getConstant(0, VT), N0);
1981   // If we know the sign bits of both operands are zero, strength reduce to a
1982   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1983   if (!VT.isVector()) {
1984     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1985       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
1986                          N0, N1);
1987   }
1988   // fold (sdiv X, pow2) -> simple ops after legalize
1989   if (N1C && !N1C->isNullValue() &&
1990       (N1C->getAPIntValue().isPowerOf2() ||
1991        (-N1C->getAPIntValue()).isPowerOf2())) {
1992     // If dividing by powers of two is cheap, then don't perform the following
1993     // fold.
1994     if (TLI.isPow2DivCheap())
1995       return SDValue();
1996
1997     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1998
1999     // Splat the sign bit into the register
2000     SDValue SGN = DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
2001                               DAG.getConstant(VT.getSizeInBits()-1,
2002                                        getShiftAmountTy(N0.getValueType())));
2003     AddToWorkList(SGN.getNode());
2004
2005     // Add (N0 < 0) ? abs2 - 1 : 0;
2006     SDValue SRL = DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
2007                               DAG.getConstant(VT.getSizeInBits() - lg2,
2008                                        getShiftAmountTy(SGN.getValueType())));
2009     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
2010     AddToWorkList(SRL.getNode());
2011     AddToWorkList(ADD.getNode());    // Divide by pow2
2012     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
2013                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
2014
2015     // If we're dividing by a positive value, we're done.  Otherwise, we must
2016     // negate the result.
2017     if (N1C->getAPIntValue().isNonNegative())
2018       return SRA;
2019
2020     AddToWorkList(SRA.getNode());
2021     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2022                        DAG.getConstant(0, VT), SRA);
2023   }
2024
2025   // if integer divide is expensive and we satisfy the requirements, emit an
2026   // alternate sequence.
2027   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
2028     SDValue Op = BuildSDIV(N);
2029     if (Op.getNode()) return Op;
2030   }
2031
2032   // undef / X -> 0
2033   if (N0.getOpcode() == ISD::UNDEF)
2034     return DAG.getConstant(0, VT);
2035   // X / undef -> undef
2036   if (N1.getOpcode() == ISD::UNDEF)
2037     return N1;
2038
2039   return SDValue();
2040 }
2041
2042 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2043   SDValue N0 = N->getOperand(0);
2044   SDValue N1 = N->getOperand(1);
2045   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
2046   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
2047   EVT VT = N->getValueType(0);
2048
2049   // fold vector ops
2050   if (VT.isVector()) {
2051     SDValue FoldedVOp = SimplifyVBinOp(N);
2052     if (FoldedVOp.getNode()) return FoldedVOp;
2053   }
2054
2055   // fold (udiv c1, c2) -> c1/c2
2056   if (N0C && N1C && !N1C->isNullValue())
2057     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2058   // fold (udiv x, (1 << c)) -> x >>u c
2059   if (N1C && N1C->getAPIntValue().isPowerOf2())
2060     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2061                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2062                                        getShiftAmountTy(N0.getValueType())));
2063   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2064   if (N1.getOpcode() == ISD::SHL) {
2065     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2066       if (SHC->getAPIntValue().isPowerOf2()) {
2067         EVT ADDVT = N1.getOperand(1).getValueType();
2068         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2069                                   N1.getOperand(1),
2070                                   DAG.getConstant(SHC->getAPIntValue()
2071                                                                   .logBase2(),
2072                                                   ADDVT));
2073         AddToWorkList(Add.getNode());
2074         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2075       }
2076     }
2077   }
2078   // fold (udiv x, c) -> alternate
2079   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
2080     SDValue Op = BuildUDIV(N);
2081     if (Op.getNode()) return Op;
2082   }
2083
2084   // undef / X -> 0
2085   if (N0.getOpcode() == ISD::UNDEF)
2086     return DAG.getConstant(0, VT);
2087   // X / undef -> undef
2088   if (N1.getOpcode() == ISD::UNDEF)
2089     return N1;
2090
2091   return SDValue();
2092 }
2093
2094 SDValue DAGCombiner::visitSREM(SDNode *N) {
2095   SDValue N0 = N->getOperand(0);
2096   SDValue N1 = N->getOperand(1);
2097   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2098   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2099   EVT VT = N->getValueType(0);
2100
2101   // fold (srem c1, c2) -> c1%c2
2102   if (N0C && N1C && !N1C->isNullValue())
2103     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2104   // If we know the sign bits of both operands are zero, strength reduce to a
2105   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2106   if (!VT.isVector()) {
2107     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2108       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2109   }
2110
2111   // If X/C can be simplified by the division-by-constant logic, lower
2112   // X%C to the equivalent of X-X/C*C.
2113   if (N1C && !N1C->isNullValue()) {
2114     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2115     AddToWorkList(Div.getNode());
2116     SDValue OptimizedDiv = combine(Div.getNode());
2117     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2118       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2119                                 OptimizedDiv, N1);
2120       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2121       AddToWorkList(Mul.getNode());
2122       return Sub;
2123     }
2124   }
2125
2126   // undef % X -> 0
2127   if (N0.getOpcode() == ISD::UNDEF)
2128     return DAG.getConstant(0, VT);
2129   // X % undef -> undef
2130   if (N1.getOpcode() == ISD::UNDEF)
2131     return N1;
2132
2133   return SDValue();
2134 }
2135
2136 SDValue DAGCombiner::visitUREM(SDNode *N) {
2137   SDValue N0 = N->getOperand(0);
2138   SDValue N1 = N->getOperand(1);
2139   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2140   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2141   EVT VT = N->getValueType(0);
2142
2143   // fold (urem c1, c2) -> c1%c2
2144   if (N0C && N1C && !N1C->isNullValue())
2145     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2146   // fold (urem x, pow2) -> (and x, pow2-1)
2147   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2148     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2149                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2150   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2151   if (N1.getOpcode() == ISD::SHL) {
2152     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2153       if (SHC->getAPIntValue().isPowerOf2()) {
2154         SDValue Add =
2155           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2156                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2157                                  VT));
2158         AddToWorkList(Add.getNode());
2159         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2160       }
2161     }
2162   }
2163
2164   // If X/C can be simplified by the division-by-constant logic, lower
2165   // X%C to the equivalent of X-X/C*C.
2166   if (N1C && !N1C->isNullValue()) {
2167     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2168     AddToWorkList(Div.getNode());
2169     SDValue OptimizedDiv = combine(Div.getNode());
2170     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2171       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2172                                 OptimizedDiv, N1);
2173       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2174       AddToWorkList(Mul.getNode());
2175       return Sub;
2176     }
2177   }
2178
2179   // undef % X -> 0
2180   if (N0.getOpcode() == ISD::UNDEF)
2181     return DAG.getConstant(0, VT);
2182   // X % undef -> undef
2183   if (N1.getOpcode() == ISD::UNDEF)
2184     return N1;
2185
2186   return SDValue();
2187 }
2188
2189 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2190   SDValue N0 = N->getOperand(0);
2191   SDValue N1 = N->getOperand(1);
2192   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2193   EVT VT = N->getValueType(0);
2194   SDLoc DL(N);
2195
2196   // fold (mulhs x, 0) -> 0
2197   if (N1C && N1C->isNullValue())
2198     return N1;
2199   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2200   if (N1C && N1C->getAPIntValue() == 1)
2201     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2202                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2203                                        getShiftAmountTy(N0.getValueType())));
2204   // fold (mulhs x, undef) -> 0
2205   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2206     return DAG.getConstant(0, VT);
2207
2208   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2209   // plus a shift.
2210   if (VT.isSimple() && !VT.isVector()) {
2211     MVT Simple = VT.getSimpleVT();
2212     unsigned SimpleSize = Simple.getSizeInBits();
2213     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2214     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2215       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2216       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2217       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2218       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2219             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2220       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2221     }
2222   }
2223
2224   return SDValue();
2225 }
2226
2227 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2228   SDValue N0 = N->getOperand(0);
2229   SDValue N1 = N->getOperand(1);
2230   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2231   EVT VT = N->getValueType(0);
2232   SDLoc DL(N);
2233
2234   // fold (mulhu x, 0) -> 0
2235   if (N1C && N1C->isNullValue())
2236     return N1;
2237   // fold (mulhu x, 1) -> 0
2238   if (N1C && N1C->getAPIntValue() == 1)
2239     return DAG.getConstant(0, N0.getValueType());
2240   // fold (mulhu x, undef) -> 0
2241   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2242     return DAG.getConstant(0, VT);
2243
2244   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2245   // plus a shift.
2246   if (VT.isSimple() && !VT.isVector()) {
2247     MVT Simple = VT.getSimpleVT();
2248     unsigned SimpleSize = Simple.getSizeInBits();
2249     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2250     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2251       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2252       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2253       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2254       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2255             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2256       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2257     }
2258   }
2259
2260   return SDValue();
2261 }
2262
2263 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2264 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2265 /// that are being performed. Return true if a simplification was made.
2266 ///
2267 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2268                                                 unsigned HiOp) {
2269   // If the high half is not needed, just compute the low half.
2270   bool HiExists = N->hasAnyUseOfValue(1);
2271   if (!HiExists &&
2272       (!LegalOperations ||
2273        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2274     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2275                               N->op_begin(), N->getNumOperands());
2276     return CombineTo(N, Res, Res);
2277   }
2278
2279   // If the low half is not needed, just compute the high half.
2280   bool LoExists = N->hasAnyUseOfValue(0);
2281   if (!LoExists &&
2282       (!LegalOperations ||
2283        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2284     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2285                               N->op_begin(), N->getNumOperands());
2286     return CombineTo(N, Res, Res);
2287   }
2288
2289   // If both halves are used, return as it is.
2290   if (LoExists && HiExists)
2291     return SDValue();
2292
2293   // If the two computed results can be simplified separately, separate them.
2294   if (LoExists) {
2295     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2296                              N->op_begin(), N->getNumOperands());
2297     AddToWorkList(Lo.getNode());
2298     SDValue LoOpt = combine(Lo.getNode());
2299     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2300         (!LegalOperations ||
2301          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2302       return CombineTo(N, LoOpt, LoOpt);
2303   }
2304
2305   if (HiExists) {
2306     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2307                              N->op_begin(), N->getNumOperands());
2308     AddToWorkList(Hi.getNode());
2309     SDValue HiOpt = combine(Hi.getNode());
2310     if (HiOpt.getNode() && HiOpt != Hi &&
2311         (!LegalOperations ||
2312          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2313       return CombineTo(N, HiOpt, HiOpt);
2314   }
2315
2316   return SDValue();
2317 }
2318
2319 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2320   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2321   if (Res.getNode()) return Res;
2322
2323   EVT VT = N->getValueType(0);
2324   SDLoc DL(N);
2325
2326   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2327   // plus a shift.
2328   if (VT.isSimple() && !VT.isVector()) {
2329     MVT Simple = VT.getSimpleVT();
2330     unsigned SimpleSize = Simple.getSizeInBits();
2331     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2332     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2333       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2334       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2335       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2336       // Compute the high part as N1.
2337       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2338             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2339       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2340       // Compute the low part as N0.
2341       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2342       return CombineTo(N, Lo, Hi);
2343     }
2344   }
2345
2346   return SDValue();
2347 }
2348
2349 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2350   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2351   if (Res.getNode()) return Res;
2352
2353   EVT VT = N->getValueType(0);
2354   SDLoc DL(N);
2355
2356   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2357   // plus a shift.
2358   if (VT.isSimple() && !VT.isVector()) {
2359     MVT Simple = VT.getSimpleVT();
2360     unsigned SimpleSize = Simple.getSizeInBits();
2361     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2362     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2363       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2364       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2365       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2366       // Compute the high part as N1.
2367       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2368             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2369       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2370       // Compute the low part as N0.
2371       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2372       return CombineTo(N, Lo, Hi);
2373     }
2374   }
2375
2376   return SDValue();
2377 }
2378
2379 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2380   // (smulo x, 2) -> (saddo x, x)
2381   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2382     if (C2->getAPIntValue() == 2)
2383       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2384                          N->getOperand(0), N->getOperand(0));
2385
2386   return SDValue();
2387 }
2388
2389 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2390   // (umulo x, 2) -> (uaddo x, x)
2391   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2392     if (C2->getAPIntValue() == 2)
2393       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2394                          N->getOperand(0), N->getOperand(0));
2395
2396   return SDValue();
2397 }
2398
2399 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2400   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2401   if (Res.getNode()) return Res;
2402
2403   return SDValue();
2404 }
2405
2406 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2407   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2408   if (Res.getNode()) return Res;
2409
2410   return SDValue();
2411 }
2412
2413 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2414 /// two operands of the same opcode, try to simplify it.
2415 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2416   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2417   EVT VT = N0.getValueType();
2418   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2419
2420   // Bail early if none of these transforms apply.
2421   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2422
2423   // For each of OP in AND/OR/XOR:
2424   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2425   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2426   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2427   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2428   //
2429   // do not sink logical op inside of a vector extend, since it may combine
2430   // into a vsetcc.
2431   EVT Op0VT = N0.getOperand(0).getValueType();
2432   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2433        N0.getOpcode() == ISD::SIGN_EXTEND ||
2434        // Avoid infinite looping with PromoteIntBinOp.
2435        (N0.getOpcode() == ISD::ANY_EXTEND &&
2436         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2437        (N0.getOpcode() == ISD::TRUNCATE &&
2438         (!TLI.isZExtFree(VT, Op0VT) ||
2439          !TLI.isTruncateFree(Op0VT, VT)) &&
2440         TLI.isTypeLegal(Op0VT))) &&
2441       !VT.isVector() &&
2442       Op0VT == N1.getOperand(0).getValueType() &&
2443       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2444     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2445                                  N0.getOperand(0).getValueType(),
2446                                  N0.getOperand(0), N1.getOperand(0));
2447     AddToWorkList(ORNode.getNode());
2448     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2449   }
2450
2451   // For each of OP in SHL/SRL/SRA/AND...
2452   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2453   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2454   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2455   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2456        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2457       N0.getOperand(1) == N1.getOperand(1)) {
2458     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2459                                  N0.getOperand(0).getValueType(),
2460                                  N0.getOperand(0), N1.getOperand(0));
2461     AddToWorkList(ORNode.getNode());
2462     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2463                        ORNode, N0.getOperand(1));
2464   }
2465
2466   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2467   // Only perform this optimization after type legalization and before
2468   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2469   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2470   // we don't want to undo this promotion.
2471   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2472   // on scalars.
2473   if ((N0.getOpcode() == ISD::BITCAST ||
2474        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2475       Level == AfterLegalizeTypes) {
2476     SDValue In0 = N0.getOperand(0);
2477     SDValue In1 = N1.getOperand(0);
2478     EVT In0Ty = In0.getValueType();
2479     EVT In1Ty = In1.getValueType();
2480     SDLoc DL(N);
2481     // If both incoming values are integers, and the original types are the
2482     // same.
2483     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2484       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2485       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2486       AddToWorkList(Op.getNode());
2487       return BC;
2488     }
2489   }
2490
2491   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2492   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2493   // If both shuffles use the same mask, and both shuffle within a single
2494   // vector, then it is worthwhile to move the swizzle after the operation.
2495   // The type-legalizer generates this pattern when loading illegal
2496   // vector types from memory. In many cases this allows additional shuffle
2497   // optimizations.
2498   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2499       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2500       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2501     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2502     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2503
2504     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2505            "Inputs to shuffles are not the same type");
2506
2507     unsigned NumElts = VT.getVectorNumElements();
2508
2509     // Check that both shuffles use the same mask. The masks are known to be of
2510     // the same length because the result vector type is the same.
2511     bool SameMask = true;
2512     for (unsigned i = 0; i != NumElts; ++i) {
2513       int Idx0 = SVN0->getMaskElt(i);
2514       int Idx1 = SVN1->getMaskElt(i);
2515       if (Idx0 != Idx1) {
2516         SameMask = false;
2517         break;
2518       }
2519     }
2520
2521     if (SameMask) {
2522       SDValue Op = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2523                                N0.getOperand(0), N1.getOperand(0));
2524       AddToWorkList(Op.getNode());
2525       return DAG.getVectorShuffle(VT, SDLoc(N), Op,
2526                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2527     }
2528   }
2529
2530   return SDValue();
2531 }
2532
2533 SDValue DAGCombiner::visitAND(SDNode *N) {
2534   SDValue N0 = N->getOperand(0);
2535   SDValue N1 = N->getOperand(1);
2536   SDValue LL, LR, RL, RR, CC0, CC1;
2537   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2538   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2539   EVT VT = N1.getValueType();
2540   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2541
2542   // fold vector ops
2543   if (VT.isVector()) {
2544     SDValue FoldedVOp = SimplifyVBinOp(N);
2545     if (FoldedVOp.getNode()) return FoldedVOp;
2546
2547     // fold (and x, 0) -> 0, vector edition
2548     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2549       return N0;
2550     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2551       return N1;
2552
2553     // fold (and x, -1) -> x, vector edition
2554     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2555       return N1;
2556     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2557       return N0;
2558   }
2559
2560   // fold (and x, undef) -> 0
2561   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2562     return DAG.getConstant(0, VT);
2563   // fold (and c1, c2) -> c1&c2
2564   if (N0C && N1C)
2565     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2566   // canonicalize constant to RHS
2567   if (N0C && !N1C)
2568     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2569   // fold (and x, -1) -> x
2570   if (N1C && N1C->isAllOnesValue())
2571     return N0;
2572   // if (and x, c) is known to be zero, return 0
2573   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2574                                    APInt::getAllOnesValue(BitWidth)))
2575     return DAG.getConstant(0, VT);
2576   // reassociate and
2577   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2578   if (RAND.getNode() != 0)
2579     return RAND;
2580   // fold (and (or x, C), D) -> D if (C & D) == D
2581   if (N1C && N0.getOpcode() == ISD::OR)
2582     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2583       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2584         return N1;
2585   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2586   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2587     SDValue N0Op0 = N0.getOperand(0);
2588     APInt Mask = ~N1C->getAPIntValue();
2589     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2590     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2591       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2592                                  N0.getValueType(), N0Op0);
2593
2594       // Replace uses of the AND with uses of the Zero extend node.
2595       CombineTo(N, Zext);
2596
2597       // We actually want to replace all uses of the any_extend with the
2598       // zero_extend, to avoid duplicating things.  This will later cause this
2599       // AND to be folded.
2600       CombineTo(N0.getNode(), Zext);
2601       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2602     }
2603   }
2604   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2605   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2606   // already be zero by virtue of the width of the base type of the load.
2607   //
2608   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2609   // more cases.
2610   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2611        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2612       N0.getOpcode() == ISD::LOAD) {
2613     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2614                                          N0 : N0.getOperand(0) );
2615
2616     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2617     // This can be a pure constant or a vector splat, in which case we treat the
2618     // vector as a scalar and use the splat value.
2619     APInt Constant = APInt::getNullValue(1);
2620     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2621       Constant = C->getAPIntValue();
2622     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2623       APInt SplatValue, SplatUndef;
2624       unsigned SplatBitSize;
2625       bool HasAnyUndefs;
2626       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2627                                              SplatBitSize, HasAnyUndefs);
2628       if (IsSplat) {
2629         // Undef bits can contribute to a possible optimisation if set, so
2630         // set them.
2631         SplatValue |= SplatUndef;
2632
2633         // The splat value may be something like "0x00FFFFFF", which means 0 for
2634         // the first vector value and FF for the rest, repeating. We need a mask
2635         // that will apply equally to all members of the vector, so AND all the
2636         // lanes of the constant together.
2637         EVT VT = Vector->getValueType(0);
2638         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2639
2640         // If the splat value has been compressed to a bitlength lower
2641         // than the size of the vector lane, we need to re-expand it to
2642         // the lane size.
2643         if (BitWidth > SplatBitSize)
2644           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2645                SplatBitSize < BitWidth;
2646                SplatBitSize = SplatBitSize * 2)
2647             SplatValue |= SplatValue.shl(SplatBitSize);
2648
2649         Constant = APInt::getAllOnesValue(BitWidth);
2650         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2651           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2652       }
2653     }
2654
2655     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2656     // actually legal and isn't going to get expanded, else this is a false
2657     // optimisation.
2658     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2659                                                     Load->getMemoryVT());
2660
2661     // Resize the constant to the same size as the original memory access before
2662     // extension. If it is still the AllOnesValue then this AND is completely
2663     // unneeded.
2664     Constant =
2665       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2666
2667     bool B;
2668     switch (Load->getExtensionType()) {
2669     default: B = false; break;
2670     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2671     case ISD::ZEXTLOAD:
2672     case ISD::NON_EXTLOAD: B = true; break;
2673     }
2674
2675     if (B && Constant.isAllOnesValue()) {
2676       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2677       // preserve semantics once we get rid of the AND.
2678       SDValue NewLoad(Load, 0);
2679       if (Load->getExtensionType() == ISD::EXTLOAD) {
2680         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2681                               Load->getValueType(0), SDLoc(Load),
2682                               Load->getChain(), Load->getBasePtr(),
2683                               Load->getOffset(), Load->getMemoryVT(),
2684                               Load->getMemOperand());
2685         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2686         if (Load->getNumValues() == 3) {
2687           // PRE/POST_INC loads have 3 values.
2688           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2689                            NewLoad.getValue(2) };
2690           CombineTo(Load, To, 3, true);
2691         } else {
2692           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2693         }
2694       }
2695
2696       // Fold the AND away, taking care not to fold to the old load node if we
2697       // replaced it.
2698       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2699
2700       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2701     }
2702   }
2703   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2704   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2705     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2706     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2707
2708     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2709         LL.getValueType().isInteger()) {
2710       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2711       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2712         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2713                                      LR.getValueType(), LL, RL);
2714         AddToWorkList(ORNode.getNode());
2715         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2716       }
2717       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2718       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2719         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2720                                       LR.getValueType(), LL, RL);
2721         AddToWorkList(ANDNode.getNode());
2722         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2723       }
2724       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2725       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2726         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2727                                      LR.getValueType(), LL, RL);
2728         AddToWorkList(ORNode.getNode());
2729         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2730       }
2731     }
2732     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2733     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2734         Op0 == Op1 && LL.getValueType().isInteger() &&
2735       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2736                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2737                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2738                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2739       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2740                                     LL, DAG.getConstant(1, LL.getValueType()));
2741       AddToWorkList(ADDNode.getNode());
2742       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2743                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2744     }
2745     // canonicalize equivalent to ll == rl
2746     if (LL == RR && LR == RL) {
2747       Op1 = ISD::getSetCCSwappedOperands(Op1);
2748       std::swap(RL, RR);
2749     }
2750     if (LL == RL && LR == RR) {
2751       bool isInteger = LL.getValueType().isInteger();
2752       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2753       if (Result != ISD::SETCC_INVALID &&
2754           (!LegalOperations ||
2755            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2756             TLI.isOperationLegal(ISD::SETCC,
2757                             getSetCCResultType(N0.getSimpleValueType())))))
2758         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2759                             LL, LR, Result);
2760     }
2761   }
2762
2763   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2764   if (N0.getOpcode() == N1.getOpcode()) {
2765     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2766     if (Tmp.getNode()) return Tmp;
2767   }
2768
2769   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2770   // fold (and (sra)) -> (and (srl)) when possible.
2771   if (!VT.isVector() &&
2772       SimplifyDemandedBits(SDValue(N, 0)))
2773     return SDValue(N, 0);
2774
2775   // fold (zext_inreg (extload x)) -> (zextload x)
2776   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2777     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2778     EVT MemVT = LN0->getMemoryVT();
2779     // If we zero all the possible extended bits, then we can turn this into
2780     // a zextload if we are running before legalize or the operation is legal.
2781     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2782     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2783                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2784         ((!LegalOperations && !LN0->isVolatile()) ||
2785          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2786       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2787                                        LN0->getChain(), LN0->getBasePtr(),
2788                                        MemVT, LN0->getMemOperand());
2789       AddToWorkList(N);
2790       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2791       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2792     }
2793   }
2794   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2795   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2796       N0.hasOneUse()) {
2797     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2798     EVT MemVT = LN0->getMemoryVT();
2799     // If we zero all the possible extended bits, then we can turn this into
2800     // a zextload if we are running before legalize or the operation is legal.
2801     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2802     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2803                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2804         ((!LegalOperations && !LN0->isVolatile()) ||
2805          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2806       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2807                                        LN0->getChain(), LN0->getBasePtr(),
2808                                        MemVT, LN0->getMemOperand());
2809       AddToWorkList(N);
2810       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2811       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2812     }
2813   }
2814
2815   // fold (and (load x), 255) -> (zextload x, i8)
2816   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2817   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2818   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2819               (N0.getOpcode() == ISD::ANY_EXTEND &&
2820                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2821     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2822     LoadSDNode *LN0 = HasAnyExt
2823       ? cast<LoadSDNode>(N0.getOperand(0))
2824       : cast<LoadSDNode>(N0);
2825     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2826         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2827       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2828       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2829         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2830         EVT LoadedVT = LN0->getMemoryVT();
2831
2832         if (ExtVT == LoadedVT &&
2833             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2834           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2835
2836           SDValue NewLoad =
2837             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2838                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2839                            LN0->getMemOperand());
2840           AddToWorkList(N);
2841           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2842           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2843         }
2844
2845         // Do not change the width of a volatile load.
2846         // Do not generate loads of non-round integer types since these can
2847         // be expensive (and would be wrong if the type is not byte sized).
2848         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2849             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2850           EVT PtrType = LN0->getOperand(1).getValueType();
2851
2852           unsigned Alignment = LN0->getAlignment();
2853           SDValue NewPtr = LN0->getBasePtr();
2854
2855           // For big endian targets, we need to add an offset to the pointer
2856           // to load the correct bytes.  For little endian systems, we merely
2857           // need to read fewer bytes from the same pointer.
2858           if (TLI.isBigEndian()) {
2859             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2860             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2861             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2862             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2863                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2864             Alignment = MinAlign(Alignment, PtrOff);
2865           }
2866
2867           AddToWorkList(NewPtr.getNode());
2868
2869           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2870           SDValue Load =
2871             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2872                            LN0->getChain(), NewPtr,
2873                            LN0->getPointerInfo(),
2874                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2875                            Alignment, LN0->getTBAAInfo());
2876           AddToWorkList(N);
2877           CombineTo(LN0, Load, Load.getValue(1));
2878           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2879         }
2880       }
2881     }
2882   }
2883
2884   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2885       VT.getSizeInBits() <= 64) {
2886     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2887       APInt ADDC = ADDI->getAPIntValue();
2888       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2889         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2890         // immediate for an add, but it is legal if its top c2 bits are set,
2891         // transform the ADD so the immediate doesn't need to be materialized
2892         // in a register.
2893         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2894           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2895                                              SRLI->getZExtValue());
2896           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2897             ADDC |= Mask;
2898             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2899               SDValue NewAdd =
2900                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2901                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2902               CombineTo(N0.getNode(), NewAdd);
2903               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2904             }
2905           }
2906         }
2907       }
2908     }
2909   }
2910
2911   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
2912   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
2913     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
2914                                        N0.getOperand(1), false);
2915     if (BSwap.getNode())
2916       return BSwap;
2917   }
2918
2919   return SDValue();
2920 }
2921
2922 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2923 ///
2924 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2925                                         bool DemandHighBits) {
2926   if (!LegalOperations)
2927     return SDValue();
2928
2929   EVT VT = N->getValueType(0);
2930   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2931     return SDValue();
2932   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2933     return SDValue();
2934
2935   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2936   bool LookPassAnd0 = false;
2937   bool LookPassAnd1 = false;
2938   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2939       std::swap(N0, N1);
2940   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2941       std::swap(N0, N1);
2942   if (N0.getOpcode() == ISD::AND) {
2943     if (!N0.getNode()->hasOneUse())
2944       return SDValue();
2945     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2946     if (!N01C || N01C->getZExtValue() != 0xFF00)
2947       return SDValue();
2948     N0 = N0.getOperand(0);
2949     LookPassAnd0 = true;
2950   }
2951
2952   if (N1.getOpcode() == ISD::AND) {
2953     if (!N1.getNode()->hasOneUse())
2954       return SDValue();
2955     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2956     if (!N11C || N11C->getZExtValue() != 0xFF)
2957       return SDValue();
2958     N1 = N1.getOperand(0);
2959     LookPassAnd1 = true;
2960   }
2961
2962   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2963     std::swap(N0, N1);
2964   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2965     return SDValue();
2966   if (!N0.getNode()->hasOneUse() ||
2967       !N1.getNode()->hasOneUse())
2968     return SDValue();
2969
2970   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2971   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2972   if (!N01C || !N11C)
2973     return SDValue();
2974   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2975     return SDValue();
2976
2977   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2978   SDValue N00 = N0->getOperand(0);
2979   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2980     if (!N00.getNode()->hasOneUse())
2981       return SDValue();
2982     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2983     if (!N001C || N001C->getZExtValue() != 0xFF)
2984       return SDValue();
2985     N00 = N00.getOperand(0);
2986     LookPassAnd0 = true;
2987   }
2988
2989   SDValue N10 = N1->getOperand(0);
2990   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2991     if (!N10.getNode()->hasOneUse())
2992       return SDValue();
2993     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2994     if (!N101C || N101C->getZExtValue() != 0xFF00)
2995       return SDValue();
2996     N10 = N10.getOperand(0);
2997     LookPassAnd1 = true;
2998   }
2999
3000   if (N00 != N10)
3001     return SDValue();
3002
3003   // Make sure everything beyond the low halfword gets set to zero since the SRL
3004   // 16 will clear the top bits.
3005   unsigned OpSizeInBits = VT.getSizeInBits();
3006   if (DemandHighBits && OpSizeInBits > 16) {
3007     // If the left-shift isn't masked out then the only way this is a bswap is
3008     // if all bits beyond the low 8 are 0. In that case the entire pattern
3009     // reduces to a left shift anyway: leave it for other parts of the combiner.
3010     if (!LookPassAnd0)
3011       return SDValue();
3012
3013     // However, if the right shift isn't masked out then it might be because
3014     // it's not needed. See if we can spot that too.
3015     if (!LookPassAnd1 &&
3016         !DAG.MaskedValueIsZero(
3017             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3018       return SDValue();
3019   }
3020
3021   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3022   if (OpSizeInBits > 16)
3023     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
3024                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
3025   return Res;
3026 }
3027
3028 /// isBSwapHWordElement - Return true if the specified node is an element
3029 /// that makes up a 32-bit packed halfword byteswap. i.e.
3030 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3031 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3032   if (!N.getNode()->hasOneUse())
3033     return false;
3034
3035   unsigned Opc = N.getOpcode();
3036   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3037     return false;
3038
3039   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3040   if (!N1C)
3041     return false;
3042
3043   unsigned Num;
3044   switch (N1C->getZExtValue()) {
3045   default:
3046     return false;
3047   case 0xFF:       Num = 0; break;
3048   case 0xFF00:     Num = 1; break;
3049   case 0xFF0000:   Num = 2; break;
3050   case 0xFF000000: Num = 3; break;
3051   }
3052
3053   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3054   SDValue N0 = N.getOperand(0);
3055   if (Opc == ISD::AND) {
3056     if (Num == 0 || Num == 2) {
3057       // (x >> 8) & 0xff
3058       // (x >> 8) & 0xff0000
3059       if (N0.getOpcode() != ISD::SRL)
3060         return false;
3061       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3062       if (!C || C->getZExtValue() != 8)
3063         return false;
3064     } else {
3065       // (x << 8) & 0xff00
3066       // (x << 8) & 0xff000000
3067       if (N0.getOpcode() != ISD::SHL)
3068         return false;
3069       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3070       if (!C || C->getZExtValue() != 8)
3071         return false;
3072     }
3073   } else if (Opc == ISD::SHL) {
3074     // (x & 0xff) << 8
3075     // (x & 0xff0000) << 8
3076     if (Num != 0 && Num != 2)
3077       return false;
3078     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3079     if (!C || C->getZExtValue() != 8)
3080       return false;
3081   } else { // Opc == ISD::SRL
3082     // (x & 0xff00) >> 8
3083     // (x & 0xff000000) >> 8
3084     if (Num != 1 && Num != 3)
3085       return false;
3086     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3087     if (!C || C->getZExtValue() != 8)
3088       return false;
3089   }
3090
3091   if (Parts[Num])
3092     return false;
3093
3094   Parts[Num] = N0.getOperand(0).getNode();
3095   return true;
3096 }
3097
3098 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3099 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3100 /// => (rotl (bswap x), 16)
3101 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3102   if (!LegalOperations)
3103     return SDValue();
3104
3105   EVT VT = N->getValueType(0);
3106   if (VT != MVT::i32)
3107     return SDValue();
3108   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3109     return SDValue();
3110
3111   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
3112   // Look for either
3113   // (or (or (and), (and)), (or (and), (and)))
3114   // (or (or (or (and), (and)), (and)), (and))
3115   if (N0.getOpcode() != ISD::OR)
3116     return SDValue();
3117   SDValue N00 = N0.getOperand(0);
3118   SDValue N01 = N0.getOperand(1);
3119
3120   if (N1.getOpcode() == ISD::OR &&
3121       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3122     // (or (or (and), (and)), (or (and), (and)))
3123     SDValue N000 = N00.getOperand(0);
3124     if (!isBSwapHWordElement(N000, Parts))
3125       return SDValue();
3126
3127     SDValue N001 = N00.getOperand(1);
3128     if (!isBSwapHWordElement(N001, Parts))
3129       return SDValue();
3130     SDValue N010 = N01.getOperand(0);
3131     if (!isBSwapHWordElement(N010, Parts))
3132       return SDValue();
3133     SDValue N011 = N01.getOperand(1);
3134     if (!isBSwapHWordElement(N011, Parts))
3135       return SDValue();
3136   } else {
3137     // (or (or (or (and), (and)), (and)), (and))
3138     if (!isBSwapHWordElement(N1, Parts))
3139       return SDValue();
3140     if (!isBSwapHWordElement(N01, Parts))
3141       return SDValue();
3142     if (N00.getOpcode() != ISD::OR)
3143       return SDValue();
3144     SDValue N000 = N00.getOperand(0);
3145     if (!isBSwapHWordElement(N000, Parts))
3146       return SDValue();
3147     SDValue N001 = N00.getOperand(1);
3148     if (!isBSwapHWordElement(N001, Parts))
3149       return SDValue();
3150   }
3151
3152   // Make sure the parts are all coming from the same node.
3153   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3154     return SDValue();
3155
3156   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3157                               SDValue(Parts[0],0));
3158
3159   // Result of the bswap should be rotated by 16. If it's not legal, then
3160   // do  (x << 16) | (x >> 16).
3161   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3162   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3163     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3164   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3165     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3166   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3167                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3168                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3169 }
3170
3171 SDValue DAGCombiner::visitOR(SDNode *N) {
3172   SDValue N0 = N->getOperand(0);
3173   SDValue N1 = N->getOperand(1);
3174   SDValue LL, LR, RL, RR, CC0, CC1;
3175   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3176   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3177   EVT VT = N1.getValueType();
3178
3179   // fold vector ops
3180   if (VT.isVector()) {
3181     SDValue FoldedVOp = SimplifyVBinOp(N);
3182     if (FoldedVOp.getNode()) return FoldedVOp;
3183
3184     // fold (or x, 0) -> x, vector edition
3185     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3186       return N1;
3187     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3188       return N0;
3189
3190     // fold (or x, -1) -> -1, vector edition
3191     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3192       return N0;
3193     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3194       return N1;
3195   }
3196
3197   // fold (or x, undef) -> -1
3198   if (!LegalOperations &&
3199       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3200     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3201     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3202   }
3203   // fold (or c1, c2) -> c1|c2
3204   if (N0C && N1C)
3205     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3206   // canonicalize constant to RHS
3207   if (N0C && !N1C)
3208     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3209   // fold (or x, 0) -> x
3210   if (N1C && N1C->isNullValue())
3211     return N0;
3212   // fold (or x, -1) -> -1
3213   if (N1C && N1C->isAllOnesValue())
3214     return N1;
3215   // fold (or x, c) -> c iff (x & ~c) == 0
3216   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3217     return N1;
3218
3219   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3220   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3221   if (BSwap.getNode() != 0)
3222     return BSwap;
3223   BSwap = MatchBSwapHWordLow(N, N0, N1);
3224   if (BSwap.getNode() != 0)
3225     return BSwap;
3226
3227   // reassociate or
3228   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3229   if (ROR.getNode() != 0)
3230     return ROR;
3231   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3232   // iff (c1 & c2) == 0.
3233   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3234              isa<ConstantSDNode>(N0.getOperand(1))) {
3235     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3236     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3237       SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1);
3238       if (!COR.getNode())
3239         return SDValue();
3240       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3241                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3242                                      N0.getOperand(0), N1), COR);
3243     }
3244   }
3245   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3246   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3247     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3248     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3249
3250     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3251         LL.getValueType().isInteger()) {
3252       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3253       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3254       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3255           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3256         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3257                                      LR.getValueType(), LL, RL);
3258         AddToWorkList(ORNode.getNode());
3259         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3260       }
3261       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3262       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3263       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3264           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3265         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3266                                       LR.getValueType(), LL, RL);
3267         AddToWorkList(ANDNode.getNode());
3268         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3269       }
3270     }
3271     // canonicalize equivalent to ll == rl
3272     if (LL == RR && LR == RL) {
3273       Op1 = ISD::getSetCCSwappedOperands(Op1);
3274       std::swap(RL, RR);
3275     }
3276     if (LL == RL && LR == RR) {
3277       bool isInteger = LL.getValueType().isInteger();
3278       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3279       if (Result != ISD::SETCC_INVALID &&
3280           (!LegalOperations ||
3281            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3282             TLI.isOperationLegal(ISD::SETCC,
3283               getSetCCResultType(N0.getValueType())))))
3284         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3285                             LL, LR, Result);
3286     }
3287   }
3288
3289   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3290   if (N0.getOpcode() == N1.getOpcode()) {
3291     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3292     if (Tmp.getNode()) return Tmp;
3293   }
3294
3295   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3296   if (N0.getOpcode() == ISD::AND &&
3297       N1.getOpcode() == ISD::AND &&
3298       N0.getOperand(1).getOpcode() == ISD::Constant &&
3299       N1.getOperand(1).getOpcode() == ISD::Constant &&
3300       // Don't increase # computations.
3301       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3302     // We can only do this xform if we know that bits from X that are set in C2
3303     // but not in C1 are already zero.  Likewise for Y.
3304     const APInt &LHSMask =
3305       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3306     const APInt &RHSMask =
3307       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3308
3309     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3310         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3311       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3312                               N0.getOperand(0), N1.getOperand(0));
3313       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3314                          DAG.getConstant(LHSMask | RHSMask, VT));
3315     }
3316   }
3317
3318   // See if this is some rotate idiom.
3319   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3320     return SDValue(Rot, 0);
3321
3322   // Simplify the operands using demanded-bits information.
3323   if (!VT.isVector() &&
3324       SimplifyDemandedBits(SDValue(N, 0)))
3325     return SDValue(N, 0);
3326
3327   return SDValue();
3328 }
3329
3330 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3331 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3332   if (Op.getOpcode() == ISD::AND) {
3333     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3334       Mask = Op.getOperand(1);
3335       Op = Op.getOperand(0);
3336     } else {
3337       return false;
3338     }
3339   }
3340
3341   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3342     Shift = Op;
3343     return true;
3344   }
3345
3346   return false;
3347 }
3348
3349 // Return true if we can prove that, whenever Neg and Pos are both in the
3350 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3351 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3352 //
3353 //     (or (shift1 X, Neg), (shift2 X, Pos))
3354 //
3355 // reduces to a rotate in direction shift2 by Pos and a rotate in direction
3356 // shift1 by Neg.  The range [0, OpSize) means that we only need to consider
3357 // shift amounts with defined behavior.
3358 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3359   // If OpSize is a power of 2 then:
3360   //
3361   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3362   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3363   //
3364   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3365   // for the stronger condition:
3366   //
3367   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3368   //
3369   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3370   // we can just replace Neg with Neg' for the rest of the function.
3371   //
3372   // In other cases we check for the even stronger condition:
3373   //
3374   //     Neg == OpSize - Pos                                    [B]
3375   //
3376   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3377   // behavior if Pos == 0 (and consequently Neg == OpSize).
3378   //
3379   // We could actually use [A] whenever OpSize is a power of 2, but the
3380   // only extra cases that it would match are those uninteresting ones
3381   // where Neg and Pos are never in range at the same time.  E.g. for
3382   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3383   // as well as (sub 32, Pos), but:
3384   //
3385   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3386   //
3387   // always invokes undefined behavior for 32-bit X.
3388   //
3389   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3390   unsigned LoBits = 0;
3391   if (Neg.getOpcode() == ISD::AND &&
3392       isPowerOf2_64(OpSize) &&
3393       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3394       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3395     Neg = Neg.getOperand(0);
3396     LoBits = Log2_64(OpSize);
3397   }
3398
3399   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3400   if (Neg.getOpcode() != ISD::SUB)
3401     return 0;
3402   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3403   if (!NegC)
3404     return 0;
3405   SDValue NegOp1 = Neg.getOperand(1);
3406
3407   // The condition we need is now:
3408   //
3409   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3410   //
3411   // If NegOp1 == Pos then we need:
3412   //
3413   //              OpSize & Mask == NegC & Mask
3414   //
3415   // (because "x & Mask" is a truncation and distributes through subtraction).
3416   APInt Width;
3417   if (Pos == NegOp1)
3418     Width = NegC->getAPIntValue();
3419   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3420   // Then the condition we want to prove becomes:
3421   //
3422   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3423   //
3424   // which, again because "x & Mask" is a truncation, becomes:
3425   //
3426   //                NegC & Mask == (OpSize - PosC) & Mask
3427   //              OpSize & Mask == (NegC + PosC) & Mask
3428   else if (Pos.getOpcode() == ISD::ADD &&
3429            Pos.getOperand(0) == NegOp1 &&
3430            Pos.getOperand(1).getOpcode() == ISD::Constant)
3431     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3432              NegC->getAPIntValue());
3433   else
3434     return false;
3435
3436   // Now we just need to check that OpSize & Mask == Width & Mask.
3437   if (LoBits)
3438     return Width.getLoBits(LoBits) == 0;
3439   return Width == OpSize;
3440 }
3441
3442 // A subroutine of MatchRotate used once we have found an OR of two opposite
3443 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3444 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3445 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3446 // Neg with outer conversions stripped away.
3447 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3448                                        SDValue Neg, SDValue InnerPos,
3449                                        SDValue InnerNeg, unsigned PosOpcode,
3450                                        unsigned NegOpcode, SDLoc DL) {
3451   // fold (or (shl x, (*ext y)),
3452   //          (srl x, (*ext (sub 32, y)))) ->
3453   //   (rotl x, y) or (rotr x, (sub 32, y))
3454   //
3455   // fold (or (shl x, (*ext (sub 32, y))),
3456   //          (srl x, (*ext y))) ->
3457   //   (rotr x, y) or (rotl x, (sub 32, y))
3458   EVT VT = Shifted.getValueType();
3459   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3460     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3461     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3462                        HasPos ? Pos : Neg).getNode();
3463   }
3464
3465   // fold (or (shl (*ext x), (*ext y)),
3466   //          (srl (*ext x), (*ext (sub 32, y)))) ->
3467   //   (*ext (rotl x, y)) or (*ext (rotr x, (sub 32, y)))
3468   //
3469   // fold (or (shl (*ext x), (*ext (sub 32, y))),
3470   //          (srl (*ext x), (*ext y))) ->
3471   //   (*ext (rotr x, y)) or (*ext (rotl x, (sub 32, y)))
3472   if (Shifted.getOpcode() == ISD::ZERO_EXTEND ||
3473       Shifted.getOpcode() == ISD::ANY_EXTEND) {
3474     SDValue InnerShifted = Shifted.getOperand(0);
3475     EVT InnerVT = InnerShifted.getValueType();
3476     bool HasPosInner = TLI.isOperationLegalOrCustom(PosOpcode, InnerVT);
3477     if (HasPosInner || TLI.isOperationLegalOrCustom(NegOpcode, InnerVT)) {
3478       if (matchRotateSub(InnerPos, InnerNeg, InnerVT.getSizeInBits())) {
3479         SDValue V = DAG.getNode(HasPosInner ? PosOpcode : NegOpcode, DL,
3480                                 InnerVT, InnerShifted, HasPosInner ? Pos : Neg);
3481         return DAG.getNode(Shifted.getOpcode(), DL, VT, V).getNode();
3482       }
3483     }
3484   }
3485
3486   return 0;
3487 }
3488
3489 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3490 // idioms for rotate, and if the target supports rotation instructions, generate
3491 // a rot[lr].
3492 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3493   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3494   EVT VT = LHS.getValueType();
3495   if (!TLI.isTypeLegal(VT)) return 0;
3496
3497   // The target must have at least one rotate flavor.
3498   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3499   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3500   if (!HasROTL && !HasROTR) return 0;
3501
3502   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3503   SDValue LHSShift;   // The shift.
3504   SDValue LHSMask;    // AND value if any.
3505   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3506     return 0; // Not part of a rotate.
3507
3508   SDValue RHSShift;   // The shift.
3509   SDValue RHSMask;    // AND value if any.
3510   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3511     return 0; // Not part of a rotate.
3512
3513   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3514     return 0;   // Not shifting the same value.
3515
3516   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3517     return 0;   // Shifts must disagree.
3518
3519   // Canonicalize shl to left side in a shl/srl pair.
3520   if (RHSShift.getOpcode() == ISD::SHL) {
3521     std::swap(LHS, RHS);
3522     std::swap(LHSShift, RHSShift);
3523     std::swap(LHSMask , RHSMask );
3524   }
3525
3526   unsigned OpSizeInBits = VT.getSizeInBits();
3527   SDValue LHSShiftArg = LHSShift.getOperand(0);
3528   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3529   SDValue RHSShiftArg = RHSShift.getOperand(0);
3530   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3531
3532   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3533   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3534   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3535       RHSShiftAmt.getOpcode() == ISD::Constant) {
3536     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3537     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3538     if ((LShVal + RShVal) != OpSizeInBits)
3539       return 0;
3540
3541     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3542                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3543
3544     // If there is an AND of either shifted operand, apply it to the result.
3545     if (LHSMask.getNode() || RHSMask.getNode()) {
3546       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3547
3548       if (LHSMask.getNode()) {
3549         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3550         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3551       }
3552       if (RHSMask.getNode()) {
3553         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3554         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3555       }
3556
3557       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3558     }
3559
3560     return Rot.getNode();
3561   }
3562
3563   // If there is a mask here, and we have a variable shift, we can't be sure
3564   // that we're masking out the right stuff.
3565   if (LHSMask.getNode() || RHSMask.getNode())
3566     return 0;
3567
3568   // If the shift amount is sign/zext/any-extended just peel it off.
3569   SDValue LExtOp0 = LHSShiftAmt;
3570   SDValue RExtOp0 = RHSShiftAmt;
3571   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3572        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3573        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3574        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3575       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3576        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3577        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3578        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3579     LExtOp0 = LHSShiftAmt.getOperand(0);
3580     RExtOp0 = RHSShiftAmt.getOperand(0);
3581   }
3582
3583   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3584                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3585   if (TryL)
3586     return TryL;
3587
3588   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3589                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3590   if (TryR)
3591     return TryR;
3592
3593   return 0;
3594 }
3595
3596 SDValue DAGCombiner::visitXOR(SDNode *N) {
3597   SDValue N0 = N->getOperand(0);
3598   SDValue N1 = N->getOperand(1);
3599   SDValue LHS, RHS, CC;
3600   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3601   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3602   EVT VT = N0.getValueType();
3603
3604   // fold vector ops
3605   if (VT.isVector()) {
3606     SDValue FoldedVOp = SimplifyVBinOp(N);
3607     if (FoldedVOp.getNode()) return FoldedVOp;
3608
3609     // fold (xor x, 0) -> x, vector edition
3610     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3611       return N1;
3612     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3613       return N0;
3614   }
3615
3616   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3617   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3618     return DAG.getConstant(0, VT);
3619   // fold (xor x, undef) -> undef
3620   if (N0.getOpcode() == ISD::UNDEF)
3621     return N0;
3622   if (N1.getOpcode() == ISD::UNDEF)
3623     return N1;
3624   // fold (xor c1, c2) -> c1^c2
3625   if (N0C && N1C)
3626     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3627   // canonicalize constant to RHS
3628   if (N0C && !N1C)
3629     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3630   // fold (xor x, 0) -> x
3631   if (N1C && N1C->isNullValue())
3632     return N0;
3633   // reassociate xor
3634   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3635   if (RXOR.getNode() != 0)
3636     return RXOR;
3637
3638   // fold !(x cc y) -> (x !cc y)
3639   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3640     bool isInt = LHS.getValueType().isInteger();
3641     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3642                                                isInt);
3643
3644     if (!LegalOperations ||
3645         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3646       switch (N0.getOpcode()) {
3647       default:
3648         llvm_unreachable("Unhandled SetCC Equivalent!");
3649       case ISD::SETCC:
3650         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3651       case ISD::SELECT_CC:
3652         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3653                                N0.getOperand(3), NotCC);
3654       }
3655     }
3656   }
3657
3658   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3659   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3660       N0.getNode()->hasOneUse() &&
3661       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3662     SDValue V = N0.getOperand(0);
3663     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3664                     DAG.getConstant(1, V.getValueType()));
3665     AddToWorkList(V.getNode());
3666     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3667   }
3668
3669   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3670   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3671       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3672     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3673     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3674       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3675       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3676       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3677       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3678       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3679     }
3680   }
3681   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3682   if (N1C && N1C->isAllOnesValue() &&
3683       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3684     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3685     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3686       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3687       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3688       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3689       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3690       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3691     }
3692   }
3693   // fold (xor (and x, y), y) -> (and (not x), y)
3694   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3695       N0->getOperand(1) == N1) {
3696     SDValue X = N0->getOperand(0);
3697     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3698     AddToWorkList(NotX.getNode());
3699     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3700   }
3701   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3702   if (N1C && N0.getOpcode() == ISD::XOR) {
3703     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3704     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3705     if (N00C)
3706       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3707                          DAG.getConstant(N1C->getAPIntValue() ^
3708                                          N00C->getAPIntValue(), VT));
3709     if (N01C)
3710       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3711                          DAG.getConstant(N1C->getAPIntValue() ^
3712                                          N01C->getAPIntValue(), VT));
3713   }
3714   // fold (xor x, x) -> 0
3715   if (N0 == N1)
3716     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3717
3718   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3719   if (N0.getOpcode() == N1.getOpcode()) {
3720     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3721     if (Tmp.getNode()) return Tmp;
3722   }
3723
3724   // Simplify the expression using non-local knowledge.
3725   if (!VT.isVector() &&
3726       SimplifyDemandedBits(SDValue(N, 0)))
3727     return SDValue(N, 0);
3728
3729   return SDValue();
3730 }
3731
3732 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3733 /// the shift amount is a constant.
3734 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3735   SDNode *LHS = N->getOperand(0).getNode();
3736   if (!LHS->hasOneUse()) return SDValue();
3737
3738   // We want to pull some binops through shifts, so that we have (and (shift))
3739   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3740   // thing happens with address calculations, so it's important to canonicalize
3741   // it.
3742   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3743
3744   switch (LHS->getOpcode()) {
3745   default: return SDValue();
3746   case ISD::OR:
3747   case ISD::XOR:
3748     HighBitSet = false; // We can only transform sra if the high bit is clear.
3749     break;
3750   case ISD::AND:
3751     HighBitSet = true;  // We can only transform sra if the high bit is set.
3752     break;
3753   case ISD::ADD:
3754     if (N->getOpcode() != ISD::SHL)
3755       return SDValue(); // only shl(add) not sr[al](add).
3756     HighBitSet = false; // We can only transform sra if the high bit is clear.
3757     break;
3758   }
3759
3760   // We require the RHS of the binop to be a constant as well.
3761   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3762   if (!BinOpCst) return SDValue();
3763
3764   // FIXME: disable this unless the input to the binop is a shift by a constant.
3765   // If it is not a shift, it pessimizes some common cases like:
3766   //
3767   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3768   //    int bar(int *X, int i) { return X[i & 255]; }
3769   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3770   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3771        BinOpLHSVal->getOpcode() != ISD::SRA &&
3772        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3773       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3774     return SDValue();
3775
3776   EVT VT = N->getValueType(0);
3777
3778   // If this is a signed shift right, and the high bit is modified by the
3779   // logical operation, do not perform the transformation. The highBitSet
3780   // boolean indicates the value of the high bit of the constant which would
3781   // cause it to be modified for this operation.
3782   if (N->getOpcode() == ISD::SRA) {
3783     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3784     if (BinOpRHSSignSet != HighBitSet)
3785       return SDValue();
3786   }
3787
3788   // Fold the constants, shifting the binop RHS by the shift amount.
3789   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3790                                N->getValueType(0),
3791                                LHS->getOperand(1), N->getOperand(1));
3792
3793   // Create the new shift.
3794   SDValue NewShift = DAG.getNode(N->getOpcode(),
3795                                  SDLoc(LHS->getOperand(0)),
3796                                  VT, LHS->getOperand(0), N->getOperand(1));
3797
3798   // Create the new binop.
3799   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3800 }
3801
3802 SDValue DAGCombiner::visitSHL(SDNode *N) {
3803   SDValue N0 = N->getOperand(0);
3804   SDValue N1 = N->getOperand(1);
3805   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3806   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3807   EVT VT = N0.getValueType();
3808   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3809
3810   // fold vector ops
3811   if (VT.isVector()) {
3812     SDValue FoldedVOp = SimplifyVBinOp(N);
3813     if (FoldedVOp.getNode()) return FoldedVOp;
3814   }
3815
3816   // fold (shl c1, c2) -> c1<<c2
3817   if (N0C && N1C)
3818     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3819   // fold (shl 0, x) -> 0
3820   if (N0C && N0C->isNullValue())
3821     return N0;
3822   // fold (shl x, c >= size(x)) -> undef
3823   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3824     return DAG.getUNDEF(VT);
3825   // fold (shl x, 0) -> x
3826   if (N1C && N1C->isNullValue())
3827     return N0;
3828   // fold (shl undef, x) -> 0
3829   if (N0.getOpcode() == ISD::UNDEF)
3830     return DAG.getConstant(0, VT);
3831   // if (shl x, c) is known to be zero, return 0
3832   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3833                             APInt::getAllOnesValue(OpSizeInBits)))
3834     return DAG.getConstant(0, VT);
3835   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3836   if (N1.getOpcode() == ISD::TRUNCATE &&
3837       N1.getOperand(0).getOpcode() == ISD::AND &&
3838       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3839     SDValue N101 = N1.getOperand(0).getOperand(1);
3840     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3841       EVT TruncVT = N1.getValueType();
3842       SDValue N100 = N1.getOperand(0).getOperand(0);
3843       APInt TruncC = N101C->getAPIntValue();
3844       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3845       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
3846                          DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3847                                      DAG.getNode(ISD::TRUNCATE,
3848                                                  SDLoc(N),
3849                                                  TruncVT, N100),
3850                                      DAG.getConstant(TruncC, TruncVT)));
3851     }
3852   }
3853
3854   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3855     return SDValue(N, 0);
3856
3857   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3858   if (N1C && N0.getOpcode() == ISD::SHL &&
3859       N0.getOperand(1).getOpcode() == ISD::Constant) {
3860     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3861     uint64_t c2 = N1C->getZExtValue();
3862     if (c1 + c2 >= OpSizeInBits)
3863       return DAG.getConstant(0, VT);
3864     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3865                        DAG.getConstant(c1 + c2, N1.getValueType()));
3866   }
3867
3868   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3869   // For this to be valid, the second form must not preserve any of the bits
3870   // that are shifted out by the inner shift in the first form.  This means
3871   // the outer shift size must be >= the number of bits added by the ext.
3872   // As a corollary, we don't care what kind of ext it is.
3873   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3874               N0.getOpcode() == ISD::ANY_EXTEND ||
3875               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3876       N0.getOperand(0).getOpcode() == ISD::SHL &&
3877       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3878     uint64_t c1 =
3879       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3880     uint64_t c2 = N1C->getZExtValue();
3881     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3882     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3883     if (c2 >= OpSizeInBits - InnerShiftSize) {
3884       if (c1 + c2 >= OpSizeInBits)
3885         return DAG.getConstant(0, VT);
3886       return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
3887                          DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
3888                                      N0.getOperand(0)->getOperand(0)),
3889                          DAG.getConstant(c1 + c2, N1.getValueType()));
3890     }
3891   }
3892
3893   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
3894   // Only fold this if the inner zext has no other uses to avoid increasing
3895   // the total number of instructions.
3896   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
3897       N0.getOperand(0).getOpcode() == ISD::SRL &&
3898       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3899     uint64_t c1 =
3900       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3901     if (c1 < VT.getSizeInBits()) {
3902       uint64_t c2 = N1C->getZExtValue();
3903       if (c1 == c2) {
3904         SDValue NewOp0 = N0.getOperand(0);
3905         EVT CountVT = NewOp0.getOperand(1).getValueType();
3906         SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
3907                                      NewOp0, DAG.getConstant(c2, CountVT));
3908         AddToWorkList(NewSHL.getNode());
3909         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
3910       }
3911     }
3912   }
3913
3914   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3915   //                               (and (srl x, (sub c1, c2), MASK)
3916   // Only fold this if the inner shift has no other uses -- if it does, folding
3917   // this will increase the total number of instructions.
3918   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3919       N0.getOperand(1).getOpcode() == ISD::Constant) {
3920     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3921     if (c1 < VT.getSizeInBits()) {
3922       uint64_t c2 = N1C->getZExtValue();
3923       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3924                                          VT.getSizeInBits() - c1);
3925       SDValue Shift;
3926       if (c2 > c1) {
3927         Mask = Mask.shl(c2-c1);
3928         Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3929                             DAG.getConstant(c2-c1, N1.getValueType()));
3930       } else {
3931         Mask = Mask.lshr(c1-c2);
3932         Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
3933                             DAG.getConstant(c1-c2, N1.getValueType()));
3934       }
3935       return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
3936                          DAG.getConstant(Mask, VT));
3937     }
3938   }
3939   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3940   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3941     SDValue HiBitsMask =
3942       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3943                                             VT.getSizeInBits() -
3944                                               N1C->getZExtValue()),
3945                       VT);
3946     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
3947                        HiBitsMask);
3948   }
3949
3950   if (N1C) {
3951     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3952     if (NewSHL.getNode())
3953       return NewSHL;
3954   }
3955
3956   return SDValue();
3957 }
3958
3959 SDValue DAGCombiner::visitSRA(SDNode *N) {
3960   SDValue N0 = N->getOperand(0);
3961   SDValue N1 = N->getOperand(1);
3962   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3963   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3964   EVT VT = N0.getValueType();
3965   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3966
3967   // fold vector ops
3968   if (VT.isVector()) {
3969     SDValue FoldedVOp = SimplifyVBinOp(N);
3970     if (FoldedVOp.getNode()) return FoldedVOp;
3971   }
3972
3973   // fold (sra c1, c2) -> (sra c1, c2)
3974   if (N0C && N1C)
3975     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3976   // fold (sra 0, x) -> 0
3977   if (N0C && N0C->isNullValue())
3978     return N0;
3979   // fold (sra -1, x) -> -1
3980   if (N0C && N0C->isAllOnesValue())
3981     return N0;
3982   // fold (sra x, (setge c, size(x))) -> undef
3983   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3984     return DAG.getUNDEF(VT);
3985   // fold (sra x, 0) -> x
3986   if (N1C && N1C->isNullValue())
3987     return N0;
3988   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3989   // sext_inreg.
3990   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3991     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3992     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3993     if (VT.isVector())
3994       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3995                                ExtVT, VT.getVectorNumElements());
3996     if ((!LegalOperations ||
3997          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3998       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
3999                          N0.getOperand(0), DAG.getValueType(ExtVT));
4000   }
4001
4002   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4003   if (N1C && N0.getOpcode() == ISD::SRA) {
4004     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
4005       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4006       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
4007       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
4008                          DAG.getConstant(Sum, N1C->getValueType(0)));
4009     }
4010   }
4011
4012   // fold (sra (shl X, m), (sub result_size, n))
4013   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4014   // result_size - n != m.
4015   // If truncate is free for the target sext(shl) is likely to result in better
4016   // code.
4017   if (N0.getOpcode() == ISD::SHL) {
4018     // Get the two constanst of the shifts, CN0 = m, CN = n.
4019     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4020     if (N01C && N1C) {
4021       // Determine what the truncate's result bitsize and type would be.
4022       EVT TruncVT =
4023         EVT::getIntegerVT(*DAG.getContext(),
4024                           OpSizeInBits - N1C->getZExtValue());
4025       // Determine the residual right-shift amount.
4026       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4027
4028       // If the shift is not a no-op (in which case this should be just a sign
4029       // extend already), the truncated to type is legal, sign_extend is legal
4030       // on that type, and the truncate to that type is both legal and free,
4031       // perform the transform.
4032       if ((ShiftAmt > 0) &&
4033           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4034           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4035           TLI.isTruncateFree(VT, TruncVT)) {
4036
4037           SDValue Amt = DAG.getConstant(ShiftAmt,
4038               getShiftAmountTy(N0.getOperand(0).getValueType()));
4039           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
4040                                       N0.getOperand(0), Amt);
4041           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
4042                                       Shift);
4043           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
4044                              N->getValueType(0), Trunc);
4045       }
4046     }
4047   }
4048
4049   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4050   if (N1.getOpcode() == ISD::TRUNCATE &&
4051       N1.getOperand(0).getOpcode() == ISD::AND &&
4052       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
4053     SDValue N101 = N1.getOperand(0).getOperand(1);
4054     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
4055       EVT TruncVT = N1.getValueType();
4056       SDValue N100 = N1.getOperand(0).getOperand(0);
4057       APInt TruncC = N101C->getAPIntValue();
4058       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
4059       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
4060                          DAG.getNode(ISD::AND, SDLoc(N),
4061                                      TruncVT,
4062                                      DAG.getNode(ISD::TRUNCATE,
4063                                                  SDLoc(N),
4064                                                  TruncVT, N100),
4065                                      DAG.getConstant(TruncC, TruncVT)));
4066     }
4067   }
4068
4069   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
4070   //      if c1 is equal to the number of bits the trunc removes
4071   if (N0.getOpcode() == ISD::TRUNCATE &&
4072       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4073        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4074       N0.getOperand(0).hasOneUse() &&
4075       N0.getOperand(0).getOperand(1).hasOneUse() &&
4076       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
4077     EVT LargeVT = N0.getOperand(0).getValueType();
4078     ConstantSDNode *LargeShiftAmt =
4079       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
4080
4081     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
4082         LargeShiftAmt->getZExtValue()) {
4083       SDValue Amt =
4084         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
4085               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
4086       SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
4087                                 N0.getOperand(0).getOperand(0), Amt);
4088       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
4089     }
4090   }
4091
4092   // Simplify, based on bits shifted out of the LHS.
4093   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4094     return SDValue(N, 0);
4095
4096
4097   // If the sign bit is known to be zero, switch this to a SRL.
4098   if (DAG.SignBitIsZero(N0))
4099     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4100
4101   if (N1C) {
4102     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
4103     if (NewSRA.getNode())
4104       return NewSRA;
4105   }
4106
4107   return SDValue();
4108 }
4109
4110 SDValue DAGCombiner::visitSRL(SDNode *N) {
4111   SDValue N0 = N->getOperand(0);
4112   SDValue N1 = N->getOperand(1);
4113   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4114   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4115   EVT VT = N0.getValueType();
4116   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4117
4118   // fold vector ops
4119   if (VT.isVector()) {
4120     SDValue FoldedVOp = SimplifyVBinOp(N);
4121     if (FoldedVOp.getNode()) return FoldedVOp;
4122   }
4123
4124   // fold (srl c1, c2) -> c1 >>u c2
4125   if (N0C && N1C)
4126     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4127   // fold (srl 0, x) -> 0
4128   if (N0C && N0C->isNullValue())
4129     return N0;
4130   // fold (srl x, c >= size(x)) -> undef
4131   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4132     return DAG.getUNDEF(VT);
4133   // fold (srl x, 0) -> x
4134   if (N1C && N1C->isNullValue())
4135     return N0;
4136   // if (srl x, c) is known to be zero, return 0
4137   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4138                                    APInt::getAllOnesValue(OpSizeInBits)))
4139     return DAG.getConstant(0, VT);
4140
4141   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4142   if (N1C && N0.getOpcode() == ISD::SRL &&
4143       N0.getOperand(1).getOpcode() == ISD::Constant) {
4144     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
4145     uint64_t c2 = N1C->getZExtValue();
4146     if (c1 + c2 >= OpSizeInBits)
4147       return DAG.getConstant(0, VT);
4148     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4149                        DAG.getConstant(c1 + c2, N1.getValueType()));
4150   }
4151
4152   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4153   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4154       N0.getOperand(0).getOpcode() == ISD::SRL &&
4155       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4156     uint64_t c1 =
4157       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4158     uint64_t c2 = N1C->getZExtValue();
4159     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4160     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4161     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4162     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4163     if (c1 + OpSizeInBits == InnerShiftSize) {
4164       if (c1 + c2 >= InnerShiftSize)
4165         return DAG.getConstant(0, VT);
4166       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4167                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4168                                      N0.getOperand(0)->getOperand(0),
4169                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4170     }
4171   }
4172
4173   // fold (srl (shl x, c), c) -> (and x, cst2)
4174   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
4175       N0.getValueSizeInBits() <= 64) {
4176     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
4177     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4178                        DAG.getConstant(~0ULL >> ShAmt, VT));
4179   }
4180
4181   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4182   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4183     // Shifting in all undef bits?
4184     EVT SmallVT = N0.getOperand(0).getValueType();
4185     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
4186       return DAG.getUNDEF(VT);
4187
4188     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4189       uint64_t ShiftAmt = N1C->getZExtValue();
4190       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4191                                        N0.getOperand(0),
4192                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4193       AddToWorkList(SmallShift.getNode());
4194       APInt Mask = APInt::getAllOnesValue(VT.getSizeInBits()).lshr(ShiftAmt);
4195       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4196                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4197                          DAG.getConstant(Mask, VT));
4198     }
4199   }
4200
4201   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4202   // bit, which is unmodified by sra.
4203   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
4204     if (N0.getOpcode() == ISD::SRA)
4205       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4206   }
4207
4208   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4209   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4210       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
4211     APInt KnownZero, KnownOne;
4212     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
4213
4214     // If any of the input bits are KnownOne, then the input couldn't be all
4215     // zeros, thus the result of the srl will always be zero.
4216     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4217
4218     // If all of the bits input the to ctlz node are known to be zero, then
4219     // the result of the ctlz is "32" and the result of the shift is one.
4220     APInt UnknownBits = ~KnownZero;
4221     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4222
4223     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4224     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4225       // Okay, we know that only that the single bit specified by UnknownBits
4226       // could be set on input to the CTLZ node. If this bit is set, the SRL
4227       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4228       // to an SRL/XOR pair, which is likely to simplify more.
4229       unsigned ShAmt = UnknownBits.countTrailingZeros();
4230       SDValue Op = N0.getOperand(0);
4231
4232       if (ShAmt) {
4233         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4234                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4235         AddToWorkList(Op.getNode());
4236       }
4237
4238       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4239                          Op, DAG.getConstant(1, VT));
4240     }
4241   }
4242
4243   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4244   if (N1.getOpcode() == ISD::TRUNCATE &&
4245       N1.getOperand(0).getOpcode() == ISD::AND &&
4246       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
4247     SDValue N101 = N1.getOperand(0).getOperand(1);
4248     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
4249       EVT TruncVT = N1.getValueType();
4250       SDValue N100 = N1.getOperand(0).getOperand(0);
4251       APInt TruncC = N101C->getAPIntValue();
4252       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
4253       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
4254                          DAG.getNode(ISD::AND, SDLoc(N),
4255                                      TruncVT,
4256                                      DAG.getNode(ISD::TRUNCATE,
4257                                                  SDLoc(N),
4258                                                  TruncVT, N100),
4259                                      DAG.getConstant(TruncC, TruncVT)));
4260     }
4261   }
4262
4263   // fold operands of srl based on knowledge that the low bits are not
4264   // demanded.
4265   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4266     return SDValue(N, 0);
4267
4268   if (N1C) {
4269     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
4270     if (NewSRL.getNode())
4271       return NewSRL;
4272   }
4273
4274   // Attempt to convert a srl of a load into a narrower zero-extending load.
4275   SDValue NarrowLoad = ReduceLoadWidth(N);
4276   if (NarrowLoad.getNode())
4277     return NarrowLoad;
4278
4279   // Here is a common situation. We want to optimize:
4280   //
4281   //   %a = ...
4282   //   %b = and i32 %a, 2
4283   //   %c = srl i32 %b, 1
4284   //   brcond i32 %c ...
4285   //
4286   // into
4287   //
4288   //   %a = ...
4289   //   %b = and %a, 2
4290   //   %c = setcc eq %b, 0
4291   //   brcond %c ...
4292   //
4293   // However when after the source operand of SRL is optimized into AND, the SRL
4294   // itself may not be optimized further. Look for it and add the BRCOND into
4295   // the worklist.
4296   if (N->hasOneUse()) {
4297     SDNode *Use = *N->use_begin();
4298     if (Use->getOpcode() == ISD::BRCOND)
4299       AddToWorkList(Use);
4300     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4301       // Also look pass the truncate.
4302       Use = *Use->use_begin();
4303       if (Use->getOpcode() == ISD::BRCOND)
4304         AddToWorkList(Use);
4305     }
4306   }
4307
4308   return SDValue();
4309 }
4310
4311 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4312   SDValue N0 = N->getOperand(0);
4313   EVT VT = N->getValueType(0);
4314
4315   // fold (ctlz c1) -> c2
4316   if (isa<ConstantSDNode>(N0))
4317     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4318   return SDValue();
4319 }
4320
4321 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4322   SDValue N0 = N->getOperand(0);
4323   EVT VT = N->getValueType(0);
4324
4325   // fold (ctlz_zero_undef c1) -> c2
4326   if (isa<ConstantSDNode>(N0))
4327     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4328   return SDValue();
4329 }
4330
4331 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4332   SDValue N0 = N->getOperand(0);
4333   EVT VT = N->getValueType(0);
4334
4335   // fold (cttz c1) -> c2
4336   if (isa<ConstantSDNode>(N0))
4337     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4338   return SDValue();
4339 }
4340
4341 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4342   SDValue N0 = N->getOperand(0);
4343   EVT VT = N->getValueType(0);
4344
4345   // fold (cttz_zero_undef c1) -> c2
4346   if (isa<ConstantSDNode>(N0))
4347     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4348   return SDValue();
4349 }
4350
4351 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4352   SDValue N0 = N->getOperand(0);
4353   EVT VT = N->getValueType(0);
4354
4355   // fold (ctpop c1) -> c2
4356   if (isa<ConstantSDNode>(N0))
4357     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4358   return SDValue();
4359 }
4360
4361 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4362   SDValue N0 = N->getOperand(0);
4363   SDValue N1 = N->getOperand(1);
4364   SDValue N2 = N->getOperand(2);
4365   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4366   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4367   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4368   EVT VT = N->getValueType(0);
4369   EVT VT0 = N0.getValueType();
4370
4371   // fold (select C, X, X) -> X
4372   if (N1 == N2)
4373     return N1;
4374   // fold (select true, X, Y) -> X
4375   if (N0C && !N0C->isNullValue())
4376     return N1;
4377   // fold (select false, X, Y) -> Y
4378   if (N0C && N0C->isNullValue())
4379     return N2;
4380   // fold (select C, 1, X) -> (or C, X)
4381   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4382     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4383   // fold (select C, 0, 1) -> (xor C, 1)
4384   if (VT.isInteger() &&
4385       (VT0 == MVT::i1 ||
4386        (VT0.isInteger() &&
4387         TLI.getBooleanContents(false) ==
4388         TargetLowering::ZeroOrOneBooleanContent)) &&
4389       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4390     SDValue XORNode;
4391     if (VT == VT0)
4392       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4393                          N0, DAG.getConstant(1, VT0));
4394     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4395                           N0, DAG.getConstant(1, VT0));
4396     AddToWorkList(XORNode.getNode());
4397     if (VT.bitsGT(VT0))
4398       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4399     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4400   }
4401   // fold (select C, 0, X) -> (and (not C), X)
4402   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4403     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4404     AddToWorkList(NOTNode.getNode());
4405     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4406   }
4407   // fold (select C, X, 1) -> (or (not C), X)
4408   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4409     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4410     AddToWorkList(NOTNode.getNode());
4411     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4412   }
4413   // fold (select C, X, 0) -> (and C, X)
4414   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4415     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4416   // fold (select X, X, Y) -> (or X, Y)
4417   // fold (select X, 1, Y) -> (or X, Y)
4418   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4419     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4420   // fold (select X, Y, X) -> (and X, Y)
4421   // fold (select X, Y, 0) -> (and X, Y)
4422   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4423     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4424
4425   // If we can fold this based on the true/false value, do so.
4426   if (SimplifySelectOps(N, N1, N2))
4427     return SDValue(N, 0);  // Don't revisit N.
4428
4429   // fold selects based on a setcc into other things, such as min/max/abs
4430   if (N0.getOpcode() == ISD::SETCC) {
4431     // FIXME:
4432     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4433     // having to say they don't support SELECT_CC on every type the DAG knows
4434     // about, since there is no way to mark an opcode illegal at all value types
4435     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4436         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4437       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4438                          N0.getOperand(0), N0.getOperand(1),
4439                          N1, N2, N0.getOperand(2));
4440     return SimplifySelect(SDLoc(N), N0, N1, N2);
4441   }
4442
4443   return SDValue();
4444 }
4445
4446 static
4447 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
4448   SDLoc DL(N);
4449   EVT LoVT, HiVT;
4450   llvm::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
4451
4452   // Split the inputs.
4453   SDValue Lo, Hi, LL, LH, RL, RH;
4454   llvm::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
4455   llvm::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
4456
4457   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
4458   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
4459
4460   return std::make_pair(Lo, Hi);
4461 }
4462
4463 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4464   SDValue N0 = N->getOperand(0);
4465   SDValue N1 = N->getOperand(1);
4466   SDValue N2 = N->getOperand(2);
4467   SDLoc DL(N);
4468
4469   // Canonicalize integer abs.
4470   // vselect (setg[te] X,  0),  X, -X ->
4471   // vselect (setgt    X, -1),  X, -X ->
4472   // vselect (setl[te] X,  0), -X,  X ->
4473   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4474   if (N0.getOpcode() == ISD::SETCC) {
4475     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4476     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4477     bool isAbs = false;
4478     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4479
4480     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4481          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4482         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4483       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4484     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4485              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4486       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4487
4488     if (isAbs) {
4489       EVT VT = LHS.getValueType();
4490       SDValue Shift = DAG.getNode(
4491           ISD::SRA, DL, VT, LHS,
4492           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4493       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4494       AddToWorkList(Shift.getNode());
4495       AddToWorkList(Add.getNode());
4496       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4497     }
4498   }
4499
4500   // If the VSELECT result requires splitting and the mask is provided by a
4501   // SETCC, then split both nodes and its operands before legalization. This
4502   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4503   // and enables future optimizations (e.g. min/max pattern matching on X86).
4504   if (N0.getOpcode() == ISD::SETCC) {
4505     EVT VT = N->getValueType(0);
4506
4507     // Check if any splitting is required.
4508     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4509         TargetLowering::TypeSplitVector)
4510       return SDValue();
4511
4512     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
4513     llvm::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
4514     llvm::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
4515     llvm::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
4516
4517     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
4518     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
4519
4520     // Add the new VSELECT nodes to the work list in case they need to be split
4521     // again.
4522     AddToWorkList(Lo.getNode());
4523     AddToWorkList(Hi.getNode());
4524
4525     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
4526   }
4527
4528   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
4529   if (ISD::isBuildVectorAllOnes(N0.getNode()))
4530     return N1;
4531   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
4532   if (ISD::isBuildVectorAllZeros(N0.getNode()))
4533     return N2;
4534
4535   return SDValue();
4536 }
4537
4538 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4539   SDValue N0 = N->getOperand(0);
4540   SDValue N1 = N->getOperand(1);
4541   SDValue N2 = N->getOperand(2);
4542   SDValue N3 = N->getOperand(3);
4543   SDValue N4 = N->getOperand(4);
4544   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4545
4546   // fold select_cc lhs, rhs, x, x, cc -> x
4547   if (N2 == N3)
4548     return N2;
4549
4550   // Determine if the condition we're dealing with is constant
4551   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4552                               N0, N1, CC, SDLoc(N), false);
4553   if (SCC.getNode()) {
4554     AddToWorkList(SCC.getNode());
4555
4556     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4557       if (!SCCC->isNullValue())
4558         return N2;    // cond always true -> true val
4559       else
4560         return N3;    // cond always false -> false val
4561     }
4562
4563     // Fold to a simpler select_cc
4564     if (SCC.getOpcode() == ISD::SETCC)
4565       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4566                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4567                          SCC.getOperand(2));
4568   }
4569
4570   // If we can fold this based on the true/false value, do so.
4571   if (SimplifySelectOps(N, N2, N3))
4572     return SDValue(N, 0);  // Don't revisit N.
4573
4574   // fold select_cc into other things, such as min/max/abs
4575   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4576 }
4577
4578 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4579   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4580                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4581                        SDLoc(N));
4582 }
4583
4584 // tryToFoldExtendOfConstant - Try to fold a sext/zext/aext
4585 // dag node into a ConstantSDNode or a build_vector of constants.
4586 // This function is called by the DAGCombiner when visiting sext/zext/aext
4587 // dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
4588 // Vector extends are not folded if operations are legal; this is to
4589 // avoid introducing illegal build_vector dag nodes.
4590 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
4591                                          SelectionDAG &DAG, bool LegalTypes,
4592                                          bool LegalOperations) {
4593   unsigned Opcode = N->getOpcode();
4594   SDValue N0 = N->getOperand(0);
4595   EVT VT = N->getValueType(0);
4596
4597   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
4598          Opcode == ISD::ANY_EXTEND) && "Expected EXTEND dag node in input!");
4599
4600   // fold (sext c1) -> c1
4601   // fold (zext c1) -> c1
4602   // fold (aext c1) -> c1
4603   if (isa<ConstantSDNode>(N0))
4604     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
4605
4606   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
4607   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
4608   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
4609   EVT SVT = VT.getScalarType();
4610   if (!(VT.isVector() &&
4611       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
4612       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
4613     return 0;
4614
4615   // We can fold this node into a build_vector.
4616   unsigned VTBits = SVT.getSizeInBits();
4617   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
4618   unsigned ShAmt = VTBits - EVTBits;
4619   SmallVector<SDValue, 8> Elts;
4620   unsigned NumElts = N0->getNumOperands();
4621   SDLoc DL(N);
4622
4623   for (unsigned i=0; i != NumElts; ++i) {
4624     SDValue Op = N0->getOperand(i);
4625     if (Op->getOpcode() == ISD::UNDEF) {
4626       Elts.push_back(DAG.getUNDEF(SVT));
4627       continue;
4628     }
4629
4630     ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
4631     const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
4632     if (Opcode == ISD::SIGN_EXTEND)
4633       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
4634                                      SVT));
4635     else
4636       Elts.push_back(DAG.getConstant(C.shl(ShAmt).lshr(ShAmt).getZExtValue(),
4637                                      SVT));
4638   }
4639
4640   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, &Elts[0], NumElts).getNode();
4641 }
4642
4643 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4644 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4645 // transformation. Returns true if extension are possible and the above
4646 // mentioned transformation is profitable.
4647 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4648                                     unsigned ExtOpc,
4649                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4650                                     const TargetLowering &TLI) {
4651   bool HasCopyToRegUses = false;
4652   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4653   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4654                             UE = N0.getNode()->use_end();
4655        UI != UE; ++UI) {
4656     SDNode *User = *UI;
4657     if (User == N)
4658       continue;
4659     if (UI.getUse().getResNo() != N0.getResNo())
4660       continue;
4661     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4662     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4663       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4664       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4665         // Sign bits will be lost after a zext.
4666         return false;
4667       bool Add = false;
4668       for (unsigned i = 0; i != 2; ++i) {
4669         SDValue UseOp = User->getOperand(i);
4670         if (UseOp == N0)
4671           continue;
4672         if (!isa<ConstantSDNode>(UseOp))
4673           return false;
4674         Add = true;
4675       }
4676       if (Add)
4677         ExtendNodes.push_back(User);
4678       continue;
4679     }
4680     // If truncates aren't free and there are users we can't
4681     // extend, it isn't worthwhile.
4682     if (!isTruncFree)
4683       return false;
4684     // Remember if this value is live-out.
4685     if (User->getOpcode() == ISD::CopyToReg)
4686       HasCopyToRegUses = true;
4687   }
4688
4689   if (HasCopyToRegUses) {
4690     bool BothLiveOut = false;
4691     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4692          UI != UE; ++UI) {
4693       SDUse &Use = UI.getUse();
4694       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4695         BothLiveOut = true;
4696         break;
4697       }
4698     }
4699     if (BothLiveOut)
4700       // Both unextended and extended values are live out. There had better be
4701       // a good reason for the transformation.
4702       return ExtendNodes.size();
4703   }
4704   return true;
4705 }
4706
4707 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4708                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4709                                   ISD::NodeType ExtType) {
4710   // Extend SetCC uses if necessary.
4711   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4712     SDNode *SetCC = SetCCs[i];
4713     SmallVector<SDValue, 4> Ops;
4714
4715     for (unsigned j = 0; j != 2; ++j) {
4716       SDValue SOp = SetCC->getOperand(j);
4717       if (SOp == Trunc)
4718         Ops.push_back(ExtLoad);
4719       else
4720         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4721     }
4722
4723     Ops.push_back(SetCC->getOperand(2));
4724     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4725                                  &Ops[0], Ops.size()));
4726   }
4727 }
4728
4729 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4730   SDValue N0 = N->getOperand(0);
4731   EVT VT = N->getValueType(0);
4732
4733   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
4734                                               LegalOperations))
4735     return SDValue(Res, 0);
4736
4737   // fold (sext (sext x)) -> (sext x)
4738   // fold (sext (aext x)) -> (sext x)
4739   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4740     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4741                        N0.getOperand(0));
4742
4743   if (N0.getOpcode() == ISD::TRUNCATE) {
4744     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4745     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4746     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4747     if (NarrowLoad.getNode()) {
4748       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4749       if (NarrowLoad.getNode() != N0.getNode()) {
4750         CombineTo(N0.getNode(), NarrowLoad);
4751         // CombineTo deleted the truncate, if needed, but not what's under it.
4752         AddToWorkList(oye);
4753       }
4754       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4755     }
4756
4757     // See if the value being truncated is already sign extended.  If so, just
4758     // eliminate the trunc/sext pair.
4759     SDValue Op = N0.getOperand(0);
4760     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4761     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4762     unsigned DestBits = VT.getScalarType().getSizeInBits();
4763     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4764
4765     if (OpBits == DestBits) {
4766       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4767       // bits, it is already ready.
4768       if (NumSignBits > DestBits-MidBits)
4769         return Op;
4770     } else if (OpBits < DestBits) {
4771       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4772       // bits, just sext from i32.
4773       if (NumSignBits > OpBits-MidBits)
4774         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
4775     } else {
4776       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4777       // bits, just truncate to i32.
4778       if (NumSignBits > OpBits-MidBits)
4779         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4780     }
4781
4782     // fold (sext (truncate x)) -> (sextinreg x).
4783     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4784                                                  N0.getValueType())) {
4785       if (OpBits < DestBits)
4786         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
4787       else if (OpBits > DestBits)
4788         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
4789       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
4790                          DAG.getValueType(N0.getValueType()));
4791     }
4792   }
4793
4794   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4795   // None of the supported targets knows how to perform load and sign extend
4796   // on vectors in one instruction.  We only perform this transformation on
4797   // scalars.
4798   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4799       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4800        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4801     bool DoXform = true;
4802     SmallVector<SDNode*, 4> SetCCs;
4803     if (!N0.hasOneUse())
4804       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4805     if (DoXform) {
4806       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4807       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4808                                        LN0->getChain(),
4809                                        LN0->getBasePtr(), N0.getValueType(),
4810                                        LN0->getMemOperand());
4811       CombineTo(N, ExtLoad);
4812       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4813                                   N0.getValueType(), ExtLoad);
4814       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4815       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4816                       ISD::SIGN_EXTEND);
4817       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4818     }
4819   }
4820
4821   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4822   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4823   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4824       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4825     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4826     EVT MemVT = LN0->getMemoryVT();
4827     if ((!LegalOperations && !LN0->isVolatile()) ||
4828         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4829       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4830                                        LN0->getChain(),
4831                                        LN0->getBasePtr(), MemVT,
4832                                        LN0->getMemOperand());
4833       CombineTo(N, ExtLoad);
4834       CombineTo(N0.getNode(),
4835                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4836                             N0.getValueType(), ExtLoad),
4837                 ExtLoad.getValue(1));
4838       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4839     }
4840   }
4841
4842   // fold (sext (and/or/xor (load x), cst)) ->
4843   //      (and/or/xor (sextload x), (sext cst))
4844   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4845        N0.getOpcode() == ISD::XOR) &&
4846       isa<LoadSDNode>(N0.getOperand(0)) &&
4847       N0.getOperand(1).getOpcode() == ISD::Constant &&
4848       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4849       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4850     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4851     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4852       bool DoXform = true;
4853       SmallVector<SDNode*, 4> SetCCs;
4854       if (!N0.hasOneUse())
4855         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4856                                           SetCCs, TLI);
4857       if (DoXform) {
4858         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
4859                                          LN0->getChain(), LN0->getBasePtr(),
4860                                          LN0->getMemoryVT(),
4861                                          LN0->getMemOperand());
4862         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4863         Mask = Mask.sext(VT.getSizeInBits());
4864         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4865                                   ExtLoad, DAG.getConstant(Mask, VT));
4866         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4867                                     SDLoc(N0.getOperand(0)),
4868                                     N0.getOperand(0).getValueType(), ExtLoad);
4869         CombineTo(N, And);
4870         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4871         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4872                         ISD::SIGN_EXTEND);
4873         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4874       }
4875     }
4876   }
4877
4878   if (N0.getOpcode() == ISD::SETCC) {
4879     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4880     // Only do this before legalize for now.
4881     if (VT.isVector() && !LegalOperations &&
4882         TLI.getBooleanContents(true) ==
4883           TargetLowering::ZeroOrNegativeOneBooleanContent) {
4884       EVT N0VT = N0.getOperand(0).getValueType();
4885       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4886       // of the same size as the compared operands. Only optimize sext(setcc())
4887       // if this is the case.
4888       EVT SVT = getSetCCResultType(N0VT);
4889
4890       // We know that the # elements of the results is the same as the
4891       // # elements of the compare (and the # elements of the compare result
4892       // for that matter).  Check to see that they are the same size.  If so,
4893       // we know that the element size of the sext'd result matches the
4894       // element size of the compare operands.
4895       if (VT.getSizeInBits() == SVT.getSizeInBits())
4896         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4897                              N0.getOperand(1),
4898                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4899
4900       // If the desired elements are smaller or larger than the source
4901       // elements we can use a matching integer vector type and then
4902       // truncate/sign extend
4903       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
4904       if (SVT == MatchingVectorType) {
4905         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
4906                                N0.getOperand(0), N0.getOperand(1),
4907                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4908         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
4909       }
4910     }
4911
4912     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
4913     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4914     SDValue NegOne =
4915       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4916     SDValue SCC =
4917       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4918                        NegOne, DAG.getConstant(0, VT),
4919                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4920     if (SCC.getNode()) return SCC;
4921
4922     if (!VT.isVector()) {
4923       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
4924       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
4925         SDLoc DL(N);
4926         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4927         SDValue SetCC = DAG.getSetCC(DL,
4928                                      SetCCVT,
4929                                      N0.getOperand(0), N0.getOperand(1), CC);
4930         EVT SelectVT = getSetCCResultType(VT);
4931         return DAG.getSelect(DL, VT,
4932                              DAG.getSExtOrTrunc(SetCC, DL, SelectVT),
4933                              NegOne, DAG.getConstant(0, VT));
4934
4935       }
4936     }
4937   }
4938
4939   // fold (sext x) -> (zext x) if the sign bit is known zero.
4940   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4941       DAG.SignBitIsZero(N0))
4942     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4943
4944   return SDValue();
4945 }
4946
4947 // isTruncateOf - If N is a truncate of some other value, return true, record
4948 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4949 // This function computes KnownZero to avoid a duplicated call to
4950 // ComputeMaskedBits in the caller.
4951 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4952                          APInt &KnownZero) {
4953   APInt KnownOne;
4954   if (N->getOpcode() == ISD::TRUNCATE) {
4955     Op = N->getOperand(0);
4956     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4957     return true;
4958   }
4959
4960   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4961       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4962     return false;
4963
4964   SDValue Op0 = N->getOperand(0);
4965   SDValue Op1 = N->getOperand(1);
4966   assert(Op0.getValueType() == Op1.getValueType());
4967
4968   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4969   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4970   if (COp0 && COp0->isNullValue())
4971     Op = Op1;
4972   else if (COp1 && COp1->isNullValue())
4973     Op = Op0;
4974   else
4975     return false;
4976
4977   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4978
4979   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4980     return false;
4981
4982   return true;
4983 }
4984
4985 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4986   SDValue N0 = N->getOperand(0);
4987   EVT VT = N->getValueType(0);
4988
4989   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
4990                                               LegalOperations))
4991     return SDValue(Res, 0);
4992
4993   // fold (zext (zext x)) -> (zext x)
4994   // fold (zext (aext x)) -> (zext x)
4995   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4996     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
4997                        N0.getOperand(0));
4998
4999   // fold (zext (truncate x)) -> (zext x) or
5000   //      (zext (truncate x)) -> (truncate x)
5001   // This is valid when the truncated bits of x are already zero.
5002   // FIXME: We should extend this to work for vectors too.
5003   SDValue Op;
5004   APInt KnownZero;
5005   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
5006     APInt TruncatedBits =
5007       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
5008       APInt(Op.getValueSizeInBits(), 0) :
5009       APInt::getBitsSet(Op.getValueSizeInBits(),
5010                         N0.getValueSizeInBits(),
5011                         std::min(Op.getValueSizeInBits(),
5012                                  VT.getSizeInBits()));
5013     if (TruncatedBits == (KnownZero & TruncatedBits)) {
5014       if (VT.bitsGT(Op.getValueType()))
5015         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
5016       if (VT.bitsLT(Op.getValueType()))
5017         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5018
5019       return Op;
5020     }
5021   }
5022
5023   // fold (zext (truncate (load x))) -> (zext (smaller load x))
5024   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
5025   if (N0.getOpcode() == ISD::TRUNCATE) {
5026     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5027     if (NarrowLoad.getNode()) {
5028       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5029       if (NarrowLoad.getNode() != N0.getNode()) {
5030         CombineTo(N0.getNode(), NarrowLoad);
5031         // CombineTo deleted the truncate, if needed, but not what's under it.
5032         AddToWorkList(oye);
5033       }
5034       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5035     }
5036   }
5037
5038   // fold (zext (truncate x)) -> (and x, mask)
5039   if (N0.getOpcode() == ISD::TRUNCATE &&
5040       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
5041
5042     // fold (zext (truncate (load x))) -> (zext (smaller load x))
5043     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
5044     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5045     if (NarrowLoad.getNode()) {
5046       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5047       if (NarrowLoad.getNode() != N0.getNode()) {
5048         CombineTo(N0.getNode(), NarrowLoad);
5049         // CombineTo deleted the truncate, if needed, but not what's under it.
5050         AddToWorkList(oye);
5051       }
5052       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5053     }
5054
5055     SDValue Op = N0.getOperand(0);
5056     if (Op.getValueType().bitsLT(VT)) {
5057       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
5058       AddToWorkList(Op.getNode());
5059     } else if (Op.getValueType().bitsGT(VT)) {
5060       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5061       AddToWorkList(Op.getNode());
5062     }
5063     return DAG.getZeroExtendInReg(Op, SDLoc(N),
5064                                   N0.getValueType().getScalarType());
5065   }
5066
5067   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
5068   // if either of the casts is not free.
5069   if (N0.getOpcode() == ISD::AND &&
5070       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5071       N0.getOperand(1).getOpcode() == ISD::Constant &&
5072       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5073                            N0.getValueType()) ||
5074        !TLI.isZExtFree(N0.getValueType(), VT))) {
5075     SDValue X = N0.getOperand(0).getOperand(0);
5076     if (X.getValueType().bitsLT(VT)) {
5077       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
5078     } else if (X.getValueType().bitsGT(VT)) {
5079       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5080     }
5081     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5082     Mask = Mask.zext(VT.getSizeInBits());
5083     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5084                        X, DAG.getConstant(Mask, VT));
5085   }
5086
5087   // fold (zext (load x)) -> (zext (truncate (zextload x)))
5088   // None of the supported targets knows how to perform load and vector_zext
5089   // on vectors in one instruction.  We only perform this transformation on
5090   // scalars.
5091   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5092       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5093        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
5094     bool DoXform = true;
5095     SmallVector<SDNode*, 4> SetCCs;
5096     if (!N0.hasOneUse())
5097       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
5098     if (DoXform) {
5099       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5100       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5101                                        LN0->getChain(),
5102                                        LN0->getBasePtr(), N0.getValueType(),
5103                                        LN0->getMemOperand());
5104       CombineTo(N, ExtLoad);
5105       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5106                                   N0.getValueType(), ExtLoad);
5107       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5108
5109       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5110                       ISD::ZERO_EXTEND);
5111       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5112     }
5113   }
5114
5115   // fold (zext (and/or/xor (load x), cst)) ->
5116   //      (and/or/xor (zextload x), (zext cst))
5117   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5118        N0.getOpcode() == ISD::XOR) &&
5119       isa<LoadSDNode>(N0.getOperand(0)) &&
5120       N0.getOperand(1).getOpcode() == ISD::Constant &&
5121       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
5122       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5123     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5124     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
5125       bool DoXform = true;
5126       SmallVector<SDNode*, 4> SetCCs;
5127       if (!N0.hasOneUse())
5128         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
5129                                           SetCCs, TLI);
5130       if (DoXform) {
5131         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
5132                                          LN0->getChain(), LN0->getBasePtr(),
5133                                          LN0->getMemoryVT(),
5134                                          LN0->getMemOperand());
5135         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5136         Mask = Mask.zext(VT.getSizeInBits());
5137         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5138                                   ExtLoad, DAG.getConstant(Mask, VT));
5139         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5140                                     SDLoc(N0.getOperand(0)),
5141                                     N0.getOperand(0).getValueType(), ExtLoad);
5142         CombineTo(N, And);
5143         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5144         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5145                         ISD::ZERO_EXTEND);
5146         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5147       }
5148     }
5149   }
5150
5151   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
5152   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
5153   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5154       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5155     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5156     EVT MemVT = LN0->getMemoryVT();
5157     if ((!LegalOperations && !LN0->isVolatile()) ||
5158         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
5159       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5160                                        LN0->getChain(),
5161                                        LN0->getBasePtr(), MemVT,
5162                                        LN0->getMemOperand());
5163       CombineTo(N, ExtLoad);
5164       CombineTo(N0.getNode(),
5165                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
5166                             ExtLoad),
5167                 ExtLoad.getValue(1));
5168       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5169     }
5170   }
5171
5172   if (N0.getOpcode() == ISD::SETCC) {
5173     if (!LegalOperations && VT.isVector() &&
5174         N0.getValueType().getVectorElementType() == MVT::i1) {
5175       EVT N0VT = N0.getOperand(0).getValueType();
5176       if (getSetCCResultType(N0VT) == N0.getValueType())
5177         return SDValue();
5178
5179       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
5180       // Only do this before legalize for now.
5181       EVT EltVT = VT.getVectorElementType();
5182       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
5183                                     DAG.getConstant(1, EltVT));
5184       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5185         // We know that the # elements of the results is the same as the
5186         // # elements of the compare (and the # elements of the compare result
5187         // for that matter).  Check to see that they are the same size.  If so,
5188         // we know that the element size of the sext'd result matches the
5189         // element size of the compare operands.
5190         return DAG.getNode(ISD::AND, SDLoc(N), VT,
5191                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5192                                          N0.getOperand(1),
5193                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
5194                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5195                                        &OneOps[0], OneOps.size()));
5196
5197       // If the desired elements are smaller or larger than the source
5198       // elements we can use a matching integer vector type and then
5199       // truncate/sign extend
5200       EVT MatchingElementType =
5201         EVT::getIntegerVT(*DAG.getContext(),
5202                           N0VT.getScalarType().getSizeInBits());
5203       EVT MatchingVectorType =
5204         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5205                          N0VT.getVectorNumElements());
5206       SDValue VsetCC =
5207         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5208                       N0.getOperand(1),
5209                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
5210       return DAG.getNode(ISD::AND, SDLoc(N), VT,
5211                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
5212                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5213                                      &OneOps[0], OneOps.size()));
5214     }
5215
5216     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5217     SDValue SCC =
5218       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5219                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5220                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5221     if (SCC.getNode()) return SCC;
5222   }
5223
5224   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5225   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5226       isa<ConstantSDNode>(N0.getOperand(1)) &&
5227       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5228       N0.hasOneUse()) {
5229     SDValue ShAmt = N0.getOperand(1);
5230     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5231     if (N0.getOpcode() == ISD::SHL) {
5232       SDValue InnerZExt = N0.getOperand(0);
5233       // If the original shl may be shifting out bits, do not perform this
5234       // transformation.
5235       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5236         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5237       if (ShAmtVal > KnownZeroBits)
5238         return SDValue();
5239     }
5240
5241     SDLoc DL(N);
5242
5243     // Ensure that the shift amount is wide enough for the shifted value.
5244     if (VT.getSizeInBits() >= 256)
5245       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5246
5247     return DAG.getNode(N0.getOpcode(), DL, VT,
5248                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5249                        ShAmt);
5250   }
5251
5252   return SDValue();
5253 }
5254
5255 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5256   SDValue N0 = N->getOperand(0);
5257   EVT VT = N->getValueType(0);
5258
5259   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5260                                               LegalOperations))
5261     return SDValue(Res, 0);
5262
5263   // fold (aext (aext x)) -> (aext x)
5264   // fold (aext (zext x)) -> (zext x)
5265   // fold (aext (sext x)) -> (sext x)
5266   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5267       N0.getOpcode() == ISD::ZERO_EXTEND ||
5268       N0.getOpcode() == ISD::SIGN_EXTEND)
5269     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5270
5271   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5272   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5273   if (N0.getOpcode() == ISD::TRUNCATE) {
5274     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5275     if (NarrowLoad.getNode()) {
5276       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5277       if (NarrowLoad.getNode() != N0.getNode()) {
5278         CombineTo(N0.getNode(), NarrowLoad);
5279         // CombineTo deleted the truncate, if needed, but not what's under it.
5280         AddToWorkList(oye);
5281       }
5282       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5283     }
5284   }
5285
5286   // fold (aext (truncate x))
5287   if (N0.getOpcode() == ISD::TRUNCATE) {
5288     SDValue TruncOp = N0.getOperand(0);
5289     if (TruncOp.getValueType() == VT)
5290       return TruncOp; // x iff x size == zext size.
5291     if (TruncOp.getValueType().bitsGT(VT))
5292       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5293     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5294   }
5295
5296   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5297   // if the trunc is not free.
5298   if (N0.getOpcode() == ISD::AND &&
5299       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5300       N0.getOperand(1).getOpcode() == ISD::Constant &&
5301       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5302                           N0.getValueType())) {
5303     SDValue X = N0.getOperand(0).getOperand(0);
5304     if (X.getValueType().bitsLT(VT)) {
5305       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5306     } else if (X.getValueType().bitsGT(VT)) {
5307       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5308     }
5309     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5310     Mask = Mask.zext(VT.getSizeInBits());
5311     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5312                        X, DAG.getConstant(Mask, VT));
5313   }
5314
5315   // fold (aext (load x)) -> (aext (truncate (extload x)))
5316   // None of the supported targets knows how to perform load and any_ext
5317   // on vectors in one instruction.  We only perform this transformation on
5318   // scalars.
5319   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5320       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5321        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
5322     bool DoXform = true;
5323     SmallVector<SDNode*, 4> SetCCs;
5324     if (!N0.hasOneUse())
5325       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5326     if (DoXform) {
5327       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5328       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5329                                        LN0->getChain(),
5330                                        LN0->getBasePtr(), N0.getValueType(),
5331                                        LN0->getMemOperand());
5332       CombineTo(N, ExtLoad);
5333       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5334                                   N0.getValueType(), ExtLoad);
5335       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5336       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5337                       ISD::ANY_EXTEND);
5338       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5339     }
5340   }
5341
5342   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5343   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5344   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5345   if (N0.getOpcode() == ISD::LOAD &&
5346       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5347       N0.hasOneUse()) {
5348     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5349     EVT MemVT = LN0->getMemoryVT();
5350     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(N),
5351                                      VT, LN0->getChain(), LN0->getBasePtr(),
5352                                      MemVT, LN0->getMemOperand());
5353     CombineTo(N, ExtLoad);
5354     CombineTo(N0.getNode(),
5355               DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5356                           N0.getValueType(), ExtLoad),
5357               ExtLoad.getValue(1));
5358     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5359   }
5360
5361   if (N0.getOpcode() == ISD::SETCC) {
5362     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
5363     // Only do this before legalize for now.
5364     if (VT.isVector() && !LegalOperations) {
5365       EVT N0VT = N0.getOperand(0).getValueType();
5366         // We know that the # elements of the results is the same as the
5367         // # elements of the compare (and the # elements of the compare result
5368         // for that matter).  Check to see that they are the same size.  If so,
5369         // we know that the element size of the sext'd result matches the
5370         // element size of the compare operands.
5371       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5372         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5373                              N0.getOperand(1),
5374                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5375       // If the desired elements are smaller or larger than the source
5376       // elements we can use a matching integer vector type and then
5377       // truncate/sign extend
5378       else {
5379         EVT MatchingElementType =
5380           EVT::getIntegerVT(*DAG.getContext(),
5381                             N0VT.getScalarType().getSizeInBits());
5382         EVT MatchingVectorType =
5383           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5384                            N0VT.getVectorNumElements());
5385         SDValue VsetCC =
5386           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5387                         N0.getOperand(1),
5388                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5389         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5390       }
5391     }
5392
5393     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5394     SDValue SCC =
5395       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5396                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5397                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5398     if (SCC.getNode())
5399       return SCC;
5400   }
5401
5402   return SDValue();
5403 }
5404
5405 /// GetDemandedBits - See if the specified operand can be simplified with the
5406 /// knowledge that only the bits specified by Mask are used.  If so, return the
5407 /// simpler operand, otherwise return a null SDValue.
5408 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5409   switch (V.getOpcode()) {
5410   default: break;
5411   case ISD::Constant: {
5412     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5413     assert(CV != 0 && "Const value should be ConstSDNode.");
5414     const APInt &CVal = CV->getAPIntValue();
5415     APInt NewVal = CVal & Mask;
5416     if (NewVal != CVal)
5417       return DAG.getConstant(NewVal, V.getValueType());
5418     break;
5419   }
5420   case ISD::OR:
5421   case ISD::XOR:
5422     // If the LHS or RHS don't contribute bits to the or, drop them.
5423     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5424       return V.getOperand(1);
5425     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5426       return V.getOperand(0);
5427     break;
5428   case ISD::SRL:
5429     // Only look at single-use SRLs.
5430     if (!V.getNode()->hasOneUse())
5431       break;
5432     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5433       // See if we can recursively simplify the LHS.
5434       unsigned Amt = RHSC->getZExtValue();
5435
5436       // Watch out for shift count overflow though.
5437       if (Amt >= Mask.getBitWidth()) break;
5438       APInt NewMask = Mask << Amt;
5439       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5440       if (SimplifyLHS.getNode())
5441         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5442                            SimplifyLHS, V.getOperand(1));
5443     }
5444   }
5445   return SDValue();
5446 }
5447
5448 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5449 /// bits and then truncated to a narrower type and where N is a multiple
5450 /// of number of bits of the narrower type, transform it to a narrower load
5451 /// from address + N / num of bits of new type. If the result is to be
5452 /// extended, also fold the extension to form a extending load.
5453 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5454   unsigned Opc = N->getOpcode();
5455
5456   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5457   SDValue N0 = N->getOperand(0);
5458   EVT VT = N->getValueType(0);
5459   EVT ExtVT = VT;
5460
5461   // This transformation isn't valid for vector loads.
5462   if (VT.isVector())
5463     return SDValue();
5464
5465   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5466   // extended to VT.
5467   if (Opc == ISD::SIGN_EXTEND_INREG) {
5468     ExtType = ISD::SEXTLOAD;
5469     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5470   } else if (Opc == ISD::SRL) {
5471     // Another special-case: SRL is basically zero-extending a narrower value.
5472     ExtType = ISD::ZEXTLOAD;
5473     N0 = SDValue(N, 0);
5474     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5475     if (!N01) return SDValue();
5476     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5477                               VT.getSizeInBits() - N01->getZExtValue());
5478   }
5479   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5480     return SDValue();
5481
5482   unsigned EVTBits = ExtVT.getSizeInBits();
5483
5484   // Do not generate loads of non-round integer types since these can
5485   // be expensive (and would be wrong if the type is not byte sized).
5486   if (!ExtVT.isRound())
5487     return SDValue();
5488
5489   unsigned ShAmt = 0;
5490   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5491     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5492       ShAmt = N01->getZExtValue();
5493       // Is the shift amount a multiple of size of VT?
5494       if ((ShAmt & (EVTBits-1)) == 0) {
5495         N0 = N0.getOperand(0);
5496         // Is the load width a multiple of size of VT?
5497         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5498           return SDValue();
5499       }
5500
5501       // At this point, we must have a load or else we can't do the transform.
5502       if (!isa<LoadSDNode>(N0)) return SDValue();
5503
5504       // Because a SRL must be assumed to *need* to zero-extend the high bits
5505       // (as opposed to anyext the high bits), we can't combine the zextload
5506       // lowering of SRL and an sextload.
5507       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5508         return SDValue();
5509
5510       // If the shift amount is larger than the input type then we're not
5511       // accessing any of the loaded bytes.  If the load was a zextload/extload
5512       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5513       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5514         return SDValue();
5515     }
5516   }
5517
5518   // If the load is shifted left (and the result isn't shifted back right),
5519   // we can fold the truncate through the shift.
5520   unsigned ShLeftAmt = 0;
5521   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5522       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5523     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5524       ShLeftAmt = N01->getZExtValue();
5525       N0 = N0.getOperand(0);
5526     }
5527   }
5528
5529   // If we haven't found a load, we can't narrow it.  Don't transform one with
5530   // multiple uses, this would require adding a new load.
5531   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5532     return SDValue();
5533
5534   // Don't change the width of a volatile load.
5535   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5536   if (LN0->isVolatile())
5537     return SDValue();
5538
5539   // Verify that we are actually reducing a load width here.
5540   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5541     return SDValue();
5542
5543   // For the transform to be legal, the load must produce only two values
5544   // (the value loaded and the chain).  Don't transform a pre-increment
5545   // load, for example, which produces an extra value.  Otherwise the
5546   // transformation is not equivalent, and the downstream logic to replace
5547   // uses gets things wrong.
5548   if (LN0->getNumValues() > 2)
5549     return SDValue();
5550
5551   // If the load that we're shrinking is an extload and we're not just
5552   // discarding the extension we can't simply shrink the load. Bail.
5553   // TODO: It would be possible to merge the extensions in some cases.
5554   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5555       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5556     return SDValue();
5557
5558   EVT PtrType = N0.getOperand(1).getValueType();
5559
5560   if (PtrType == MVT::Untyped || PtrType.isExtended())
5561     // It's not possible to generate a constant of extended or untyped type.
5562     return SDValue();
5563
5564   // For big endian targets, we need to adjust the offset to the pointer to
5565   // load the correct bytes.
5566   if (TLI.isBigEndian()) {
5567     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5568     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5569     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5570   }
5571
5572   uint64_t PtrOff = ShAmt / 8;
5573   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5574   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5575                                PtrType, LN0->getBasePtr(),
5576                                DAG.getConstant(PtrOff, PtrType));
5577   AddToWorkList(NewPtr.getNode());
5578
5579   SDValue Load;
5580   if (ExtType == ISD::NON_EXTLOAD)
5581     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5582                         LN0->getPointerInfo().getWithOffset(PtrOff),
5583                         LN0->isVolatile(), LN0->isNonTemporal(),
5584                         LN0->isInvariant(), NewAlign, LN0->getTBAAInfo());
5585   else
5586     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5587                           LN0->getPointerInfo().getWithOffset(PtrOff),
5588                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5589                           NewAlign, LN0->getTBAAInfo());
5590
5591   // Replace the old load's chain with the new load's chain.
5592   WorkListRemover DeadNodes(*this);
5593   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5594
5595   // Shift the result left, if we've swallowed a left shift.
5596   SDValue Result = Load;
5597   if (ShLeftAmt != 0) {
5598     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5599     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5600       ShImmTy = VT;
5601     // If the shift amount is as large as the result size (but, presumably,
5602     // no larger than the source) then the useful bits of the result are
5603     // zero; we can't simply return the shortened shift, because the result
5604     // of that operation is undefined.
5605     if (ShLeftAmt >= VT.getSizeInBits())
5606       Result = DAG.getConstant(0, VT);
5607     else
5608       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5609                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5610   }
5611
5612   // Return the new loaded value.
5613   return Result;
5614 }
5615
5616 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5617   SDValue N0 = N->getOperand(0);
5618   SDValue N1 = N->getOperand(1);
5619   EVT VT = N->getValueType(0);
5620   EVT EVT = cast<VTSDNode>(N1)->getVT();
5621   unsigned VTBits = VT.getScalarType().getSizeInBits();
5622   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5623
5624   // fold (sext_in_reg c1) -> c1
5625   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5626     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5627
5628   // If the input is already sign extended, just drop the extension.
5629   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5630     return N0;
5631
5632   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5633   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5634       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5635     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5636                        N0.getOperand(0), N1);
5637
5638   // fold (sext_in_reg (sext x)) -> (sext x)
5639   // fold (sext_in_reg (aext x)) -> (sext x)
5640   // if x is small enough.
5641   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5642     SDValue N00 = N0.getOperand(0);
5643     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5644         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5645       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5646   }
5647
5648   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5649   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5650     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5651
5652   // fold operands of sext_in_reg based on knowledge that the top bits are not
5653   // demanded.
5654   if (SimplifyDemandedBits(SDValue(N, 0)))
5655     return SDValue(N, 0);
5656
5657   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5658   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5659   SDValue NarrowLoad = ReduceLoadWidth(N);
5660   if (NarrowLoad.getNode())
5661     return NarrowLoad;
5662
5663   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5664   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5665   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5666   if (N0.getOpcode() == ISD::SRL) {
5667     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5668       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5669         // We can turn this into an SRA iff the input to the SRL is already sign
5670         // extended enough.
5671         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5672         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5673           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5674                              N0.getOperand(0), N0.getOperand(1));
5675       }
5676   }
5677
5678   // fold (sext_inreg (extload x)) -> (sextload x)
5679   if (ISD::isEXTLoad(N0.getNode()) &&
5680       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5681       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5682       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5683        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5684     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5685     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5686                                      LN0->getChain(),
5687                                      LN0->getBasePtr(), EVT,
5688                                      LN0->getMemOperand());
5689     CombineTo(N, ExtLoad);
5690     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5691     AddToWorkList(ExtLoad.getNode());
5692     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5693   }
5694   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5695   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5696       N0.hasOneUse() &&
5697       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5698       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5699        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5700     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5701     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5702                                      LN0->getChain(),
5703                                      LN0->getBasePtr(), EVT,
5704                                      LN0->getMemOperand());
5705     CombineTo(N, ExtLoad);
5706     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5707     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5708   }
5709
5710   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5711   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5712     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5713                                        N0.getOperand(1), false);
5714     if (BSwap.getNode() != 0)
5715       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5716                          BSwap, N1);
5717   }
5718
5719   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
5720   // into a build_vector.
5721   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5722     SmallVector<SDValue, 8> Elts;
5723     unsigned NumElts = N0->getNumOperands();
5724     unsigned ShAmt = VTBits - EVTBits;
5725
5726     for (unsigned i = 0; i != NumElts; ++i) {
5727       SDValue Op = N0->getOperand(i);
5728       if (Op->getOpcode() == ISD::UNDEF) {
5729         Elts.push_back(Op);
5730         continue;
5731       }
5732
5733       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
5734       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
5735       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
5736                                      Op.getValueType()));
5737     }
5738
5739     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, &Elts[0], NumElts);
5740   }
5741
5742   return SDValue();
5743 }
5744
5745 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5746   SDValue N0 = N->getOperand(0);
5747   EVT VT = N->getValueType(0);
5748   bool isLE = TLI.isLittleEndian();
5749
5750   // noop truncate
5751   if (N0.getValueType() == N->getValueType(0))
5752     return N0;
5753   // fold (truncate c1) -> c1
5754   if (isa<ConstantSDNode>(N0))
5755     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5756   // fold (truncate (truncate x)) -> (truncate x)
5757   if (N0.getOpcode() == ISD::TRUNCATE)
5758     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5759   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5760   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5761       N0.getOpcode() == ISD::SIGN_EXTEND ||
5762       N0.getOpcode() == ISD::ANY_EXTEND) {
5763     if (N0.getOperand(0).getValueType().bitsLT(VT))
5764       // if the source is smaller than the dest, we still need an extend
5765       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5766                          N0.getOperand(0));
5767     if (N0.getOperand(0).getValueType().bitsGT(VT))
5768       // if the source is larger than the dest, than we just need the truncate
5769       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5770     // if the source and dest are the same type, we can drop both the extend
5771     // and the truncate.
5772     return N0.getOperand(0);
5773   }
5774
5775   // Fold extract-and-trunc into a narrow extract. For example:
5776   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5777   //   i32 y = TRUNCATE(i64 x)
5778   //        -- becomes --
5779   //   v16i8 b = BITCAST (v2i64 val)
5780   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5781   //
5782   // Note: We only run this optimization after type legalization (which often
5783   // creates this pattern) and before operation legalization after which
5784   // we need to be more careful about the vector instructions that we generate.
5785   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5786       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5787
5788     EVT VecTy = N0.getOperand(0).getValueType();
5789     EVT ExTy = N0.getValueType();
5790     EVT TrTy = N->getValueType(0);
5791
5792     unsigned NumElem = VecTy.getVectorNumElements();
5793     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5794
5795     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5796     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5797
5798     SDValue EltNo = N0->getOperand(1);
5799     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5800       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5801       EVT IndexTy = TLI.getVectorIdxTy();
5802       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5803
5804       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
5805                               NVT, N0.getOperand(0));
5806
5807       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5808                          SDLoc(N), TrTy, V,
5809                          DAG.getConstant(Index, IndexTy));
5810     }
5811   }
5812
5813   // Fold a series of buildvector, bitcast, and truncate if possible.
5814   // For example fold
5815   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
5816   //   (2xi32 (buildvector x, y)).
5817   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
5818       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
5819       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
5820       N0.getOperand(0).hasOneUse()) {
5821
5822     SDValue BuildVect = N0.getOperand(0);
5823     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
5824     EVT TruncVecEltTy = VT.getVectorElementType();
5825
5826     // Check that the element types match.
5827     if (BuildVectEltTy == TruncVecEltTy) {
5828       // Now we only need to compute the offset of the truncated elements.
5829       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
5830       unsigned TruncVecNumElts = VT.getVectorNumElements();
5831       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
5832
5833       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
5834              "Invalid number of elements");
5835
5836       SmallVector<SDValue, 8> Opnds;
5837       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
5838         Opnds.push_back(BuildVect.getOperand(i));
5839
5840       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, &Opnds[0],
5841                          Opnds.size());
5842     }
5843   }
5844
5845   // See if we can simplify the input to this truncate through knowledge that
5846   // only the low bits are being used.
5847   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5848   // Currently we only perform this optimization on scalars because vectors
5849   // may have different active low bits.
5850   if (!VT.isVector()) {
5851     SDValue Shorter =
5852       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5853                                                VT.getSizeInBits()));
5854     if (Shorter.getNode())
5855       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
5856   }
5857   // fold (truncate (load x)) -> (smaller load x)
5858   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5859   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5860     SDValue Reduced = ReduceLoadWidth(N);
5861     if (Reduced.getNode())
5862       return Reduced;
5863     // Handle the case where the load remains an extending load even
5864     // after truncation.
5865     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
5866       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5867       if (!LN0->isVolatile() &&
5868           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
5869         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
5870                                          VT, LN0->getChain(), LN0->getBasePtr(),
5871                                          LN0->getMemoryVT(),
5872                                          LN0->getMemOperand());
5873         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
5874         return NewLoad;
5875       }
5876     }
5877   }
5878   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5879   // where ... are all 'undef'.
5880   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5881     SmallVector<EVT, 8> VTs;
5882     SDValue V;
5883     unsigned Idx = 0;
5884     unsigned NumDefs = 0;
5885
5886     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5887       SDValue X = N0.getOperand(i);
5888       if (X.getOpcode() != ISD::UNDEF) {
5889         V = X;
5890         Idx = i;
5891         NumDefs++;
5892       }
5893       // Stop if more than one members are non-undef.
5894       if (NumDefs > 1)
5895         break;
5896       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5897                                      VT.getVectorElementType(),
5898                                      X.getValueType().getVectorNumElements()));
5899     }
5900
5901     if (NumDefs == 0)
5902       return DAG.getUNDEF(VT);
5903
5904     if (NumDefs == 1) {
5905       assert(V.getNode() && "The single defined operand is empty!");
5906       SmallVector<SDValue, 8> Opnds;
5907       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5908         if (i != Idx) {
5909           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5910           continue;
5911         }
5912         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
5913         AddToWorkList(NV.getNode());
5914         Opnds.push_back(NV);
5915       }
5916       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
5917                          &Opnds[0], Opnds.size());
5918     }
5919   }
5920
5921   // Simplify the operands using demanded-bits information.
5922   if (!VT.isVector() &&
5923       SimplifyDemandedBits(SDValue(N, 0)))
5924     return SDValue(N, 0);
5925
5926   return SDValue();
5927 }
5928
5929 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5930   SDValue Elt = N->getOperand(i);
5931   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5932     return Elt.getNode();
5933   return Elt.getOperand(Elt.getResNo()).getNode();
5934 }
5935
5936 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5937 /// if load locations are consecutive.
5938 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5939   assert(N->getOpcode() == ISD::BUILD_PAIR);
5940
5941   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5942   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5943   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5944       LD1->getPointerInfo().getAddrSpace() !=
5945          LD2->getPointerInfo().getAddrSpace())
5946     return SDValue();
5947   EVT LD1VT = LD1->getValueType(0);
5948
5949   if (ISD::isNON_EXTLoad(LD2) &&
5950       LD2->hasOneUse() &&
5951       // If both are volatile this would reduce the number of volatile loads.
5952       // If one is volatile it might be ok, but play conservative and bail out.
5953       !LD1->isVolatile() &&
5954       !LD2->isVolatile() &&
5955       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5956     unsigned Align = LD1->getAlignment();
5957     unsigned NewAlign = TLI.getDataLayout()->
5958       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5959
5960     if (NewAlign <= Align &&
5961         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5962       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
5963                          LD1->getBasePtr(), LD1->getPointerInfo(),
5964                          false, false, false, Align);
5965   }
5966
5967   return SDValue();
5968 }
5969
5970 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5971   SDValue N0 = N->getOperand(0);
5972   EVT VT = N->getValueType(0);
5973
5974   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5975   // Only do this before legalize, since afterward the target may be depending
5976   // on the bitconvert.
5977   // First check to see if this is all constant.
5978   if (!LegalTypes &&
5979       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5980       VT.isVector()) {
5981     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
5982
5983     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5984     assert(!DestEltVT.isVector() &&
5985            "Element type of vector ValueType must not be vector!");
5986     if (isSimple)
5987       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5988   }
5989
5990   // If the input is a constant, let getNode fold it.
5991   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5992     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
5993     if (Res.getNode() != N) {
5994       if (!LegalOperations ||
5995           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5996         return Res;
5997
5998       // Folding it resulted in an illegal node, and it's too late to
5999       // do that. Clean up the old node and forego the transformation.
6000       // Ideally this won't happen very often, because instcombine
6001       // and the earlier dagcombine runs (where illegal nodes are
6002       // permitted) should have folded most of them already.
6003       DAG.DeleteNode(Res.getNode());
6004     }
6005   }
6006
6007   // (conv (conv x, t1), t2) -> (conv x, t2)
6008   if (N0.getOpcode() == ISD::BITCAST)
6009     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
6010                        N0.getOperand(0));
6011
6012   // fold (conv (load x)) -> (load (conv*)x)
6013   // If the resultant load doesn't need a higher alignment than the original!
6014   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6015       // Do not change the width of a volatile load.
6016       !cast<LoadSDNode>(N0)->isVolatile() &&
6017       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
6018       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
6019     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6020     unsigned Align = TLI.getDataLayout()->
6021       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6022     unsigned OrigAlign = LN0->getAlignment();
6023
6024     if (Align <= OrigAlign) {
6025       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
6026                                  LN0->getBasePtr(), LN0->getPointerInfo(),
6027                                  LN0->isVolatile(), LN0->isNonTemporal(),
6028                                  LN0->isInvariant(), OrigAlign,
6029                                  LN0->getTBAAInfo());
6030       AddToWorkList(N);
6031       CombineTo(N0.getNode(),
6032                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
6033                             N0.getValueType(), Load),
6034                 Load.getValue(1));
6035       return Load;
6036     }
6037   }
6038
6039   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
6040   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
6041   // This often reduces constant pool loads.
6042   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
6043        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
6044       N0.getNode()->hasOneUse() && VT.isInteger() &&
6045       !VT.isVector() && !N0.getValueType().isVector()) {
6046     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
6047                                   N0.getOperand(0));
6048     AddToWorkList(NewConv.getNode());
6049
6050     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6051     if (N0.getOpcode() == ISD::FNEG)
6052       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
6053                          NewConv, DAG.getConstant(SignBit, VT));
6054     assert(N0.getOpcode() == ISD::FABS);
6055     return DAG.getNode(ISD::AND, SDLoc(N), VT,
6056                        NewConv, DAG.getConstant(~SignBit, VT));
6057   }
6058
6059   // fold (bitconvert (fcopysign cst, x)) ->
6060   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
6061   // Note that we don't handle (copysign x, cst) because this can always be
6062   // folded to an fneg or fabs.
6063   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
6064       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
6065       VT.isInteger() && !VT.isVector()) {
6066     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
6067     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
6068     if (isTypeLegal(IntXVT)) {
6069       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6070                               IntXVT, N0.getOperand(1));
6071       AddToWorkList(X.getNode());
6072
6073       // If X has a different width than the result/lhs, sext it or truncate it.
6074       unsigned VTWidth = VT.getSizeInBits();
6075       if (OrigXWidth < VTWidth) {
6076         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
6077         AddToWorkList(X.getNode());
6078       } else if (OrigXWidth > VTWidth) {
6079         // To get the sign bit in the right place, we have to shift it right
6080         // before truncating.
6081         X = DAG.getNode(ISD::SRL, SDLoc(X),
6082                         X.getValueType(), X,
6083                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
6084         AddToWorkList(X.getNode());
6085         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6086         AddToWorkList(X.getNode());
6087       }
6088
6089       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6090       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
6091                       X, DAG.getConstant(SignBit, VT));
6092       AddToWorkList(X.getNode());
6093
6094       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6095                                 VT, N0.getOperand(0));
6096       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
6097                         Cst, DAG.getConstant(~SignBit, VT));
6098       AddToWorkList(Cst.getNode());
6099
6100       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
6101     }
6102   }
6103
6104   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
6105   if (N0.getOpcode() == ISD::BUILD_PAIR) {
6106     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
6107     if (CombineLD.getNode())
6108       return CombineLD;
6109   }
6110
6111   return SDValue();
6112 }
6113
6114 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
6115   EVT VT = N->getValueType(0);
6116   return CombineConsecutiveLoads(N, VT);
6117 }
6118
6119 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
6120 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
6121 /// destination element value type.
6122 SDValue DAGCombiner::
6123 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
6124   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
6125
6126   // If this is already the right type, we're done.
6127   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
6128
6129   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
6130   unsigned DstBitSize = DstEltVT.getSizeInBits();
6131
6132   // If this is a conversion of N elements of one type to N elements of another
6133   // type, convert each element.  This handles FP<->INT cases.
6134   if (SrcBitSize == DstBitSize) {
6135     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6136                               BV->getValueType(0).getVectorNumElements());
6137
6138     // Due to the FP element handling below calling this routine recursively,
6139     // we can end up with a scalar-to-vector node here.
6140     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
6141       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6142                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
6143                                      DstEltVT, BV->getOperand(0)));
6144
6145     SmallVector<SDValue, 8> Ops;
6146     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6147       SDValue Op = BV->getOperand(i);
6148       // If the vector element type is not legal, the BUILD_VECTOR operands
6149       // are promoted and implicitly truncated.  Make that explicit here.
6150       if (Op.getValueType() != SrcEltVT)
6151         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
6152       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
6153                                 DstEltVT, Op));
6154       AddToWorkList(Ops.back().getNode());
6155     }
6156     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
6157                        &Ops[0], Ops.size());
6158   }
6159
6160   // Otherwise, we're growing or shrinking the elements.  To avoid having to
6161   // handle annoying details of growing/shrinking FP values, we convert them to
6162   // int first.
6163   if (SrcEltVT.isFloatingPoint()) {
6164     // Convert the input float vector to a int vector where the elements are the
6165     // same sizes.
6166     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
6167     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
6168     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
6169     SrcEltVT = IntVT;
6170   }
6171
6172   // Now we know the input is an integer vector.  If the output is a FP type,
6173   // convert to integer first, then to FP of the right size.
6174   if (DstEltVT.isFloatingPoint()) {
6175     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
6176     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
6177     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
6178
6179     // Next, convert to FP elements of the same size.
6180     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
6181   }
6182
6183   // Okay, we know the src/dst types are both integers of differing types.
6184   // Handling growing first.
6185   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
6186   if (SrcBitSize < DstBitSize) {
6187     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
6188
6189     SmallVector<SDValue, 8> Ops;
6190     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
6191          i += NumInputsPerOutput) {
6192       bool isLE = TLI.isLittleEndian();
6193       APInt NewBits = APInt(DstBitSize, 0);
6194       bool EltIsUndef = true;
6195       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
6196         // Shift the previously computed bits over.
6197         NewBits <<= SrcBitSize;
6198         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
6199         if (Op.getOpcode() == ISD::UNDEF) continue;
6200         EltIsUndef = false;
6201
6202         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
6203                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
6204       }
6205
6206       if (EltIsUndef)
6207         Ops.push_back(DAG.getUNDEF(DstEltVT));
6208       else
6209         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
6210     }
6211
6212     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
6213     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
6214                        &Ops[0], Ops.size());
6215   }
6216
6217   // Finally, this must be the case where we are shrinking elements: each input
6218   // turns into multiple outputs.
6219   bool isS2V = ISD::isScalarToVector(BV);
6220   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
6221   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6222                             NumOutputsPerInput*BV->getNumOperands());
6223   SmallVector<SDValue, 8> Ops;
6224
6225   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6226     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
6227       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
6228         Ops.push_back(DAG.getUNDEF(DstEltVT));
6229       continue;
6230     }
6231
6232     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
6233                   getAPIntValue().zextOrTrunc(SrcBitSize);
6234
6235     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
6236       APInt ThisVal = OpVal.trunc(DstBitSize);
6237       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
6238       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
6239         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
6240         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6241                            Ops[0]);
6242       OpVal = OpVal.lshr(DstBitSize);
6243     }
6244
6245     // For big endian targets, swap the order of the pieces of each element.
6246     if (TLI.isBigEndian())
6247       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6248   }
6249
6250   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
6251                      &Ops[0], Ops.size());
6252 }
6253
6254 SDValue DAGCombiner::visitFADD(SDNode *N) {
6255   SDValue N0 = N->getOperand(0);
6256   SDValue N1 = N->getOperand(1);
6257   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6258   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6259   EVT VT = N->getValueType(0);
6260
6261   // fold vector ops
6262   if (VT.isVector()) {
6263     SDValue FoldedVOp = SimplifyVBinOp(N);
6264     if (FoldedVOp.getNode()) return FoldedVOp;
6265   }
6266
6267   // fold (fadd c1, c2) -> c1 + c2
6268   if (N0CFP && N1CFP)
6269     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6270   // canonicalize constant to RHS
6271   if (N0CFP && !N1CFP)
6272     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6273   // fold (fadd A, 0) -> A
6274   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6275       N1CFP->getValueAPF().isZero())
6276     return N0;
6277   // fold (fadd A, (fneg B)) -> (fsub A, B)
6278   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6279     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6280     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6281                        GetNegatedExpression(N1, DAG, LegalOperations));
6282   // fold (fadd (fneg A), B) -> (fsub B, A)
6283   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6284     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6285     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6286                        GetNegatedExpression(N0, DAG, LegalOperations));
6287
6288   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6289   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6290       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6291       isa<ConstantFPSDNode>(N0.getOperand(1)))
6292     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6293                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6294                                    N0.getOperand(1), N1));
6295
6296   // No FP constant should be created after legalization as Instruction
6297   // Selection pass has hard time in dealing with FP constant.
6298   //
6299   // We don't need test this condition for transformation like following, as
6300   // the DAG being transformed implies it is legal to take FP constant as
6301   // operand.
6302   //
6303   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6304   //
6305   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6306
6307   // If allow, fold (fadd (fneg x), x) -> 0.0
6308   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6309       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6310     return DAG.getConstantFP(0.0, VT);
6311
6312     // If allow, fold (fadd x, (fneg x)) -> 0.0
6313   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6314       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6315     return DAG.getConstantFP(0.0, VT);
6316
6317   // In unsafe math mode, we can fold chains of FADD's of the same value
6318   // into multiplications.  This transform is not safe in general because
6319   // we are reducing the number of rounding steps.
6320   if (DAG.getTarget().Options.UnsafeFPMath &&
6321       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6322       !N0CFP && !N1CFP) {
6323     if (N0.getOpcode() == ISD::FMUL) {
6324       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6325       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6326
6327       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6328       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6329         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6330                                      SDValue(CFP00, 0),
6331                                      DAG.getConstantFP(1.0, VT));
6332         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6333                            N1, NewCFP);
6334       }
6335
6336       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6337       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6338         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6339                                      SDValue(CFP01, 0),
6340                                      DAG.getConstantFP(1.0, VT));
6341         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6342                            N1, NewCFP);
6343       }
6344
6345       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6346       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6347           N1.getOperand(0) == N1.getOperand(1) &&
6348           N0.getOperand(1) == N1.getOperand(0)) {
6349         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6350                                      SDValue(CFP00, 0),
6351                                      DAG.getConstantFP(2.0, VT));
6352         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6353                            N0.getOperand(1), NewCFP);
6354       }
6355
6356       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6357       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6358           N1.getOperand(0) == N1.getOperand(1) &&
6359           N0.getOperand(0) == N1.getOperand(0)) {
6360         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6361                                      SDValue(CFP01, 0),
6362                                      DAG.getConstantFP(2.0, VT));
6363         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6364                            N0.getOperand(0), NewCFP);
6365       }
6366     }
6367
6368     if (N1.getOpcode() == ISD::FMUL) {
6369       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6370       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6371
6372       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6373       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6374         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6375                                      SDValue(CFP10, 0),
6376                                      DAG.getConstantFP(1.0, VT));
6377         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6378                            N0, NewCFP);
6379       }
6380
6381       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6382       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6383         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6384                                      SDValue(CFP11, 0),
6385                                      DAG.getConstantFP(1.0, VT));
6386         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6387                            N0, NewCFP);
6388       }
6389
6390
6391       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6392       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6393           N0.getOperand(0) == N0.getOperand(1) &&
6394           N1.getOperand(1) == N0.getOperand(0)) {
6395         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6396                                      SDValue(CFP10, 0),
6397                                      DAG.getConstantFP(2.0, VT));
6398         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6399                            N1.getOperand(1), NewCFP);
6400       }
6401
6402       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6403       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6404           N0.getOperand(0) == N0.getOperand(1) &&
6405           N1.getOperand(0) == N0.getOperand(0)) {
6406         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6407                                      SDValue(CFP11, 0),
6408                                      DAG.getConstantFP(2.0, VT));
6409         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6410                            N1.getOperand(0), NewCFP);
6411       }
6412     }
6413
6414     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6415       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6416       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6417       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6418           (N0.getOperand(0) == N1))
6419         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6420                            N1, DAG.getConstantFP(3.0, VT));
6421     }
6422
6423     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6424       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6425       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6426       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6427           N1.getOperand(0) == N0)
6428         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6429                            N0, DAG.getConstantFP(3.0, VT));
6430     }
6431
6432     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6433     if (AllowNewFpConst &&
6434         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6435         N0.getOperand(0) == N0.getOperand(1) &&
6436         N1.getOperand(0) == N1.getOperand(1) &&
6437         N0.getOperand(0) == N1.getOperand(0))
6438       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6439                          N0.getOperand(0),
6440                          DAG.getConstantFP(4.0, VT));
6441   }
6442
6443   // FADD -> FMA combines:
6444   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6445        DAG.getTarget().Options.UnsafeFPMath) &&
6446       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6447       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6448
6449     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6450     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6451       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6452                          N0.getOperand(0), N0.getOperand(1), N1);
6453
6454     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6455     // Note: Commutes FADD operands.
6456     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6457       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6458                          N1.getOperand(0), N1.getOperand(1), N0);
6459   }
6460
6461   return SDValue();
6462 }
6463
6464 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6465   SDValue N0 = N->getOperand(0);
6466   SDValue N1 = N->getOperand(1);
6467   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6468   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6469   EVT VT = N->getValueType(0);
6470   SDLoc dl(N);
6471
6472   // fold vector ops
6473   if (VT.isVector()) {
6474     SDValue FoldedVOp = SimplifyVBinOp(N);
6475     if (FoldedVOp.getNode()) return FoldedVOp;
6476   }
6477
6478   // fold (fsub c1, c2) -> c1-c2
6479   if (N0CFP && N1CFP)
6480     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6481   // fold (fsub A, 0) -> A
6482   if (DAG.getTarget().Options.UnsafeFPMath &&
6483       N1CFP && N1CFP->getValueAPF().isZero())
6484     return N0;
6485   // fold (fsub 0, B) -> -B
6486   if (DAG.getTarget().Options.UnsafeFPMath &&
6487       N0CFP && N0CFP->getValueAPF().isZero()) {
6488     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6489       return GetNegatedExpression(N1, DAG, LegalOperations);
6490     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6491       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6492   }
6493   // fold (fsub A, (fneg B)) -> (fadd A, B)
6494   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6495     return DAG.getNode(ISD::FADD, dl, VT, N0,
6496                        GetNegatedExpression(N1, DAG, LegalOperations));
6497
6498   // If 'unsafe math' is enabled, fold
6499   //    (fsub x, x) -> 0.0 &
6500   //    (fsub x, (fadd x, y)) -> (fneg y) &
6501   //    (fsub x, (fadd y, x)) -> (fneg y)
6502   if (DAG.getTarget().Options.UnsafeFPMath) {
6503     if (N0 == N1)
6504       return DAG.getConstantFP(0.0f, VT);
6505
6506     if (N1.getOpcode() == ISD::FADD) {
6507       SDValue N10 = N1->getOperand(0);
6508       SDValue N11 = N1->getOperand(1);
6509
6510       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6511                                           &DAG.getTarget().Options))
6512         return GetNegatedExpression(N11, DAG, LegalOperations);
6513
6514       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6515                                           &DAG.getTarget().Options))
6516         return GetNegatedExpression(N10, DAG, LegalOperations);
6517     }
6518   }
6519
6520   // FSUB -> FMA combines:
6521   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6522        DAG.getTarget().Options.UnsafeFPMath) &&
6523       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6524       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6525
6526     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6527     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6528       return DAG.getNode(ISD::FMA, dl, VT,
6529                          N0.getOperand(0), N0.getOperand(1),
6530                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6531
6532     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6533     // Note: Commutes FSUB operands.
6534     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6535       return DAG.getNode(ISD::FMA, dl, VT,
6536                          DAG.getNode(ISD::FNEG, dl, VT,
6537                          N1.getOperand(0)),
6538                          N1.getOperand(1), N0);
6539
6540     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6541     if (N0.getOpcode() == ISD::FNEG &&
6542         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6543         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6544       SDValue N00 = N0.getOperand(0).getOperand(0);
6545       SDValue N01 = N0.getOperand(0).getOperand(1);
6546       return DAG.getNode(ISD::FMA, dl, VT,
6547                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6548                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6549     }
6550   }
6551
6552   return SDValue();
6553 }
6554
6555 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6556   SDValue N0 = N->getOperand(0);
6557   SDValue N1 = N->getOperand(1);
6558   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6559   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6560   EVT VT = N->getValueType(0);
6561   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6562
6563   // fold vector ops
6564   if (VT.isVector()) {
6565     SDValue FoldedVOp = SimplifyVBinOp(N);
6566     if (FoldedVOp.getNode()) return FoldedVOp;
6567   }
6568
6569   // fold (fmul c1, c2) -> c1*c2
6570   if (N0CFP && N1CFP)
6571     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6572   // canonicalize constant to RHS
6573   if (N0CFP && !N1CFP)
6574     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6575   // fold (fmul A, 0) -> 0
6576   if (DAG.getTarget().Options.UnsafeFPMath &&
6577       N1CFP && N1CFP->getValueAPF().isZero())
6578     return N1;
6579   // fold (fmul A, 0) -> 0, vector edition.
6580   if (DAG.getTarget().Options.UnsafeFPMath &&
6581       ISD::isBuildVectorAllZeros(N1.getNode()))
6582     return N1;
6583   // fold (fmul A, 1.0) -> A
6584   if (N1CFP && N1CFP->isExactlyValue(1.0))
6585     return N0;
6586   // fold (fmul X, 2.0) -> (fadd X, X)
6587   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6588     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6589   // fold (fmul X, -1.0) -> (fneg X)
6590   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6591     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6592       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6593
6594   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6595   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6596                                        &DAG.getTarget().Options)) {
6597     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6598                                          &DAG.getTarget().Options)) {
6599       // Both can be negated for free, check to see if at least one is cheaper
6600       // negated.
6601       if (LHSNeg == 2 || RHSNeg == 2)
6602         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6603                            GetNegatedExpression(N0, DAG, LegalOperations),
6604                            GetNegatedExpression(N1, DAG, LegalOperations));
6605     }
6606   }
6607
6608   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6609   if (DAG.getTarget().Options.UnsafeFPMath &&
6610       N1CFP && N0.getOpcode() == ISD::FMUL &&
6611       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6612     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6613                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6614                                    N0.getOperand(1), N1));
6615
6616   return SDValue();
6617 }
6618
6619 SDValue DAGCombiner::visitFMA(SDNode *N) {
6620   SDValue N0 = N->getOperand(0);
6621   SDValue N1 = N->getOperand(1);
6622   SDValue N2 = N->getOperand(2);
6623   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6624   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6625   EVT VT = N->getValueType(0);
6626   SDLoc dl(N);
6627
6628   if (DAG.getTarget().Options.UnsafeFPMath) {
6629     if (N0CFP && N0CFP->isZero())
6630       return N2;
6631     if (N1CFP && N1CFP->isZero())
6632       return N2;
6633   }
6634   if (N0CFP && N0CFP->isExactlyValue(1.0))
6635     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6636   if (N1CFP && N1CFP->isExactlyValue(1.0))
6637     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6638
6639   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6640   if (N0CFP && !N1CFP)
6641     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6642
6643   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6644   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6645       N2.getOpcode() == ISD::FMUL &&
6646       N0 == N2.getOperand(0) &&
6647       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6648     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6649                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6650   }
6651
6652
6653   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6654   if (DAG.getTarget().Options.UnsafeFPMath &&
6655       N0.getOpcode() == ISD::FMUL && N1CFP &&
6656       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6657     return DAG.getNode(ISD::FMA, dl, VT,
6658                        N0.getOperand(0),
6659                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6660                        N2);
6661   }
6662
6663   // (fma x, 1, y) -> (fadd x, y)
6664   // (fma x, -1, y) -> (fadd (fneg x), y)
6665   if (N1CFP) {
6666     if (N1CFP->isExactlyValue(1.0))
6667       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6668
6669     if (N1CFP->isExactlyValue(-1.0) &&
6670         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6671       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6672       AddToWorkList(RHSNeg.getNode());
6673       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6674     }
6675   }
6676
6677   // (fma x, c, x) -> (fmul x, (c+1))
6678   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6679     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6680                        DAG.getNode(ISD::FADD, dl, VT,
6681                                    N1, DAG.getConstantFP(1.0, VT)));
6682
6683   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6684   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6685       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6686     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6687                        DAG.getNode(ISD::FADD, dl, VT,
6688                                    N1, DAG.getConstantFP(-1.0, VT)));
6689
6690
6691   return SDValue();
6692 }
6693
6694 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6695   SDValue N0 = N->getOperand(0);
6696   SDValue N1 = N->getOperand(1);
6697   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6698   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6699   EVT VT = N->getValueType(0);
6700   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6701
6702   // fold vector ops
6703   if (VT.isVector()) {
6704     SDValue FoldedVOp = SimplifyVBinOp(N);
6705     if (FoldedVOp.getNode()) return FoldedVOp;
6706   }
6707
6708   // fold (fdiv c1, c2) -> c1/c2
6709   if (N0CFP && N1CFP)
6710     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6711
6712   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6713   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6714     // Compute the reciprocal 1.0 / c2.
6715     APFloat N1APF = N1CFP->getValueAPF();
6716     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6717     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6718     // Only do the transform if the reciprocal is a legal fp immediate that
6719     // isn't too nasty (eg NaN, denormal, ...).
6720     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6721         (!LegalOperations ||
6722          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6723          // backend)... we should handle this gracefully after Legalize.
6724          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6725          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6726          TLI.isFPImmLegal(Recip, VT)))
6727       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6728                          DAG.getConstantFP(Recip, VT));
6729   }
6730
6731   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6732   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6733                                        &DAG.getTarget().Options)) {
6734     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6735                                          &DAG.getTarget().Options)) {
6736       // Both can be negated for free, check to see if at least one is cheaper
6737       // negated.
6738       if (LHSNeg == 2 || RHSNeg == 2)
6739         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6740                            GetNegatedExpression(N0, DAG, LegalOperations),
6741                            GetNegatedExpression(N1, DAG, LegalOperations));
6742     }
6743   }
6744
6745   return SDValue();
6746 }
6747
6748 SDValue DAGCombiner::visitFREM(SDNode *N) {
6749   SDValue N0 = N->getOperand(0);
6750   SDValue N1 = N->getOperand(1);
6751   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6752   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6753   EVT VT = N->getValueType(0);
6754
6755   // fold (frem c1, c2) -> fmod(c1,c2)
6756   if (N0CFP && N1CFP)
6757     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
6758
6759   return SDValue();
6760 }
6761
6762 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6763   SDValue N0 = N->getOperand(0);
6764   SDValue N1 = N->getOperand(1);
6765   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6766   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6767   EVT VT = N->getValueType(0);
6768
6769   if (N0CFP && N1CFP)  // Constant fold
6770     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
6771
6772   if (N1CFP) {
6773     const APFloat& V = N1CFP->getValueAPF();
6774     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6775     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6776     if (!V.isNegative()) {
6777       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6778         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6779     } else {
6780       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6781         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6782                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
6783     }
6784   }
6785
6786   // copysign(fabs(x), y) -> copysign(x, y)
6787   // copysign(fneg(x), y) -> copysign(x, y)
6788   // copysign(copysign(x,z), y) -> copysign(x, y)
6789   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6790       N0.getOpcode() == ISD::FCOPYSIGN)
6791     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6792                        N0.getOperand(0), N1);
6793
6794   // copysign(x, abs(y)) -> abs(x)
6795   if (N1.getOpcode() == ISD::FABS)
6796     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6797
6798   // copysign(x, copysign(y,z)) -> copysign(x, z)
6799   if (N1.getOpcode() == ISD::FCOPYSIGN)
6800     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6801                        N0, N1.getOperand(1));
6802
6803   // copysign(x, fp_extend(y)) -> copysign(x, y)
6804   // copysign(x, fp_round(y)) -> copysign(x, y)
6805   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6806     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6807                        N0, N1.getOperand(0));
6808
6809   return SDValue();
6810 }
6811
6812 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6813   SDValue N0 = N->getOperand(0);
6814   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6815   EVT VT = N->getValueType(0);
6816   EVT OpVT = N0.getValueType();
6817
6818   // fold (sint_to_fp c1) -> c1fp
6819   if (N0C &&
6820       // ...but only if the target supports immediate floating-point values
6821       (!LegalOperations ||
6822        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6823     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6824
6825   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6826   // but UINT_TO_FP is legal on this target, try to convert.
6827   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6828       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6829     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6830     if (DAG.SignBitIsZero(N0))
6831       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6832   }
6833
6834   // The next optimizations are desirable only if SELECT_CC can be lowered.
6835   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6836   // having to say they don't support SELECT_CC on every type the DAG knows
6837   // about, since there is no way to mark an opcode illegal at all value types
6838   // (See also visitSELECT)
6839   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6840     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6841     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6842         !VT.isVector() &&
6843         (!LegalOperations ||
6844          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6845       SDValue Ops[] =
6846         { N0.getOperand(0), N0.getOperand(1),
6847           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6848           N0.getOperand(2) };
6849       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6850     }
6851
6852     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6853     //      (select_cc x, y, 1.0, 0.0,, cc)
6854     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6855         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6856         (!LegalOperations ||
6857          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6858       SDValue Ops[] =
6859         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6860           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6861           N0.getOperand(0).getOperand(2) };
6862       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6863     }
6864   }
6865
6866   return SDValue();
6867 }
6868
6869 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6870   SDValue N0 = N->getOperand(0);
6871   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6872   EVT VT = N->getValueType(0);
6873   EVT OpVT = N0.getValueType();
6874
6875   // fold (uint_to_fp c1) -> c1fp
6876   if (N0C &&
6877       // ...but only if the target supports immediate floating-point values
6878       (!LegalOperations ||
6879        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6880     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6881
6882   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6883   // but SINT_TO_FP is legal on this target, try to convert.
6884   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6885       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6886     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6887     if (DAG.SignBitIsZero(N0))
6888       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6889   }
6890
6891   // The next optimizations are desirable only if SELECT_CC can be lowered.
6892   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6893   // having to say they don't support SELECT_CC on every type the DAG knows
6894   // about, since there is no way to mark an opcode illegal at all value types
6895   // (See also visitSELECT)
6896   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6897     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6898
6899     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6900         (!LegalOperations ||
6901          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6902       SDValue Ops[] =
6903         { N0.getOperand(0), N0.getOperand(1),
6904           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6905           N0.getOperand(2) };
6906       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6907     }
6908   }
6909
6910   return SDValue();
6911 }
6912
6913 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6914   SDValue N0 = N->getOperand(0);
6915   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6916   EVT VT = N->getValueType(0);
6917
6918   // fold (fp_to_sint c1fp) -> c1
6919   if (N0CFP)
6920     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
6921
6922   return SDValue();
6923 }
6924
6925 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6926   SDValue N0 = N->getOperand(0);
6927   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6928   EVT VT = N->getValueType(0);
6929
6930   // fold (fp_to_uint c1fp) -> c1
6931   if (N0CFP)
6932     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
6933
6934   return SDValue();
6935 }
6936
6937 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6938   SDValue N0 = N->getOperand(0);
6939   SDValue N1 = N->getOperand(1);
6940   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6941   EVT VT = N->getValueType(0);
6942
6943   // fold (fp_round c1fp) -> c1fp
6944   if (N0CFP)
6945     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
6946
6947   // fold (fp_round (fp_extend x)) -> x
6948   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6949     return N0.getOperand(0);
6950
6951   // fold (fp_round (fp_round x)) -> (fp_round x)
6952   if (N0.getOpcode() == ISD::FP_ROUND) {
6953     // This is a value preserving truncation if both round's are.
6954     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6955                    N0.getNode()->getConstantOperandVal(1) == 1;
6956     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
6957                        DAG.getIntPtrConstant(IsTrunc));
6958   }
6959
6960   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6961   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6962     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
6963                               N0.getOperand(0), N1);
6964     AddToWorkList(Tmp.getNode());
6965     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6966                        Tmp, N0.getOperand(1));
6967   }
6968
6969   return SDValue();
6970 }
6971
6972 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6973   SDValue N0 = N->getOperand(0);
6974   EVT VT = N->getValueType(0);
6975   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6976   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6977
6978   // fold (fp_round_inreg c1fp) -> c1fp
6979   if (N0CFP && isTypeLegal(EVT)) {
6980     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6981     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
6982   }
6983
6984   return SDValue();
6985 }
6986
6987 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6988   SDValue N0 = N->getOperand(0);
6989   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6990   EVT VT = N->getValueType(0);
6991
6992   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6993   if (N->hasOneUse() &&
6994       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6995     return SDValue();
6996
6997   // fold (fp_extend c1fp) -> c1fp
6998   if (N0CFP)
6999     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
7000
7001   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
7002   // value of X.
7003   if (N0.getOpcode() == ISD::FP_ROUND
7004       && N0.getNode()->getConstantOperandVal(1) == 1) {
7005     SDValue In = N0.getOperand(0);
7006     if (In.getValueType() == VT) return In;
7007     if (VT.bitsLT(In.getValueType()))
7008       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
7009                          In, N0.getOperand(1));
7010     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
7011   }
7012
7013   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
7014   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7015       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
7016        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
7017     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7018     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
7019                                      LN0->getChain(),
7020                                      LN0->getBasePtr(), N0.getValueType(),
7021                                      LN0->getMemOperand());
7022     CombineTo(N, ExtLoad);
7023     CombineTo(N0.getNode(),
7024               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
7025                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
7026               ExtLoad.getValue(1));
7027     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7028   }
7029
7030   return SDValue();
7031 }
7032
7033 SDValue DAGCombiner::visitFNEG(SDNode *N) {
7034   SDValue N0 = N->getOperand(0);
7035   EVT VT = N->getValueType(0);
7036
7037   if (VT.isVector()) {
7038     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7039     if (FoldedVOp.getNode()) return FoldedVOp;
7040   }
7041
7042   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
7043                          &DAG.getTarget().Options))
7044     return GetNegatedExpression(N0, DAG, LegalOperations);
7045
7046   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
7047   // constant pool values.
7048   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
7049       !VT.isVector() &&
7050       N0.getNode()->hasOneUse() &&
7051       N0.getOperand(0).getValueType().isInteger()) {
7052     SDValue Int = N0.getOperand(0);
7053     EVT IntVT = Int.getValueType();
7054     if (IntVT.isInteger() && !IntVT.isVector()) {
7055       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
7056               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
7057       AddToWorkList(Int.getNode());
7058       return DAG.getNode(ISD::BITCAST, SDLoc(N),
7059                          VT, Int);
7060     }
7061   }
7062
7063   // (fneg (fmul c, x)) -> (fmul -c, x)
7064   if (N0.getOpcode() == ISD::FMUL) {
7065     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7066     if (CFP1)
7067       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7068                          N0.getOperand(0),
7069                          DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7070                                      N0.getOperand(1)));
7071   }
7072
7073   return SDValue();
7074 }
7075
7076 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
7077   SDValue N0 = N->getOperand(0);
7078   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7079   EVT VT = N->getValueType(0);
7080
7081   // fold (fceil c1) -> fceil(c1)
7082   if (N0CFP)
7083     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
7084
7085   return SDValue();
7086 }
7087
7088 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
7089   SDValue N0 = N->getOperand(0);
7090   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7091   EVT VT = N->getValueType(0);
7092
7093   // fold (ftrunc c1) -> ftrunc(c1)
7094   if (N0CFP)
7095     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
7096
7097   return SDValue();
7098 }
7099
7100 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
7101   SDValue N0 = N->getOperand(0);
7102   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7103   EVT VT = N->getValueType(0);
7104
7105   // fold (ffloor c1) -> ffloor(c1)
7106   if (N0CFP)
7107     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
7108
7109   return SDValue();
7110 }
7111
7112 SDValue DAGCombiner::visitFABS(SDNode *N) {
7113   SDValue N0 = N->getOperand(0);
7114   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7115   EVT VT = N->getValueType(0);
7116
7117   if (VT.isVector()) {
7118     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7119     if (FoldedVOp.getNode()) return FoldedVOp;
7120   }
7121
7122   // fold (fabs c1) -> fabs(c1)
7123   if (N0CFP)
7124     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7125   // fold (fabs (fabs x)) -> (fabs x)
7126   if (N0.getOpcode() == ISD::FABS)
7127     return N->getOperand(0);
7128   // fold (fabs (fneg x)) -> (fabs x)
7129   // fold (fabs (fcopysign x, y)) -> (fabs x)
7130   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
7131     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
7132
7133   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
7134   // constant pool values.
7135   if (!TLI.isFAbsFree(VT) &&
7136       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
7137       N0.getOperand(0).getValueType().isInteger() &&
7138       !N0.getOperand(0).getValueType().isVector()) {
7139     SDValue Int = N0.getOperand(0);
7140     EVT IntVT = Int.getValueType();
7141     if (IntVT.isInteger() && !IntVT.isVector()) {
7142       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
7143              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
7144       AddToWorkList(Int.getNode());
7145       return DAG.getNode(ISD::BITCAST, SDLoc(N),
7146                          N->getValueType(0), Int);
7147     }
7148   }
7149
7150   return SDValue();
7151 }
7152
7153 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
7154   SDValue Chain = N->getOperand(0);
7155   SDValue N1 = N->getOperand(1);
7156   SDValue N2 = N->getOperand(2);
7157
7158   // If N is a constant we could fold this into a fallthrough or unconditional
7159   // branch. However that doesn't happen very often in normal code, because
7160   // Instcombine/SimplifyCFG should have handled the available opportunities.
7161   // If we did this folding here, it would be necessary to update the
7162   // MachineBasicBlock CFG, which is awkward.
7163
7164   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
7165   // on the target.
7166   if (N1.getOpcode() == ISD::SETCC &&
7167       TLI.isOperationLegalOrCustom(ISD::BR_CC,
7168                                    N1.getOperand(0).getValueType())) {
7169     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7170                        Chain, N1.getOperand(2),
7171                        N1.getOperand(0), N1.getOperand(1), N2);
7172   }
7173
7174   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
7175       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
7176        (N1.getOperand(0).hasOneUse() &&
7177         N1.getOperand(0).getOpcode() == ISD::SRL))) {
7178     SDNode *Trunc = 0;
7179     if (N1.getOpcode() == ISD::TRUNCATE) {
7180       // Look pass the truncate.
7181       Trunc = N1.getNode();
7182       N1 = N1.getOperand(0);
7183     }
7184
7185     // Match this pattern so that we can generate simpler code:
7186     //
7187     //   %a = ...
7188     //   %b = and i32 %a, 2
7189     //   %c = srl i32 %b, 1
7190     //   brcond i32 %c ...
7191     //
7192     // into
7193     //
7194     //   %a = ...
7195     //   %b = and i32 %a, 2
7196     //   %c = setcc eq %b, 0
7197     //   brcond %c ...
7198     //
7199     // This applies only when the AND constant value has one bit set and the
7200     // SRL constant is equal to the log2 of the AND constant. The back-end is
7201     // smart enough to convert the result into a TEST/JMP sequence.
7202     SDValue Op0 = N1.getOperand(0);
7203     SDValue Op1 = N1.getOperand(1);
7204
7205     if (Op0.getOpcode() == ISD::AND &&
7206         Op1.getOpcode() == ISD::Constant) {
7207       SDValue AndOp1 = Op0.getOperand(1);
7208
7209       if (AndOp1.getOpcode() == ISD::Constant) {
7210         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
7211
7212         if (AndConst.isPowerOf2() &&
7213             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
7214           SDValue SetCC =
7215             DAG.getSetCC(SDLoc(N),
7216                          getSetCCResultType(Op0.getValueType()),
7217                          Op0, DAG.getConstant(0, Op0.getValueType()),
7218                          ISD::SETNE);
7219
7220           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
7221                                           MVT::Other, Chain, SetCC, N2);
7222           // Don't add the new BRCond into the worklist or else SimplifySelectCC
7223           // will convert it back to (X & C1) >> C2.
7224           CombineTo(N, NewBRCond, false);
7225           // Truncate is dead.
7226           if (Trunc) {
7227             removeFromWorkList(Trunc);
7228             DAG.DeleteNode(Trunc);
7229           }
7230           // Replace the uses of SRL with SETCC
7231           WorkListRemover DeadNodes(*this);
7232           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7233           removeFromWorkList(N1.getNode());
7234           DAG.DeleteNode(N1.getNode());
7235           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7236         }
7237       }
7238     }
7239
7240     if (Trunc)
7241       // Restore N1 if the above transformation doesn't match.
7242       N1 = N->getOperand(1);
7243   }
7244
7245   // Transform br(xor(x, y)) -> br(x != y)
7246   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7247   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7248     SDNode *TheXor = N1.getNode();
7249     SDValue Op0 = TheXor->getOperand(0);
7250     SDValue Op1 = TheXor->getOperand(1);
7251     if (Op0.getOpcode() == Op1.getOpcode()) {
7252       // Avoid missing important xor optimizations.
7253       SDValue Tmp = visitXOR(TheXor);
7254       if (Tmp.getNode()) {
7255         if (Tmp.getNode() != TheXor) {
7256           DEBUG(dbgs() << "\nReplacing.8 ";
7257                 TheXor->dump(&DAG);
7258                 dbgs() << "\nWith: ";
7259                 Tmp.getNode()->dump(&DAG);
7260                 dbgs() << '\n');
7261           WorkListRemover DeadNodes(*this);
7262           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7263           removeFromWorkList(TheXor);
7264           DAG.DeleteNode(TheXor);
7265           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7266                              MVT::Other, Chain, Tmp, N2);
7267         }
7268
7269         // visitXOR has changed XOR's operands or replaced the XOR completely,
7270         // bail out.
7271         return SDValue(N, 0);
7272       }
7273     }
7274
7275     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7276       bool Equal = false;
7277       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7278         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7279             Op0.getOpcode() == ISD::XOR) {
7280           TheXor = Op0.getNode();
7281           Equal = true;
7282         }
7283
7284       EVT SetCCVT = N1.getValueType();
7285       if (LegalTypes)
7286         SetCCVT = getSetCCResultType(SetCCVT);
7287       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7288                                    SetCCVT,
7289                                    Op0, Op1,
7290                                    Equal ? ISD::SETEQ : ISD::SETNE);
7291       // Replace the uses of XOR with SETCC
7292       WorkListRemover DeadNodes(*this);
7293       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7294       removeFromWorkList(N1.getNode());
7295       DAG.DeleteNode(N1.getNode());
7296       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7297                          MVT::Other, Chain, SetCC, N2);
7298     }
7299   }
7300
7301   return SDValue();
7302 }
7303
7304 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7305 //
7306 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7307   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7308   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7309
7310   // If N is a constant we could fold this into a fallthrough or unconditional
7311   // branch. However that doesn't happen very often in normal code, because
7312   // Instcombine/SimplifyCFG should have handled the available opportunities.
7313   // If we did this folding here, it would be necessary to update the
7314   // MachineBasicBlock CFG, which is awkward.
7315
7316   // Use SimplifySetCC to simplify SETCC's.
7317   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7318                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7319                                false);
7320   if (Simp.getNode()) AddToWorkList(Simp.getNode());
7321
7322   // fold to a simpler setcc
7323   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7324     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7325                        N->getOperand(0), Simp.getOperand(2),
7326                        Simp.getOperand(0), Simp.getOperand(1),
7327                        N->getOperand(4));
7328
7329   return SDValue();
7330 }
7331
7332 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7333 /// uses N as its base pointer and that N may be folded in the load / store
7334 /// addressing mode.
7335 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7336                                     SelectionDAG &DAG,
7337                                     const TargetLowering &TLI) {
7338   EVT VT;
7339   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7340     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7341       return false;
7342     VT = Use->getValueType(0);
7343   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7344     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7345       return false;
7346     VT = ST->getValue().getValueType();
7347   } else
7348     return false;
7349
7350   TargetLowering::AddrMode AM;
7351   if (N->getOpcode() == ISD::ADD) {
7352     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7353     if (Offset)
7354       // [reg +/- imm]
7355       AM.BaseOffs = Offset->getSExtValue();
7356     else
7357       // [reg +/- reg]
7358       AM.Scale = 1;
7359   } else if (N->getOpcode() == ISD::SUB) {
7360     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7361     if (Offset)
7362       // [reg +/- imm]
7363       AM.BaseOffs = -Offset->getSExtValue();
7364     else
7365       // [reg +/- reg]
7366       AM.Scale = 1;
7367   } else
7368     return false;
7369
7370   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7371 }
7372
7373 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7374 /// pre-indexed load / store when the base pointer is an add or subtract
7375 /// and it has other uses besides the load / store. After the
7376 /// transformation, the new indexed load / store has effectively folded
7377 /// the add / subtract in and all of its other uses are redirected to the
7378 /// new load / store.
7379 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7380   if (Level < AfterLegalizeDAG)
7381     return false;
7382
7383   bool isLoad = true;
7384   SDValue Ptr;
7385   EVT VT;
7386   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7387     if (LD->isIndexed())
7388       return false;
7389     VT = LD->getMemoryVT();
7390     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7391         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7392       return false;
7393     Ptr = LD->getBasePtr();
7394   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7395     if (ST->isIndexed())
7396       return false;
7397     VT = ST->getMemoryVT();
7398     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7399         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7400       return false;
7401     Ptr = ST->getBasePtr();
7402     isLoad = false;
7403   } else {
7404     return false;
7405   }
7406
7407   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7408   // out.  There is no reason to make this a preinc/predec.
7409   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7410       Ptr.getNode()->hasOneUse())
7411     return false;
7412
7413   // Ask the target to do addressing mode selection.
7414   SDValue BasePtr;
7415   SDValue Offset;
7416   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7417   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7418     return false;
7419
7420   // Backends without true r+i pre-indexed forms may need to pass a
7421   // constant base with a variable offset so that constant coercion
7422   // will work with the patterns in canonical form.
7423   bool Swapped = false;
7424   if (isa<ConstantSDNode>(BasePtr)) {
7425     std::swap(BasePtr, Offset);
7426     Swapped = true;
7427   }
7428
7429   // Don't create a indexed load / store with zero offset.
7430   if (isa<ConstantSDNode>(Offset) &&
7431       cast<ConstantSDNode>(Offset)->isNullValue())
7432     return false;
7433
7434   // Try turning it into a pre-indexed load / store except when:
7435   // 1) The new base ptr is a frame index.
7436   // 2) If N is a store and the new base ptr is either the same as or is a
7437   //    predecessor of the value being stored.
7438   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7439   //    that would create a cycle.
7440   // 4) All uses are load / store ops that use it as old base ptr.
7441
7442   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7443   // (plus the implicit offset) to a register to preinc anyway.
7444   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7445     return false;
7446
7447   // Check #2.
7448   if (!isLoad) {
7449     SDValue Val = cast<StoreSDNode>(N)->getValue();
7450     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7451       return false;
7452   }
7453
7454   // If the offset is a constant, there may be other adds of constants that
7455   // can be folded with this one. We should do this to avoid having to keep
7456   // a copy of the original base pointer.
7457   SmallVector<SDNode *, 16> OtherUses;
7458   if (isa<ConstantSDNode>(Offset))
7459     for (SDNode::use_iterator I = BasePtr.getNode()->use_begin(),
7460          E = BasePtr.getNode()->use_end(); I != E; ++I) {
7461       SDNode *Use = *I;
7462       if (Use == Ptr.getNode())
7463         continue;
7464
7465       if (Use->isPredecessorOf(N))
7466         continue;
7467
7468       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7469         OtherUses.clear();
7470         break;
7471       }
7472
7473       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7474       if (Op1.getNode() == BasePtr.getNode())
7475         std::swap(Op0, Op1);
7476       assert(Op0.getNode() == BasePtr.getNode() &&
7477              "Use of ADD/SUB but not an operand");
7478
7479       if (!isa<ConstantSDNode>(Op1)) {
7480         OtherUses.clear();
7481         break;
7482       }
7483
7484       // FIXME: In some cases, we can be smarter about this.
7485       if (Op1.getValueType() != Offset.getValueType()) {
7486         OtherUses.clear();
7487         break;
7488       }
7489
7490       OtherUses.push_back(Use);
7491     }
7492
7493   if (Swapped)
7494     std::swap(BasePtr, Offset);
7495
7496   // Now check for #3 and #4.
7497   bool RealUse = false;
7498
7499   // Caches for hasPredecessorHelper
7500   SmallPtrSet<const SDNode *, 32> Visited;
7501   SmallVector<const SDNode *, 16> Worklist;
7502
7503   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7504          E = Ptr.getNode()->use_end(); I != E; ++I) {
7505     SDNode *Use = *I;
7506     if (Use == N)
7507       continue;
7508     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7509       return false;
7510
7511     // If Ptr may be folded in addressing mode of other use, then it's
7512     // not profitable to do this transformation.
7513     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7514       RealUse = true;
7515   }
7516
7517   if (!RealUse)
7518     return false;
7519
7520   SDValue Result;
7521   if (isLoad)
7522     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7523                                 BasePtr, Offset, AM);
7524   else
7525     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7526                                  BasePtr, Offset, AM);
7527   ++PreIndexedNodes;
7528   ++NodesCombined;
7529   DEBUG(dbgs() << "\nReplacing.4 ";
7530         N->dump(&DAG);
7531         dbgs() << "\nWith: ";
7532         Result.getNode()->dump(&DAG);
7533         dbgs() << '\n');
7534   WorkListRemover DeadNodes(*this);
7535   if (isLoad) {
7536     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7537     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7538   } else {
7539     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7540   }
7541
7542   // Finally, since the node is now dead, remove it from the graph.
7543   DAG.DeleteNode(N);
7544
7545   if (Swapped)
7546     std::swap(BasePtr, Offset);
7547
7548   // Replace other uses of BasePtr that can be updated to use Ptr
7549   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7550     unsigned OffsetIdx = 1;
7551     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7552       OffsetIdx = 0;
7553     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7554            BasePtr.getNode() && "Expected BasePtr operand");
7555
7556     // We need to replace ptr0 in the following expression:
7557     //   x0 * offset0 + y0 * ptr0 = t0
7558     // knowing that
7559     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7560     //
7561     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7562     // indexed load/store and the expresion that needs to be re-written.
7563     //
7564     // Therefore, we have:
7565     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7566
7567     ConstantSDNode *CN =
7568       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7569     int X0, X1, Y0, Y1;
7570     APInt Offset0 = CN->getAPIntValue();
7571     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7572
7573     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7574     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7575     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7576     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7577
7578     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7579
7580     APInt CNV = Offset0;
7581     if (X0 < 0) CNV = -CNV;
7582     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7583     else CNV = CNV - Offset1;
7584
7585     // We can now generate the new expression.
7586     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7587     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7588
7589     SDValue NewUse = DAG.getNode(Opcode,
7590                                  SDLoc(OtherUses[i]),
7591                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7592     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7593     removeFromWorkList(OtherUses[i]);
7594     DAG.DeleteNode(OtherUses[i]);
7595   }
7596
7597   // Replace the uses of Ptr with uses of the updated base value.
7598   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7599   removeFromWorkList(Ptr.getNode());
7600   DAG.DeleteNode(Ptr.getNode());
7601
7602   return true;
7603 }
7604
7605 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7606 /// add / sub of the base pointer node into a post-indexed load / store.
7607 /// The transformation folded the add / subtract into the new indexed
7608 /// load / store effectively and all of its uses are redirected to the
7609 /// new load / store.
7610 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7611   if (Level < AfterLegalizeDAG)
7612     return false;
7613
7614   bool isLoad = true;
7615   SDValue Ptr;
7616   EVT VT;
7617   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7618     if (LD->isIndexed())
7619       return false;
7620     VT = LD->getMemoryVT();
7621     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7622         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7623       return false;
7624     Ptr = LD->getBasePtr();
7625   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7626     if (ST->isIndexed())
7627       return false;
7628     VT = ST->getMemoryVT();
7629     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7630         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7631       return false;
7632     Ptr = ST->getBasePtr();
7633     isLoad = false;
7634   } else {
7635     return false;
7636   }
7637
7638   if (Ptr.getNode()->hasOneUse())
7639     return false;
7640
7641   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7642          E = Ptr.getNode()->use_end(); I != E; ++I) {
7643     SDNode *Op = *I;
7644     if (Op == N ||
7645         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7646       continue;
7647
7648     SDValue BasePtr;
7649     SDValue Offset;
7650     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7651     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7652       // Don't create a indexed load / store with zero offset.
7653       if (isa<ConstantSDNode>(Offset) &&
7654           cast<ConstantSDNode>(Offset)->isNullValue())
7655         continue;
7656
7657       // Try turning it into a post-indexed load / store except when
7658       // 1) All uses are load / store ops that use it as base ptr (and
7659       //    it may be folded as addressing mmode).
7660       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7661       //    nor a successor of N. Otherwise, if Op is folded that would
7662       //    create a cycle.
7663
7664       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7665         continue;
7666
7667       // Check for #1.
7668       bool TryNext = false;
7669       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7670              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7671         SDNode *Use = *II;
7672         if (Use == Ptr.getNode())
7673           continue;
7674
7675         // If all the uses are load / store addresses, then don't do the
7676         // transformation.
7677         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7678           bool RealUse = false;
7679           for (SDNode::use_iterator III = Use->use_begin(),
7680                  EEE = Use->use_end(); III != EEE; ++III) {
7681             SDNode *UseUse = *III;
7682             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7683               RealUse = true;
7684           }
7685
7686           if (!RealUse) {
7687             TryNext = true;
7688             break;
7689           }
7690         }
7691       }
7692
7693       if (TryNext)
7694         continue;
7695
7696       // Check for #2
7697       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7698         SDValue Result = isLoad
7699           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7700                                BasePtr, Offset, AM)
7701           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7702                                 BasePtr, Offset, AM);
7703         ++PostIndexedNodes;
7704         ++NodesCombined;
7705         DEBUG(dbgs() << "\nReplacing.5 ";
7706               N->dump(&DAG);
7707               dbgs() << "\nWith: ";
7708               Result.getNode()->dump(&DAG);
7709               dbgs() << '\n');
7710         WorkListRemover DeadNodes(*this);
7711         if (isLoad) {
7712           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7713           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7714         } else {
7715           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7716         }
7717
7718         // Finally, since the node is now dead, remove it from the graph.
7719         DAG.DeleteNode(N);
7720
7721         // Replace the uses of Use with uses of the updated base value.
7722         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7723                                       Result.getValue(isLoad ? 1 : 0));
7724         removeFromWorkList(Op);
7725         DAG.DeleteNode(Op);
7726         return true;
7727       }
7728     }
7729   }
7730
7731   return false;
7732 }
7733
7734 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7735   LoadSDNode *LD  = cast<LoadSDNode>(N);
7736   SDValue Chain = LD->getChain();
7737   SDValue Ptr   = LD->getBasePtr();
7738
7739   // If load is not volatile and there are no uses of the loaded value (and
7740   // the updated indexed value in case of indexed loads), change uses of the
7741   // chain value into uses of the chain input (i.e. delete the dead load).
7742   if (!LD->isVolatile()) {
7743     if (N->getValueType(1) == MVT::Other) {
7744       // Unindexed loads.
7745       if (!N->hasAnyUseOfValue(0)) {
7746         // It's not safe to use the two value CombineTo variant here. e.g.
7747         // v1, chain2 = load chain1, loc
7748         // v2, chain3 = load chain2, loc
7749         // v3         = add v2, c
7750         // Now we replace use of chain2 with chain1.  This makes the second load
7751         // isomorphic to the one we are deleting, and thus makes this load live.
7752         DEBUG(dbgs() << "\nReplacing.6 ";
7753               N->dump(&DAG);
7754               dbgs() << "\nWith chain: ";
7755               Chain.getNode()->dump(&DAG);
7756               dbgs() << "\n");
7757         WorkListRemover DeadNodes(*this);
7758         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7759
7760         if (N->use_empty()) {
7761           removeFromWorkList(N);
7762           DAG.DeleteNode(N);
7763         }
7764
7765         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7766       }
7767     } else {
7768       // Indexed loads.
7769       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7770       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7771         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7772         DEBUG(dbgs() << "\nReplacing.7 ";
7773               N->dump(&DAG);
7774               dbgs() << "\nWith: ";
7775               Undef.getNode()->dump(&DAG);
7776               dbgs() << " and 2 other values\n");
7777         WorkListRemover DeadNodes(*this);
7778         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7779         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7780                                       DAG.getUNDEF(N->getValueType(1)));
7781         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7782         removeFromWorkList(N);
7783         DAG.DeleteNode(N);
7784         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7785       }
7786     }
7787   }
7788
7789   // If this load is directly stored, replace the load value with the stored
7790   // value.
7791   // TODO: Handle store large -> read small portion.
7792   // TODO: Handle TRUNCSTORE/LOADEXT
7793   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7794     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7795       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7796       if (PrevST->getBasePtr() == Ptr &&
7797           PrevST->getValue().getValueType() == N->getValueType(0))
7798       return CombineTo(N, Chain.getOperand(1), Chain);
7799     }
7800   }
7801
7802   // Try to infer better alignment information than the load already has.
7803   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7804     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7805       if (Align > LD->getMemOperand()->getBaseAlignment()) {
7806         SDValue NewLoad =
7807                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
7808                               LD->getValueType(0),
7809                               Chain, Ptr, LD->getPointerInfo(),
7810                               LD->getMemoryVT(),
7811                               LD->isVolatile(), LD->isNonTemporal(), Align,
7812                               LD->getTBAAInfo());
7813         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
7814       }
7815     }
7816   }
7817
7818   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
7819     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
7820 #ifndef NDEBUG
7821   if (CombinerAAOnlyFunc.getNumOccurrences() &&
7822       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
7823     UseAA = false;
7824 #endif
7825   if (UseAA && LD->isUnindexed()) {
7826     // Walk up chain skipping non-aliasing memory nodes.
7827     SDValue BetterChain = FindBetterChain(N, Chain);
7828
7829     // If there is a better chain.
7830     if (Chain != BetterChain) {
7831       SDValue ReplLoad;
7832
7833       // Replace the chain to void dependency.
7834       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7835         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
7836                                BetterChain, Ptr, LD->getMemOperand());
7837       } else {
7838         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
7839                                   LD->getValueType(0),
7840                                   BetterChain, Ptr, LD->getMemoryVT(),
7841                                   LD->getMemOperand());
7842       }
7843
7844       // Create token factor to keep old chain connected.
7845       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
7846                                   MVT::Other, Chain, ReplLoad.getValue(1));
7847
7848       // Make sure the new and old chains are cleaned up.
7849       AddToWorkList(Token.getNode());
7850
7851       // Replace uses with load result and token factor. Don't add users
7852       // to work list.
7853       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7854     }
7855   }
7856
7857   // Try transforming N to an indexed load.
7858   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7859     return SDValue(N, 0);
7860
7861   // Try to slice up N to more direct loads if the slices are mapped to
7862   // different register banks or pairing can take place.
7863   if (SliceUpLoad(N))
7864     return SDValue(N, 0);
7865
7866   return SDValue();
7867 }
7868
7869 namespace {
7870 /// \brief Helper structure used to slice a load in smaller loads.
7871 /// Basically a slice is obtained from the following sequence:
7872 /// Origin = load Ty1, Base
7873 /// Shift = srl Ty1 Origin, CstTy Amount
7874 /// Inst = trunc Shift to Ty2
7875 ///
7876 /// Then, it will be rewriten into:
7877 /// Slice = load SliceTy, Base + SliceOffset
7878 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
7879 ///
7880 /// SliceTy is deduced from the number of bits that are actually used to
7881 /// build Inst.
7882 struct LoadedSlice {
7883   /// \brief Helper structure used to compute the cost of a slice.
7884   struct Cost {
7885     /// Are we optimizing for code size.
7886     bool ForCodeSize;
7887     /// Various cost.
7888     unsigned Loads;
7889     unsigned Truncates;
7890     unsigned CrossRegisterBanksCopies;
7891     unsigned ZExts;
7892     unsigned Shift;
7893
7894     Cost(bool ForCodeSize = false)
7895         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
7896           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
7897
7898     /// \brief Get the cost of one isolated slice.
7899     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
7900         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
7901           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
7902       EVT TruncType = LS.Inst->getValueType(0);
7903       EVT LoadedType = LS.getLoadedType();
7904       if (TruncType != LoadedType &&
7905           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
7906         ZExts = 1;
7907     }
7908
7909     /// \brief Account for slicing gain in the current cost.
7910     /// Slicing provide a few gains like removing a shift or a
7911     /// truncate. This method allows to grow the cost of the original
7912     /// load with the gain from this slice.
7913     void addSliceGain(const LoadedSlice &LS) {
7914       // Each slice saves a truncate.
7915       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
7916       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
7917                               LS.Inst->getOperand(0).getValueType()))
7918         ++Truncates;
7919       // If there is a shift amount, this slice gets rid of it.
7920       if (LS.Shift)
7921         ++Shift;
7922       // If this slice can merge a cross register bank copy, account for it.
7923       if (LS.canMergeExpensiveCrossRegisterBankCopy())
7924         ++CrossRegisterBanksCopies;
7925     }
7926
7927     Cost &operator+=(const Cost &RHS) {
7928       Loads += RHS.Loads;
7929       Truncates += RHS.Truncates;
7930       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
7931       ZExts += RHS.ZExts;
7932       Shift += RHS.Shift;
7933       return *this;
7934     }
7935
7936     bool operator==(const Cost &RHS) const {
7937       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
7938              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
7939              ZExts == RHS.ZExts && Shift == RHS.Shift;
7940     }
7941
7942     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
7943
7944     bool operator<(const Cost &RHS) const {
7945       // Assume cross register banks copies are as expensive as loads.
7946       // FIXME: Do we want some more target hooks?
7947       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
7948       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
7949       // Unless we are optimizing for code size, consider the
7950       // expensive operation first.
7951       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
7952         return ExpensiveOpsLHS < ExpensiveOpsRHS;
7953       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
7954              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
7955     }
7956
7957     bool operator>(const Cost &RHS) const { return RHS < *this; }
7958
7959     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
7960
7961     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
7962   };
7963   // The last instruction that represent the slice. This should be a
7964   // truncate instruction.
7965   SDNode *Inst;
7966   // The original load instruction.
7967   LoadSDNode *Origin;
7968   // The right shift amount in bits from the original load.
7969   unsigned Shift;
7970   // The DAG from which Origin came from.
7971   // This is used to get some contextual information about legal types, etc.
7972   SelectionDAG *DAG;
7973
7974   LoadedSlice(SDNode *Inst = NULL, LoadSDNode *Origin = NULL,
7975               unsigned Shift = 0, SelectionDAG *DAG = NULL)
7976       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
7977
7978   LoadedSlice(const LoadedSlice &LS)
7979       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
7980
7981   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
7982   /// \return Result is \p BitWidth and has used bits set to 1 and
7983   ///         not used bits set to 0.
7984   APInt getUsedBits() const {
7985     // Reproduce the trunc(lshr) sequence:
7986     // - Start from the truncated value.
7987     // - Zero extend to the desired bit width.
7988     // - Shift left.
7989     assert(Origin && "No original load to compare against.");
7990     unsigned BitWidth = Origin->getValueSizeInBits(0);
7991     assert(Inst && "This slice is not bound to an instruction");
7992     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
7993            "Extracted slice is bigger than the whole type!");
7994     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
7995     UsedBits.setAllBits();
7996     UsedBits = UsedBits.zext(BitWidth);
7997     UsedBits <<= Shift;
7998     return UsedBits;
7999   }
8000
8001   /// \brief Get the size of the slice to be loaded in bytes.
8002   unsigned getLoadedSize() const {
8003     unsigned SliceSize = getUsedBits().countPopulation();
8004     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
8005     return SliceSize / 8;
8006   }
8007
8008   /// \brief Get the type that will be loaded for this slice.
8009   /// Note: This may not be the final type for the slice.
8010   EVT getLoadedType() const {
8011     assert(DAG && "Missing context");
8012     LLVMContext &Ctxt = *DAG->getContext();
8013     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
8014   }
8015
8016   /// \brief Get the alignment of the load used for this slice.
8017   unsigned getAlignment() const {
8018     unsigned Alignment = Origin->getAlignment();
8019     unsigned Offset = getOffsetFromBase();
8020     if (Offset != 0)
8021       Alignment = MinAlign(Alignment, Alignment + Offset);
8022     return Alignment;
8023   }
8024
8025   /// \brief Check if this slice can be rewritten with legal operations.
8026   bool isLegal() const {
8027     // An invalid slice is not legal.
8028     if (!Origin || !Inst || !DAG)
8029       return false;
8030
8031     // Offsets are for indexed load only, we do not handle that.
8032     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
8033       return false;
8034
8035     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8036
8037     // Check that the type is legal.
8038     EVT SliceType = getLoadedType();
8039     if (!TLI.isTypeLegal(SliceType))
8040       return false;
8041
8042     // Check that the load is legal for this type.
8043     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
8044       return false;
8045
8046     // Check that the offset can be computed.
8047     // 1. Check its type.
8048     EVT PtrType = Origin->getBasePtr().getValueType();
8049     if (PtrType == MVT::Untyped || PtrType.isExtended())
8050       return false;
8051
8052     // 2. Check that it fits in the immediate.
8053     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
8054       return false;
8055
8056     // 3. Check that the computation is legal.
8057     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
8058       return false;
8059
8060     // Check that the zext is legal if it needs one.
8061     EVT TruncateType = Inst->getValueType(0);
8062     if (TruncateType != SliceType &&
8063         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
8064       return false;
8065
8066     return true;
8067   }
8068
8069   /// \brief Get the offset in bytes of this slice in the original chunk of
8070   /// bits.
8071   /// \pre DAG != NULL.
8072   uint64_t getOffsetFromBase() const {
8073     assert(DAG && "Missing context.");
8074     bool IsBigEndian =
8075         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
8076     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
8077     uint64_t Offset = Shift / 8;
8078     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
8079     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
8080            "The size of the original loaded type is not a multiple of a"
8081            " byte.");
8082     // If Offset is bigger than TySizeInBytes, it means we are loading all
8083     // zeros. This should have been optimized before in the process.
8084     assert(TySizeInBytes > Offset &&
8085            "Invalid shift amount for given loaded size");
8086     if (IsBigEndian)
8087       Offset = TySizeInBytes - Offset - getLoadedSize();
8088     return Offset;
8089   }
8090
8091   /// \brief Generate the sequence of instructions to load the slice
8092   /// represented by this object and redirect the uses of this slice to
8093   /// this new sequence of instructions.
8094   /// \pre this->Inst && this->Origin are valid Instructions and this
8095   /// object passed the legal check: LoadedSlice::isLegal returned true.
8096   /// \return The last instruction of the sequence used to load the slice.
8097   SDValue loadSlice() const {
8098     assert(Inst && Origin && "Unable to replace a non-existing slice.");
8099     const SDValue &OldBaseAddr = Origin->getBasePtr();
8100     SDValue BaseAddr = OldBaseAddr;
8101     // Get the offset in that chunk of bytes w.r.t. the endianess.
8102     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
8103     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
8104     if (Offset) {
8105       // BaseAddr = BaseAddr + Offset.
8106       EVT ArithType = BaseAddr.getValueType();
8107       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
8108                               DAG->getConstant(Offset, ArithType));
8109     }
8110
8111     // Create the type of the loaded slice according to its size.
8112     EVT SliceType = getLoadedType();
8113
8114     // Create the load for the slice.
8115     SDValue LastInst = DAG->getLoad(
8116         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
8117         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
8118         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
8119     // If the final type is not the same as the loaded type, this means that
8120     // we have to pad with zero. Create a zero extend for that.
8121     EVT FinalType = Inst->getValueType(0);
8122     if (SliceType != FinalType)
8123       LastInst =
8124           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
8125     return LastInst;
8126   }
8127
8128   /// \brief Check if this slice can be merged with an expensive cross register
8129   /// bank copy. E.g.,
8130   /// i = load i32
8131   /// f = bitcast i32 i to float
8132   bool canMergeExpensiveCrossRegisterBankCopy() const {
8133     if (!Inst || !Inst->hasOneUse())
8134       return false;
8135     SDNode *Use = *Inst->use_begin();
8136     if (Use->getOpcode() != ISD::BITCAST)
8137       return false;
8138     assert(DAG && "Missing context");
8139     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8140     EVT ResVT = Use->getValueType(0);
8141     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
8142     const TargetRegisterClass *ArgRC =
8143         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
8144     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
8145       return false;
8146
8147     // At this point, we know that we perform a cross-register-bank copy.
8148     // Check if it is expensive.
8149     const TargetRegisterInfo *TRI = TLI.getTargetMachine().getRegisterInfo();
8150     // Assume bitcasts are cheap, unless both register classes do not
8151     // explicitly share a common sub class.
8152     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
8153       return false;
8154
8155     // Check if it will be merged with the load.
8156     // 1. Check the alignment constraint.
8157     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
8158         ResVT.getTypeForEVT(*DAG->getContext()));
8159
8160     if (RequiredAlignment > getAlignment())
8161       return false;
8162
8163     // 2. Check that the load is a legal operation for that type.
8164     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
8165       return false;
8166
8167     // 3. Check that we do not have a zext in the way.
8168     if (Inst->getValueType(0) != getLoadedType())
8169       return false;
8170
8171     return true;
8172   }
8173 };
8174 }
8175
8176 /// \brief Sorts LoadedSlice according to their offset.
8177 struct LoadedSliceSorter {
8178   bool operator()(const LoadedSlice &LHS, const LoadedSlice &RHS) {
8179     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
8180     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
8181   }
8182 };
8183
8184 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
8185 /// \p UsedBits looks like 0..0 1..1 0..0.
8186 static bool areUsedBitsDense(const APInt &UsedBits) {
8187   // If all the bits are one, this is dense!
8188   if (UsedBits.isAllOnesValue())
8189     return true;
8190
8191   // Get rid of the unused bits on the right.
8192   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
8193   // Get rid of the unused bits on the left.
8194   if (NarrowedUsedBits.countLeadingZeros())
8195     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
8196   // Check that the chunk of bits is completely used.
8197   return NarrowedUsedBits.isAllOnesValue();
8198 }
8199
8200 /// \brief Check whether or not \p First and \p Second are next to each other
8201 /// in memory. This means that there is no hole between the bits loaded
8202 /// by \p First and the bits loaded by \p Second.
8203 static bool areSlicesNextToEachOther(const LoadedSlice &First,
8204                                      const LoadedSlice &Second) {
8205   assert(First.Origin == Second.Origin && First.Origin &&
8206          "Unable to match different memory origins.");
8207   APInt UsedBits = First.getUsedBits();
8208   assert((UsedBits & Second.getUsedBits()) == 0 &&
8209          "Slices are not supposed to overlap.");
8210   UsedBits |= Second.getUsedBits();
8211   return areUsedBitsDense(UsedBits);
8212 }
8213
8214 /// \brief Adjust the \p GlobalLSCost according to the target
8215 /// paring capabilities and the layout of the slices.
8216 /// \pre \p GlobalLSCost should account for at least as many loads as
8217 /// there is in the slices in \p LoadedSlices.
8218 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8219                                  LoadedSlice::Cost &GlobalLSCost) {
8220   unsigned NumberOfSlices = LoadedSlices.size();
8221   // If there is less than 2 elements, no pairing is possible.
8222   if (NumberOfSlices < 2)
8223     return;
8224
8225   // Sort the slices so that elements that are likely to be next to each
8226   // other in memory are next to each other in the list.
8227   std::sort(LoadedSlices.begin(), LoadedSlices.end(), LoadedSliceSorter());
8228   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
8229   // First (resp. Second) is the first (resp. Second) potentially candidate
8230   // to be placed in a paired load.
8231   const LoadedSlice *First = NULL;
8232   const LoadedSlice *Second = NULL;
8233   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
8234                 // Set the beginning of the pair.
8235                                                            First = Second) {
8236
8237     Second = &LoadedSlices[CurrSlice];
8238
8239     // If First is NULL, it means we start a new pair.
8240     // Get to the next slice.
8241     if (!First)
8242       continue;
8243
8244     EVT LoadedType = First->getLoadedType();
8245
8246     // If the types of the slices are different, we cannot pair them.
8247     if (LoadedType != Second->getLoadedType())
8248       continue;
8249
8250     // Check if the target supplies paired loads for this type.
8251     unsigned RequiredAlignment = 0;
8252     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8253       // move to the next pair, this type is hopeless.
8254       Second = NULL;
8255       continue;
8256     }
8257     // Check if we meet the alignment requirement.
8258     if (RequiredAlignment > First->getAlignment())
8259       continue;
8260
8261     // Check that both loads are next to each other in memory.
8262     if (!areSlicesNextToEachOther(*First, *Second))
8263       continue;
8264
8265     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8266     --GlobalLSCost.Loads;
8267     // Move to the next pair.
8268     Second = NULL;
8269   }
8270 }
8271
8272 /// \brief Check the profitability of all involved LoadedSlice.
8273 /// Currently, it is considered profitable if there is exactly two
8274 /// involved slices (1) which are (2) next to each other in memory, and
8275 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8276 ///
8277 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8278 /// the elements themselves.
8279 ///
8280 /// FIXME: When the cost model will be mature enough, we can relax
8281 /// constraints (1) and (2).
8282 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8283                                 const APInt &UsedBits, bool ForCodeSize) {
8284   unsigned NumberOfSlices = LoadedSlices.size();
8285   if (StressLoadSlicing)
8286     return NumberOfSlices > 1;
8287
8288   // Check (1).
8289   if (NumberOfSlices != 2)
8290     return false;
8291
8292   // Check (2).
8293   if (!areUsedBitsDense(UsedBits))
8294     return false;
8295
8296   // Check (3).
8297   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8298   // The original code has one big load.
8299   OrigCost.Loads = 1;
8300   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8301     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8302     // Accumulate the cost of all the slices.
8303     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8304     GlobalSlicingCost += SliceCost;
8305
8306     // Account as cost in the original configuration the gain obtained
8307     // with the current slices.
8308     OrigCost.addSliceGain(LS);
8309   }
8310
8311   // If the target supports paired load, adjust the cost accordingly.
8312   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8313   return OrigCost > GlobalSlicingCost;
8314 }
8315
8316 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8317 /// operations, split it in the various pieces being extracted.
8318 ///
8319 /// This sort of thing is introduced by SROA.
8320 /// This slicing takes care not to insert overlapping loads.
8321 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8322 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8323   if (Level < AfterLegalizeDAG)
8324     return false;
8325
8326   LoadSDNode *LD = cast<LoadSDNode>(N);
8327   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8328       !LD->getValueType(0).isInteger())
8329     return false;
8330
8331   // Keep track of already used bits to detect overlapping values.
8332   // In that case, we will just abort the transformation.
8333   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8334
8335   SmallVector<LoadedSlice, 4> LoadedSlices;
8336
8337   // Check if this load is used as several smaller chunks of bits.
8338   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8339   // of computation for each trunc.
8340   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8341        UI != UIEnd; ++UI) {
8342     // Skip the uses of the chain.
8343     if (UI.getUse().getResNo() != 0)
8344       continue;
8345
8346     SDNode *User = *UI;
8347     unsigned Shift = 0;
8348
8349     // Check if this is a trunc(lshr).
8350     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8351         isa<ConstantSDNode>(User->getOperand(1))) {
8352       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8353       User = *User->use_begin();
8354     }
8355
8356     // At this point, User is a Truncate, iff we encountered, trunc or
8357     // trunc(lshr).
8358     if (User->getOpcode() != ISD::TRUNCATE)
8359       return false;
8360
8361     // The width of the type must be a power of 2 and greater than 8-bits.
8362     // Otherwise the load cannot be represented in LLVM IR.
8363     // Moreover, if we shifted with a non-8-bits multiple, the slice
8364     // will be across several bytes. We do not support that.
8365     unsigned Width = User->getValueSizeInBits(0);
8366     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8367       return 0;
8368
8369     // Build the slice for this chain of computations.
8370     LoadedSlice LS(User, LD, Shift, &DAG);
8371     APInt CurrentUsedBits = LS.getUsedBits();
8372
8373     // Check if this slice overlaps with another.
8374     if ((CurrentUsedBits & UsedBits) != 0)
8375       return false;
8376     // Update the bits used globally.
8377     UsedBits |= CurrentUsedBits;
8378
8379     // Check if the new slice would be legal.
8380     if (!LS.isLegal())
8381       return false;
8382
8383     // Record the slice.
8384     LoadedSlices.push_back(LS);
8385   }
8386
8387   // Abort slicing if it does not seem to be profitable.
8388   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8389     return false;
8390
8391   ++SlicedLoads;
8392
8393   // Rewrite each chain to use an independent load.
8394   // By construction, each chain can be represented by a unique load.
8395
8396   // Prepare the argument for the new token factor for all the slices.
8397   SmallVector<SDValue, 8> ArgChains;
8398   for (SmallVectorImpl<LoadedSlice>::const_iterator
8399            LSIt = LoadedSlices.begin(),
8400            LSItEnd = LoadedSlices.end();
8401        LSIt != LSItEnd; ++LSIt) {
8402     SDValue SliceInst = LSIt->loadSlice();
8403     CombineTo(LSIt->Inst, SliceInst, true);
8404     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8405       SliceInst = SliceInst.getOperand(0);
8406     assert(SliceInst->getOpcode() == ISD::LOAD &&
8407            "It takes more than a zext to get to the loaded slice!!");
8408     ArgChains.push_back(SliceInst.getValue(1));
8409   }
8410
8411   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8412                               &ArgChains[0], ArgChains.size());
8413   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8414   return true;
8415 }
8416
8417 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8418 /// load is having specific bytes cleared out.  If so, return the byte size
8419 /// being masked out and the shift amount.
8420 static std::pair<unsigned, unsigned>
8421 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8422   std::pair<unsigned, unsigned> Result(0, 0);
8423
8424   // Check for the structure we're looking for.
8425   if (V->getOpcode() != ISD::AND ||
8426       !isa<ConstantSDNode>(V->getOperand(1)) ||
8427       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8428     return Result;
8429
8430   // Check the chain and pointer.
8431   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8432   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8433
8434   // The store should be chained directly to the load or be an operand of a
8435   // tokenfactor.
8436   if (LD == Chain.getNode())
8437     ; // ok.
8438   else if (Chain->getOpcode() != ISD::TokenFactor)
8439     return Result; // Fail.
8440   else {
8441     bool isOk = false;
8442     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8443       if (Chain->getOperand(i).getNode() == LD) {
8444         isOk = true;
8445         break;
8446       }
8447     if (!isOk) return Result;
8448   }
8449
8450   // This only handles simple types.
8451   if (V.getValueType() != MVT::i16 &&
8452       V.getValueType() != MVT::i32 &&
8453       V.getValueType() != MVT::i64)
8454     return Result;
8455
8456   // Check the constant mask.  Invert it so that the bits being masked out are
8457   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8458   // follow the sign bit for uniformity.
8459   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8460   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8461   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8462   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8463   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8464   if (NotMaskLZ == 64) return Result;  // All zero mask.
8465
8466   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8467   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8468     return Result;
8469
8470   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8471   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8472     NotMaskLZ -= 64-V.getValueSizeInBits();
8473
8474   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8475   switch (MaskedBytes) {
8476   case 1:
8477   case 2:
8478   case 4: break;
8479   default: return Result; // All one mask, or 5-byte mask.
8480   }
8481
8482   // Verify that the first bit starts at a multiple of mask so that the access
8483   // is aligned the same as the access width.
8484   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8485
8486   Result.first = MaskedBytes;
8487   Result.second = NotMaskTZ/8;
8488   return Result;
8489 }
8490
8491
8492 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8493 /// provides a value as specified by MaskInfo.  If so, replace the specified
8494 /// store with a narrower store of truncated IVal.
8495 static SDNode *
8496 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8497                                 SDValue IVal, StoreSDNode *St,
8498                                 DAGCombiner *DC) {
8499   unsigned NumBytes = MaskInfo.first;
8500   unsigned ByteShift = MaskInfo.second;
8501   SelectionDAG &DAG = DC->getDAG();
8502
8503   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8504   // that uses this.  If not, this is not a replacement.
8505   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8506                                   ByteShift*8, (ByteShift+NumBytes)*8);
8507   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
8508
8509   // Check that it is legal on the target to do this.  It is legal if the new
8510   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8511   // legalization.
8512   MVT VT = MVT::getIntegerVT(NumBytes*8);
8513   if (!DC->isTypeLegal(VT))
8514     return 0;
8515
8516   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8517   // shifted by ByteShift and truncated down to NumBytes.
8518   if (ByteShift)
8519     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8520                        DAG.getConstant(ByteShift*8,
8521                                     DC->getShiftAmountTy(IVal.getValueType())));
8522
8523   // Figure out the offset for the store and the alignment of the access.
8524   unsigned StOffset;
8525   unsigned NewAlign = St->getAlignment();
8526
8527   if (DAG.getTargetLoweringInfo().isLittleEndian())
8528     StOffset = ByteShift;
8529   else
8530     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8531
8532   SDValue Ptr = St->getBasePtr();
8533   if (StOffset) {
8534     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8535                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8536     NewAlign = MinAlign(NewAlign, StOffset);
8537   }
8538
8539   // Truncate down to the new size.
8540   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8541
8542   ++OpsNarrowed;
8543   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8544                       St->getPointerInfo().getWithOffset(StOffset),
8545                       false, false, NewAlign).getNode();
8546 }
8547
8548
8549 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8550 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8551 /// of the loaded bits, try narrowing the load and store if it would end up
8552 /// being a win for performance or code size.
8553 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8554   StoreSDNode *ST  = cast<StoreSDNode>(N);
8555   if (ST->isVolatile())
8556     return SDValue();
8557
8558   SDValue Chain = ST->getChain();
8559   SDValue Value = ST->getValue();
8560   SDValue Ptr   = ST->getBasePtr();
8561   EVT VT = Value.getValueType();
8562
8563   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8564     return SDValue();
8565
8566   unsigned Opc = Value.getOpcode();
8567
8568   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8569   // is a byte mask indicating a consecutive number of bytes, check to see if
8570   // Y is known to provide just those bytes.  If so, we try to replace the
8571   // load + replace + store sequence with a single (narrower) store, which makes
8572   // the load dead.
8573   if (Opc == ISD::OR) {
8574     std::pair<unsigned, unsigned> MaskedLoad;
8575     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8576     if (MaskedLoad.first)
8577       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8578                                                   Value.getOperand(1), ST,this))
8579         return SDValue(NewST, 0);
8580
8581     // Or is commutative, so try swapping X and Y.
8582     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8583     if (MaskedLoad.first)
8584       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8585                                                   Value.getOperand(0), ST,this))
8586         return SDValue(NewST, 0);
8587   }
8588
8589   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8590       Value.getOperand(1).getOpcode() != ISD::Constant)
8591     return SDValue();
8592
8593   SDValue N0 = Value.getOperand(0);
8594   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8595       Chain == SDValue(N0.getNode(), 1)) {
8596     LoadSDNode *LD = cast<LoadSDNode>(N0);
8597     if (LD->getBasePtr() != Ptr ||
8598         LD->getPointerInfo().getAddrSpace() !=
8599         ST->getPointerInfo().getAddrSpace())
8600       return SDValue();
8601
8602     // Find the type to narrow it the load / op / store to.
8603     SDValue N1 = Value.getOperand(1);
8604     unsigned BitWidth = N1.getValueSizeInBits();
8605     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8606     if (Opc == ISD::AND)
8607       Imm ^= APInt::getAllOnesValue(BitWidth);
8608     if (Imm == 0 || Imm.isAllOnesValue())
8609       return SDValue();
8610     unsigned ShAmt = Imm.countTrailingZeros();
8611     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8612     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8613     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8614     while (NewBW < BitWidth &&
8615            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8616              TLI.isNarrowingProfitable(VT, NewVT))) {
8617       NewBW = NextPowerOf2(NewBW);
8618       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8619     }
8620     if (NewBW >= BitWidth)
8621       return SDValue();
8622
8623     // If the lsb changed does not start at the type bitwidth boundary,
8624     // start at the previous one.
8625     if (ShAmt % NewBW)
8626       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8627     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8628                                    std::min(BitWidth, ShAmt + NewBW));
8629     if ((Imm & Mask) == Imm) {
8630       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8631       if (Opc == ISD::AND)
8632         NewImm ^= APInt::getAllOnesValue(NewBW);
8633       uint64_t PtrOff = ShAmt / 8;
8634       // For big endian targets, we need to adjust the offset to the pointer to
8635       // load the correct bytes.
8636       if (TLI.isBigEndian())
8637         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8638
8639       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8640       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8641       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8642         return SDValue();
8643
8644       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8645                                    Ptr.getValueType(), Ptr,
8646                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8647       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8648                                   LD->getChain(), NewPtr,
8649                                   LD->getPointerInfo().getWithOffset(PtrOff),
8650                                   LD->isVolatile(), LD->isNonTemporal(),
8651                                   LD->isInvariant(), NewAlign,
8652                                   LD->getTBAAInfo());
8653       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8654                                    DAG.getConstant(NewImm, NewVT));
8655       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8656                                    NewVal, NewPtr,
8657                                    ST->getPointerInfo().getWithOffset(PtrOff),
8658                                    false, false, NewAlign);
8659
8660       AddToWorkList(NewPtr.getNode());
8661       AddToWorkList(NewLD.getNode());
8662       AddToWorkList(NewVal.getNode());
8663       WorkListRemover DeadNodes(*this);
8664       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8665       ++OpsNarrowed;
8666       return NewST;
8667     }
8668   }
8669
8670   return SDValue();
8671 }
8672
8673 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8674 /// if the load value isn't used by any other operations, then consider
8675 /// transforming the pair to integer load / store operations if the target
8676 /// deems the transformation profitable.
8677 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8678   StoreSDNode *ST  = cast<StoreSDNode>(N);
8679   SDValue Chain = ST->getChain();
8680   SDValue Value = ST->getValue();
8681   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8682       Value.hasOneUse() &&
8683       Chain == SDValue(Value.getNode(), 1)) {
8684     LoadSDNode *LD = cast<LoadSDNode>(Value);
8685     EVT VT = LD->getMemoryVT();
8686     if (!VT.isFloatingPoint() ||
8687         VT != ST->getMemoryVT() ||
8688         LD->isNonTemporal() ||
8689         ST->isNonTemporal() ||
8690         LD->getPointerInfo().getAddrSpace() != 0 ||
8691         ST->getPointerInfo().getAddrSpace() != 0)
8692       return SDValue();
8693
8694     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8695     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8696         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8697         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8698         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8699       return SDValue();
8700
8701     unsigned LDAlign = LD->getAlignment();
8702     unsigned STAlign = ST->getAlignment();
8703     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8704     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8705     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8706       return SDValue();
8707
8708     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
8709                                 LD->getChain(), LD->getBasePtr(),
8710                                 LD->getPointerInfo(),
8711                                 false, false, false, LDAlign);
8712
8713     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
8714                                  NewLD, ST->getBasePtr(),
8715                                  ST->getPointerInfo(),
8716                                  false, false, STAlign);
8717
8718     AddToWorkList(NewLD.getNode());
8719     AddToWorkList(NewST.getNode());
8720     WorkListRemover DeadNodes(*this);
8721     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
8722     ++LdStFP2Int;
8723     return NewST;
8724   }
8725
8726   return SDValue();
8727 }
8728
8729 /// Helper struct to parse and store a memory address as base + index + offset.
8730 /// We ignore sign extensions when it is safe to do so.
8731 /// The following two expressions are not equivalent. To differentiate we need
8732 /// to store whether there was a sign extension involved in the index
8733 /// computation.
8734 ///  (load (i64 add (i64 copyfromreg %c)
8735 ///                 (i64 signextend (add (i8 load %index)
8736 ///                                      (i8 1))))
8737 /// vs
8738 ///
8739 /// (load (i64 add (i64 copyfromreg %c)
8740 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
8741 ///                                         (i32 1)))))
8742 struct BaseIndexOffset {
8743   SDValue Base;
8744   SDValue Index;
8745   int64_t Offset;
8746   bool IsIndexSignExt;
8747
8748   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
8749
8750   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
8751                   bool IsIndexSignExt) :
8752     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
8753
8754   bool equalBaseIndex(const BaseIndexOffset &Other) {
8755     return Other.Base == Base && Other.Index == Index &&
8756       Other.IsIndexSignExt == IsIndexSignExt;
8757   }
8758
8759   /// Parses tree in Ptr for base, index, offset addresses.
8760   static BaseIndexOffset match(SDValue Ptr) {
8761     bool IsIndexSignExt = false;
8762
8763     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
8764     // instruction, then it could be just the BASE or everything else we don't
8765     // know how to handle. Just use Ptr as BASE and give up.
8766     if (Ptr->getOpcode() != ISD::ADD)
8767       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8768
8769     // We know that we have at least an ADD instruction. Try to pattern match
8770     // the simple case of BASE + OFFSET.
8771     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
8772       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
8773       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
8774                               IsIndexSignExt);
8775     }
8776
8777     // Inside a loop the current BASE pointer is calculated using an ADD and a
8778     // MUL instruction. In this case Ptr is the actual BASE pointer.
8779     // (i64 add (i64 %array_ptr)
8780     //          (i64 mul (i64 %induction_var)
8781     //                   (i64 %element_size)))
8782     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
8783       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8784
8785     // Look at Base + Index + Offset cases.
8786     SDValue Base = Ptr->getOperand(0);
8787     SDValue IndexOffset = Ptr->getOperand(1);
8788
8789     // Skip signextends.
8790     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
8791       IndexOffset = IndexOffset->getOperand(0);
8792       IsIndexSignExt = true;
8793     }
8794
8795     // Either the case of Base + Index (no offset) or something else.
8796     if (IndexOffset->getOpcode() != ISD::ADD)
8797       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
8798
8799     // Now we have the case of Base + Index + offset.
8800     SDValue Index = IndexOffset->getOperand(0);
8801     SDValue Offset = IndexOffset->getOperand(1);
8802
8803     if (!isa<ConstantSDNode>(Offset))
8804       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8805
8806     // Ignore signextends.
8807     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
8808       Index = Index->getOperand(0);
8809       IsIndexSignExt = true;
8810     } else IsIndexSignExt = false;
8811
8812     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
8813     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
8814   }
8815 };
8816
8817 /// Holds a pointer to an LSBaseSDNode as well as information on where it
8818 /// is located in a sequence of memory operations connected by a chain.
8819 struct MemOpLink {
8820   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
8821     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
8822   // Ptr to the mem node.
8823   LSBaseSDNode *MemNode;
8824   // Offset from the base ptr.
8825   int64_t OffsetFromBase;
8826   // What is the sequence number of this mem node.
8827   // Lowest mem operand in the DAG starts at zero.
8828   unsigned SequenceNum;
8829 };
8830
8831 /// Sorts store nodes in a link according to their offset from a shared
8832 // base ptr.
8833 struct ConsecutiveMemoryChainSorter {
8834   bool operator()(MemOpLink LHS, MemOpLink RHS) {
8835     return
8836         LHS.OffsetFromBase < RHS.OffsetFromBase ||
8837         (LHS.OffsetFromBase == RHS.OffsetFromBase &&
8838          LHS.SequenceNum > RHS.SequenceNum);
8839   }
8840 };
8841
8842 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
8843   EVT MemVT = St->getMemoryVT();
8844   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
8845   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
8846     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
8847
8848   // Don't merge vectors into wider inputs.
8849   if (MemVT.isVector() || !MemVT.isSimple())
8850     return false;
8851
8852   // Perform an early exit check. Do not bother looking at stored values that
8853   // are not constants or loads.
8854   SDValue StoredVal = St->getValue();
8855   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
8856   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
8857       !IsLoadSrc)
8858     return false;
8859
8860   // Only look at ends of store sequences.
8861   SDValue Chain = SDValue(St, 1);
8862   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
8863     return false;
8864
8865   // This holds the base pointer, index, and the offset in bytes from the base
8866   // pointer.
8867   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
8868
8869   // We must have a base and an offset.
8870   if (!BasePtr.Base.getNode())
8871     return false;
8872
8873   // Do not handle stores to undef base pointers.
8874   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
8875     return false;
8876
8877   // Save the LoadSDNodes that we find in the chain.
8878   // We need to make sure that these nodes do not interfere with
8879   // any of the store nodes.
8880   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
8881
8882   // Save the StoreSDNodes that we find in the chain.
8883   SmallVector<MemOpLink, 8> StoreNodes;
8884
8885   // Walk up the chain and look for nodes with offsets from the same
8886   // base pointer. Stop when reaching an instruction with a different kind
8887   // or instruction which has a different base pointer.
8888   unsigned Seq = 0;
8889   StoreSDNode *Index = St;
8890   while (Index) {
8891     // If the chain has more than one use, then we can't reorder the mem ops.
8892     if (Index != St && !SDValue(Index, 1)->hasOneUse())
8893       break;
8894
8895     // Find the base pointer and offset for this memory node.
8896     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
8897
8898     // Check that the base pointer is the same as the original one.
8899     if (!Ptr.equalBaseIndex(BasePtr))
8900       break;
8901
8902     // Check that the alignment is the same.
8903     if (Index->getAlignment() != St->getAlignment())
8904       break;
8905
8906     // The memory operands must not be volatile.
8907     if (Index->isVolatile() || Index->isIndexed())
8908       break;
8909
8910     // No truncation.
8911     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
8912       if (St->isTruncatingStore())
8913         break;
8914
8915     // The stored memory type must be the same.
8916     if (Index->getMemoryVT() != MemVT)
8917       break;
8918
8919     // We do not allow unaligned stores because we want to prevent overriding
8920     // stores.
8921     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
8922       break;
8923
8924     // We found a potential memory operand to merge.
8925     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
8926
8927     // Find the next memory operand in the chain. If the next operand in the
8928     // chain is a store then move up and continue the scan with the next
8929     // memory operand. If the next operand is a load save it and use alias
8930     // information to check if it interferes with anything.
8931     SDNode *NextInChain = Index->getChain().getNode();
8932     while (1) {
8933       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
8934         // We found a store node. Use it for the next iteration.
8935         Index = STn;
8936         break;
8937       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
8938         if (Ldn->isVolatile()) {
8939           Index = NULL;
8940           break;
8941         }
8942
8943         // Save the load node for later. Continue the scan.
8944         AliasLoadNodes.push_back(Ldn);
8945         NextInChain = Ldn->getChain().getNode();
8946         continue;
8947       } else {
8948         Index = NULL;
8949         break;
8950       }
8951     }
8952   }
8953
8954   // Check if there is anything to merge.
8955   if (StoreNodes.size() < 2)
8956     return false;
8957
8958   // Sort the memory operands according to their distance from the base pointer.
8959   std::sort(StoreNodes.begin(), StoreNodes.end(),
8960             ConsecutiveMemoryChainSorter());
8961
8962   // Scan the memory operations on the chain and find the first non-consecutive
8963   // store memory address.
8964   unsigned LastConsecutiveStore = 0;
8965   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
8966   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
8967
8968     // Check that the addresses are consecutive starting from the second
8969     // element in the list of stores.
8970     if (i > 0) {
8971       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
8972       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8973         break;
8974     }
8975
8976     bool Alias = false;
8977     // Check if this store interferes with any of the loads that we found.
8978     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
8979       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
8980         Alias = true;
8981         break;
8982       }
8983     // We found a load that alias with this store. Stop the sequence.
8984     if (Alias)
8985       break;
8986
8987     // Mark this node as useful.
8988     LastConsecutiveStore = i;
8989   }
8990
8991   // The node with the lowest store address.
8992   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
8993
8994   // Store the constants into memory as one consecutive store.
8995   if (!IsLoadSrc) {
8996     unsigned LastLegalType = 0;
8997     unsigned LastLegalVectorType = 0;
8998     bool NonZero = false;
8999     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9000       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9001       SDValue StoredVal = St->getValue();
9002
9003       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
9004         NonZero |= !C->isNullValue();
9005       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
9006         NonZero |= !C->getConstantFPValue()->isNullValue();
9007       } else {
9008         // Non-constant.
9009         break;
9010       }
9011
9012       // Find a legal type for the constant store.
9013       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9014       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9015       if (TLI.isTypeLegal(StoreTy))
9016         LastLegalType = i+1;
9017       // Or check whether a truncstore is legal.
9018       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9019                TargetLowering::TypePromoteInteger) {
9020         EVT LegalizedStoredValueTy =
9021           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
9022         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
9023           LastLegalType = i+1;
9024       }
9025
9026       // Find a legal type for the vector store.
9027       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9028       if (TLI.isTypeLegal(Ty))
9029         LastLegalVectorType = i + 1;
9030     }
9031
9032     // We only use vectors if the constant is known to be zero and the
9033     // function is not marked with the noimplicitfloat attribute.
9034     if (NonZero || NoVectors)
9035       LastLegalVectorType = 0;
9036
9037     // Check if we found a legal integer type to store.
9038     if (LastLegalType == 0 && LastLegalVectorType == 0)
9039       return false;
9040
9041     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
9042     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
9043
9044     // Make sure we have something to merge.
9045     if (NumElem < 2)
9046       return false;
9047
9048     unsigned EarliestNodeUsed = 0;
9049     for (unsigned i=0; i < NumElem; ++i) {
9050       // Find a chain for the new wide-store operand. Notice that some
9051       // of the store nodes that we found may not be selected for inclusion
9052       // in the wide store. The chain we use needs to be the chain of the
9053       // earliest store node which is *used* and replaced by the wide store.
9054       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9055         EarliestNodeUsed = i;
9056     }
9057
9058     // The earliest Node in the DAG.
9059     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9060     SDLoc DL(StoreNodes[0].MemNode);
9061
9062     SDValue StoredVal;
9063     if (UseVector) {
9064       // Find a legal type for the vector store.
9065       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9066       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
9067       StoredVal = DAG.getConstant(0, Ty);
9068     } else {
9069       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9070       APInt StoreInt(StoreBW, 0);
9071
9072       // Construct a single integer constant which is made of the smaller
9073       // constant inputs.
9074       bool IsLE = TLI.isLittleEndian();
9075       for (unsigned i = 0; i < NumElem ; ++i) {
9076         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
9077         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
9078         SDValue Val = St->getValue();
9079         StoreInt<<=ElementSizeBytes*8;
9080         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
9081           StoreInt|=C->getAPIntValue().zext(StoreBW);
9082         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
9083           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
9084         } else {
9085           assert(false && "Invalid constant element type");
9086         }
9087       }
9088
9089       // Create the new Load and Store operations.
9090       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9091       StoredVal = DAG.getConstant(StoreInt, StoreTy);
9092     }
9093
9094     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
9095                                     FirstInChain->getBasePtr(),
9096                                     FirstInChain->getPointerInfo(),
9097                                     false, false,
9098                                     FirstInChain->getAlignment());
9099
9100     // Replace the first store with the new store
9101     CombineTo(EarliestOp, NewStore);
9102     // Erase all other stores.
9103     for (unsigned i = 0; i < NumElem ; ++i) {
9104       if (StoreNodes[i].MemNode == EarliestOp)
9105         continue;
9106       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9107       // ReplaceAllUsesWith will replace all uses that existed when it was
9108       // called, but graph optimizations may cause new ones to appear. For
9109       // example, the case in pr14333 looks like
9110       //
9111       //  St's chain -> St -> another store -> X
9112       //
9113       // And the only difference from St to the other store is the chain.
9114       // When we change it's chain to be St's chain they become identical,
9115       // get CSEed and the net result is that X is now a use of St.
9116       // Since we know that St is redundant, just iterate.
9117       while (!St->use_empty())
9118         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
9119       removeFromWorkList(St);
9120       DAG.DeleteNode(St);
9121     }
9122
9123     return true;
9124   }
9125
9126   // Below we handle the case of multiple consecutive stores that
9127   // come from multiple consecutive loads. We merge them into a single
9128   // wide load and a single wide store.
9129
9130   // Look for load nodes which are used by the stored values.
9131   SmallVector<MemOpLink, 8> LoadNodes;
9132
9133   // Find acceptable loads. Loads need to have the same chain (token factor),
9134   // must not be zext, volatile, indexed, and they must be consecutive.
9135   BaseIndexOffset LdBasePtr;
9136   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9137     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9138     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
9139     if (!Ld) break;
9140
9141     // Loads must only have one use.
9142     if (!Ld->hasNUsesOfValue(1, 0))
9143       break;
9144
9145     // Check that the alignment is the same as the stores.
9146     if (Ld->getAlignment() != St->getAlignment())
9147       break;
9148
9149     // The memory operands must not be volatile.
9150     if (Ld->isVolatile() || Ld->isIndexed())
9151       break;
9152
9153     // We do not accept ext loads.
9154     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
9155       break;
9156
9157     // The stored memory type must be the same.
9158     if (Ld->getMemoryVT() != MemVT)
9159       break;
9160
9161     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
9162     // If this is not the first ptr that we check.
9163     if (LdBasePtr.Base.getNode()) {
9164       // The base ptr must be the same.
9165       if (!LdPtr.equalBaseIndex(LdBasePtr))
9166         break;
9167     } else {
9168       // Check that all other base pointers are the same as this one.
9169       LdBasePtr = LdPtr;
9170     }
9171
9172     // We found a potential memory operand to merge.
9173     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
9174   }
9175
9176   if (LoadNodes.size() < 2)
9177     return false;
9178
9179   // Scan the memory operations on the chain and find the first non-consecutive
9180   // load memory address. These variables hold the index in the store node
9181   // array.
9182   unsigned LastConsecutiveLoad = 0;
9183   // This variable refers to the size and not index in the array.
9184   unsigned LastLegalVectorType = 0;
9185   unsigned LastLegalIntegerType = 0;
9186   StartAddress = LoadNodes[0].OffsetFromBase;
9187   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
9188   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
9189     // All loads much share the same chain.
9190     if (LoadNodes[i].MemNode->getChain() != FirstChain)
9191       break;
9192
9193     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
9194     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9195       break;
9196     LastConsecutiveLoad = i;
9197
9198     // Find a legal type for the vector store.
9199     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9200     if (TLI.isTypeLegal(StoreTy))
9201       LastLegalVectorType = i + 1;
9202
9203     // Find a legal type for the integer store.
9204     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9205     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9206     if (TLI.isTypeLegal(StoreTy))
9207       LastLegalIntegerType = i + 1;
9208     // Or check whether a truncstore and extload is legal.
9209     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9210              TargetLowering::TypePromoteInteger) {
9211       EVT LegalizedStoredValueTy =
9212         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
9213       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
9214           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
9215           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
9216           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
9217         LastLegalIntegerType = i+1;
9218     }
9219   }
9220
9221   // Only use vector types if the vector type is larger than the integer type.
9222   // If they are the same, use integers.
9223   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
9224   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
9225
9226   // We add +1 here because the LastXXX variables refer to location while
9227   // the NumElem refers to array/index size.
9228   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
9229   NumElem = std::min(LastLegalType, NumElem);
9230
9231   if (NumElem < 2)
9232     return false;
9233
9234   // The earliest Node in the DAG.
9235   unsigned EarliestNodeUsed = 0;
9236   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9237   for (unsigned i=1; i<NumElem; ++i) {
9238     // Find a chain for the new wide-store operand. Notice that some
9239     // of the store nodes that we found may not be selected for inclusion
9240     // in the wide store. The chain we use needs to be the chain of the
9241     // earliest store node which is *used* and replaced by the wide store.
9242     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9243       EarliestNodeUsed = i;
9244   }
9245
9246   // Find if it is better to use vectors or integers to load and store
9247   // to memory.
9248   EVT JointMemOpVT;
9249   if (UseVectorTy) {
9250     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9251   } else {
9252     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9253     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9254   }
9255
9256   SDLoc LoadDL(LoadNodes[0].MemNode);
9257   SDLoc StoreDL(StoreNodes[0].MemNode);
9258
9259   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9260   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9261                                 FirstLoad->getChain(),
9262                                 FirstLoad->getBasePtr(),
9263                                 FirstLoad->getPointerInfo(),
9264                                 false, false, false,
9265                                 FirstLoad->getAlignment());
9266
9267   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9268                                   FirstInChain->getBasePtr(),
9269                                   FirstInChain->getPointerInfo(), false, false,
9270                                   FirstInChain->getAlignment());
9271
9272   // Replace one of the loads with the new load.
9273   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9274   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9275                                 SDValue(NewLoad.getNode(), 1));
9276
9277   // Remove the rest of the load chains.
9278   for (unsigned i = 1; i < NumElem ; ++i) {
9279     // Replace all chain users of the old load nodes with the chain of the new
9280     // load node.
9281     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9282     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9283   }
9284
9285   // Replace the first store with the new store.
9286   CombineTo(EarliestOp, NewStore);
9287   // Erase all other stores.
9288   for (unsigned i = 0; i < NumElem ; ++i) {
9289     // Remove all Store nodes.
9290     if (StoreNodes[i].MemNode == EarliestOp)
9291       continue;
9292     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9293     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9294     removeFromWorkList(St);
9295     DAG.DeleteNode(St);
9296   }
9297
9298   return true;
9299 }
9300
9301 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9302   StoreSDNode *ST  = cast<StoreSDNode>(N);
9303   SDValue Chain = ST->getChain();
9304   SDValue Value = ST->getValue();
9305   SDValue Ptr   = ST->getBasePtr();
9306
9307   // If this is a store of a bit convert, store the input value if the
9308   // resultant store does not need a higher alignment than the original.
9309   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9310       ST->isUnindexed()) {
9311     unsigned OrigAlign = ST->getAlignment();
9312     EVT SVT = Value.getOperand(0).getValueType();
9313     unsigned Align = TLI.getDataLayout()->
9314       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9315     if (Align <= OrigAlign &&
9316         ((!LegalOperations && !ST->isVolatile()) ||
9317          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9318       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9319                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9320                           ST->isNonTemporal(), OrigAlign,
9321                           ST->getTBAAInfo());
9322   }
9323
9324   // Turn 'store undef, Ptr' -> nothing.
9325   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9326     return Chain;
9327
9328   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9329   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9330     // NOTE: If the original store is volatile, this transform must not increase
9331     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9332     // processor operation but an i64 (which is not legal) requires two.  So the
9333     // transform should not be done in this case.
9334     if (Value.getOpcode() != ISD::TargetConstantFP) {
9335       SDValue Tmp;
9336       switch (CFP->getSimpleValueType(0).SimpleTy) {
9337       default: llvm_unreachable("Unknown FP type");
9338       case MVT::f16:    // We don't do this for these yet.
9339       case MVT::f80:
9340       case MVT::f128:
9341       case MVT::ppcf128:
9342         break;
9343       case MVT::f32:
9344         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9345             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9346           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9347                               bitcastToAPInt().getZExtValue(), MVT::i32);
9348           return DAG.getStore(Chain, SDLoc(N), Tmp,
9349                               Ptr, ST->getMemOperand());
9350         }
9351         break;
9352       case MVT::f64:
9353         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9354              !ST->isVolatile()) ||
9355             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9356           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9357                                 getZExtValue(), MVT::i64);
9358           return DAG.getStore(Chain, SDLoc(N), Tmp,
9359                               Ptr, ST->getMemOperand());
9360         }
9361
9362         if (!ST->isVolatile() &&
9363             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9364           // Many FP stores are not made apparent until after legalize, e.g. for
9365           // argument passing.  Since this is so common, custom legalize the
9366           // 64-bit integer store into two 32-bit stores.
9367           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9368           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9369           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9370           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9371
9372           unsigned Alignment = ST->getAlignment();
9373           bool isVolatile = ST->isVolatile();
9374           bool isNonTemporal = ST->isNonTemporal();
9375           const MDNode *TBAAInfo = ST->getTBAAInfo();
9376
9377           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9378                                      Ptr, ST->getPointerInfo(),
9379                                      isVolatile, isNonTemporal,
9380                                      ST->getAlignment(), TBAAInfo);
9381           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9382                             DAG.getConstant(4, Ptr.getValueType()));
9383           Alignment = MinAlign(Alignment, 4U);
9384           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9385                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9386                                      isVolatile, isNonTemporal,
9387                                      Alignment, TBAAInfo);
9388           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9389                              St0, St1);
9390         }
9391
9392         break;
9393       }
9394     }
9395   }
9396
9397   // Try to infer better alignment information than the store already has.
9398   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9399     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9400       if (Align > ST->getAlignment())
9401         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9402                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9403                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9404                                  ST->getTBAAInfo());
9405     }
9406   }
9407
9408   // Try transforming a pair floating point load / store ops to integer
9409   // load / store ops.
9410   SDValue NewST = TransformFPLoadStorePair(N);
9411   if (NewST.getNode())
9412     return NewST;
9413
9414   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9415     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9416 #ifndef NDEBUG
9417   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9418       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9419     UseAA = false;
9420 #endif
9421   if (UseAA && ST->isUnindexed()) {
9422     // Walk up chain skipping non-aliasing memory nodes.
9423     SDValue BetterChain = FindBetterChain(N, Chain);
9424
9425     // If there is a better chain.
9426     if (Chain != BetterChain) {
9427       SDValue ReplStore;
9428
9429       // Replace the chain to avoid dependency.
9430       if (ST->isTruncatingStore()) {
9431         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9432                                       ST->getMemoryVT(), ST->getMemOperand());
9433       } else {
9434         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9435                                  ST->getMemOperand());
9436       }
9437
9438       // Create token to keep both nodes around.
9439       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9440                                   MVT::Other, Chain, ReplStore);
9441
9442       // Make sure the new and old chains are cleaned up.
9443       AddToWorkList(Token.getNode());
9444
9445       // Don't add users to work list.
9446       return CombineTo(N, Token, false);
9447     }
9448   }
9449
9450   // Try transforming N to an indexed store.
9451   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9452     return SDValue(N, 0);
9453
9454   // FIXME: is there such a thing as a truncating indexed store?
9455   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9456       Value.getValueType().isInteger()) {
9457     // See if we can simplify the input to this truncstore with knowledge that
9458     // only the low bits are being used.  For example:
9459     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9460     SDValue Shorter =
9461       GetDemandedBits(Value,
9462                       APInt::getLowBitsSet(
9463                         Value.getValueType().getScalarType().getSizeInBits(),
9464                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9465     AddToWorkList(Value.getNode());
9466     if (Shorter.getNode())
9467       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9468                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9469
9470     // Otherwise, see if we can simplify the operation with
9471     // SimplifyDemandedBits, which only works if the value has a single use.
9472     if (SimplifyDemandedBits(Value,
9473                         APInt::getLowBitsSet(
9474                           Value.getValueType().getScalarType().getSizeInBits(),
9475                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9476       return SDValue(N, 0);
9477   }
9478
9479   // If this is a load followed by a store to the same location, then the store
9480   // is dead/noop.
9481   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9482     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9483         ST->isUnindexed() && !ST->isVolatile() &&
9484         // There can't be any side effects between the load and store, such as
9485         // a call or store.
9486         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9487       // The store is dead, remove it.
9488       return Chain;
9489     }
9490   }
9491
9492   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9493   // truncating store.  We can do this even if this is already a truncstore.
9494   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9495       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9496       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9497                             ST->getMemoryVT())) {
9498     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9499                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9500   }
9501
9502   // Only perform this optimization before the types are legal, because we
9503   // don't want to perform this optimization on every DAGCombine invocation.
9504   if (!LegalTypes) {
9505     bool EverChanged = false;
9506
9507     do {
9508       // There can be multiple store sequences on the same chain.
9509       // Keep trying to merge store sequences until we are unable to do so
9510       // or until we merge the last store on the chain.
9511       bool Changed = MergeConsecutiveStores(ST);
9512       EverChanged |= Changed;
9513       if (!Changed) break;
9514     } while (ST->getOpcode() != ISD::DELETED_NODE);
9515
9516     if (EverChanged)
9517       return SDValue(N, 0);
9518   }
9519
9520   return ReduceLoadOpStoreWidth(N);
9521 }
9522
9523 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9524   SDValue InVec = N->getOperand(0);
9525   SDValue InVal = N->getOperand(1);
9526   SDValue EltNo = N->getOperand(2);
9527   SDLoc dl(N);
9528
9529   // If the inserted element is an UNDEF, just use the input vector.
9530   if (InVal.getOpcode() == ISD::UNDEF)
9531     return InVec;
9532
9533   EVT VT = InVec.getValueType();
9534
9535   // If we can't generate a legal BUILD_VECTOR, exit
9536   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9537     return SDValue();
9538
9539   // Check that we know which element is being inserted
9540   if (!isa<ConstantSDNode>(EltNo))
9541     return SDValue();
9542   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9543
9544   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9545   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9546   // vector elements.
9547   SmallVector<SDValue, 8> Ops;
9548   // Do not combine these two vectors if the output vector will not replace
9549   // the input vector.
9550   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9551     Ops.append(InVec.getNode()->op_begin(),
9552                InVec.getNode()->op_end());
9553   } else if (InVec.getOpcode() == ISD::UNDEF) {
9554     unsigned NElts = VT.getVectorNumElements();
9555     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9556   } else {
9557     return SDValue();
9558   }
9559
9560   // Insert the element
9561   if (Elt < Ops.size()) {
9562     // All the operands of BUILD_VECTOR must have the same type;
9563     // we enforce that here.
9564     EVT OpVT = Ops[0].getValueType();
9565     if (InVal.getValueType() != OpVT)
9566       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9567                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9568                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9569     Ops[Elt] = InVal;
9570   }
9571
9572   // Return the new vector
9573   return DAG.getNode(ISD::BUILD_VECTOR, dl,
9574                      VT, &Ops[0], Ops.size());
9575 }
9576
9577 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9578   // (vextract (scalar_to_vector val, 0) -> val
9579   SDValue InVec = N->getOperand(0);
9580   EVT VT = InVec.getValueType();
9581   EVT NVT = N->getValueType(0);
9582
9583   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9584     // Check if the result type doesn't match the inserted element type. A
9585     // SCALAR_TO_VECTOR may truncate the inserted element and the
9586     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9587     SDValue InOp = InVec.getOperand(0);
9588     if (InOp.getValueType() != NVT) {
9589       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9590       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9591     }
9592     return InOp;
9593   }
9594
9595   SDValue EltNo = N->getOperand(1);
9596   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9597
9598   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9599   // We only perform this optimization before the op legalization phase because
9600   // we may introduce new vector instructions which are not backed by TD
9601   // patterns. For example on AVX, extracting elements from a wide vector
9602   // without using extract_subvector.
9603   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9604       && ConstEltNo && !LegalOperations) {
9605     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9606     int NumElem = VT.getVectorNumElements();
9607     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9608     // Find the new index to extract from.
9609     int OrigElt = SVOp->getMaskElt(Elt);
9610
9611     // Extracting an undef index is undef.
9612     if (OrigElt == -1)
9613       return DAG.getUNDEF(NVT);
9614
9615     // Select the right vector half to extract from.
9616     if (OrigElt < NumElem) {
9617       InVec = InVec->getOperand(0);
9618     } else {
9619       InVec = InVec->getOperand(1);
9620       OrigElt -= NumElem;
9621     }
9622
9623     EVT IndexTy = TLI.getVectorIdxTy();
9624     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
9625                        InVec, DAG.getConstant(OrigElt, IndexTy));
9626   }
9627
9628   // Perform only after legalization to ensure build_vector / vector_shuffle
9629   // optimizations have already been done.
9630   if (!LegalOperations) return SDValue();
9631
9632   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
9633   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
9634   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
9635
9636   if (ConstEltNo) {
9637     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9638     bool NewLoad = false;
9639     bool BCNumEltsChanged = false;
9640     EVT ExtVT = VT.getVectorElementType();
9641     EVT LVT = ExtVT;
9642
9643     // If the result of load has to be truncated, then it's not necessarily
9644     // profitable.
9645     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
9646       return SDValue();
9647
9648     if (InVec.getOpcode() == ISD::BITCAST) {
9649       // Don't duplicate a load with other uses.
9650       if (!InVec.hasOneUse())
9651         return SDValue();
9652
9653       EVT BCVT = InVec.getOperand(0).getValueType();
9654       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
9655         return SDValue();
9656       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
9657         BCNumEltsChanged = true;
9658       InVec = InVec.getOperand(0);
9659       ExtVT = BCVT.getVectorElementType();
9660       NewLoad = true;
9661     }
9662
9663     LoadSDNode *LN0 = NULL;
9664     const ShuffleVectorSDNode *SVN = NULL;
9665     if (ISD::isNormalLoad(InVec.getNode())) {
9666       LN0 = cast<LoadSDNode>(InVec);
9667     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
9668                InVec.getOperand(0).getValueType() == ExtVT &&
9669                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
9670       // Don't duplicate a load with other uses.
9671       if (!InVec.hasOneUse())
9672         return SDValue();
9673
9674       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
9675     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
9676       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
9677       // =>
9678       // (load $addr+1*size)
9679
9680       // Don't duplicate a load with other uses.
9681       if (!InVec.hasOneUse())
9682         return SDValue();
9683
9684       // If the bit convert changed the number of elements, it is unsafe
9685       // to examine the mask.
9686       if (BCNumEltsChanged)
9687         return SDValue();
9688
9689       // Select the input vector, guarding against out of range extract vector.
9690       unsigned NumElems = VT.getVectorNumElements();
9691       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
9692       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
9693
9694       if (InVec.getOpcode() == ISD::BITCAST) {
9695         // Don't duplicate a load with other uses.
9696         if (!InVec.hasOneUse())
9697           return SDValue();
9698
9699         InVec = InVec.getOperand(0);
9700       }
9701       if (ISD::isNormalLoad(InVec.getNode())) {
9702         LN0 = cast<LoadSDNode>(InVec);
9703         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
9704       }
9705     }
9706
9707     // Make sure we found a non-volatile load and the extractelement is
9708     // the only use.
9709     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
9710       return SDValue();
9711
9712     // If Idx was -1 above, Elt is going to be -1, so just return undef.
9713     if (Elt == -1)
9714       return DAG.getUNDEF(LVT);
9715
9716     unsigned Align = LN0->getAlignment();
9717     if (NewLoad) {
9718       // Check the resultant load doesn't need a higher alignment than the
9719       // original load.
9720       unsigned NewAlign =
9721         TLI.getDataLayout()
9722             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
9723
9724       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
9725         return SDValue();
9726
9727       Align = NewAlign;
9728     }
9729
9730     SDValue NewPtr = LN0->getBasePtr();
9731     unsigned PtrOff = 0;
9732
9733     if (Elt) {
9734       PtrOff = LVT.getSizeInBits() * Elt / 8;
9735       EVT PtrType = NewPtr.getValueType();
9736       if (TLI.isBigEndian())
9737         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
9738       NewPtr = DAG.getNode(ISD::ADD, SDLoc(N), PtrType, NewPtr,
9739                            DAG.getConstant(PtrOff, PtrType));
9740     }
9741
9742     // The replacement we need to do here is a little tricky: we need to
9743     // replace an extractelement of a load with a load.
9744     // Use ReplaceAllUsesOfValuesWith to do the replacement.
9745     // Note that this replacement assumes that the extractvalue is the only
9746     // use of the load; that's okay because we don't want to perform this
9747     // transformation in other cases anyway.
9748     SDValue Load;
9749     SDValue Chain;
9750     if (NVT.bitsGT(LVT)) {
9751       // If the result type of vextract is wider than the load, then issue an
9752       // extending load instead.
9753       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
9754         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
9755       Load = DAG.getExtLoad(ExtType, SDLoc(N), NVT, LN0->getChain(),
9756                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
9757                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),
9758                             Align, LN0->getTBAAInfo());
9759       Chain = Load.getValue(1);
9760     } else {
9761       Load = DAG.getLoad(LVT, SDLoc(N), LN0->getChain(), NewPtr,
9762                          LN0->getPointerInfo().getWithOffset(PtrOff),
9763                          LN0->isVolatile(), LN0->isNonTemporal(),
9764                          LN0->isInvariant(), Align, LN0->getTBAAInfo());
9765       Chain = Load.getValue(1);
9766       if (NVT.bitsLT(LVT))
9767         Load = DAG.getNode(ISD::TRUNCATE, SDLoc(N), NVT, Load);
9768       else
9769         Load = DAG.getNode(ISD::BITCAST, SDLoc(N), NVT, Load);
9770     }
9771     WorkListRemover DeadNodes(*this);
9772     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
9773     SDValue To[] = { Load, Chain };
9774     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
9775     // Since we're explcitly calling ReplaceAllUses, add the new node to the
9776     // worklist explicitly as well.
9777     AddToWorkList(Load.getNode());
9778     AddUsersToWorkList(Load.getNode()); // Add users too
9779     // Make sure to revisit this node to clean it up; it will usually be dead.
9780     AddToWorkList(N);
9781     return SDValue(N, 0);
9782   }
9783
9784   return SDValue();
9785 }
9786
9787 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
9788 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
9789   // We perform this optimization post type-legalization because
9790   // the type-legalizer often scalarizes integer-promoted vectors.
9791   // Performing this optimization before may create bit-casts which
9792   // will be type-legalized to complex code sequences.
9793   // We perform this optimization only before the operation legalizer because we
9794   // may introduce illegal operations.
9795   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
9796     return SDValue();
9797
9798   unsigned NumInScalars = N->getNumOperands();
9799   SDLoc dl(N);
9800   EVT VT = N->getValueType(0);
9801
9802   // Check to see if this is a BUILD_VECTOR of a bunch of values
9803   // which come from any_extend or zero_extend nodes. If so, we can create
9804   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
9805   // optimizations. We do not handle sign-extend because we can't fill the sign
9806   // using shuffles.
9807   EVT SourceType = MVT::Other;
9808   bool AllAnyExt = true;
9809
9810   for (unsigned i = 0; i != NumInScalars; ++i) {
9811     SDValue In = N->getOperand(i);
9812     // Ignore undef inputs.
9813     if (In.getOpcode() == ISD::UNDEF) continue;
9814
9815     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
9816     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
9817
9818     // Abort if the element is not an extension.
9819     if (!ZeroExt && !AnyExt) {
9820       SourceType = MVT::Other;
9821       break;
9822     }
9823
9824     // The input is a ZeroExt or AnyExt. Check the original type.
9825     EVT InTy = In.getOperand(0).getValueType();
9826
9827     // Check that all of the widened source types are the same.
9828     if (SourceType == MVT::Other)
9829       // First time.
9830       SourceType = InTy;
9831     else if (InTy != SourceType) {
9832       // Multiple income types. Abort.
9833       SourceType = MVT::Other;
9834       break;
9835     }
9836
9837     // Check if all of the extends are ANY_EXTENDs.
9838     AllAnyExt &= AnyExt;
9839   }
9840
9841   // In order to have valid types, all of the inputs must be extended from the
9842   // same source type and all of the inputs must be any or zero extend.
9843   // Scalar sizes must be a power of two.
9844   EVT OutScalarTy = VT.getScalarType();
9845   bool ValidTypes = SourceType != MVT::Other &&
9846                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
9847                  isPowerOf2_32(SourceType.getSizeInBits());
9848
9849   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
9850   // turn into a single shuffle instruction.
9851   if (!ValidTypes)
9852     return SDValue();
9853
9854   bool isLE = TLI.isLittleEndian();
9855   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
9856   assert(ElemRatio > 1 && "Invalid element size ratio");
9857   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
9858                                DAG.getConstant(0, SourceType);
9859
9860   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
9861   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
9862
9863   // Populate the new build_vector
9864   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9865     SDValue Cast = N->getOperand(i);
9866     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
9867             Cast.getOpcode() == ISD::ZERO_EXTEND ||
9868             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
9869     SDValue In;
9870     if (Cast.getOpcode() == ISD::UNDEF)
9871       In = DAG.getUNDEF(SourceType);
9872     else
9873       In = Cast->getOperand(0);
9874     unsigned Index = isLE ? (i * ElemRatio) :
9875                             (i * ElemRatio + (ElemRatio - 1));
9876
9877     assert(Index < Ops.size() && "Invalid index");
9878     Ops[Index] = In;
9879   }
9880
9881   // The type of the new BUILD_VECTOR node.
9882   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
9883   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
9884          "Invalid vector size");
9885   // Check if the new vector type is legal.
9886   if (!isTypeLegal(VecVT)) return SDValue();
9887
9888   // Make the new BUILD_VECTOR.
9889   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
9890
9891   // The new BUILD_VECTOR node has the potential to be further optimized.
9892   AddToWorkList(BV.getNode());
9893   // Bitcast to the desired type.
9894   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
9895 }
9896
9897 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
9898   EVT VT = N->getValueType(0);
9899
9900   unsigned NumInScalars = N->getNumOperands();
9901   SDLoc dl(N);
9902
9903   EVT SrcVT = MVT::Other;
9904   unsigned Opcode = ISD::DELETED_NODE;
9905   unsigned NumDefs = 0;
9906
9907   for (unsigned i = 0; i != NumInScalars; ++i) {
9908     SDValue In = N->getOperand(i);
9909     unsigned Opc = In.getOpcode();
9910
9911     if (Opc == ISD::UNDEF)
9912       continue;
9913
9914     // If all scalar values are floats and converted from integers.
9915     if (Opcode == ISD::DELETED_NODE &&
9916         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
9917       Opcode = Opc;
9918     }
9919
9920     if (Opc != Opcode)
9921       return SDValue();
9922
9923     EVT InVT = In.getOperand(0).getValueType();
9924
9925     // If all scalar values are typed differently, bail out. It's chosen to
9926     // simplify BUILD_VECTOR of integer types.
9927     if (SrcVT == MVT::Other)
9928       SrcVT = InVT;
9929     if (SrcVT != InVT)
9930       return SDValue();
9931     NumDefs++;
9932   }
9933
9934   // If the vector has just one element defined, it's not worth to fold it into
9935   // a vectorized one.
9936   if (NumDefs < 2)
9937     return SDValue();
9938
9939   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
9940          && "Should only handle conversion from integer to float.");
9941   assert(SrcVT != MVT::Other && "Cannot determine source type!");
9942
9943   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
9944
9945   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
9946     return SDValue();
9947
9948   SmallVector<SDValue, 8> Opnds;
9949   for (unsigned i = 0; i != NumInScalars; ++i) {
9950     SDValue In = N->getOperand(i);
9951
9952     if (In.getOpcode() == ISD::UNDEF)
9953       Opnds.push_back(DAG.getUNDEF(SrcVT));
9954     else
9955       Opnds.push_back(In.getOperand(0));
9956   }
9957   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
9958                            &Opnds[0], Opnds.size());
9959   AddToWorkList(BV.getNode());
9960
9961   return DAG.getNode(Opcode, dl, VT, BV);
9962 }
9963
9964 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
9965   unsigned NumInScalars = N->getNumOperands();
9966   SDLoc dl(N);
9967   EVT VT = N->getValueType(0);
9968
9969   // A vector built entirely of undefs is undef.
9970   if (ISD::allOperandsUndef(N))
9971     return DAG.getUNDEF(VT);
9972
9973   SDValue V = reduceBuildVecExtToExtBuildVec(N);
9974   if (V.getNode())
9975     return V;
9976
9977   V = reduceBuildVecConvertToConvertBuildVec(N);
9978   if (V.getNode())
9979     return V;
9980
9981   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
9982   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
9983   // at most two distinct vectors, turn this into a shuffle node.
9984
9985   // May only combine to shuffle after legalize if shuffle is legal.
9986   if (LegalOperations &&
9987       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
9988     return SDValue();
9989
9990   SDValue VecIn1, VecIn2;
9991   for (unsigned i = 0; i != NumInScalars; ++i) {
9992     // Ignore undef inputs.
9993     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
9994
9995     // If this input is something other than a EXTRACT_VECTOR_ELT with a
9996     // constant index, bail out.
9997     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9998         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
9999       VecIn1 = VecIn2 = SDValue(0, 0);
10000       break;
10001     }
10002
10003     // We allow up to two distinct input vectors.
10004     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
10005     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
10006       continue;
10007
10008     if (VecIn1.getNode() == 0) {
10009       VecIn1 = ExtractedFromVec;
10010     } else if (VecIn2.getNode() == 0) {
10011       VecIn2 = ExtractedFromVec;
10012     } else {
10013       // Too many inputs.
10014       VecIn1 = VecIn2 = SDValue(0, 0);
10015       break;
10016     }
10017   }
10018
10019     // If everything is good, we can make a shuffle operation.
10020   if (VecIn1.getNode()) {
10021     SmallVector<int, 8> Mask;
10022     for (unsigned i = 0; i != NumInScalars; ++i) {
10023       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
10024         Mask.push_back(-1);
10025         continue;
10026       }
10027
10028       // If extracting from the first vector, just use the index directly.
10029       SDValue Extract = N->getOperand(i);
10030       SDValue ExtVal = Extract.getOperand(1);
10031       if (Extract.getOperand(0) == VecIn1) {
10032         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10033         if (ExtIndex > VT.getVectorNumElements())
10034           return SDValue();
10035
10036         Mask.push_back(ExtIndex);
10037         continue;
10038       }
10039
10040       // Otherwise, use InIdx + VecSize
10041       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10042       Mask.push_back(Idx+NumInScalars);
10043     }
10044
10045     // We can't generate a shuffle node with mismatched input and output types.
10046     // Attempt to transform a single input vector to the correct type.
10047     if ((VT != VecIn1.getValueType())) {
10048       // We don't support shuffeling between TWO values of different types.
10049       if (VecIn2.getNode() != 0)
10050         return SDValue();
10051
10052       // We only support widening of vectors which are half the size of the
10053       // output registers. For example XMM->YMM widening on X86 with AVX.
10054       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
10055         return SDValue();
10056
10057       // If the input vector type has a different base type to the output
10058       // vector type, bail out.
10059       if (VecIn1.getValueType().getVectorElementType() !=
10060           VT.getVectorElementType())
10061         return SDValue();
10062
10063       // Widen the input vector by adding undef values.
10064       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
10065                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
10066     }
10067
10068     // If VecIn2 is unused then change it to undef.
10069     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
10070
10071     // Check that we were able to transform all incoming values to the same
10072     // type.
10073     if (VecIn2.getValueType() != VecIn1.getValueType() ||
10074         VecIn1.getValueType() != VT)
10075           return SDValue();
10076
10077     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
10078     if (!isTypeLegal(VT))
10079       return SDValue();
10080
10081     // Return the new VECTOR_SHUFFLE node.
10082     SDValue Ops[2];
10083     Ops[0] = VecIn1;
10084     Ops[1] = VecIn2;
10085     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
10086   }
10087
10088   return SDValue();
10089 }
10090
10091 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
10092   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
10093   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
10094   // inputs come from at most two distinct vectors, turn this into a shuffle
10095   // node.
10096
10097   // If we only have one input vector, we don't need to do any concatenation.
10098   if (N->getNumOperands() == 1)
10099     return N->getOperand(0);
10100
10101   // Check if all of the operands are undefs.
10102   EVT VT = N->getValueType(0);
10103   if (ISD::allOperandsUndef(N))
10104     return DAG.getUNDEF(VT);
10105
10106   // Optimize concat_vectors where one of the vectors is undef.
10107   if (N->getNumOperands() == 2 &&
10108       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
10109     SDValue In = N->getOperand(0);
10110     assert(In.getValueType().isVector() && "Must concat vectors");
10111
10112     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
10113     if (In->getOpcode() == ISD::BITCAST &&
10114         !In->getOperand(0)->getValueType(0).isVector()) {
10115       SDValue Scalar = In->getOperand(0);
10116       EVT SclTy = Scalar->getValueType(0);
10117
10118       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
10119         return SDValue();
10120
10121       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
10122                                  VT.getSizeInBits() / SclTy.getSizeInBits());
10123       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
10124         return SDValue();
10125
10126       SDLoc dl = SDLoc(N);
10127       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
10128       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
10129     }
10130   }
10131
10132   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
10133   // nodes often generate nop CONCAT_VECTOR nodes.
10134   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
10135   // place the incoming vectors at the exact same location.
10136   SDValue SingleSource = SDValue();
10137   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
10138
10139   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10140     SDValue Op = N->getOperand(i);
10141
10142     if (Op.getOpcode() == ISD::UNDEF)
10143       continue;
10144
10145     // Check if this is the identity extract:
10146     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
10147       return SDValue();
10148
10149     // Find the single incoming vector for the extract_subvector.
10150     if (SingleSource.getNode()) {
10151       if (Op.getOperand(0) != SingleSource)
10152         return SDValue();
10153     } else {
10154       SingleSource = Op.getOperand(0);
10155
10156       // Check the source type is the same as the type of the result.
10157       // If not, this concat may extend the vector, so we can not
10158       // optimize it away.
10159       if (SingleSource.getValueType() != N->getValueType(0))
10160         return SDValue();
10161     }
10162
10163     unsigned IdentityIndex = i * PartNumElem;
10164     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
10165     // The extract index must be constant.
10166     if (!CS)
10167       return SDValue();
10168
10169     // Check that we are reading from the identity index.
10170     if (CS->getZExtValue() != IdentityIndex)
10171       return SDValue();
10172   }
10173
10174   if (SingleSource.getNode())
10175     return SingleSource;
10176
10177   return SDValue();
10178 }
10179
10180 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
10181   EVT NVT = N->getValueType(0);
10182   SDValue V = N->getOperand(0);
10183
10184   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
10185     // Combine:
10186     //    (extract_subvec (concat V1, V2, ...), i)
10187     // Into:
10188     //    Vi if possible
10189     // Only operand 0 is checked as 'concat' assumes all inputs of the same
10190     // type.
10191     if (V->getOperand(0).getValueType() != NVT)
10192       return SDValue();
10193     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
10194     unsigned NumElems = NVT.getVectorNumElements();
10195     assert((Idx % NumElems) == 0 &&
10196            "IDX in concat is not a multiple of the result vector length.");
10197     return V->getOperand(Idx / NumElems);
10198   }
10199
10200   // Skip bitcasting
10201   if (V->getOpcode() == ISD::BITCAST)
10202     V = V.getOperand(0);
10203
10204   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
10205     SDLoc dl(N);
10206     // Handle only simple case where vector being inserted and vector
10207     // being extracted are of same type, and are half size of larger vectors.
10208     EVT BigVT = V->getOperand(0).getValueType();
10209     EVT SmallVT = V->getOperand(1).getValueType();
10210     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
10211       return SDValue();
10212
10213     // Only handle cases where both indexes are constants with the same type.
10214     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
10215     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
10216
10217     if (InsIdx && ExtIdx &&
10218         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
10219         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
10220       // Combine:
10221       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
10222       // Into:
10223       //    indices are equal or bit offsets are equal => V1
10224       //    otherwise => (extract_subvec V1, ExtIdx)
10225       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
10226           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
10227         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
10228       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
10229                          DAG.getNode(ISD::BITCAST, dl,
10230                                      N->getOperand(0).getValueType(),
10231                                      V->getOperand(0)), N->getOperand(1));
10232     }
10233   }
10234
10235   return SDValue();
10236 }
10237
10238 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
10239 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
10240   EVT VT = N->getValueType(0);
10241   unsigned NumElts = VT.getVectorNumElements();
10242
10243   SDValue N0 = N->getOperand(0);
10244   SDValue N1 = N->getOperand(1);
10245   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10246
10247   SmallVector<SDValue, 4> Ops;
10248   EVT ConcatVT = N0.getOperand(0).getValueType();
10249   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
10250   unsigned NumConcats = NumElts / NumElemsPerConcat;
10251
10252   // Look at every vector that's inserted. We're looking for exact
10253   // subvector-sized copies from a concatenated vector
10254   for (unsigned I = 0; I != NumConcats; ++I) {
10255     // Make sure we're dealing with a copy.
10256     unsigned Begin = I * NumElemsPerConcat;
10257     bool AllUndef = true, NoUndef = true;
10258     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
10259       if (SVN->getMaskElt(J) >= 0)
10260         AllUndef = false;
10261       else
10262         NoUndef = false;
10263     }
10264
10265     if (NoUndef) {
10266       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
10267         return SDValue();
10268
10269       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
10270         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
10271           return SDValue();
10272
10273       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
10274       if (FirstElt < N0.getNumOperands())
10275         Ops.push_back(N0.getOperand(FirstElt));
10276       else
10277         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
10278
10279     } else if (AllUndef) {
10280       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
10281     } else { // Mixed with general masks and undefs, can't do optimization.
10282       return SDValue();
10283     }
10284   }
10285
10286   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops.data(),
10287                      Ops.size());
10288 }
10289
10290 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10291   EVT VT = N->getValueType(0);
10292   unsigned NumElts = VT.getVectorNumElements();
10293
10294   SDValue N0 = N->getOperand(0);
10295   SDValue N1 = N->getOperand(1);
10296
10297   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10298
10299   // Canonicalize shuffle undef, undef -> undef
10300   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10301     return DAG.getUNDEF(VT);
10302
10303   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10304
10305   // Canonicalize shuffle v, v -> v, undef
10306   if (N0 == N1) {
10307     SmallVector<int, 8> NewMask;
10308     for (unsigned i = 0; i != NumElts; ++i) {
10309       int Idx = SVN->getMaskElt(i);
10310       if (Idx >= (int)NumElts) Idx -= NumElts;
10311       NewMask.push_back(Idx);
10312     }
10313     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10314                                 &NewMask[0]);
10315   }
10316
10317   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10318   if (N0.getOpcode() == ISD::UNDEF) {
10319     SmallVector<int, 8> NewMask;
10320     for (unsigned i = 0; i != NumElts; ++i) {
10321       int Idx = SVN->getMaskElt(i);
10322       if (Idx >= 0) {
10323         if (Idx >= (int)NumElts)
10324           Idx -= NumElts;
10325         else
10326           Idx = -1; // remove reference to lhs
10327       }
10328       NewMask.push_back(Idx);
10329     }
10330     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10331                                 &NewMask[0]);
10332   }
10333
10334   // Remove references to rhs if it is undef
10335   if (N1.getOpcode() == ISD::UNDEF) {
10336     bool Changed = false;
10337     SmallVector<int, 8> NewMask;
10338     for (unsigned i = 0; i != NumElts; ++i) {
10339       int Idx = SVN->getMaskElt(i);
10340       if (Idx >= (int)NumElts) {
10341         Idx = -1;
10342         Changed = true;
10343       }
10344       NewMask.push_back(Idx);
10345     }
10346     if (Changed)
10347       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10348   }
10349
10350   // If it is a splat, check if the argument vector is another splat or a
10351   // build_vector with all scalar elements the same.
10352   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10353     SDNode *V = N0.getNode();
10354
10355     // If this is a bit convert that changes the element type of the vector but
10356     // not the number of vector elements, look through it.  Be careful not to
10357     // look though conversions that change things like v4f32 to v2f64.
10358     if (V->getOpcode() == ISD::BITCAST) {
10359       SDValue ConvInput = V->getOperand(0);
10360       if (ConvInput.getValueType().isVector() &&
10361           ConvInput.getValueType().getVectorNumElements() == NumElts)
10362         V = ConvInput.getNode();
10363     }
10364
10365     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10366       assert(V->getNumOperands() == NumElts &&
10367              "BUILD_VECTOR has wrong number of operands");
10368       SDValue Base;
10369       bool AllSame = true;
10370       for (unsigned i = 0; i != NumElts; ++i) {
10371         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10372           Base = V->getOperand(i);
10373           break;
10374         }
10375       }
10376       // Splat of <u, u, u, u>, return <u, u, u, u>
10377       if (!Base.getNode())
10378         return N0;
10379       for (unsigned i = 0; i != NumElts; ++i) {
10380         if (V->getOperand(i) != Base) {
10381           AllSame = false;
10382           break;
10383         }
10384       }
10385       // Splat of <x, x, x, x>, return <x, x, x, x>
10386       if (AllSame)
10387         return N0;
10388     }
10389   }
10390
10391   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10392       Level < AfterLegalizeVectorOps &&
10393       (N1.getOpcode() == ISD::UNDEF ||
10394       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10395        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10396     SDValue V = partitionShuffleOfConcats(N, DAG);
10397
10398     if (V.getNode())
10399       return V;
10400   }
10401
10402   // If this shuffle node is simply a swizzle of another shuffle node,
10403   // and it reverses the swizzle of the previous shuffle then we can
10404   // optimize shuffle(shuffle(x, undef), undef) -> x.
10405   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10406       N1.getOpcode() == ISD::UNDEF) {
10407
10408     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10409
10410     // Shuffle nodes can only reverse shuffles with a single non-undef value.
10411     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
10412       return SDValue();
10413
10414     // The incoming shuffle must be of the same type as the result of the
10415     // current shuffle.
10416     assert(OtherSV->getOperand(0).getValueType() == VT &&
10417            "Shuffle types don't match");
10418
10419     for (unsigned i = 0; i != NumElts; ++i) {
10420       int Idx = SVN->getMaskElt(i);
10421       assert(Idx < (int)NumElts && "Index references undef operand");
10422       // Next, this index comes from the first value, which is the incoming
10423       // shuffle. Adopt the incoming index.
10424       if (Idx >= 0)
10425         Idx = OtherSV->getMaskElt(Idx);
10426
10427       // The combined shuffle must map each index to itself.
10428       if (Idx >= 0 && (unsigned)Idx != i)
10429         return SDValue();
10430     }
10431
10432     return OtherSV->getOperand(0);
10433   }
10434
10435   return SDValue();
10436 }
10437
10438 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
10439   SDValue N0 = N->getOperand(0);
10440   SDValue N2 = N->getOperand(2);
10441
10442   // If the input vector is a concatenation, and the insert replaces
10443   // one of the halves, we can optimize into a single concat_vectors.
10444   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10445       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
10446     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
10447     EVT VT = N->getValueType(0);
10448
10449     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10450     // (concat_vectors Z, Y)
10451     if (InsIdx == 0)
10452       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10453                          N->getOperand(1), N0.getOperand(1));
10454
10455     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10456     // (concat_vectors X, Z)
10457     if (InsIdx == VT.getVectorNumElements()/2)
10458       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10459                          N0.getOperand(0), N->getOperand(1));
10460   }
10461
10462   return SDValue();
10463 }
10464
10465 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
10466 /// an AND to a vector_shuffle with the destination vector and a zero vector.
10467 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
10468 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
10469 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
10470   EVT VT = N->getValueType(0);
10471   SDLoc dl(N);
10472   SDValue LHS = N->getOperand(0);
10473   SDValue RHS = N->getOperand(1);
10474   if (N->getOpcode() == ISD::AND) {
10475     if (RHS.getOpcode() == ISD::BITCAST)
10476       RHS = RHS.getOperand(0);
10477     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
10478       SmallVector<int, 8> Indices;
10479       unsigned NumElts = RHS.getNumOperands();
10480       for (unsigned i = 0; i != NumElts; ++i) {
10481         SDValue Elt = RHS.getOperand(i);
10482         if (!isa<ConstantSDNode>(Elt))
10483           return SDValue();
10484
10485         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
10486           Indices.push_back(i);
10487         else if (cast<ConstantSDNode>(Elt)->isNullValue())
10488           Indices.push_back(NumElts);
10489         else
10490           return SDValue();
10491       }
10492
10493       // Let's see if the target supports this vector_shuffle.
10494       EVT RVT = RHS.getValueType();
10495       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
10496         return SDValue();
10497
10498       // Return the new VECTOR_SHUFFLE node.
10499       EVT EltVT = RVT.getVectorElementType();
10500       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
10501                                      DAG.getConstant(0, EltVT));
10502       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10503                                  RVT, &ZeroOps[0], ZeroOps.size());
10504       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
10505       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
10506       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
10507     }
10508   }
10509
10510   return SDValue();
10511 }
10512
10513 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
10514 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
10515   assert(N->getValueType(0).isVector() &&
10516          "SimplifyVBinOp only works on vectors!");
10517
10518   SDValue LHS = N->getOperand(0);
10519   SDValue RHS = N->getOperand(1);
10520   SDValue Shuffle = XformToShuffleWithZero(N);
10521   if (Shuffle.getNode()) return Shuffle;
10522
10523   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
10524   // this operation.
10525   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
10526       RHS.getOpcode() == ISD::BUILD_VECTOR) {
10527     // Check if both vectors are constants. If not bail out.
10528     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
10529           cast<BuildVectorSDNode>(RHS)->isConstant()))
10530       return SDValue();
10531
10532     SmallVector<SDValue, 8> Ops;
10533     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
10534       SDValue LHSOp = LHS.getOperand(i);
10535       SDValue RHSOp = RHS.getOperand(i);
10536
10537       // Can't fold divide by zero.
10538       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
10539           N->getOpcode() == ISD::FDIV) {
10540         if ((RHSOp.getOpcode() == ISD::Constant &&
10541              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
10542             (RHSOp.getOpcode() == ISD::ConstantFP &&
10543              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
10544           break;
10545       }
10546
10547       EVT VT = LHSOp.getValueType();
10548       EVT RVT = RHSOp.getValueType();
10549       if (RVT != VT) {
10550         // Integer BUILD_VECTOR operands may have types larger than the element
10551         // size (e.g., when the element type is not legal).  Prior to type
10552         // legalization, the types may not match between the two BUILD_VECTORS.
10553         // Truncate one of the operands to make them match.
10554         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
10555           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
10556         } else {
10557           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
10558           VT = RVT;
10559         }
10560       }
10561       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
10562                                    LHSOp, RHSOp);
10563       if (FoldOp.getOpcode() != ISD::UNDEF &&
10564           FoldOp.getOpcode() != ISD::Constant &&
10565           FoldOp.getOpcode() != ISD::ConstantFP)
10566         break;
10567       Ops.push_back(FoldOp);
10568       AddToWorkList(FoldOp.getNode());
10569     }
10570
10571     if (Ops.size() == LHS.getNumOperands())
10572       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10573                          LHS.getValueType(), &Ops[0], Ops.size());
10574   }
10575
10576   return SDValue();
10577 }
10578
10579 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
10580 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
10581   assert(N->getValueType(0).isVector() &&
10582          "SimplifyVUnaryOp only works on vectors!");
10583
10584   SDValue N0 = N->getOperand(0);
10585
10586   if (N0.getOpcode() != ISD::BUILD_VECTOR)
10587     return SDValue();
10588
10589   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
10590   SmallVector<SDValue, 8> Ops;
10591   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
10592     SDValue Op = N0.getOperand(i);
10593     if (Op.getOpcode() != ISD::UNDEF &&
10594         Op.getOpcode() != ISD::ConstantFP)
10595       break;
10596     EVT EltVT = Op.getValueType();
10597     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
10598     if (FoldOp.getOpcode() != ISD::UNDEF &&
10599         FoldOp.getOpcode() != ISD::ConstantFP)
10600       break;
10601     Ops.push_back(FoldOp);
10602     AddToWorkList(FoldOp.getNode());
10603   }
10604
10605   if (Ops.size() != N0.getNumOperands())
10606     return SDValue();
10607
10608   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10609                      N0.getValueType(), &Ops[0], Ops.size());
10610 }
10611
10612 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
10613                                     SDValue N1, SDValue N2){
10614   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
10615
10616   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
10617                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
10618
10619   // If we got a simplified select_cc node back from SimplifySelectCC, then
10620   // break it down into a new SETCC node, and a new SELECT node, and then return
10621   // the SELECT node, since we were called with a SELECT node.
10622   if (SCC.getNode()) {
10623     // Check to see if we got a select_cc back (to turn into setcc/select).
10624     // Otherwise, just return whatever node we got back, like fabs.
10625     if (SCC.getOpcode() == ISD::SELECT_CC) {
10626       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
10627                                   N0.getValueType(),
10628                                   SCC.getOperand(0), SCC.getOperand(1),
10629                                   SCC.getOperand(4));
10630       AddToWorkList(SETCC.getNode());
10631       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
10632                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
10633     }
10634
10635     return SCC;
10636   }
10637   return SDValue();
10638 }
10639
10640 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
10641 /// are the two values being selected between, see if we can simplify the
10642 /// select.  Callers of this should assume that TheSelect is deleted if this
10643 /// returns true.  As such, they should return the appropriate thing (e.g. the
10644 /// node) back to the top-level of the DAG combiner loop to avoid it being
10645 /// looked at.
10646 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
10647                                     SDValue RHS) {
10648
10649   // Cannot simplify select with vector condition
10650   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
10651
10652   // If this is a select from two identical things, try to pull the operation
10653   // through the select.
10654   if (LHS.getOpcode() != RHS.getOpcode() ||
10655       !LHS.hasOneUse() || !RHS.hasOneUse())
10656     return false;
10657
10658   // If this is a load and the token chain is identical, replace the select
10659   // of two loads with a load through a select of the address to load from.
10660   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
10661   // constants have been dropped into the constant pool.
10662   if (LHS.getOpcode() == ISD::LOAD) {
10663     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
10664     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
10665
10666     // Token chains must be identical.
10667     if (LHS.getOperand(0) != RHS.getOperand(0) ||
10668         // Do not let this transformation reduce the number of volatile loads.
10669         LLD->isVolatile() || RLD->isVolatile() ||
10670         // If this is an EXTLOAD, the VT's must match.
10671         LLD->getMemoryVT() != RLD->getMemoryVT() ||
10672         // If this is an EXTLOAD, the kind of extension must match.
10673         (LLD->getExtensionType() != RLD->getExtensionType() &&
10674          // The only exception is if one of the extensions is anyext.
10675          LLD->getExtensionType() != ISD::EXTLOAD &&
10676          RLD->getExtensionType() != ISD::EXTLOAD) ||
10677         // FIXME: this discards src value information.  This is
10678         // over-conservative. It would be beneficial to be able to remember
10679         // both potential memory locations.  Since we are discarding
10680         // src value info, don't do the transformation if the memory
10681         // locations are not in the default address space.
10682         LLD->getPointerInfo().getAddrSpace() != 0 ||
10683         RLD->getPointerInfo().getAddrSpace() != 0 ||
10684         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
10685                                       LLD->getBasePtr().getValueType()))
10686       return false;
10687
10688     // Check that the select condition doesn't reach either load.  If so,
10689     // folding this will induce a cycle into the DAG.  If not, this is safe to
10690     // xform, so create a select of the addresses.
10691     SDValue Addr;
10692     if (TheSelect->getOpcode() == ISD::SELECT) {
10693       SDNode *CondNode = TheSelect->getOperand(0).getNode();
10694       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
10695           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
10696         return false;
10697       // The loads must not depend on one another.
10698       if (LLD->isPredecessorOf(RLD) ||
10699           RLD->isPredecessorOf(LLD))
10700         return false;
10701       Addr = DAG.getSelect(SDLoc(TheSelect),
10702                            LLD->getBasePtr().getValueType(),
10703                            TheSelect->getOperand(0), LLD->getBasePtr(),
10704                            RLD->getBasePtr());
10705     } else {  // Otherwise SELECT_CC
10706       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
10707       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
10708
10709       if ((LLD->hasAnyUseOfValue(1) &&
10710            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
10711           (RLD->hasAnyUseOfValue(1) &&
10712            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
10713         return false;
10714
10715       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
10716                          LLD->getBasePtr().getValueType(),
10717                          TheSelect->getOperand(0),
10718                          TheSelect->getOperand(1),
10719                          LLD->getBasePtr(), RLD->getBasePtr(),
10720                          TheSelect->getOperand(4));
10721     }
10722
10723     SDValue Load;
10724     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
10725       Load = DAG.getLoad(TheSelect->getValueType(0),
10726                          SDLoc(TheSelect),
10727                          // FIXME: Discards pointer and TBAA info.
10728                          LLD->getChain(), Addr, MachinePointerInfo(),
10729                          LLD->isVolatile(), LLD->isNonTemporal(),
10730                          LLD->isInvariant(), LLD->getAlignment());
10731     } else {
10732       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
10733                             RLD->getExtensionType() : LLD->getExtensionType(),
10734                             SDLoc(TheSelect),
10735                             TheSelect->getValueType(0),
10736                             // FIXME: Discards pointer and TBAA info.
10737                             LLD->getChain(), Addr, MachinePointerInfo(),
10738                             LLD->getMemoryVT(), LLD->isVolatile(),
10739                             LLD->isNonTemporal(), LLD->getAlignment());
10740     }
10741
10742     // Users of the select now use the result of the load.
10743     CombineTo(TheSelect, Load);
10744
10745     // Users of the old loads now use the new load's chain.  We know the
10746     // old-load value is dead now.
10747     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
10748     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
10749     return true;
10750   }
10751
10752   return false;
10753 }
10754
10755 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
10756 /// where 'cond' is the comparison specified by CC.
10757 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
10758                                       SDValue N2, SDValue N3,
10759                                       ISD::CondCode CC, bool NotExtCompare) {
10760   // (x ? y : y) -> y.
10761   if (N2 == N3) return N2;
10762
10763   EVT VT = N2.getValueType();
10764   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
10765   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
10766   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
10767
10768   // Determine if the condition we're dealing with is constant
10769   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
10770                               N0, N1, CC, DL, false);
10771   if (SCC.getNode()) AddToWorkList(SCC.getNode());
10772   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
10773
10774   // fold select_cc true, x, y -> x
10775   if (SCCC && !SCCC->isNullValue())
10776     return N2;
10777   // fold select_cc false, x, y -> y
10778   if (SCCC && SCCC->isNullValue())
10779     return N3;
10780
10781   // Check to see if we can simplify the select into an fabs node
10782   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
10783     // Allow either -0.0 or 0.0
10784     if (CFP->getValueAPF().isZero()) {
10785       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
10786       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
10787           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
10788           N2 == N3.getOperand(0))
10789         return DAG.getNode(ISD::FABS, DL, VT, N0);
10790
10791       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
10792       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
10793           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
10794           N2.getOperand(0) == N3)
10795         return DAG.getNode(ISD::FABS, DL, VT, N3);
10796     }
10797   }
10798
10799   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
10800   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
10801   // in it.  This is a win when the constant is not otherwise available because
10802   // it replaces two constant pool loads with one.  We only do this if the FP
10803   // type is known to be legal, because if it isn't, then we are before legalize
10804   // types an we want the other legalization to happen first (e.g. to avoid
10805   // messing with soft float) and if the ConstantFP is not legal, because if
10806   // it is legal, we may not need to store the FP constant in a constant pool.
10807   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
10808     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
10809       if (TLI.isTypeLegal(N2.getValueType()) &&
10810           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
10811            TargetLowering::Legal) &&
10812           // If both constants have multiple uses, then we won't need to do an
10813           // extra load, they are likely around in registers for other users.
10814           (TV->hasOneUse() || FV->hasOneUse())) {
10815         Constant *Elts[] = {
10816           const_cast<ConstantFP*>(FV->getConstantFPValue()),
10817           const_cast<ConstantFP*>(TV->getConstantFPValue())
10818         };
10819         Type *FPTy = Elts[0]->getType();
10820         const DataLayout &TD = *TLI.getDataLayout();
10821
10822         // Create a ConstantArray of the two constants.
10823         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
10824         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
10825                                             TD.getPrefTypeAlignment(FPTy));
10826         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
10827
10828         // Get the offsets to the 0 and 1 element of the array so that we can
10829         // select between them.
10830         SDValue Zero = DAG.getIntPtrConstant(0);
10831         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
10832         SDValue One = DAG.getIntPtrConstant(EltSize);
10833
10834         SDValue Cond = DAG.getSetCC(DL,
10835                                     getSetCCResultType(N0.getValueType()),
10836                                     N0, N1, CC);
10837         AddToWorkList(Cond.getNode());
10838         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
10839                                           Cond, One, Zero);
10840         AddToWorkList(CstOffset.getNode());
10841         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
10842                             CstOffset);
10843         AddToWorkList(CPIdx.getNode());
10844         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
10845                            MachinePointerInfo::getConstantPool(), false,
10846                            false, false, Alignment);
10847
10848       }
10849     }
10850
10851   // Check to see if we can perform the "gzip trick", transforming
10852   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
10853   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
10854       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
10855        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
10856     EVT XType = N0.getValueType();
10857     EVT AType = N2.getValueType();
10858     if (XType.bitsGE(AType)) {
10859       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
10860       // single-bit constant.
10861       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
10862         unsigned ShCtV = N2C->getAPIntValue().logBase2();
10863         ShCtV = XType.getSizeInBits()-ShCtV-1;
10864         SDValue ShCt = DAG.getConstant(ShCtV,
10865                                        getShiftAmountTy(N0.getValueType()));
10866         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
10867                                     XType, N0, ShCt);
10868         AddToWorkList(Shift.getNode());
10869
10870         if (XType.bitsGT(AType)) {
10871           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10872           AddToWorkList(Shift.getNode());
10873         }
10874
10875         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10876       }
10877
10878       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
10879                                   XType, N0,
10880                                   DAG.getConstant(XType.getSizeInBits()-1,
10881                                          getShiftAmountTy(N0.getValueType())));
10882       AddToWorkList(Shift.getNode());
10883
10884       if (XType.bitsGT(AType)) {
10885         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10886         AddToWorkList(Shift.getNode());
10887       }
10888
10889       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10890     }
10891   }
10892
10893   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
10894   // where y is has a single bit set.
10895   // A plaintext description would be, we can turn the SELECT_CC into an AND
10896   // when the condition can be materialized as an all-ones register.  Any
10897   // single bit-test can be materialized as an all-ones register with
10898   // shift-left and shift-right-arith.
10899   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
10900       N0->getValueType(0) == VT &&
10901       N1C && N1C->isNullValue() &&
10902       N2C && N2C->isNullValue()) {
10903     SDValue AndLHS = N0->getOperand(0);
10904     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
10905     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
10906       // Shift the tested bit over the sign bit.
10907       APInt AndMask = ConstAndRHS->getAPIntValue();
10908       SDValue ShlAmt =
10909         DAG.getConstant(AndMask.countLeadingZeros(),
10910                         getShiftAmountTy(AndLHS.getValueType()));
10911       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
10912
10913       // Now arithmetic right shift it all the way over, so the result is either
10914       // all-ones, or zero.
10915       SDValue ShrAmt =
10916         DAG.getConstant(AndMask.getBitWidth()-1,
10917                         getShiftAmountTy(Shl.getValueType()));
10918       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
10919
10920       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
10921     }
10922   }
10923
10924   // fold select C, 16, 0 -> shl C, 4
10925   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
10926     TLI.getBooleanContents(N0.getValueType().isVector()) ==
10927       TargetLowering::ZeroOrOneBooleanContent) {
10928
10929     // If the caller doesn't want us to simplify this into a zext of a compare,
10930     // don't do it.
10931     if (NotExtCompare && N2C->getAPIntValue() == 1)
10932       return SDValue();
10933
10934     // Get a SetCC of the condition
10935     // NOTE: Don't create a SETCC if it's not legal on this target.
10936     if (!LegalOperations ||
10937         TLI.isOperationLegal(ISD::SETCC,
10938           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
10939       SDValue Temp, SCC;
10940       // cast from setcc result type to select result type
10941       if (LegalTypes) {
10942         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
10943                             N0, N1, CC);
10944         if (N2.getValueType().bitsLT(SCC.getValueType()))
10945           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
10946                                         N2.getValueType());
10947         else
10948           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10949                              N2.getValueType(), SCC);
10950       } else {
10951         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
10952         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10953                            N2.getValueType(), SCC);
10954       }
10955
10956       AddToWorkList(SCC.getNode());
10957       AddToWorkList(Temp.getNode());
10958
10959       if (N2C->getAPIntValue() == 1)
10960         return Temp;
10961
10962       // shl setcc result by log2 n2c
10963       return DAG.getNode(
10964           ISD::SHL, DL, N2.getValueType(), Temp,
10965           DAG.getConstant(N2C->getAPIntValue().logBase2(),
10966                           getShiftAmountTy(Temp.getValueType())));
10967     }
10968   }
10969
10970   // Check to see if this is the equivalent of setcc
10971   // FIXME: Turn all of these into setcc if setcc if setcc is legal
10972   // otherwise, go ahead with the folds.
10973   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
10974     EVT XType = N0.getValueType();
10975     if (!LegalOperations ||
10976         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
10977       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
10978       if (Res.getValueType() != VT)
10979         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
10980       return Res;
10981     }
10982
10983     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
10984     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
10985         (!LegalOperations ||
10986          TLI.isOperationLegal(ISD::CTLZ, XType))) {
10987       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
10988       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
10989                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
10990                                        getShiftAmountTy(Ctlz.getValueType())));
10991     }
10992     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
10993     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
10994       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
10995                                   XType, DAG.getConstant(0, XType), N0);
10996       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
10997       return DAG.getNode(ISD::SRL, DL, XType,
10998                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
10999                          DAG.getConstant(XType.getSizeInBits()-1,
11000                                          getShiftAmountTy(XType)));
11001     }
11002     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
11003     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
11004       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
11005                                  DAG.getConstant(XType.getSizeInBits()-1,
11006                                          getShiftAmountTy(N0.getValueType())));
11007       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
11008     }
11009   }
11010
11011   // Check to see if this is an integer abs.
11012   // select_cc setg[te] X,  0,  X, -X ->
11013   // select_cc setgt    X, -1,  X, -X ->
11014   // select_cc setl[te] X,  0, -X,  X ->
11015   // select_cc setlt    X,  1, -X,  X ->
11016   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
11017   if (N1C) {
11018     ConstantSDNode *SubC = NULL;
11019     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
11020          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
11021         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
11022       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
11023     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
11024               (N1C->isOne() && CC == ISD::SETLT)) &&
11025              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
11026       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
11027
11028     EVT XType = N0.getValueType();
11029     if (SubC && SubC->isNullValue() && XType.isInteger()) {
11030       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
11031                                   N0,
11032                                   DAG.getConstant(XType.getSizeInBits()-1,
11033                                          getShiftAmountTy(N0.getValueType())));
11034       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
11035                                 XType, N0, Shift);
11036       AddToWorkList(Shift.getNode());
11037       AddToWorkList(Add.getNode());
11038       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
11039     }
11040   }
11041
11042   return SDValue();
11043 }
11044
11045 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
11046 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
11047                                    SDValue N1, ISD::CondCode Cond,
11048                                    SDLoc DL, bool foldBooleans) {
11049   TargetLowering::DAGCombinerInfo
11050     DagCombineInfo(DAG, Level, false, this);
11051   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
11052 }
11053
11054 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
11055 /// return a DAG expression to select that will generate the same value by
11056 /// multiplying by a magic number.  See:
11057 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11058 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
11059   std::vector<SDNode*> Built;
11060   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
11061
11062   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
11063        ii != ee; ++ii)
11064     AddToWorkList(*ii);
11065   return S;
11066 }
11067
11068 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
11069 /// return a DAG expression to select that will generate the same value by
11070 /// multiplying by a magic number.  See:
11071 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11072 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
11073   std::vector<SDNode*> Built;
11074   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
11075
11076   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
11077        ii != ee; ++ii)
11078     AddToWorkList(*ii);
11079   return S;
11080 }
11081
11082 /// FindBaseOffset - Return true if base is a frame index, which is known not
11083 // to alias with anything but itself.  Provides base object and offset as
11084 // results.
11085 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
11086                            const GlobalValue *&GV, const void *&CV) {
11087   // Assume it is a primitive operation.
11088   Base = Ptr; Offset = 0; GV = 0; CV = 0;
11089
11090   // If it's an adding a simple constant then integrate the offset.
11091   if (Base.getOpcode() == ISD::ADD) {
11092     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
11093       Base = Base.getOperand(0);
11094       Offset += C->getZExtValue();
11095     }
11096   }
11097
11098   // Return the underlying GlobalValue, and update the Offset.  Return false
11099   // for GlobalAddressSDNode since the same GlobalAddress may be represented
11100   // by multiple nodes with different offsets.
11101   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
11102     GV = G->getGlobal();
11103     Offset += G->getOffset();
11104     return false;
11105   }
11106
11107   // Return the underlying Constant value, and update the Offset.  Return false
11108   // for ConstantSDNodes since the same constant pool entry may be represented
11109   // by multiple nodes with different offsets.
11110   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
11111     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
11112                                          : (const void *)C->getConstVal();
11113     Offset += C->getOffset();
11114     return false;
11115   }
11116   // If it's any of the following then it can't alias with anything but itself.
11117   return isa<FrameIndexSDNode>(Base);
11118 }
11119
11120 /// isAlias - Return true if there is any possibility that the two addresses
11121 /// overlap.
11122 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
11123                           const Value *SrcValue1, int SrcValueOffset1,
11124                           unsigned SrcValueAlign1,
11125                           const MDNode *TBAAInfo1,
11126                           SDValue Ptr2, int64_t Size2, bool IsVolatile2,
11127                           const Value *SrcValue2, int SrcValueOffset2,
11128                           unsigned SrcValueAlign2,
11129                           const MDNode *TBAAInfo2) const {
11130   // If they are the same then they must be aliases.
11131   if (Ptr1 == Ptr2) return true;
11132
11133   // If they are both volatile then they cannot be reordered.
11134   if (IsVolatile1 && IsVolatile2) return true;
11135
11136   // Gather base node and offset information.
11137   SDValue Base1, Base2;
11138   int64_t Offset1, Offset2;
11139   const GlobalValue *GV1, *GV2;
11140   const void *CV1, *CV2;
11141   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
11142   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
11143
11144   // If they have a same base address then check to see if they overlap.
11145   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
11146     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
11147
11148   // It is possible for different frame indices to alias each other, mostly
11149   // when tail call optimization reuses return address slots for arguments.
11150   // To catch this case, look up the actual index of frame indices to compute
11151   // the real alias relationship.
11152   if (isFrameIndex1 && isFrameIndex2) {
11153     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11154     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
11155     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
11156     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
11157   }
11158
11159   // Otherwise, if we know what the bases are, and they aren't identical, then
11160   // we know they cannot alias.
11161   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
11162     return false;
11163
11164   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
11165   // compared to the size and offset of the access, we may be able to prove they
11166   // do not alias.  This check is conservative for now to catch cases created by
11167   // splitting vector types.
11168   if ((SrcValueAlign1 == SrcValueAlign2) &&
11169       (SrcValueOffset1 != SrcValueOffset2) &&
11170       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
11171     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
11172     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
11173
11174     // There is no overlap between these relatively aligned accesses of similar
11175     // size, return no alias.
11176     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
11177       return false;
11178   }
11179
11180   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
11181     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
11182 #ifndef NDEBUG
11183   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11184       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11185     UseAA = false;
11186 #endif
11187   if (UseAA && SrcValue1 && SrcValue2) {
11188     // Use alias analysis information.
11189     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
11190     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
11191     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
11192     AliasAnalysis::AliasResult AAResult =
11193       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1,
11194                                        UseTBAA ? TBAAInfo1 : 0),
11195                AliasAnalysis::Location(SrcValue2, Overlap2,
11196                                        UseTBAA ? TBAAInfo2 : 0));
11197     if (AAResult == AliasAnalysis::NoAlias)
11198       return false;
11199   }
11200
11201   // Otherwise we have to assume they alias.
11202   return true;
11203 }
11204
11205 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
11206   SDValue Ptr0, Ptr1;
11207   int64_t Size0, Size1;
11208   bool IsVolatile0, IsVolatile1;
11209   const Value *SrcValue0, *SrcValue1;
11210   int SrcValueOffset0, SrcValueOffset1;
11211   unsigned SrcValueAlign0, SrcValueAlign1;
11212   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
11213   FindAliasInfo(Op0, Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
11214                 SrcValueAlign0, SrcTBAAInfo0);
11215   FindAliasInfo(Op1, Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
11216                 SrcValueAlign1, SrcTBAAInfo1);
11217   return isAlias(Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
11218                  SrcValueAlign0, SrcTBAAInfo0,
11219                  Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
11220                  SrcValueAlign1, SrcTBAAInfo1);
11221 }
11222
11223 /// FindAliasInfo - Extracts the relevant alias information from the memory
11224 /// node.  Returns true if the operand was a nonvolatile load.
11225 bool DAGCombiner::FindAliasInfo(SDNode *N,
11226                                 SDValue &Ptr, int64_t &Size, bool &IsVolatile,
11227                                 const Value *&SrcValue,
11228                                 int &SrcValueOffset,
11229                                 unsigned &SrcValueAlign,
11230                                 const MDNode *&TBAAInfo) const {
11231   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
11232
11233   Ptr = LS->getBasePtr();
11234   Size = LS->getMemoryVT().getSizeInBits() >> 3;
11235   IsVolatile = LS->isVolatile();
11236   SrcValue = LS->getSrcValue();
11237   SrcValueOffset = LS->getSrcValueOffset();
11238   SrcValueAlign = LS->getOriginalAlignment();
11239   TBAAInfo = LS->getTBAAInfo();
11240   return isa<LoadSDNode>(LS) && !IsVolatile;
11241 }
11242
11243 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
11244 /// looking for aliasing nodes and adding them to the Aliases vector.
11245 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
11246                                    SmallVectorImpl<SDValue> &Aliases) {
11247   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
11248   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
11249
11250   // Get alias information for node.
11251   SDValue Ptr;
11252   int64_t Size;
11253   bool IsVolatile;
11254   const Value *SrcValue;
11255   int SrcValueOffset;
11256   unsigned SrcValueAlign;
11257   const MDNode *SrcTBAAInfo;
11258   bool IsLoad = FindAliasInfo(N, Ptr, Size, IsVolatile, SrcValue,
11259                               SrcValueOffset, SrcValueAlign, SrcTBAAInfo);
11260
11261   // Starting off.
11262   Chains.push_back(OriginalChain);
11263   unsigned Depth = 0;
11264
11265   // Look at each chain and determine if it is an alias.  If so, add it to the
11266   // aliases list.  If not, then continue up the chain looking for the next
11267   // candidate.
11268   while (!Chains.empty()) {
11269     SDValue Chain = Chains.back();
11270     Chains.pop_back();
11271
11272     // For TokenFactor nodes, look at each operand and only continue up the
11273     // chain until we find two aliases.  If we've seen two aliases, assume we'll
11274     // find more and revert to original chain since the xform is unlikely to be
11275     // profitable.
11276     //
11277     // FIXME: The depth check could be made to return the last non-aliasing
11278     // chain we found before we hit a tokenfactor rather than the original
11279     // chain.
11280     if (Depth > 6 || Aliases.size() == 2) {
11281       Aliases.clear();
11282       Aliases.push_back(OriginalChain);
11283       return;
11284     }
11285
11286     // Don't bother if we've been before.
11287     if (!Visited.insert(Chain.getNode()))
11288       continue;
11289
11290     switch (Chain.getOpcode()) {
11291     case ISD::EntryToken:
11292       // Entry token is ideal chain operand, but handled in FindBetterChain.
11293       break;
11294
11295     case ISD::LOAD:
11296     case ISD::STORE: {
11297       // Get alias information for Chain.
11298       SDValue OpPtr;
11299       int64_t OpSize;
11300       bool OpIsVolatile;
11301       const Value *OpSrcValue;
11302       int OpSrcValueOffset;
11303       unsigned OpSrcValueAlign;
11304       const MDNode *OpSrcTBAAInfo;
11305       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
11306                                     OpIsVolatile, OpSrcValue, OpSrcValueOffset,
11307                                     OpSrcValueAlign,
11308                                     OpSrcTBAAInfo);
11309
11310       // If chain is alias then stop here.
11311       if (!(IsLoad && IsOpLoad) &&
11312           isAlias(Ptr, Size, IsVolatile, SrcValue, SrcValueOffset,
11313                   SrcValueAlign, SrcTBAAInfo,
11314                   OpPtr, OpSize, OpIsVolatile, OpSrcValue, OpSrcValueOffset,
11315                   OpSrcValueAlign, OpSrcTBAAInfo)) {
11316         Aliases.push_back(Chain);
11317       } else {
11318         // Look further up the chain.
11319         Chains.push_back(Chain.getOperand(0));
11320         ++Depth;
11321       }
11322       break;
11323     }
11324
11325     case ISD::TokenFactor:
11326       // We have to check each of the operands of the token factor for "small"
11327       // token factors, so we queue them up.  Adding the operands to the queue
11328       // (stack) in reverse order maintains the original order and increases the
11329       // likelihood that getNode will find a matching token factor (CSE.)
11330       if (Chain.getNumOperands() > 16) {
11331         Aliases.push_back(Chain);
11332         break;
11333       }
11334       for (unsigned n = Chain.getNumOperands(); n;)
11335         Chains.push_back(Chain.getOperand(--n));
11336       ++Depth;
11337       break;
11338
11339     default:
11340       // For all other instructions we will just have to take what we can get.
11341       Aliases.push_back(Chain);
11342       break;
11343     }
11344   }
11345
11346   // We need to be careful here to also search for aliases through the
11347   // value operand of a store, etc. Consider the following situation:
11348   //   Token1 = ...
11349   //   L1 = load Token1, %52
11350   //   S1 = store Token1, L1, %51
11351   //   L2 = load Token1, %52+8
11352   //   S2 = store Token1, L2, %51+8
11353   //   Token2 = Token(S1, S2)
11354   //   L3 = load Token2, %53
11355   //   S3 = store Token2, L3, %52
11356   //   L4 = load Token2, %53+8
11357   //   S4 = store Token2, L4, %52+8
11358   // If we search for aliases of S3 (which loads address %52), and we look
11359   // only through the chain, then we'll miss the trivial dependence on L1
11360   // (which also loads from %52). We then might change all loads and
11361   // stores to use Token1 as their chain operand, which could result in
11362   // copying %53 into %52 before copying %52 into %51 (which should
11363   // happen first).
11364   //
11365   // The problem is, however, that searching for such data dependencies
11366   // can become expensive, and the cost is not directly related to the
11367   // chain depth. Instead, we'll rule out such configurations here by
11368   // insisting that we've visited all chain users (except for users
11369   // of the original chain, which is not necessary). When doing this,
11370   // we need to look through nodes we don't care about (otherwise, things
11371   // like register copies will interfere with trivial cases).
11372
11373   SmallVector<const SDNode *, 16> Worklist;
11374   for (SmallPtrSet<SDNode *, 16>::iterator I = Visited.begin(),
11375        IE = Visited.end(); I != IE; ++I)
11376     if (*I != OriginalChain.getNode())
11377       Worklist.push_back(*I);
11378
11379   while (!Worklist.empty()) {
11380     const SDNode *M = Worklist.pop_back_val();
11381
11382     // We have already visited M, and want to make sure we've visited any uses
11383     // of M that we care about. For uses that we've not visisted, and don't
11384     // care about, queue them to the worklist.
11385
11386     for (SDNode::use_iterator UI = M->use_begin(),
11387          UIE = M->use_end(); UI != UIE; ++UI)
11388       if (UI.getUse().getValueType() == MVT::Other && Visited.insert(*UI)) {
11389         if (isa<MemIntrinsicSDNode>(*UI) || isa<MemSDNode>(*UI)) {
11390           // We've not visited this use, and we care about it (it could have an
11391           // ordering dependency with the original node).
11392           Aliases.clear();
11393           Aliases.push_back(OriginalChain);
11394           return;
11395         }
11396
11397         // We've not visited this use, but we don't care about it. Mark it as
11398         // visited and enqueue it to the worklist.
11399         Worklist.push_back(*UI);
11400       }
11401   }
11402 }
11403
11404 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11405 /// for a better chain (aliasing node.)
11406 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11407   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11408
11409   // Accumulate all the aliases to this node.
11410   GatherAllAliases(N, OldChain, Aliases);
11411
11412   // If no operands then chain to entry token.
11413   if (Aliases.size() == 0)
11414     return DAG.getEntryNode();
11415
11416   // If a single operand then chain to it.  We don't need to revisit it.
11417   if (Aliases.size() == 1)
11418     return Aliases[0];
11419
11420   // Construct a custom tailored token factor.
11421   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
11422                      &Aliases[0], Aliases.size());
11423 }
11424
11425 // SelectionDAG::Combine - This is the entry point for the file.
11426 //
11427 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11428                            CodeGenOpt::Level OptLevel) {
11429   /// run - This is the main entry point to this class.
11430   ///
11431   DAGCombiner(*this, AA, OptLevel).Run(Level);
11432 }