lib/CodeGen/MachineScheduler.cpp

   1 //===- MachineScheduler.cpp - Machine Instruction Scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // MachineScheduler schedules machine instructions after phi elimination. It
  11 // preserves LiveIntervals so it can be invoked before register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16
  17 #include "RegisterClassInfo.h"
  18 #include "RegisterPressure.h"
  19 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  20 #include "llvm/CodeGen/MachineScheduler.h"
  21 #include "llvm/CodeGen/Passes.h"
  22 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/Target/TargetInstrInfo.h"
  25 #include "llvm/Support/CommandLine.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/ADT/OwningPtr.h"
  30 #include "llvm/ADT/PriorityQueue.h"
  31
  32 #include <queue>
  33
  34 using namespace llvm;
  35
  36 static cl::opt<bool> ForceTopDown("misched-topdown", cl::Hidden,
  37                                   cl::desc("Force top-down list scheduling"));
  38 static cl::opt<bool> ForceBottomUp("misched-bottomup", cl::Hidden,
  39                                   cl::desc("Force bottom-up list scheduling"));
  40
  41 #ifndef NDEBUG
  42 static cl::opt<bool> ViewMISchedDAGs("view-misched-dags", cl::Hidden,
  43   cl::desc("Pop up a window to show MISched dags after they are processed"));
  44
  45 static cl::opt<unsigned> MISchedCutoff("misched-cutoff", cl::Hidden,
  46   cl::desc("Stop scheduling after N instructions"), cl::init(~0U));
  47 #else
  48 static bool ViewMISchedDAGs = false;
  49 #endif // NDEBUG
  50
  51 //===----------------------------------------------------------------------===//
  52 // Machine Instruction Scheduling Pass and Registry
  53 //===----------------------------------------------------------------------===//
  54
  55 MachineSchedContext::MachineSchedContext():
  56     MF(0), MLI(0), MDT(0), PassConfig(0), AA(0), LIS(0) {
  57   RegClassInfo = new RegisterClassInfo();
  58 }
  59
  60 MachineSchedContext::~MachineSchedContext() {
  61   delete RegClassInfo;
  62 }
  63
  64 namespace {
  65 /// MachineScheduler runs after coalescing and before register allocation.
  66 class MachineScheduler : public MachineSchedContext,
  67                          public MachineFunctionPass {
  68 public:
  69   MachineScheduler();
  70
  71   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  72
  73   virtual void releaseMemory() {}
  74
  75   virtual bool runOnMachineFunction(MachineFunction&);
  76
  77   virtual void print(raw_ostream &O, const Module* = 0) const;
  78
  79   static char ID; // Class identification, replacement for typeinfo
  80 };
  81 } // namespace
  82
  83 char MachineScheduler::ID = 0;
  84
  85 char &llvm::MachineSchedulerID = MachineScheduler::ID;
  86
  87 INITIALIZE_PASS_BEGIN(MachineScheduler, "misched",
  88                       "Machine Instruction Scheduler", false, false)
  89 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
  90 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
  91 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
  92 INITIALIZE_PASS_END(MachineScheduler, "misched",
  93                     "Machine Instruction Scheduler", false, false)
  94
  95 MachineScheduler::MachineScheduler()
  96 : MachineFunctionPass(ID) {
  97   initializeMachineSchedulerPass(*PassRegistry::getPassRegistry());
  98 }
  99
 100 void MachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
 101   AU.setPreservesCFG();
 102   AU.addRequiredID(MachineDominatorsID);
 103   AU.addRequired<MachineLoopInfo>();
 104   AU.addRequired<AliasAnalysis>();
 105   AU.addRequired<TargetPassConfig>();
 106   AU.addRequired<SlotIndexes>();
 107   AU.addPreserved<SlotIndexes>();
 108   AU.addRequired<LiveIntervals>();
 109   AU.addPreserved<LiveIntervals>();
 110   MachineFunctionPass::getAnalysisUsage(AU);
 111 }
 112
 113 MachinePassRegistry MachineSchedRegistry::Registry;
 114
 115 /// A dummy default scheduler factory indicates whether the scheduler
 116 /// is overridden on the command line.
 117 static ScheduleDAGInstrs *useDefaultMachineSched(MachineSchedContext *C) {
 118   return 0;
 119 }
 120
 121 /// MachineSchedOpt allows command line selection of the scheduler.
 122 static cl::opt<MachineSchedRegistry::ScheduleDAGCtor, false,
 123                RegisterPassParser<MachineSchedRegistry> >
 124 MachineSchedOpt("misched",
 125                 cl::init(&useDefaultMachineSched), cl::Hidden,
 126                 cl::desc("Machine instruction scheduler to use"));
 127
 128 static MachineSchedRegistry
 129 DefaultSchedRegistry("default", "Use the target's default scheduler choice.",
 130                      useDefaultMachineSched);
 131
 132 /// Forward declare the standard machine scheduler. This will be used as the
 133 /// default scheduler if the target does not set a default.
 134 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C);
 135
 136
 137 /// Decrement this iterator until reaching the top or a non-debug instr.
 138 static MachineBasicBlock::iterator
 139 priorNonDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator Beg) {
 140   assert(I != Beg && "reached the top of the region, cannot decrement");
 141   while (--I != Beg) {
 142     if (!I->isDebugValue())
 143       break;
 144   }
 145   return I;
 146 }
 147
 148 /// If this iterator is a debug value, increment until reaching the End or a
 149 /// non-debug instruction.
 150 static MachineBasicBlock::iterator
 151 nextIfDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator End) {
 152   while(I != End) {
 153     if (!I->isDebugValue())
 154       break;
 155   }
 156   return I;
 157 }
 158
 159 /// Top-level MachineScheduler pass driver.
 160 ///
 161 /// Visit blocks in function order. Divide each block into scheduling regions
 162 /// and visit them bottom-up. Visiting regions bottom-up is not required, but is
 163 /// consistent with the DAG builder, which traverses the interior of the
 164 /// scheduling regions bottom-up.
 165 ///
 166 /// This design avoids exposing scheduling boundaries to the DAG builder,
 167 /// simplifying the DAG builder's support for "special" target instructions.
 168 /// At the same time the design allows target schedulers to operate across
 169 /// scheduling boundaries, for example to bundle the boudary instructions
 170 /// without reordering them. This creates complexity, because the target
 171 /// scheduler must update the RegionBegin and RegionEnd positions cached by
 172 /// ScheduleDAGInstrs whenever adding or removing instructions. A much simpler
 173 /// design would be to split blocks at scheduling boundaries, but LLVM has a
 174 /// general bias against block splitting purely for implementation simplicity.
 175 bool MachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 176   // Initialize the context of the pass.
 177   MF = &mf;
 178   MLI = &getAnalysis<MachineLoopInfo>();
 179   MDT = &getAnalysis<MachineDominatorTree>();
 180   PassConfig = &getAnalysis<TargetPassConfig>();
 181   AA = &getAnalysis<AliasAnalysis>();
 182
 183   LIS = &getAnalysis<LiveIntervals>();
 184   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 185
 186   RegClassInfo->runOnMachineFunction(*MF);
 187
 188   // Select the scheduler, or set the default.
 189   MachineSchedRegistry::ScheduleDAGCtor Ctor = MachineSchedOpt;
 190   if (Ctor == useDefaultMachineSched) {
 191     // Get the default scheduler set by the target.
 192     Ctor = MachineSchedRegistry::getDefault();
 193     if (!Ctor) {
 194       Ctor = createConvergingSched;
 195       MachineSchedRegistry::setDefault(Ctor);
 196     }
 197   }
 198   // Instantiate the selected scheduler.
 199   OwningPtr<ScheduleDAGInstrs> Scheduler(Ctor(this));
 200
 201   // Visit all machine basic blocks.
 202   //
 203   // TODO: Visit blocks in global postorder or postorder within the bottom-up
 204   // loop tree. Then we can optionally compute global RegPressure.
 205   for (MachineFunction::iterator MBB = MF->begin(), MBBEnd = MF->end();
 206        MBB != MBBEnd; ++MBB) {
 207
 208     Scheduler->startBlock(MBB);
 209
 210     // Break the block into scheduling regions [I, RegionEnd), and schedule each
 211     // region as soon as it is discovered. RegionEnd points the the scheduling
 212     // boundary at the bottom of the region. The DAG does not include RegionEnd,
 213     // but the region does (i.e. the next RegionEnd is above the previous
 214     // RegionBegin). If the current block has no terminator then RegionEnd ==
 215     // MBB->end() for the bottom region.
 216     //
 217     // The Scheduler may insert instructions during either schedule() or
 218     // exitRegion(), even for empty regions. So the local iterators 'I' and
 219     // 'RegionEnd' are invalid across these calls.
 220     unsigned RemainingCount = MBB->size();
 221     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 222         RegionEnd != MBB->begin(); RegionEnd = Scheduler->begin()) {
 223
 224       // Avoid decrementing RegionEnd for blocks with no terminator.
 225       if (RegionEnd != MBB->end()
 226           || TII->isSchedulingBoundary(llvm::prior(RegionEnd), MBB, *MF)) {
 227         --RegionEnd;
 228         // Count the boundary instruction.
 229         --RemainingCount;
 230       }
 231
 232       // The next region starts above the previous region. Look backward in the
 233       // instruction stream until we find the nearest boundary.
 234       MachineBasicBlock::iterator I = RegionEnd;
 235       for(;I != MBB->begin(); --I, --RemainingCount) {
 236         if (TII->isSchedulingBoundary(llvm::prior(I), MBB, *MF))
 237           break;
 238       }
 239       // Notify the scheduler of the region, even if we may skip scheduling
 240       // it. Perhaps it still needs to be bundled.
 241       Scheduler->enterRegion(MBB, I, RegionEnd, RemainingCount);
 242
 243       // Skip empty scheduling regions (0 or 1 schedulable instructions).
 244       if (I == RegionEnd || I == llvm::prior(RegionEnd)) {
 245         // Close the current region. Bundle the terminator if needed.
 246         // This invalidates 'RegionEnd' and 'I'.
 247         Scheduler->exitRegion();
 248         continue;
 249       }
 250       DEBUG(dbgs() << "MachineScheduling " << MF->getFunction()->getName()
 251             << ":BB#" << MBB->getNumber() << "\n  From: " << *I << "    To: ";
 252             if (RegionEnd != MBB->end()) dbgs() << *RegionEnd;
 253             else dbgs() << "End";
 254             dbgs() << " Remaining: " << RemainingCount << "\n");
 255
 256       // Schedule a region: possibly reorder instructions.
 257       // This invalidates 'RegionEnd' and 'I'.
 258       Scheduler->schedule();
 259
 260       // Close the current region.
 261       Scheduler->exitRegion();
 262
 263       // Scheduling has invalidated the current iterator 'I'. Ask the
 264       // scheduler for the top of it's scheduled region.
 265       RegionEnd = Scheduler->begin();
 266     }
 267     assert(RemainingCount == 0 && "Instruction count mismatch!");
 268     Scheduler->finishBlock();
 269   }
 270   Scheduler->finalizeSchedule();
 271   DEBUG(LIS->print(dbgs()));
 272   return true;
 273 }
 274
 275 void MachineScheduler::print(raw_ostream &O, const Module* m) const {
 276   // unimplemented
 277 }
 278
 279 //===----------------------------------------------------------------------===//
 280 // MachineSchedStrategy - Interface to a machine scheduling algorithm.
 281 //===----------------------------------------------------------------------===//
 282
 283 namespace {
 284 class ScheduleDAGMI;
 285
 286 /// MachineSchedStrategy - Interface used by ScheduleDAGMI to drive the selected
 287 /// scheduling algorithm.
 288 ///
 289 /// If this works well and targets wish to reuse ScheduleDAGMI, we may expose it
 290 /// in ScheduleDAGInstrs.h
 291 class MachineSchedStrategy {
 292 public:
 293   virtual ~MachineSchedStrategy() {}
 294
 295   /// Initialize the strategy after building the DAG for a new region.
 296   virtual void initialize(ScheduleDAGMI *DAG) = 0;
 297
 298   /// Pick the next node to schedule, or return NULL. Set IsTopNode to true to
 299   /// schedule the node at the top of the unscheduled region. Otherwise it will
 300   /// be scheduled at the bottom.
 301   virtual SUnit *pickNode(bool &IsTopNode) = 0;
 302
 303   /// When all predecessor dependencies have been resolved, free this node for
 304   /// top-down scheduling.
 305   virtual void releaseTopNode(SUnit *SU) = 0;
 306   /// When all successor dependencies have been resolved, free this node for
 307   /// bottom-up scheduling.
 308   virtual void releaseBottomNode(SUnit *SU) = 0;
 309 };
 310 } // namespace
 311
 312 //===----------------------------------------------------------------------===//
 313 // ScheduleDAGMI - Base class for MachineInstr scheduling with LiveIntervals
 314 // preservation.
 315 //===----------------------------------------------------------------------===//
 316
 317 namespace {
 318 /// ScheduleDAGMI is an implementation of ScheduleDAGInstrs that schedules
 319 /// machine instructions while updating LiveIntervals.
 320 class ScheduleDAGMI : public ScheduleDAGInstrs {
 321   AliasAnalysis *AA;
 322   RegisterClassInfo *RegClassInfo;
 323   MachineSchedStrategy *SchedImpl;
 324
 325   MachineBasicBlock::iterator LiveRegionEnd;
 326
 327   // Register pressure in this region computed by buildSchedGraph.
 328   IntervalPressure RegPressure;
 329   RegPressureTracker RPTracker;
 330
 331   /// The top of the unscheduled zone.
 332   MachineBasicBlock::iterator CurrentTop;
 333   IntervalPressure TopPressure;
 334   RegPressureTracker TopRPTracker;
 335
 336   /// The bottom of the unscheduled zone.
 337   MachineBasicBlock::iterator CurrentBottom;
 338   IntervalPressure BotPressure;
 339   RegPressureTracker BotRPTracker;
 340
 341   /// The number of instructions scheduled so far. Used to cut off the
 342   /// scheduler at the point determined by misched-cutoff.
 343   unsigned NumInstrsScheduled;
 344 public:
 345   ScheduleDAGMI(MachineSchedContext *C, MachineSchedStrategy *S):
 346     ScheduleDAGInstrs(*C->MF, *C->MLI, *C->MDT, /*IsPostRA=*/false, C->LIS),
 347     AA(C->AA), RegClassInfo(C->RegClassInfo), SchedImpl(S),
 348     RPTracker(RegPressure), CurrentTop(), TopRPTracker(TopPressure),
 349     CurrentBottom(), BotRPTracker(BotPressure), NumInstrsScheduled(0) {}
 350
 351   ~ScheduleDAGMI() {
 352     delete SchedImpl;
 353   }
 354
 355   MachineBasicBlock::iterator top() const { return CurrentTop; }
 356   MachineBasicBlock::iterator bottom() const { return CurrentBottom; }
 357
 358   /// Get current register pressure for the top scheduled instructions.
 359   const IntervalPressure &getTopPressure() const { return TopPressure; }
 360
 361   /// Get current register pressure for the bottom scheduled instructions.
 362   const IntervalPressure &getBotPressure() const { return BotPressure; }
 363
 364   /// Get register pressure for the entire scheduling region before scheduling.
 365   const IntervalPressure &getRegPressure() const { return RegPressure; }
 366
 367   /// Implement the ScheduleDAGInstrs interface for handling the next scheduling
 368   /// region. This covers all instructions in a block, while schedule() may only
 369   /// cover a subset.
 370   void enterRegion(MachineBasicBlock *bb,
 371                    MachineBasicBlock::iterator begin,
 372                    MachineBasicBlock::iterator end,
 373                    unsigned endcount);
 374
 375   /// Implement ScheduleDAGInstrs interface for scheduling a sequence of
 376   /// reorderable instructions.
 377   void schedule();
 378
 379 protected:
 380   void initRegPressure();
 381
 382   void moveInstruction(MachineInstr *MI, MachineBasicBlock::iterator InsertPos);
 383   bool checkSchedLimit();
 384
 385   void releaseSucc(SUnit *SU, SDep *SuccEdge);
 386   void releaseSuccessors(SUnit *SU);
 387   void releasePred(SUnit *SU, SDep *PredEdge);
 388   void releasePredecessors(SUnit *SU);
 389
 390   void placeDebugValues();
 391 };
 392 } // namespace
 393
 394 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. When
 395 /// NumPredsLeft reaches zero, release the successor node.
 396 void ScheduleDAGMI::releaseSucc(SUnit *SU, SDep *SuccEdge) {
 397   SUnit *SuccSU = SuccEdge->getSUnit();
 398
 399 #ifndef NDEBUG
 400   if (SuccSU->NumPredsLeft == 0) {
 401     dbgs() << "*** Scheduling failed! ***\n";
 402     SuccSU->dump(this);
 403     dbgs() << " has been released too many times!\n";
 404     llvm_unreachable(0);
 405   }
 406 #endif
 407   --SuccSU->NumPredsLeft;
 408   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU)
 409     SchedImpl->releaseTopNode(SuccSU);
 410 }
 411
 412 /// releaseSuccessors - Call releaseSucc on each of SU's successors.
 413 void ScheduleDAGMI::releaseSuccessors(SUnit *SU) {
 414   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 415        I != E; ++I) {
 416     releaseSucc(SU, &*I);
 417   }
 418 }
 419
 420 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. When
 421 /// NumSuccsLeft reaches zero, release the predecessor node.
 422 void ScheduleDAGMI::releasePred(SUnit *SU, SDep *PredEdge) {
 423   SUnit *PredSU = PredEdge->getSUnit();
 424
 425 #ifndef NDEBUG
 426   if (PredSU->NumSuccsLeft == 0) {
 427     dbgs() << "*** Scheduling failed! ***\n";
 428     PredSU->dump(this);
 429     dbgs() << " has been released too many times!\n";
 430     llvm_unreachable(0);
 431   }
 432 #endif
 433   --PredSU->NumSuccsLeft;
 434   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU)
 435     SchedImpl->releaseBottomNode(PredSU);
 436 }
 437
 438 /// releasePredecessors - Call releasePred on each of SU's predecessors.
 439 void ScheduleDAGMI::releasePredecessors(SUnit *SU) {
 440   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 441        I != E; ++I) {
 442     releasePred(SU, &*I);
 443   }
 444 }
 445
 446 void ScheduleDAGMI::moveInstruction(MachineInstr *MI,
 447                                     MachineBasicBlock::iterator InsertPos) {
 448   // Fix RegionBegin if the first instruction moves down.
 449   if (&*RegionBegin == MI)
 450     RegionBegin = llvm::next(RegionBegin);
 451   BB->splice(InsertPos, BB, MI);
 452   LIS->handleMove(MI);
 453   // Fix RegionBegin if another instruction moves above the first instruction.
 454   if (RegionBegin == InsertPos)
 455     RegionBegin = MI;
 456   // Fix TopRPTracker if we move something above CurrentTop.
 457   if (CurrentTop == InsertPos)
 458     TopRPTracker.setPos(MI);
 459 }
 460
 461 bool ScheduleDAGMI::checkSchedLimit() {
 462 #ifndef NDEBUG
 463   if (NumInstrsScheduled == MISchedCutoff && MISchedCutoff != ~0U) {
 464     CurrentTop = CurrentBottom;
 465     return false;
 466   }
 467   ++NumInstrsScheduled;
 468 #endif
 469   return true;
 470 }
 471
 472 /// enterRegion - Called back from MachineScheduler::runOnMachineFunction after
 473 /// crossing a scheduling boundary. [begin, end) includes all instructions in
 474 /// the region, including the boundary itself and single-instruction regions
 475 /// that don't get scheduled.
 476 void ScheduleDAGMI::enterRegion(MachineBasicBlock *bb,
 477                                 MachineBasicBlock::iterator begin,
 478                                 MachineBasicBlock::iterator end,
 479                                 unsigned endcount)
 480 {
 481   ScheduleDAGInstrs::enterRegion(bb, begin, end, endcount);
 482
 483   // For convenience remember the end of the liveness region.
 484   LiveRegionEnd =
 485     (RegionEnd == bb->end()) ? RegionEnd : llvm::next(RegionEnd);
 486 }
 487
 488 // Setup the register pressure trackers for the top scheduled top and bottom
 489 // scheduled regions.
 490 void ScheduleDAGMI::initRegPressure() {
 491   TopRPTracker.init(&MF, RegClassInfo, LIS, BB, RegionBegin);
 492   BotRPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 493
 494   // Close the RPTracker to finalize live ins.
 495   RPTracker.closeRegion();
 496
 497   // Initialize the live ins and live outs.
 498   TopRPTracker.addLiveRegs(RPTracker.getPressure().LiveInRegs);
 499   BotRPTracker.addLiveRegs(RPTracker.getPressure().LiveOutRegs);
 500
 501   // Close one end of the tracker so we can call
 502   // getMaxUpward/DownwardPressureDelta before advancing across any
 503   // instructions. This converts currently live regs into live ins/outs.
 504   TopRPTracker.closeTop();
 505   BotRPTracker.closeBottom();
 506
 507   // Account for liveness generated by the region boundary.
 508   if (LiveRegionEnd != RegionEnd)
 509     BotRPTracker.recede();
 510
 511   assert(BotRPTracker.getPos() == RegionEnd && "Can't find the region bottom");
 512 }
 513
 514 /// schedule - Called back from MachineScheduler::runOnMachineFunction
 515 /// after setting up the current scheduling region. [RegionBegin, RegionEnd)
 516 /// only includes instructions that have DAG nodes, not scheduling boundaries.
 517 void ScheduleDAGMI::schedule() {
 518   // Initialize the register pressure tracker used by buildSchedGraph.
 519   RPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 520
 521   // Account for liveness generate by the region boundary.
 522   if (LiveRegionEnd != RegionEnd)
 523     RPTracker.recede();
 524
 525   // Build the DAG, and compute current register pressure.
 526   buildSchedGraph(AA, &RPTracker);
 527
 528   // Initialize top/bottom trackers after computing region pressure.
 529   initRegPressure();
 530
 531   DEBUG(dbgs() << "********** MI Scheduling **********\n");
 532   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 533           SUnits[su].dumpAll(this));
 534
 535   if (ViewMISchedDAGs) viewGraph();
 536
 537   SchedImpl->initialize(this);
 538
 539   // Release edges from the special Entry node or to the special Exit node.
 540   releaseSuccessors(&EntrySU);
 541   releasePredecessors(&ExitSU);
 542
 543   // Release all DAG roots for scheduling.
 544   for (std::vector<SUnit>::iterator I = SUnits.begin(), E = SUnits.end();
 545        I != E; ++I) {
 546     // A SUnit is ready to top schedule if it has no predecessors.
 547     if (I->Preds.empty())
 548       SchedImpl->releaseTopNode(&(*I));
 549     // A SUnit is ready to bottom schedule if it has no successors.
 550     if (I->Succs.empty())
 551       SchedImpl->releaseBottomNode(&(*I));
 552   }
 553
 554   CurrentTop = nextIfDebug(RegionBegin, RegionEnd);
 555   CurrentBottom = RegionEnd;
 556   bool IsTopNode = false;
 557   while (SUnit *SU = SchedImpl->pickNode(IsTopNode)) {
 558     DEBUG(dbgs() << "*** " << (IsTopNode ? "Top" : "Bottom")
 559           << " Scheduling Instruction:\n"; SU->dump(this));
 560     if (!checkSchedLimit())
 561       break;
 562
 563     // Move the instruction to its new location in the instruction stream.
 564     MachineInstr *MI = SU->getInstr();
 565
 566     if (IsTopNode) {
 567       assert(SU->isTopReady() && "node still has unscheduled dependencies");
 568       if (&*CurrentTop == MI)
 569         CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 570       else
 571         moveInstruction(MI, CurrentTop);
 572
 573       // Update top scheduled pressure.
 574       TopRPTracker.advance();
 575       assert(TopRPTracker.getPos() == CurrentTop && "out of sync");
 576
 577       // Release dependent instructions for scheduling.
 578       releaseSuccessors(SU);
 579     }
 580     else {
 581       assert(SU->isBottomReady() && "node still has unscheduled dependencies");
 582       MachineBasicBlock::iterator priorII =
 583         priorNonDebug(CurrentBottom, CurrentTop);
 584       if (&*priorII == MI)
 585         CurrentBottom = priorII;
 586       else {
 587         if (&*CurrentTop == MI)
 588           CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 589         moveInstruction(MI, CurrentBottom);
 590         CurrentBottom = MI;
 591       }
 592       // Update bottom scheduled pressure.
 593       BotRPTracker.recede();
 594       assert(BotRPTracker.getPos() == CurrentBottom && "out of sync");
 595
 596       // Release dependent instructions for scheduling.
 597       releasePredecessors(SU);
 598     }
 599     SU->isScheduled = true;
 600   }
 601   assert(CurrentTop == CurrentBottom && "Nonempty unscheduled zone.");
 602
 603   placeDebugValues();
 604 }
 605
 606 /// Reinsert any remaining debug_values, just like the PostRA scheduler.
 607 void ScheduleDAGMI::placeDebugValues() {
 608   // If first instruction was a DBG_VALUE then put it back.
 609   if (FirstDbgValue) {
 610     BB->splice(RegionBegin, BB, FirstDbgValue);
 611     RegionBegin = FirstDbgValue;
 612   }
 613
 614   for (std::vector<std::pair<MachineInstr *, MachineInstr *> >::iterator
 615          DI = DbgValues.end(), DE = DbgValues.begin(); DI != DE; --DI) {
 616     std::pair<MachineInstr *, MachineInstr *> P = *prior(DI);
 617     MachineInstr *DbgValue = P.first;
 618     MachineBasicBlock::iterator OrigPrevMI = P.second;
 619     BB->splice(++OrigPrevMI, BB, DbgValue);
 620     if (OrigPrevMI == llvm::prior(RegionEnd))
 621       RegionEnd = DbgValue;
 622   }
 623   DbgValues.clear();
 624   FirstDbgValue = NULL;
 625 }
 626
 627 //===----------------------------------------------------------------------===//
 628 // ConvergingScheduler - Implementation of the standard MachineSchedStrategy.
 629 //===----------------------------------------------------------------------===//
 630
 631 namespace {
 632 struct ReadyQ {
 633   typedef std::vector<SUnit*>::iterator iterator;
 634
 635   unsigned ID;
 636   std::vector<SUnit*> Queue;
 637
 638   ReadyQ(unsigned id): ID(id) {}
 639
 640   bool isInQueue(SUnit *SU) const {
 641     return SU->NodeQueueId & ID;
 642   }
 643
 644   bool empty() const { return Queue.empty(); }
 645
 646   iterator find(SUnit *SU) {
 647     return std::find(Queue.begin(), Queue.end(), SU);
 648   }
 649
 650   void push(SUnit *SU) {
 651     Queue.push_back(SU);
 652   }
 653
 654   void remove(iterator I) {
 655     *I = Queue.back();
 656     Queue.pop_back();
 657   }
 658 };
 659
 660 /// ConvergingScheduler shrinks the unscheduled zone using heuristics to balance
 661 /// the schedule.
 662 class ConvergingScheduler : public MachineSchedStrategy {
 663   ScheduleDAGMI *DAG;
 664
 665   ReadyQ TopQueue;
 666   ReadyQ BotQueue;
 667
 668 public:
 669   // NodeQueueId = 0 (none), = 1 (top), = 2 (bottom), = 3 (both)
 670   ConvergingScheduler(): TopQueue(1), BotQueue(2) {}
 671
 672   virtual void initialize(ScheduleDAGMI *dag) {
 673     DAG = dag;
 674
 675     assert((!ForceTopDown || !ForceBottomUp) &&
 676            "-misched-topdown incompatible with -misched-bottomup");
 677   }
 678
 679   virtual SUnit *pickNode(bool &IsTopNode) {
 680     if (DAG->top() == DAG->bottom()) {
 681       assert(TopQueue.empty() && BotQueue.empty() && "ReadyQ garbage");
 682       return NULL;
 683     }
 684     // As an initial placeholder heuristic, schedule in the direction that has
 685     // the fewest choices.
 686     SUnit *SU;
 687     if (ForceTopDown
 688         || (!ForceBottomUp && TopQueue.Queue.size() <= BotQueue.Queue.size())) {
 689       SU = DAG->getSUnit(DAG->top());
 690       IsTopNode = true;
 691     }
 692     else {
 693       SU = DAG->getSUnit(priorNonDebug(DAG->bottom(), DAG->top()));
 694       IsTopNode = false;
 695     }
 696     if (SU->isTopReady()) {
 697       assert(!TopQueue.empty() && "bad ready count");
 698       TopQueue.remove(TopQueue.find(SU));
 699     }
 700     if (SU->isBottomReady()) {
 701       assert(!BotQueue.empty() && "bad ready count");
 702       BotQueue.remove(BotQueue.find(SU));
 703     }
 704     return SU;
 705   }
 706
 707   virtual void releaseTopNode(SUnit *SU) {
 708     TopQueue.push(SU);
 709   }
 710   virtual void releaseBottomNode(SUnit *SU) {
 711     BotQueue.push(SU);
 712   }
 713 };
 714 } // namespace
 715
 716 /// Create the standard converging machine scheduler. This will be used as the
 717 /// default scheduler if the target does not set a default.
 718 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C) {
 719   assert((!ForceTopDown || !ForceBottomUp) &&
 720          "-misched-topdown incompatible with -misched-bottomup");
 721   return new ScheduleDAGMI(C, new ConvergingScheduler());
 722 }
 723 static MachineSchedRegistry
 724 ConvergingSchedRegistry("converge", "Standard converging scheduler.",
 725                         createConvergingSched);
 726
 727 //===----------------------------------------------------------------------===//
 728 // Machine Instruction Shuffler for Correctness Testing
 729 //===----------------------------------------------------------------------===//
 730
 731 #ifndef NDEBUG
 732 namespace {
 733 /// Apply a less-than relation on the node order, which corresponds to the
 734 /// instruction order prior to scheduling. IsReverse implements greater-than.
 735 template<bool IsReverse>
 736 struct SUnitOrder {
 737   bool operator()(SUnit *A, SUnit *B) const {
 738     if (IsReverse)
 739       return A->NodeNum > B->NodeNum;
 740     else
 741       return A->NodeNum < B->NodeNum;
 742   }
 743 };
 744
 745 /// Reorder instructions as much as possible.
 746 class InstructionShuffler : public MachineSchedStrategy {
 747   bool IsAlternating;
 748   bool IsTopDown;
 749
 750   // Using a less-than relation (SUnitOrder<false>) for the TopQ priority
 751   // gives nodes with a higher number higher priority causing the latest
 752   // instructions to be scheduled first.
 753   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<false> >
 754     TopQ;
 755   // When scheduling bottom-up, use greater-than as the queue priority.
 756   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<true> >
 757     BottomQ;
 758 public:
 759   InstructionShuffler(bool alternate, bool topdown)
 760     : IsAlternating(alternate), IsTopDown(topdown) {}
 761
 762   virtual void initialize(ScheduleDAGMI *) {
 763     TopQ.clear();
 764     BottomQ.clear();
 765   }
 766
 767   /// Implement MachineSchedStrategy interface.
 768   /// -----------------------------------------
 769
 770   virtual SUnit *pickNode(bool &IsTopNode) {
 771     SUnit *SU;
 772     if (IsTopDown) {
 773       do {
 774         if (TopQ.empty()) return NULL;
 775         SU = TopQ.top();
 776         TopQ.pop();
 777       } while (SU->isScheduled);
 778       IsTopNode = true;
 779     }
 780     else {
 781       do {
 782         if (BottomQ.empty()) return NULL;
 783         SU = BottomQ.top();
 784         BottomQ.pop();
 785       } while (SU->isScheduled);
 786       IsTopNode = false;
 787     }
 788     if (IsAlternating)
 789       IsTopDown = !IsTopDown;
 790     return SU;
 791   }
 792
 793   virtual void releaseTopNode(SUnit *SU) {
 794     TopQ.push(SU);
 795   }
 796   virtual void releaseBottomNode(SUnit *SU) {
 797     BottomQ.push(SU);
 798   }
 799 };
 800 } // namespace
 801
 802 static ScheduleDAGInstrs *createInstructionShuffler(MachineSchedContext *C) {
 803   bool Alternate = !ForceTopDown && !ForceBottomUp;
 804   bool TopDown = !ForceBottomUp;
 805   assert((TopDown || !ForceTopDown) &&
 806          "-misched-topdown incompatible with -misched-bottomup");
 807   return new ScheduleDAGMI(C, new InstructionShuffler(Alternate, TopDown));
 808 }
 809 static MachineSchedRegistry ShufflerRegistry(
 810   "shuffle", "Shuffle machine instructions alternating directions",
 811   createInstructionShuffler);
 812 #endif // !NDEBUG