lib/CodeGen/InstrSched/SchedGraph.cpp

   1 //===- SchedGraph.cpp - Scheduling Graph Implementation -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Scheduling graph based on SSA graph plus extra dependence edges capturing
  11 // dependences due to machine resources (machine registers, CC registers, and
  12 // any others).
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "SchedGraph.h"
  17 #include "llvm/Function.h"
  18 #include "llvm/iOther.h"
  19 #include "llvm/CodeGen/MachineCodeForInstruction.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/Target/TargetInstrInfo.h"
  22 #include "llvm/Target/TargetMachine.h"
  23 #include "llvm/Target/TargetRegInfo.h"
  24 #include "Support/STLExtras.h"
  25
  26 namespace llvm {
  27
  28 //*********************** Internal Data Structures *************************/
  29
  30 // The following two types need to be classes, not typedefs, so we can use
  31 // opaque declarations in SchedGraph.h
  32 //
  33 struct RefVec: public std::vector<std::pair<SchedGraphNode*, int> > {
  34   typedef std::vector<std::pair<SchedGraphNode*,int> >::iterator iterator;
  35   typedef
  36   std::vector<std::pair<SchedGraphNode*,int> >::const_iterator const_iterator;
  37 };
  38
  39 struct RegToRefVecMap: public hash_map<int, RefVec> {
  40   typedef hash_map<int, RefVec>::      iterator       iterator;
  41   typedef hash_map<int, RefVec>::const_iterator const_iterator;
  42 };
  43
  44 struct ValueToDefVecMap: public hash_map<const Value*, RefVec> {
  45   typedef hash_map<const Value*, RefVec>::      iterator       iterator;
  46   typedef hash_map<const Value*, RefVec>::const_iterator const_iterator;
  47 };
  48
  49
  50 //
  51 // class SchedGraphNode
  52 //
  53
  54 SchedGraphNode::SchedGraphNode(unsigned NID, MachineBasicBlock *mbb,
  55                                int   indexInBB, const TargetMachine& Target)
  56   : SchedGraphNodeCommon(NID,indexInBB), MBB(mbb), MI(mbb ? (*mbb)[indexInBB] : 0) {
  57   if (MI) {
  58     MachineOpCode mopCode = MI->getOpCode();
  59     latency = Target.getInstrInfo().hasResultInterlock(mopCode)
  60       ? Target.getInstrInfo().minLatency(mopCode)
  61       : Target.getInstrInfo().maxLatency(mopCode);
  62   }
  63 }
  64
  65 //
  66 // Method: SchedGraphNode Destructor
  67 //
  68 // Description:
  69 //      Free memory allocated by the SchedGraphNode object.
  70 //
  71 // Notes:
  72 //      Do not delete the edges here.  The base class will take care of that.
  73 //      Only handle subclass specific stuff here (where currently there is
  74 //      none).
  75 //
  76 SchedGraphNode::~SchedGraphNode() {
  77 }
  78
  79 //
  80 // class SchedGraph
  81 //
  82 SchedGraph::SchedGraph(MachineBasicBlock &mbb, const TargetMachine& target)
  83   : MBB(mbb) {
  84   buildGraph(target);
  85 }
  86
  87 //
  88 // Method: SchedGraph Destructor
  89 //
  90 // Description:
  91 //      This method deletes memory allocated by the SchedGraph object.
  92 //
  93 // Notes:
  94 //      Do not delete the graphRoot or graphLeaf here.  The base class handles
  95 //      that bit of work.
  96 //
  97 SchedGraph::~SchedGraph() {
  98   for (const_iterator I = begin(); I != end(); ++I)
  99     delete I->second;
 100 }
 101
 102 void SchedGraph::dump() const {
 103   std::cerr << "  Sched Graph for Basic Block: ";
 104   std::cerr << MBB.getBasicBlock()->getName()
 105             << " (" << MBB.getBasicBlock() << ")";
 106
 107   std::cerr << "\n\n    Actual Root nodes : ";
 108   for (unsigned i=0, N=graphRoot->outEdges.size(); i < N; i++)
 109     std::cerr << graphRoot->outEdges[i]->getSink()->getNodeId()
 110               << ((i == N-1)? "" : ", ");
 111
 112   std::cerr << "\n    Graph Nodes:\n";
 113   for (const_iterator I=begin(); I != end(); ++I)
 114     std::cerr << "\n" << *I->second;
 115
 116   std::cerr << "\n";
 117 }
 118
 119
 120
 121 void SchedGraph::addDummyEdges() {
 122   assert(graphRoot->outEdges.size() == 0);
 123
 124   for (const_iterator I=begin(); I != end(); ++I) {
 125     SchedGraphNode* node = (*I).second;
 126     assert(node != graphRoot && node != graphLeaf);
 127     if (node->beginInEdges() == node->endInEdges())
 128       (void) new SchedGraphEdge(graphRoot, node, SchedGraphEdge::CtrlDep,
 129                                 SchedGraphEdge::NonDataDep, 0);
 130     if (node->beginOutEdges() == node->endOutEdges())
 131       (void) new SchedGraphEdge(node, graphLeaf, SchedGraphEdge::CtrlDep,
 132                                 SchedGraphEdge::NonDataDep, 0);
 133   }
 134 }
 135
 136
 137 void SchedGraph::addCDEdges(const TerminatorInst* term,
 138                             const TargetMachine& target) {
 139   const TargetInstrInfo& mii = target.getInstrInfo();
 140   MachineCodeForInstruction &termMvec = MachineCodeForInstruction::get(term);
 141
 142   // Find the first branch instr in the sequence of machine instrs for term
 143   //
 144   unsigned first = 0;
 145   while (! mii.isBranch(termMvec[first]->getOpCode()) &&
 146          ! mii.isReturn(termMvec[first]->getOpCode()))
 147     ++first;
 148   assert(first < termMvec.size() &&
 149          "No branch instructions for terminator?  Ok, but weird!");
 150   if (first == termMvec.size())
 151     return;
 152
 153   SchedGraphNode* firstBrNode = getGraphNodeForInstr(termMvec[first]);
 154
 155   // Add CD edges from each instruction in the sequence to the
 156   // *last preceding* branch instr. in the sequence
 157   // Use a latency of 0 because we only need to prevent out-of-order issue.
 158   //
 159   for (unsigned i = termMvec.size(); i > first+1; --i) {
 160     SchedGraphNode* toNode = getGraphNodeForInstr(termMvec[i-1]);
 161     assert(toNode && "No node for instr generated for branch/ret?");
 162
 163     for (unsigned j = i-1; j != 0; --j)
 164       if (mii.isBranch(termMvec[j-1]->getOpCode()) ||
 165           mii.isReturn(termMvec[j-1]->getOpCode())) {
 166         SchedGraphNode* brNode = getGraphNodeForInstr(termMvec[j-1]);
 167         assert(brNode && "No node for instr generated for branch/ret?");
 168         (void) new SchedGraphEdge(brNode, toNode, SchedGraphEdge::CtrlDep,
 169                                   SchedGraphEdge::NonDataDep, 0);
 170         break;                  // only one incoming edge is enough
 171       }
 172   }
 173
 174   // Add CD edges from each instruction preceding the first branch
 175   // to the first branch.  Use a latency of 0 as above.
 176   //
 177   for (unsigned i = first; i != 0; --i) {
 178     SchedGraphNode* fromNode = getGraphNodeForInstr(termMvec[i-1]);
 179     assert(fromNode && "No node for instr generated for branch?");
 180     (void) new SchedGraphEdge(fromNode, firstBrNode, SchedGraphEdge::CtrlDep,
 181                               SchedGraphEdge::NonDataDep, 0);
 182   }
 183
 184   // Now add CD edges to the first branch instruction in the sequence from
 185   // all preceding instructions in the basic block.  Use 0 latency again.
 186   //
 187   for (unsigned i=0, N=MBB.size(); i < N; i++)  {
 188     if (MBB[i] == termMvec[first])   // reached the first branch
 189       break;
 190
 191     SchedGraphNode* fromNode = this->getGraphNodeForInstr(MBB[i]);
 192     if (fromNode == NULL)
 193       continue;                 // dummy instruction, e.g., PHI
 194
 195     (void) new SchedGraphEdge(fromNode, firstBrNode,
 196                               SchedGraphEdge::CtrlDep,
 197                               SchedGraphEdge::NonDataDep, 0);
 198
 199     // If we find any other machine instructions (other than due to
 200     // the terminator) that also have delay slots, add an outgoing edge
 201     // from the instruction to the instructions in the delay slots.
 202     //
 203     unsigned d = mii.getNumDelaySlots(MBB[i]->getOpCode());
 204     assert(i+d < N && "Insufficient delay slots for instruction?");
 205
 206     for (unsigned j=1; j <= d; j++) {
 207       SchedGraphNode* toNode = this->getGraphNodeForInstr(MBB[i+j]);
 208       assert(toNode && "No node for machine instr in delay slot?");
 209       (void) new SchedGraphEdge(fromNode, toNode,
 210                                 SchedGraphEdge::CtrlDep,
 211                                 SchedGraphEdge::NonDataDep, 0);
 212     }
 213   }
 214 }
 215
 216 static const int SG_LOAD_REF  = 0;
 217 static const int SG_STORE_REF = 1;
 218 static const int SG_CALL_REF  = 2;
 219
 220 static const unsigned int SG_DepOrderArray[][3] = {
 221   { SchedGraphEdge::NonDataDep,
 222     SchedGraphEdge::AntiDep,
 223     SchedGraphEdge::AntiDep },
 224   { SchedGraphEdge::TrueDep,
 225     SchedGraphEdge::OutputDep,
 226     SchedGraphEdge::TrueDep | SchedGraphEdge::OutputDep },
 227   { SchedGraphEdge::TrueDep,
 228     SchedGraphEdge::AntiDep | SchedGraphEdge::OutputDep,
 229     SchedGraphEdge::TrueDep | SchedGraphEdge::AntiDep
 230     | SchedGraphEdge::OutputDep }
 231 };
 232
 233
 234 // Add a dependence edge between every pair of machine load/store/call
 235 // instructions, where at least one is a store or a call.
 236 // Use latency 1 just to ensure that memory operations are ordered;
 237 // latency does not otherwise matter (true dependences enforce that).
 238 //
 239 void SchedGraph::addMemEdges(const std::vector<SchedGraphNode*>& memNodeVec,
 240                              const TargetMachine& target) {
 241   const TargetInstrInfo& mii = target.getInstrInfo();
 242
 243   // Instructions in memNodeVec are in execution order within the basic block,
 244   // so simply look at all pairs <memNodeVec[i], memNodeVec[j: j > i]>.
 245   //
 246   for (unsigned im=0, NM=memNodeVec.size(); im < NM; im++) {
 247     MachineOpCode fromOpCode = memNodeVec[im]->getOpCode();
 248     int fromType = (mii.isCall(fromOpCode)? SG_CALL_REF
 249                     : (mii.isLoad(fromOpCode)? SG_LOAD_REF
 250                        : SG_STORE_REF));
 251     for (unsigned jm=im+1; jm < NM; jm++) {
 252       MachineOpCode toOpCode = memNodeVec[jm]->getOpCode();
 253       int toType = (mii.isCall(toOpCode)? SG_CALL_REF
 254                     : (mii.isLoad(toOpCode)? SG_LOAD_REF
 255                        : SG_STORE_REF));
 256
 257       if (fromType != SG_LOAD_REF || toType != SG_LOAD_REF)
 258         (void) new SchedGraphEdge(memNodeVec[im], memNodeVec[jm],
 259                                   SchedGraphEdge::MemoryDep,
 260                                   SG_DepOrderArray[fromType][toType], 1);
 261     }
 262   }
 263 }
 264
 265 // Add edges from/to CC reg instrs to/from call instrs.
 266 // Essentially this prevents anything that sets or uses a CC reg from being
 267 // reordered w.r.t. a call.
 268 // Use a latency of 0 because we only need to prevent out-of-order issue,
 269 // like with control dependences.
 270 //
 271 void SchedGraph::addCallDepEdges(const std::vector<SchedGraphNode*>& callDepNodeVec,
 272                                  const TargetMachine& target) {
 273   const TargetInstrInfo& mii = target.getInstrInfo();
 274
 275   // Instructions in memNodeVec are in execution order within the basic block,
 276   // so simply look at all pairs <memNodeVec[i], memNodeVec[j: j > i]>.
 277   //
 278   for (unsigned ic=0, NC=callDepNodeVec.size(); ic < NC; ic++)
 279     if (mii.isCall(callDepNodeVec[ic]->getOpCode())) {
 280       // Add SG_CALL_REF edges from all preds to this instruction.
 281       for (unsigned jc=0; jc < ic; jc++)
 282         (void) new SchedGraphEdge(callDepNodeVec[jc], callDepNodeVec[ic],
 283                                   SchedGraphEdge::MachineRegister,
 284                                   MachineIntRegsRID,  0);
 285
 286       // And do the same from this instruction to all successors.
 287       for (unsigned jc=ic+1; jc < NC; jc++)
 288         (void) new SchedGraphEdge(callDepNodeVec[ic], callDepNodeVec[jc],
 289                                   SchedGraphEdge::MachineRegister,
 290                                   MachineIntRegsRID,  0);
 291     }
 292
 293 #ifdef CALL_DEP_NODE_VEC_CANNOT_WORK
 294   // Find the call instruction nodes and put them in a vector.
 295   std::vector<SchedGraphNode*> callNodeVec;
 296   for (unsigned im=0, NM=memNodeVec.size(); im < NM; im++)
 297     if (mii.isCall(memNodeVec[im]->getOpCode()))
 298       callNodeVec.push_back(memNodeVec[im]);
 299
 300   // Now walk the entire basic block, looking for CC instructions *and*
 301   // call instructions, and keep track of the order of the instructions.
 302   // Use the call node vec to quickly find earlier and later call nodes
 303   // relative to the current CC instruction.
 304   //
 305   int lastCallNodeIdx = -1;
 306   for (unsigned i=0, N=bbMvec.size(); i < N; i++)
 307     if (mii.isCall(bbMvec[i]->getOpCode())) {
 308       ++lastCallNodeIdx;
 309       for ( ; lastCallNodeIdx < (int)callNodeVec.size(); ++lastCallNodeIdx)
 310         if (callNodeVec[lastCallNodeIdx]->getMachineInstr() == bbMvec[i])
 311           break;
 312       assert(lastCallNodeIdx < (int)callNodeVec.size() && "Missed Call?");
 313     }
 314     else if (mii.isCCInstr(bbMvec[i]->getOpCode())) {
 315       // Add incoming/outgoing edges from/to preceding/later calls
 316       SchedGraphNode* ccNode = this->getGraphNodeForInstr(bbMvec[i]);
 317       int j=0;
 318       for ( ; j <= lastCallNodeIdx; j++)
 319         (void) new SchedGraphEdge(callNodeVec[j], ccNode,
 320                                   MachineCCRegsRID, 0);
 321       for ( ; j < (int) callNodeVec.size(); j++)
 322         (void) new SchedGraphEdge(ccNode, callNodeVec[j],
 323                                   MachineCCRegsRID, 0);
 324     }
 325 #endif
 326 }
 327
 328
 329 void SchedGraph::addMachineRegEdges(RegToRefVecMap& regToRefVecMap,
 330                                     const TargetMachine& target) {
 331   // This code assumes that two registers with different numbers are
 332   // not aliased!
 333   //
 334   for (RegToRefVecMap::iterator I = regToRefVecMap.begin();
 335        I != regToRefVecMap.end(); ++I) {
 336     int regNum        = (*I).first;
 337     RefVec& regRefVec = (*I).second;
 338
 339     // regRefVec is ordered by control flow order in the basic block
 340     for (unsigned i=0; i < regRefVec.size(); ++i) {
 341       SchedGraphNode* node = regRefVec[i].first;
 342       unsigned int opNum   = regRefVec[i].second;
 343       const MachineOperand& mop =
 344         node->getMachineInstr()->getExplOrImplOperand(opNum);
 345       bool isDef = mop.isDef() && !mop.isUse();
 346       bool isDefAndUse = mop.isDef() && mop.isUse();
 347
 348       for (unsigned p=0; p < i; ++p) {
 349         SchedGraphNode* prevNode = regRefVec[p].first;
 350         if (prevNode != node) {
 351           unsigned int prevOpNum = regRefVec[p].second;
 352           const MachineOperand& prevMop =
 353             prevNode->getMachineInstr()->getExplOrImplOperand(prevOpNum);
 354           bool prevIsDef = prevMop.isDef() && !prevMop.isUse();
 355           bool prevIsDefAndUse = prevMop.isDef() && prevMop.isUse();
 356           if (isDef) {
 357             if (prevIsDef)
 358               new SchedGraphEdge(prevNode, node, regNum,
 359                                  SchedGraphEdge::OutputDep);
 360             if (!prevIsDef || prevIsDefAndUse)
 361               new SchedGraphEdge(prevNode, node, regNum,
 362                                  SchedGraphEdge::AntiDep);
 363           }
 364
 365           if (prevIsDef)
 366             if (!isDef || isDefAndUse)
 367               new SchedGraphEdge(prevNode, node, regNum,
 368                                  SchedGraphEdge::TrueDep);
 369         }
 370       }
 371     }
 372   }
 373 }
 374
 375
 376 // Adds dependences to/from refNode from/to all other defs
 377 // in the basic block.  refNode may be a use, a def, or both.
 378 // We do not consider other uses because we are not building use-use deps.
 379 //
 380 void SchedGraph::addEdgesForValue(SchedGraphNode* refNode,
 381                                   const RefVec& defVec,
 382                                   const Value* defValue,
 383                                   bool  refNodeIsDef,
 384                                   bool  refNodeIsUse,
 385                                   const TargetMachine& target) {
 386   // Add true or output dep edges from all def nodes before refNode in BB.
 387   // Add anti or output dep edges to all def nodes after refNode.
 388   for (RefVec::const_iterator I=defVec.begin(), E=defVec.end(); I != E; ++I) {
 389     if ((*I).first == refNode)
 390       continue;                       // Dont add any self-loops
 391
 392     if ((*I).first->getOrigIndexInBB() < refNode->getOrigIndexInBB()) {
 393       // (*).first is before refNode
 394       if (refNodeIsDef && !refNodeIsUse)
 395         (void) new SchedGraphEdge((*I).first, refNode, defValue,
 396                                   SchedGraphEdge::OutputDep);
 397       if (refNodeIsUse)
 398         (void) new SchedGraphEdge((*I).first, refNode, defValue,
 399                                   SchedGraphEdge::TrueDep);
 400     } else {
 401       // (*).first is after refNode
 402       if (refNodeIsDef && !refNodeIsUse)
 403         (void) new SchedGraphEdge(refNode, (*I).first, defValue,
 404                                   SchedGraphEdge::OutputDep);
 405       if (refNodeIsUse)
 406         (void) new SchedGraphEdge(refNode, (*I).first, defValue,
 407                                   SchedGraphEdge::AntiDep);
 408     }
 409   }
 410 }
 411
 412
 413 void SchedGraph::addEdgesForInstruction(const MachineInstr& MI,
 414                                         const ValueToDefVecMap& valueToDefVecMap,
 415                                         const TargetMachine& target) {
 416   SchedGraphNode* node = getGraphNodeForInstr(&MI);
 417   if (node == NULL)
 418     return;
 419
 420   // Add edges for all operands of the machine instruction.
 421   //
 422   for (unsigned i = 0, numOps = MI.getNumOperands(); i != numOps; ++i) {
 423     switch (MI.getOperand(i).getType()) {
 424     case MachineOperand::MO_VirtualRegister:
 425     case MachineOperand::MO_CCRegister:
 426       if (const Value* srcI = MI.getOperand(i).getVRegValue()) {
 427         ValueToDefVecMap::const_iterator I = valueToDefVecMap.find(srcI);
 428         if (I != valueToDefVecMap.end())
 429           addEdgesForValue(node, I->second, srcI,
 430                            MI.getOperand(i).isDef(), MI.getOperand(i).isUse(),
 431                            target);
 432       }
 433       break;
 434
 435     case MachineOperand::MO_MachineRegister:
 436       break;
 437
 438     case MachineOperand::MO_SignExtendedImmed:
 439     case MachineOperand::MO_UnextendedImmed:
 440     case MachineOperand::MO_PCRelativeDisp:
 441     case MachineOperand::MO_ConstantPoolIndex:
 442       break;    // nothing to do for immediate fields
 443
 444     default:
 445       assert(0 && "Unknown machine operand type in SchedGraph builder");
 446       break;
 447     }
 448   }
 449
 450   // Add edges for values implicitly used by the machine instruction.
 451   // Examples include function arguments to a Call instructions or the return
 452   // value of a Ret instruction.
 453   //
 454   for (unsigned i=0, N=MI.getNumImplicitRefs(); i < N; ++i)
 455     if (MI.getImplicitOp(i).isUse())
 456       if (const Value* srcI = MI.getImplicitRef(i)) {
 457         ValueToDefVecMap::const_iterator I = valueToDefVecMap.find(srcI);
 458         if (I != valueToDefVecMap.end())
 459           addEdgesForValue(node, I->second, srcI,
 460                            MI.getImplicitOp(i).isDef(),
 461                            MI.getImplicitOp(i).isUse(), target);
 462       }
 463 }
 464
 465
 466 void SchedGraph::findDefUseInfoAtInstr(const TargetMachine& target,
 467                                        SchedGraphNode* node,
 468                                        std::vector<SchedGraphNode*>& memNodeVec,
 469                                        std::vector<SchedGraphNode*>& callDepNodeVec,
 470                                        RegToRefVecMap& regToRefVecMap,
 471                                        ValueToDefVecMap& valueToDefVecMap) {
 472   const TargetInstrInfo& mii = target.getInstrInfo();
 473
 474   MachineOpCode opCode = node->getOpCode();
 475
 476   if (mii.isCall(opCode) || mii.isCCInstr(opCode))
 477     callDepNodeVec.push_back(node);
 478
 479   if (mii.isLoad(opCode) || mii.isStore(opCode) || mii.isCall(opCode))
 480     memNodeVec.push_back(node);
 481
 482   // Collect the register references and value defs. for explicit operands
 483   //
 484   const MachineInstr& MI = *node->getMachineInstr();
 485   for (int i=0, numOps = (int) MI.getNumOperands(); i < numOps; i++) {
 486     const MachineOperand& mop = MI.getOperand(i);
 487
 488     // if this references a register other than the hardwired
 489     // "zero" register, record the reference.
 490     if (mop.hasAllocatedReg()) {
 491       int regNum = mop.getAllocatedRegNum();
 492
 493       // If this is not a dummy zero register, record the reference in order
 494       if (regNum != target.getRegInfo().getZeroRegNum())
 495         regToRefVecMap[mop.getAllocatedRegNum()]
 496           .push_back(std::make_pair(node, i));
 497
 498       // If this is a volatile register, add the instruction to callDepVec
 499       // (only if the node is not already on the callDepVec!)
 500       if (callDepNodeVec.size() == 0 || callDepNodeVec.back() != node)
 501         {
 502           unsigned rcid;
 503           int regInClass = target.getRegInfo().getClassRegNum(regNum, rcid);
 504           if (target.getRegInfo().getMachineRegClass(rcid)
 505               ->isRegVolatile(regInClass))
 506             callDepNodeVec.push_back(node);
 507         }
 508
 509       continue;                     // nothing more to do
 510     }
 511
 512     // ignore all other non-def operands
 513     if (!MI.getOperand(i).isDef())
 514       continue;
 515
 516     // We must be defining a value.
 517     assert((mop.getType() == MachineOperand::MO_VirtualRegister ||
 518             mop.getType() == MachineOperand::MO_CCRegister)
 519            && "Do not expect any other kind of operand to be defined!");
 520     assert(mop.getVRegValue() != NULL && "Null value being defined?");
 521
 522     valueToDefVecMap[mop.getVRegValue()].push_back(std::make_pair(node, i));
 523   }
 524
 525   //
 526   // Collect value defs. for implicit operands.  They may have allocated
 527   // physical registers also.
 528   //
 529   for (unsigned i=0, N = MI.getNumImplicitRefs(); i != N; ++i) {
 530     const MachineOperand& mop = MI.getImplicitOp(i);
 531     if (mop.hasAllocatedReg()) {
 532       int regNum = mop.getAllocatedRegNum();
 533       if (regNum != target.getRegInfo().getZeroRegNum())
 534         regToRefVecMap[mop.getAllocatedRegNum()]
 535           .push_back(std::make_pair(node, i + MI.getNumOperands()));
 536       continue;                     // nothing more to do
 537     }
 538
 539     if (mop.isDef()) {
 540       assert(MI.getImplicitRef(i) != NULL && "Null value being defined?");
 541       valueToDefVecMap[MI.getImplicitRef(i)].push_back(
 542         std::make_pair(node, -i));
 543     }
 544   }
 545 }
 546
 547
 548 void SchedGraph::buildNodesForBB(const TargetMachine& target,
 549                                  MachineBasicBlock& MBB,
 550                                  std::vector<SchedGraphNode*>& memNodeVec,
 551                                  std::vector<SchedGraphNode*>& callDepNodeVec,
 552                                  RegToRefVecMap& regToRefVecMap,
 553                                  ValueToDefVecMap& valueToDefVecMap) {
 554   const TargetInstrInfo& mii = target.getInstrInfo();
 555
 556   // Build graph nodes for each VM instruction and gather def/use info.
 557   // Do both those together in a single pass over all machine instructions.
 558   for (unsigned i=0; i < MBB.size(); i++)
 559     if (!mii.isDummyPhiInstr(MBB[i]->getOpCode())) {
 560       SchedGraphNode* node = new SchedGraphNode(getNumNodes(), &MBB, i, target);
 561       noteGraphNodeForInstr(MBB[i], node);
 562
 563       // Remember all register references and value defs
 564       findDefUseInfoAtInstr(target, node, memNodeVec, callDepNodeVec,
 565                             regToRefVecMap, valueToDefVecMap);
 566     }
 567 }
 568
 569
 570 void SchedGraph::buildGraph(const TargetMachine& target) {
 571   // Use this data structure to note all machine operands that compute
 572   // ordinary LLVM values.  These must be computed defs (i.e., instructions).
 573   // Note that there may be multiple machine instructions that define
 574   // each Value.
 575   ValueToDefVecMap valueToDefVecMap;
 576
 577   // Use this data structure to note all memory instructions.
 578   // We use this to add memory dependence edges without a second full walk.
 579   std::vector<SchedGraphNode*> memNodeVec;
 580
 581   // Use this data structure to note all instructions that access physical
 582   // registers that can be modified by a call (including call instructions)
 583   std::vector<SchedGraphNode*> callDepNodeVec;
 584
 585   // Use this data structure to note any uses or definitions of
 586   // machine registers so we can add edges for those later without
 587   // extra passes over the nodes.
 588   // The vector holds an ordered list of references to the machine reg,
 589   // ordered according to control-flow order.  This only works for a
 590   // single basic block, hence the assertion.  Each reference is identified
 591   // by the pair: <node, operand-number>.
 592   //
 593   RegToRefVecMap regToRefVecMap;
 594
 595   // Make a dummy root node.  We'll add edges to the real roots later.
 596   graphRoot = new SchedGraphNode(0, NULL, -1, target);
 597   graphLeaf = new SchedGraphNode(1, NULL, -1, target);
 598
 599   //----------------------------------------------------------------
 600   // First add nodes for all the machine instructions in the basic block
 601   // because this greatly simplifies identifying which edges to add.
 602   // Do this one VM instruction at a time since the SchedGraphNode needs that.
 603   // Also, remember the load/store instructions to add memory deps later.
 604   //----------------------------------------------------------------
 605
 606   buildNodesForBB(target, MBB, memNodeVec, callDepNodeVec,
 607                   regToRefVecMap, valueToDefVecMap);
 608
 609   //----------------------------------------------------------------
 610   // Now add edges for the following (all are incoming edges except (4)):
 611   // (1) operands of the machine instruction, including hidden operands
 612   // (2) machine register dependences
 613   // (3) memory load/store dependences
 614   // (3) other resource dependences for the machine instruction, if any
 615   // (4) output dependences when multiple machine instructions define the
 616   //     same value; all must have been generated from a single VM instrn
 617   // (5) control dependences to branch instructions generated for the
 618   //     terminator instruction of the BB. Because of delay slots and
 619   //     2-way conditional branches, multiple CD edges are needed
 620   //     (see addCDEdges for details).
 621   // Also, note any uses or defs of machine registers.
 622   //
 623   //----------------------------------------------------------------
 624
 625   // First, add edges to the terminator instruction of the basic block.
 626   this->addCDEdges(MBB.getBasicBlock()->getTerminator(), target);
 627
 628   // Then add memory dep edges: store->load, load->store, and store->store.
 629   // Call instructions are treated as both load and store.
 630   this->addMemEdges(memNodeVec, target);
 631
 632   // Then add edges between call instructions and CC set/use instructions
 633   this->addCallDepEdges(callDepNodeVec, target);
 634
 635   // Then add incoming def-use (SSA) edges for each machine instruction.
 636   for (unsigned i=0, N=MBB.size(); i < N; i++)
 637     addEdgesForInstruction(*MBB[i], valueToDefVecMap, target);
 638
 639 #ifdef NEED_SEPARATE_NONSSA_EDGES_CODE
 640   // Then add non-SSA edges for all VM instructions in the block.
 641   // We assume that all machine instructions that define a value are
 642   // generated from the VM instruction corresponding to that value.
 643   // TODO: This could probably be done much more efficiently.
 644   for (BasicBlock::const_iterator II = bb->begin(); II != bb->end(); ++II)
 645     this->addNonSSAEdgesForValue(*II, target);
 646 #endif //NEED_SEPARATE_NONSSA_EDGES_CODE
 647
 648   // Then add edges for dependences on machine registers
 649   this->addMachineRegEdges(regToRefVecMap, target);
 650
 651   // Finally, add edges from the dummy root and to dummy leaf
 652   this->addDummyEdges();
 653 }
 654
 655
 656 //
 657 // class SchedGraphSet
 658 //
 659 SchedGraphSet::SchedGraphSet(const Function* _function,
 660                              const TargetMachine& target) :
 661   function(_function) {
 662   buildGraphsForMethod(function, target);
 663 }
 664
 665 SchedGraphSet::~SchedGraphSet() {
 666   // delete all the graphs
 667   for(iterator I = begin(), E = end(); I != E; ++I)
 668     delete *I;  // destructor is a friend
 669 }
 670
 671
 672 void SchedGraphSet::dump() const {
 673   std::cerr << "======== Sched graphs for function `" << function->getName()
 674             << "' ========\n\n";
 675
 676   for (const_iterator I=begin(); I != end(); ++I)
 677     (*I)->dump();
 678
 679   std::cerr << "\n====== End graphs for function `" << function->getName()
 680             << "' ========\n\n";
 681 }
 682
 683
 684 void SchedGraphSet::buildGraphsForMethod(const Function *F,
 685                                          const TargetMachine& target) {
 686   MachineFunction &MF = MachineFunction::get(F);
 687   for (MachineFunction::iterator I = MF.begin(), E = MF.end(); I != E; ++I)
 688     addGraph(new SchedGraph(*I, target));
 689 }
 690
 691
 692 void SchedGraphEdge::print(std::ostream &os) const {
 693   os << "edge [" << src->getNodeId() << "] -> ["
 694      << sink->getNodeId() << "] : ";
 695
 696   switch(depType) {
 697   case SchedGraphEdge::CtrlDep:
 698     os<< "Control Dep";
 699     break;
 700   case SchedGraphEdge::ValueDep:
 701     os<< "Reg Value " << val;
 702     break;
 703   case SchedGraphEdge::MemoryDep:
 704     os<< "Memory Dep";
 705     break;
 706   case SchedGraphEdge::MachineRegister:
 707     os<< "Reg " << machineRegNum;
 708     break;
 709   case SchedGraphEdge::MachineResource:
 710     os<<"Resource "<< resourceId;
 711     break;
 712   default:
 713     assert(0);
 714     break;
 715   }
 716
 717   os << " : delay = " << minDelay << "\n";
 718 }
 719
 720 void SchedGraphNode::print(std::ostream &os) const {
 721   os << std::string(8, ' ')
 722      << "Node " << ID << " : "
 723      << "latency = " << latency << "\n" << std::string(12, ' ');
 724
 725   if (getMachineInstr() == NULL)
 726     os << "(Dummy node)\n";
 727   else {
 728     os << *getMachineInstr() << "\n" << std::string(12, ' ');
 729     os << inEdges.size() << " Incoming Edges:\n";
 730     for (unsigned i=0, N = inEdges.size(); i < N; i++)
 731       os << std::string(16, ' ') << *inEdges[i];
 732
 733     os << std::string(12, ' ') << outEdges.size()
 734        << " Outgoing Edges:\n";
 735     for (unsigned i=0, N= outEdges.size(); i < N; i++)
 736       os << std::string(16, ' ') << *outEdges[i];
 737   }
 738 }
 739
 740 } // End llvm namespace