include/llvm/Target/TargetInstrInfo.h

   1 //===-- llvm/Target/TargetInstrInfo.h - Instruction Info --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the target machine instructions to the code generator.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_TARGET_TARGETINSTRINFO_H
  15 #define LLVM_TARGET_TARGETINSTRINFO_H
  16
  17 #include "llvm/CodeGen/MachineBasicBlock.h"
  18 #include "llvm/Support/DataTypes.h"
  19 #include <vector>
  20 #include <cassert>
  21
  22 namespace llvm {
  23
  24 class MachineInstr;
  25 class TargetMachine;
  26 class Value;
  27 class Type;
  28 class Instruction;
  29 class Constant;
  30 class Function;
  31 class MachineCodeForInstruction;
  32 class TargetRegisterClass;
  33
  34 //---------------------------------------------------------------------------
  35 // Data types used to define information about a single machine instruction
  36 //---------------------------------------------------------------------------
  37
  38 typedef short MachineOpCode;
  39 typedef unsigned InstrSchedClass;
  40
  41 //---------------------------------------------------------------------------
  42 // struct TargetInstrDescriptor:
  43 //  Predefined information about each machine instruction.
  44 //  Designed to initialized statically.
  45 //
  46
  47 const unsigned M_NOP_FLAG              = 1 << 0;
  48 const unsigned M_BRANCH_FLAG           = 1 << 1;
  49 const unsigned M_CALL_FLAG             = 1 << 2;
  50 const unsigned M_RET_FLAG              = 1 << 3;
  51 const unsigned M_BARRIER_FLAG          = 1 << 4;
  52 const unsigned M_DELAY_SLOT_FLAG       = 1 << 5;
  53 const unsigned M_CC_FLAG               = 1 << 6;
  54 const unsigned M_LOAD_FLAG             = 1 << 7;
  55 const unsigned M_STORE_FLAG            = 1 << 8;
  56
  57 // M_2_ADDR_FLAG - 3-addr instructions which really work like 2-addr ones.
  58 const unsigned M_2_ADDR_FLAG           = 1 << 9;
  59
  60 // M_CONVERTIBLE_TO_3_ADDR - This is a M_2_ADDR_FLAG instruction which can be
  61 // changed into a 3-address instruction if the first two operands cannot be
  62 // assigned to the same register.  The target must implement the
  63 // TargetInstrInfo::convertToThreeAddress method for this instruction.
  64 const unsigned M_CONVERTIBLE_TO_3_ADDR = 1 << 10;
  65
  66 // This M_COMMUTABLE - is a 2- or 3-address instruction (of the form X = op Y,
  67 // Z), which produces the same result if Y and Z are exchanged.
  68 const unsigned M_COMMUTABLE            = 1 << 11;
  69
  70 // M_TERMINATOR_FLAG - Is this instruction part of the terminator for a basic
  71 // block?  Typically this is things like return and branch instructions.
  72 // Various passes use this to insert code into the bottom of a basic block, but
  73 // before control flow occurs.
  74 const unsigned M_TERMINATOR_FLAG       = 1 << 12;
  75
  76 // M_USES_CUSTOM_DAG_SCHED_INSERTION - Set if this instruction requires custom
  77 // insertion support when the DAG scheduler is inserting it into a machine basic
  78 // block.
  79 const unsigned M_USES_CUSTOM_DAG_SCHED_INSERTION = 1 << 13;
  80
  81 /// TargetOperandInfo - This holds information about one operand of a machine
  82 /// instruction, indicating the register class for register operands, etc.
  83 ///
  84 class TargetOperandInfo {
  85 public:
  86   /// RegClass - This specifies the register class of the operand if the
  87   /// operand is a register.  If not, this contains null.
  88   const TargetRegisterClass *RegClass;
  89
  90   /// Currently no other information.
  91 };
  92
  93
  94 class TargetInstrDescriptor {
  95 public:
  96   const char *    Name;          // Assembly language mnemonic for the opcode.
  97   int             numOperands;   // Number of args; -1 if variable #args
  98   int             resultPos;     // Position of the result; -1 if no result
  99   unsigned        maxImmedConst; // Largest +ve constant in IMMED field or 0.
 100   bool            immedIsSignExtended; // Is IMMED field sign-extended? If so,
 101                                  //   smallest -ve value is -(maxImmedConst+1).
 102   unsigned        numDelaySlots; // Number of delay slots after instruction
 103   unsigned        latency;       // Latency in machine cycles
 104   InstrSchedClass schedClass;    // enum  identifying instr sched class
 105   unsigned        Flags;         // flags identifying machine instr class
 106   unsigned        TSFlags;       // Target Specific Flag values
 107   const unsigned *ImplicitUses;  // Registers implicitly read by this instr
 108   const unsigned *ImplicitDefs;  // Registers implicitly defined by this instr
 109   const TargetOperandInfo *OpInfo; // 'numOperands' entries about operands.
 110 };
 111
 112
 113 //---------------------------------------------------------------------------
 114 ///
 115 /// TargetInstrInfo - Interface to description of machine instructions
 116 ///
 117 class TargetInstrInfo {
 118   const TargetInstrDescriptor* desc;    // raw array to allow static init'n
 119   unsigned NumOpcodes;                  // number of entries in the desc array
 120   unsigned numRealOpCodes;              // number of non-dummy op codes
 121
 122   TargetInstrInfo(const TargetInstrInfo &);  // DO NOT IMPLEMENT
 123   void operator=(const TargetInstrInfo &);   // DO NOT IMPLEMENT
 124 public:
 125   TargetInstrInfo(const TargetInstrDescriptor *desc, unsigned NumOpcodes);
 126   virtual ~TargetInstrInfo();
 127
 128   // Invariant: All instruction sets use opcode #0 as the PHI instruction
 129   enum { PHI = 0 };
 130
 131   unsigned getNumOpcodes() const { return NumOpcodes; }
 132
 133   /// get - Return the machine instruction descriptor that corresponds to the
 134   /// specified instruction opcode.
 135   ///
 136   const TargetInstrDescriptor& get(MachineOpCode Opcode) const {
 137     assert((unsigned)Opcode < NumOpcodes);
 138     return desc[Opcode];
 139   }
 140
 141   const char *getName(MachineOpCode Opcode) const {
 142     return get(Opcode).Name;
 143   }
 144
 145   int getNumOperands(MachineOpCode Opcode) const {
 146     return get(Opcode).numOperands;
 147   }
 148
 149
 150   InstrSchedClass getSchedClass(MachineOpCode Opcode) const {
 151     return get(Opcode).schedClass;
 152   }
 153
 154   const unsigned *getImplicitUses(MachineOpCode Opcode) const {
 155     return get(Opcode).ImplicitUses;
 156   }
 157
 158   const unsigned *getImplicitDefs(MachineOpCode Opcode) const {
 159     return get(Opcode).ImplicitDefs;
 160   }
 161
 162
 163   //
 164   // Query instruction class flags according to the machine-independent
 165   // flags listed above.
 166   //
 167   bool isReturn(MachineOpCode Opcode) const {
 168     return get(Opcode).Flags & M_RET_FLAG;
 169   }
 170
 171   bool isTwoAddrInstr(MachineOpCode Opcode) const {
 172     return get(Opcode).Flags & M_2_ADDR_FLAG;
 173   }
 174   bool isTerminatorInstr(unsigned Opcode) const {
 175     return get(Opcode).Flags & M_TERMINATOR_FLAG;
 176   }
 177
 178   bool isBranch(MachineOpCode Opcode) const {
 179     return get(Opcode).Flags & M_BRANCH_FLAG;
 180   }
 181
 182   /// isBarrier - Returns true if the specified instruction stops control flow
 183   /// from executing the instruction immediately following it.  Examples include
 184   /// unconditional branches and return instructions.
 185   bool isBarrier(MachineOpCode Opcode) const {
 186     return get(Opcode).Flags & M_BARRIER_FLAG;
 187   }
 188
 189   bool isCall(MachineOpCode Opcode) const {
 190     return get(Opcode).Flags & M_CALL_FLAG;
 191   }
 192   bool isLoad(MachineOpCode Opcode) const {
 193     return get(Opcode).Flags & M_LOAD_FLAG;
 194   }
 195   bool isStore(MachineOpCode Opcode) const {
 196     return get(Opcode).Flags & M_STORE_FLAG;
 197   }
 198
 199   /// usesCustomDAGSchedInsertionHook - Return true if this instruction requires
 200   /// custom insertion support when the DAG scheduler is inserting it into a
 201   /// machine basic block.
 202   bool usesCustomDAGSchedInsertionHook(unsigned Opcode) const {
 203     return get(Opcode).Flags & M_USES_CUSTOM_DAG_SCHED_INSERTION;
 204   }
 205
 206   /// Return true if the instruction is a register to register move
 207   /// and leave the source and dest operands in the passed parameters.
 208   virtual bool isMoveInstr(const MachineInstr& MI,
 209                            unsigned& sourceReg,
 210                            unsigned& destReg) const {
 211     return false;
 212   }
 213
 214   /// convertToThreeAddress - This method must be implemented by targets that
 215   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 216   /// may be able to convert a two-address instruction into a true
 217   /// three-address instruction on demand.  This allows the X86 target (for
 218   /// example) to convert ADD and SHL instructions into LEA instructions if they
 219   /// would require register copies due to two-addressness.
 220   ///
 221   /// This method returns a null pointer if the transformation cannot be
 222   /// performed, otherwise it returns the new instruction.
 223   ///
 224   virtual MachineInstr *convertToThreeAddress(MachineInstr *TA) const {
 225     return 0;
 226   }
 227
 228   /// commuteInstruction - If a target has any instructions that are commutable,
 229   /// but require converting to a different instruction or making non-trivial
 230   /// changes to commute them, this method can overloaded to do this.  The
 231   /// default implementation of this method simply swaps the first two operands
 232   /// of MI and returns it.
 233   ///
 234   /// If a target wants to make more aggressive changes, they can construct and
 235   /// return a new machine instruction.  If an instruction cannot commute, it
 236   /// can also return null.
 237   ///
 238   virtual MachineInstr *commuteInstruction(MachineInstr *MI) const;
 239
 240   /// Insert a goto (unconditional branch) sequence to TMBB, at the
 241   /// end of MBB
 242   virtual void insertGoto(MachineBasicBlock& MBB,
 243                           MachineBasicBlock& TMBB) const {
 244     assert(0 && "Target didn't implement insertGoto!");
 245   }
 246
 247   /// Reverses the branch condition of the MachineInstr pointed by
 248   /// MI. The instruction is replaced and the new MI is returned.
 249   virtual MachineBasicBlock::iterator
 250   reverseBranchCondition(MachineBasicBlock::iterator MI) const {
 251     assert(0 && "Target didn't implement reverseBranchCondition!");
 252     abort();
 253     return MI;
 254   }
 255
 256
 257   //-------------------------------------------------------------------------
 258   // Code generation support for creating individual machine instructions
 259   //
 260   // WARNING: These methods are Sparc specific
 261   //
 262   // DO NOT USE ANY OF THESE METHODS THEY ARE DEPRECATED!
 263   //
 264   //-------------------------------------------------------------------------
 265
 266   unsigned getNumDelaySlots(MachineOpCode Opcode) const {
 267     return get(Opcode).numDelaySlots;
 268   }
 269   bool isCCInstr(MachineOpCode Opcode) const {
 270     return get(Opcode).Flags & M_CC_FLAG;
 271   }
 272   bool isNop(MachineOpCode Opcode) const {
 273     return get(Opcode).Flags & M_NOP_FLAG;
 274   }
 275
 276   /// hasDelaySlot - Returns true if the specified instruction has a delay slot
 277   /// which must be filled by the code generator.
 278   bool hasDelaySlot(unsigned Opcode) const {
 279     return get(Opcode).Flags & M_DELAY_SLOT_FLAG;
 280   }
 281
 282   virtual bool hasResultInterlock(MachineOpCode Opcode) const {
 283     return true;
 284   }
 285
 286   //
 287   // Latencies for individual instructions and instruction pairs
 288   //
 289   virtual int minLatency(MachineOpCode Opcode) const {
 290     return get(Opcode).latency;
 291   }
 292
 293   virtual int maxLatency(MachineOpCode Opcode) const {
 294     return get(Opcode).latency;
 295   }
 296
 297   //
 298   // Which operand holds an immediate constant?  Returns -1 if none
 299   //
 300   virtual int getImmedConstantPos(MachineOpCode Opcode) const {
 301     return -1; // immediate position is machine specific, so say -1 == "none"
 302   }
 303
 304   // Check if the specified constant fits in the immediate field
 305   // of this machine instruction
 306   //
 307   virtual bool constantFitsInImmedField(MachineOpCode Opcode,
 308                                         int64_t intValue) const;
 309
 310   // Return the largest positive constant that can be held in the IMMED field
 311   // of this machine instruction.
 312   // isSignExtended is set to true if the value is sign-extended before use
 313   // (this is true for all immediate fields in SPARC instructions).
 314   // Return 0 if the instruction has no IMMED field.
 315   //
 316   virtual uint64_t maxImmedConstant(MachineOpCode Opcode,
 317                                     bool &isSignExtended) const {
 318     isSignExtended = get(Opcode).immedIsSignExtended;
 319     return get(Opcode).maxImmedConst;
 320   }
 321 };
 322
 323 } // End llvm namespace
 324
 325 #endif