include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/pci.h>
  37 #include <linux/completion.h>
  38 #include <linux/radix-tree.h>
  39 #include <linux/cpu_rmap.h>
  40
  41 #include <linux/atomic.h>
  42
  43 #define MAX_MSIX_P_PORT         17
  44 #define MAX_MSIX                64
  45 #define MSIX_LEGACY_SZ          4
  46 #define MIN_MSIX_P_PORT         5
  47
  48 enum {
  49         MLX4_FLAG_MSI_X         = 1 << 0,
  50         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  51         MLX4_FLAG_MASTER        = 1 << 2,
  52         MLX4_FLAG_SLAVE         = 1 << 3,
  53         MLX4_FLAG_SRIOV         = 1 << 4,
  54 };
  55
  56 enum {
  57         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  58         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  59 };
  60
  61 enum {
  62         MLX4_MAX_PORTS          = 2,
  63         MLX4_MAX_PORT_PKEYS     = 128
  64 };
  65
  66 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  67  * These qkeys must not be allowed for general use. This is a 64k range,
  68  * and to test for violation, we use the mask (protect against future chg).
  69  */
  70 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  71 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  72
  73 enum {
  74         MLX4_BOARD_ID_LEN = 64
  75 };
  76
  77 enum {
  78         MLX4_MAX_NUM_PF         = 16,
  79         MLX4_MAX_NUM_VF         = 64,
  80         MLX4_MFUNC_MAX          = 80,
  81         MLX4_MAX_EQ_NUM         = 1024,
  82         MLX4_MFUNC_EQ_NUM       = 4,
  83         MLX4_MFUNC_MAX_EQES     = 8,
  84         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
  85 };
  86
  87 /* Driver supports 3 diffrent device methods to manage traffic steering:
  88  *      -device managed - High level API for ib and eth flow steering. FW is
  89  *                        managing flow steering tables.
  90  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
  91  *      - A0 steering mode - Limited low level API for eth. In case of IB,
  92  *                           B0 mode is in use.
  93  */
  94 enum {
  95         MLX4_STEERING_MODE_A0,
  96         MLX4_STEERING_MODE_B0,
  97         MLX4_STEERING_MODE_DEVICE_MANAGED
  98 };
  99
 100 static inline const char *mlx4_steering_mode_str(int steering_mode)
 101 {
 102         switch (steering_mode) {
 103         case MLX4_STEERING_MODE_A0:
 104                 return "A0 steering";
 105
 106         case MLX4_STEERING_MODE_B0:
 107                 return "B0 steering";
 108
 109         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 110                 return "Device managed flow steering";
 111
 112         default:
 113                 return "Unrecognize steering mode";
 114         }
 115 }
 116
 117 enum {
 118         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 119         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 120         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 121         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 122         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 123         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 124         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 125         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 126         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 127         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 128         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 129         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 130         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 131         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 132         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 133         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 134         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 135         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 136         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 137         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 138         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 139         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 140         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 141         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 142         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 143         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 144         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 145         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 146         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 147 };
 148
 149 enum {
 150         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 151         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 152         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 153         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3
 154 };
 155
 156 enum {
 157         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 158         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1
 159 };
 160
 161 enum {
 162         MLX4_USER_DEV_CAP_64B_CQE       = 1L << 0
 163 };
 164
 165 enum {
 166         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0
 167 };
 168
 169
 170 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 171
 172 enum {
 173         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 174         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 175         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 176         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 177         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 178         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 179 };
 180
 181 enum mlx4_event {
 182         MLX4_EVENT_TYPE_COMP               = 0x00,
 183         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 184         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 185         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 186         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 187         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 188         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 189         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 190         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 191         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 192         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 193         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 194         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 195         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 196         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 197         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 198         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 199         MLX4_EVENT_TYPE_CMD                = 0x0a,
 200         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 201         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 202         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 203         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 204         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 205         MLX4_EVENT_TYPE_NONE               = 0xff,
 206 };
 207
 208 enum {
 209         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 210         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 211 };
 212
 213 enum {
 214         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 215 };
 216
 217 enum slave_port_state {
 218         SLAVE_PORT_DOWN = 0,
 219         SLAVE_PENDING_UP,
 220         SLAVE_PORT_UP,
 221 };
 222
 223 enum slave_port_gen_event {
 224         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 225         SLAVE_PORT_GEN_EVENT_UP,
 226         SLAVE_PORT_GEN_EVENT_NONE,
 227 };
 228
 229 enum slave_port_state_event {
 230         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 231         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 232         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 233         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 234 };
 235
 236 enum {
 237         MLX4_PERM_LOCAL_READ    = 1 << 10,
 238         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 239         MLX4_PERM_REMOTE_READ   = 1 << 12,
 240         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 241         MLX4_PERM_ATOMIC        = 1 << 14,
 242         MLX4_PERM_BIND_MW       = 1 << 15,
 243 };
 244
 245 enum {
 246         MLX4_OPCODE_NOP                 = 0x00,
 247         MLX4_OPCODE_SEND_INVAL          = 0x01,
 248         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 249         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 250         MLX4_OPCODE_SEND                = 0x0a,
 251         MLX4_OPCODE_SEND_IMM            = 0x0b,
 252         MLX4_OPCODE_LSO                 = 0x0e,
 253         MLX4_OPCODE_RDMA_READ           = 0x10,
 254         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 255         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 256         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 257         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 258         MLX4_OPCODE_BIND_MW             = 0x18,
 259         MLX4_OPCODE_FMR                 = 0x19,
 260         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 261         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 262
 263         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 264         MLX4_RECV_OPCODE_SEND           = 0x01,
 265         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 266         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 267
 268         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 269         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 270 };
 271
 272 enum {
 273         MLX4_STAT_RATE_OFFSET   = 5
 274 };
 275
 276 enum mlx4_protocol {
 277         MLX4_PROT_IB_IPV6 = 0,
 278         MLX4_PROT_ETH,
 279         MLX4_PROT_IB_IPV4,
 280         MLX4_PROT_FCOE
 281 };
 282
 283 enum {
 284         MLX4_MTT_FLAG_PRESENT           = 1
 285 };
 286
 287 enum mlx4_qp_region {
 288         MLX4_QP_REGION_FW = 0,
 289         MLX4_QP_REGION_ETH_ADDR,
 290         MLX4_QP_REGION_FC_ADDR,
 291         MLX4_QP_REGION_FC_EXCH,
 292         MLX4_NUM_QP_REGION
 293 };
 294
 295 enum mlx4_port_type {
 296         MLX4_PORT_TYPE_NONE     = 0,
 297         MLX4_PORT_TYPE_IB       = 1,
 298         MLX4_PORT_TYPE_ETH      = 2,
 299         MLX4_PORT_TYPE_AUTO     = 3
 300 };
 301
 302 enum mlx4_special_vlan_idx {
 303         MLX4_NO_VLAN_IDX        = 0,
 304         MLX4_VLAN_MISS_IDX,
 305         MLX4_VLAN_REGULAR
 306 };
 307
 308 enum mlx4_steer_type {
 309         MLX4_MC_STEER = 0,
 310         MLX4_UC_STEER,
 311         MLX4_NUM_STEERS
 312 };
 313
 314 enum {
 315         MLX4_NUM_FEXCH          = 64 * 1024,
 316 };
 317
 318 enum {
 319         MLX4_MAX_FAST_REG_PAGES = 511,
 320 };
 321
 322 enum {
 323         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 324         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 325         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 326 };
 327
 328 /* Port mgmt change event handling */
 329 enum {
 330         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 331         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 332         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 333         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 334         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 335 };
 336
 337 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 338                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 339
 340 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 341 {
 342         return (major << 32) | (minor << 16) | subminor;
 343 }
 344
 345 struct mlx4_phys_caps {
 346         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 347         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 348         u32                     num_phys_eqs;
 349         u32                     base_sqpn;
 350         u32                     base_proxy_sqpn;
 351         u32                     base_tunnel_sqpn;
 352 };
 353
 354 struct mlx4_caps {
 355         u64                     fw_ver;
 356         u32                     function;
 357         int                     num_ports;
 358         int                     vl_cap[MLX4_MAX_PORTS + 1];
 359         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 360         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 361         u64                     def_mac[MLX4_MAX_PORTS + 1];
 362         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 363         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 364         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 365         int                     trans_type[MLX4_MAX_PORTS + 1];
 366         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 367         int                     wavelength[MLX4_MAX_PORTS + 1];
 368         u64                     trans_code[MLX4_MAX_PORTS + 1];
 369         int                     local_ca_ack_delay;
 370         int                     num_uars;
 371         u32                     uar_page_size;
 372         int                     bf_reg_size;
 373         int                     bf_regs_per_page;
 374         int                     max_sq_sg;
 375         int                     max_rq_sg;
 376         int                     num_qps;
 377         int                     max_wqes;
 378         int                     max_sq_desc_sz;
 379         int                     max_rq_desc_sz;
 380         int                     max_qp_init_rdma;
 381         int                     max_qp_dest_rdma;
 382         u32                     *qp0_proxy;
 383         u32                     *qp1_proxy;
 384         u32                     *qp0_tunnel;
 385         u32                     *qp1_tunnel;
 386         int                     num_srqs;
 387         int                     max_srq_wqes;
 388         int                     max_srq_sge;
 389         int                     reserved_srqs;
 390         int                     num_cqs;
 391         int                     max_cqes;
 392         int                     reserved_cqs;
 393         int                     num_eqs;
 394         int                     reserved_eqs;
 395         int                     num_comp_vectors;
 396         int                     comp_pool;
 397         int                     num_mpts;
 398         int                     max_fmr_maps;
 399         int                     num_mtts;
 400         int                     fmr_reserved_mtts;
 401         int                     reserved_mtts;
 402         int                     reserved_mrws;
 403         int                     reserved_uars;
 404         int                     num_mgms;
 405         int                     num_amgms;
 406         int                     reserved_mcgs;
 407         int                     num_qp_per_mgm;
 408         int                     steering_mode;
 409         int                     fs_log_max_ucast_qp_range_size;
 410         int                     num_pds;
 411         int                     reserved_pds;
 412         int                     max_xrcds;
 413         int                     reserved_xrcds;
 414         int                     mtt_entry_sz;
 415         u32                     max_msg_sz;
 416         u32                     page_size_cap;
 417         u64                     flags;
 418         u64                     flags2;
 419         u32                     bmme_flags;
 420         u32                     reserved_lkey;
 421         u16                     stat_rate_support;
 422         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 423         int                     max_gso_sz;
 424         int                     max_rss_tbl_sz;
 425         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 426         int                     reserved_qps;
 427         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 428         int                     log_num_macs;
 429         int                     log_num_vlans;
 430         int                     log_num_prios;
 431         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 432         u8                      supported_type[MLX4_MAX_PORTS + 1];
 433         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 434         u8                      default_sense[MLX4_MAX_PORTS + 1];
 435         u32                     port_mask[MLX4_MAX_PORTS + 1];
 436         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 437         u32                     max_counters;
 438         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 439         u16                     sqp_demux;
 440         u32                     eqe_size;
 441         u32                     cqe_size;
 442         u8                      eqe_factor;
 443         u32                     userspace_caps; /* userspace must be aware of these */
 444         u32                     function_caps;  /* VFs must be aware of these */
 445 };
 446
 447 struct mlx4_buf_list {
 448         void                   *buf;
 449         dma_addr_t              map;
 450 };
 451
 452 struct mlx4_buf {
 453         struct mlx4_buf_list    direct;
 454         struct mlx4_buf_list   *page_list;
 455         int                     nbufs;
 456         int                     npages;
 457         int                     page_shift;
 458 };
 459
 460 struct mlx4_mtt {
 461         u32                     offset;
 462         int                     order;
 463         int                     page_shift;
 464 };
 465
 466 enum {
 467         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 468 };
 469
 470 struct mlx4_db_pgdir {
 471         struct list_head        list;
 472         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 473         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 474         unsigned long          *bits[2];
 475         __be32                 *db_page;
 476         dma_addr_t              db_dma;
 477 };
 478
 479 struct mlx4_ib_user_db_page;
 480
 481 struct mlx4_db {
 482         __be32                  *db;
 483         union {
 484                 struct mlx4_db_pgdir            *pgdir;
 485                 struct mlx4_ib_user_db_page     *user_page;
 486         }                       u;
 487         dma_addr_t              dma;
 488         int                     index;
 489         int                     order;
 490 };
 491
 492 struct mlx4_hwq_resources {
 493         struct mlx4_db          db;
 494         struct mlx4_mtt         mtt;
 495         struct mlx4_buf         buf;
 496 };
 497
 498 struct mlx4_mr {
 499         struct mlx4_mtt         mtt;
 500         u64                     iova;
 501         u64                     size;
 502         u32                     key;
 503         u32                     pd;
 504         u32                     access;
 505         int                     enabled;
 506 };
 507
 508 enum mlx4_mw_type {
 509         MLX4_MW_TYPE_1 = 1,
 510         MLX4_MW_TYPE_2 = 2,
 511 };
 512
 513 struct mlx4_mw {
 514         u32                     key;
 515         u32                     pd;
 516         enum mlx4_mw_type       type;
 517         int                     enabled;
 518 };
 519
 520 struct mlx4_fmr {
 521         struct mlx4_mr          mr;
 522         struct mlx4_mpt_entry  *mpt;
 523         __be64                 *mtts;
 524         dma_addr_t              dma_handle;
 525         int                     max_pages;
 526         int                     max_maps;
 527         int                     maps;
 528         u8                      page_shift;
 529 };
 530
 531 struct mlx4_uar {
 532         unsigned long           pfn;
 533         int                     index;
 534         struct list_head        bf_list;
 535         unsigned                free_bf_bmap;
 536         void __iomem           *map;
 537         void __iomem           *bf_map;
 538 };
 539
 540 struct mlx4_bf {
 541         unsigned long           offset;
 542         int                     buf_size;
 543         struct mlx4_uar        *uar;
 544         void __iomem           *reg;
 545 };
 546
 547 struct mlx4_cq {
 548         void (*comp)            (struct mlx4_cq *);
 549         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 550
 551         struct mlx4_uar        *uar;
 552
 553         u32                     cons_index;
 554
 555         __be32                 *set_ci_db;
 556         __be32                 *arm_db;
 557         int                     arm_sn;
 558
 559         int                     cqn;
 560         unsigned                vector;
 561
 562         atomic_t                refcount;
 563         struct completion       free;
 564 };
 565
 566 struct mlx4_qp {
 567         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 568
 569         int                     qpn;
 570
 571         atomic_t                refcount;
 572         struct completion       free;
 573 };
 574
 575 struct mlx4_srq {
 576         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 577
 578         int                     srqn;
 579         int                     max;
 580         int                     max_gs;
 581         int                     wqe_shift;
 582
 583         atomic_t                refcount;
 584         struct completion       free;
 585 };
 586
 587 struct mlx4_av {
 588         __be32                  port_pd;
 589         u8                      reserved1;
 590         u8                      g_slid;
 591         __be16                  dlid;
 592         u8                      reserved2;
 593         u8                      gid_index;
 594         u8                      stat_rate;
 595         u8                      hop_limit;
 596         __be32                  sl_tclass_flowlabel;
 597         u8                      dgid[16];
 598 };
 599
 600 struct mlx4_eth_av {
 601         __be32          port_pd;
 602         u8              reserved1;
 603         u8              smac_idx;
 604         u16             reserved2;
 605         u8              reserved3;
 606         u8              gid_index;
 607         u8              stat_rate;
 608         u8              hop_limit;
 609         __be32          sl_tclass_flowlabel;
 610         u8              dgid[16];
 611         u32             reserved4[2];
 612         __be16          vlan;
 613         u8              mac[6];
 614 };
 615
 616 union mlx4_ext_av {
 617         struct mlx4_av          ib;
 618         struct mlx4_eth_av      eth;
 619 };
 620
 621 struct mlx4_counter {
 622         u8      reserved1[3];
 623         u8      counter_mode;
 624         __be32  num_ifc;
 625         u32     reserved2[2];
 626         __be64  rx_frames;
 627         __be64  rx_bytes;
 628         __be64  tx_frames;
 629         __be64  tx_bytes;
 630 };
 631
 632 struct mlx4_dev {
 633         struct pci_dev         *pdev;
 634         unsigned long           flags;
 635         unsigned long           num_slaves;
 636         struct mlx4_caps        caps;
 637         struct mlx4_phys_caps   phys_caps;
 638         struct radix_tree_root  qp_table_tree;
 639         u8                      rev_id;
 640         char                    board_id[MLX4_BOARD_ID_LEN];
 641         int                     num_vfs;
 642         int                     oper_log_mgm_entry_size;
 643         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 644         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 645 };
 646
 647 struct mlx4_eqe {
 648         u8                      reserved1;
 649         u8                      type;
 650         u8                      reserved2;
 651         u8                      subtype;
 652         union {
 653                 u32             raw[6];
 654                 struct {
 655                         __be32  cqn;
 656                 } __packed comp;
 657                 struct {
 658                         u16     reserved1;
 659                         __be16  token;
 660                         u32     reserved2;
 661                         u8      reserved3[3];
 662                         u8      status;
 663                         __be64  out_param;
 664                 } __packed cmd;
 665                 struct {
 666                         __be32  qpn;
 667                 } __packed qp;
 668                 struct {
 669                         __be32  srqn;
 670                 } __packed srq;
 671                 struct {
 672                         __be32  cqn;
 673                         u32     reserved1;
 674                         u8      reserved2[3];
 675                         u8      syndrome;
 676                 } __packed cq_err;
 677                 struct {
 678                         u32     reserved1[2];
 679                         __be32  port;
 680                 } __packed port_change;
 681                 struct {
 682                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 683                         u32 reserved;
 684                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 685                 } __packed comm_channel_arm;
 686                 struct {
 687                         u8      port;
 688                         u8      reserved[3];
 689                         __be64  mac;
 690                 } __packed mac_update;
 691                 struct {
 692                         __be32  slave_id;
 693                 } __packed flr_event;
 694                 struct {
 695                         __be16  current_temperature;
 696                         __be16  warning_threshold;
 697                 } __packed warming;
 698                 struct {
 699                         u8 reserved[3];
 700                         u8 port;
 701                         union {
 702                                 struct {
 703                                         __be16 mstr_sm_lid;
 704                                         __be16 port_lid;
 705                                         __be32 changed_attr;
 706                                         u8 reserved[3];
 707                                         u8 mstr_sm_sl;
 708                                         __be64 gid_prefix;
 709                                 } __packed port_info;
 710                                 struct {
 711                                         __be32 block_ptr;
 712                                         __be32 tbl_entries_mask;
 713                                 } __packed tbl_change_info;
 714                         } params;
 715                 } __packed port_mgmt_change;
 716         }                       event;
 717         u8                      slave_id;
 718         u8                      reserved3[2];
 719         u8                      owner;
 720 } __packed;
 721
 722 struct mlx4_init_port_param {
 723         int                     set_guid0;
 724         int                     set_node_guid;
 725         int                     set_si_guid;
 726         u16                     mtu;
 727         int                     port_width_cap;
 728         u16                     vl_cap;
 729         u16                     max_gid;
 730         u16                     max_pkey;
 731         u64                     guid0;
 732         u64                     node_guid;
 733         u64                     si_guid;
 734 };
 735
 736 #define mlx4_foreach_port(port, dev, type)                              \
 737         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 738                 if ((type) == (dev)->caps.port_mask[(port)])
 739
 740 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 741         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 742                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 743
 744 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 745         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 746                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 747                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 748
 749 #define MLX4_INVALID_SLAVE_ID   0xFF
 750
 751 void handle_port_mgmt_change_event(struct work_struct *work);
 752
 753 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 754 {
 755         return dev->caps.function;
 756 }
 757
 758 static inline int mlx4_is_master(struct mlx4_dev *dev)
 759 {
 760         return dev->flags & MLX4_FLAG_MASTER;
 761 }
 762
 763 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 764 {
 765         return (qpn < dev->phys_caps.base_sqpn + 8 +
 766                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 767 }
 768
 769 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 770 {
 771         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 772
 773         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 774                 return 1;
 775
 776         return 0;
 777 }
 778
 779 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 780 {
 781         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 782 }
 783
 784 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 785 {
 786         return dev->flags & MLX4_FLAG_SLAVE;
 787 }
 788
 789 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 790                    struct mlx4_buf *buf);
 791 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 792 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 793 {
 794         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 795                 return buf->direct.buf + offset;
 796         else
 797                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 798                         (offset & (PAGE_SIZE - 1));
 799 }
 800
 801 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 802 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 803 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 804 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 805
 806 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 807 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 808 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf);
 809 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 810
 811 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 812                   struct mlx4_mtt *mtt);
 813 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 814 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 815
 816 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 817                   int npages, int page_shift, struct mlx4_mr *mr);
 818 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 819 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 820 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 821                   struct mlx4_mw *mw);
 822 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 823 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 824 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 825                    int start_index, int npages, u64 *page_list);
 826 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 827                        struct mlx4_buf *buf);
 828
 829 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order);
 830 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 831
 832 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 833                        int size, int max_direct);
 834 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 835                        int size);
 836
 837 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 838                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 839                   unsigned vector, int collapsed);
 840 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 841
 842 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 843 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 844
 845 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
 846 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 847
 848 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 849                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 850 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 851 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 852 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 853
 854 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 855 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 856
 857 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 858                         int block_mcast_loopback, enum mlx4_protocol prot);
 859 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 860                         enum mlx4_protocol prot);
 861 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 862                           u8 port, int block_mcast_loopback,
 863                           enum mlx4_protocol protocol, u64 *reg_id);
 864 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 865                           enum mlx4_protocol protocol, u64 reg_id);
 866
 867 enum {
 868         MLX4_DOMAIN_UVERBS      = 0x1000,
 869         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 870         MLX4_DOMAIN_RFS         = 0x3000,
 871         MLX4_DOMAIN_NIC    = 0x5000,
 872 };
 873
 874 enum mlx4_net_trans_rule_id {
 875         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 876         MLX4_NET_TRANS_RULE_ID_IB,
 877         MLX4_NET_TRANS_RULE_ID_IPV6,
 878         MLX4_NET_TRANS_RULE_ID_IPV4,
 879         MLX4_NET_TRANS_RULE_ID_TCP,
 880         MLX4_NET_TRANS_RULE_ID_UDP,
 881         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 882 };
 883
 884 extern const u16 __sw_id_hw[];
 885
 886 static inline int map_hw_to_sw_id(u16 header_id)
 887 {
 888
 889         int i;
 890         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
 891                 if (header_id == __sw_id_hw[i])
 892                         return i;
 893         }
 894         return -EINVAL;
 895 }
 896
 897 enum mlx4_net_trans_promisc_mode {
 898         MLX4_FS_PROMISC_NONE = 0,
 899         MLX4_FS_PROMISC_UPLINK,
 900         /* For future use. Not implemented yet */
 901         MLX4_FS_PROMISC_FUNCTION_PORT,
 902         MLX4_FS_PROMISC_ALL_MULTI,
 903 };
 904
 905 struct mlx4_spec_eth {
 906         u8      dst_mac[6];
 907         u8      dst_mac_msk[6];
 908         u8      src_mac[6];
 909         u8      src_mac_msk[6];
 910         u8      ether_type_enable;
 911         __be16  ether_type;
 912         __be16  vlan_id_msk;
 913         __be16  vlan_id;
 914 };
 915
 916 struct mlx4_spec_tcp_udp {
 917         __be16 dst_port;
 918         __be16 dst_port_msk;
 919         __be16 src_port;
 920         __be16 src_port_msk;
 921 };
 922
 923 struct mlx4_spec_ipv4 {
 924         __be32 dst_ip;
 925         __be32 dst_ip_msk;
 926         __be32 src_ip;
 927         __be32 src_ip_msk;
 928 };
 929
 930 struct mlx4_spec_ib {
 931         __be32  r_qpn;
 932         __be32  qpn_msk;
 933         u8      dst_gid[16];
 934         u8      dst_gid_msk[16];
 935 };
 936
 937 struct mlx4_spec_list {
 938         struct  list_head list;
 939         enum    mlx4_net_trans_rule_id id;
 940         union {
 941                 struct mlx4_spec_eth eth;
 942                 struct mlx4_spec_ib ib;
 943                 struct mlx4_spec_ipv4 ipv4;
 944                 struct mlx4_spec_tcp_udp tcp_udp;
 945         };
 946 };
 947
 948 enum mlx4_net_trans_hw_rule_queue {
 949         MLX4_NET_TRANS_Q_FIFO,
 950         MLX4_NET_TRANS_Q_LIFO,
 951 };
 952
 953 struct mlx4_net_trans_rule {
 954         struct  list_head list;
 955         enum    mlx4_net_trans_hw_rule_queue queue_mode;
 956         bool    exclusive;
 957         bool    allow_loopback;
 958         enum    mlx4_net_trans_promisc_mode promisc_mode;
 959         u8      port;
 960         u16     priority;
 961         u32     qpn;
 962 };
 963
 964 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
 965                                 enum mlx4_net_trans_promisc_mode mode);
 966 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
 967                                    enum mlx4_net_trans_promisc_mode mode);
 968 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 969 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 970 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 971 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 972 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
 973
 974 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 975 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 976 int mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
 977 int mlx4_get_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int *qpn);
 978 void mlx4_put_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int qpn);
 979 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
 980 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
 981                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
 982 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
 983                            u8 promisc);
 984 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
 985 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
 986                 u8 *pg, u16 *ratelimit);
 987 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
 988 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
 989 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, int index);
 990
 991 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
 992                       int npages, u64 iova, u32 *lkey, u32 *rkey);
 993 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
 994                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
 995 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 996 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
 997                     u32 *lkey, u32 *rkey);
 998 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 999 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1000 int mlx4_test_interrupts(struct mlx4_dev *dev);
1001 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1002                    int *vector);
1003 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1004
1005 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1006 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1007
1008 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1009 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1010
1011 int mlx4_flow_attach(struct mlx4_dev *dev,
1012                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1013 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1014
1015 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1016                           int i, int val);
1017
1018 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1019
1020 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1021 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1022 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1023 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1024 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1025 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1026 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1027
1028 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1029 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1030
1031 #endif /* MLX4_DEVICE_H */