include/linux/irqchip/arm-gic-v3.h

   1 /*
   2  * Copyright (C) 2013, 2014 ARM Limited, All Rights Reserved.
   3  * Author: Marc Zyngier <marc.zyngier@arm.com>
   4  *
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  17  */
  18 #ifndef __LINUX_IRQCHIP_ARM_GIC_V3_H
  19 #define __LINUX_IRQCHIP_ARM_GIC_V3_H
  20
  21 #include <asm/sysreg.h>
  22
  23 /*
  24  * Distributor registers. We assume we're running non-secure, with ARE
  25  * being set. Secure-only and non-ARE registers are not described.
  26  */
  27 #define GICD_CTLR                       0x0000
  28 #define GICD_TYPER                      0x0004
  29 #define GICD_IIDR                       0x0008
  30 #define GICD_STATUSR                    0x0010
  31 #define GICD_SETSPI_NSR                 0x0040
  32 #define GICD_CLRSPI_NSR                 0x0048
  33 #define GICD_SETSPI_SR                  0x0050
  34 #define GICD_CLRSPI_SR                  0x0058
  35 #define GICD_SEIR                       0x0068
  36 #define GICD_ISENABLER                  0x0100
  37 #define GICD_ICENABLER                  0x0180
  38 #define GICD_ISPENDR                    0x0200
  39 #define GICD_ICPENDR                    0x0280
  40 #define GICD_ISACTIVER                  0x0300
  41 #define GICD_ICACTIVER                  0x0380
  42 #define GICD_IPRIORITYR                 0x0400
  43 #define GICD_ICFGR                      0x0C00
  44 #define GICD_IROUTER                    0x6000
  45 #define GICD_PIDR2                      0xFFE8
  46
  47 #define GICD_CTLR_RWP                   (1U << 31)
  48 #define GICD_CTLR_ARE_NS                (1U << 4)
  49 #define GICD_CTLR_ENABLE_G1A            (1U << 1)
  50 #define GICD_CTLR_ENABLE_G1             (1U << 0)
  51
  52 #define GICD_TYPER_ID_BITS(typer)       ((((typer) >> 19) & 0x1f) + 1)
  53 #define GICD_TYPER_IRQS(typer)          ((((typer) & 0x1f) + 1) * 32)
  54 #define GICD_TYPER_LPIS                 (1U << 17)
  55
  56 #define GICD_IROUTER_SPI_MODE_ONE       (0U << 31)
  57 #define GICD_IROUTER_SPI_MODE_ANY       (1U << 31)
  58
  59 #define GIC_PIDR2_ARCH_MASK             0xf0
  60 #define GIC_PIDR2_ARCH_GICv3            0x30
  61 #define GIC_PIDR2_ARCH_GICv4            0x40
  62
  63 /*
  64  * Re-Distributor registers, offsets from RD_base
  65  */
  66 #define GICR_CTLR                       GICD_CTLR
  67 #define GICR_IIDR                       0x0004
  68 #define GICR_TYPER                      0x0008
  69 #define GICR_STATUSR                    GICD_STATUSR
  70 #define GICR_WAKER                      0x0014
  71 #define GICR_SETLPIR                    0x0040
  72 #define GICR_CLRLPIR                    0x0048
  73 #define GICR_SEIR                       GICD_SEIR
  74 #define GICR_PROPBASER                  0x0070
  75 #define GICR_PENDBASER                  0x0078
  76 #define GICR_INVLPIR                    0x00A0
  77 #define GICR_INVALLR                    0x00B0
  78 #define GICR_SYNCR                      0x00C0
  79 #define GICR_MOVLPIR                    0x0100
  80 #define GICR_MOVALLR                    0x0110
  81 #define GICR_PIDR2                      GICD_PIDR2
  82
  83 #define GICR_WAKER_ProcessorSleep       (1U << 1)
  84 #define GICR_WAKER_ChildrenAsleep       (1U << 2)
  85
  86 /*
  87  * Re-Distributor registers, offsets from SGI_base
  88  */
  89 #define GICR_ISENABLER0                 GICD_ISENABLER
  90 #define GICR_ICENABLER0                 GICD_ICENABLER
  91 #define GICR_ISPENDR0                   GICD_ISPENDR
  92 #define GICR_ICPENDR0                   GICD_ICPENDR
  93 #define GICR_ISACTIVER0                 GICD_ISACTIVER
  94 #define GICR_ICACTIVER0                 GICD_ICACTIVER
  95 #define GICR_IPRIORITYR0                GICD_IPRIORITYR
  96 #define GICR_ICFGR0                     GICD_ICFGR
  97
  98 #define GICR_TYPER_VLPIS                (1U << 1)
  99 #define GICR_TYPER_LAST                 (1U << 4)
 100
 101 /*
 102  * CPU interface registers
 103  */
 104 #define ICC_CTLR_EL1_EOImode_drop_dir   (0U << 1)
 105 #define ICC_CTLR_EL1_EOImode_drop       (1U << 1)
 106 #define ICC_SRE_EL1_SRE                 (1U << 0)
 107
 108 /*
 109  * Hypervisor interface registers (SRE only)
 110  */
 111 #define ICH_LR_VIRTUAL_ID_MASK          ((1UL << 32) - 1)
 112
 113 #define ICH_LR_EOI                      (1UL << 41)
 114 #define ICH_LR_GROUP                    (1UL << 60)
 115 #define ICH_LR_STATE                    (3UL << 62)
 116 #define ICH_LR_PENDING_BIT              (1UL << 62)
 117 #define ICH_LR_ACTIVE_BIT               (1UL << 63)
 118
 119 #define ICH_MISR_EOI                    (1 << 0)
 120 #define ICH_MISR_U                      (1 << 1)
 121
 122 #define ICH_HCR_EN                      (1 << 0)
 123 #define ICH_HCR_UIE                     (1 << 1)
 124
 125 #define ICH_VMCR_CTLR_SHIFT             0
 126 #define ICH_VMCR_CTLR_MASK              (0x21f << ICH_VMCR_CTLR_SHIFT)
 127 #define ICH_VMCR_BPR1_SHIFT             18
 128 #define ICH_VMCR_BPR1_MASK              (7 << ICH_VMCR_BPR1_SHIFT)
 129 #define ICH_VMCR_BPR0_SHIFT             21
 130 #define ICH_VMCR_BPR0_MASK              (7 << ICH_VMCR_BPR0_SHIFT)
 131 #define ICH_VMCR_PMR_SHIFT              24
 132 #define ICH_VMCR_PMR_MASK               (0xffUL << ICH_VMCR_PMR_SHIFT)
 133
 134 #define ICC_EOIR1_EL1                   sys_reg(3, 0, 12, 12, 1)
 135 #define ICC_IAR1_EL1                    sys_reg(3, 0, 12, 12, 0)
 136 #define ICC_SGI1R_EL1                   sys_reg(3, 0, 12, 11, 5)
 137 #define ICC_PMR_EL1                     sys_reg(3, 0, 4, 6, 0)
 138 #define ICC_CTLR_EL1                    sys_reg(3, 0, 12, 12, 4)
 139 #define ICC_SRE_EL1                     sys_reg(3, 0, 12, 12, 5)
 140 #define ICC_GRPEN1_EL1                  sys_reg(3, 0, 12, 12, 7)
 141
 142 #define ICC_IAR1_EL1_SPURIOUS           0x3ff
 143
 144 #define ICC_SRE_EL2                     sys_reg(3, 4, 12, 9, 5)
 145
 146 #define ICC_SRE_EL2_SRE                 (1 << 0)
 147 #define ICC_SRE_EL2_ENABLE              (1 << 3)
 148
 149 /*
 150  * System register definitions
 151  */
 152 #define ICH_VSEIR_EL2                   sys_reg(3, 4, 12, 9, 4)
 153 #define ICH_HCR_EL2                     sys_reg(3, 4, 12, 11, 0)
 154 #define ICH_VTR_EL2                     sys_reg(3, 4, 12, 11, 1)
 155 #define ICH_MISR_EL2                    sys_reg(3, 4, 12, 11, 2)
 156 #define ICH_EISR_EL2                    sys_reg(3, 4, 12, 11, 3)
 157 #define ICH_ELSR_EL2                    sys_reg(3, 4, 12, 11, 5)
 158 #define ICH_VMCR_EL2                    sys_reg(3, 4, 12, 11, 7)
 159
 160 #define __LR0_EL2(x)                    sys_reg(3, 4, 12, 12, x)
 161 #define __LR8_EL2(x)                    sys_reg(3, 4, 12, 13, x)
 162
 163 #define ICH_LR0_EL2                     __LR0_EL2(0)
 164 #define ICH_LR1_EL2                     __LR0_EL2(1)
 165 #define ICH_LR2_EL2                     __LR0_EL2(2)
 166 #define ICH_LR3_EL2                     __LR0_EL2(3)
 167 #define ICH_LR4_EL2                     __LR0_EL2(4)
 168 #define ICH_LR5_EL2                     __LR0_EL2(5)
 169 #define ICH_LR6_EL2                     __LR0_EL2(6)
 170 #define ICH_LR7_EL2                     __LR0_EL2(7)
 171 #define ICH_LR8_EL2                     __LR8_EL2(0)
 172 #define ICH_LR9_EL2                     __LR8_EL2(1)
 173 #define ICH_LR10_EL2                    __LR8_EL2(2)
 174 #define ICH_LR11_EL2                    __LR8_EL2(3)
 175 #define ICH_LR12_EL2                    __LR8_EL2(4)
 176 #define ICH_LR13_EL2                    __LR8_EL2(5)
 177 #define ICH_LR14_EL2                    __LR8_EL2(6)
 178 #define ICH_LR15_EL2                    __LR8_EL2(7)
 179
 180 #define __AP0Rx_EL2(x)                  sys_reg(3, 4, 12, 8, x)
 181 #define ICH_AP0R0_EL2                   __AP0Rx_EL2(0)
 182 #define ICH_AP0R1_EL2                   __AP0Rx_EL2(1)
 183 #define ICH_AP0R2_EL2                   __AP0Rx_EL2(2)
 184 #define ICH_AP0R3_EL2                   __AP0Rx_EL2(3)
 185
 186 #define __AP1Rx_EL2(x)                  sys_reg(3, 4, 12, 9, x)
 187 #define ICH_AP1R0_EL2                   __AP1Rx_EL2(0)
 188 #define ICH_AP1R1_EL2                   __AP1Rx_EL2(1)
 189 #define ICH_AP1R2_EL2                   __AP1Rx_EL2(2)
 190 #define ICH_AP1R3_EL2                   __AP1Rx_EL2(3)
 191
 192 #ifndef __ASSEMBLY__
 193
 194 #include <linux/stringify.h>
 195
 196 struct rdists {
 197         struct {
 198                 void __iomem    *rd_base;
 199                 struct page     *pend_page;
 200                 phys_addr_t     phys_base;
 201         } __percpu              *rdist;
 202         struct page             *prop_page;
 203         int                     id_bits;
 204         u64                     flags;
 205 };
 206
 207 static inline void gic_write_eoir(u64 irq)
 208 {
 209         asm volatile("msr_s " __stringify(ICC_EOIR1_EL1) ", %0" : : "r" (irq));
 210         isb();
 211 }
 212
 213 #endif
 214
 215 #endif