include/linux/clk-provider.h

   1 /*
   2  *  linux/include/linux/clk-provider.h
   3  *
   4  *  Copyright (c) 2010-2011 Jeremy Kerr <jeremy.kerr@canonical.com>
   5  *  Copyright (C) 2011-2012 Linaro Ltd <mturquette@linaro.org>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #ifndef __LINUX_CLK_PROVIDER_H
  12 #define __LINUX_CLK_PROVIDER_H
  13
  14 #include <linux/io.h>
  15 #include <linux/of.h>
  16
  17 #ifdef CONFIG_COMMON_CLK
  18
  19 /*
  20  * flags used across common struct clk.  these flags should only affect the
  21  * top-level framework.  custom flags for dealing with hardware specifics
  22  * belong in struct clk_foo
  23  */
  24 #define CLK_SET_RATE_GATE       BIT(0) /* must be gated across rate change */
  25 #define CLK_SET_PARENT_GATE     BIT(1) /* must be gated across re-parent */
  26 #define CLK_SET_RATE_PARENT     BIT(2) /* propagate rate change up one level */
  27 #define CLK_IGNORE_UNUSED       BIT(3) /* do not gate even if unused */
  28 #define CLK_IS_ROOT             BIT(4) /* root clk, has no parent */
  29 #define CLK_IS_BASIC            BIT(5) /* Basic clk, can't do a to_clk_foo() */
  30 #define CLK_GET_RATE_NOCACHE    BIT(6) /* do not use the cached clk rate */
  31 #define CLK_SET_RATE_NO_REPARENT BIT(7) /* don't re-parent on rate change */
  32 #define CLK_GET_ACCURACY_NOCACHE BIT(8) /* do not use the cached clk accuracy */
  33 #define CLK_RECALC_NEW_RATES    BIT(9) /* recalc rates after notifications */
  34 #define CLK_SET_RATE_UNGATE     BIT(10) /* clock needs to run to set rate */
  35
  36 struct clk;
  37 struct clk_hw;
  38 struct clk_core;
  39 struct dentry;
  40
  41 /**
  42  * struct clk_rate_request - Structure encoding the clk constraints that
  43  * a clock user might require.
  44  *
  45  * @rate:               Requested clock rate. This field will be adjusted by
  46  *                      clock drivers according to hardware capabilities.
  47  * @min_rate:           Minimum rate imposed by clk users.
  48  * @max_rate:           Maximum rate a imposed by clk users.
  49  * @best_parent_rate:   The best parent rate a parent can provide to fulfill the
  50  *                      requested constraints.
  51  * @best_parent_hw:     The most appropriate parent clock that fulfills the
  52  *                      requested constraints.
  53  *
  54  */
  55 struct clk_rate_request {
  56         unsigned long rate;
  57         unsigned long min_rate;
  58         unsigned long max_rate;
  59         unsigned long best_parent_rate;
  60         struct clk_hw *best_parent_hw;
  61 };
  62
  63 /**
  64  * struct clk_ops -  Callback operations for hardware clocks; these are to
  65  * be provided by the clock implementation, and will be called by drivers
  66  * through the clk_* api.
  67  *
  68  * @prepare:    Prepare the clock for enabling. This must not return until
  69  *              the clock is fully prepared, and it's safe to call clk_enable.
  70  *              This callback is intended to allow clock implementations to
  71  *              do any initialisation that may sleep. Called with
  72  *              prepare_lock held.
  73  *
  74  * @unprepare:  Release the clock from its prepared state. This will typically
  75  *              undo any work done in the @prepare callback. Called with
  76  *              prepare_lock held.
  77  *
  78  * @is_prepared: Queries the hardware to determine if the clock is prepared.
  79  *              This function is allowed to sleep. Optional, if this op is not
  80  *              set then the prepare count will be used.
  81  *
  82  * @unprepare_unused: Unprepare the clock atomically.  Only called from
  83  *              clk_disable_unused for prepare clocks with special needs.
  84  *              Called with prepare mutex held. This function may sleep.
  85  *
  86  * @enable:     Enable the clock atomically. This must not return until the
  87  *              clock is generating a valid clock signal, usable by consumer
  88  *              devices. Called with enable_lock held. This function must not
  89  *              sleep.
  90  *
  91  * @disable:    Disable the clock atomically. Called with enable_lock held.
  92  *              This function must not sleep.
  93  *
  94  * @is_enabled: Queries the hardware to determine if the clock is enabled.
  95  *              This function must not sleep. Optional, if this op is not
  96  *              set then the enable count will be used.
  97  *
  98  * @disable_unused: Disable the clock atomically.  Only called from
  99  *              clk_disable_unused for gate clocks with special needs.
 100  *              Called with enable_lock held.  This function must not
 101  *              sleep.
 102  *
 103  * @recalc_rate Recalculate the rate of this clock, by querying hardware. The
 104  *              parent rate is an input parameter.  It is up to the caller to
 105  *              ensure that the prepare_mutex is held across this call.
 106  *              Returns the calculated rate.  Optional, but recommended - if
 107  *              this op is not set then clock rate will be initialized to 0.
 108  *
 109  * @round_rate: Given a target rate as input, returns the closest rate actually
 110  *              supported by the clock. The parent rate is an input/output
 111  *              parameter.
 112  *
 113  * @determine_rate: Given a target rate as input, returns the closest rate
 114  *              actually supported by the clock, and optionally the parent clock
 115  *              that should be used to provide the clock rate.
 116  *
 117  * @set_parent: Change the input source of this clock; for clocks with multiple
 118  *              possible parents specify a new parent by passing in the index
 119  *              as a u8 corresponding to the parent in either the .parent_names
 120  *              or .parents arrays.  This function in affect translates an
 121  *              array index into the value programmed into the hardware.
 122  *              Returns 0 on success, -EERROR otherwise.
 123  *
 124  * @get_parent: Queries the hardware to determine the parent of a clock.  The
 125  *              return value is a u8 which specifies the index corresponding to
 126  *              the parent clock.  This index can be applied to either the
 127  *              .parent_names or .parents arrays.  In short, this function
 128  *              translates the parent value read from hardware into an array
 129  *              index.  Currently only called when the clock is initialized by
 130  *              __clk_init.  This callback is mandatory for clocks with
 131  *              multiple parents.  It is optional (and unnecessary) for clocks
 132  *              with 0 or 1 parents.
 133  *
 134  * @set_rate:   Change the rate of this clock. The requested rate is specified
 135  *              by the second argument, which should typically be the return
 136  *              of .round_rate call.  The third argument gives the parent rate
 137  *              which is likely helpful for most .set_rate implementation.
 138  *              Returns 0 on success, -EERROR otherwise.
 139  *
 140  * @set_rate_and_parent: Change the rate and the parent of this clock. The
 141  *              requested rate is specified by the second argument, which
 142  *              should typically be the return of .round_rate call.  The
 143  *              third argument gives the parent rate which is likely helpful
 144  *              for most .set_rate_and_parent implementation. The fourth
 145  *              argument gives the parent index. This callback is optional (and
 146  *              unnecessary) for clocks with 0 or 1 parents as well as
 147  *              for clocks that can tolerate switching the rate and the parent
 148  *              separately via calls to .set_parent and .set_rate.
 149  *              Returns 0 on success, -EERROR otherwise.
 150  *
 151  * @recalc_accuracy: Recalculate the accuracy of this clock. The clock accuracy
 152  *              is expressed in ppb (parts per billion). The parent accuracy is
 153  *              an input parameter.
 154  *              Returns the calculated accuracy.  Optional - if this op is not
 155  *              set then clock accuracy will be initialized to parent accuracy
 156  *              or 0 (perfect clock) if clock has no parent.
 157  *
 158  * @get_phase:  Queries the hardware to get the current phase of a clock.
 159  *              Returned values are 0-359 degrees on success, negative
 160  *              error codes on failure.
 161  *
 162  * @set_phase:  Shift the phase this clock signal in degrees specified
 163  *              by the second argument. Valid values for degrees are
 164  *              0-359. Return 0 on success, otherwise -EERROR.
 165  *
 166  * @init:       Perform platform-specific initialization magic.
 167  *              This is not not used by any of the basic clock types.
 168  *              Please consider other ways of solving initialization problems
 169  *              before using this callback, as its use is discouraged.
 170  *
 171  * @debug_init: Set up type-specific debugfs entries for this clock.  This
 172  *              is called once, after the debugfs directory entry for this
 173  *              clock has been created.  The dentry pointer representing that
 174  *              directory is provided as an argument.  Called with
 175  *              prepare_lock held.  Returns 0 on success, -EERROR otherwise.
 176  *
 177  *
 178  * The clk_enable/clk_disable and clk_prepare/clk_unprepare pairs allow
 179  * implementations to split any work between atomic (enable) and sleepable
 180  * (prepare) contexts.  If enabling a clock requires code that might sleep,
 181  * this must be done in clk_prepare.  Clock enable code that will never be
 182  * called in a sleepable context may be implemented in clk_enable.
 183  *
 184  * Typically, drivers will call clk_prepare when a clock may be needed later
 185  * (eg. when a device is opened), and clk_enable when the clock is actually
 186  * required (eg. from an interrupt). Note that clk_prepare MUST have been
 187  * called before clk_enable.
 188  */
 189 struct clk_ops {
 190         int             (*prepare)(struct clk_hw *hw);
 191         void            (*unprepare)(struct clk_hw *hw);
 192         int             (*is_prepared)(struct clk_hw *hw);
 193         void            (*unprepare_unused)(struct clk_hw *hw);
 194         int             (*enable)(struct clk_hw *hw);
 195         void            (*disable)(struct clk_hw *hw);
 196         int             (*is_enabled)(struct clk_hw *hw);
 197         void            (*disable_unused)(struct clk_hw *hw);
 198         unsigned long   (*recalc_rate)(struct clk_hw *hw,
 199                                         unsigned long parent_rate);
 200         long            (*round_rate)(struct clk_hw *hw, unsigned long rate,
 201                                         unsigned long *parent_rate);
 202         int             (*determine_rate)(struct clk_hw *hw,
 203                                           struct clk_rate_request *req);
 204         int             (*set_parent)(struct clk_hw *hw, u8 index);
 205         u8              (*get_parent)(struct clk_hw *hw);
 206         int             (*set_rate)(struct clk_hw *hw, unsigned long rate,
 207                                     unsigned long parent_rate);
 208         int             (*set_rate_and_parent)(struct clk_hw *hw,
 209                                     unsigned long rate,
 210                                     unsigned long parent_rate, u8 index);
 211         unsigned long   (*recalc_accuracy)(struct clk_hw *hw,
 212                                            unsigned long parent_accuracy);
 213         int             (*get_phase)(struct clk_hw *hw);
 214         int             (*set_phase)(struct clk_hw *hw, int degrees);
 215         void            (*init)(struct clk_hw *hw);
 216         int             (*debug_init)(struct clk_hw *hw, struct dentry *dentry);
 217 };
 218
 219 /**
 220  * struct clk_init_data - holds init data that's common to all clocks and is
 221  * shared between the clock provider and the common clock framework.
 222  *
 223  * @name: clock name
 224  * @ops: operations this clock supports
 225  * @parent_names: array of string names for all possible parents
 226  * @num_parents: number of possible parents
 227  * @flags: framework-level hints and quirks
 228  */
 229 struct clk_init_data {
 230         const char              *name;
 231         const struct clk_ops    *ops;
 232         const char              * const *parent_names;
 233         u8                      num_parents;
 234         unsigned long           flags;
 235 };
 236
 237 /**
 238  * struct clk_hw - handle for traversing from a struct clk to its corresponding
 239  * hardware-specific structure.  struct clk_hw should be declared within struct
 240  * clk_foo and then referenced by the struct clk instance that uses struct
 241  * clk_foo's clk_ops
 242  *
 243  * @core: pointer to the struct clk_core instance that points back to this
 244  * struct clk_hw instance
 245  *
 246  * @clk: pointer to the per-user struct clk instance that can be used to call
 247  * into the clk API
 248  *
 249  * @init: pointer to struct clk_init_data that contains the init data shared
 250  * with the common clock framework.
 251  */
 252 struct clk_hw {
 253         struct clk_core *core;
 254         struct clk *clk;
 255         const struct clk_init_data *init;
 256 };
 257
 258 /*
 259  * DOC: Basic clock implementations common to many platforms
 260  *
 261  * Each basic clock hardware type is comprised of a structure describing the
 262  * clock hardware, implementations of the relevant callbacks in struct clk_ops,
 263  * unique flags for that hardware type, a registration function and an
 264  * alternative macro for static initialization
 265  */
 266
 267 /**
 268  * struct clk_fixed_rate - fixed-rate clock
 269  * @hw:         handle between common and hardware-specific interfaces
 270  * @fixed_rate: constant frequency of clock
 271  */
 272 struct clk_fixed_rate {
 273         struct          clk_hw hw;
 274         unsigned long   fixed_rate;
 275         unsigned long   fixed_accuracy;
 276         u8              flags;
 277 };
 278
 279 extern const struct clk_ops clk_fixed_rate_ops;
 280 struct clk *clk_register_fixed_rate(struct device *dev, const char *name,
 281                 const char *parent_name, unsigned long flags,
 282                 unsigned long fixed_rate);
 283 struct clk *clk_register_fixed_rate_with_accuracy(struct device *dev,
 284                 const char *name, const char *parent_name, unsigned long flags,
 285                 unsigned long fixed_rate, unsigned long fixed_accuracy);
 286
 287 void of_fixed_clk_setup(struct device_node *np);
 288
 289 /**
 290  * struct clk_gate - gating clock
 291  *
 292  * @hw:         handle between common and hardware-specific interfaces
 293  * @reg:        register controlling gate
 294  * @bit_idx:    single bit controlling gate
 295  * @flags:      hardware-specific flags
 296  * @lock:       register lock
 297  *
 298  * Clock which can gate its output.  Implements .enable & .disable
 299  *
 300  * Flags:
 301  * CLK_GATE_SET_TO_DISABLE - by default this clock sets the bit at bit_idx to
 302  *      enable the clock.  Setting this flag does the opposite: setting the bit
 303  *      disable the clock and clearing it enables the clock
 304  * CLK_GATE_HIWORD_MASK - The gate settings are only in lower 16-bit
 305  *      of this register, and mask of gate bits are in higher 16-bit of this
 306  *      register.  While setting the gate bits, higher 16-bit should also be
 307  *      updated to indicate changing gate bits.
 308  */
 309 struct clk_gate {
 310         struct clk_hw hw;
 311         void __iomem    *reg;
 312         u8              bit_idx;
 313         u8              flags;
 314         spinlock_t      *lock;
 315 };
 316
 317 #define CLK_GATE_SET_TO_DISABLE         BIT(0)
 318 #define CLK_GATE_HIWORD_MASK            BIT(1)
 319
 320 extern const struct clk_ops clk_gate_ops;
 321 struct clk *clk_register_gate(struct device *dev, const char *name,
 322                 const char *parent_name, unsigned long flags,
 323                 void __iomem *reg, u8 bit_idx,
 324                 u8 clk_gate_flags, spinlock_t *lock);
 325 void clk_unregister_gate(struct clk *clk);
 326
 327 struct clk_div_table {
 328         unsigned int    val;
 329         unsigned int    div;
 330 };
 331
 332 /**
 333  * struct clk_divider - adjustable divider clock
 334  *
 335  * @hw:         handle between common and hardware-specific interfaces
 336  * @reg:        register containing the divider
 337  * @shift:      shift to the divider bit field
 338  * @width:      width of the divider bit field
 339  * @table:      array of value/divider pairs, last entry should have div = 0
 340  * @lock:       register lock
 341  *
 342  * Clock with an adjustable divider affecting its output frequency.  Implements
 343  * .recalc_rate, .set_rate and .round_rate
 344  *
 345  * Flags:
 346  * CLK_DIVIDER_ONE_BASED - by default the divisor is the value read from the
 347  *      register plus one.  If CLK_DIVIDER_ONE_BASED is set then the divider is
 348  *      the raw value read from the register, with the value of zero considered
 349  *      invalid, unless CLK_DIVIDER_ALLOW_ZERO is set.
 350  * CLK_DIVIDER_POWER_OF_TWO - clock divisor is 2 raised to the value read from
 351  *      the hardware register
 352  * CLK_DIVIDER_ALLOW_ZERO - Allow zero divisors.  For dividers which have
 353  *      CLK_DIVIDER_ONE_BASED set, it is possible to end up with a zero divisor.
 354  *      Some hardware implementations gracefully handle this case and allow a
 355  *      zero divisor by not modifying their input clock
 356  *      (divide by one / bypass).
 357  * CLK_DIVIDER_HIWORD_MASK - The divider settings are only in lower 16-bit
 358  *      of this register, and mask of divider bits are in higher 16-bit of this
 359  *      register.  While setting the divider bits, higher 16-bit should also be
 360  *      updated to indicate changing divider bits.
 361  * CLK_DIVIDER_ROUND_CLOSEST - Makes the best calculated divider to be rounded
 362  *      to the closest integer instead of the up one.
 363  * CLK_DIVIDER_READ_ONLY - The divider settings are preconfigured and should
 364  *      not be changed by the clock framework.
 365  * CLK_DIVIDER_MAX_AT_ZERO - For dividers which are like CLK_DIVIDER_ONE_BASED
 366  *      except when the value read from the register is zero, the divisor is
 367  *      2^width of the field.
 368  */
 369 struct clk_divider {
 370         struct clk_hw   hw;
 371         void __iomem    *reg;
 372         u8              shift;
 373         u8              width;
 374         u8              flags;
 375         const struct clk_div_table      *table;
 376         spinlock_t      *lock;
 377 };
 378
 379 #define CLK_DIVIDER_ONE_BASED           BIT(0)
 380 #define CLK_DIVIDER_POWER_OF_TWO        BIT(1)
 381 #define CLK_DIVIDER_ALLOW_ZERO          BIT(2)
 382 #define CLK_DIVIDER_HIWORD_MASK         BIT(3)
 383 #define CLK_DIVIDER_ROUND_CLOSEST       BIT(4)
 384 #define CLK_DIVIDER_READ_ONLY           BIT(5)
 385 #define CLK_DIVIDER_MAX_AT_ZERO         BIT(6)
 386
 387 extern const struct clk_ops clk_divider_ops;
 388 extern const struct clk_ops clk_divider_ro_ops;
 389
 390 unsigned long divider_recalc_rate(struct clk_hw *hw, unsigned long parent_rate,
 391                 unsigned int val, const struct clk_div_table *table,
 392                 unsigned long flags);
 393 long divider_round_rate(struct clk_hw *hw, unsigned long rate,
 394                 unsigned long *prate, const struct clk_div_table *table,
 395                 u8 width, unsigned long flags);
 396 int divider_get_val(unsigned long rate, unsigned long parent_rate,
 397                 const struct clk_div_table *table, u8 width,
 398                 unsigned long flags);
 399
 400 struct clk *clk_register_divider(struct device *dev, const char *name,
 401                 const char *parent_name, unsigned long flags,
 402                 void __iomem *reg, u8 shift, u8 width,
 403                 u8 clk_divider_flags, spinlock_t *lock);
 404 struct clk *clk_register_divider_table(struct device *dev, const char *name,
 405                 const char *parent_name, unsigned long flags,
 406                 void __iomem *reg, u8 shift, u8 width,
 407                 u8 clk_divider_flags, const struct clk_div_table *table,
 408                 spinlock_t *lock);
 409 void clk_unregister_divider(struct clk *clk);
 410
 411 /**
 412  * struct clk_mux - multiplexer clock
 413  *
 414  * @hw:         handle between common and hardware-specific interfaces
 415  * @reg:        register controlling multiplexer
 416  * @shift:      shift to multiplexer bit field
 417  * @width:      width of mutliplexer bit field
 418  * @flags:      hardware-specific flags
 419  * @lock:       register lock
 420  *
 421  * Clock with multiple selectable parents.  Implements .get_parent, .set_parent
 422  * and .recalc_rate
 423  *
 424  * Flags:
 425  * CLK_MUX_INDEX_ONE - register index starts at 1, not 0
 426  * CLK_MUX_INDEX_BIT - register index is a single bit (power of two)
 427  * CLK_MUX_HIWORD_MASK - The mux settings are only in lower 16-bit of this
 428  *      register, and mask of mux bits are in higher 16-bit of this register.
 429  *      While setting the mux bits, higher 16-bit should also be updated to
 430  *      indicate changing mux bits.
 431  * CLK_MUX_ROUND_CLOSEST - Use the parent rate that is closest to the desired
 432  *      frequency.
 433  */
 434 struct clk_mux {
 435         struct clk_hw   hw;
 436         void __iomem    *reg;
 437         u32             *table;
 438         u32             mask;
 439         u8              shift;
 440         u8              flags;
 441         spinlock_t      *lock;
 442 };
 443
 444 #define CLK_MUX_INDEX_ONE               BIT(0)
 445 #define CLK_MUX_INDEX_BIT               BIT(1)
 446 #define CLK_MUX_HIWORD_MASK             BIT(2)
 447 #define CLK_MUX_READ_ONLY               BIT(3) /* mux can't be changed */
 448 #define CLK_MUX_ROUND_CLOSEST           BIT(4)
 449
 450 extern const struct clk_ops clk_mux_ops;
 451 extern const struct clk_ops clk_mux_ro_ops;
 452
 453 struct clk *clk_register_mux(struct device *dev, const char *name,
 454                 const char * const *parent_names, u8 num_parents,
 455                 unsigned long flags,
 456                 void __iomem *reg, u8 shift, u8 width,
 457                 u8 clk_mux_flags, spinlock_t *lock);
 458
 459 struct clk *clk_register_mux_table(struct device *dev, const char *name,
 460                 const char * const *parent_names, u8 num_parents,
 461                 unsigned long flags,
 462                 void __iomem *reg, u8 shift, u32 mask,
 463                 u8 clk_mux_flags, u32 *table, spinlock_t *lock);
 464
 465 void clk_unregister_mux(struct clk *clk);
 466
 467 void of_fixed_factor_clk_setup(struct device_node *node);
 468
 469 /**
 470  * struct clk_fixed_factor - fixed multiplier and divider clock
 471  *
 472  * @hw:         handle between common and hardware-specific interfaces
 473  * @mult:       multiplier
 474  * @div:        divider
 475  *
 476  * Clock with a fixed multiplier and divider. The output frequency is the
 477  * parent clock rate divided by div and multiplied by mult.
 478  * Implements .recalc_rate, .set_rate and .round_rate
 479  */
 480
 481 struct clk_fixed_factor {
 482         struct clk_hw   hw;
 483         unsigned int    mult;
 484         unsigned int    div;
 485 };
 486
 487 extern const struct clk_ops clk_fixed_factor_ops;
 488 struct clk *clk_register_fixed_factor(struct device *dev, const char *name,
 489                 const char *parent_name, unsigned long flags,
 490                 unsigned int mult, unsigned int div);
 491
 492 /**
 493  * struct clk_fractional_divider - adjustable fractional divider clock
 494  *
 495  * @hw:         handle between common and hardware-specific interfaces
 496  * @reg:        register containing the divider
 497  * @mshift:     shift to the numerator bit field
 498  * @mwidth:     width of the numerator bit field
 499  * @nshift:     shift to the denominator bit field
 500  * @nwidth:     width of the denominator bit field
 501  * @lock:       register lock
 502  *
 503  * Clock with adjustable fractional divider affecting its output frequency.
 504  */
 505 struct clk_fractional_divider {
 506         struct clk_hw   hw;
 507         void __iomem    *reg;
 508         u8              mshift;
 509         u8              mwidth;
 510         u32             mmask;
 511         u8              nshift;
 512         u8              nwidth;
 513         u32             nmask;
 514         u8              flags;
 515         spinlock_t      *lock;
 516 };
 517
 518 extern const struct clk_ops clk_fractional_divider_ops;
 519 struct clk *clk_register_fractional_divider(struct device *dev,
 520                 const char *name, const char *parent_name, unsigned long flags,
 521                 void __iomem *reg, u8 mshift, u8 mwidth, u8 nshift, u8 nwidth,
 522                 u8 clk_divider_flags, spinlock_t *lock);
 523
 524 /**
 525  * struct clk_multiplier - adjustable multiplier clock
 526  *
 527  * @hw:         handle between common and hardware-specific interfaces
 528  * @reg:        register containing the multiplier
 529  * @shift:      shift to the multiplier bit field
 530  * @width:      width of the multiplier bit field
 531  * @lock:       register lock
 532  *
 533  * Clock with an adjustable multiplier affecting its output frequency.
 534  * Implements .recalc_rate, .set_rate and .round_rate
 535  *
 536  * Flags:
 537  * CLK_MULTIPLIER_ZERO_BYPASS - By default, the multiplier is the value read
 538  *      from the register, with 0 being a valid value effectively
 539  *      zeroing the output clock rate. If CLK_MULTIPLIER_ZERO_BYPASS is
 540  *      set, then a null multiplier will be considered as a bypass,
 541  *      leaving the parent rate unmodified.
 542  * CLK_MULTIPLIER_ROUND_CLOSEST - Makes the best calculated divider to be
 543  *      rounded to the closest integer instead of the down one.
 544  */
 545 struct clk_multiplier {
 546         struct clk_hw   hw;
 547         void __iomem    *reg;
 548         u8              shift;
 549         u8              width;
 550         u8              flags;
 551         spinlock_t      *lock;
 552 };
 553
 554 #define CLK_MULTIPLIER_ZERO_BYPASS              BIT(0)
 555 #define CLK_MULTIPLIER_ROUND_CLOSEST    BIT(1)
 556
 557 extern const struct clk_ops clk_multiplier_ops;
 558
 559 /***
 560  * struct clk_composite - aggregate clock of mux, divider and gate clocks
 561  *
 562  * @hw:         handle between common and hardware-specific interfaces
 563  * @mux_hw:     handle between composite and hardware-specific mux clock
 564  * @rate_hw:    handle between composite and hardware-specific rate clock
 565  * @gate_hw:    handle between composite and hardware-specific gate clock
 566  * @mux_ops:    clock ops for mux
 567  * @rate_ops:   clock ops for rate
 568  * @gate_ops:   clock ops for gate
 569  */
 570 struct clk_composite {
 571         struct clk_hw   hw;
 572         struct clk_ops  ops;
 573
 574         struct clk_hw   *mux_hw;
 575         struct clk_hw   *rate_hw;
 576         struct clk_hw   *gate_hw;
 577
 578         const struct clk_ops    *mux_ops;
 579         const struct clk_ops    *rate_ops;
 580         const struct clk_ops    *gate_ops;
 581 };
 582
 583 struct clk *clk_register_composite(struct device *dev, const char *name,
 584                 const char * const *parent_names, int num_parents,
 585                 struct clk_hw *mux_hw, const struct clk_ops *mux_ops,
 586                 struct clk_hw *rate_hw, const struct clk_ops *rate_ops,
 587                 struct clk_hw *gate_hw, const struct clk_ops *gate_ops,
 588                 unsigned long flags);
 589
 590 /***
 591  * struct clk_gpio_gate - gpio gated clock
 592  *
 593  * @hw:         handle between common and hardware-specific interfaces
 594  * @gpiod:      gpio descriptor
 595  *
 596  * Clock with a gpio control for enabling and disabling the parent clock.
 597  * Implements .enable, .disable and .is_enabled
 598  */
 599
 600 struct clk_gpio {
 601         struct clk_hw   hw;
 602         struct gpio_desc *gpiod;
 603 };
 604
 605 extern const struct clk_ops clk_gpio_gate_ops;
 606 struct clk *clk_register_gpio_gate(struct device *dev, const char *name,
 607                 const char *parent_name, unsigned gpio, bool active_low,
 608                 unsigned long flags);
 609
 610 void of_gpio_clk_gate_setup(struct device_node *node);
 611
 612 /**
 613  * struct clk_gpio_mux - gpio controlled clock multiplexer
 614  *
 615  * @hw:         see struct clk_gpio
 616  * @gpiod:      gpio descriptor to select the parent of this clock multiplexer
 617  *
 618  * Clock with a gpio control for selecting the parent clock.
 619  * Implements .get_parent, .set_parent and .determine_rate
 620  */
 621
 622 extern const struct clk_ops clk_gpio_mux_ops;
 623 struct clk *clk_register_gpio_mux(struct device *dev, const char *name,
 624                 const char * const *parent_names, u8 num_parents, unsigned gpio,
 625                 bool active_low, unsigned long flags);
 626
 627 void of_gpio_mux_clk_setup(struct device_node *node);
 628
 629 /**
 630  * clk_register - allocate a new clock, register it and return an opaque cookie
 631  * @dev: device that is registering this clock
 632  * @hw: link to hardware-specific clock data
 633  *
 634  * clk_register is the primary interface for populating the clock tree with new
 635  * clock nodes.  It returns a pointer to the newly allocated struct clk which
 636  * cannot be dereferenced by driver code but may be used in conjuction with the
 637  * rest of the clock API.  In the event of an error clk_register will return an
 638  * error code; drivers must test for an error code after calling clk_register.
 639  */
 640 struct clk *clk_register(struct device *dev, struct clk_hw *hw);
 641 struct clk *devm_clk_register(struct device *dev, struct clk_hw *hw);
 642
 643 void clk_unregister(struct clk *clk);
 644 void devm_clk_unregister(struct device *dev, struct clk *clk);
 645
 646 /* helper functions */
 647 const char *__clk_get_name(const struct clk *clk);
 648 const char *clk_hw_get_name(const struct clk_hw *hw);
 649 struct clk_hw *__clk_get_hw(struct clk *clk);
 650 unsigned int clk_hw_get_num_parents(const struct clk_hw *hw);
 651 struct clk_hw *clk_hw_get_parent(const struct clk_hw *hw);
 652 struct clk_hw *clk_hw_get_parent_by_index(const struct clk_hw *hw,
 653                                           unsigned int index);
 654 unsigned int __clk_get_enable_count(struct clk *clk);
 655 unsigned long clk_hw_get_rate(const struct clk_hw *hw);
 656 unsigned long __clk_get_flags(struct clk *clk);
 657 unsigned long clk_hw_get_flags(const struct clk_hw *hw);
 658 bool clk_hw_is_prepared(const struct clk_hw *hw);
 659 bool clk_hw_is_enabled(const struct clk_hw *hw);
 660 bool __clk_is_enabled(struct clk *clk);
 661 struct clk *__clk_lookup(const char *name);
 662 int __clk_mux_determine_rate(struct clk_hw *hw,
 663                              struct clk_rate_request *req);
 664 int __clk_determine_rate(struct clk_hw *core, struct clk_rate_request *req);
 665 int __clk_mux_determine_rate_closest(struct clk_hw *hw,
 666                                      struct clk_rate_request *req);
 667 void clk_hw_reparent(struct clk_hw *hw, struct clk_hw *new_parent);
 668 void clk_hw_set_rate_range(struct clk_hw *hw, unsigned long min_rate,
 669                            unsigned long max_rate);
 670
 671 static inline void __clk_hw_set_clk(struct clk_hw *dst, struct clk_hw *src)
 672 {
 673         dst->clk = src->clk;
 674         dst->core = src->core;
 675 }
 676
 677 /*
 678  * FIXME clock api without lock protection
 679  */
 680 unsigned long clk_hw_round_rate(struct clk_hw *hw, unsigned long rate);
 681
 682 struct of_device_id;
 683
 684 typedef void (*of_clk_init_cb_t)(struct device_node *);
 685
 686 struct clk_onecell_data {
 687         struct clk **clks;
 688         unsigned int clk_num;
 689 };
 690
 691 extern struct of_device_id __clk_of_table;
 692
 693 #define CLK_OF_DECLARE(name, compat, fn) OF_DECLARE_1(clk, name, compat, fn)
 694
 695 #ifdef CONFIG_OF
 696 int of_clk_add_provider(struct device_node *np,
 697                         struct clk *(*clk_src_get)(struct of_phandle_args *args,
 698                                                    void *data),
 699                         void *data);
 700 void of_clk_del_provider(struct device_node *np);
 701 struct clk *of_clk_src_simple_get(struct of_phandle_args *clkspec,
 702                                   void *data);
 703 struct clk *of_clk_src_onecell_get(struct of_phandle_args *clkspec, void *data);
 704 int of_clk_get_parent_count(struct device_node *np);
 705 int of_clk_parent_fill(struct device_node *np, const char **parents,
 706                        unsigned int size);
 707 const char *of_clk_get_parent_name(struct device_node *np, int index);
 708
 709 void of_clk_init(const struct of_device_id *matches);
 710
 711 #else /* !CONFIG_OF */
 712
 713 static inline int of_clk_add_provider(struct device_node *np,
 714                         struct clk *(*clk_src_get)(struct of_phandle_args *args,
 715                                                    void *data),
 716                         void *data)
 717 {
 718         return 0;
 719 }
 720 #define of_clk_del_provider(np) \
 721         { while (0); }
 722 static inline struct clk *of_clk_src_simple_get(
 723         struct of_phandle_args *clkspec, void *data)
 724 {
 725         return ERR_PTR(-ENOENT);
 726 }
 727 static inline struct clk *of_clk_src_onecell_get(
 728         struct of_phandle_args *clkspec, void *data)
 729 {
 730         return ERR_PTR(-ENOENT);
 731 }
 732 static inline int of_clk_get_parent_count(struct device_node *np)
 733 {
 734         return 0;
 735 }
 736 static inline int of_clk_parent_fill(struct device_node *np,
 737                                      const char **parents, unsigned int size)
 738 {
 739         return 0;
 740 }
 741 static inline const char *of_clk_get_parent_name(struct device_node *np,
 742                                                  int index)
 743 {
 744         return NULL;
 745 }
 746 #define of_clk_init(matches) \
 747         { while (0); }
 748 #endif /* CONFIG_OF */
 749
 750 /*
 751  * wrap access to peripherals in accessor routines
 752  * for improved portability across platforms
 753  */
 754
 755 #if IS_ENABLED(CONFIG_PPC)
 756
 757 static inline u32 clk_readl(u32 __iomem *reg)
 758 {
 759         return ioread32be(reg);
 760 }
 761
 762 static inline void clk_writel(u32 val, u32 __iomem *reg)
 763 {
 764         iowrite32be(val, reg);
 765 }
 766
 767 #else   /* platform dependent I/O accessors */
 768
 769 static inline u32 clk_readl(u32 __iomem *reg)
 770 {
 771         return readl(reg);
 772 }
 773
 774 static inline void clk_writel(u32 val, u32 __iomem *reg)
 775 {
 776         writel(val, reg);
 777 }
 778
 779 #endif  /* platform dependent I/O accessors */
 780
 781 #ifdef CONFIG_DEBUG_FS
 782 struct dentry *clk_debugfs_add_file(struct clk_hw *hw, char *name, umode_t mode,
 783                                 void *data, const struct file_operations *fops);
 784 #endif
 785
 786 #endif /* CONFIG_COMMON_CLK */
 787 #endif /* CLK_PROVIDER_H */