drivers/usb/host/xhci.h

   1 /*
   2  * xHCI host controller driver
   3  *
   4  * Copyright (C) 2008 Intel Corp.
   5  *
   6  * Author: Sarah Sharp
   7  * Some code borrowed from the Linux EHCI driver.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  15  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  16  * for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software Foundation,
  20  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21  */
  22
  23 #ifndef __LINUX_XHCI_HCD_H
  24 #define __LINUX_XHCI_HCD_H
  25
  26 #include <linux/usb.h>
  27 #include <linux/timer.h>
  28 #include <linux/kernel.h>
  29 #include <linux/usb/hcd.h>
  30
  31 /* Code sharing between pci-quirks and xhci hcd */
  32 #include        "xhci-ext-caps.h"
  33 #include "pci-quirks.h"
  34
  35 /* xHCI PCI Configuration Registers */
  36 #define XHCI_SBRN_OFFSET        (0x60)
  37
  38 /* Max number of USB devices for any host controller - limit in section 6.1 */
  39 #define MAX_HC_SLOTS            256
  40 /* Section 5.3.3 - MaxPorts */
  41 #define MAX_HC_PORTS            127
  42
  43 /*
  44  * xHCI register interface.
  45  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  46  * Revision 0.95 specification
  47  */
  48
  49 /**
  50  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  51  * @hc_capbase:         length of the capabilities register and HC version number
  52  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  53  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  54  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  55  * @hcc_params:         HCCPARAMS - Capability Parameters
  56  * @db_off:             DBOFF - Doorbell array offset
  57  * @run_regs_off:       RTSOFF - Runtime register space offset
  58  */
  59 struct xhci_cap_regs {
  60         __le32  hc_capbase;
  61         __le32  hcs_params1;
  62         __le32  hcs_params2;
  63         __le32  hcs_params3;
  64         __le32  hcc_params;
  65         __le32  db_off;
  66         __le32  run_regs_off;
  67         /* Reserved up to (CAPLENGTH - 0x1C) */
  68 };
  69
  70 /* hc_capbase bitmasks */
  71 /* bits 7:0 - how long is the Capabilities register */
  72 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  73 /* bits 31:16   */
  74 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  75
  76 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  77 /* bits 0:7, Max Device Slots */
  78 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  79 #define HCS_SLOTS_MASK          0xff
  80 /* bits 8:18, Max Interrupters */
  81 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  82 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  83 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  84
  85 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  86 /* bits 0:3, frames or uframes that SW needs to queue transactions
  87  * ahead of the HW to meet periodic deadlines */
  88 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  89 /* bits 4:7, max number of Event Ring segments */
  90 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  91 /* bits 21:25 Hi 5 bits of Scratchpad buffers SW must allocate for the HW */
  92 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  93 /* bits 27:31 Lo 5 bits of Scratchpad buffers SW must allocate for the HW */
  94 #define HCS_MAX_SCRATCHPAD(p)   ((((p) >> 16) & 0x3e0) | (((p) >> 27) & 0x1f))
  95
  96 /* HCSPARAMS3 - hcs_params3 - bitmasks */
  97 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
  98 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
  99 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
 100 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
 101
 102 /* HCCPARAMS - hcc_params - bitmasks */
 103 /* true: HC can use 64-bit address pointers */
 104 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
 105 /* true: HC can do bandwidth negotiation */
 106 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
 107 /* true: HC uses 64-byte Device Context structures
 108  * FIXME 64-byte context structures aren't supported yet.
 109  */
 110 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 111 /* true: HC has port power switches */
 112 #define HCC_PPC(p)              ((p) & (1 << 3))
 113 /* true: HC has port indicators */
 114 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 115 /* true: HC has Light HC Reset Capability */
 116 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 117 /* true: HC supports latency tolerance messaging */
 118 #define HCC_LTC(p)              ((p) & (1 << 6))
 119 /* true: no secondary Stream ID Support */
 120 #define HCC_NSS(p)              ((p) & (1 << 7))
 121 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 122 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 123 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 124 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 125
 126 /* db_off bitmask - bits 0:1 reserved */
 127 #define DBOFF_MASK      (~0x3)
 128
 129 /* run_regs_off bitmask - bits 0:4 reserved */
 130 #define RTSOFF_MASK     (~0x1f)
 131
 132
 133 /* Number of registers per port */
 134 #define NUM_PORT_REGS   4
 135
 136 /**
 137  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 138  * @command:            USBCMD - xHC command register
 139  * @status:             USBSTS - xHC status register
 140  * @page_size:          This indicates the page size that the host controller
 141  *                      supports.  If bit n is set, the HC supports a page size
 142  *                      of 2^(n+12), up to a 128MB page size.
 143  *                      4K is the minimum page size.
 144  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 145  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 146  * @config_reg:         CONFIG - Configure Register
 147  * @port_status_base:   PORTSCn - base address for Port Status and Control
 148  *                      Each port has a Port Status and Control register,
 149  *                      followed by a Port Power Management Status and Control
 150  *                      register, a Port Link Info register, and a reserved
 151  *                      register.
 152  * @port_power_base:    PORTPMSCn - base address for
 153  *                      Port Power Management Status and Control
 154  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 155  *                      Link PM state and control) for USB 2.1 and USB 3.0
 156  *                      devices.
 157  */
 158 struct xhci_op_regs {
 159         __le32  command;
 160         __le32  status;
 161         __le32  page_size;
 162         __le32  reserved1;
 163         __le32  reserved2;
 164         __le32  dev_notification;
 165         __le64  cmd_ring;
 166         /* rsvd: offset 0x20-2F */
 167         __le32  reserved3[4];
 168         __le64  dcbaa_ptr;
 169         __le32  config_reg;
 170         /* rsvd: offset 0x3C-3FF */
 171         __le32  reserved4[241];
 172         /* port 1 registers, which serve as a base address for other ports */
 173         __le32  port_status_base;
 174         __le32  port_power_base;
 175         __le32  port_link_base;
 176         __le32  reserved5;
 177         /* registers for ports 2-255 */
 178         __le32  reserved6[NUM_PORT_REGS*254];
 179 };
 180
 181 /* USBCMD - USB command - command bitmasks */
 182 /* start/stop HC execution - do not write unless HC is halted*/
 183 #define CMD_RUN         XHCI_CMD_RUN
 184 /* Reset HC - resets internal HC state machine and all registers (except
 185  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 186  * The xHCI driver must reinitialize the xHC after setting this bit.
 187  */
 188 #define CMD_RESET       (1 << 1)
 189 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 190 #define CMD_EIE         XHCI_CMD_EIE
 191 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 192 #define CMD_HSEIE       XHCI_CMD_HSEIE
 193 /* bits 4:6 are reserved (and should be preserved on writes). */
 194 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 195 #define CMD_LRESET      (1 << 7)
 196 /* host controller save/restore state. */
 197 #define CMD_CSS         (1 << 8)
 198 #define CMD_CRS         (1 << 9)
 199 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 200 #define CMD_EWE         XHCI_CMD_EWE
 201 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 202  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 203  * '0' means the xHC can power it off if all ports are in the disconnect,
 204  * disabled, or powered-off state.
 205  */
 206 #define CMD_PM_INDEX    (1 << 11)
 207 /* bits 12:31 are reserved (and should be preserved on writes). */
 208
 209 /* IMAN - Interrupt Management Register */
 210 #define IMAN_IE         (1 << 1)
 211 #define IMAN_IP         (1 << 0)
 212
 213 /* USBSTS - USB status - status bitmasks */
 214 /* HC not running - set to 1 when run/stop bit is cleared. */
 215 #define STS_HALT        XHCI_STS_HALT
 216 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 217 #define STS_FATAL       (1 << 2)
 218 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 219 #define STS_EINT        (1 << 3)
 220 /* port change detect */
 221 #define STS_PORT        (1 << 4)
 222 /* bits 5:7 reserved and zeroed */
 223 /* save state status - '1' means xHC is saving state */
 224 #define STS_SAVE        (1 << 8)
 225 /* restore state status - '1' means xHC is restoring state */
 226 #define STS_RESTORE     (1 << 9)
 227 /* true: save or restore error */
 228 #define STS_SRE         (1 << 10)
 229 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 230 #define STS_CNR         XHCI_STS_CNR
 231 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 232 #define STS_HCE         (1 << 12)
 233 /* bits 13:31 reserved and should be preserved */
 234
 235 /*
 236  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 237  * Generate a device notification event when the HC sees a transaction with a
 238  * notification type that matches a bit set in this bit field.
 239  */
 240 #define DEV_NOTE_MASK           (0xffff)
 241 #define ENABLE_DEV_NOTE(x)      (1 << (x))
 242 /* Most of the device notification types should only be used for debug.
 243  * SW does need to pay attention to function wake notifications.
 244  */
 245 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 246
 247 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 248 /* bit 0 is the command ring cycle state */
 249 /* stop ring operation after completion of the currently executing command */
 250 #define CMD_RING_PAUSE          (1 << 1)
 251 /* stop ring immediately - abort the currently executing command */
 252 #define CMD_RING_ABORT          (1 << 2)
 253 /* true: command ring is running */
 254 #define CMD_RING_RUNNING        (1 << 3)
 255 /* bits 4:5 reserved and should be preserved */
 256 /* Command Ring pointer - bit mask for the lower 32 bits. */
 257 #define CMD_RING_RSVD_BITS      (0x3f)
 258
 259 /* CONFIG - Configure Register - config_reg bitmasks */
 260 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 261 #define MAX_DEVS(p)     ((p) & 0xff)
 262 /* bits 8:31 - reserved and should be preserved */
 263
 264 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 265 /* true: device connected */
 266 #define PORT_CONNECT    (1 << 0)
 267 /* true: port enabled */
 268 #define PORT_PE         (1 << 1)
 269 /* bit 2 reserved and zeroed */
 270 /* true: port has an over-current condition */
 271 #define PORT_OC         (1 << 3)
 272 /* true: port reset signaling asserted */
 273 #define PORT_RESET      (1 << 4)
 274 /* Port Link State - bits 5:8
 275  * A read gives the current link PM state of the port,
 276  * a write with Link State Write Strobe set sets the link state.
 277  */
 278 #define PORT_PLS_MASK   (0xf << 5)
 279 #define XDEV_U0         (0x0 << 5)
 280 #define XDEV_U2         (0x2 << 5)
 281 #define XDEV_U3         (0x3 << 5)
 282 #define XDEV_RESUME     (0xf << 5)
 283 /* true: port has power (see HCC_PPC) */
 284 #define PORT_POWER      (1 << 9)
 285 /* bits 10:13 indicate device speed:
 286  * 0 - undefined speed - port hasn't be initialized by a reset yet
 287  * 1 - full speed
 288  * 2 - low speed
 289  * 3 - high speed
 290  * 4 - super speed
 291  * 5-15 reserved
 292  */
 293 #define DEV_SPEED_MASK          (0xf << 10)
 294 #define XDEV_FS                 (0x1 << 10)
 295 #define XDEV_LS                 (0x2 << 10)
 296 #define XDEV_HS                 (0x3 << 10)
 297 #define XDEV_SS                 (0x4 << 10)
 298 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 299 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 300 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 301 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 302 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 303 /* Bits 20:23 in the Slot Context are the speed for the device */
 304 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 305 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 306 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 307 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 308 /* Port Indicator Control */
 309 #define PORT_LED_OFF    (0 << 14)
 310 #define PORT_LED_AMBER  (1 << 14)
 311 #define PORT_LED_GREEN  (2 << 14)
 312 #define PORT_LED_MASK   (3 << 14)
 313 /* Port Link State Write Strobe - set this when changing link state */
 314 #define PORT_LINK_STROBE        (1 << 16)
 315 /* true: connect status change */
 316 #define PORT_CSC        (1 << 17)
 317 /* true: port enable change */
 318 #define PORT_PEC        (1 << 18)
 319 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 320  * into an enabled state, and the device into the default state.  A "warm" reset
 321  * also resets the link, forcing the device through the link training sequence.
 322  * SW can also look at the Port Reset register to see when warm reset is done.
 323  */
 324 #define PORT_WRC        (1 << 19)
 325 /* true: over-current change */
 326 #define PORT_OCC        (1 << 20)
 327 /* true: reset change - 1 to 0 transition of PORT_RESET */
 328 #define PORT_RC         (1 << 21)
 329 /* port link status change - set on some port link state transitions:
 330  *  Transition                          Reason
 331  *  ------------------------------------------------------------------------------
 332  *  - U3 to Resume                      Wakeup signaling from a device
 333  *  - Resume to Recovery to U0          USB 3.0 device resume
 334  *  - Resume to U0                      USB 2.0 device resume
 335  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 336  *  - U3 to U0                          Software resume of USB 2.0 device complete
 337  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 338  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 339  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 340  *  - Any state to inactive             Error on USB 3.0 port
 341  */
 342 #define PORT_PLC        (1 << 22)
 343 /* port configure error change - port failed to configure its link partner */
 344 #define PORT_CEC        (1 << 23)
 345 /* Cold Attach Status - xHC can set this bit to report device attached during
 346  * Sx state. Warm port reset should be perfomed to clear this bit and move port
 347  * to connected state.
 348  */
 349 #define PORT_CAS        (1 << 24)
 350 /* wake on connect (enable) */
 351 #define PORT_WKCONN_E   (1 << 25)
 352 /* wake on disconnect (enable) */
 353 #define PORT_WKDISC_E   (1 << 26)
 354 /* wake on over-current (enable) */
 355 #define PORT_WKOC_E     (1 << 27)
 356 /* bits 28:29 reserved */
 357 /* true: device is removable - for USB 3.0 roothub emulation */
 358 #define PORT_DEV_REMOVE (1 << 30)
 359 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 360 #define PORT_WR         (1 << 31)
 361
 362 /* We mark duplicate entries with -1 */
 363 #define DUPLICATE_ENTRY ((u8)(-1))
 364
 365 /* Port Power Management Status and Control - port_power_base bitmasks */
 366 /* Inactivity timer value for transitions into U1, in microseconds.
 367  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 368  */
 369 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 370 #define PORT_U1_TIMEOUT_MASK    0xff
 371 /* Inactivity timer value for transitions into U2 */
 372 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 373 #define PORT_U2_TIMEOUT_MASK    (0xff << 8)
 374 /* Bits 24:31 for port testing */
 375
 376 /* USB2 Protocol PORTSPMSC */
 377 #define PORT_L1S_MASK           7
 378 #define PORT_L1S_SUCCESS        1
 379 #define PORT_RWE                (1 << 3)
 380 #define PORT_HIRD(p)            (((p) & 0xf) << 4)
 381 #define PORT_HIRD_MASK          (0xf << 4)
 382 #define PORT_L1DS(p)            (((p) & 0xff) << 8)
 383 #define PORT_HLE                (1 << 16)
 384
 385 /**
 386  * struct xhci_intr_reg - Interrupt Register Set
 387  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 388  *                      interrupts and check for pending interrupts.
 389  * @irq_control:        IMOD - Interrupt Moderation Register.
 390  *                      Used to throttle interrupts.
 391  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 392  * @erst_base:          ERST base address.
 393  * @erst_dequeue:       Event ring dequeue pointer.
 394  *
 395  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 396  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 397  * multiple segments of the same size.  The HC places events on the ring and
 398  * "updates the Cycle bit in the TRBs to indicate to software the current
 399  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 400  * updates the dequeue pointer.
 401  */
 402 struct xhci_intr_reg {
 403         __le32  irq_pending;
 404         __le32  irq_control;
 405         __le32  erst_size;
 406         __le32  rsvd;
 407         __le64  erst_base;
 408         __le64  erst_dequeue;
 409 };
 410
 411 /* irq_pending bitmasks */
 412 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 413 /* bits 2:31 need to be preserved */
 414 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 415 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 416 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 417 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 418
 419 /* irq_control bitmasks */
 420 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 421  * between interrupts will be longer if there are no events on the event ring.
 422  * Default is 4000 (1 ms).
 423  */
 424 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 425 /* Counter used to count down the time to the next interrupt - HW use only */
 426 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 427
 428 /* erst_size bitmasks */
 429 /* Preserve bits 16:31 of erst_size */
 430 #define ERST_SIZE_MASK          (0xffff << 16)
 431
 432 /* erst_dequeue bitmasks */
 433 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 434  * where the current dequeue pointer lies.  This is an optional HW hint.
 435  */
 436 #define ERST_DESI_MASK          (0x7)
 437 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 438  * a work queue (or delayed service routine)?
 439  */
 440 #define ERST_EHB                (1 << 3)
 441 #define ERST_PTR_MASK           (0xf)
 442
 443 /**
 444  * struct xhci_run_regs
 445  * @microframe_index:
 446  *              MFINDEX - current microframe number
 447  *
 448  * Section 5.5 Host Controller Runtime Registers:
 449  * "Software should read and write these registers using only Dword (32 bit)
 450  * or larger accesses"
 451  */
 452 struct xhci_run_regs {
 453         __le32                  microframe_index;
 454         __le32                  rsvd[7];
 455         struct xhci_intr_reg    ir_set[128];
 456 };
 457
 458 /**
 459  * struct doorbell_array
 460  *
 461  * Bits  0 -  7: Endpoint target
 462  * Bits  8 - 15: RsvdZ
 463  * Bits 16 - 31: Stream ID
 464  *
 465  * Section 5.6
 466  */
 467 struct xhci_doorbell_array {
 468         __le32  doorbell[256];
 469 };
 470
 471 #define DB_VALUE(ep, stream)    ((((ep) + 1) & 0xff) | ((stream) << 16))
 472 #define DB_VALUE_HOST           0x00000000
 473
 474 /**
 475  * struct xhci_protocol_caps
 476  * @revision:           major revision, minor revision, capability ID,
 477  *                      and next capability pointer.
 478  * @name_string:        Four ASCII characters to say which spec this xHC
 479  *                      follows, typically "USB ".
 480  * @port_info:          Port offset, count, and protocol-defined information.
 481  */
 482 struct xhci_protocol_caps {
 483         u32     revision;
 484         u32     name_string;
 485         u32     port_info;
 486 };
 487
 488 #define XHCI_EXT_PORT_MAJOR(x)  (((x) >> 24) & 0xff)
 489 #define XHCI_EXT_PORT_OFF(x)    ((x) & 0xff)
 490 #define XHCI_EXT_PORT_COUNT(x)  (((x) >> 8) & 0xff)
 491
 492 /**
 493  * struct xhci_container_ctx
 494  * @type: Type of context.  Used to calculated offsets to contained contexts.
 495  * @size: Size of the context data
 496  * @bytes: The raw context data given to HW
 497  * @dma: dma address of the bytes
 498  *
 499  * Represents either a Device or Input context.  Holds a pointer to the raw
 500  * memory used for the context (bytes) and dma address of it (dma).
 501  */
 502 struct xhci_container_ctx {
 503         unsigned type;
 504 #define XHCI_CTX_TYPE_DEVICE  0x1
 505 #define XHCI_CTX_TYPE_INPUT   0x2
 506
 507         int size;
 508
 509         u8 *bytes;
 510         dma_addr_t dma;
 511 };
 512
 513 /**
 514  * struct xhci_slot_ctx
 515  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 516  * @dev_info2:  Max exit latency for device number, root hub port number
 517  * @tt_info:    tt_info is used to construct split transaction tokens
 518  * @dev_state:  slot state and device address
 519  *
 520  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 521  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 522  * reserved at the end of the slot context for HC internal use.
 523  */
 524 struct xhci_slot_ctx {
 525         __le32  dev_info;
 526         __le32  dev_info2;
 527         __le32  tt_info;
 528         __le32  dev_state;
 529         /* offset 0x10 to 0x1f reserved for HC internal use */
 530         __le32  reserved[4];
 531 };
 532
 533 /* dev_info bitmasks */
 534 /* Route String - 0:19 */
 535 #define ROUTE_STRING_MASK       (0xfffff)
 536 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 537 #define DEV_SPEED       (0xf << 20)
 538 /* bit 24 reserved */
 539 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 540 #define DEV_MTT         (0x1 << 25)
 541 /* Set if the device is a hub - bit 26 */
 542 #define DEV_HUB         (0x1 << 26)
 543 /* Index of the last valid endpoint context in this device context - 27:31 */
 544 #define LAST_CTX_MASK   (0x1f << 27)
 545 #define LAST_CTX(p)     ((p) << 27)
 546 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 547 #define SLOT_FLAG       (1 << 0)
 548 #define EP0_FLAG        (1 << 1)
 549
 550 /* dev_info2 bitmasks */
 551 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 552 #define MAX_EXIT        (0xffff)
 553 /* Root hub port number that is needed to access the USB device */
 554 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 555 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 556 /* Maximum number of ports under a hub device */
 557 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 558
 559 /* tt_info bitmasks */
 560 /*
 561  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 562  * The Slot ID of the hub that isolates the high speed signaling from
 563  * this low or full-speed device.  '0' if attached to root hub port.
 564  */
 565 #define TT_SLOT         (0xff)
 566 /*
 567  * The number of the downstream facing port of the high-speed hub
 568  * '0' if the device is not low or full speed.
 569  */
 570 #define TT_PORT         (0xff << 8)
 571 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 572
 573 /* dev_state bitmasks */
 574 /* USB device address - assigned by the HC */
 575 #define DEV_ADDR_MASK   (0xff)
 576 /* bits 8:26 reserved */
 577 /* Slot state */
 578 #define SLOT_STATE      (0x1f << 27)
 579 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 580
 581 #define SLOT_STATE_DISABLED     0
 582 #define SLOT_STATE_ENABLED      SLOT_STATE_DISABLED
 583 #define SLOT_STATE_DEFAULT      1
 584 #define SLOT_STATE_ADDRESSED    2
 585 #define SLOT_STATE_CONFIGURED   3
 586
 587 /**
 588  * struct xhci_ep_ctx
 589  * @ep_info:    endpoint state, streams, mult, and interval information.
 590  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 591  *              error count, and whether the HC will force an event for all
 592  *              transactions.
 593  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 594  *              defines one stream, this points to the endpoint transfer ring.
 595  *              Otherwise, it points to a stream context array, which has a
 596  *              ring pointer for each flow.
 597  * @tx_info:
 598  *              Average TRB lengths for the endpoint ring and
 599  *              max payload within an Endpoint Service Interval Time (ESIT).
 600  *
 601  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 602  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 603  * reserved at the end of the endpoint context for HC internal use.
 604  */
 605 struct xhci_ep_ctx {
 606         __le32  ep_info;
 607         __le32  ep_info2;
 608         __le64  deq;
 609         __le32  tx_info;
 610         /* offset 0x14 - 0x1f reserved for HC internal use */
 611         __le32  reserved[3];
 612 };
 613
 614 /* ep_info bitmasks */
 615 /*
 616  * Endpoint State - bits 0:2
 617  * 0 - disabled
 618  * 1 - running
 619  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 620  * 3 - stopped
 621  * 4 - TRB error
 622  * 5-7 - reserved
 623  */
 624 #define EP_STATE_MASK           (0xf)
 625 #define EP_STATE_DISABLED       0
 626 #define EP_STATE_RUNNING        1
 627 #define EP_STATE_HALTED         2
 628 #define EP_STATE_STOPPED        3
 629 #define EP_STATE_ERROR          4
 630 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 631 #define EP_MULT(p)              (((p) & 0x3) << 8)
 632 #define CTX_TO_EP_MULT(p)       (((p) >> 8) & 0x3)
 633 /* bits 10:14 are Max Primary Streams */
 634 /* bit 15 is Linear Stream Array */
 635 /* Interval - period between requests to an endpoint - 125u increments. */
 636 #define EP_INTERVAL(p)          (((p) & 0xff) << 16)
 637 #define EP_INTERVAL_TO_UFRAMES(p)               (1 << (((p) >> 16) & 0xff))
 638 #define CTX_TO_EP_INTERVAL(p)   (((p) >> 16) & 0xff)
 639 #define EP_MAXPSTREAMS_MASK     (0x1f << 10)
 640 #define EP_MAXPSTREAMS(p)       (((p) << 10) & EP_MAXPSTREAMS_MASK)
 641 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 642 #define EP_HAS_LSA              (1 << 15)
 643
 644 /* ep_info2 bitmasks */
 645 /*
 646  * Force Event - generate transfer events for all TRBs for this endpoint
 647  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 648  */
 649 #define FORCE_EVENT     (0x1)
 650 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 651 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 652 #define EP_TYPE(p)      ((p) << 3)
 653 #define ISOC_OUT_EP     1
 654 #define BULK_OUT_EP     2
 655 #define INT_OUT_EP      3
 656 #define CTRL_EP         4
 657 #define ISOC_IN_EP      5
 658 #define BULK_IN_EP      6
 659 #define INT_IN_EP       7
 660 /* bit 6 reserved */
 661 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 662 #define MAX_BURST(p)    (((p)&0xff) << 8)
 663 #define CTX_TO_MAX_BURST(p)     (((p) >> 8) & 0xff)
 664 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 665 #define MAX_PACKET_MASK         (0xffff << 16)
 666 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 667
 668 /* Get max packet size from ep desc. Bit 10..0 specify the max packet size.
 669  * USB2.0 spec 9.6.6.
 670  */
 671 #define GET_MAX_PACKET(p)       ((p) & 0x7ff)
 672
 673 /* tx_info bitmasks */
 674 #define AVG_TRB_LENGTH_FOR_EP(p)        ((p) & 0xffff)
 675 #define MAX_ESIT_PAYLOAD_FOR_EP(p)      (((p) & 0xffff) << 16)
 676 #define CTX_TO_MAX_ESIT_PAYLOAD(p)      (((p) >> 16) & 0xffff)
 677
 678 /* deq bitmasks */
 679 #define EP_CTX_CYCLE_MASK               (1 << 0)
 680
 681
 682 /**
 683  * struct xhci_input_control_context
 684  * Input control context; see section 6.2.5.
 685  *
 686  * @drop_context:       set the bit of the endpoint context you want to disable
 687  * @add_context:        set the bit of the endpoint context you want to enable
 688  */
 689 struct xhci_input_control_ctx {
 690         __le32  drop_flags;
 691         __le32  add_flags;
 692         __le32  rsvd2[6];
 693 };
 694
 695 #define EP_IS_ADDED(ctrl_ctx, i) \
 696         (le32_to_cpu(ctrl_ctx->add_flags) & (1 << (i + 1)))
 697 #define EP_IS_DROPPED(ctrl_ctx, i)       \
 698         (le32_to_cpu(ctrl_ctx->drop_flags) & (1 << (i + 1)))
 699
 700 /* Represents everything that is needed to issue a command on the command ring.
 701  * It's useful to pre-allocate these for commands that cannot fail due to
 702  * out-of-memory errors, like freeing streams.
 703  */
 704 struct xhci_command {
 705         /* Input context for changing device state */
 706         struct xhci_container_ctx       *in_ctx;
 707         u32                             status;
 708         /* If completion is null, no one is waiting on this command
 709          * and the structure can be freed after the command completes.
 710          */
 711         struct completion               *completion;
 712         union xhci_trb                  *command_trb;
 713         struct list_head                cmd_list;
 714 };
 715
 716 /* drop context bitmasks */
 717 #define DROP_EP(x)      (0x1 << x)
 718 /* add context bitmasks */
 719 #define ADD_EP(x)       (0x1 << x)
 720
 721 struct xhci_stream_ctx {
 722         /* 64-bit stream ring address, cycle state, and stream type */
 723         __le64  stream_ring;
 724         /* offset 0x14 - 0x1f reserved for HC internal use */
 725         __le32  reserved[2];
 726 };
 727
 728 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 729 #define SCT_FOR_CTX(p)          (((p) << 1) & 0x7)
 730 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 731 #define SCT_SEC_TR              0
 732 /* Primary stream array type, dequeue pointer is to a transfer ring */
 733 #define SCT_PRI_TR              1
 734 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 735 #define SCT_SSA_8               2
 736 #define SCT_SSA_16              3
 737 #define SCT_SSA_32              4
 738 #define SCT_SSA_64              5
 739 #define SCT_SSA_128             6
 740 #define SCT_SSA_256             7
 741
 742 /* Assume no secondary streams for now */
 743 struct xhci_stream_info {
 744         struct xhci_ring                **stream_rings;
 745         /* Number of streams, including stream 0 (which drivers can't use) */
 746         unsigned int                    num_streams;
 747         /* The stream context array may be bigger than
 748          * the number of streams the driver asked for
 749          */
 750         struct xhci_stream_ctx          *stream_ctx_array;
 751         unsigned int                    num_stream_ctxs;
 752         dma_addr_t                      ctx_array_dma;
 753         /* For mapping physical TRB addresses to segments in stream rings */
 754         struct radix_tree_root          trb_address_map;
 755         struct xhci_command             *free_streams_command;
 756 };
 757
 758 #define SMALL_STREAM_ARRAY_SIZE         256
 759 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 760
 761 /* Some Intel xHCI host controllers need software to keep track of the bus
 762  * bandwidth.  Keep track of endpoint info here.  Each root port is allocated
 763  * the full bus bandwidth.  We must also treat TTs (including each port under a
 764  * multi-TT hub) as a separate bandwidth domain.  The direct memory interface
 765  * (DMI) also limits the total bandwidth (across all domains) that can be used.
 766  */
 767 struct xhci_bw_info {
 768         /* ep_interval is zero-based */
 769         unsigned int            ep_interval;
 770         /* mult and num_packets are one-based */
 771         unsigned int            mult;
 772         unsigned int            num_packets;
 773         unsigned int            max_packet_size;
 774         unsigned int            max_esit_payload;
 775         unsigned int            type;
 776 };
 777
 778 /* "Block" sizes in bytes the hardware uses for different device speeds.
 779  * The logic in this part of the hardware limits the number of bits the hardware
 780  * can use, so must represent bandwidth in a less precise manner to mimic what
 781  * the scheduler hardware computes.
 782  */
 783 #define FS_BLOCK        1
 784 #define HS_BLOCK        4
 785 #define SS_BLOCK        16
 786 #define DMI_BLOCK       32
 787
 788 /* Each device speed has a protocol overhead (CRC, bit stuffing, etc) associated
 789  * with each byte transferred.  SuperSpeed devices have an initial overhead to
 790  * set up bursts.  These are in blocks, see above.  LS overhead has already been
 791  * translated into FS blocks.
 792  */
 793 #define DMI_OVERHEAD 8
 794 #define DMI_OVERHEAD_BURST 4
 795 #define SS_OVERHEAD 8
 796 #define SS_OVERHEAD_BURST 32
 797 #define HS_OVERHEAD 26
 798 #define FS_OVERHEAD 20
 799 #define LS_OVERHEAD 128
 800 /* The TTs need to claim roughly twice as much bandwidth (94 bytes per
 801  * microframe ~= 24Mbps) of the HS bus as the devices can actually use because
 802  * of overhead associated with split transfers crossing microframe boundaries.
 803  * 31 blocks is pure protocol overhead.
 804  */
 805 #define TT_HS_OVERHEAD (31 + 94)
 806 #define TT_DMI_OVERHEAD (25 + 12)
 807
 808 /* Bandwidth limits in blocks */
 809 #define FS_BW_LIMIT             1285
 810 #define TT_BW_LIMIT             1320
 811 #define HS_BW_LIMIT             1607
 812 #define SS_BW_LIMIT_IN          3906
 813 #define DMI_BW_LIMIT_IN         3906
 814 #define SS_BW_LIMIT_OUT         3906
 815 #define DMI_BW_LIMIT_OUT        3906
 816
 817 /* Percentage of bus bandwidth reserved for non-periodic transfers */
 818 #define FS_BW_RESERVED          10
 819 #define HS_BW_RESERVED          20
 820 #define SS_BW_RESERVED          10
 821
 822 struct xhci_virt_ep {
 823         struct xhci_ring                *ring;
 824         /* Related to endpoints that are configured to use stream IDs only */
 825         struct xhci_stream_info         *stream_info;
 826         /* Temporary storage in case the configure endpoint command fails and we
 827          * have to restore the device state to the previous state
 828          */
 829         struct xhci_ring                *new_ring;
 830         unsigned int                    ep_state;
 831 #define SET_DEQ_PENDING         (1 << 0)
 832 #define EP_HALTED               (1 << 1)        /* For stall handling */
 833 #define EP_HALT_PENDING         (1 << 2)        /* For URB cancellation */
 834 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 835 #define EP_GETTING_STREAMS      (1 << 3)
 836 #define EP_HAS_STREAMS          (1 << 4)
 837 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 838 #define EP_GETTING_NO_STREAMS   (1 << 5)
 839         /* ----  Related to URB cancellation ---- */
 840         struct list_head        cancelled_td_list;
 841         /* The TRB that was last reported in a stopped endpoint ring */
 842         union xhci_trb          *stopped_trb;
 843         struct xhci_td          *stopped_td;
 844         unsigned int            stopped_stream;
 845         /* Watchdog timer for stop endpoint command to cancel URBs */
 846         struct timer_list       stop_cmd_timer;
 847         int                     stop_cmds_pending;
 848         struct xhci_hcd         *xhci;
 849         /* Dequeue pointer and dequeue segment for a submitted Set TR Dequeue
 850          * command.  We'll need to update the ring's dequeue segment and dequeue
 851          * pointer after the command completes.
 852          */
 853         struct xhci_segment     *queued_deq_seg;
 854         union xhci_trb          *queued_deq_ptr;
 855         /*
 856          * Sometimes the xHC can not process isochronous endpoint ring quickly
 857          * enough, and it will miss some isoc tds on the ring and generate
 858          * a Missed Service Error Event.
 859          * Set skip flag when receive a Missed Service Error Event and
 860          * process the missed tds on the endpoint ring.
 861          */
 862         bool                    skip;
 863         /* Bandwidth checking storage */
 864         struct xhci_bw_info     bw_info;
 865         struct list_head        bw_endpoint_list;
 866 };
 867
 868 enum xhci_overhead_type {
 869         LS_OVERHEAD_TYPE = 0,
 870         FS_OVERHEAD_TYPE,
 871         HS_OVERHEAD_TYPE,
 872 };
 873
 874 struct xhci_interval_bw {
 875         unsigned int            num_packets;
 876         /* Sorted by max packet size.
 877          * Head of the list is the greatest max packet size.
 878          */
 879         struct list_head        endpoints;
 880         /* How many endpoints of each speed are present. */
 881         unsigned int            overhead[3];
 882 };
 883
 884 #define XHCI_MAX_INTERVAL       16
 885
 886 struct xhci_interval_bw_table {
 887         unsigned int            interval0_esit_payload;
 888         struct xhci_interval_bw interval_bw[XHCI_MAX_INTERVAL];
 889         /* Includes reserved bandwidth for async endpoints */
 890         unsigned int            bw_used;
 891         unsigned int            ss_bw_in;
 892         unsigned int            ss_bw_out;
 893 };
 894
 895
 896 struct xhci_virt_device {
 897         struct usb_device               *udev;
 898         /*
 899          * Commands to the hardware are passed an "input context" that
 900          * tells the hardware what to change in its data structures.
 901          * The hardware will return changes in an "output context" that
 902          * software must allocate for the hardware.  We need to keep
 903          * track of input and output contexts separately because
 904          * these commands might fail and we don't trust the hardware.
 905          */
 906         struct xhci_container_ctx       *out_ctx;
 907         /* Used for addressing devices and configuration changes */
 908         struct xhci_container_ctx       *in_ctx;
 909         /* Rings saved to ensure old alt settings can be re-instated */
 910         struct xhci_ring                **ring_cache;
 911         int                             num_rings_cached;
 912         /* Store xHC assigned device address */
 913         int                             address;
 914 #define XHCI_MAX_RINGS_CACHED   31
 915         struct xhci_virt_ep             eps[31];
 916         struct completion               cmd_completion;
 917         /* Status of the last command issued for this device */
 918         u32                             cmd_status;
 919         struct list_head                cmd_list;
 920         u8                              fake_port;
 921         u8                              real_port;
 922         struct xhci_interval_bw_table   *bw_table;
 923         struct xhci_tt_bw_info          *tt_info;
 924         /* The current max exit latency for the enabled USB3 link states. */
 925         u16                             current_mel;
 926 };
 927
 928 /*
 929  * For each roothub, keep track of the bandwidth information for each periodic
 930  * interval.
 931  *
 932  * If a high speed hub is attached to the roothub, each TT associated with that
 933  * hub is a separate bandwidth domain.  The interval information for the
 934  * endpoints on the devices under that TT will appear in the TT structure.
 935  */
 936 struct xhci_root_port_bw_info {
 937         struct list_head                tts;
 938         unsigned int                    num_active_tts;
 939         struct xhci_interval_bw_table   bw_table;
 940 };
 941
 942 struct xhci_tt_bw_info {
 943         struct list_head                tt_list;
 944         int                             slot_id;
 945         int                             ttport;
 946         struct xhci_interval_bw_table   bw_table;
 947         int                             active_eps;
 948 };
 949
 950
 951 /**
 952  * struct xhci_device_context_array
 953  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
 954  */
 955 struct xhci_device_context_array {
 956         /* 64-bit device addresses; we only write 32-bit addresses */
 957         __le64                  dev_context_ptrs[MAX_HC_SLOTS];
 958         /* private xHCD pointers */
 959         dma_addr_t      dma;
 960 };
 961 /* TODO: write function to set the 64-bit device DMA address */
 962 /*
 963  * TODO: change this to be dynamically sized at HC mem init time since the HC
 964  * might not be able to handle the maximum number of devices possible.
 965  */
 966
 967
 968 struct xhci_transfer_event {
 969         /* 64-bit buffer address, or immediate data */
 970         __le64  buffer;
 971         __le32  transfer_len;
 972         /* This field is interpreted differently based on the type of TRB */
 973         __le32  flags;
 974 };
 975
 976 /* Transfer event TRB length bit mask */
 977 /* bits 0:23 */
 978 #define EVENT_TRB_LEN(p)                ((p) & 0xffffff)
 979
 980 /** Transfer Event bit fields **/
 981 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
 982
 983 /* Completion Code - only applicable for some types of TRBs */
 984 #define COMP_CODE_MASK          (0xff << 24)
 985 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
 986 #define COMP_SUCCESS    1
 987 /* Data Buffer Error */
 988 #define COMP_DB_ERR     2
 989 /* Babble Detected Error */
 990 #define COMP_BABBLE     3
 991 /* USB Transaction Error */
 992 #define COMP_TX_ERR     4
 993 /* TRB Error - some TRB field is invalid */
 994 #define COMP_TRB_ERR    5
 995 /* Stall Error - USB device is stalled */
 996 #define COMP_STALL      6
 997 /* Resource Error - HC doesn't have memory for that device configuration */
 998 #define COMP_ENOMEM     7
 999 /* Bandwidth Error - not enough room in schedule for this dev config */
1000 #define COMP_BW_ERR     8
1001 /* No Slots Available Error - HC ran out of device slots */
1002 #define COMP_ENOSLOTS   9
1003 /* Invalid Stream Type Error */
1004 #define COMP_STREAM_ERR 10
1005 /* Slot Not Enabled Error - doorbell rung for disabled device slot */
1006 #define COMP_EBADSLT    11
1007 /* Endpoint Not Enabled Error */
1008 #define COMP_EBADEP     12
1009 /* Short Packet */
1010 #define COMP_SHORT_TX   13
1011 /* Ring Underrun - doorbell rung for an empty isoc OUT ep ring */
1012 #define COMP_UNDERRUN   14
1013 /* Ring Overrun - isoc IN ep ring is empty when ep is scheduled to RX */
1014 #define COMP_OVERRUN    15
1015 /* Virtual Function Event Ring Full Error */
1016 #define COMP_VF_FULL    16
1017 /* Parameter Error - Context parameter is invalid */
1018 #define COMP_EINVAL     17
1019 /* Bandwidth Overrun Error - isoc ep exceeded its allocated bandwidth */
1020 #define COMP_BW_OVER    18
1021 /* Context State Error - illegal context state transition requested */
1022 #define COMP_CTX_STATE  19
1023 /* No Ping Response Error - HC didn't get PING_RESPONSE in time to TX */
1024 #define COMP_PING_ERR   20
1025 /* Event Ring is full */
1026 #define COMP_ER_FULL    21
1027 /* Incompatible Device Error */
1028 #define COMP_DEV_ERR    22
1029 /* Missed Service Error - HC couldn't service an isoc ep within interval */
1030 #define COMP_MISSED_INT 23
1031 /* Successfully stopped command ring */
1032 #define COMP_CMD_STOP   24
1033 /* Successfully aborted current command and stopped command ring */
1034 #define COMP_CMD_ABORT  25
1035 /* Stopped - transfer was terminated by a stop endpoint command */
1036 #define COMP_STOP       26
1037 /* Same as COMP_EP_STOPPED, but the transferred length in the event is invalid */
1038 #define COMP_STOP_INVAL 27
1039 /* Control Abort Error - Debug Capability - control pipe aborted */
1040 #define COMP_DBG_ABORT  28
1041 /* Max Exit Latency Too Large Error */
1042 #define COMP_MEL_ERR    29
1043 /* TRB type 30 reserved */
1044 /* Isoc Buffer Overrun - an isoc IN ep sent more data than could fit in TD */
1045 #define COMP_BUFF_OVER  31
1046 /* Event Lost Error - xHC has an "internal event overrun condition" */
1047 #define COMP_ISSUES     32
1048 /* Undefined Error - reported when other error codes don't apply */
1049 #define COMP_UNKNOWN    33
1050 /* Invalid Stream ID Error */
1051 #define COMP_STRID_ERR  34
1052 /* Secondary Bandwidth Error - may be returned by a Configure Endpoint cmd */
1053 #define COMP_2ND_BW_ERR 35
1054 /* Split Transaction Error */
1055 #define COMP_SPLIT_ERR  36
1056
1057 struct xhci_link_trb {
1058         /* 64-bit segment pointer*/
1059         __le64 segment_ptr;
1060         __le32 intr_target;
1061         __le32 control;
1062 };
1063
1064 /* control bitfields */
1065 #define LINK_TOGGLE     (0x1<<1)
1066
1067 /* Command completion event TRB */
1068 struct xhci_event_cmd {
1069         /* Pointer to command TRB, or the value passed by the event data trb */
1070         __le64 cmd_trb;
1071         __le32 status;
1072         __le32 flags;
1073 };
1074
1075 /* flags bitmasks */
1076 /* bits 16:23 are the virtual function ID */
1077 /* bits 24:31 are the slot ID */
1078 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
1079 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
1080
1081 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
1082 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
1083 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
1084
1085 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
1086 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
1087 #define LAST_EP_INDEX                   30
1088
1089 /* Set TR Dequeue Pointer command TRB fields */
1090 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
1091 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
1092
1093
1094 /* Port Status Change Event TRB fields */
1095 /* Port ID - bits 31:24 */
1096 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
1097
1098 /* Normal TRB fields */
1099 /* transfer_len bitmasks - bits 0:16 */
1100 #define TRB_LEN(p)              ((p) & 0x1ffff)
1101 /* Interrupter Target - which MSI-X vector to target the completion event at */
1102 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
1103 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
1104 #define TRB_TBC(p)              (((p) & 0x3) << 7)
1105 #define TRB_TLBPC(p)            (((p) & 0xf) << 16)
1106
1107 /* Cycle bit - indicates TRB ownership by HC or HCD */
1108 #define TRB_CYCLE               (1<<0)
1109 /*
1110  * Force next event data TRB to be evaluated before task switch.
1111  * Used to pass OS data back after a TD completes.
1112  */
1113 #define TRB_ENT                 (1<<1)
1114 /* Interrupt on short packet */
1115 #define TRB_ISP                 (1<<2)
1116 /* Set PCIe no snoop attribute */
1117 #define TRB_NO_SNOOP            (1<<3)
1118 /* Chain multiple TRBs into a TD */
1119 #define TRB_CHAIN               (1<<4)
1120 /* Interrupt on completion */
1121 #define TRB_IOC                 (1<<5)
1122 /* The buffer pointer contains immediate data */
1123 #define TRB_IDT                 (1<<6)
1124
1125 /* Block Event Interrupt */
1126 #define TRB_BEI                 (1<<9)
1127
1128 /* Control transfer TRB specific fields */
1129 #define TRB_DIR_IN              (1<<16)
1130 #define TRB_TX_TYPE(p)          ((p) << 16)
1131 #define TRB_DATA_OUT            2
1132 #define TRB_DATA_IN             3
1133
1134 /* Isochronous TRB specific fields */
1135 #define TRB_SIA                 (1<<31)
1136
1137 struct xhci_generic_trb {
1138         __le32 field[4];
1139 };
1140
1141 union xhci_trb {
1142         struct xhci_link_trb            link;
1143         struct xhci_transfer_event      trans_event;
1144         struct xhci_event_cmd           event_cmd;
1145         struct xhci_generic_trb         generic;
1146 };
1147
1148 /* TRB bit mask */
1149 #define TRB_TYPE_BITMASK        (0xfc00)
1150 #define TRB_TYPE(p)             ((p) << 10)
1151 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
1152 /* TRB type IDs */
1153 /* bulk, interrupt, isoc scatter/gather, and control data stage */
1154 #define TRB_NORMAL              1
1155 /* setup stage for control transfers */
1156 #define TRB_SETUP               2
1157 /* data stage for control transfers */
1158 #define TRB_DATA                3
1159 /* status stage for control transfers */
1160 #define TRB_STATUS              4
1161 /* isoc transfers */
1162 #define TRB_ISOC                5
1163 /* TRB for linking ring segments */
1164 #define TRB_LINK                6
1165 #define TRB_EVENT_DATA          7
1166 /* Transfer Ring No-op (not for the command ring) */
1167 #define TRB_TR_NOOP             8
1168 /* Command TRBs */
1169 /* Enable Slot Command */
1170 #define TRB_ENABLE_SLOT         9
1171 /* Disable Slot Command */
1172 #define TRB_DISABLE_SLOT        10
1173 /* Address Device Command */
1174 #define TRB_ADDR_DEV            11
1175 /* Configure Endpoint Command */
1176 #define TRB_CONFIG_EP           12
1177 /* Evaluate Context Command */
1178 #define TRB_EVAL_CONTEXT        13
1179 /* Reset Endpoint Command */
1180 #define TRB_RESET_EP            14
1181 /* Stop Transfer Ring Command */
1182 #define TRB_STOP_RING           15
1183 /* Set Transfer Ring Dequeue Pointer Command */
1184 #define TRB_SET_DEQ             16
1185 /* Reset Device Command */
1186 #define TRB_RESET_DEV           17
1187 /* Force Event Command (opt) */
1188 #define TRB_FORCE_EVENT         18
1189 /* Negotiate Bandwidth Command (opt) */
1190 #define TRB_NEG_BANDWIDTH       19
1191 /* Set Latency Tolerance Value Command (opt) */
1192 #define TRB_SET_LT              20
1193 /* Get port bandwidth Command */
1194 #define TRB_GET_BW              21
1195 /* Force Header Command - generate a transaction or link management packet */
1196 #define TRB_FORCE_HEADER        22
1197 /* No-op Command - not for transfer rings */
1198 #define TRB_CMD_NOOP            23
1199 /* TRB IDs 24-31 reserved */
1200 /* Event TRBS */
1201 /* Transfer Event */
1202 #define TRB_TRANSFER            32
1203 /* Command Completion Event */
1204 #define TRB_COMPLETION          33
1205 /* Port Status Change Event */
1206 #define TRB_PORT_STATUS         34
1207 /* Bandwidth Request Event (opt) */
1208 #define TRB_BANDWIDTH_EVENT     35
1209 /* Doorbell Event (opt) */
1210 #define TRB_DOORBELL            36
1211 /* Host Controller Event */
1212 #define TRB_HC_EVENT            37
1213 /* Device Notification Event - device sent function wake notification */
1214 #define TRB_DEV_NOTE            38
1215 /* MFINDEX Wrap Event - microframe counter wrapped */
1216 #define TRB_MFINDEX_WRAP        39
1217 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1218
1219 /* Nec vendor-specific command completion event. */
1220 #define TRB_NEC_CMD_COMP        48
1221 /* Get NEC firmware revision. */
1222 #define TRB_NEC_GET_FW          49
1223
1224 #define TRB_TYPE_LINK(x)        (((x) & TRB_TYPE_BITMASK) == TRB_TYPE(TRB_LINK))
1225 /* Above, but for __le32 types -- can avoid work by swapping constants: */
1226 #define TRB_TYPE_LINK_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1227                                  cpu_to_le32(TRB_TYPE(TRB_LINK)))
1228 #define TRB_TYPE_NOOP_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1229                                  cpu_to_le32(TRB_TYPE(TRB_TR_NOOP)))
1230
1231 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1232 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1233
1234 /*
1235  * TRBS_PER_SEGMENT must be a multiple of 4,
1236  * since the command ring is 64-byte aligned.
1237  * It must also be greater than 16.
1238  */
1239 #define TRBS_PER_SEGMENT        64
1240 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1241 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1242 #define TRB_SEGMENT_SIZE        (TRBS_PER_SEGMENT*16)
1243 #define TRB_SEGMENT_SHIFT       (ilog2(TRB_SEGMENT_SIZE))
1244 /* TRB buffer pointers can't cross 64KB boundaries */
1245 #define TRB_MAX_BUFF_SHIFT              16
1246 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1247
1248 struct xhci_segment {
1249         union xhci_trb          *trbs;
1250         /* private to HCD */
1251         struct xhci_segment     *next;
1252         dma_addr_t              dma;
1253 };
1254
1255 struct xhci_td {
1256         struct list_head        td_list;
1257         struct list_head        cancelled_td_list;
1258         struct urb              *urb;
1259         struct xhci_segment     *start_seg;
1260         union xhci_trb          *first_trb;
1261         union xhci_trb          *last_trb;
1262 };
1263
1264 /* xHCI command default timeout value */
1265 #define XHCI_CMD_DEFAULT_TIMEOUT        (5 * HZ)
1266
1267 /* command descriptor */
1268 struct xhci_cd {
1269         struct list_head        cancel_cmd_list;
1270         struct xhci_command     *command;
1271         union xhci_trb          *cmd_trb;
1272 };
1273
1274 struct xhci_dequeue_state {
1275         struct xhci_segment *new_deq_seg;
1276         union xhci_trb *new_deq_ptr;
1277         int new_cycle_state;
1278 };
1279
1280 enum xhci_ring_type {
1281         TYPE_CTRL = 0,
1282         TYPE_ISOC,
1283         TYPE_BULK,
1284         TYPE_INTR,
1285         TYPE_STREAM,
1286         TYPE_COMMAND,
1287         TYPE_EVENT,
1288 };
1289
1290 struct xhci_ring {
1291         struct xhci_segment     *first_seg;
1292         struct xhci_segment     *last_seg;
1293         union  xhci_trb         *enqueue;
1294         struct xhci_segment     *enq_seg;
1295         unsigned int            enq_updates;
1296         union  xhci_trb         *dequeue;
1297         struct xhci_segment     *deq_seg;
1298         unsigned int            deq_updates;
1299         struct list_head        td_list;
1300         /*
1301          * Write the cycle state into the TRB cycle field to give ownership of
1302          * the TRB to the host controller (if we are the producer), or to check
1303          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1304          */
1305         u32                     cycle_state;
1306         unsigned int            stream_id;
1307         unsigned int            num_segs;
1308         unsigned int            num_trbs_free;
1309         unsigned int            num_trbs_free_temp;
1310         enum xhci_ring_type     type;
1311         bool                    last_td_was_short;
1312 };
1313
1314 struct xhci_erst_entry {
1315         /* 64-bit event ring segment address */
1316         __le64  seg_addr;
1317         __le32  seg_size;
1318         /* Set to zero */
1319         __le32  rsvd;
1320 };
1321
1322 struct xhci_erst {
1323         struct xhci_erst_entry  *entries;
1324         unsigned int            num_entries;
1325         /* xhci->event_ring keeps track of segment dma addresses */
1326         dma_addr_t              erst_dma_addr;
1327         /* Num entries the ERST can contain */
1328         unsigned int            erst_size;
1329 };
1330
1331 struct xhci_scratchpad {
1332         u64 *sp_array;
1333         dma_addr_t sp_dma;
1334         void **sp_buffers;
1335         dma_addr_t *sp_dma_buffers;
1336 };
1337
1338 struct urb_priv {
1339         int     length;
1340         int     td_cnt;
1341         struct  xhci_td *td[0];
1342 };
1343
1344 /*
1345  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1346  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1347  * meaning 64 ring segments.
1348  * Initial allocated size of the ERST, in number of entries */
1349 #define ERST_NUM_SEGS   1
1350 /* Initial allocated size of the ERST, in number of entries */
1351 #define ERST_SIZE       64
1352 /* Initial number of event segment rings allocated */
1353 #define ERST_ENTRIES    1
1354 /* Poll every 60 seconds */
1355 #define POLL_TIMEOUT    60
1356 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1357 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1358 /* XXX: Make these module parameters */
1359
1360 struct s3_save {
1361         u32     command;
1362         u32     dev_nt;
1363         u64     dcbaa_ptr;
1364         u32     config_reg;
1365         u32     irq_pending;
1366         u32     irq_control;
1367         u32     erst_size;
1368         u64     erst_base;
1369         u64     erst_dequeue;
1370 };
1371
1372 /* Use for lpm */
1373 struct dev_info {
1374         u32                     dev_id;
1375         struct  list_head       list;
1376 };
1377
1378 struct xhci_bus_state {
1379         unsigned long           bus_suspended;
1380         unsigned long           next_statechange;
1381
1382         /* Port suspend arrays are indexed by the portnum of the fake roothub */
1383         /* ports suspend status arrays - max 31 ports for USB2, 15 for USB3 */
1384         u32                     port_c_suspend;
1385         u32                     suspended_ports;
1386         u32                     port_remote_wakeup;
1387         unsigned long           resume_done[USB_MAXCHILDREN];
1388         /* which ports have started to resume */
1389         unsigned long           resuming_ports;
1390 };
1391
1392 static inline unsigned int hcd_index(struct usb_hcd *hcd)
1393 {
1394         if (hcd->speed == HCD_USB3)
1395                 return 0;
1396         else
1397                 return 1;
1398 }
1399
1400 /* There is one xhci_hcd structure per controller */
1401 struct xhci_hcd {
1402         struct usb_hcd *main_hcd;
1403         struct usb_hcd *shared_hcd;
1404         /* glue to PCI and HCD framework */
1405         struct xhci_cap_regs __iomem *cap_regs;
1406         struct xhci_op_regs __iomem *op_regs;
1407         struct xhci_run_regs __iomem *run_regs;
1408         struct xhci_doorbell_array __iomem *dba;
1409         /* Our HCD's current interrupter register set */
1410         struct  xhci_intr_reg __iomem *ir_set;
1411
1412         /* Cached register copies of read-only HC data */
1413         __u32           hcs_params1;
1414         __u32           hcs_params2;
1415         __u32           hcs_params3;
1416         __u32           hcc_params;
1417
1418         spinlock_t      lock;
1419
1420         /* packed release number */
1421         u8              sbrn;
1422         u16             hci_version;
1423         u8              max_slots;
1424         u8              max_interrupters;
1425         u8              max_ports;
1426         u8              isoc_threshold;
1427         int             event_ring_max;
1428         int             addr_64;
1429         /* 4KB min, 128MB max */
1430         int             page_size;
1431         /* Valid values are 12 to 20, inclusive */
1432         int             page_shift;
1433         /* msi-x vectors */
1434         int             msix_count;
1435         struct msix_entry       *msix_entries;
1436         /* data structures */
1437         struct xhci_device_context_array *dcbaa;
1438         struct xhci_ring        *cmd_ring;
1439         unsigned int            cmd_ring_state;
1440 #define CMD_RING_STATE_RUNNING         (1 << 0)
1441 #define CMD_RING_STATE_ABORTED         (1 << 1)
1442 #define CMD_RING_STATE_STOPPED         (1 << 2)
1443         struct list_head        cancel_cmd_list;
1444         unsigned int            cmd_ring_reserved_trbs;
1445         struct xhci_ring        *event_ring;
1446         struct xhci_erst        erst;
1447         /* Scratchpad */
1448         struct xhci_scratchpad  *scratchpad;
1449         /* Store LPM test failed devices' information */
1450         struct list_head        lpm_failed_devs;
1451
1452         /* slot enabling and address device helpers */
1453         struct completion       addr_dev;
1454         int slot_id;
1455         /* For USB 3.0 LPM enable/disable. */
1456         struct xhci_command             *lpm_command;
1457         /* Internal mirror of the HW's dcbaa */
1458         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1459         /* For keeping track of bandwidth domains per roothub. */
1460         struct xhci_root_port_bw_info   *rh_bw;
1461
1462         /* DMA pools */
1463         struct dma_pool *device_pool;
1464         struct dma_pool *segment_pool;
1465         struct dma_pool *small_streams_pool;
1466         struct dma_pool *medium_streams_pool;
1467
1468 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1469         /* Poll the rings - for debugging */
1470         struct timer_list       event_ring_timer;
1471         int                     zombie;
1472 #endif
1473         /* Host controller watchdog timer structures */
1474         unsigned int            xhc_state;
1475
1476         u32                     command;
1477         struct s3_save          s3;
1478 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1479  *
1480  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1481  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1482  * that sees this status (other than the timer that set it) should stop touching
1483  * hardware immediately.  Interrupt handlers should return immediately when
1484  * they see this status (any time they drop and re-acquire xhci->lock).
1485  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1486  * putting the TD on the canceled list, etc.
1487  *
1488  * There are no reports of xHCI host controllers that display this issue.
1489  */
1490 #define XHCI_STATE_DYING        (1 << 0)
1491 #define XHCI_STATE_HALTED       (1 << 1)
1492         /* Statistics */
1493         int                     error_bitmask;
1494         unsigned int            quirks;
1495 #define XHCI_LINK_TRB_QUIRK     (1 << 0)
1496 #define XHCI_RESET_EP_QUIRK     (1 << 1)
1497 #define XHCI_NEC_HOST           (1 << 2)
1498 #define XHCI_AMD_PLL_FIX        (1 << 3)
1499 #define XHCI_SPURIOUS_SUCCESS   (1 << 4)
1500 /*
1501  * Certain Intel host controllers have a limit to the number of endpoint
1502  * contexts they can handle.  Ideally, they would signal that they can't handle
1503  * anymore endpoint contexts by returning a Resource Error for the Configure
1504  * Endpoint command, but they don't.  Instead they expect software to keep track
1505  * of the number of active endpoints for them, across configure endpoint
1506  * commands, reset device commands, disable slot commands, and address device
1507  * commands.
1508  */
1509 #define XHCI_EP_LIMIT_QUIRK     (1 << 5)
1510 #define XHCI_BROKEN_MSI         (1 << 6)
1511 #define XHCI_RESET_ON_RESUME    (1 << 7)
1512 #define XHCI_SW_BW_CHECKING     (1 << 8)
1513 #define XHCI_AMD_0x96_HOST      (1 << 9)
1514 #define XHCI_TRUST_TX_LENGTH    (1 << 10)
1515 #define XHCI_LPM_SUPPORT        (1 << 11)
1516 #define XHCI_INTEL_HOST         (1 << 12)
1517 #define XHCI_SPURIOUS_REBOOT    (1 << 13)
1518 #define XHCI_COMP_MODE_QUIRK    (1 << 14)
1519 #define XHCI_AVOID_BEI          (1 << 15)
1520 #define XHCI_PLAT               (1 << 16)
1521         unsigned int            num_active_eps;
1522         unsigned int            limit_active_eps;
1523         /* There are two roothubs to keep track of bus suspend info for */
1524         struct xhci_bus_state   bus_state[2];
1525         /* Is each xHCI roothub port a USB 3.0, USB 2.0, or USB 1.1 port? */
1526         u8                      *port_array;
1527         /* Array of pointers to USB 3.0 PORTSC registers */
1528         __le32 __iomem          **usb3_ports;
1529         unsigned int            num_usb3_ports;
1530         /* Array of pointers to USB 2.0 PORTSC registers */
1531         __le32 __iomem          **usb2_ports;
1532         unsigned int            num_usb2_ports;
1533         /* support xHCI 0.96 spec USB2 software LPM */
1534         unsigned                sw_lpm_support:1;
1535         /* support xHCI 1.0 spec USB2 hardware LPM */
1536         unsigned                hw_lpm_support:1;
1537         /* Compliance Mode Recovery Data */
1538         struct timer_list       comp_mode_recovery_timer;
1539         u32                     port_status_u0;
1540 /* Compliance Mode Timer Triggered every 2 seconds */
1541 #define COMP_MODE_RCVRY_MSECS 2000
1542 };
1543
1544 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1545 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1546 {
1547         return *((struct xhci_hcd **) (hcd->hcd_priv));
1548 }
1549
1550 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1551 {
1552         return xhci->main_hcd;
1553 }
1554
1555 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1556 #define XHCI_DEBUG      1
1557 #else
1558 #define XHCI_DEBUG      0
1559 #endif
1560
1561 #define xhci_dbg(xhci, fmt, args...) \
1562         do { if (XHCI_DEBUG) dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1563 #define xhci_info(xhci, fmt, args...) \
1564         do { if (XHCI_DEBUG) dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1565 #define xhci_err(xhci, fmt, args...) \
1566         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1567 #define xhci_warn(xhci, fmt, args...) \
1568         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1569 #define xhci_warn_ratelimited(xhci, fmt, args...) \
1570         dev_warn_ratelimited(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1571
1572 /* TODO: copied from ehci.h - can be refactored? */
1573 /* xHCI spec says all registers are little endian */
1574 static inline unsigned int xhci_readl(const struct xhci_hcd *xhci,
1575                 __le32 __iomem *regs)
1576 {
1577         return readl(regs);
1578 }
1579 static inline void xhci_writel(struct xhci_hcd *xhci,
1580                 const unsigned int val, __le32 __iomem *regs)
1581 {
1582         writel(val, regs);
1583 }
1584
1585 /*
1586  * Registers should always be accessed with double word or quad word accesses.
1587  *
1588  * Some xHCI implementations may support 64-bit address pointers.  Registers
1589  * with 64-bit address pointers should be written to with dword accesses by
1590  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1591  * xHCI implementations that do not support 64-bit address pointers will ignore
1592  * the high dword, and write order is irrelevant.
1593  */
1594 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1595                 __le64 __iomem *regs)
1596 {
1597         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1598         u64 val_lo = readl(ptr);
1599         u64 val_hi = readl(ptr + 1);
1600         return val_lo + (val_hi << 32);
1601 }
1602 static inline void xhci_write_64(struct xhci_hcd *xhci,
1603                                  const u64 val, __le64 __iomem *regs)
1604 {
1605         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1606         u32 val_lo = lower_32_bits(val);
1607         u32 val_hi = upper_32_bits(val);
1608
1609         writel(val_lo, ptr);
1610         writel(val_hi, ptr + 1);
1611 }
1612
1613 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1614 {
1615         return xhci->quirks & XHCI_LINK_TRB_QUIRK;
1616 }
1617
1618 /* xHCI debugging */
1619 void xhci_print_ir_set(struct xhci_hcd *xhci, int set_num);
1620 void xhci_print_registers(struct xhci_hcd *xhci);
1621 void xhci_dbg_regs(struct xhci_hcd *xhci);
1622 void xhci_print_run_regs(struct xhci_hcd *xhci);
1623 void xhci_print_trb_offsets(struct xhci_hcd *xhci, union xhci_trb *trb);
1624 void xhci_debug_trb(struct xhci_hcd *xhci, union xhci_trb *trb);
1625 void xhci_debug_segment(struct xhci_hcd *xhci, struct xhci_segment *seg);
1626 void xhci_debug_ring(struct xhci_hcd *xhci, struct xhci_ring *ring);
1627 void xhci_dbg_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
1628 void xhci_dbg_cmd_ptrs(struct xhci_hcd *xhci);
1629 void xhci_dbg_ring_ptrs(struct xhci_hcd *xhci, struct xhci_ring *ring);
1630 void xhci_dbg_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int last_ep);
1631 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1632                 struct xhci_container_ctx *ctx);
1633 void xhci_dbg_ep_rings(struct xhci_hcd *xhci,
1634                 unsigned int slot_id, unsigned int ep_index,
1635                 struct xhci_virt_ep *ep);
1636
1637 /* xHCI memory management */
1638 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1639 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1640 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
1641 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
1642 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
1643 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
1644                 struct usb_device *udev);
1645 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
1646 unsigned int xhci_get_endpoint_flag(struct usb_endpoint_descriptor *desc);
1647 unsigned int xhci_get_endpoint_flag_from_index(unsigned int ep_index);
1648 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
1649 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
1650 void xhci_drop_ep_from_interval_table(struct xhci_hcd *xhci,
1651                 struct xhci_bw_info *ep_bw,
1652                 struct xhci_interval_bw_table *bw_table,
1653                 struct usb_device *udev,
1654                 struct xhci_virt_ep *virt_ep,
1655                 struct xhci_tt_bw_info *tt_info);
1656 void xhci_update_tt_active_eps(struct xhci_hcd *xhci,
1657                 struct xhci_virt_device *virt_dev,
1658                 int old_active_eps);
1659 void xhci_clear_endpoint_bw_info(struct xhci_bw_info *bw_info);
1660 void xhci_update_bw_info(struct xhci_hcd *xhci,
1661                 struct xhci_container_ctx *in_ctx,
1662                 struct xhci_input_control_ctx *ctrl_ctx,
1663                 struct xhci_virt_device *virt_dev);
1664 void xhci_endpoint_copy(struct xhci_hcd *xhci,
1665                 struct xhci_container_ctx *in_ctx,
1666                 struct xhci_container_ctx *out_ctx,
1667                 unsigned int ep_index);
1668 void xhci_slot_copy(struct xhci_hcd *xhci,
1669                 struct xhci_container_ctx *in_ctx,
1670                 struct xhci_container_ctx *out_ctx);
1671 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
1672                 struct usb_device *udev, struct usb_host_endpoint *ep,
1673                 gfp_t mem_flags);
1674 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
1675 int xhci_ring_expansion(struct xhci_hcd *xhci, struct xhci_ring *ring,
1676                                 unsigned int num_trbs, gfp_t flags);
1677 void xhci_free_or_cache_endpoint_ring(struct xhci_hcd *xhci,
1678                 struct xhci_virt_device *virt_dev,
1679                 unsigned int ep_index);
1680 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
1681                 unsigned int num_stream_ctxs,
1682                 unsigned int num_streams, gfp_t flags);
1683 void xhci_free_stream_info(struct xhci_hcd *xhci,
1684                 struct xhci_stream_info *stream_info);
1685 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
1686                 struct xhci_ep_ctx *ep_ctx,
1687                 struct xhci_stream_info *stream_info);
1688 void xhci_setup_no_streams_ep_input_ctx(struct xhci_hcd *xhci,
1689                 struct xhci_ep_ctx *ep_ctx,
1690                 struct xhci_virt_ep *ep);
1691 void xhci_free_device_endpoint_resources(struct xhci_hcd *xhci,
1692         struct xhci_virt_device *virt_dev, bool drop_control_ep);
1693 struct xhci_ring *xhci_dma_to_transfer_ring(
1694                 struct xhci_virt_ep *ep,
1695                 u64 address);
1696 struct xhci_ring *xhci_stream_id_to_ring(
1697                 struct xhci_virt_device *dev,
1698                 unsigned int ep_index,
1699                 unsigned int stream_id);
1700 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
1701                 bool allocate_in_ctx, bool allocate_completion,
1702                 gfp_t mem_flags);
1703 void xhci_urb_free_priv(struct xhci_hcd *xhci, struct urb_priv *urb_priv);
1704 void xhci_free_command(struct xhci_hcd *xhci,
1705                 struct xhci_command *command);
1706
1707 #ifdef CONFIG_PCI
1708 /* xHCI PCI glue */
1709 int xhci_register_pci(void);
1710 void xhci_unregister_pci(void);
1711 #else
1712 static inline int xhci_register_pci(void) { return 0; }
1713 static inline void xhci_unregister_pci(void) {}
1714 #endif
1715
1716 #if defined(CONFIG_USB_XHCI_PLATFORM) \
1717         || defined(CONFIG_USB_XHCI_PLATFORM_MODULE)
1718 int xhci_register_plat(void);
1719 void xhci_unregister_plat(void);
1720 #else
1721 static inline int xhci_register_plat(void)
1722 { return 0; }
1723 static inline void xhci_unregister_plat(void)
1724 {  }
1725 #endif
1726
1727 /* xHCI host controller glue */
1728 typedef void (*xhci_get_quirks_t)(struct device *, struct xhci_hcd *);
1729 int xhci_handshake(struct xhci_hcd *xhci, void __iomem *ptr,
1730                 u32 mask, u32 done, int usec);
1731 void xhci_quiesce(struct xhci_hcd *xhci);
1732 int xhci_halt(struct xhci_hcd *xhci);
1733 int xhci_reset(struct xhci_hcd *xhci);
1734 int xhci_init(struct usb_hcd *hcd);
1735 int xhci_run(struct usb_hcd *hcd);
1736 void xhci_stop(struct usb_hcd *hcd);
1737 void xhci_shutdown(struct usb_hcd *hcd);
1738 int xhci_gen_setup(struct usb_hcd *hcd, xhci_get_quirks_t get_quirks);
1739
1740 #ifdef  CONFIG_PM
1741 int xhci_suspend(struct xhci_hcd *xhci);
1742 int xhci_resume(struct xhci_hcd *xhci, bool hibernated);
1743 #else
1744 #define xhci_suspend    NULL
1745 #define xhci_resume     NULL
1746 #endif
1747
1748 int xhci_get_frame(struct usb_hcd *hcd);
1749 irqreturn_t xhci_irq(struct usb_hcd *hcd);
1750 irqreturn_t xhci_msi_irq(int irq, struct usb_hcd *hcd);
1751 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
1752 void xhci_free_dev(struct usb_hcd *hcd, struct usb_device *udev);
1753 int xhci_alloc_tt_info(struct xhci_hcd *xhci,
1754                 struct xhci_virt_device *virt_dev,
1755                 struct usb_device *hdev,
1756                 struct usb_tt *tt, gfp_t mem_flags);
1757 int xhci_alloc_streams(struct usb_hcd *hcd, struct usb_device *udev,
1758                 struct usb_host_endpoint **eps, unsigned int num_eps,
1759                 unsigned int num_streams, gfp_t mem_flags);
1760 int xhci_free_streams(struct usb_hcd *hcd, struct usb_device *udev,
1761                 struct usb_host_endpoint **eps, unsigned int num_eps,
1762                 gfp_t mem_flags);
1763 int xhci_address_device(struct usb_hcd *hcd, struct usb_device *udev);
1764 int xhci_update_device(struct usb_hcd *hcd, struct usb_device *udev);
1765 int xhci_set_usb2_hardware_lpm(struct usb_hcd *hcd,
1766                                 struct usb_device *udev, int enable);
1767 int xhci_update_hub_device(struct usb_hcd *hcd, struct usb_device *hdev,
1768                         struct usb_tt *tt, gfp_t mem_flags);
1769 int xhci_urb_enqueue(struct usb_hcd *hcd, struct urb *urb, gfp_t mem_flags);
1770 int xhci_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status);
1771 int xhci_add_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1772 int xhci_drop_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1773 void xhci_endpoint_reset(struct usb_hcd *hcd, struct usb_host_endpoint *ep);
1774 int xhci_discover_or_reset_device(struct usb_hcd *hcd, struct usb_device *udev);
1775 int xhci_check_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1776 void xhci_reset_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1777
1778 /* xHCI ring, segment, TRB, and TD functions */
1779 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
1780 struct xhci_segment *trb_in_td(struct xhci_segment *start_seg,
1781                 union xhci_trb *start_trb, union xhci_trb *end_trb,
1782                 dma_addr_t suspect_dma);
1783 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
1784 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
1785 int xhci_queue_slot_control(struct xhci_hcd *xhci, u32 trb_type, u32 slot_id);
1786 int xhci_queue_address_device(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1787                 u32 slot_id);
1788 int xhci_queue_vendor_command(struct xhci_hcd *xhci,
1789                 u32 field1, u32 field2, u32 field3, u32 field4);
1790 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, int slot_id,
1791                 unsigned int ep_index, int suspend);
1792 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1793                 int slot_id, unsigned int ep_index);
1794 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1795                 int slot_id, unsigned int ep_index);
1796 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1797                 int slot_id, unsigned int ep_index);
1798 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
1799                 struct urb *urb, int slot_id, unsigned int ep_index);
1800 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1801                 u32 slot_id, bool command_must_succeed);
1802 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1803                 u32 slot_id, bool command_must_succeed);
1804 int xhci_queue_reset_ep(struct xhci_hcd *xhci, int slot_id,
1805                 unsigned int ep_index);
1806 int xhci_queue_reset_device(struct xhci_hcd *xhci, u32 slot_id);
1807 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
1808                 unsigned int slot_id, unsigned int ep_index,
1809                 unsigned int stream_id, struct xhci_td *cur_td,
1810                 struct xhci_dequeue_state *state);
1811 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
1812                 unsigned int slot_id, unsigned int ep_index,
1813                 unsigned int stream_id,
1814                 struct xhci_dequeue_state *deq_state);
1815 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci,
1816                 struct usb_device *udev, unsigned int ep_index);
1817 void xhci_queue_config_ep_quirk(struct xhci_hcd *xhci,
1818                 unsigned int slot_id, unsigned int ep_index,
1819                 struct xhci_dequeue_state *deq_state);
1820 void xhci_stop_endpoint_command_watchdog(unsigned long arg);
1821 int xhci_cancel_cmd(struct xhci_hcd *xhci, struct xhci_command *command,
1822                 union xhci_trb *cmd_trb);
1823 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
1824                 unsigned int ep_index, unsigned int stream_id);
1825 union xhci_trb *xhci_find_next_enqueue(struct xhci_ring *ring);
1826
1827 /* xHCI roothub code */
1828 void xhci_set_link_state(struct xhci_hcd *xhci, __le32 __iomem **port_array,
1829                                 int port_id, u32 link_state);
1830 int xhci_enable_usb3_lpm_timeout(struct usb_hcd *hcd,
1831                         struct usb_device *udev, enum usb3_link_state state);
1832 int xhci_disable_usb3_lpm_timeout(struct usb_hcd *hcd,
1833                         struct usb_device *udev, enum usb3_link_state state);
1834 void xhci_test_and_clear_bit(struct xhci_hcd *xhci, __le32 __iomem **port_array,
1835                                 int port_id, u32 port_bit);
1836 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
1837                 char *buf, u16 wLength);
1838 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
1839 int xhci_find_raw_port_number(struct usb_hcd *hcd, int port1);
1840
1841 #ifdef CONFIG_PM
1842 int xhci_bus_suspend(struct usb_hcd *hcd);
1843 int xhci_bus_resume(struct usb_hcd *hcd);
1844 #else
1845 #define xhci_bus_suspend        NULL
1846 #define xhci_bus_resume         NULL
1847 #endif  /* CONFIG_PM */
1848
1849 u32 xhci_port_state_to_neutral(u32 state);
1850 int xhci_find_slot_id_by_port(struct usb_hcd *hcd, struct xhci_hcd *xhci,
1851                 u16 port);
1852 void xhci_ring_device(struct xhci_hcd *xhci, int slot_id);
1853
1854 /* xHCI contexts */
1855 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1856 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1857 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
1858
1859 /* xHCI quirks */
1860 bool xhci_compliance_mode_recovery_timer_quirk_check(void);
1861
1862 #endif /* __LINUX_XHCI_HCD_H */