c5d7a5e799623389e93ec2dfbbe2429ce3b9a7bb
[firefly-linux-kernel-4.4.55.git] / drivers / usb / dwc3 / core.h
1 /**
2  * core.h - DesignWare USB3 DRD Core Header
3  *
4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
5  *
6  * Authors: Felipe Balbi <balbi@ti.com>,
7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
8  *
9  * This program is free software: you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License version 2  of
11  * the License as published by the Free Software Foundation.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  */
18
19 #ifndef __DRIVERS_USB_DWC3_CORE_H
20 #define __DRIVERS_USB_DWC3_CORE_H
21
22 #include <linux/device.h>
23 #include <linux/spinlock.h>
24 #include <linux/ioport.h>
25 #include <linux/list.h>
26 #include <linux/dma-mapping.h>
27 #include <linux/mm.h>
28 #include <linux/debugfs.h>
29
30 #include <linux/usb/ch9.h>
31 #include <linux/usb/gadget.h>
32 #include <linux/usb/otg.h>
33 #include <linux/ulpi/interface.h>
34
35 #include <linux/phy/phy.h>
36
37 #define DWC3_MSG_MAX    500
38
39 /* Global constants */
40 #define DWC3_ZLP_BUF_SIZE       1024    /* size of a superspeed bulk */
41 #define DWC3_EP0_BOUNCE_SIZE    512
42 #define DWC3_ENDPOINTS_NUM      32
43 #define DWC3_XHCI_RESOURCES_NUM 2
44
45 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
46 #define DWC3_EVENT_SIZE         4       /* bytes */
47 #define DWC3_EVENT_MAX_NUM      64      /* 2 events/endpoint */
48 #define DWC3_EVENT_BUFFERS_SIZE (DWC3_EVENT_SIZE * DWC3_EVENT_MAX_NUM)
49 #define DWC3_EVENT_TYPE_MASK    0xfe
50
51 #define DWC3_EVENT_TYPE_DEV     0
52 #define DWC3_EVENT_TYPE_CARKIT  3
53 #define DWC3_EVENT_TYPE_I2C     4
54
55 #define DWC3_DEVICE_EVENT_DISCONNECT            0
56 #define DWC3_DEVICE_EVENT_RESET                 1
57 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
58 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
59 #define DWC3_DEVICE_EVENT_WAKEUP                4
60 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
61 #define DWC3_DEVICE_EVENT_EOPF                  6
62 #define DWC3_DEVICE_EVENT_SOF                   7
63 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
64 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
65 #define DWC3_DEVICE_EVENT_OVERFLOW              11
66
67 #define DWC3_GEVNTCOUNT_MASK    0xfffc
68 #define DWC3_GSNPSID_MASK       0xffff0000
69 #define DWC3_GSNPSREV_MASK      0xffff
70
71 /* DWC3 registers memory space boundries */
72 #define DWC3_XHCI_REGS_START            0x0
73 #define DWC3_XHCI_REGS_END              0x7fff
74 #define DWC3_GLOBALS_REGS_START         0xc100
75 #define DWC3_GLOBALS_REGS_END           0xc6ff
76 #define DWC3_DEVICE_REGS_START          0xc700
77 #define DWC3_DEVICE_REGS_END            0xcbff
78 #define DWC3_OTG_REGS_START             0xcc00
79 #define DWC3_OTG_REGS_END               0xccff
80
81 /* Global Registers */
82 #define DWC3_GSBUSCFG0          0xc100
83 #define DWC3_GSBUSCFG1          0xc104
84 #define DWC3_GTXTHRCFG          0xc108
85 #define DWC3_GRXTHRCFG          0xc10c
86 #define DWC3_GCTL               0xc110
87 #define DWC3_GEVTEN             0xc114
88 #define DWC3_GSTS               0xc118
89 #define DWC3_GUCTL1             0xc11c
90 #define DWC3_GSNPSID            0xc120
91 #define DWC3_GGPIO              0xc124
92 #define DWC3_GUID               0xc128
93 #define DWC3_GUCTL              0xc12c
94 #define DWC3_GBUSERRADDR0       0xc130
95 #define DWC3_GBUSERRADDR1       0xc134
96 #define DWC3_GPRTBIMAP0         0xc138
97 #define DWC3_GPRTBIMAP1         0xc13c
98 #define DWC3_GHWPARAMS0         0xc140
99 #define DWC3_GHWPARAMS1         0xc144
100 #define DWC3_GHWPARAMS2         0xc148
101 #define DWC3_GHWPARAMS3         0xc14c
102 #define DWC3_GHWPARAMS4         0xc150
103 #define DWC3_GHWPARAMS5         0xc154
104 #define DWC3_GHWPARAMS6         0xc158
105 #define DWC3_GHWPARAMS7         0xc15c
106 #define DWC3_GDBGFIFOSPACE      0xc160
107 #define DWC3_GDBGLTSSM          0xc164
108 #define DWC3_GPRTBIMAP_HS0      0xc180
109 #define DWC3_GPRTBIMAP_HS1      0xc184
110 #define DWC3_GPRTBIMAP_FS0      0xc188
111 #define DWC3_GPRTBIMAP_FS1      0xc18c
112
113 #define DWC3_VER_NUMBER         0xc1a0
114 #define DWC3_VER_TYPE           0xc1a4
115
116 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
117 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
118
119 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
120
121 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
122
123 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
124 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
125
126 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
127 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
128 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
129 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
130
131 #define DWC3_GHWPARAMS8         0xc600
132 #define DWC3_GFLADJ             0xc630
133
134 /* Device Registers */
135 #define DWC3_DCFG               0xc700
136 #define DWC3_DCTL               0xc704
137 #define DWC3_DEVTEN             0xc708
138 #define DWC3_DSTS               0xc70c
139 #define DWC3_DGCMDPAR           0xc710
140 #define DWC3_DGCMD              0xc714
141 #define DWC3_DALEPENA           0xc720
142 #define DWC3_DEPCMDPAR2(n)      (0xc800 + (n * 0x10))
143 #define DWC3_DEPCMDPAR1(n)      (0xc804 + (n * 0x10))
144 #define DWC3_DEPCMDPAR0(n)      (0xc808 + (n * 0x10))
145 #define DWC3_DEPCMD(n)          (0xc80c + (n * 0x10))
146
147 /* OTG Registers */
148 #define DWC3_OCFG               0xcc00
149 #define DWC3_OCTL               0xcc04
150 #define DWC3_OEVT               0xcc08
151 #define DWC3_OEVTEN             0xcc0C
152 #define DWC3_OSTS               0xcc10
153
154 /* Bit fields */
155
156 /* Global Configuration Register */
157 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
158 #define DWC3_GCTL_U2RSTECN      (1 << 16)
159 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
160 #define DWC3_GCTL_CLK_BUS       (0)
161 #define DWC3_GCTL_CLK_PIPE      (1)
162 #define DWC3_GCTL_CLK_PIPEHALF  (2)
163 #define DWC3_GCTL_CLK_MASK      (3)
164
165 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
166 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
167 #define DWC3_GCTL_PRTCAP_HOST   1
168 #define DWC3_GCTL_PRTCAP_DEVICE 2
169 #define DWC3_GCTL_PRTCAP_OTG    3
170
171 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
172 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
173 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
174 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
175 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
176 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
177 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
178 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
179
180 /* Global USB2 PHY Configuration Register */
181 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
182 #define DWC3_GUSB2PHYCFG_U2_FREECLK_EXISTS      (1 << 30)
183 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
184 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
185 #define DWC3_GUSB2PHYCFG_PHYIF          (1 << 3)
186 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
187 #define DWC3_GUSB2PHYCFG_USBTRDTIM_MASK (0xf << 10)
188 #define DWC3_GUSB2PHYCFG_USBTRDTIM_SHIFT        10
189 #define USBTRDTIM_UTMI_8_BIT            9
190 #define USBTRDTIM_UTMI_16_BIT           5
191
192 /* Global USB2 PHY Vendor Control Register */
193 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
194 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
195 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
196 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
197 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
198 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
199
200 /* Global USB3 PIPE Control Register */
201 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
202 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
203 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
204 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
205 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
206 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
207 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
208 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
209 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
210 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
211 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
212 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
213
214 /* Global TX Fifo Size Register */
215 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
216 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
217
218 /* Global Event Size Registers */
219 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
220 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
221
222 /* Global HWPARAMS1 Register */
223 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
224 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
225 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
226 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
227 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
228 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
229
230 /* Global HWPARAMS3 Register */
231 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
232 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
233 #define DWC3_GHWPARAMS3_SSPHY_IFC_ENA           1
234 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
235 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
236 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
237 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
238 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
239 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
240 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
241 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
242
243 /* Global HWPARAMS4 Register */
244 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
245 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
246
247 /* Global HWPARAMS6 Register */
248 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
249
250 /* Global Frame Length Adjustment Register */
251 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
252 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
253
254 /* Device Configuration Register */
255 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
256 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
257
258 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
259 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
260 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
261 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
262 #define DWC3_DCFG_LOWSPEED      (2 << 0)
263 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
264
265 #define DWC3_DCFG_LPM_CAP       (1 << 22)
266
267 /* Device Control Register */
268 #define DWC3_DCTL_RUN_STOP      (1 << 31)
269 #define DWC3_DCTL_CSFTRST       (1 << 30)
270 #define DWC3_DCTL_LSFTRST       (1 << 29)
271
272 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
273 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
274
275 #define DWC3_DCTL_APPL1RES      (1 << 23)
276
277 /* These apply for core versions 1.87a and earlier */
278 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
279 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
280 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
281 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
282 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
283 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
284 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
285
286 /* These apply for core versions 1.94a and later */
287 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
288 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
289
290 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
291 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
292 #define DWC3_DCTL_CRS                   (1 << 17)
293 #define DWC3_DCTL_CSS                   (1 << 16)
294
295 #define DWC3_DCTL_INITU2ENA             (1 << 12)
296 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
297 #define DWC3_DCTL_INITU1ENA             (1 << 10)
298 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
299 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
300
301 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
302 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
303
304 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
305 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
306 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
307 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
308 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
309 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
310 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
311
312 /* Device Event Enable Register */
313 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
314 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
315 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
316 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
317 #define DWC3_DEVTEN_SOFEN               (1 << 7)
318 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
319 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
320 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
321 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
322 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
323 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
324 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
325
326 /* Device Status Register */
327 #define DWC3_DSTS_DCNRD                 (1 << 29)
328
329 /* This applies for core versions 1.87a and earlier */
330 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
331
332 /* These apply for core versions 1.94a and later */
333 #define DWC3_DSTS_RSS                   (1 << 25)
334 #define DWC3_DSTS_SSS                   (1 << 24)
335
336 #define DWC3_DSTS_COREIDLE              (1 << 23)
337 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
338
339 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
340 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
341
342 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
343
344 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
345 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
346
347 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
348
349 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
350 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
351 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
352 #define DWC3_DSTS_LOWSPEED              (2 << 0)
353 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
354
355 /* Device Generic Command Register */
356 #define DWC3_DGCMD_SET_LMP              0x01
357 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
358 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
359
360 /* These apply for core versions 1.94a and later */
361 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
362 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
363
364 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
365 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
366 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
367 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
368
369 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
370 #define DWC3_DGCMD_CMDACT               (1 << 10)
371 #define DWC3_DGCMD_CMDIOC               (1 << 8)
372
373 /* Device Generic Command Parameter Register */
374 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
375 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
376 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
377 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
378 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
379 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
380
381 /* Device Endpoint Command Register */
382 #define DWC3_DEPCMD_PARAM_SHIFT         16
383 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
384 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
385 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
386 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
387 #define DWC3_DEPCMD_CMDACT              (1 << 10)
388 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
389
390 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
391 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
392 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
393 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
394 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
395 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
396 /* This applies for core versions 1.90a and earlier */
397 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
398 /* This applies for core versions 1.94a and later */
399 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
400 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
401 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
402
403 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
404 #define DWC3_DALEPENA_EP(n)             (1 << n)
405
406 #define DWC3_DEPCMD_TYPE_CONTROL        0
407 #define DWC3_DEPCMD_TYPE_ISOC           1
408 #define DWC3_DEPCMD_TYPE_BULK           2
409 #define DWC3_DEPCMD_TYPE_INTR           3
410
411 /* Structures */
412
413 struct dwc3_trb;
414
415 /**
416  * struct dwc3_event_buffer - Software event buffer representation
417  * @buf: _THE_ buffer
418  * @length: size of this buffer
419  * @lpos: event offset
420  * @count: cache of last read event count register
421  * @flags: flags related to this event buffer
422  * @dma: dma_addr_t
423  * @dwc: pointer to DWC controller
424  */
425 struct dwc3_event_buffer {
426         void                    *buf;
427         unsigned                length;
428         unsigned int            lpos;
429         unsigned int            count;
430         unsigned int            flags;
431
432 #define DWC3_EVENT_PENDING      BIT(0)
433
434         dma_addr_t              dma;
435
436         struct dwc3             *dwc;
437 };
438
439 #define DWC3_EP_FLAG_STALLED    (1 << 0)
440 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
441
442 #define DWC3_EP_DIRECTION_TX    true
443 #define DWC3_EP_DIRECTION_RX    false
444
445 #define DWC3_TRB_NUM            32
446 #define DWC3_TRB_MASK           (DWC3_TRB_NUM - 1)
447
448 /**
449  * struct dwc3_ep - device side endpoint representation
450  * @endpoint: usb endpoint
451  * @request_list: list of requests for this endpoint
452  * @req_queued: list of requests on this ep which have TRBs setup
453  * @trb_pool: array of transaction buffers
454  * @trb_pool_dma: dma address of @trb_pool
455  * @free_slot: next slot which is going to be used
456  * @busy_slot: first slot which is owned by HW
457  * @desc: usb_endpoint_descriptor pointer
458  * @dwc: pointer to DWC controller
459  * @saved_state: ep state saved during hibernation
460  * @flags: endpoint flags (wedged, stalled, ...)
461  * @number: endpoint number (1 - 15)
462  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
463  * @resource_index: Resource transfer index
464  * @interval: the interval on which the ISOC transfer is started
465  * @name: a human readable name e.g. ep1out-bulk
466  * @direction: true for TX, false for RX
467  * @stream_capable: true when streams are enabled
468  */
469 struct dwc3_ep {
470         struct usb_ep           endpoint;
471         struct list_head        request_list;
472         struct list_head        req_queued;
473
474         struct dwc3_trb         *trb_pool;
475         dma_addr_t              trb_pool_dma;
476         u32                     free_slot;
477         u32                     busy_slot;
478         const struct usb_ss_ep_comp_descriptor *comp_desc;
479         struct dwc3             *dwc;
480
481         u32                     saved_state;
482         unsigned                flags;
483 #define DWC3_EP_ENABLED         (1 << 0)
484 #define DWC3_EP_STALL           (1 << 1)
485 #define DWC3_EP_WEDGE           (1 << 2)
486 #define DWC3_EP_BUSY            (1 << 4)
487 #define DWC3_EP_PENDING_REQUEST (1 << 5)
488 #define DWC3_EP_MISSED_ISOC     (1 << 6)
489
490         /* This last one is specific to EP0 */
491 #define DWC3_EP0_DIR_IN         (1 << 31)
492
493         u8                      number;
494         u8                      type;
495         u8                      resource_index;
496         u32                     interval;
497
498         char                    name[20];
499
500         unsigned                direction:1;
501         unsigned                stream_capable:1;
502 };
503
504 enum dwc3_phy {
505         DWC3_PHY_UNKNOWN = 0,
506         DWC3_PHY_USB3,
507         DWC3_PHY_USB2,
508 };
509
510 enum dwc3_ep0_next {
511         DWC3_EP0_UNKNOWN = 0,
512         DWC3_EP0_COMPLETE,
513         DWC3_EP0_NRDY_DATA,
514         DWC3_EP0_NRDY_STATUS,
515 };
516
517 enum dwc3_ep0_state {
518         EP0_UNCONNECTED         = 0,
519         EP0_SETUP_PHASE,
520         EP0_DATA_PHASE,
521         EP0_STATUS_PHASE,
522 };
523
524 enum dwc3_link_state {
525         /* In SuperSpeed */
526         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
527         DWC3_LINK_STATE_U1              = 0x01,
528         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
529         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
530         DWC3_LINK_STATE_SS_DIS          = 0x04,
531         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
532         DWC3_LINK_STATE_SS_INACT        = 0x06,
533         DWC3_LINK_STATE_POLL            = 0x07,
534         DWC3_LINK_STATE_RECOV           = 0x08,
535         DWC3_LINK_STATE_HRESET          = 0x09,
536         DWC3_LINK_STATE_CMPLY           = 0x0a,
537         DWC3_LINK_STATE_LPBK            = 0x0b,
538         DWC3_LINK_STATE_RESET           = 0x0e,
539         DWC3_LINK_STATE_RESUME          = 0x0f,
540         DWC3_LINK_STATE_MASK            = 0x0f,
541 };
542
543 /* TRB Length, PCM and Status */
544 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
545 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
546 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
547 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
548
549 #define DWC3_TRBSTS_OK                  0
550 #define DWC3_TRBSTS_MISSED_ISOC         1
551 #define DWC3_TRBSTS_SETUP_PENDING       2
552 #define DWC3_TRB_STS_XFER_IN_PROG       4
553
554 /* TRB Control */
555 #define DWC3_TRB_CTRL_HWO               (1 << 0)
556 #define DWC3_TRB_CTRL_LST               (1 << 1)
557 #define DWC3_TRB_CTRL_CHN               (1 << 2)
558 #define DWC3_TRB_CTRL_CSP               (1 << 3)
559 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
560 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
561 #define DWC3_TRB_CTRL_IOC               (1 << 11)
562 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
563
564 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
565 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
566 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
567 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
568 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
569 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
570 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
571 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
572
573 /**
574  * struct dwc3_trb - transfer request block (hw format)
575  * @bpl: DW0-3
576  * @bph: DW4-7
577  * @size: DW8-B
578  * @trl: DWC-F
579  */
580 struct dwc3_trb {
581         u32             bpl;
582         u32             bph;
583         u32             size;
584         u32             ctrl;
585 } __packed;
586
587 /**
588  * dwc3_hwparams - copy of HWPARAMS registers
589  * @hwparams0 - GHWPARAMS0
590  * @hwparams1 - GHWPARAMS1
591  * @hwparams2 - GHWPARAMS2
592  * @hwparams3 - GHWPARAMS3
593  * @hwparams4 - GHWPARAMS4
594  * @hwparams5 - GHWPARAMS5
595  * @hwparams6 - GHWPARAMS6
596  * @hwparams7 - GHWPARAMS7
597  * @hwparams8 - GHWPARAMS8
598  */
599 struct dwc3_hwparams {
600         u32     hwparams0;
601         u32     hwparams1;
602         u32     hwparams2;
603         u32     hwparams3;
604         u32     hwparams4;
605         u32     hwparams5;
606         u32     hwparams6;
607         u32     hwparams7;
608         u32     hwparams8;
609 };
610
611 /* HWPARAMS0 */
612 #define DWC3_MODE(n)            ((n) & 0x7)
613
614 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
615
616 /* HWPARAMS1 */
617 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
618
619 /* HWPARAMS3 */
620 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
621 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
622 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
623                         (DWC3_NUM_EPS_MASK)) >> 12)
624 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
625                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
626
627 /* HWPARAMS7 */
628 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
629
630 struct dwc3_request {
631         struct usb_request      request;
632         struct list_head        list;
633         struct dwc3_ep          *dep;
634         u32                     start_slot;
635
636         u8                      epnum;
637         struct dwc3_trb         *trb;
638         dma_addr_t              trb_dma;
639
640         unsigned                direction:1;
641         unsigned                mapped:1;
642         unsigned                queued:1;
643 };
644
645 /*
646  * struct dwc3_scratchpad_array - hibernation scratchpad array
647  * (format defined by hw)
648  */
649 struct dwc3_scratchpad_array {
650         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
651 };
652
653 /**
654  * struct dwc3 - representation of our controller
655  * @ctrl_req: usb control request which is used for ep0
656  * @ep0_trb: trb which is used for the ctrl_req
657  * @ep0_bounce: bounce buffer for ep0
658  * @zlp_buf: used when request->zero is set
659  * @setup_buf: used while precessing STD USB requests
660  * @ctrl_req_addr: dma address of ctrl_req
661  * @ep0_trb: dma address of ep0_trb
662  * @ep0_usb_req: dummy req used while handling STD USB requests
663  * @ep0_bounce_addr: dma address of ep0_bounce
664  * @scratch_addr: dma address of scratchbuf
665  * @lock: for synchronizing
666  * @dev: pointer to our struct device
667  * @xhci: pointer to our xHCI child
668  * @event_buffer_list: a list of event buffers
669  * @gadget: device side representation of the peripheral controller
670  * @gadget_driver: pointer to the gadget driver
671  * @regs: base address for our registers
672  * @regs_size: address space size
673  * @nr_scratch: number of scratch buffers
674  * @num_event_buffers: calculated number of event buffers
675  * @u1u2: only used on revisions <1.83a for workaround
676  * @maximum_speed: maximum speed requested (mainly for testing purposes)
677  * @revision: revision register contents
678  * @dr_mode: requested mode of operation
679  * @usb2_phy: pointer to USB2 PHY
680  * @usb3_phy: pointer to USB3 PHY
681  * @usb2_generic_phy: pointer to USB2 PHY
682  * @usb3_generic_phy: pointer to USB3 PHY
683  * @ulpi: pointer to ulpi interface
684  * @dcfg: saved contents of DCFG register
685  * @gctl: saved contents of GCTL register
686  * @isoch_delay: wValue from Set Isochronous Delay request;
687  * @u2sel: parameter from Set SEL request.
688  * @u2pel: parameter from Set SEL request.
689  * @u1sel: parameter from Set SEL request.
690  * @u1pel: parameter from Set SEL request.
691  * @num_out_eps: number of out endpoints
692  * @num_in_eps: number of in endpoints
693  * @ep0_next_event: hold the next expected event
694  * @ep0state: state of endpoint zero
695  * @link_state: link state
696  * @speed: device speed (super, high, full, low)
697  * @mem: points to start of memory which is used for this struct.
698  * @hwparams: copy of hwparams registers
699  * @root: debugfs root folder pointer
700  * @regset: debugfs pointer to regdump file
701  * @test_mode: true when we're entering a USB test mode
702  * @test_mode_nr: test feature selector
703  * @lpm_nyet_threshold: LPM NYET response threshold
704  * @hird_threshold: HIRD threshold
705  * @hsphy_interface: "utmi" or "ulpi"
706  * @delayed_status: true when gadget driver asks for delayed status
707  * @ep0_bounced: true when we used bounce buffer
708  * @ep0_expect_in: true when we expect a DATA IN transfer
709  * @has_hibernation: true when dwc3 was configured with Hibernation
710  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
711  *                      there's now way for software to detect this in runtime.
712  * @is_utmi_l1_suspend: the core asserts output signal
713  *      0       - utmi_sleep_n
714  *      1       - utmi_l1_suspend_n
715  * @is_fpga: true when we are using the FPGA board
716  * @needs_fifo_resize: not all users might want fifo resizing, flag it
717  * @pullups_connected: true when Run/Stop bit is set
718  * @resize_fifos: tells us it's ok to reconfigure our TxFIFO sizes.
719  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
720  * @start_config_issued: true when StartConfig command has been issued
721  * @three_stage_setup: set if we perform a three phase setup
722  * @usb3_lpm_capable: set if hadrware supports Link Power Management
723  * @phyif_utmi_16_bits: set if configure the core to support UTMI+ PHY
724  *                      with an 16-bit interface
725  * @disable_scramble_quirk: set if we enable the disable scramble quirk
726  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
727  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
728  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
729  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
730  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
731  * @lfps_filter_quirk: set if we enable LFPS filter quirk
732  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
733  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
734  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
735  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
736  *                      disabling the suspend signal to the PHY.
737  * @dis_u2_freeclk_exists_quirk : set if we clear u2_freeclk_exists
738  *                      in GUSB2PHYCFG, specify that USB2 PHY doesn't
739  *                      provide a free-running PHY clock.
740  * @dis_del_phy_power_chg_quirk: set if we disable delay phy power
741  *                      change quirk.
742  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
743  * @tx_de_emphasis: Tx de-emphasis value
744  *      0       - -6dB de-emphasis
745  *      1       - -3.5dB de-emphasis
746  *      2       - No de-emphasis
747  *      3       - Reserved
748  */
749 struct dwc3 {
750         struct usb_ctrlrequest  *ctrl_req;
751         struct dwc3_trb         *ep0_trb;
752         void                    *ep0_bounce;
753         void                    *zlp_buf;
754         void                    *scratchbuf;
755         u8                      *setup_buf;
756         dma_addr_t              ctrl_req_addr;
757         dma_addr_t              ep0_trb_addr;
758         dma_addr_t              ep0_bounce_addr;
759         dma_addr_t              scratch_addr;
760         struct dwc3_request     ep0_usb_req;
761
762         /* device lock */
763         spinlock_t              lock;
764
765         struct device           *dev;
766
767         struct platform_device  *xhci;
768         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
769
770         struct dwc3_event_buffer **ev_buffs;
771         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
772
773         struct usb_gadget       gadget;
774         struct usb_gadget_driver *gadget_driver;
775
776         struct usb_phy          *usb2_phy;
777         struct usb_phy          *usb3_phy;
778
779         struct phy              *usb2_generic_phy;
780         struct phy              *usb3_generic_phy;
781
782         struct ulpi             *ulpi;
783
784         void __iomem            *regs;
785         size_t                  regs_size;
786
787         enum usb_dr_mode        dr_mode;
788
789         /* used for suspend/resume */
790         u32                     dcfg;
791         u32                     gctl;
792
793         u32                     nr_scratch;
794         u32                     num_event_buffers;
795         u32                     u1u2;
796         u32                     maximum_speed;
797
798         /*
799          * All 3.1 IP version constants are greater than the 3.0 IP
800          * version constants. This works for most version checks in
801          * dwc3. However, in the future, this may not apply as
802          * features may be developed on newer versions of the 3.0 IP
803          * that are not in the 3.1 IP.
804          */
805         u32                     revision;
806
807 #define DWC3_REVISION_173A      0x5533173a
808 #define DWC3_REVISION_175A      0x5533175a
809 #define DWC3_REVISION_180A      0x5533180a
810 #define DWC3_REVISION_183A      0x5533183a
811 #define DWC3_REVISION_185A      0x5533185a
812 #define DWC3_REVISION_187A      0x5533187a
813 #define DWC3_REVISION_188A      0x5533188a
814 #define DWC3_REVISION_190A      0x5533190a
815 #define DWC3_REVISION_194A      0x5533194a
816 #define DWC3_REVISION_200A      0x5533200a
817 #define DWC3_REVISION_202A      0x5533202a
818 #define DWC3_REVISION_210A      0x5533210a
819 #define DWC3_REVISION_220A      0x5533220a
820 #define DWC3_REVISION_230A      0x5533230a
821 #define DWC3_REVISION_240A      0x5533240a
822 #define DWC3_REVISION_250A      0x5533250a
823 #define DWC3_REVISION_260A      0x5533260a
824 #define DWC3_REVISION_270A      0x5533270a
825 #define DWC3_REVISION_280A      0x5533280a
826
827 /*
828  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
829  * just so dwc31 revisions are always larger than dwc3.
830  */
831 #define DWC3_REVISION_IS_DWC31          0x80000000
832 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_USB31)
833
834         enum dwc3_ep0_next      ep0_next_event;
835         enum dwc3_ep0_state     ep0state;
836         enum dwc3_link_state    link_state;
837
838         u16                     isoch_delay;
839         u16                     u2sel;
840         u16                     u2pel;
841         u8                      u1sel;
842         u8                      u1pel;
843
844         u8                      speed;
845
846         u8                      num_out_eps;
847         u8                      num_in_eps;
848
849         void                    *mem;
850
851         struct dwc3_hwparams    hwparams;
852         struct dentry           *root;
853         struct debugfs_regset32 *regset;
854
855         u8                      test_mode;
856         u8                      test_mode_nr;
857         u8                      lpm_nyet_threshold;
858         u8                      hird_threshold;
859
860         const char              *hsphy_interface;
861
862         unsigned                delayed_status:1;
863         unsigned                ep0_bounced:1;
864         unsigned                ep0_expect_in:1;
865         unsigned                has_hibernation:1;
866         unsigned                has_lpm_erratum:1;
867         unsigned                is_utmi_l1_suspend:1;
868         unsigned                is_fpga:1;
869         unsigned                needs_fifo_resize:1;
870         unsigned                pullups_connected:1;
871         unsigned                resize_fifos:1;
872         unsigned                setup_packet_pending:1;
873         unsigned                three_stage_setup:1;
874         unsigned                usb3_lpm_capable:1;
875         unsigned                phyif_utmi_16_bits:1;
876
877         unsigned                disable_scramble_quirk:1;
878         unsigned                u2exit_lfps_quirk:1;
879         unsigned                u2ss_inp3_quirk:1;
880         unsigned                req_p1p2p3_quirk:1;
881         unsigned                del_p1p2p3_quirk:1;
882         unsigned                del_phy_power_chg_quirk:1;
883         unsigned                lfps_filter_quirk:1;
884         unsigned                rx_detect_poll_quirk:1;
885         unsigned                dis_u3_susphy_quirk:1;
886         unsigned                dis_u2_susphy_quirk:1;
887         unsigned                dis_enblslpm_quirk:1;
888         unsigned                dis_u2_freeclk_exists_quirk:1;
889         unsigned                dis_del_phy_power_chg_quirk:1;
890
891         unsigned                tx_de_emphasis_quirk:1;
892         unsigned                tx_de_emphasis:2;
893 };
894
895 /* -------------------------------------------------------------------------- */
896
897 /* -------------------------------------------------------------------------- */
898
899 struct dwc3_event_type {
900         u32     is_devspec:1;
901         u32     type:7;
902         u32     reserved8_31:24;
903 } __packed;
904
905 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
906 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
907 #define DWC3_DEPEVT_XFERNOTREADY        0x03
908 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
909 #define DWC3_DEPEVT_STREAMEVT           0x06
910 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
911
912 /**
913  * struct dwc3_event_depvt - Device Endpoint Events
914  * @one_bit: indicates this is an endpoint event (not used)
915  * @endpoint_number: number of the endpoint
916  * @endpoint_event: The event we have:
917  *      0x00    - Reserved
918  *      0x01    - XferComplete
919  *      0x02    - XferInProgress
920  *      0x03    - XferNotReady
921  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
922  *      0x05    - Reserved
923  *      0x06    - StreamEvt
924  *      0x07    - EPCmdCmplt
925  * @reserved11_10: Reserved, don't use.
926  * @status: Indicates the status of the event. Refer to databook for
927  *      more information.
928  * @parameters: Parameters of the current event. Refer to databook for
929  *      more information.
930  */
931 struct dwc3_event_depevt {
932         u32     one_bit:1;
933         u32     endpoint_number:5;
934         u32     endpoint_event:4;
935         u32     reserved11_10:2;
936         u32     status:4;
937
938 /* Within XferNotReady */
939 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
940
941 /* Within XferComplete */
942 #define DEPEVT_STATUS_BUSERR    (1 << 0)
943 #define DEPEVT_STATUS_SHORT     (1 << 1)
944 #define DEPEVT_STATUS_IOC       (1 << 2)
945 #define DEPEVT_STATUS_LST       (1 << 3)
946
947 /* Stream event only */
948 #define DEPEVT_STREAMEVT_FOUND          1
949 #define DEPEVT_STREAMEVT_NOTFOUND       2
950
951 /* Control-only Status */
952 #define DEPEVT_STATUS_CONTROL_DATA      1
953 #define DEPEVT_STATUS_CONTROL_STATUS    2
954
955         u32     parameters:16;
956 } __packed;
957
958 /**
959  * struct dwc3_event_devt - Device Events
960  * @one_bit: indicates this is a non-endpoint event (not used)
961  * @device_event: indicates it's a device event. Should read as 0x00
962  * @type: indicates the type of device event.
963  *      0       - DisconnEvt
964  *      1       - USBRst
965  *      2       - ConnectDone
966  *      3       - ULStChng
967  *      4       - WkUpEvt
968  *      5       - Reserved
969  *      6       - EOPF
970  *      7       - SOF
971  *      8       - Reserved
972  *      9       - ErrticErr
973  *      10      - CmdCmplt
974  *      11      - EvntOverflow
975  *      12      - VndrDevTstRcved
976  * @reserved15_12: Reserved, not used
977  * @event_info: Information about this event
978  * @reserved31_25: Reserved, not used
979  */
980 struct dwc3_event_devt {
981         u32     one_bit:1;
982         u32     device_event:7;
983         u32     type:4;
984         u32     reserved15_12:4;
985         u32     event_info:9;
986         u32     reserved31_25:7;
987 } __packed;
988
989 /**
990  * struct dwc3_event_gevt - Other Core Events
991  * @one_bit: indicates this is a non-endpoint event (not used)
992  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
993  * @phy_port_number: self-explanatory
994  * @reserved31_12: Reserved, not used.
995  */
996 struct dwc3_event_gevt {
997         u32     one_bit:1;
998         u32     device_event:7;
999         u32     phy_port_number:4;
1000         u32     reserved31_12:20;
1001 } __packed;
1002
1003 /**
1004  * union dwc3_event - representation of Event Buffer contents
1005  * @raw: raw 32-bit event
1006  * @type: the type of the event
1007  * @depevt: Device Endpoint Event
1008  * @devt: Device Event
1009  * @gevt: Global Event
1010  */
1011 union dwc3_event {
1012         u32                             raw;
1013         struct dwc3_event_type          type;
1014         struct dwc3_event_depevt        depevt;
1015         struct dwc3_event_devt          devt;
1016         struct dwc3_event_gevt          gevt;
1017 };
1018
1019 /**
1020  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1021  * parameters
1022  * @param2: third parameter
1023  * @param1: second parameter
1024  * @param0: first parameter
1025  */
1026 struct dwc3_gadget_ep_cmd_params {
1027         u32     param2;
1028         u32     param1;
1029         u32     param0;
1030 };
1031
1032 /*
1033  * DWC3 Features to be used as Driver Data
1034  */
1035
1036 #define DWC3_HAS_PERIPHERAL             BIT(0)
1037 #define DWC3_HAS_XHCI                   BIT(1)
1038 #define DWC3_HAS_OTG                    BIT(3)
1039
1040 /* prototypes */
1041 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1042 int dwc3_gadget_resize_tx_fifos(struct dwc3 *dwc);
1043
1044 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1045 int dwc3_host_init(struct dwc3 *dwc);
1046 void dwc3_host_exit(struct dwc3 *dwc);
1047 #else
1048 static inline int dwc3_host_init(struct dwc3 *dwc)
1049 { return 0; }
1050 static inline void dwc3_host_exit(struct dwc3 *dwc)
1051 { }
1052 #endif
1053
1054 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1055 int dwc3_gadget_init(struct dwc3 *dwc);
1056 void dwc3_gadget_exit(struct dwc3 *dwc);
1057 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1058 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1059 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1060 int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1061                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params);
1062 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1063 #else
1064 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1065 { return 0; }
1066 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1067 { }
1068 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1069 { return 0; }
1070 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1071 { return 0; }
1072 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1073                 enum dwc3_link_state state)
1074 { return 0; }
1075
1076 static inline int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1077                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params)
1078 { return 0; }
1079 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1080                 int cmd, u32 param)
1081 { return 0; }
1082 #endif
1083
1084 /* power management interface */
1085 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1086 int dwc3_gadget_suspend(struct dwc3 *dwc);
1087 int dwc3_gadget_resume(struct dwc3 *dwc);
1088 #else
1089 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1090 {
1091         return 0;
1092 }
1093
1094 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1095 {
1096         return 0;
1097 }
1098 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1099
1100 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1101 int dwc3_ulpi_init(struct dwc3 *dwc);
1102 void dwc3_ulpi_exit(struct dwc3 *dwc);
1103 #else
1104 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1105 { return 0; }
1106 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1107 { }
1108 #endif
1109
1110 #endif /* __DRIVERS_USB_DWC3_CORE_H */