drivers/usb/dwc3/core.h

   1 /**
   2  * core.h - DesignWare USB3 DRD Core Header
   3  *
   4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
   5  *
   6  * Authors: Felipe Balbi <balbi@ti.com>,
   7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2  of
  11  * the License as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef __DRIVERS_USB_DWC3_CORE_H
  20 #define __DRIVERS_USB_DWC3_CORE_H
  21
  22 #include <linux/device.h>
  23 #include <linux/spinlock.h>
  24 #include <linux/ioport.h>
  25 #include <linux/list.h>
  26 #include <linux/dma-mapping.h>
  27 #include <linux/mm.h>
  28 #include <linux/debugfs.h>
  29
  30 #include <linux/usb/ch9.h>
  31 #include <linux/usb/gadget.h>
  32 #include <linux/usb/otg.h>
  33 #include <linux/ulpi/interface.h>
  34
  35 #include <linux/phy/phy.h>
  36
  37 #define DWC3_MSG_MAX    500
  38
  39 /* Global constants */
  40 #define DWC3_ZLP_BUF_SIZE       1024    /* size of a superspeed bulk */
  41 #define DWC3_EP0_BOUNCE_SIZE    512
  42 #define DWC3_ENDPOINTS_NUM      32
  43 #define DWC3_XHCI_RESOURCES_NUM 2
  44
  45 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
  46 #define DWC3_EVENT_SIZE         4       /* bytes */
  47 #define DWC3_EVENT_MAX_NUM      64      /* 2 events/endpoint */
  48 #define DWC3_EVENT_BUFFERS_SIZE (DWC3_EVENT_SIZE * DWC3_EVENT_MAX_NUM)
  49 #define DWC3_EVENT_TYPE_MASK    0xfe
  50
  51 #define DWC3_EVENT_TYPE_DEV     0
  52 #define DWC3_EVENT_TYPE_CARKIT  3
  53 #define DWC3_EVENT_TYPE_I2C     4
  54
  55 #define DWC3_DEVICE_EVENT_DISCONNECT            0
  56 #define DWC3_DEVICE_EVENT_RESET                 1
  57 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
  58 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
  59 #define DWC3_DEVICE_EVENT_WAKEUP                4
  60 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
  61 #define DWC3_DEVICE_EVENT_EOPF                  6
  62 #define DWC3_DEVICE_EVENT_SOF                   7
  63 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
  64 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
  65 #define DWC3_DEVICE_EVENT_OVERFLOW              11
  66
  67 #define DWC3_GEVNTCOUNT_MASK    0xfffc
  68 #define DWC3_GSNPSID_MASK       0xffff0000
  69 #define DWC3_GSNPSREV_MASK      0xffff
  70
  71 /* DWC3 registers memory space boundries */
  72 #define DWC3_XHCI_REGS_START            0x0
  73 #define DWC3_XHCI_REGS_END              0x7fff
  74 #define DWC3_GLOBALS_REGS_START         0xc100
  75 #define DWC3_GLOBALS_REGS_END           0xc6ff
  76 #define DWC3_DEVICE_REGS_START          0xc700
  77 #define DWC3_DEVICE_REGS_END            0xcbff
  78 #define DWC3_OTG_REGS_START             0xcc00
  79 #define DWC3_OTG_REGS_END               0xccff
  80
  81 /* Global Registers */
  82 #define DWC3_GSBUSCFG0          0xc100
  83 #define DWC3_GSBUSCFG1          0xc104
  84 #define DWC3_GTXTHRCFG          0xc108
  85 #define DWC3_GRXTHRCFG          0xc10c
  86 #define DWC3_GCTL               0xc110
  87 #define DWC3_GEVTEN             0xc114
  88 #define DWC3_GSTS               0xc118
  89 #define DWC3_GSNPSID            0xc120
  90 #define DWC3_GGPIO              0xc124
  91 #define DWC3_GUID               0xc128
  92 #define DWC3_GUCTL              0xc12c
  93 #define DWC3_GBUSERRADDR0       0xc130
  94 #define DWC3_GBUSERRADDR1       0xc134
  95 #define DWC3_GPRTBIMAP0         0xc138
  96 #define DWC3_GPRTBIMAP1         0xc13c
  97 #define DWC3_GHWPARAMS0         0xc140
  98 #define DWC3_GHWPARAMS1         0xc144
  99 #define DWC3_GHWPARAMS2         0xc148
 100 #define DWC3_GHWPARAMS3         0xc14c
 101 #define DWC3_GHWPARAMS4         0xc150
 102 #define DWC3_GHWPARAMS5         0xc154
 103 #define DWC3_GHWPARAMS6         0xc158
 104 #define DWC3_GHWPARAMS7         0xc15c
 105 #define DWC3_GDBGFIFOSPACE      0xc160
 106 #define DWC3_GDBGLTSSM          0xc164
 107 #define DWC3_GPRTBIMAP_HS0      0xc180
 108 #define DWC3_GPRTBIMAP_HS1      0xc184
 109 #define DWC3_GPRTBIMAP_FS0      0xc188
 110 #define DWC3_GPRTBIMAP_FS1      0xc18c
 111
 112 #define DWC3_VER_NUMBER         0xc1a0
 113 #define DWC3_VER_TYPE           0xc1a4
 114
 115 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
 116 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
 117
 118 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
 119
 120 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
 121
 122 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
 123 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
 124
 125 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
 126 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
 127 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
 128 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
 129
 130 #define DWC3_GHWPARAMS8         0xc600
 131 #define DWC3_GFLADJ             0xc630
 132
 133 /* Device Registers */
 134 #define DWC3_DCFG               0xc700
 135 #define DWC3_DCTL               0xc704
 136 #define DWC3_DEVTEN             0xc708
 137 #define DWC3_DSTS               0xc70c
 138 #define DWC3_DGCMDPAR           0xc710
 139 #define DWC3_DGCMD              0xc714
 140 #define DWC3_DALEPENA           0xc720
 141 #define DWC3_DEPCMDPAR2(n)      (0xc800 + (n * 0x10))
 142 #define DWC3_DEPCMDPAR1(n)      (0xc804 + (n * 0x10))
 143 #define DWC3_DEPCMDPAR0(n)      (0xc808 + (n * 0x10))
 144 #define DWC3_DEPCMD(n)          (0xc80c + (n * 0x10))
 145
 146 /* OTG Registers */
 147 #define DWC3_OCFG               0xcc00
 148 #define DWC3_OCTL               0xcc04
 149 #define DWC3_OEVT               0xcc08
 150 #define DWC3_OEVTEN             0xcc0C
 151 #define DWC3_OSTS               0xcc10
 152
 153 /* Bit fields */
 154
 155 /* Global Configuration Register */
 156 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
 157 #define DWC3_GCTL_U2RSTECN      (1 << 16)
 158 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
 159 #define DWC3_GCTL_CLK_BUS       (0)
 160 #define DWC3_GCTL_CLK_PIPE      (1)
 161 #define DWC3_GCTL_CLK_PIPEHALF  (2)
 162 #define DWC3_GCTL_CLK_MASK      (3)
 163
 164 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
 165 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
 166 #define DWC3_GCTL_PRTCAP_HOST   1
 167 #define DWC3_GCTL_PRTCAP_DEVICE 2
 168 #define DWC3_GCTL_PRTCAP_OTG    3
 169
 170 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
 171 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
 172 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
 173 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
 174 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
 175 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
 176 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
 177 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
 178
 179 /* Global USB2 PHY Configuration Register */
 180 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
 181 #define DWC3_GUSB2PHYCFG_U2_FREECLK_EXISTS      (1 << 30)
 182 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
 183 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
 184 #define DWC3_GUSB2PHYCFG_PHYIF          (1 << 3)
 185 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
 186 #define DWC3_GUSB2PHYCFG_USBTRDTIM_MASK (0xf << 10)
 187 #define DWC3_GUSB2PHYCFG_USBTRDTIM_SHIFT        10
 188 #define USBTRDTIM_UTMI_8_BIT            9
 189 #define USBTRDTIM_UTMI_16_BIT           5
 190
 191 /* Global USB2 PHY Vendor Control Register */
 192 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
 193 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
 194 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
 195 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
 196 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
 197 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
 198
 199 /* Global USB3 PIPE Control Register */
 200 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
 201 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
 202 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
 203 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
 204 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
 205 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
 206 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
 207 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
 208 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
 209 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
 210 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
 211 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
 212
 213 /* Global TX Fifo Size Register */
 214 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
 215 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
 216
 217 /* Global Event Size Registers */
 218 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
 219 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
 220
 221 /* Global HWPARAMS1 Register */
 222 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
 223 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
 224 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
 225 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
 226 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
 227 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
 228
 229 /* Global HWPARAMS3 Register */
 230 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
 231 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
 232 #define DWC3_GHWPARAMS3_SSPHY_IFC_ENA           1
 233 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
 234 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
 235 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
 236 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
 237 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
 238 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
 239 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
 240 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
 241
 242 /* Global HWPARAMS4 Register */
 243 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
 244 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
 245
 246 /* Global HWPARAMS6 Register */
 247 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
 248
 249 /* Global Frame Length Adjustment Register */
 250 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
 251 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
 252
 253 /* Device Configuration Register */
 254 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
 255 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
 256
 257 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
 258 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
 259 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
 260 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
 261 #define DWC3_DCFG_LOWSPEED      (2 << 0)
 262 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
 263
 264 #define DWC3_DCFG_LPM_CAP       (1 << 22)
 265
 266 /* Device Control Register */
 267 #define DWC3_DCTL_RUN_STOP      (1 << 31)
 268 #define DWC3_DCTL_CSFTRST       (1 << 30)
 269 #define DWC3_DCTL_LSFTRST       (1 << 29)
 270
 271 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
 272 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
 273
 274 #define DWC3_DCTL_APPL1RES      (1 << 23)
 275
 276 /* These apply for core versions 1.87a and earlier */
 277 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
 278 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
 279 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
 280 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
 281 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
 282 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
 283 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
 284
 285 /* These apply for core versions 1.94a and later */
 286 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
 287 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
 288
 289 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
 290 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
 291 #define DWC3_DCTL_CRS                   (1 << 17)
 292 #define DWC3_DCTL_CSS                   (1 << 16)
 293
 294 #define DWC3_DCTL_INITU2ENA             (1 << 12)
 295 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
 296 #define DWC3_DCTL_INITU1ENA             (1 << 10)
 297 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
 298 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
 299
 300 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
 301 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
 302
 303 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
 304 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
 305 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
 306 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
 307 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
 308 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
 309 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
 310
 311 /* Device Event Enable Register */
 312 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
 313 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
 314 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
 315 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
 316 #define DWC3_DEVTEN_SOFEN               (1 << 7)
 317 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
 318 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
 319 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
 320 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
 321 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
 322 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
 323 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
 324
 325 /* Device Status Register */
 326 #define DWC3_DSTS_DCNRD                 (1 << 29)
 327
 328 /* This applies for core versions 1.87a and earlier */
 329 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
 330
 331 /* These apply for core versions 1.94a and later */
 332 #define DWC3_DSTS_RSS                   (1 << 25)
 333 #define DWC3_DSTS_SSS                   (1 << 24)
 334
 335 #define DWC3_DSTS_COREIDLE              (1 << 23)
 336 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
 337
 338 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
 339 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
 340
 341 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
 342
 343 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
 344 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
 345
 346 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
 347
 348 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
 349 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
 350 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
 351 #define DWC3_DSTS_LOWSPEED              (2 << 0)
 352 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
 353
 354 /* Device Generic Command Register */
 355 #define DWC3_DGCMD_SET_LMP              0x01
 356 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
 357 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
 358
 359 /* These apply for core versions 1.94a and later */
 360 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
 361 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
 362
 363 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
 364 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
 365 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
 366 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
 367
 368 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
 369 #define DWC3_DGCMD_CMDACT               (1 << 10)
 370 #define DWC3_DGCMD_CMDIOC               (1 << 8)
 371
 372 /* Device Generic Command Parameter Register */
 373 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
 374 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
 375 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
 376 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
 377 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
 378 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
 379
 380 /* Device Endpoint Command Register */
 381 #define DWC3_DEPCMD_PARAM_SHIFT         16
 382 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
 383 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
 384 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
 385 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
 386 #define DWC3_DEPCMD_CMDACT              (1 << 10)
 387 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
 388
 389 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
 390 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
 391 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
 392 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
 393 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
 394 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
 395 /* This applies for core versions 1.90a and earlier */
 396 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
 397 /* This applies for core versions 1.94a and later */
 398 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
 399 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
 400 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
 401
 402 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
 403 #define DWC3_DALEPENA_EP(n)             (1 << n)
 404
 405 #define DWC3_DEPCMD_TYPE_CONTROL        0
 406 #define DWC3_DEPCMD_TYPE_ISOC           1
 407 #define DWC3_DEPCMD_TYPE_BULK           2
 408 #define DWC3_DEPCMD_TYPE_INTR           3
 409
 410 /* Structures */
 411
 412 struct dwc3_trb;
 413
 414 /**
 415  * struct dwc3_event_buffer - Software event buffer representation
 416  * @buf: _THE_ buffer
 417  * @length: size of this buffer
 418  * @lpos: event offset
 419  * @count: cache of last read event count register
 420  * @flags: flags related to this event buffer
 421  * @dma: dma_addr_t
 422  * @dwc: pointer to DWC controller
 423  */
 424 struct dwc3_event_buffer {
 425         void                    *buf;
 426         unsigned                length;
 427         unsigned int            lpos;
 428         unsigned int            count;
 429         unsigned int            flags;
 430
 431 #define DWC3_EVENT_PENDING      BIT(0)
 432
 433         dma_addr_t              dma;
 434
 435         struct dwc3             *dwc;
 436 };
 437
 438 #define DWC3_EP_FLAG_STALLED    (1 << 0)
 439 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
 440
 441 #define DWC3_EP_DIRECTION_TX    true
 442 #define DWC3_EP_DIRECTION_RX    false
 443
 444 #define DWC3_TRB_NUM            32
 445 #define DWC3_TRB_MASK           (DWC3_TRB_NUM - 1)
 446
 447 /**
 448  * struct dwc3_ep - device side endpoint representation
 449  * @endpoint: usb endpoint
 450  * @request_list: list of requests for this endpoint
 451  * @req_queued: list of requests on this ep which have TRBs setup
 452  * @trb_pool: array of transaction buffers
 453  * @trb_pool_dma: dma address of @trb_pool
 454  * @free_slot: next slot which is going to be used
 455  * @busy_slot: first slot which is owned by HW
 456  * @desc: usb_endpoint_descriptor pointer
 457  * @dwc: pointer to DWC controller
 458  * @saved_state: ep state saved during hibernation
 459  * @flags: endpoint flags (wedged, stalled, ...)
 460  * @number: endpoint number (1 - 15)
 461  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
 462  * @resource_index: Resource transfer index
 463  * @interval: the interval on which the ISOC transfer is started
 464  * @name: a human readable name e.g. ep1out-bulk
 465  * @direction: true for TX, false for RX
 466  * @stream_capable: true when streams are enabled
 467  */
 468 struct dwc3_ep {
 469         struct usb_ep           endpoint;
 470         struct list_head        request_list;
 471         struct list_head        req_queued;
 472
 473         struct dwc3_trb         *trb_pool;
 474         dma_addr_t              trb_pool_dma;
 475         u32                     free_slot;
 476         u32                     busy_slot;
 477         const struct usb_ss_ep_comp_descriptor *comp_desc;
 478         struct dwc3             *dwc;
 479
 480         u32                     saved_state;
 481         unsigned                flags;
 482 #define DWC3_EP_ENABLED         (1 << 0)
 483 #define DWC3_EP_STALL           (1 << 1)
 484 #define DWC3_EP_WEDGE           (1 << 2)
 485 #define DWC3_EP_BUSY            (1 << 4)
 486 #define DWC3_EP_PENDING_REQUEST (1 << 5)
 487 #define DWC3_EP_MISSED_ISOC     (1 << 6)
 488
 489         /* This last one is specific to EP0 */
 490 #define DWC3_EP0_DIR_IN         (1 << 31)
 491
 492         u8                      number;
 493         u8                      type;
 494         u8                      resource_index;
 495         u32                     interval;
 496
 497         char                    name[20];
 498
 499         unsigned                direction:1;
 500         unsigned                stream_capable:1;
 501 };
 502
 503 enum dwc3_phy {
 504         DWC3_PHY_UNKNOWN = 0,
 505         DWC3_PHY_USB3,
 506         DWC3_PHY_USB2,
 507 };
 508
 509 enum dwc3_ep0_next {
 510         DWC3_EP0_UNKNOWN = 0,
 511         DWC3_EP0_COMPLETE,
 512         DWC3_EP0_NRDY_DATA,
 513         DWC3_EP0_NRDY_STATUS,
 514 };
 515
 516 enum dwc3_ep0_state {
 517         EP0_UNCONNECTED         = 0,
 518         EP0_SETUP_PHASE,
 519         EP0_DATA_PHASE,
 520         EP0_STATUS_PHASE,
 521 };
 522
 523 enum dwc3_link_state {
 524         /* In SuperSpeed */
 525         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
 526         DWC3_LINK_STATE_U1              = 0x01,
 527         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
 528         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
 529         DWC3_LINK_STATE_SS_DIS          = 0x04,
 530         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
 531         DWC3_LINK_STATE_SS_INACT        = 0x06,
 532         DWC3_LINK_STATE_POLL            = 0x07,
 533         DWC3_LINK_STATE_RECOV           = 0x08,
 534         DWC3_LINK_STATE_HRESET          = 0x09,
 535         DWC3_LINK_STATE_CMPLY           = 0x0a,
 536         DWC3_LINK_STATE_LPBK            = 0x0b,
 537         DWC3_LINK_STATE_RESET           = 0x0e,
 538         DWC3_LINK_STATE_RESUME          = 0x0f,
 539         DWC3_LINK_STATE_MASK            = 0x0f,
 540 };
 541
 542 /* TRB Length, PCM and Status */
 543 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
 544 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
 545 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
 546 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
 547
 548 #define DWC3_TRBSTS_OK                  0
 549 #define DWC3_TRBSTS_MISSED_ISOC         1
 550 #define DWC3_TRBSTS_SETUP_PENDING       2
 551 #define DWC3_TRB_STS_XFER_IN_PROG       4
 552
 553 /* TRB Control */
 554 #define DWC3_TRB_CTRL_HWO               (1 << 0)
 555 #define DWC3_TRB_CTRL_LST               (1 << 1)
 556 #define DWC3_TRB_CTRL_CHN               (1 << 2)
 557 #define DWC3_TRB_CTRL_CSP               (1 << 3)
 558 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
 559 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
 560 #define DWC3_TRB_CTRL_IOC               (1 << 11)
 561 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
 562
 563 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
 564 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
 565 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
 566 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
 567 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
 568 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
 569 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
 570 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
 571
 572 /**
 573  * struct dwc3_trb - transfer request block (hw format)
 574  * @bpl: DW0-3
 575  * @bph: DW4-7
 576  * @size: DW8-B
 577  * @trl: DWC-F
 578  */
 579 struct dwc3_trb {
 580         u32             bpl;
 581         u32             bph;
 582         u32             size;
 583         u32             ctrl;
 584 } __packed;
 585
 586 /**
 587  * dwc3_hwparams - copy of HWPARAMS registers
 588  * @hwparams0 - GHWPARAMS0
 589  * @hwparams1 - GHWPARAMS1
 590  * @hwparams2 - GHWPARAMS2
 591  * @hwparams3 - GHWPARAMS3
 592  * @hwparams4 - GHWPARAMS4
 593  * @hwparams5 - GHWPARAMS5
 594  * @hwparams6 - GHWPARAMS6
 595  * @hwparams7 - GHWPARAMS7
 596  * @hwparams8 - GHWPARAMS8
 597  */
 598 struct dwc3_hwparams {
 599         u32     hwparams0;
 600         u32     hwparams1;
 601         u32     hwparams2;
 602         u32     hwparams3;
 603         u32     hwparams4;
 604         u32     hwparams5;
 605         u32     hwparams6;
 606         u32     hwparams7;
 607         u32     hwparams8;
 608 };
 609
 610 /* HWPARAMS0 */
 611 #define DWC3_MODE(n)            ((n) & 0x7)
 612
 613 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
 614
 615 /* HWPARAMS1 */
 616 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
 617
 618 /* HWPARAMS3 */
 619 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
 620 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
 621 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
 622                         (DWC3_NUM_EPS_MASK)) >> 12)
 623 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
 624                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
 625
 626 /* HWPARAMS7 */
 627 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
 628
 629 struct dwc3_request {
 630         struct usb_request      request;
 631         struct list_head        list;
 632         struct dwc3_ep          *dep;
 633         u32                     start_slot;
 634
 635         u8                      epnum;
 636         struct dwc3_trb         *trb;
 637         dma_addr_t              trb_dma;
 638
 639         unsigned                direction:1;
 640         unsigned                mapped:1;
 641         unsigned                queued:1;
 642 };
 643
 644 /*
 645  * struct dwc3_scratchpad_array - hibernation scratchpad array
 646  * (format defined by hw)
 647  */
 648 struct dwc3_scratchpad_array {
 649         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
 650 };
 651
 652 /**
 653  * struct dwc3 - representation of our controller
 654  * @ctrl_req: usb control request which is used for ep0
 655  * @ep0_trb: trb which is used for the ctrl_req
 656  * @ep0_bounce: bounce buffer for ep0
 657  * @zlp_buf: used when request->zero is set
 658  * @setup_buf: used while precessing STD USB requests
 659  * @ctrl_req_addr: dma address of ctrl_req
 660  * @ep0_trb: dma address of ep0_trb
 661  * @ep0_usb_req: dummy req used while handling STD USB requests
 662  * @ep0_bounce_addr: dma address of ep0_bounce
 663  * @scratch_addr: dma address of scratchbuf
 664  * @lock: for synchronizing
 665  * @dev: pointer to our struct device
 666  * @xhci: pointer to our xHCI child
 667  * @event_buffer_list: a list of event buffers
 668  * @gadget: device side representation of the peripheral controller
 669  * @gadget_driver: pointer to the gadget driver
 670  * @regs: base address for our registers
 671  * @regs_size: address space size
 672  * @nr_scratch: number of scratch buffers
 673  * @num_event_buffers: calculated number of event buffers
 674  * @u1u2: only used on revisions <1.83a for workaround
 675  * @maximum_speed: maximum speed requested (mainly for testing purposes)
 676  * @revision: revision register contents
 677  * @dr_mode: requested mode of operation
 678  * @usb2_phy: pointer to USB2 PHY
 679  * @usb3_phy: pointer to USB3 PHY
 680  * @usb2_generic_phy: pointer to USB2 PHY
 681  * @usb3_generic_phy: pointer to USB3 PHY
 682  * @ulpi: pointer to ulpi interface
 683  * @dcfg: saved contents of DCFG register
 684  * @gctl: saved contents of GCTL register
 685  * @isoch_delay: wValue from Set Isochronous Delay request;
 686  * @u2sel: parameter from Set SEL request.
 687  * @u2pel: parameter from Set SEL request.
 688  * @u1sel: parameter from Set SEL request.
 689  * @u1pel: parameter from Set SEL request.
 690  * @num_out_eps: number of out endpoints
 691  * @num_in_eps: number of in endpoints
 692  * @ep0_next_event: hold the next expected event
 693  * @ep0state: state of endpoint zero
 694  * @link_state: link state
 695  * @speed: device speed (super, high, full, low)
 696  * @mem: points to start of memory which is used for this struct.
 697  * @hwparams: copy of hwparams registers
 698  * @root: debugfs root folder pointer
 699  * @regset: debugfs pointer to regdump file
 700  * @test_mode: true when we're entering a USB test mode
 701  * @test_mode_nr: test feature selector
 702  * @lpm_nyet_threshold: LPM NYET response threshold
 703  * @hird_threshold: HIRD threshold
 704  * @hsphy_interface: "utmi" or "ulpi"
 705  * @delayed_status: true when gadget driver asks for delayed status
 706  * @ep0_bounced: true when we used bounce buffer
 707  * @ep0_expect_in: true when we expect a DATA IN transfer
 708  * @has_hibernation: true when dwc3 was configured with Hibernation
 709  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
 710  *                      there's now way for software to detect this in runtime.
 711  * @is_utmi_l1_suspend: the core asserts output signal
 712  *      0       - utmi_sleep_n
 713  *      1       - utmi_l1_suspend_n
 714  * @is_fpga: true when we are using the FPGA board
 715  * @needs_fifo_resize: not all users might want fifo resizing, flag it
 716  * @pullups_connected: true when Run/Stop bit is set
 717  * @resize_fifos: tells us it's ok to reconfigure our TxFIFO sizes.
 718  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
 719  * @start_config_issued: true when StartConfig command has been issued
 720  * @three_stage_setup: set if we perform a three phase setup
 721  * @usb3_lpm_capable: set if hadrware supports Link Power Management
 722  * @phyif_utmi_16_bits: set if configure the core to support UTMI+ PHY
 723  *                      with an 16-bit interface
 724  * @disable_scramble_quirk: set if we enable the disable scramble quirk
 725  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
 726  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
 727  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
 728  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
 729  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
 730  * @lfps_filter_quirk: set if we enable LFPS filter quirk
 731  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
 732  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
 733  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
 734  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
 735  *                      disabling the suspend signal to the PHY.
 736  * @dis_u2_freeclk_exists_quirk : set if we clear u2_freeclk_exists
 737  *                      in GUSB2PHYCFG, specify that USB2 PHY doesn't
 738  *                      provide a free-running PHY clock.
 739  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
 740  * @tx_de_emphasis: Tx de-emphasis value
 741  *      0       - -6dB de-emphasis
 742  *      1       - -3.5dB de-emphasis
 743  *      2       - No de-emphasis
 744  *      3       - Reserved
 745  */
 746 struct dwc3 {
 747         struct usb_ctrlrequest  *ctrl_req;
 748         struct dwc3_trb         *ep0_trb;
 749         void                    *ep0_bounce;
 750         void                    *zlp_buf;
 751         void                    *scratchbuf;
 752         u8                      *setup_buf;
 753         dma_addr_t              ctrl_req_addr;
 754         dma_addr_t              ep0_trb_addr;
 755         dma_addr_t              ep0_bounce_addr;
 756         dma_addr_t              scratch_addr;
 757         struct dwc3_request     ep0_usb_req;
 758
 759         /* device lock */
 760         spinlock_t              lock;
 761
 762         struct device           *dev;
 763
 764         struct platform_device  *xhci;
 765         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
 766
 767         struct dwc3_event_buffer **ev_buffs;
 768         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
 769
 770         struct usb_gadget       gadget;
 771         struct usb_gadget_driver *gadget_driver;
 772
 773         struct usb_phy          *usb2_phy;
 774         struct usb_phy          *usb3_phy;
 775
 776         struct phy              *usb2_generic_phy;
 777         struct phy              *usb3_generic_phy;
 778
 779         struct ulpi             *ulpi;
 780
 781         void __iomem            *regs;
 782         size_t                  regs_size;
 783
 784         enum usb_dr_mode        dr_mode;
 785
 786         /* used for suspend/resume */
 787         u32                     dcfg;
 788         u32                     gctl;
 789
 790         u32                     nr_scratch;
 791         u32                     num_event_buffers;
 792         u32                     u1u2;
 793         u32                     maximum_speed;
 794
 795         /*
 796          * All 3.1 IP version constants are greater than the 3.0 IP
 797          * version constants. This works for most version checks in
 798          * dwc3. However, in the future, this may not apply as
 799          * features may be developed on newer versions of the 3.0 IP
 800          * that are not in the 3.1 IP.
 801          */
 802         u32                     revision;
 803
 804 #define DWC3_REVISION_173A      0x5533173a
 805 #define DWC3_REVISION_175A      0x5533175a
 806 #define DWC3_REVISION_180A      0x5533180a
 807 #define DWC3_REVISION_183A      0x5533183a
 808 #define DWC3_REVISION_185A      0x5533185a
 809 #define DWC3_REVISION_187A      0x5533187a
 810 #define DWC3_REVISION_188A      0x5533188a
 811 #define DWC3_REVISION_190A      0x5533190a
 812 #define DWC3_REVISION_194A      0x5533194a
 813 #define DWC3_REVISION_200A      0x5533200a
 814 #define DWC3_REVISION_202A      0x5533202a
 815 #define DWC3_REVISION_210A      0x5533210a
 816 #define DWC3_REVISION_220A      0x5533220a
 817 #define DWC3_REVISION_230A      0x5533230a
 818 #define DWC3_REVISION_240A      0x5533240a
 819 #define DWC3_REVISION_250A      0x5533250a
 820 #define DWC3_REVISION_260A      0x5533260a
 821 #define DWC3_REVISION_270A      0x5533270a
 822 #define DWC3_REVISION_280A      0x5533280a
 823
 824 /*
 825  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
 826  * just so dwc31 revisions are always larger than dwc3.
 827  */
 828 #define DWC3_REVISION_IS_DWC31          0x80000000
 829 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_USB31)
 830
 831         enum dwc3_ep0_next      ep0_next_event;
 832         enum dwc3_ep0_state     ep0state;
 833         enum dwc3_link_state    link_state;
 834
 835         u16                     isoch_delay;
 836         u16                     u2sel;
 837         u16                     u2pel;
 838         u8                      u1sel;
 839         u8                      u1pel;
 840
 841         u8                      speed;
 842
 843         u8                      num_out_eps;
 844         u8                      num_in_eps;
 845
 846         void                    *mem;
 847
 848         struct dwc3_hwparams    hwparams;
 849         struct dentry           *root;
 850         struct debugfs_regset32 *regset;
 851
 852         u8                      test_mode;
 853         u8                      test_mode_nr;
 854         u8                      lpm_nyet_threshold;
 855         u8                      hird_threshold;
 856
 857         const char              *hsphy_interface;
 858
 859         unsigned                delayed_status:1;
 860         unsigned                ep0_bounced:1;
 861         unsigned                ep0_expect_in:1;
 862         unsigned                has_hibernation:1;
 863         unsigned                has_lpm_erratum:1;
 864         unsigned                is_utmi_l1_suspend:1;
 865         unsigned                is_fpga:1;
 866         unsigned                needs_fifo_resize:1;
 867         unsigned                pullups_connected:1;
 868         unsigned                resize_fifos:1;
 869         unsigned                setup_packet_pending:1;
 870         unsigned                three_stage_setup:1;
 871         unsigned                usb3_lpm_capable:1;
 872         unsigned                phyif_utmi_16_bits:1;
 873
 874         unsigned                disable_scramble_quirk:1;
 875         unsigned                u2exit_lfps_quirk:1;
 876         unsigned                u2ss_inp3_quirk:1;
 877         unsigned                req_p1p2p3_quirk:1;
 878         unsigned                del_p1p2p3_quirk:1;
 879         unsigned                del_phy_power_chg_quirk:1;
 880         unsigned                lfps_filter_quirk:1;
 881         unsigned                rx_detect_poll_quirk:1;
 882         unsigned                dis_u3_susphy_quirk:1;
 883         unsigned                dis_u2_susphy_quirk:1;
 884         unsigned                dis_enblslpm_quirk:1;
 885         unsigned                dis_u2_freeclk_exists_quirk:1;
 886
 887         unsigned                tx_de_emphasis_quirk:1;
 888         unsigned                tx_de_emphasis:2;
 889 };
 890
 891 /* -------------------------------------------------------------------------- */
 892
 893 /* -------------------------------------------------------------------------- */
 894
 895 struct dwc3_event_type {
 896         u32     is_devspec:1;
 897         u32     type:7;
 898         u32     reserved8_31:24;
 899 } __packed;
 900
 901 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
 902 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
 903 #define DWC3_DEPEVT_XFERNOTREADY        0x03
 904 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
 905 #define DWC3_DEPEVT_STREAMEVT           0x06
 906 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
 907
 908 /**
 909  * struct dwc3_event_depvt - Device Endpoint Events
 910  * @one_bit: indicates this is an endpoint event (not used)
 911  * @endpoint_number: number of the endpoint
 912  * @endpoint_event: The event we have:
 913  *      0x00    - Reserved
 914  *      0x01    - XferComplete
 915  *      0x02    - XferInProgress
 916  *      0x03    - XferNotReady
 917  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
 918  *      0x05    - Reserved
 919  *      0x06    - StreamEvt
 920  *      0x07    - EPCmdCmplt
 921  * @reserved11_10: Reserved, don't use.
 922  * @status: Indicates the status of the event. Refer to databook for
 923  *      more information.
 924  * @parameters: Parameters of the current event. Refer to databook for
 925  *      more information.
 926  */
 927 struct dwc3_event_depevt {
 928         u32     one_bit:1;
 929         u32     endpoint_number:5;
 930         u32     endpoint_event:4;
 931         u32     reserved11_10:2;
 932         u32     status:4;
 933
 934 /* Within XferNotReady */
 935 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
 936
 937 /* Within XferComplete */
 938 #define DEPEVT_STATUS_BUSERR    (1 << 0)
 939 #define DEPEVT_STATUS_SHORT     (1 << 1)
 940 #define DEPEVT_STATUS_IOC       (1 << 2)
 941 #define DEPEVT_STATUS_LST       (1 << 3)
 942
 943 /* Stream event only */
 944 #define DEPEVT_STREAMEVT_FOUND          1
 945 #define DEPEVT_STREAMEVT_NOTFOUND       2
 946
 947 /* Control-only Status */
 948 #define DEPEVT_STATUS_CONTROL_DATA      1
 949 #define DEPEVT_STATUS_CONTROL_STATUS    2
 950
 951         u32     parameters:16;
 952 } __packed;
 953
 954 /**
 955  * struct dwc3_event_devt - Device Events
 956  * @one_bit: indicates this is a non-endpoint event (not used)
 957  * @device_event: indicates it's a device event. Should read as 0x00
 958  * @type: indicates the type of device event.
 959  *      0       - DisconnEvt
 960  *      1       - USBRst
 961  *      2       - ConnectDone
 962  *      3       - ULStChng
 963  *      4       - WkUpEvt
 964  *      5       - Reserved
 965  *      6       - EOPF
 966  *      7       - SOF
 967  *      8       - Reserved
 968  *      9       - ErrticErr
 969  *      10      - CmdCmplt
 970  *      11      - EvntOverflow
 971  *      12      - VndrDevTstRcved
 972  * @reserved15_12: Reserved, not used
 973  * @event_info: Information about this event
 974  * @reserved31_25: Reserved, not used
 975  */
 976 struct dwc3_event_devt {
 977         u32     one_bit:1;
 978         u32     device_event:7;
 979         u32     type:4;
 980         u32     reserved15_12:4;
 981         u32     event_info:9;
 982         u32     reserved31_25:7;
 983 } __packed;
 984
 985 /**
 986  * struct dwc3_event_gevt - Other Core Events
 987  * @one_bit: indicates this is a non-endpoint event (not used)
 988  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
 989  * @phy_port_number: self-explanatory
 990  * @reserved31_12: Reserved, not used.
 991  */
 992 struct dwc3_event_gevt {
 993         u32     one_bit:1;
 994         u32     device_event:7;
 995         u32     phy_port_number:4;
 996         u32     reserved31_12:20;
 997 } __packed;
 998
 999 /**
1000  * union dwc3_event - representation of Event Buffer contents
1001  * @raw: raw 32-bit event
1002  * @type: the type of the event
1003  * @depevt: Device Endpoint Event
1004  * @devt: Device Event
1005  * @gevt: Global Event
1006  */
1007 union dwc3_event {
1008         u32                             raw;
1009         struct dwc3_event_type          type;
1010         struct dwc3_event_depevt        depevt;
1011         struct dwc3_event_devt          devt;
1012         struct dwc3_event_gevt          gevt;
1013 };
1014
1015 /**
1016  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1017  * parameters
1018  * @param2: third parameter
1019  * @param1: second parameter
1020  * @param0: first parameter
1021  */
1022 struct dwc3_gadget_ep_cmd_params {
1023         u32     param2;
1024         u32     param1;
1025         u32     param0;
1026 };
1027
1028 /*
1029  * DWC3 Features to be used as Driver Data
1030  */
1031
1032 #define DWC3_HAS_PERIPHERAL             BIT(0)
1033 #define DWC3_HAS_XHCI                   BIT(1)
1034 #define DWC3_HAS_OTG                    BIT(3)
1035
1036 /* prototypes */
1037 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1038 int dwc3_gadget_resize_tx_fifos(struct dwc3 *dwc);
1039
1040 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1041 int dwc3_host_init(struct dwc3 *dwc);
1042 void dwc3_host_exit(struct dwc3 *dwc);
1043 #else
1044 static inline int dwc3_host_init(struct dwc3 *dwc)
1045 { return 0; }
1046 static inline void dwc3_host_exit(struct dwc3 *dwc)
1047 { }
1048 #endif
1049
1050 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1051 int dwc3_gadget_init(struct dwc3 *dwc);
1052 void dwc3_gadget_exit(struct dwc3 *dwc);
1053 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1054 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1055 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1056 int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1057                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params);
1058 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1059 #else
1060 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1061 { return 0; }
1062 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1063 { }
1064 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1065 { return 0; }
1066 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1067 { return 0; }
1068 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1069                 enum dwc3_link_state state)
1070 { return 0; }
1071
1072 static inline int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1073                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params)
1074 { return 0; }
1075 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1076                 int cmd, u32 param)
1077 { return 0; }
1078 #endif
1079
1080 /* power management interface */
1081 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1082 int dwc3_gadget_suspend(struct dwc3 *dwc);
1083 int dwc3_gadget_resume(struct dwc3 *dwc);
1084 #else
1085 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1086 {
1087         return 0;
1088 }
1089
1090 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1091 {
1092         return 0;
1093 }
1094 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1095
1096 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1097 int dwc3_ulpi_init(struct dwc3 *dwc);
1098 void dwc3_ulpi_exit(struct dwc3 *dwc);
1099 #else
1100 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1101 { return 0; }
1102 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1103 { }
1104 #endif
1105
1106 #endif /* __DRIVERS_USB_DWC3_CORE_H */