drivers/spi/spi-tegra20-slink.c

   1 /*
   2  * SPI driver for Nvidia's Tegra20/Tegra30 SLINK Controller.
   3  *
   4  * Copyright (c) 2012, NVIDIA CORPORATION.  All rights reserved.
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms and conditions of the GNU General Public License,
   8  * version 2, as published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope it will be useful, but WITHOUT
  11  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13  * more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  17  */
  18
  19 #include <linux/clk.h>
  20 #include <linux/completion.h>
  21 #include <linux/delay.h>
  22 #include <linux/dmaengine.h>
  23 #include <linux/dma-mapping.h>
  24 #include <linux/dmapool.h>
  25 #include <linux/err.h>
  26 #include <linux/init.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/io.h>
  29 #include <linux/kernel.h>
  30 #include <linux/kthread.h>
  31 #include <linux/module.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/pm_runtime.h>
  34 #include <linux/of.h>
  35 #include <linux/of_device.h>
  36 #include <linux/reset.h>
  37 #include <linux/spi/spi.h>
  38
  39 #define SLINK_COMMAND                   0x000
  40 #define SLINK_BIT_LENGTH(x)             (((x) & 0x1f) << 0)
  41 #define SLINK_WORD_SIZE(x)              (((x) & 0x1f) << 5)
  42 #define SLINK_BOTH_EN                   (1 << 10)
  43 #define SLINK_CS_SW                     (1 << 11)
  44 #define SLINK_CS_VALUE                  (1 << 12)
  45 #define SLINK_CS_POLARITY               (1 << 13)
  46 #define SLINK_IDLE_SDA_DRIVE_LOW        (0 << 16)
  47 #define SLINK_IDLE_SDA_DRIVE_HIGH       (1 << 16)
  48 #define SLINK_IDLE_SDA_PULL_LOW         (2 << 16)
  49 #define SLINK_IDLE_SDA_PULL_HIGH        (3 << 16)
  50 #define SLINK_IDLE_SDA_MASK             (3 << 16)
  51 #define SLINK_CS_POLARITY1              (1 << 20)
  52 #define SLINK_CK_SDA                    (1 << 21)
  53 #define SLINK_CS_POLARITY2              (1 << 22)
  54 #define SLINK_CS_POLARITY3              (1 << 23)
  55 #define SLINK_IDLE_SCLK_DRIVE_LOW       (0 << 24)
  56 #define SLINK_IDLE_SCLK_DRIVE_HIGH      (1 << 24)
  57 #define SLINK_IDLE_SCLK_PULL_LOW        (2 << 24)
  58 #define SLINK_IDLE_SCLK_PULL_HIGH       (3 << 24)
  59 #define SLINK_IDLE_SCLK_MASK            (3 << 24)
  60 #define SLINK_M_S                       (1 << 28)
  61 #define SLINK_WAIT                      (1 << 29)
  62 #define SLINK_GO                        (1 << 30)
  63 #define SLINK_ENB                       (1 << 31)
  64
  65 #define SLINK_MODES                     (SLINK_IDLE_SCLK_MASK | SLINK_CK_SDA)
  66
  67 #define SLINK_COMMAND2                  0x004
  68 #define SLINK_LSBFE                     (1 << 0)
  69 #define SLINK_SSOE                      (1 << 1)
  70 #define SLINK_SPIE                      (1 << 4)
  71 #define SLINK_BIDIROE                   (1 << 6)
  72 #define SLINK_MODFEN                    (1 << 7)
  73 #define SLINK_INT_SIZE(x)               (((x) & 0x1f) << 8)
  74 #define SLINK_CS_ACTIVE_BETWEEN         (1 << 17)
  75 #define SLINK_SS_EN_CS(x)               (((x) & 0x3) << 18)
  76 #define SLINK_SS_SETUP(x)               (((x) & 0x3) << 20)
  77 #define SLINK_FIFO_REFILLS_0            (0 << 22)
  78 #define SLINK_FIFO_REFILLS_1            (1 << 22)
  79 #define SLINK_FIFO_REFILLS_2            (2 << 22)
  80 #define SLINK_FIFO_REFILLS_3            (3 << 22)
  81 #define SLINK_FIFO_REFILLS_MASK         (3 << 22)
  82 #define SLINK_WAIT_PACK_INT(x)          (((x) & 0x7) << 26)
  83 #define SLINK_SPC0                      (1 << 29)
  84 #define SLINK_TXEN                      (1 << 30)
  85 #define SLINK_RXEN                      (1 << 31)
  86
  87 #define SLINK_STATUS                    0x008
  88 #define SLINK_COUNT(val)                (((val) >> 0) & 0x1f)
  89 #define SLINK_WORD(val)                 (((val) >> 5) & 0x1f)
  90 #define SLINK_BLK_CNT(val)              (((val) >> 0) & 0xffff)
  91 #define SLINK_MODF                      (1 << 16)
  92 #define SLINK_RX_UNF                    (1 << 18)
  93 #define SLINK_TX_OVF                    (1 << 19)
  94 #define SLINK_TX_FULL                   (1 << 20)
  95 #define SLINK_TX_EMPTY                  (1 << 21)
  96 #define SLINK_RX_FULL                   (1 << 22)
  97 #define SLINK_RX_EMPTY                  (1 << 23)
  98 #define SLINK_TX_UNF                    (1 << 24)
  99 #define SLINK_RX_OVF                    (1 << 25)
 100 #define SLINK_TX_FLUSH                  (1 << 26)
 101 #define SLINK_RX_FLUSH                  (1 << 27)
 102 #define SLINK_SCLK                      (1 << 28)
 103 #define SLINK_ERR                       (1 << 29)
 104 #define SLINK_RDY                       (1 << 30)
 105 #define SLINK_BSY                       (1 << 31)
 106 #define SLINK_FIFO_ERROR                (SLINK_TX_OVF | SLINK_RX_UNF |  \
 107                                         SLINK_TX_UNF | SLINK_RX_OVF)
 108
 109 #define SLINK_FIFO_EMPTY                (SLINK_TX_EMPTY | SLINK_RX_EMPTY)
 110
 111 #define SLINK_MAS_DATA                  0x010
 112 #define SLINK_SLAVE_DATA                0x014
 113
 114 #define SLINK_DMA_CTL                   0x018
 115 #define SLINK_DMA_BLOCK_SIZE(x)         (((x) & 0xffff) << 0)
 116 #define SLINK_TX_TRIG_1                 (0 << 16)
 117 #define SLINK_TX_TRIG_4                 (1 << 16)
 118 #define SLINK_TX_TRIG_8                 (2 << 16)
 119 #define SLINK_TX_TRIG_16                (3 << 16)
 120 #define SLINK_TX_TRIG_MASK              (3 << 16)
 121 #define SLINK_RX_TRIG_1                 (0 << 18)
 122 #define SLINK_RX_TRIG_4                 (1 << 18)
 123 #define SLINK_RX_TRIG_8                 (2 << 18)
 124 #define SLINK_RX_TRIG_16                (3 << 18)
 125 #define SLINK_RX_TRIG_MASK              (3 << 18)
 126 #define SLINK_PACKED                    (1 << 20)
 127 #define SLINK_PACK_SIZE_4               (0 << 21)
 128 #define SLINK_PACK_SIZE_8               (1 << 21)
 129 #define SLINK_PACK_SIZE_16              (2 << 21)
 130 #define SLINK_PACK_SIZE_32              (3 << 21)
 131 #define SLINK_PACK_SIZE_MASK            (3 << 21)
 132 #define SLINK_IE_TXC                    (1 << 26)
 133 #define SLINK_IE_RXC                    (1 << 27)
 134 #define SLINK_DMA_EN                    (1 << 31)
 135
 136 #define SLINK_STATUS2                   0x01c
 137 #define SLINK_TX_FIFO_EMPTY_COUNT(val)  (((val) & 0x3f) >> 0)
 138 #define SLINK_RX_FIFO_FULL_COUNT(val)   (((val) & 0x3f0000) >> 16)
 139 #define SLINK_SS_HOLD_TIME(val)         (((val) & 0xF) << 6)
 140
 141 #define SLINK_TX_FIFO                   0x100
 142 #define SLINK_RX_FIFO                   0x180
 143
 144 #define DATA_DIR_TX                     (1 << 0)
 145 #define DATA_DIR_RX                     (1 << 1)
 146
 147 #define SLINK_DMA_TIMEOUT               (msecs_to_jiffies(1000))
 148
 149 #define DEFAULT_SPI_DMA_BUF_LEN         (16*1024)
 150 #define TX_FIFO_EMPTY_COUNT_MAX         SLINK_TX_FIFO_EMPTY_COUNT(0x20)
 151 #define RX_FIFO_FULL_COUNT_ZERO         SLINK_RX_FIFO_FULL_COUNT(0)
 152
 153 #define SLINK_STATUS2_RESET \
 154         (TX_FIFO_EMPTY_COUNT_MAX | RX_FIFO_FULL_COUNT_ZERO << 16)
 155
 156 #define MAX_CHIP_SELECT                 4
 157 #define SLINK_FIFO_DEPTH                32
 158
 159 struct tegra_slink_chip_data {
 160         bool cs_hold_time;
 161 };
 162
 163 struct tegra_slink_data {
 164         struct device                           *dev;
 165         struct spi_master                       *master;
 166         const struct tegra_slink_chip_data      *chip_data;
 167         spinlock_t                              lock;
 168
 169         struct clk                              *clk;
 170         struct reset_control                    *rst;
 171         void __iomem                            *base;
 172         phys_addr_t                             phys;
 173         unsigned                                irq;
 174         int                                     dma_req_sel;
 175         u32                                     spi_max_frequency;
 176         u32                                     cur_speed;
 177
 178         struct spi_device                       *cur_spi;
 179         unsigned                                cur_pos;
 180         unsigned                                cur_len;
 181         unsigned                                words_per_32bit;
 182         unsigned                                bytes_per_word;
 183         unsigned                                curr_dma_words;
 184         unsigned                                cur_direction;
 185
 186         unsigned                                cur_rx_pos;
 187         unsigned                                cur_tx_pos;
 188
 189         unsigned                                dma_buf_size;
 190         unsigned                                max_buf_size;
 191         bool                                    is_curr_dma_xfer;
 192
 193         struct completion                       rx_dma_complete;
 194         struct completion                       tx_dma_complete;
 195
 196         u32                                     tx_status;
 197         u32                                     rx_status;
 198         u32                                     status_reg;
 199         bool                                    is_packed;
 200         unsigned long                           packed_size;
 201
 202         u32                                     command_reg;
 203         u32                                     command2_reg;
 204         u32                                     dma_control_reg;
 205         u32                                     def_command_reg;
 206         u32                                     def_command2_reg;
 207
 208         struct completion                       xfer_completion;
 209         struct spi_transfer                     *curr_xfer;
 210         struct dma_chan                         *rx_dma_chan;
 211         u32                                     *rx_dma_buf;
 212         dma_addr_t                              rx_dma_phys;
 213         struct dma_async_tx_descriptor          *rx_dma_desc;
 214
 215         struct dma_chan                         *tx_dma_chan;
 216         u32                                     *tx_dma_buf;
 217         dma_addr_t                              tx_dma_phys;
 218         struct dma_async_tx_descriptor          *tx_dma_desc;
 219 };
 220
 221 static int tegra_slink_runtime_suspend(struct device *dev);
 222 static int tegra_slink_runtime_resume(struct device *dev);
 223
 224 static inline unsigned long tegra_slink_readl(struct tegra_slink_data *tspi,
 225                 unsigned long reg)
 226 {
 227         return readl(tspi->base + reg);
 228 }
 229
 230 static inline void tegra_slink_writel(struct tegra_slink_data *tspi,
 231                 unsigned long val, unsigned long reg)
 232 {
 233         writel(val, tspi->base + reg);
 234
 235         /* Read back register to make sure that register writes completed */
 236         if (reg != SLINK_TX_FIFO)
 237                 readl(tspi->base + SLINK_MAS_DATA);
 238 }
 239
 240 static void tegra_slink_clear_status(struct tegra_slink_data *tspi)
 241 {
 242         unsigned long val;
 243         unsigned long val_write = 0;
 244
 245         val = tegra_slink_readl(tspi, SLINK_STATUS);
 246
 247         /* Write 1 to clear status register */
 248         val_write = SLINK_RDY | SLINK_FIFO_ERROR;
 249         tegra_slink_writel(tspi, val_write, SLINK_STATUS);
 250 }
 251
 252 static unsigned long tegra_slink_get_packed_size(struct tegra_slink_data *tspi,
 253                                   struct spi_transfer *t)
 254 {
 255         unsigned long val;
 256
 257         switch (tspi->bytes_per_word) {
 258         case 0:
 259                 val = SLINK_PACK_SIZE_4;
 260                 break;
 261         case 1:
 262                 val = SLINK_PACK_SIZE_8;
 263                 break;
 264         case 2:
 265                 val = SLINK_PACK_SIZE_16;
 266                 break;
 267         case 4:
 268                 val = SLINK_PACK_SIZE_32;
 269                 break;
 270         default:
 271                 val = 0;
 272         }
 273         return val;
 274 }
 275
 276 static unsigned tegra_slink_calculate_curr_xfer_param(
 277         struct spi_device *spi, struct tegra_slink_data *tspi,
 278         struct spi_transfer *t)
 279 {
 280         unsigned remain_len = t->len - tspi->cur_pos;
 281         unsigned max_word;
 282         unsigned bits_per_word;
 283         unsigned max_len;
 284         unsigned total_fifo_words;
 285
 286         bits_per_word = t->bits_per_word;
 287         tspi->bytes_per_word = DIV_ROUND_UP(bits_per_word, 8);
 288
 289         if (bits_per_word == 8 || bits_per_word == 16) {
 290                 tspi->is_packed = 1;
 291                 tspi->words_per_32bit = 32/bits_per_word;
 292         } else {
 293                 tspi->is_packed = 0;
 294                 tspi->words_per_32bit = 1;
 295         }
 296         tspi->packed_size = tegra_slink_get_packed_size(tspi, t);
 297
 298         if (tspi->is_packed) {
 299                 max_len = min(remain_len, tspi->max_buf_size);
 300                 tspi->curr_dma_words = max_len/tspi->bytes_per_word;
 301                 total_fifo_words = max_len/4;
 302         } else {
 303                 max_word = (remain_len - 1) / tspi->bytes_per_word + 1;
 304                 max_word = min(max_word, tspi->max_buf_size/4);
 305                 tspi->curr_dma_words = max_word;
 306                 total_fifo_words = max_word;
 307         }
 308         return total_fifo_words;
 309 }
 310
 311 static unsigned tegra_slink_fill_tx_fifo_from_client_txbuf(
 312         struct tegra_slink_data *tspi, struct spi_transfer *t)
 313 {
 314         unsigned nbytes;
 315         unsigned tx_empty_count;
 316         unsigned long fifo_status;
 317         unsigned max_n_32bit;
 318         unsigned i, count;
 319         unsigned long x;
 320         unsigned int written_words;
 321         unsigned fifo_words_left;
 322         u8 *tx_buf = (u8 *)t->tx_buf + tspi->cur_tx_pos;
 323
 324         fifo_status = tegra_slink_readl(tspi, SLINK_STATUS2);
 325         tx_empty_count = SLINK_TX_FIFO_EMPTY_COUNT(fifo_status);
 326
 327         if (tspi->is_packed) {
 328                 fifo_words_left = tx_empty_count * tspi->words_per_32bit;
 329                 written_words = min(fifo_words_left, tspi->curr_dma_words);
 330                 nbytes = written_words * tspi->bytes_per_word;
 331                 max_n_32bit = DIV_ROUND_UP(nbytes, 4);
 332                 for (count = 0; count < max_n_32bit; count++) {
 333                         x = 0;
 334                         for (i = 0; (i < 4) && nbytes; i++, nbytes--)
 335                                 x |= (*tx_buf++) << (i*8);
 336                         tegra_slink_writel(tspi, x, SLINK_TX_FIFO);
 337                 }
 338         } else {
 339                 max_n_32bit = min(tspi->curr_dma_words,  tx_empty_count);
 340                 written_words = max_n_32bit;
 341                 nbytes = written_words * tspi->bytes_per_word;
 342                 for (count = 0; count < max_n_32bit; count++) {
 343                         x = 0;
 344                         for (i = 0; nbytes && (i < tspi->bytes_per_word);
 345                                                         i++, nbytes--)
 346                                 x |= ((*tx_buf++) << i*8);
 347                         tegra_slink_writel(tspi, x, SLINK_TX_FIFO);
 348                 }
 349         }
 350         tspi->cur_tx_pos += written_words * tspi->bytes_per_word;
 351         return written_words;
 352 }
 353
 354 static unsigned int tegra_slink_read_rx_fifo_to_client_rxbuf(
 355                 struct tegra_slink_data *tspi, struct spi_transfer *t)
 356 {
 357         unsigned rx_full_count;
 358         unsigned long fifo_status;
 359         unsigned i, count;
 360         unsigned long x;
 361         unsigned int read_words = 0;
 362         unsigned len;
 363         u8 *rx_buf = (u8 *)t->rx_buf + tspi->cur_rx_pos;
 364
 365         fifo_status = tegra_slink_readl(tspi, SLINK_STATUS2);
 366         rx_full_count = SLINK_RX_FIFO_FULL_COUNT(fifo_status);
 367         if (tspi->is_packed) {
 368                 len = tspi->curr_dma_words * tspi->bytes_per_word;
 369                 for (count = 0; count < rx_full_count; count++) {
 370                         x = tegra_slink_readl(tspi, SLINK_RX_FIFO);
 371                         for (i = 0; len && (i < 4); i++, len--)
 372                                 *rx_buf++ = (x >> i*8) & 0xFF;
 373                 }
 374                 tspi->cur_rx_pos += tspi->curr_dma_words * tspi->bytes_per_word;
 375                 read_words += tspi->curr_dma_words;
 376         } else {
 377                 for (count = 0; count < rx_full_count; count++) {
 378                         x = tegra_slink_readl(tspi, SLINK_RX_FIFO);
 379                         for (i = 0; (i < tspi->bytes_per_word); i++)
 380                                 *rx_buf++ = (x >> (i*8)) & 0xFF;
 381                 }
 382                 tspi->cur_rx_pos += rx_full_count * tspi->bytes_per_word;
 383                 read_words += rx_full_count;
 384         }
 385         return read_words;
 386 }
 387
 388 static void tegra_slink_copy_client_txbuf_to_spi_txbuf(
 389                 struct tegra_slink_data *tspi, struct spi_transfer *t)
 390 {
 391         unsigned len;
 392
 393         /* Make the dma buffer to read by cpu */
 394         dma_sync_single_for_cpu(tspi->dev, tspi->tx_dma_phys,
 395                                 tspi->dma_buf_size, DMA_TO_DEVICE);
 396
 397         if (tspi->is_packed) {
 398                 len = tspi->curr_dma_words * tspi->bytes_per_word;
 399                 memcpy(tspi->tx_dma_buf, t->tx_buf + tspi->cur_pos, len);
 400         } else {
 401                 unsigned int i;
 402                 unsigned int count;
 403                 u8 *tx_buf = (u8 *)t->tx_buf + tspi->cur_tx_pos;
 404                 unsigned consume = tspi->curr_dma_words * tspi->bytes_per_word;
 405                 unsigned int x;
 406
 407                 for (count = 0; count < tspi->curr_dma_words; count++) {
 408                         x = 0;
 409                         for (i = 0; consume && (i < tspi->bytes_per_word);
 410                                                         i++, consume--)
 411                                 x |= ((*tx_buf++) << i * 8);
 412                         tspi->tx_dma_buf[count] = x;
 413                 }
 414         }
 415         tspi->cur_tx_pos += tspi->curr_dma_words * tspi->bytes_per_word;
 416
 417         /* Make the dma buffer to read by dma */
 418         dma_sync_single_for_device(tspi->dev, tspi->tx_dma_phys,
 419                                 tspi->dma_buf_size, DMA_TO_DEVICE);
 420 }
 421
 422 static void tegra_slink_copy_spi_rxbuf_to_client_rxbuf(
 423                 struct tegra_slink_data *tspi, struct spi_transfer *t)
 424 {
 425         unsigned len;
 426
 427         /* Make the dma buffer to read by cpu */
 428         dma_sync_single_for_cpu(tspi->dev, tspi->rx_dma_phys,
 429                 tspi->dma_buf_size, DMA_FROM_DEVICE);
 430
 431         if (tspi->is_packed) {
 432                 len = tspi->curr_dma_words * tspi->bytes_per_word;
 433                 memcpy(t->rx_buf + tspi->cur_rx_pos, tspi->rx_dma_buf, len);
 434         } else {
 435                 unsigned int i;
 436                 unsigned int count;
 437                 unsigned char *rx_buf = t->rx_buf + tspi->cur_rx_pos;
 438                 unsigned int x;
 439                 unsigned int rx_mask, bits_per_word;
 440
 441                 bits_per_word = t->bits_per_word;
 442                 rx_mask = (1 << bits_per_word) - 1;
 443                 for (count = 0; count < tspi->curr_dma_words; count++) {
 444                         x = tspi->rx_dma_buf[count];
 445                         x &= rx_mask;
 446                         for (i = 0; (i < tspi->bytes_per_word); i++)
 447                                 *rx_buf++ = (x >> (i*8)) & 0xFF;
 448                 }
 449         }
 450         tspi->cur_rx_pos += tspi->curr_dma_words * tspi->bytes_per_word;
 451
 452         /* Make the dma buffer to read by dma */
 453         dma_sync_single_for_device(tspi->dev, tspi->rx_dma_phys,
 454                 tspi->dma_buf_size, DMA_FROM_DEVICE);
 455 }
 456
 457 static void tegra_slink_dma_complete(void *args)
 458 {
 459         struct completion *dma_complete = args;
 460
 461         complete(dma_complete);
 462 }
 463
 464 static int tegra_slink_start_tx_dma(struct tegra_slink_data *tspi, int len)
 465 {
 466         reinit_completion(&tspi->tx_dma_complete);
 467         tspi->tx_dma_desc = dmaengine_prep_slave_single(tspi->tx_dma_chan,
 468                                 tspi->tx_dma_phys, len, DMA_MEM_TO_DEV,
 469                                 DMA_PREP_INTERRUPT |  DMA_CTRL_ACK);
 470         if (!tspi->tx_dma_desc) {
 471                 dev_err(tspi->dev, "Not able to get desc for Tx\n");
 472                 return -EIO;
 473         }
 474
 475         tspi->tx_dma_desc->callback = tegra_slink_dma_complete;
 476         tspi->tx_dma_desc->callback_param = &tspi->tx_dma_complete;
 477
 478         dmaengine_submit(tspi->tx_dma_desc);
 479         dma_async_issue_pending(tspi->tx_dma_chan);
 480         return 0;
 481 }
 482
 483 static int tegra_slink_start_rx_dma(struct tegra_slink_data *tspi, int len)
 484 {
 485         reinit_completion(&tspi->rx_dma_complete);
 486         tspi->rx_dma_desc = dmaengine_prep_slave_single(tspi->rx_dma_chan,
 487                                 tspi->rx_dma_phys, len, DMA_DEV_TO_MEM,
 488                                 DMA_PREP_INTERRUPT |  DMA_CTRL_ACK);
 489         if (!tspi->rx_dma_desc) {
 490                 dev_err(tspi->dev, "Not able to get desc for Rx\n");
 491                 return -EIO;
 492         }
 493
 494         tspi->rx_dma_desc->callback = tegra_slink_dma_complete;
 495         tspi->rx_dma_desc->callback_param = &tspi->rx_dma_complete;
 496
 497         dmaengine_submit(tspi->rx_dma_desc);
 498         dma_async_issue_pending(tspi->rx_dma_chan);
 499         return 0;
 500 }
 501
 502 static int tegra_slink_start_dma_based_transfer(
 503                 struct tegra_slink_data *tspi, struct spi_transfer *t)
 504 {
 505         unsigned long val;
 506         unsigned long test_val;
 507         unsigned int len;
 508         int ret = 0;
 509         unsigned long status;
 510
 511         /* Make sure that Rx and Tx fifo are empty */
 512         status = tegra_slink_readl(tspi, SLINK_STATUS);
 513         if ((status & SLINK_FIFO_EMPTY) != SLINK_FIFO_EMPTY) {
 514                 dev_err(tspi->dev,
 515                         "Rx/Tx fifo are not empty status 0x%08lx\n", status);
 516                 return -EIO;
 517         }
 518
 519         val = SLINK_DMA_BLOCK_SIZE(tspi->curr_dma_words - 1);
 520         val |= tspi->packed_size;
 521         if (tspi->is_packed)
 522                 len = DIV_ROUND_UP(tspi->curr_dma_words * tspi->bytes_per_word,
 523                                         4) * 4;
 524         else
 525                 len = tspi->curr_dma_words * 4;
 526
 527         /* Set attention level based on length of transfer */
 528         if (len & 0xF)
 529                 val |= SLINK_TX_TRIG_1 | SLINK_RX_TRIG_1;
 530         else if (((len) >> 4) & 0x1)
 531                 val |= SLINK_TX_TRIG_4 | SLINK_RX_TRIG_4;
 532         else
 533                 val |= SLINK_TX_TRIG_8 | SLINK_RX_TRIG_8;
 534
 535         if (tspi->cur_direction & DATA_DIR_TX)
 536                 val |= SLINK_IE_TXC;
 537
 538         if (tspi->cur_direction & DATA_DIR_RX)
 539                 val |= SLINK_IE_RXC;
 540
 541         tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 542         tspi->dma_control_reg = val;
 543
 544         if (tspi->cur_direction & DATA_DIR_TX) {
 545                 tegra_slink_copy_client_txbuf_to_spi_txbuf(tspi, t);
 546                 wmb();
 547                 ret = tegra_slink_start_tx_dma(tspi, len);
 548                 if (ret < 0) {
 549                         dev_err(tspi->dev,
 550                                 "Starting tx dma failed, err %d\n", ret);
 551                         return ret;
 552                 }
 553
 554                 /* Wait for tx fifo to be fill before starting slink */
 555                 test_val = tegra_slink_readl(tspi, SLINK_STATUS);
 556                 while (!(test_val & SLINK_TX_FULL))
 557                         test_val = tegra_slink_readl(tspi, SLINK_STATUS);
 558         }
 559
 560         if (tspi->cur_direction & DATA_DIR_RX) {
 561                 /* Make the dma buffer to read by dma */
 562                 dma_sync_single_for_device(tspi->dev, tspi->rx_dma_phys,
 563                                 tspi->dma_buf_size, DMA_FROM_DEVICE);
 564
 565                 ret = tegra_slink_start_rx_dma(tspi, len);
 566                 if (ret < 0) {
 567                         dev_err(tspi->dev,
 568                                 "Starting rx dma failed, err %d\n", ret);
 569                         if (tspi->cur_direction & DATA_DIR_TX)
 570                                 dmaengine_terminate_all(tspi->tx_dma_chan);
 571                         return ret;
 572                 }
 573         }
 574         tspi->is_curr_dma_xfer = true;
 575         if (tspi->is_packed) {
 576                 val |= SLINK_PACKED;
 577                 tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 578                 /* HW need small delay after settign Packed mode */
 579                 udelay(1);
 580         }
 581         tspi->dma_control_reg = val;
 582
 583         val |= SLINK_DMA_EN;
 584         tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 585         return ret;
 586 }
 587
 588 static int tegra_slink_start_cpu_based_transfer(
 589                 struct tegra_slink_data *tspi, struct spi_transfer *t)
 590 {
 591         unsigned long val;
 592         unsigned cur_words;
 593
 594         val = tspi->packed_size;
 595         if (tspi->cur_direction & DATA_DIR_TX)
 596                 val |= SLINK_IE_TXC;
 597
 598         if (tspi->cur_direction & DATA_DIR_RX)
 599                 val |= SLINK_IE_RXC;
 600
 601         tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 602         tspi->dma_control_reg = val;
 603
 604         if (tspi->cur_direction & DATA_DIR_TX)
 605                 cur_words = tegra_slink_fill_tx_fifo_from_client_txbuf(tspi, t);
 606         else
 607                 cur_words = tspi->curr_dma_words;
 608         val |= SLINK_DMA_BLOCK_SIZE(cur_words - 1);
 609         tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 610         tspi->dma_control_reg = val;
 611
 612         tspi->is_curr_dma_xfer = false;
 613         if (tspi->is_packed) {
 614                 val |= SLINK_PACKED;
 615                 tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 616                 udelay(1);
 617                 wmb();
 618         }
 619         tspi->dma_control_reg = val;
 620         val |= SLINK_DMA_EN;
 621         tegra_slink_writel(tspi, val, SLINK_DMA_CTL);
 622         return 0;
 623 }
 624
 625 static int tegra_slink_init_dma_param(struct tegra_slink_data *tspi,
 626                         bool dma_to_memory)
 627 {
 628         struct dma_chan *dma_chan;
 629         u32 *dma_buf;
 630         dma_addr_t dma_phys;
 631         int ret;
 632         struct dma_slave_config dma_sconfig;
 633         dma_cap_mask_t mask;
 634
 635         dma_cap_zero(mask);
 636         dma_cap_set(DMA_SLAVE, mask);
 637         dma_chan = dma_request_channel(mask, NULL, NULL);
 638         if (!dma_chan) {
 639                 dev_err(tspi->dev,
 640                         "Dma channel is not available, will try later\n");
 641                 return -EPROBE_DEFER;
 642         }
 643
 644         dma_buf = dma_alloc_coherent(tspi->dev, tspi->dma_buf_size,
 645                                 &dma_phys, GFP_KERNEL);
 646         if (!dma_buf) {
 647                 dev_err(tspi->dev, " Not able to allocate the dma buffer\n");
 648                 dma_release_channel(dma_chan);
 649                 return -ENOMEM;
 650         }
 651
 652         dma_sconfig.slave_id = tspi->dma_req_sel;
 653         if (dma_to_memory) {
 654                 dma_sconfig.src_addr = tspi->phys + SLINK_RX_FIFO;
 655                 dma_sconfig.src_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 656                 dma_sconfig.src_maxburst = 0;
 657         } else {
 658                 dma_sconfig.dst_addr = tspi->phys + SLINK_TX_FIFO;
 659                 dma_sconfig.dst_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 660                 dma_sconfig.dst_maxburst = 0;
 661         }
 662
 663         ret = dmaengine_slave_config(dma_chan, &dma_sconfig);
 664         if (ret)
 665                 goto scrub;
 666         if (dma_to_memory) {
 667                 tspi->rx_dma_chan = dma_chan;
 668                 tspi->rx_dma_buf = dma_buf;
 669                 tspi->rx_dma_phys = dma_phys;
 670         } else {
 671                 tspi->tx_dma_chan = dma_chan;
 672                 tspi->tx_dma_buf = dma_buf;
 673                 tspi->tx_dma_phys = dma_phys;
 674         }
 675         return 0;
 676
 677 scrub:
 678         dma_free_coherent(tspi->dev, tspi->dma_buf_size, dma_buf, dma_phys);
 679         dma_release_channel(dma_chan);
 680         return ret;
 681 }
 682
 683 static void tegra_slink_deinit_dma_param(struct tegra_slink_data *tspi,
 684         bool dma_to_memory)
 685 {
 686         u32 *dma_buf;
 687         dma_addr_t dma_phys;
 688         struct dma_chan *dma_chan;
 689
 690         if (dma_to_memory) {
 691                 dma_buf = tspi->rx_dma_buf;
 692                 dma_chan = tspi->rx_dma_chan;
 693                 dma_phys = tspi->rx_dma_phys;
 694                 tspi->rx_dma_chan = NULL;
 695                 tspi->rx_dma_buf = NULL;
 696         } else {
 697                 dma_buf = tspi->tx_dma_buf;
 698                 dma_chan = tspi->tx_dma_chan;
 699                 dma_phys = tspi->tx_dma_phys;
 700                 tspi->tx_dma_buf = NULL;
 701                 tspi->tx_dma_chan = NULL;
 702         }
 703         if (!dma_chan)
 704                 return;
 705
 706         dma_free_coherent(tspi->dev, tspi->dma_buf_size, dma_buf, dma_phys);
 707         dma_release_channel(dma_chan);
 708 }
 709
 710 static int tegra_slink_start_transfer_one(struct spi_device *spi,
 711                 struct spi_transfer *t)
 712 {
 713         struct tegra_slink_data *tspi = spi_master_get_devdata(spi->master);
 714         u32 speed;
 715         u8 bits_per_word;
 716         unsigned total_fifo_words;
 717         int ret;
 718         unsigned long command;
 719         unsigned long command2;
 720
 721         bits_per_word = t->bits_per_word;
 722         speed = t->speed_hz;
 723         if (speed != tspi->cur_speed) {
 724                 clk_set_rate(tspi->clk, speed * 4);
 725                 tspi->cur_speed = speed;
 726         }
 727
 728         tspi->cur_spi = spi;
 729         tspi->cur_pos = 0;
 730         tspi->cur_rx_pos = 0;
 731         tspi->cur_tx_pos = 0;
 732         tspi->curr_xfer = t;
 733         total_fifo_words = tegra_slink_calculate_curr_xfer_param(spi, tspi, t);
 734
 735         command = tspi->command_reg;
 736         command &= ~SLINK_BIT_LENGTH(~0);
 737         command |= SLINK_BIT_LENGTH(bits_per_word - 1);
 738
 739         command2 = tspi->command2_reg;
 740         command2 &= ~(SLINK_RXEN | SLINK_TXEN);
 741
 742         tegra_slink_writel(tspi, command, SLINK_COMMAND);
 743         tspi->command_reg = command;
 744
 745         tspi->cur_direction = 0;
 746         if (t->rx_buf) {
 747                 command2 |= SLINK_RXEN;
 748                 tspi->cur_direction |= DATA_DIR_RX;
 749         }
 750         if (t->tx_buf) {
 751                 command2 |= SLINK_TXEN;
 752                 tspi->cur_direction |= DATA_DIR_TX;
 753         }
 754         tegra_slink_writel(tspi, command2, SLINK_COMMAND2);
 755         tspi->command2_reg = command2;
 756
 757         if (total_fifo_words > SLINK_FIFO_DEPTH)
 758                 ret = tegra_slink_start_dma_based_transfer(tspi, t);
 759         else
 760                 ret = tegra_slink_start_cpu_based_transfer(tspi, t);
 761         return ret;
 762 }
 763
 764 static int tegra_slink_setup(struct spi_device *spi)
 765 {
 766         struct tegra_slink_data *tspi = spi_master_get_devdata(spi->master);
 767         unsigned long val;
 768         unsigned long flags;
 769         int ret;
 770         unsigned int cs_pol_bit[MAX_CHIP_SELECT] = {
 771                         SLINK_CS_POLARITY,
 772                         SLINK_CS_POLARITY1,
 773                         SLINK_CS_POLARITY2,
 774                         SLINK_CS_POLARITY3,
 775         };
 776
 777         dev_dbg(&spi->dev, "setup %d bpw, %scpol, %scpha, %dHz\n",
 778                 spi->bits_per_word,
 779                 spi->mode & SPI_CPOL ? "" : "~",
 780                 spi->mode & SPI_CPHA ? "" : "~",
 781                 spi->max_speed_hz);
 782
 783         BUG_ON(spi->chip_select >= MAX_CHIP_SELECT);
 784
 785         /* Set speed to the spi max fequency if spi device has not set */
 786         spi->max_speed_hz = spi->max_speed_hz ? : tspi->spi_max_frequency;
 787         ret = pm_runtime_get_sync(tspi->dev);
 788         if (ret < 0) {
 789                 dev_err(tspi->dev, "pm runtime failed, e = %d\n", ret);
 790                 return ret;
 791         }
 792
 793         spin_lock_irqsave(&tspi->lock, flags);
 794         val = tspi->def_command_reg;
 795         if (spi->mode & SPI_CS_HIGH)
 796                 val |= cs_pol_bit[spi->chip_select];
 797         else
 798                 val &= ~cs_pol_bit[spi->chip_select];
 799         tspi->def_command_reg = val;
 800         tegra_slink_writel(tspi, tspi->def_command_reg, SLINK_COMMAND);
 801         spin_unlock_irqrestore(&tspi->lock, flags);
 802
 803         pm_runtime_put(tspi->dev);
 804         return 0;
 805 }
 806
 807 static int tegra_slink_prepare_message(struct spi_master *master,
 808                                        struct spi_message *msg)
 809 {
 810         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
 811         struct spi_device *spi = msg->spi;
 812
 813         tegra_slink_clear_status(tspi);
 814
 815         tspi->command_reg = tspi->def_command_reg;
 816         tspi->command_reg |= SLINK_CS_SW | SLINK_CS_VALUE;
 817
 818         tspi->command2_reg = tspi->def_command2_reg;
 819         tspi->command2_reg |= SLINK_SS_EN_CS(spi->chip_select);
 820
 821         tspi->command_reg &= ~SLINK_MODES;
 822         if (spi->mode & SPI_CPHA)
 823                 tspi->command_reg |= SLINK_CK_SDA;
 824
 825         if (spi->mode & SPI_CPOL)
 826                 tspi->command_reg |= SLINK_IDLE_SCLK_DRIVE_HIGH;
 827         else
 828                 tspi->command_reg |= SLINK_IDLE_SCLK_DRIVE_LOW;
 829
 830         return 0;
 831 }
 832
 833 static int tegra_slink_transfer_one(struct spi_master *master,
 834                                     struct spi_device *spi,
 835                                     struct spi_transfer *xfer)
 836 {
 837         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
 838         int ret;
 839
 840         reinit_completion(&tspi->xfer_completion);
 841         ret = tegra_slink_start_transfer_one(spi, xfer);
 842         if (ret < 0) {
 843                 dev_err(tspi->dev,
 844                         "spi can not start transfer, err %d\n", ret);
 845                 return ret;
 846         }
 847
 848         ret = wait_for_completion_timeout(&tspi->xfer_completion,
 849                                           SLINK_DMA_TIMEOUT);
 850         if (WARN_ON(ret == 0)) {
 851                 dev_err(tspi->dev,
 852                         "spi trasfer timeout, err %d\n", ret);
 853                 return -EIO;
 854         }
 855
 856         if (tspi->tx_status)
 857                 return tspi->tx_status;
 858         if (tspi->rx_status)
 859                 return tspi->rx_status;
 860
 861         return 0;
 862 }
 863
 864 static int tegra_slink_unprepare_message(struct spi_master *master,
 865                                          struct spi_message *msg)
 866 {
 867         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
 868
 869         tegra_slink_writel(tspi, tspi->def_command_reg, SLINK_COMMAND);
 870         tegra_slink_writel(tspi, tspi->def_command2_reg, SLINK_COMMAND2);
 871
 872         return 0;
 873 }
 874
 875 static irqreturn_t handle_cpu_based_xfer(struct tegra_slink_data *tspi)
 876 {
 877         struct spi_transfer *t = tspi->curr_xfer;
 878         unsigned long flags;
 879
 880         spin_lock_irqsave(&tspi->lock, flags);
 881         if (tspi->tx_status ||  tspi->rx_status ||
 882                                 (tspi->status_reg & SLINK_BSY)) {
 883                 dev_err(tspi->dev,
 884                         "CpuXfer ERROR bit set 0x%x\n", tspi->status_reg);
 885                 dev_err(tspi->dev,
 886                         "CpuXfer 0x%08x:0x%08x:0x%08x\n", tspi->command_reg,
 887                                 tspi->command2_reg, tspi->dma_control_reg);
 888                 reset_control_assert(tspi->rst);
 889                 udelay(2);
 890                 reset_control_deassert(tspi->rst);
 891                 complete(&tspi->xfer_completion);
 892                 goto exit;
 893         }
 894
 895         if (tspi->cur_direction & DATA_DIR_RX)
 896                 tegra_slink_read_rx_fifo_to_client_rxbuf(tspi, t);
 897
 898         if (tspi->cur_direction & DATA_DIR_TX)
 899                 tspi->cur_pos = tspi->cur_tx_pos;
 900         else
 901                 tspi->cur_pos = tspi->cur_rx_pos;
 902
 903         if (tspi->cur_pos == t->len) {
 904                 complete(&tspi->xfer_completion);
 905                 goto exit;
 906         }
 907
 908         tegra_slink_calculate_curr_xfer_param(tspi->cur_spi, tspi, t);
 909         tegra_slink_start_cpu_based_transfer(tspi, t);
 910 exit:
 911         spin_unlock_irqrestore(&tspi->lock, flags);
 912         return IRQ_HANDLED;
 913 }
 914
 915 static irqreturn_t handle_dma_based_xfer(struct tegra_slink_data *tspi)
 916 {
 917         struct spi_transfer *t = tspi->curr_xfer;
 918         long wait_status;
 919         int err = 0;
 920         unsigned total_fifo_words;
 921         unsigned long flags;
 922
 923         /* Abort dmas if any error */
 924         if (tspi->cur_direction & DATA_DIR_TX) {
 925                 if (tspi->tx_status) {
 926                         dmaengine_terminate_all(tspi->tx_dma_chan);
 927                         err += 1;
 928                 } else {
 929                         wait_status = wait_for_completion_interruptible_timeout(
 930                                 &tspi->tx_dma_complete, SLINK_DMA_TIMEOUT);
 931                         if (wait_status <= 0) {
 932                                 dmaengine_terminate_all(tspi->tx_dma_chan);
 933                                 dev_err(tspi->dev, "TxDma Xfer failed\n");
 934                                 err += 1;
 935                         }
 936                 }
 937         }
 938
 939         if (tspi->cur_direction & DATA_DIR_RX) {
 940                 if (tspi->rx_status) {
 941                         dmaengine_terminate_all(tspi->rx_dma_chan);
 942                         err += 2;
 943                 } else {
 944                         wait_status = wait_for_completion_interruptible_timeout(
 945                                 &tspi->rx_dma_complete, SLINK_DMA_TIMEOUT);
 946                         if (wait_status <= 0) {
 947                                 dmaengine_terminate_all(tspi->rx_dma_chan);
 948                                 dev_err(tspi->dev, "RxDma Xfer failed\n");
 949                                 err += 2;
 950                         }
 951                 }
 952         }
 953
 954         spin_lock_irqsave(&tspi->lock, flags);
 955         if (err) {
 956                 dev_err(tspi->dev,
 957                         "DmaXfer: ERROR bit set 0x%x\n", tspi->status_reg);
 958                 dev_err(tspi->dev,
 959                         "DmaXfer 0x%08x:0x%08x:0x%08x\n", tspi->command_reg,
 960                                 tspi->command2_reg, tspi->dma_control_reg);
 961                 reset_control_assert(tspi->rst);
 962                 udelay(2);
 963                 reset_control_assert(tspi->rst);
 964                 complete(&tspi->xfer_completion);
 965                 spin_unlock_irqrestore(&tspi->lock, flags);
 966                 return IRQ_HANDLED;
 967         }
 968
 969         if (tspi->cur_direction & DATA_DIR_RX)
 970                 tegra_slink_copy_spi_rxbuf_to_client_rxbuf(tspi, t);
 971
 972         if (tspi->cur_direction & DATA_DIR_TX)
 973                 tspi->cur_pos = tspi->cur_tx_pos;
 974         else
 975                 tspi->cur_pos = tspi->cur_rx_pos;
 976
 977         if (tspi->cur_pos == t->len) {
 978                 complete(&tspi->xfer_completion);
 979                 goto exit;
 980         }
 981
 982         /* Continue transfer in current message */
 983         total_fifo_words = tegra_slink_calculate_curr_xfer_param(tspi->cur_spi,
 984                                                         tspi, t);
 985         if (total_fifo_words > SLINK_FIFO_DEPTH)
 986                 err = tegra_slink_start_dma_based_transfer(tspi, t);
 987         else
 988                 err = tegra_slink_start_cpu_based_transfer(tspi, t);
 989
 990 exit:
 991         spin_unlock_irqrestore(&tspi->lock, flags);
 992         return IRQ_HANDLED;
 993 }
 994
 995 static irqreturn_t tegra_slink_isr_thread(int irq, void *context_data)
 996 {
 997         struct tegra_slink_data *tspi = context_data;
 998
 999         if (!tspi->is_curr_dma_xfer)
1000                 return handle_cpu_based_xfer(tspi);
1001         return handle_dma_based_xfer(tspi);
1002 }
1003
1004 static irqreturn_t tegra_slink_isr(int irq, void *context_data)
1005 {
1006         struct tegra_slink_data *tspi = context_data;
1007
1008         tspi->status_reg = tegra_slink_readl(tspi, SLINK_STATUS);
1009         if (tspi->cur_direction & DATA_DIR_TX)
1010                 tspi->tx_status = tspi->status_reg &
1011                                         (SLINK_TX_OVF | SLINK_TX_UNF);
1012
1013         if (tspi->cur_direction & DATA_DIR_RX)
1014                 tspi->rx_status = tspi->status_reg &
1015                                         (SLINK_RX_OVF | SLINK_RX_UNF);
1016         tegra_slink_clear_status(tspi);
1017
1018         return IRQ_WAKE_THREAD;
1019 }
1020
1021 static void tegra_slink_parse_dt(struct tegra_slink_data *tspi)
1022 {
1023         struct device_node *np = tspi->dev->of_node;
1024         u32 of_dma[2];
1025
1026         if (of_property_read_u32_array(np, "nvidia,dma-request-selector",
1027                                 of_dma, 2) >= 0)
1028                 tspi->dma_req_sel = of_dma[1];
1029
1030         if (of_property_read_u32(np, "spi-max-frequency",
1031                                         &tspi->spi_max_frequency))
1032                 tspi->spi_max_frequency = 25000000; /* 25MHz */
1033 }
1034
1035 static const struct tegra_slink_chip_data tegra30_spi_cdata = {
1036         .cs_hold_time = true,
1037 };
1038
1039 static const struct tegra_slink_chip_data tegra20_spi_cdata = {
1040         .cs_hold_time = false,
1041 };
1042
1043 static struct of_device_id tegra_slink_of_match[] = {
1044         { .compatible = "nvidia,tegra30-slink", .data = &tegra30_spi_cdata, },
1045         { .compatible = "nvidia,tegra20-slink", .data = &tegra20_spi_cdata, },
1046         {}
1047 };
1048 MODULE_DEVICE_TABLE(of, tegra_slink_of_match);
1049
1050 static int tegra_slink_probe(struct platform_device *pdev)
1051 {
1052         struct spi_master       *master;
1053         struct tegra_slink_data *tspi;
1054         struct resource         *r;
1055         int ret, spi_irq;
1056         const struct tegra_slink_chip_data *cdata = NULL;
1057         const struct of_device_id *match;
1058
1059         match = of_match_device(tegra_slink_of_match, &pdev->dev);
1060         if (!match) {
1061                 dev_err(&pdev->dev, "Error: No device match found\n");
1062                 return -ENODEV;
1063         }
1064         cdata = match->data;
1065
1066         master = spi_alloc_master(&pdev->dev, sizeof(*tspi));
1067         if (!master) {
1068                 dev_err(&pdev->dev, "master allocation failed\n");
1069                 return -ENOMEM;
1070         }
1071
1072         /* the spi->mode bits understood by this driver: */
1073         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH;
1074         master->setup = tegra_slink_setup;
1075         master->prepare_message = tegra_slink_prepare_message;
1076         master->transfer_one = tegra_slink_transfer_one;
1077         master->unprepare_message = tegra_slink_unprepare_message;
1078         master->auto_runtime_pm = true;
1079         master->num_chipselect = MAX_CHIP_SELECT;
1080         master->bus_num = -1;
1081
1082         platform_set_drvdata(pdev, master);
1083         tspi = spi_master_get_devdata(master);
1084         tspi->master = master;
1085         tspi->dev = &pdev->dev;
1086         tspi->chip_data = cdata;
1087         spin_lock_init(&tspi->lock);
1088
1089         tegra_slink_parse_dt(tspi);
1090
1091         r = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1092         if (!r) {
1093                 dev_err(&pdev->dev, "No IO memory resource\n");
1094                 ret = -ENODEV;
1095                 goto exit_free_master;
1096         }
1097         tspi->phys = r->start;
1098         tspi->base = devm_ioremap_resource(&pdev->dev, r);
1099         if (IS_ERR(tspi->base)) {
1100                 ret = PTR_ERR(tspi->base);
1101                 goto exit_free_master;
1102         }
1103
1104         spi_irq = platform_get_irq(pdev, 0);
1105         tspi->irq = spi_irq;
1106         ret = request_threaded_irq(tspi->irq, tegra_slink_isr,
1107                         tegra_slink_isr_thread, IRQF_ONESHOT,
1108                         dev_name(&pdev->dev), tspi);
1109         if (ret < 0) {
1110                 dev_err(&pdev->dev, "Failed to register ISR for IRQ %d\n",
1111                                         tspi->irq);
1112                 goto exit_free_master;
1113         }
1114
1115         tspi->clk = devm_clk_get(&pdev->dev, NULL);
1116         if (IS_ERR(tspi->clk)) {
1117                 dev_err(&pdev->dev, "can not get clock\n");
1118                 ret = PTR_ERR(tspi->clk);
1119                 goto exit_free_irq;
1120         }
1121
1122         tspi->rst = devm_reset_control_get(&pdev->dev, "spi");
1123         if (IS_ERR(tspi->rst)) {
1124                 dev_err(&pdev->dev, "can not get reset\n");
1125                 ret = PTR_ERR(tspi->rst);
1126                 goto exit_free_irq;
1127         }
1128
1129         tspi->max_buf_size = SLINK_FIFO_DEPTH << 2;
1130         tspi->dma_buf_size = DEFAULT_SPI_DMA_BUF_LEN;
1131
1132         if (tspi->dma_req_sel) {
1133                 ret = tegra_slink_init_dma_param(tspi, true);
1134                 if (ret < 0) {
1135                         dev_err(&pdev->dev, "RxDma Init failed, err %d\n", ret);
1136                         goto exit_free_irq;
1137                 }
1138
1139                 ret = tegra_slink_init_dma_param(tspi, false);
1140                 if (ret < 0) {
1141                         dev_err(&pdev->dev, "TxDma Init failed, err %d\n", ret);
1142                         goto exit_rx_dma_free;
1143                 }
1144                 tspi->max_buf_size = tspi->dma_buf_size;
1145                 init_completion(&tspi->tx_dma_complete);
1146                 init_completion(&tspi->rx_dma_complete);
1147         }
1148
1149         init_completion(&tspi->xfer_completion);
1150
1151         pm_runtime_enable(&pdev->dev);
1152         if (!pm_runtime_enabled(&pdev->dev)) {
1153                 ret = tegra_slink_runtime_resume(&pdev->dev);
1154                 if (ret)
1155                         goto exit_pm_disable;
1156         }
1157
1158         ret = pm_runtime_get_sync(&pdev->dev);
1159         if (ret < 0) {
1160                 dev_err(&pdev->dev, "pm runtime get failed, e = %d\n", ret);
1161                 goto exit_pm_disable;
1162         }
1163         tspi->def_command_reg  = SLINK_M_S;
1164         tspi->def_command2_reg = SLINK_CS_ACTIVE_BETWEEN;
1165         tegra_slink_writel(tspi, tspi->def_command_reg, SLINK_COMMAND);
1166         tegra_slink_writel(tspi, tspi->def_command2_reg, SLINK_COMMAND2);
1167         pm_runtime_put(&pdev->dev);
1168
1169         master->dev.of_node = pdev->dev.of_node;
1170         ret = devm_spi_register_master(&pdev->dev, master);
1171         if (ret < 0) {
1172                 dev_err(&pdev->dev, "can not register to master err %d\n", ret);
1173                 goto exit_pm_disable;
1174         }
1175         return ret;
1176
1177 exit_pm_disable:
1178         pm_runtime_disable(&pdev->dev);
1179         if (!pm_runtime_status_suspended(&pdev->dev))
1180                 tegra_slink_runtime_suspend(&pdev->dev);
1181         tegra_slink_deinit_dma_param(tspi, false);
1182 exit_rx_dma_free:
1183         tegra_slink_deinit_dma_param(tspi, true);
1184 exit_free_irq:
1185         free_irq(spi_irq, tspi);
1186 exit_free_master:
1187         spi_master_put(master);
1188         return ret;
1189 }
1190
1191 static int tegra_slink_remove(struct platform_device *pdev)
1192 {
1193         struct spi_master *master = platform_get_drvdata(pdev);
1194         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
1195
1196         free_irq(tspi->irq, tspi);
1197
1198         if (tspi->tx_dma_chan)
1199                 tegra_slink_deinit_dma_param(tspi, false);
1200
1201         if (tspi->rx_dma_chan)
1202                 tegra_slink_deinit_dma_param(tspi, true);
1203
1204         pm_runtime_disable(&pdev->dev);
1205         if (!pm_runtime_status_suspended(&pdev->dev))
1206                 tegra_slink_runtime_suspend(&pdev->dev);
1207
1208         return 0;
1209 }
1210
1211 #ifdef CONFIG_PM_SLEEP
1212 static int tegra_slink_suspend(struct device *dev)
1213 {
1214         struct spi_master *master = dev_get_drvdata(dev);
1215
1216         return spi_master_suspend(master);
1217 }
1218
1219 static int tegra_slink_resume(struct device *dev)
1220 {
1221         struct spi_master *master = dev_get_drvdata(dev);
1222         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
1223         int ret;
1224
1225         ret = pm_runtime_get_sync(dev);
1226         if (ret < 0) {
1227                 dev_err(dev, "pm runtime failed, e = %d\n", ret);
1228                 return ret;
1229         }
1230         tegra_slink_writel(tspi, tspi->command_reg, SLINK_COMMAND);
1231         tegra_slink_writel(tspi, tspi->command2_reg, SLINK_COMMAND2);
1232         pm_runtime_put(dev);
1233
1234         return spi_master_resume(master);
1235 }
1236 #endif
1237
1238 static int tegra_slink_runtime_suspend(struct device *dev)
1239 {
1240         struct spi_master *master = dev_get_drvdata(dev);
1241         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
1242
1243         /* Flush all write which are in PPSB queue by reading back */
1244         tegra_slink_readl(tspi, SLINK_MAS_DATA);
1245
1246         clk_disable_unprepare(tspi->clk);
1247         return 0;
1248 }
1249
1250 static int tegra_slink_runtime_resume(struct device *dev)
1251 {
1252         struct spi_master *master = dev_get_drvdata(dev);
1253         struct tegra_slink_data *tspi = spi_master_get_devdata(master);
1254         int ret;
1255
1256         ret = clk_prepare_enable(tspi->clk);
1257         if (ret < 0) {
1258                 dev_err(tspi->dev, "clk_prepare failed: %d\n", ret);
1259                 return ret;
1260         }
1261         return 0;
1262 }
1263
1264 static const struct dev_pm_ops slink_pm_ops = {
1265         SET_RUNTIME_PM_OPS(tegra_slink_runtime_suspend,
1266                 tegra_slink_runtime_resume, NULL)
1267         SET_SYSTEM_SLEEP_PM_OPS(tegra_slink_suspend, tegra_slink_resume)
1268 };
1269 static struct platform_driver tegra_slink_driver = {
1270         .driver = {
1271                 .name           = "spi-tegra-slink",
1272                 .owner          = THIS_MODULE,
1273                 .pm             = &slink_pm_ops,
1274                 .of_match_table = tegra_slink_of_match,
1275         },
1276         .probe =        tegra_slink_probe,
1277         .remove =       tegra_slink_remove,
1278 };
1279 module_platform_driver(tegra_slink_driver);
1280
1281 MODULE_ALIAS("platform:spi-tegra-slink");
1282 MODULE_DESCRIPTION("NVIDIA Tegra20/Tegra30 SLINK Controller Driver");
1283 MODULE_AUTHOR("Laxman Dewangan <ldewangan@nvidia.com>");
1284 MODULE_LICENSE("GPL v2");