drivers/spi/spi-rspi.c

   1 /*
   2  * SH RSPI driver
   3  *
   4  * Copyright (C) 2012, 2013  Renesas Solutions Corp.
   5  * Copyright (C) 2014 Glider bvba
   6  *
   7  * Based on spi-sh.c:
   8  * Copyright (C) 2011 Renesas Solutions Corp.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  22  *
  23  */
  24
  25 #include <linux/module.h>
  26 #include <linux/kernel.h>
  27 #include <linux/sched.h>
  28 #include <linux/errno.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/platform_device.h>
  31 #include <linux/io.h>
  32 #include <linux/clk.h>
  33 #include <linux/dmaengine.h>
  34 #include <linux/dma-mapping.h>
  35 #include <linux/of_device.h>
  36 #include <linux/sh_dma.h>
  37 #include <linux/spi/spi.h>
  38 #include <linux/spi/rspi.h>
  39
  40 #define RSPI_SPCR               0x00    /* Control Register */
  41 #define RSPI_SSLP               0x01    /* Slave Select Polarity Register */
  42 #define RSPI_SPPCR              0x02    /* Pin Control Register */
  43 #define RSPI_SPSR               0x03    /* Status Register */
  44 #define RSPI_SPDR               0x04    /* Data Register */
  45 #define RSPI_SPSCR              0x08    /* Sequence Control Register */
  46 #define RSPI_SPSSR              0x09    /* Sequence Status Register */
  47 #define RSPI_SPBR               0x0a    /* Bit Rate Register */
  48 #define RSPI_SPDCR              0x0b    /* Data Control Register */
  49 #define RSPI_SPCKD              0x0c    /* Clock Delay Register */
  50 #define RSPI_SSLND              0x0d    /* Slave Select Negation Delay Register */
  51 #define RSPI_SPND               0x0e    /* Next-Access Delay Register */
  52 #define RSPI_SPCR2              0x0f    /* Control Register 2 (SH only) */
  53 #define RSPI_SPCMD0             0x10    /* Command Register 0 */
  54 #define RSPI_SPCMD1             0x12    /* Command Register 1 */
  55 #define RSPI_SPCMD2             0x14    /* Command Register 2 */
  56 #define RSPI_SPCMD3             0x16    /* Command Register 3 */
  57 #define RSPI_SPCMD4             0x18    /* Command Register 4 */
  58 #define RSPI_SPCMD5             0x1a    /* Command Register 5 */
  59 #define RSPI_SPCMD6             0x1c    /* Command Register 6 */
  60 #define RSPI_SPCMD7             0x1e    /* Command Register 7 */
  61 #define RSPI_SPCMD(i)           (RSPI_SPCMD0 + (i) * 2)
  62 #define RSPI_NUM_SPCMD          8
  63 #define RSPI_RZ_NUM_SPCMD       4
  64 #define QSPI_NUM_SPCMD          4
  65
  66 /* RSPI on RZ only */
  67 #define RSPI_SPBFCR             0x20    /* Buffer Control Register */
  68 #define RSPI_SPBFDR             0x22    /* Buffer Data Count Setting Register */
  69
  70 /* QSPI only */
  71 #define QSPI_SPBFCR             0x18    /* Buffer Control Register */
  72 #define QSPI_SPBDCR             0x1a    /* Buffer Data Count Register */
  73 #define QSPI_SPBMUL0            0x1c    /* Transfer Data Length Multiplier Setting Register 0 */
  74 #define QSPI_SPBMUL1            0x20    /* Transfer Data Length Multiplier Setting Register 1 */
  75 #define QSPI_SPBMUL2            0x24    /* Transfer Data Length Multiplier Setting Register 2 */
  76 #define QSPI_SPBMUL3            0x28    /* Transfer Data Length Multiplier Setting Register 3 */
  77 #define QSPI_SPBMUL(i)          (QSPI_SPBMUL0 + (i) * 4)
  78
  79 /* SPCR - Control Register */
  80 #define SPCR_SPRIE              0x80    /* Receive Interrupt Enable */
  81 #define SPCR_SPE                0x40    /* Function Enable */
  82 #define SPCR_SPTIE              0x20    /* Transmit Interrupt Enable */
  83 #define SPCR_SPEIE              0x10    /* Error Interrupt Enable */
  84 #define SPCR_MSTR               0x08    /* Master/Slave Mode Select */
  85 #define SPCR_MODFEN             0x04    /* Mode Fault Error Detection Enable */
  86 /* RSPI on SH only */
  87 #define SPCR_TXMD               0x02    /* TX Only Mode (vs. Full Duplex) */
  88 #define SPCR_SPMS               0x01    /* 3-wire Mode (vs. 4-wire) */
  89 /* QSPI on R-Car M2 only */
  90 #define SPCR_WSWAP              0x02    /* Word Swap of read-data for DMAC */
  91 #define SPCR_BSWAP              0x01    /* Byte Swap of read-data for DMAC */
  92
  93 /* SSLP - Slave Select Polarity Register */
  94 #define SSLP_SSL1P              0x02    /* SSL1 Signal Polarity Setting */
  95 #define SSLP_SSL0P              0x01    /* SSL0 Signal Polarity Setting */
  96
  97 /* SPPCR - Pin Control Register */
  98 #define SPPCR_MOIFE             0x20    /* MOSI Idle Value Fixing Enable */
  99 #define SPPCR_MOIFV             0x10    /* MOSI Idle Fixed Value */
 100 #define SPPCR_SPOM              0x04
 101 #define SPPCR_SPLP2             0x02    /* Loopback Mode 2 (non-inverting) */
 102 #define SPPCR_SPLP              0x01    /* Loopback Mode (inverting) */
 103
 104 #define SPPCR_IO3FV             0x04    /* Single-/Dual-SPI Mode IO3 Output Fixed Value */
 105 #define SPPCR_IO2FV             0x04    /* Single-/Dual-SPI Mode IO2 Output Fixed Value */
 106
 107 /* SPSR - Status Register */
 108 #define SPSR_SPRF               0x80    /* Receive Buffer Full Flag */
 109 #define SPSR_TEND               0x40    /* Transmit End */
 110 #define SPSR_SPTEF              0x20    /* Transmit Buffer Empty Flag */
 111 #define SPSR_PERF               0x08    /* Parity Error Flag */
 112 #define SPSR_MODF               0x04    /* Mode Fault Error Flag */
 113 #define SPSR_IDLNF              0x02    /* RSPI Idle Flag */
 114 #define SPSR_OVRF               0x01    /* Overrun Error Flag (RSPI only) */
 115
 116 /* SPSCR - Sequence Control Register */
 117 #define SPSCR_SPSLN_MASK        0x07    /* Sequence Length Specification */
 118
 119 /* SPSSR - Sequence Status Register */
 120 #define SPSSR_SPECM_MASK        0x70    /* Command Error Mask */
 121 #define SPSSR_SPCP_MASK         0x07    /* Command Pointer Mask */
 122
 123 /* SPDCR - Data Control Register */
 124 #define SPDCR_TXDMY             0x80    /* Dummy Data Transmission Enable */
 125 #define SPDCR_SPLW1             0x40    /* Access Width Specification (RZ) */
 126 #define SPDCR_SPLW0             0x20    /* Access Width Specification (RZ) */
 127 #define SPDCR_SPLLWORD          (SPDCR_SPLW1 | SPDCR_SPLW0)
 128 #define SPDCR_SPLWORD           SPDCR_SPLW1
 129 #define SPDCR_SPLBYTE           SPDCR_SPLW0
 130 #define SPDCR_SPLW              0x20    /* Access Width Specification (SH) */
 131 #define SPDCR_SPRDTD            0x10    /* Receive Transmit Data Select (SH) */
 132 #define SPDCR_SLSEL1            0x08
 133 #define SPDCR_SLSEL0            0x04
 134 #define SPDCR_SLSEL_MASK        0x0c    /* SSL1 Output Select (SH) */
 135 #define SPDCR_SPFC1             0x02
 136 #define SPDCR_SPFC0             0x01
 137 #define SPDCR_SPFC_MASK         0x03    /* Frame Count Setting (1-4) (SH) */
 138
 139 /* SPCKD - Clock Delay Register */
 140 #define SPCKD_SCKDL_MASK        0x07    /* Clock Delay Setting (1-8) */
 141
 142 /* SSLND - Slave Select Negation Delay Register */
 143 #define SSLND_SLNDL_MASK        0x07    /* SSL Negation Delay Setting (1-8) */
 144
 145 /* SPND - Next-Access Delay Register */
 146 #define SPND_SPNDL_MASK         0x07    /* Next-Access Delay Setting (1-8) */
 147
 148 /* SPCR2 - Control Register 2 */
 149 #define SPCR2_PTE               0x08    /* Parity Self-Test Enable */
 150 #define SPCR2_SPIE              0x04    /* Idle Interrupt Enable */
 151 #define SPCR2_SPOE              0x02    /* Odd Parity Enable (vs. Even) */
 152 #define SPCR2_SPPE              0x01    /* Parity Enable */
 153
 154 /* SPCMDn - Command Registers */
 155 #define SPCMD_SCKDEN            0x8000  /* Clock Delay Setting Enable */
 156 #define SPCMD_SLNDEN            0x4000  /* SSL Negation Delay Setting Enable */
 157 #define SPCMD_SPNDEN            0x2000  /* Next-Access Delay Enable */
 158 #define SPCMD_LSBF              0x1000  /* LSB First */
 159 #define SPCMD_SPB_MASK          0x0f00  /* Data Length Setting */
 160 #define SPCMD_SPB_8_TO_16(bit)  (((bit - 1) << 8) & SPCMD_SPB_MASK)
 161 #define SPCMD_SPB_8BIT          0x0000  /* QSPI only */
 162 #define SPCMD_SPB_16BIT         0x0100
 163 #define SPCMD_SPB_20BIT         0x0000
 164 #define SPCMD_SPB_24BIT         0x0100
 165 #define SPCMD_SPB_32BIT         0x0200
 166 #define SPCMD_SSLKP             0x0080  /* SSL Signal Level Keeping */
 167 #define SPCMD_SPIMOD_MASK       0x0060  /* SPI Operating Mode (QSPI only) */
 168 #define SPCMD_SPIMOD1           0x0040
 169 #define SPCMD_SPIMOD0           0x0020
 170 #define SPCMD_SPIMOD_SINGLE     0
 171 #define SPCMD_SPIMOD_DUAL       SPCMD_SPIMOD0
 172 #define SPCMD_SPIMOD_QUAD       SPCMD_SPIMOD1
 173 #define SPCMD_SPRW              0x0010  /* SPI Read/Write Access (Dual/Quad) */
 174 #define SPCMD_SSLA_MASK         0x0030  /* SSL Assert Signal Setting (RSPI) */
 175 #define SPCMD_BRDV_MASK         0x000c  /* Bit Rate Division Setting */
 176 #define SPCMD_CPOL              0x0002  /* Clock Polarity Setting */
 177 #define SPCMD_CPHA              0x0001  /* Clock Phase Setting */
 178
 179 /* SPBFCR - Buffer Control Register */
 180 #define SPBFCR_TXRST            0x80    /* Transmit Buffer Data Reset */
 181 #define SPBFCR_RXRST            0x40    /* Receive Buffer Data Reset */
 182 #define SPBFCR_TXTRG_MASK       0x30    /* Transmit Buffer Data Triggering Number */
 183 #define SPBFCR_RXTRG_MASK       0x07    /* Receive Buffer Data Triggering Number */
 184
 185 #define DUMMY_DATA              0x00
 186
 187 struct rspi_data {
 188         void __iomem *addr;
 189         u32 max_speed_hz;
 190         struct spi_master *master;
 191         wait_queue_head_t wait;
 192         struct clk *clk;
 193         u16 spcmd;
 194         u8 spsr;
 195         u8 sppcr;
 196         int rx_irq, tx_irq;
 197         const struct spi_ops *ops;
 198
 199         /* for dmaengine */
 200         struct dma_chan *chan_tx;
 201         struct dma_chan *chan_rx;
 202
 203         unsigned dma_width_16bit:1;
 204         unsigned dma_callbacked:1;
 205         unsigned byte_access:1;
 206 };
 207
 208 static void rspi_write8(const struct rspi_data *rspi, u8 data, u16 offset)
 209 {
 210         iowrite8(data, rspi->addr + offset);
 211 }
 212
 213 static void rspi_write16(const struct rspi_data *rspi, u16 data, u16 offset)
 214 {
 215         iowrite16(data, rspi->addr + offset);
 216 }
 217
 218 static void rspi_write32(const struct rspi_data *rspi, u32 data, u16 offset)
 219 {
 220         iowrite32(data, rspi->addr + offset);
 221 }
 222
 223 static u8 rspi_read8(const struct rspi_data *rspi, u16 offset)
 224 {
 225         return ioread8(rspi->addr + offset);
 226 }
 227
 228 static u16 rspi_read16(const struct rspi_data *rspi, u16 offset)
 229 {
 230         return ioread16(rspi->addr + offset);
 231 }
 232
 233 static void rspi_write_data(const struct rspi_data *rspi, u16 data)
 234 {
 235         if (rspi->byte_access)
 236                 rspi_write8(rspi, data, RSPI_SPDR);
 237         else /* 16 bit */
 238                 rspi_write16(rspi, data, RSPI_SPDR);
 239 }
 240
 241 static u16 rspi_read_data(const struct rspi_data *rspi)
 242 {
 243         if (rspi->byte_access)
 244                 return rspi_read8(rspi, RSPI_SPDR);
 245         else /* 16 bit */
 246                 return rspi_read16(rspi, RSPI_SPDR);
 247 }
 248
 249 /* optional functions */
 250 struct spi_ops {
 251         int (*set_config_register)(struct rspi_data *rspi, int access_size);
 252         int (*transfer_one)(struct spi_master *master, struct spi_device *spi,
 253                             struct spi_transfer *xfer);
 254         u16 mode_bits;
 255 };
 256
 257 /*
 258  * functions for RSPI on legacy SH
 259  */
 260 static int rspi_set_config_register(struct rspi_data *rspi, int access_size)
 261 {
 262         int spbr;
 263
 264         /* Sets output mode, MOSI signal, and (optionally) loopback */
 265         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 266
 267         /* Sets transfer bit rate */
 268         spbr = clk_get_rate(rspi->clk) / (2 * rspi->max_speed_hz) - 1;
 269         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 270
 271         /* Disable dummy transmission, set 16-bit word access, 1 frame */
 272         rspi_write8(rspi, 0, RSPI_SPDCR);
 273         rspi->byte_access = 0;
 274
 275         /* Sets RSPCK, SSL, next-access delay value */
 276         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 277         rspi_write8(rspi, 0x00, RSPI_SSLND);
 278         rspi_write8(rspi, 0x00, RSPI_SPND);
 279
 280         /* Sets parity, interrupt mask */
 281         rspi_write8(rspi, 0x00, RSPI_SPCR2);
 282
 283         /* Sets SPCMD */
 284         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 285         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 286
 287         /* Sets RSPI mode */
 288         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 289
 290         return 0;
 291 }
 292
 293 /*
 294  * functions for RSPI on RZ
 295  */
 296 static int rspi_rz_set_config_register(struct rspi_data *rspi, int access_size)
 297 {
 298         int spbr;
 299
 300         /* Sets output mode, MOSI signal, and (optionally) loopback */
 301         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 302
 303         /* Sets transfer bit rate */
 304         spbr = clk_get_rate(rspi->clk) / (2 * rspi->max_speed_hz) - 1;
 305         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 306
 307         /* Disable dummy transmission, set byte access */
 308         rspi_write8(rspi, SPDCR_SPLBYTE, RSPI_SPDCR);
 309         rspi->byte_access = 1;
 310
 311         /* Sets RSPCK, SSL, next-access delay value */
 312         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 313         rspi_write8(rspi, 0x00, RSPI_SSLND);
 314         rspi_write8(rspi, 0x00, RSPI_SPND);
 315
 316         /* Sets SPCMD */
 317         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 318         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 319
 320         /* Sets RSPI mode */
 321         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 322
 323         return 0;
 324 }
 325
 326 /*
 327  * functions for QSPI
 328  */
 329 static int qspi_set_config_register(struct rspi_data *rspi, int access_size)
 330 {
 331         int spbr;
 332
 333         /* Sets output mode, MOSI signal, and (optionally) loopback */
 334         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 335
 336         /* Sets transfer bit rate */
 337         spbr = clk_get_rate(rspi->clk) / (2 * rspi->max_speed_hz);
 338         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 339
 340         /* Disable dummy transmission, set byte access */
 341         rspi_write8(rspi, 0, RSPI_SPDCR);
 342         rspi->byte_access = 1;
 343
 344         /* Sets RSPCK, SSL, next-access delay value */
 345         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 346         rspi_write8(rspi, 0x00, RSPI_SSLND);
 347         rspi_write8(rspi, 0x00, RSPI_SPND);
 348
 349         /* Data Length Setting */
 350         if (access_size == 8)
 351                 rspi->spcmd |= SPCMD_SPB_8BIT;
 352         else if (access_size == 16)
 353                 rspi->spcmd |= SPCMD_SPB_16BIT;
 354         else
 355                 rspi->spcmd |= SPCMD_SPB_32BIT;
 356
 357         rspi->spcmd |= SPCMD_SCKDEN | SPCMD_SLNDEN | SPCMD_SPNDEN;
 358
 359         /* Resets transfer data length */
 360         rspi_write32(rspi, 0, QSPI_SPBMUL0);
 361
 362         /* Resets transmit and receive buffer */
 363         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 364         /* Sets buffer to allow normal operation */
 365         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 366
 367         /* Sets SPCMD */
 368         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 369
 370         /* Enables SPI function in master mode */
 371         rspi_write8(rspi, SPCR_SPE | SPCR_MSTR, RSPI_SPCR);
 372
 373         return 0;
 374 }
 375
 376 #define set_config_register(spi, n) spi->ops->set_config_register(spi, n)
 377
 378 static void rspi_enable_irq(const struct rspi_data *rspi, u8 enable)
 379 {
 380         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | enable, RSPI_SPCR);
 381 }
 382
 383 static void rspi_disable_irq(const struct rspi_data *rspi, u8 disable)
 384 {
 385         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~disable, RSPI_SPCR);
 386 }
 387
 388 static int rspi_wait_for_interrupt(struct rspi_data *rspi, u8 wait_mask,
 389                                    u8 enable_bit)
 390 {
 391         int ret;
 392
 393         rspi->spsr = rspi_read8(rspi, RSPI_SPSR);
 394         rspi_enable_irq(rspi, enable_bit);
 395         ret = wait_event_timeout(rspi->wait, rspi->spsr & wait_mask, HZ);
 396         if (ret == 0 && !(rspi->spsr & wait_mask))
 397                 return -ETIMEDOUT;
 398
 399         return 0;
 400 }
 401
 402 static int rspi_data_out(struct rspi_data *rspi, u8 data)
 403 {
 404         if (rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE) < 0) {
 405                 dev_err(&rspi->master->dev, "transmit timeout\n");
 406                 return -ETIMEDOUT;
 407         }
 408         rspi_write_data(rspi, data);
 409         return 0;
 410 }
 411
 412 static int rspi_data_in(struct rspi_data *rspi)
 413 {
 414         u8 data;
 415
 416         if (rspi_wait_for_interrupt(rspi, SPSR_SPRF, SPCR_SPRIE) < 0) {
 417                 dev_err(&rspi->master->dev, "receive timeout\n");
 418                 return -ETIMEDOUT;
 419         }
 420         data = rspi_read_data(rspi);
 421         return data;
 422 }
 423
 424 static int rspi_data_out_in(struct rspi_data *rspi, u8 data)
 425 {
 426         int ret;
 427
 428         ret = rspi_data_out(rspi, data);
 429         if (ret < 0)
 430                 return ret;
 431
 432         return rspi_data_in(rspi);
 433 }
 434
 435 static void rspi_dma_complete(void *arg)
 436 {
 437         struct rspi_data *rspi = arg;
 438
 439         rspi->dma_callbacked = 1;
 440         wake_up_interruptible(&rspi->wait);
 441 }
 442
 443 static int rspi_dma_map_sg(struct scatterlist *sg, const void *buf,
 444                            unsigned len, struct dma_chan *chan,
 445                            enum dma_transfer_direction dir)
 446 {
 447         sg_init_table(sg, 1);
 448         sg_set_buf(sg, buf, len);
 449         sg_dma_len(sg) = len;
 450         return dma_map_sg(chan->device->dev, sg, 1, dir);
 451 }
 452
 453 static void rspi_dma_unmap_sg(struct scatterlist *sg, struct dma_chan *chan,
 454                               enum dma_transfer_direction dir)
 455 {
 456         dma_unmap_sg(chan->device->dev, sg, 1, dir);
 457 }
 458
 459 static void rspi_memory_to_8bit(void *buf, const void *data, unsigned len)
 460 {
 461         u16 *dst = buf;
 462         const u8 *src = data;
 463
 464         while (len) {
 465                 *dst++ = (u16)(*src++);
 466                 len--;
 467         }
 468 }
 469
 470 static void rspi_memory_from_8bit(void *buf, const void *data, unsigned len)
 471 {
 472         u8 *dst = buf;
 473         const u16 *src = data;
 474
 475         while (len) {
 476                 *dst++ = (u8)*src++;
 477                 len--;
 478         }
 479 }
 480
 481 static int rspi_send_dma(struct rspi_data *rspi, struct spi_transfer *t)
 482 {
 483         struct scatterlist sg;
 484         const void *buf = NULL;
 485         struct dma_async_tx_descriptor *desc;
 486         unsigned int len;
 487         int ret = 0;
 488
 489         if (rspi->dma_width_16bit) {
 490                 void *tmp;
 491                 /*
 492                  * If DMAC bus width is 16-bit, the driver allocates a dummy
 493                  * buffer. And, the driver converts original data into the
 494                  * DMAC data as the following format:
 495                  *  original data: 1st byte, 2nd byte ...
 496                  *  DMAC data:     1st byte, dummy, 2nd byte, dummy ...
 497                  */
 498                 len = t->len * 2;
 499                 tmp = kmalloc(len, GFP_KERNEL);
 500                 if (!tmp)
 501                         return -ENOMEM;
 502                 rspi_memory_to_8bit(tmp, t->tx_buf, t->len);
 503                 buf = tmp;
 504         } else {
 505                 len = t->len;
 506                 buf = t->tx_buf;
 507         }
 508
 509         if (!rspi_dma_map_sg(&sg, buf, len, rspi->chan_tx, DMA_TO_DEVICE)) {
 510                 ret = -EFAULT;
 511                 goto end_nomap;
 512         }
 513         desc = dmaengine_prep_slave_sg(rspi->chan_tx, &sg, 1, DMA_TO_DEVICE,
 514                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 515         if (!desc) {
 516                 ret = -EIO;
 517                 goto end;
 518         }
 519
 520         /*
 521          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 522          * called. So, this driver disables the IRQ while DMA transfer.
 523          */
 524         disable_irq(rspi->tx_irq);
 525
 526         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_TXMD, RSPI_SPCR);
 527         rspi_enable_irq(rspi, SPCR_SPTIE);
 528         rspi->dma_callbacked = 0;
 529
 530         desc->callback = rspi_dma_complete;
 531         desc->callback_param = rspi;
 532         dmaengine_submit(desc);
 533         dma_async_issue_pending(rspi->chan_tx);
 534
 535         ret = wait_event_interruptible_timeout(rspi->wait,
 536                                                rspi->dma_callbacked, HZ);
 537         if (ret > 0 && rspi->dma_callbacked)
 538                 ret = 0;
 539         else if (!ret)
 540                 ret = -ETIMEDOUT;
 541         rspi_disable_irq(rspi, SPCR_SPTIE);
 542
 543         enable_irq(rspi->tx_irq);
 544
 545 end:
 546         rspi_dma_unmap_sg(&sg, rspi->chan_tx, DMA_TO_DEVICE);
 547 end_nomap:
 548         if (rspi->dma_width_16bit)
 549                 kfree(buf);
 550
 551         return ret;
 552 }
 553
 554 static void rspi_receive_init(const struct rspi_data *rspi)
 555 {
 556         u8 spsr;
 557
 558         spsr = rspi_read8(rspi, RSPI_SPSR);
 559         if (spsr & SPSR_SPRF)
 560                 rspi_read_data(rspi);   /* dummy read */
 561         if (spsr & SPSR_OVRF)
 562                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPSR) & ~SPSR_OVRF,
 563                             RSPI_SPSR);
 564 }
 565
 566 static void rspi_rz_receive_init(const struct rspi_data *rspi)
 567 {
 568         rspi_receive_init(rspi);
 569         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, RSPI_SPBFCR);
 570         rspi_write8(rspi, 0, RSPI_SPBFCR);
 571 }
 572
 573 static void qspi_receive_init(const struct rspi_data *rspi)
 574 {
 575         u8 spsr;
 576
 577         spsr = rspi_read8(rspi, RSPI_SPSR);
 578         if (spsr & SPSR_SPRF)
 579                 rspi_read_data(rspi);   /* dummy read */
 580         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 581         rspi_write8(rspi, 0, QSPI_SPBFCR);
 582 }
 583
 584 static int rspi_receive_dma(struct rspi_data *rspi, struct spi_transfer *t)
 585 {
 586         struct scatterlist sg, sg_dummy;
 587         void *dummy = NULL, *rx_buf = NULL;
 588         struct dma_async_tx_descriptor *desc, *desc_dummy;
 589         unsigned int len;
 590         int ret = 0;
 591
 592         if (rspi->dma_width_16bit) {
 593                 /*
 594                  * If DMAC bus width is 16-bit, the driver allocates a dummy
 595                  * buffer. And, finally the driver converts the DMAC data into
 596                  * actual data as the following format:
 597                  *  DMAC data:   1st byte, dummy, 2nd byte, dummy ...
 598                  *  actual data: 1st byte, 2nd byte ...
 599                  */
 600                 len = t->len * 2;
 601                 rx_buf = kmalloc(len, GFP_KERNEL);
 602                 if (!rx_buf)
 603                         return -ENOMEM;
 604          } else {
 605                 len = t->len;
 606                 rx_buf = t->rx_buf;
 607         }
 608
 609         /* prepare dummy transfer to generate SPI clocks */
 610         dummy = kzalloc(len, GFP_KERNEL);
 611         if (!dummy) {
 612                 ret = -ENOMEM;
 613                 goto end_nomap;
 614         }
 615         if (!rspi_dma_map_sg(&sg_dummy, dummy, len, rspi->chan_tx,
 616                              DMA_TO_DEVICE)) {
 617                 ret = -EFAULT;
 618                 goto end_nomap;
 619         }
 620         desc_dummy = dmaengine_prep_slave_sg(rspi->chan_tx, &sg_dummy, 1,
 621                         DMA_TO_DEVICE, DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 622         if (!desc_dummy) {
 623                 ret = -EIO;
 624                 goto end_dummy_mapped;
 625         }
 626
 627         /* prepare receive transfer */
 628         if (!rspi_dma_map_sg(&sg, rx_buf, len, rspi->chan_rx,
 629                              DMA_FROM_DEVICE)) {
 630                 ret = -EFAULT;
 631                 goto end_dummy_mapped;
 632
 633         }
 634         desc = dmaengine_prep_slave_sg(rspi->chan_rx, &sg, 1, DMA_FROM_DEVICE,
 635                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 636         if (!desc) {
 637                 ret = -EIO;
 638                 goto end;
 639         }
 640
 641         rspi_receive_init(rspi);
 642
 643         /*
 644          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 645          * called. So, this driver disables the IRQ while DMA transfer.
 646          */
 647         disable_irq(rspi->tx_irq);
 648         if (rspi->rx_irq != rspi->tx_irq)
 649                 disable_irq(rspi->rx_irq);
 650
 651         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_TXMD, RSPI_SPCR);
 652         rspi_enable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 653         rspi->dma_callbacked = 0;
 654
 655         desc->callback = rspi_dma_complete;
 656         desc->callback_param = rspi;
 657         dmaengine_submit(desc);
 658         dma_async_issue_pending(rspi->chan_rx);
 659
 660         desc_dummy->callback = NULL;    /* No callback */
 661         dmaengine_submit(desc_dummy);
 662         dma_async_issue_pending(rspi->chan_tx);
 663
 664         ret = wait_event_interruptible_timeout(rspi->wait,
 665                                                rspi->dma_callbacked, HZ);
 666         if (ret > 0 && rspi->dma_callbacked)
 667                 ret = 0;
 668         else if (!ret)
 669                 ret = -ETIMEDOUT;
 670         rspi_disable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 671
 672         enable_irq(rspi->tx_irq);
 673         if (rspi->rx_irq != rspi->tx_irq)
 674                 enable_irq(rspi->rx_irq);
 675
 676 end:
 677         rspi_dma_unmap_sg(&sg, rspi->chan_rx, DMA_FROM_DEVICE);
 678 end_dummy_mapped:
 679         rspi_dma_unmap_sg(&sg_dummy, rspi->chan_tx, DMA_TO_DEVICE);
 680 end_nomap:
 681         if (rspi->dma_width_16bit) {
 682                 if (!ret)
 683                         rspi_memory_from_8bit(t->rx_buf, rx_buf, t->len);
 684                 kfree(rx_buf);
 685         }
 686         kfree(dummy);
 687
 688         return ret;
 689 }
 690
 691 static int rspi_is_dma(const struct rspi_data *rspi, struct spi_transfer *t)
 692 {
 693         if (t->tx_buf && rspi->chan_tx)
 694                 return 1;
 695         /* If the module receives data by DMAC, it also needs TX DMAC */
 696         if (t->rx_buf && rspi->chan_tx && rspi->chan_rx)
 697                 return 1;
 698
 699         return 0;
 700 }
 701
 702 static int rspi_transfer_out_in(struct rspi_data *rspi,
 703                                 struct spi_transfer *xfer)
 704 {
 705         int remain = xfer->len, ret;
 706         const u8 *tx_buf = xfer->tx_buf;
 707         u8 *rx_buf = xfer->rx_buf;
 708         u8 spcr, data;
 709
 710         rspi_receive_init(rspi);
 711
 712         spcr = rspi_read8(rspi, RSPI_SPCR);
 713         if (rx_buf)
 714                 spcr &= ~SPCR_TXMD;
 715         else
 716                 spcr |= SPCR_TXMD;
 717         rspi_write8(rspi, spcr, RSPI_SPCR);
 718
 719         while (remain > 0) {
 720                 data = tx_buf ? *tx_buf++ : DUMMY_DATA;
 721                 ret = rspi_data_out(rspi, data);
 722                 if (ret < 0)
 723                         return ret;
 724                 if (rx_buf) {
 725                         ret = rspi_data_in(rspi);
 726                         if (ret < 0)
 727                                 return ret;
 728                         *rx_buf++ = ret;
 729                 }
 730                 remain--;
 731         }
 732
 733         /* Wait for the last transmission */
 734         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 735
 736         return 0;
 737 }
 738
 739 static int rspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 740                              struct spi_transfer *xfer)
 741 {
 742         struct rspi_data *rspi = spi_master_get_devdata(master);
 743         int ret;
 744
 745         if (!rspi_is_dma(rspi, xfer))
 746                 return rspi_transfer_out_in(rspi, xfer);
 747
 748         if (xfer->tx_buf) {
 749                 ret = rspi_send_dma(rspi, xfer);
 750                 if (ret < 0)
 751                         return ret;
 752         }
 753         if (xfer->rx_buf)
 754                 return rspi_receive_dma(rspi, xfer);
 755
 756         return 0;
 757 }
 758
 759 static int rspi_rz_transfer_out_in(struct rspi_data *rspi,
 760                                    struct spi_transfer *xfer)
 761 {
 762         int remain = xfer->len, ret;
 763         const u8 *tx_buf = xfer->tx_buf;
 764         u8 *rx_buf = xfer->rx_buf;
 765         u8 data;
 766
 767         rspi_rz_receive_init(rspi);
 768
 769         while (remain > 0) {
 770                 data = tx_buf ? *tx_buf++ : DUMMY_DATA;
 771                 ret = rspi_data_out_in(rspi, data);
 772                 if (ret < 0)
 773                         return ret;
 774                 if (rx_buf)
 775                         *rx_buf++ = ret;
 776                 remain--;
 777         }
 778
 779         /* Wait for the last transmission */
 780         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 781
 782         return 0;
 783 }
 784
 785 static int rspi_rz_transfer_one(struct spi_master *master,
 786                                 struct spi_device *spi,
 787                                 struct spi_transfer *xfer)
 788 {
 789         struct rspi_data *rspi = spi_master_get_devdata(master);
 790
 791         return rspi_rz_transfer_out_in(rspi, xfer);
 792 }
 793
 794 static int qspi_transfer_out_in(struct rspi_data *rspi,
 795                                 struct spi_transfer *xfer)
 796 {
 797         int remain = xfer->len, ret;
 798         const u8 *tx_buf = xfer->tx_buf;
 799         u8 *rx_buf = xfer->rx_buf;
 800         u8 data;
 801
 802         qspi_receive_init(rspi);
 803
 804         while (remain > 0) {
 805                 data = tx_buf ? *tx_buf++ : DUMMY_DATA;
 806                 ret = rspi_data_out_in(rspi, data);
 807                 if (ret < 0)
 808                         return ret;
 809                 if (rx_buf)
 810                         *rx_buf++ = ret;
 811                 remain--;
 812         }
 813
 814         /* Wait for the last transmission */
 815         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 816
 817         return 0;
 818 }
 819
 820 static int qspi_transfer_out(struct rspi_data *rspi, struct spi_transfer *xfer)
 821 {
 822         const u8 *buf = xfer->tx_buf;
 823         unsigned int i;
 824         int ret;
 825
 826         for (i = 0; i < xfer->len; i++) {
 827                 ret = rspi_data_out(rspi, *buf++);
 828                 if (ret < 0)
 829                         return ret;
 830         }
 831
 832         /* Wait for the last transmission */
 833         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 834
 835         return 0;
 836 }
 837
 838 static int qspi_transfer_in(struct rspi_data *rspi, struct spi_transfer *xfer)
 839 {
 840         u8 *buf = xfer->rx_buf;
 841         unsigned int i;
 842         int ret;
 843
 844         for (i = 0; i < xfer->len; i++) {
 845                 ret = rspi_data_in(rspi);
 846                 if (ret < 0)
 847                         return ret;
 848                 *buf++ = ret;
 849         }
 850
 851         return 0;
 852 }
 853
 854 static int qspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 855                              struct spi_transfer *xfer)
 856 {
 857         struct rspi_data *rspi = spi_master_get_devdata(master);
 858
 859         if (xfer->tx_buf && xfer->tx_nbits > SPI_NBITS_SINGLE) {
 860                 /* Quad or Dual SPI Write */
 861                 return qspi_transfer_out(rspi, xfer);
 862         } else if (xfer->rx_buf && xfer->rx_nbits > SPI_NBITS_SINGLE) {
 863                 /* Quad or Dual SPI Read */
 864                 return qspi_transfer_in(rspi, xfer);
 865         } else {
 866                 /* Single SPI Transfer */
 867                 return qspi_transfer_out_in(rspi, xfer);
 868         }
 869 }
 870
 871 static int rspi_setup(struct spi_device *spi)
 872 {
 873         struct rspi_data *rspi = spi_master_get_devdata(spi->master);
 874
 875         rspi->max_speed_hz = spi->max_speed_hz;
 876
 877         rspi->spcmd = SPCMD_SSLKP;
 878         if (spi->mode & SPI_CPOL)
 879                 rspi->spcmd |= SPCMD_CPOL;
 880         if (spi->mode & SPI_CPHA)
 881                 rspi->spcmd |= SPCMD_CPHA;
 882
 883         /* CMOS output mode and MOSI signal from previous transfer */
 884         rspi->sppcr = 0;
 885         if (spi->mode & SPI_LOOP)
 886                 rspi->sppcr |= SPPCR_SPLP;
 887
 888         set_config_register(rspi, 8);
 889
 890         return 0;
 891 }
 892
 893 static void rspi_cleanup(struct spi_device *spi)
 894 {
 895 }
 896
 897 static u16 qspi_transfer_mode(const struct spi_transfer *xfer)
 898 {
 899         if (xfer->tx_buf)
 900                 switch (xfer->tx_nbits) {
 901                 case SPI_NBITS_QUAD:
 902                         return SPCMD_SPIMOD_QUAD;
 903                 case SPI_NBITS_DUAL:
 904                         return SPCMD_SPIMOD_DUAL;
 905                 default:
 906                         return 0;
 907                 }
 908         if (xfer->rx_buf)
 909                 switch (xfer->rx_nbits) {
 910                 case SPI_NBITS_QUAD:
 911                         return SPCMD_SPIMOD_QUAD | SPCMD_SPRW;
 912                 case SPI_NBITS_DUAL:
 913                         return SPCMD_SPIMOD_DUAL | SPCMD_SPRW;
 914                 default:
 915                         return 0;
 916                 }
 917
 918         return 0;
 919 }
 920
 921 static int qspi_setup_sequencer(struct rspi_data *rspi,
 922                                 const struct spi_message *msg)
 923 {
 924         const struct spi_transfer *xfer;
 925         unsigned int i = 0, len = 0;
 926         u16 current_mode = 0xffff, mode;
 927
 928         list_for_each_entry(xfer, &msg->transfers, transfer_list) {
 929                 mode = qspi_transfer_mode(xfer);
 930                 if (mode == current_mode) {
 931                         len += xfer->len;
 932                         continue;
 933                 }
 934
 935                 /* Transfer mode change */
 936                 if (i) {
 937                         /* Set transfer data length of previous transfer */
 938                         rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 939                 }
 940
 941                 if (i >= QSPI_NUM_SPCMD) {
 942                         dev_err(&msg->spi->dev,
 943                                 "Too many different transfer modes");
 944                         return -EINVAL;
 945                 }
 946
 947                 /* Program transfer mode for this transfer */
 948                 rspi_write16(rspi, rspi->spcmd | mode, RSPI_SPCMD(i));
 949                 current_mode = mode;
 950                 len = xfer->len;
 951                 i++;
 952         }
 953         if (i) {
 954                 /* Set final transfer data length and sequence length */
 955                 rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 956                 rspi_write8(rspi, i - 1, RSPI_SPSCR);
 957         }
 958
 959         return 0;
 960 }
 961
 962 static int rspi_prepare_message(struct spi_master *master,
 963                                 struct spi_message *msg)
 964 {
 965         struct rspi_data *rspi = spi_master_get_devdata(master);
 966         int ret;
 967
 968         if (msg->spi->mode &
 969             (SPI_TX_DUAL | SPI_TX_QUAD | SPI_RX_DUAL | SPI_RX_QUAD)) {
 970                 /* Setup sequencer for messages with multiple transfer modes */
 971                 ret = qspi_setup_sequencer(rspi, msg);
 972                 if (ret < 0)
 973                         return ret;
 974         }
 975
 976         /* Enable SPI function in master mode */
 977         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_SPE, RSPI_SPCR);
 978         return 0;
 979 }
 980
 981 static int rspi_unprepare_message(struct spi_master *master,
 982                                   struct spi_message *msg)
 983 {
 984         struct rspi_data *rspi = spi_master_get_devdata(master);
 985
 986         /* Disable SPI function */
 987         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_SPE, RSPI_SPCR);
 988
 989         /* Reset sequencer for Single SPI Transfers */
 990         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 991         rspi_write8(rspi, 0, RSPI_SPSCR);
 992         return 0;
 993 }
 994
 995 static irqreturn_t rspi_irq_mux(int irq, void *_sr)
 996 {
 997         struct rspi_data *rspi = _sr;
 998         u8 spsr;
 999         irqreturn_t ret = IRQ_NONE;
1000         u8 disable_irq = 0;
1001
1002         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1003         if (spsr & SPSR_SPRF)
1004                 disable_irq |= SPCR_SPRIE;
1005         if (spsr & SPSR_SPTEF)
1006                 disable_irq |= SPCR_SPTIE;
1007
1008         if (disable_irq) {
1009                 ret = IRQ_HANDLED;
1010                 rspi_disable_irq(rspi, disable_irq);
1011                 wake_up(&rspi->wait);
1012         }
1013
1014         return ret;
1015 }
1016
1017 static irqreturn_t rspi_irq_rx(int irq, void *_sr)
1018 {
1019         struct rspi_data *rspi = _sr;
1020         u8 spsr;
1021
1022         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1023         if (spsr & SPSR_SPRF) {
1024                 rspi_disable_irq(rspi, SPCR_SPRIE);
1025                 wake_up(&rspi->wait);
1026                 return IRQ_HANDLED;
1027         }
1028
1029         return 0;
1030 }
1031
1032 static irqreturn_t rspi_irq_tx(int irq, void *_sr)
1033 {
1034         struct rspi_data *rspi = _sr;
1035         u8 spsr;
1036
1037         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1038         if (spsr & SPSR_SPTEF) {
1039                 rspi_disable_irq(rspi, SPCR_SPTIE);
1040                 wake_up(&rspi->wait);
1041                 return IRQ_HANDLED;
1042         }
1043
1044         return 0;
1045 }
1046
1047 static int rspi_request_dma(struct rspi_data *rspi,
1048                                       struct platform_device *pdev)
1049 {
1050         const struct rspi_plat_data *rspi_pd = dev_get_platdata(&pdev->dev);
1051         struct resource *res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1052         dma_cap_mask_t mask;
1053         struct dma_slave_config cfg;
1054         int ret;
1055
1056         if (!res || !rspi_pd)
1057                 return 0;       /* The driver assumes no error. */
1058
1059         rspi->dma_width_16bit = rspi_pd->dma_width_16bit;
1060
1061         /* If the module receives data by DMAC, it also needs TX DMAC */
1062         if (rspi_pd->dma_rx_id && rspi_pd->dma_tx_id) {
1063                 dma_cap_zero(mask);
1064                 dma_cap_set(DMA_SLAVE, mask);
1065                 rspi->chan_rx = dma_request_channel(mask, shdma_chan_filter,
1066                                                     (void *)rspi_pd->dma_rx_id);
1067                 if (rspi->chan_rx) {
1068                         cfg.slave_id = rspi_pd->dma_rx_id;
1069                         cfg.direction = DMA_DEV_TO_MEM;
1070                         cfg.dst_addr = 0;
1071                         cfg.src_addr = res->start + RSPI_SPDR;
1072                         ret = dmaengine_slave_config(rspi->chan_rx, &cfg);
1073                         if (!ret)
1074                                 dev_info(&pdev->dev, "Use DMA when rx.\n");
1075                         else
1076                                 return ret;
1077                 }
1078         }
1079         if (rspi_pd->dma_tx_id) {
1080                 dma_cap_zero(mask);
1081                 dma_cap_set(DMA_SLAVE, mask);
1082                 rspi->chan_tx = dma_request_channel(mask, shdma_chan_filter,
1083                                                     (void *)rspi_pd->dma_tx_id);
1084                 if (rspi->chan_tx) {
1085                         cfg.slave_id = rspi_pd->dma_tx_id;
1086                         cfg.direction = DMA_MEM_TO_DEV;
1087                         cfg.dst_addr = res->start + RSPI_SPDR;
1088                         cfg.src_addr = 0;
1089                         ret = dmaengine_slave_config(rspi->chan_tx, &cfg);
1090                         if (!ret)
1091                                 dev_info(&pdev->dev, "Use DMA when tx\n");
1092                         else
1093                                 return ret;
1094                 }
1095         }
1096
1097         return 0;
1098 }
1099
1100 static void rspi_release_dma(struct rspi_data *rspi)
1101 {
1102         if (rspi->chan_tx)
1103                 dma_release_channel(rspi->chan_tx);
1104         if (rspi->chan_rx)
1105                 dma_release_channel(rspi->chan_rx);
1106 }
1107
1108 static int rspi_remove(struct platform_device *pdev)
1109 {
1110         struct rspi_data *rspi = platform_get_drvdata(pdev);
1111
1112         rspi_release_dma(rspi);
1113         clk_disable_unprepare(rspi->clk);
1114
1115         return 0;
1116 }
1117
1118 static const struct spi_ops rspi_ops = {
1119         .set_config_register =          rspi_set_config_register,
1120         .transfer_one =                 rspi_transfer_one,
1121         .mode_bits =                    SPI_CPHA | SPI_CPOL | SPI_LOOP,
1122 };
1123
1124 static const struct spi_ops rspi_rz_ops = {
1125         .set_config_register =          rspi_rz_set_config_register,
1126         .transfer_one =                 rspi_rz_transfer_one,
1127         .mode_bits =                    SPI_CPHA | SPI_CPOL | SPI_LOOP,
1128 };
1129
1130 static const struct spi_ops qspi_ops = {
1131         .set_config_register =          qspi_set_config_register,
1132         .transfer_one =                 qspi_transfer_one,
1133         .mode_bits =                    SPI_CPHA | SPI_CPOL | SPI_LOOP |
1134                                         SPI_TX_DUAL | SPI_TX_QUAD |
1135                                         SPI_RX_DUAL | SPI_RX_QUAD,
1136 };
1137
1138 #ifdef CONFIG_OF
1139 static const struct of_device_id rspi_of_match[] = {
1140         /* RSPI on legacy SH */
1141         { .compatible = "renesas,rspi", .data = &rspi_ops },
1142         /* RSPI on RZ/A1H */
1143         { .compatible = "renesas,rspi-rz", .data = &rspi_rz_ops },
1144         /* QSPI on R-Car Gen2 */
1145         { .compatible = "renesas,qspi", .data = &qspi_ops },
1146         { /* sentinel */ }
1147 };
1148
1149 MODULE_DEVICE_TABLE(of, rspi_of_match);
1150
1151 static int rspi_parse_dt(struct device *dev, struct spi_master *master)
1152 {
1153         u32 num_cs;
1154         int error;
1155
1156         /* Parse DT properties */
1157         error = of_property_read_u32(dev->of_node, "num-cs", &num_cs);
1158         if (error) {
1159                 dev_err(dev, "of_property_read_u32 num-cs failed %d\n", error);
1160                 return error;
1161         }
1162
1163         master->num_chipselect = num_cs;
1164         return 0;
1165 }
1166 #else
1167 static inline int rspi_parse_dt(struct device *dev, struct spi_master *master)
1168 {
1169         return -EINVAL;
1170 }
1171 #endif /* CONFIG_OF */
1172
1173 static int rspi_request_irq(struct device *dev, unsigned int irq,
1174                             irq_handler_t handler, const char *suffix,
1175                             void *dev_id)
1176 {
1177         const char *base = dev_name(dev);
1178         size_t len = strlen(base) + strlen(suffix) + 2;
1179         char *name = devm_kzalloc(dev, len, GFP_KERNEL);
1180         if (!name)
1181                 return -ENOMEM;
1182         snprintf(name, len, "%s:%s", base, suffix);
1183         return devm_request_irq(dev, irq, handler, 0, name, dev_id);
1184 }
1185
1186 static int rspi_probe(struct platform_device *pdev)
1187 {
1188         struct resource *res;
1189         struct spi_master *master;
1190         struct rspi_data *rspi;
1191         int ret;
1192         const struct of_device_id *of_id;
1193         const struct rspi_plat_data *rspi_pd;
1194         const struct spi_ops *ops;
1195
1196         master = spi_alloc_master(&pdev->dev, sizeof(struct rspi_data));
1197         if (master == NULL) {
1198                 dev_err(&pdev->dev, "spi_alloc_master error.\n");
1199                 return -ENOMEM;
1200         }
1201
1202         of_id = of_match_device(rspi_of_match, &pdev->dev);
1203         if (of_id) {
1204                 ops = of_id->data;
1205                 ret = rspi_parse_dt(&pdev->dev, master);
1206                 if (ret)
1207                         goto error1;
1208         } else {
1209                 ops = (struct spi_ops *)pdev->id_entry->driver_data;
1210                 rspi_pd = dev_get_platdata(&pdev->dev);
1211                 if (rspi_pd && rspi_pd->num_chipselect)
1212                         master->num_chipselect = rspi_pd->num_chipselect;
1213                 else
1214                         master->num_chipselect = 2; /* default */
1215         };
1216
1217         /* ops parameter check */
1218         if (!ops->set_config_register) {
1219                 dev_err(&pdev->dev, "there is no set_config_register\n");
1220                 ret = -ENODEV;
1221                 goto error1;
1222         }
1223
1224         rspi = spi_master_get_devdata(master);
1225         platform_set_drvdata(pdev, rspi);
1226         rspi->ops = ops;
1227         rspi->master = master;
1228
1229         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1230         rspi->addr = devm_ioremap_resource(&pdev->dev, res);
1231         if (IS_ERR(rspi->addr)) {
1232                 ret = PTR_ERR(rspi->addr);
1233                 goto error1;
1234         }
1235
1236         rspi->clk = devm_clk_get(&pdev->dev, NULL);
1237         if (IS_ERR(rspi->clk)) {
1238                 dev_err(&pdev->dev, "cannot get clock\n");
1239                 ret = PTR_ERR(rspi->clk);
1240                 goto error1;
1241         }
1242
1243         ret = clk_prepare_enable(rspi->clk);
1244         if (ret < 0) {
1245                 dev_err(&pdev->dev, "unable to prepare/enable clock\n");
1246                 goto error1;
1247         }
1248
1249         init_waitqueue_head(&rspi->wait);
1250
1251         master->bus_num = pdev->id;
1252         master->setup = rspi_setup;
1253         master->transfer_one = ops->transfer_one;
1254         master->cleanup = rspi_cleanup;
1255         master->prepare_message = rspi_prepare_message;
1256         master->unprepare_message = rspi_unprepare_message;
1257         master->mode_bits = ops->mode_bits;
1258         master->dev.of_node = pdev->dev.of_node;
1259
1260         ret = platform_get_irq_byname(pdev, "rx");
1261         if (ret < 0) {
1262                 ret = platform_get_irq_byname(pdev, "mux");
1263                 if (ret < 0)
1264                         ret = platform_get_irq(pdev, 0);
1265                 if (ret >= 0)
1266                         rspi->rx_irq = rspi->tx_irq = ret;
1267         } else {
1268                 rspi->rx_irq = ret;
1269                 ret = platform_get_irq_byname(pdev, "tx");
1270                 if (ret >= 0)
1271                         rspi->tx_irq = ret;
1272         }
1273         if (ret < 0) {
1274                 dev_err(&pdev->dev, "platform_get_irq error\n");
1275                 goto error2;
1276         }
1277
1278         if (rspi->rx_irq == rspi->tx_irq) {
1279                 /* Single multiplexed interrupt */
1280                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_mux,
1281                                        "mux", rspi);
1282         } else {
1283                 /* Multi-interrupt mode, only SPRI and SPTI are used */
1284                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_rx,
1285                                        "rx", rspi);
1286                 if (!ret)
1287                         ret = rspi_request_irq(&pdev->dev, rspi->tx_irq,
1288                                                rspi_irq_tx, "tx", rspi);
1289         }
1290         if (ret < 0) {
1291                 dev_err(&pdev->dev, "request_irq error\n");
1292                 goto error2;
1293         }
1294
1295         ret = rspi_request_dma(rspi, pdev);
1296         if (ret < 0) {
1297                 dev_err(&pdev->dev, "rspi_request_dma failed.\n");
1298                 goto error3;
1299         }
1300
1301         ret = devm_spi_register_master(&pdev->dev, master);
1302         if (ret < 0) {
1303                 dev_err(&pdev->dev, "spi_register_master error.\n");
1304                 goto error3;
1305         }
1306
1307         dev_info(&pdev->dev, "probed\n");
1308
1309         return 0;
1310
1311 error3:
1312         rspi_release_dma(rspi);
1313 error2:
1314         clk_disable_unprepare(rspi->clk);
1315 error1:
1316         spi_master_put(master);
1317
1318         return ret;
1319 }
1320
1321 static struct platform_device_id spi_driver_ids[] = {
1322         { "rspi",       (kernel_ulong_t)&rspi_ops },
1323         { "rspi-rz",    (kernel_ulong_t)&rspi_rz_ops },
1324         { "qspi",       (kernel_ulong_t)&qspi_ops },
1325         {},
1326 };
1327
1328 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
1329
1330 static struct platform_driver rspi_driver = {
1331         .probe =        rspi_probe,
1332         .remove =       rspi_remove,
1333         .id_table =     spi_driver_ids,
1334         .driver         = {
1335                 .name = "renesas_spi",
1336                 .owner  = THIS_MODULE,
1337                 .of_match_table = of_match_ptr(rspi_of_match),
1338         },
1339 };
1340 module_platform_driver(rspi_driver);
1341
1342 MODULE_DESCRIPTION("Renesas RSPI bus driver");
1343 MODULE_LICENSE("GPL v2");
1344 MODULE_AUTHOR("Yoshihiro Shimoda");
1345 MODULE_ALIAS("platform:rspi");