drivers/phy/phy-rockchip-typec.c

   1 /*
   2  * Copyright (C) Fuzhou Rockchip Electronics Co.Ltd
   3  * Author: Chris Zhong <zyw@rock-chips.com>
   4  *         Kever Yang <kever.yang@rock-chips.com>
   5  *
   6  * This software is licensed under the terms of the GNU General Public
   7  * License version 2, as published by the Free Software Foundation, and
   8  * may be copied, distributed, and modified under those terms.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  */
  15
  16 #include <linux/clk.h>
  17 #include <linux/clk-provider.h>
  18 #include <linux/delay.h>
  19 #include <linux/extcon.h>
  20 #include <linux/io.h>
  21 #include <linux/iopoll.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/mutex.h>
  25 #include <linux/of.h>
  26 #include <linux/of_address.h>
  27 #include <linux/of_platform.h>
  28 #include <linux/platform_device.h>
  29 #include <linux/regmap.h>
  30 #include <linux/reset.h>
  31
  32 #include <linux/mfd/syscon.h>
  33 #include <linux/phy/phy.h>
  34
  35 #define CMN_SSM_BANDGAP                 (0x21 << 2)
  36 #define CMN_SSM_BIAS                    (0x22 << 2)
  37 #define CMN_PLLSM0_PLLEN                (0x29 << 2)
  38 #define CMN_PLLSM0_PLLPRE               (0x2a << 2)
  39 #define CMN_PLLSM0_PLLVREF              (0x2b << 2)
  40 #define CMN_PLLSM0_PLLLOCK              (0x2c << 2)
  41 #define CMN_PLLSM1_PLLEN                (0x31 << 2)
  42 #define CMN_PLLSM1_PLLPRE               (0x32 << 2)
  43 #define CMN_PLLSM1_PLLVREF              (0x33 << 2)
  44 #define CMN_PLLSM1_PLLLOCK              (0x34 << 2)
  45 #define CMN_PLLSM1_USER_DEF_CTRL        (0x37 << 2)
  46 #define CMN_ICAL_OVRD                   (0xc1 << 2)
  47 #define CMN_PLL0_VCOCAL_OVRD            (0x83 << 2)
  48 #define CMN_PLL0_VCOCAL_INIT            (0x84 << 2)
  49 #define CMN_PLL0_VCOCAL_ITER            (0x85 << 2)
  50 #define CMN_PLL0_LOCK_REFCNT_START      (0x90 << 2)
  51 #define CMN_PLL0_LOCK_PLLCNT_START      (0x92 << 2)
  52 #define CMN_PLL0_LOCK_PLLCNT_THR        (0x93 << 2)
  53 #define CMN_PLL0_INTDIV                 (0x94 << 2)
  54 #define CMN_PLL0_FRACDIV                (0x95 << 2)
  55 #define CMN_PLL0_HIGH_THR               (0x96 << 2)
  56 #define CMN_PLL0_DSM_DIAG               (0x97 << 2)
  57 #define CMN_PLL0_SS_CTRL1               (0x98 << 2)
  58 #define CMN_PLL0_SS_CTRL2               (0x99 << 2)
  59 #define CMN_PLL1_VCOCAL_START           (0xa1 << 2)
  60 #define CMN_PLL1_VCOCAL_OVRD            (0xa3 << 2)
  61 #define CMN_PLL1_VCOCAL_INIT            (0xa4 << 2)
  62 #define CMN_PLL1_VCOCAL_ITER            (0xa5 << 2)
  63 #define CMN_PLL1_LOCK_REFCNT_START      (0xb0 << 2)
  64 #define CMN_PLL1_LOCK_PLLCNT_START      (0xb2 << 2)
  65 #define CMN_PLL1_LOCK_PLLCNT_THR        (0xb3 << 2)
  66 #define CMN_PLL1_INTDIV                 (0xb4 << 2)
  67 #define CMN_PLL1_FRACDIV                (0xb5 << 2)
  68 #define CMN_PLL1_HIGH_THR               (0xb6 << 2)
  69 #define CMN_PLL1_DSM_DIAG               (0xb7 << 2)
  70 #define CMN_PLL1_SS_CTRL1               (0xb8 << 2)
  71 #define CMN_PLL1_SS_CTRL2               (0xb9 << 2)
  72 #define CMN_RXCAL_OVRD                  (0xd1 << 2)
  73 #define CMN_TXPUCAL_CTRL                (0xe0 << 2)
  74 #define CMN_TXPUCAL_OVRD                (0xe1 << 2)
  75 #define CMN_TXPDCAL_OVRD                (0xf1 << 2)
  76 #define CMN_DIAG_PLL0_FBH_OVRD          (0x1c0 << 2)
  77 #define CMN_DIAG_PLL0_FBL_OVRD          (0x1c1 << 2)
  78 #define CMN_DIAG_PLL0_OVRD              (0x1c2 << 2)
  79 #define CMN_DIAG_PLL0_V2I_TUNE          (0x1c5 << 2)
  80 #define CMN_DIAG_PLL0_CP_TUNE           (0x1c6 << 2)
  81 #define CMN_DIAG_PLL0_LF_PROG           (0x1c7 << 2)
  82 #define CMN_DIAG_PLL1_FBH_OVRD          (0x1d0 << 2)
  83 #define CMN_DIAG_PLL1_FBL_OVRD          (0x1d1 << 2)
  84 #define CMN_DIAG_PLL1_OVRD              (0x1d2 << 2)
  85 #define CMN_DIAG_PLL1_V2I_TUNE          (0x1d5 << 2)
  86 #define CMN_DIAG_PLL1_CP_TUNE           (0x1d6 << 2)
  87 #define CMN_DIAG_PLL1_LF_PROG           (0x1d7 << 2)
  88 #define CMN_DIAG_PLL1_PTATIS_TUNE1      (0x1d8 << 2)
  89 #define CMN_DIAG_PLL1_PTATIS_TUNE2      (0x1d9 << 2)
  90 #define CMN_DIAG_PLL1_INCLK_CTRL        (0x1da << 2)
  91 #define CMN_DIAG_HSCLK_SEL              (0x1e0 << 2)
  92
  93 #define XCVR_PSM_RCTRL(n)               ((0x4001 | ((n) << 9)) << 2)
  94 #define XCVR_PSM_CAL_TMR(n)             ((0x4002 | ((n) << 9)) << 2)
  95 #define XCVR_PSM_A0IN_TMR(n)            ((0x4003 | ((n) << 9)) << 2)
  96 #define TX_TXCC_CAL_SCLR_MULT(n)        ((0x4047 | ((n) << 9)) << 2)
  97 #define TX_TXCC_CPOST_MULT_00(n)        ((0x404c | ((n) << 9)) << 2)
  98 #define TX_TXCC_CPOST_MULT_01(n)        ((0x404d | ((n) << 9)) << 2)
  99 #define TX_TXCC_CPOST_MULT_10(n)        ((0x404e | ((n) << 9)) << 2)
 100 #define TX_TXCC_CPOST_MULT_11(n)        ((0x404f | ((n) << 9)) << 2)
 101 #define TX_TXCC_MGNFS_MULT_000(n)       ((0x4050 | ((n) << 9)) << 2)
 102 #define TX_TXCC_MGNFS_MULT_001(n)       ((0x4051 | ((n) << 9)) << 2)
 103 #define TX_TXCC_MGNFS_MULT_010(n)       ((0x4052 | ((n) << 9)) << 2)
 104 #define TX_TXCC_MGNFS_MULT_011(n)       ((0x4053 | ((n) << 9)) << 2)
 105 #define TX_TXCC_MGNFS_MULT_100(n)       ((0x4054 | ((n) << 9)) << 2)
 106 #define TX_TXCC_MGNFS_MULT_101(n)       ((0x4055 | ((n) << 9)) << 2)
 107 #define TX_TXCC_MGNFS_MULT_110(n)       ((0x4056 | ((n) << 9)) << 2)
 108 #define TX_TXCC_MGNFS_MULT_111(n)       ((0x4057 | ((n) << 9)) << 2)
 109 #define XCVR_DIAG_PLLDRC_CTRL(n)        ((0x40e0 | ((n) << 9)) << 2)
 110 #define XCVR_DIAG_BIDI_CTRL(n)          ((0x40e8 | ((n) << 9)) << 2)
 111 #define XCVR_DIAG_LANE_FCM_EN_MGN(n)    ((0x40f2 | ((n) << 9)) << 2)
 112 #define TX_PSC_A0(n)                    ((0x4100 | ((n) << 9)) << 2)
 113 #define TX_PSC_A1(n)                    ((0x4101 | ((n) << 9)) << 2)
 114 #define TX_PSC_A2(n)                    ((0x4102 | ((n) << 9)) << 2)
 115 #define TX_PSC_A3(n)                    ((0x4103 | ((n) << 9)) << 2)
 116 #define TX_RCVDET_CTRL(n)               ((0x4120 | ((n) << 9)) << 2)
 117 #define TX_RCVDET_EN_TMR(n)             ((0x4122 | ((n) << 9)) << 2)
 118 #define TX_RCVDET_ST_TMR(n)             ((0x4123 | ((n) << 9)) << 2)
 119 #define TX_DIAG_TX_DRV(n)               ((0x41e1 | ((n) << 9)) << 2)
 120 #define TX_DIAG_BGREF_PREDRV_DELAY      (0x41e7 << 2)
 121 #define TX_ANA_CTRL_REG_1               (0x5020 << 2)
 122 #define TX_ANA_CTRL_REG_2               (0x5021 << 2)
 123 #define TXDA_COEFF_CALC_CTRL            (0x5022 << 2)
 124 #define TX_DIG_CTRL_REG_2               (0x5024 << 2)
 125 #define TXDA_CYA_AUXDA_CYA              (0x5025 << 2)
 126 #define TX_ANA_CTRL_REG_3               (0x5026 << 2)
 127 #define TX_ANA_CTRL_REG_4               (0x5027 << 2)
 128 #define TX_ANA_CTRL_REG_5               (0x5029 << 2)
 129
 130 #define RX_PSC_A0(n)                    ((0x8000 | ((n) << 9)) << 2)
 131 #define RX_PSC_A1(n)                    ((0x8001 | ((n) << 9)) << 2)
 132 #define RX_PSC_A2(n)                    ((0x8002 | ((n) << 9)) << 2)
 133 #define RX_PSC_A3(n)                    ((0x8003 | ((n) << 9)) << 2)
 134 #define RX_PSC_CAL(n)                   ((0x8006 | ((n) << 9)) << 2)
 135 #define RX_PSC_RDY(n)                   ((0x8007 | ((n) << 9)) << 2)
 136 #define RX_IQPI_ILL_CAL_OVRD            (0x8023 << 2)
 137 #define RX_EPI_ILL_CAL_OVRD             (0x8033 << 2)
 138 #define RX_SDCAL0_OVRD                  (0x8041 << 2)
 139 #define RX_SDCAL1_OVRD                  (0x8049 << 2)
 140 #define RX_SLC_INIT                     (0x806d << 2)
 141 #define RX_SLC_RUN                      (0x806e << 2)
 142 #define RX_CDRLF_CNFG2                  (0x8081 << 2)
 143 #define RX_SIGDET_HL_FILT_TMR(n)        ((0x8090 | ((n) << 9)) << 2)
 144 #define RX_SLC_IOP0_OVRD                (0x8101 << 2)
 145 #define RX_SLC_IOP1_OVRD                (0x8105 << 2)
 146 #define RX_SLC_QOP0_OVRD                (0x8109 << 2)
 147 #define RX_SLC_QOP1_OVRD                (0x810d << 2)
 148 #define RX_SLC_EOP0_OVRD                (0x8111 << 2)
 149 #define RX_SLC_EOP1_OVRD                (0x8115 << 2)
 150 #define RX_SLC_ION0_OVRD                (0x8119 << 2)
 151 #define RX_SLC_ION1_OVRD                (0x811d << 2)
 152 #define RX_SLC_QON0_OVRD                (0x8121 << 2)
 153 #define RX_SLC_QON1_OVRD                (0x8125 << 2)
 154 #define RX_SLC_EON0_OVRD                (0x8129 << 2)
 155 #define RX_SLC_EON1_OVRD                (0x812d << 2)
 156 #define RX_SLC_IEP0_OVRD                (0x8131 << 2)
 157 #define RX_SLC_IEP1_OVRD                (0x8135 << 2)
 158 #define RX_SLC_QEP0_OVRD                (0x8139 << 2)
 159 #define RX_SLC_QEP1_OVRD                (0x813d << 2)
 160 #define RX_SLC_EEP0_OVRD                (0x8141 << 2)
 161 #define RX_SLC_EEP1_OVRD                (0x8145 << 2)
 162 #define RX_SLC_IEN0_OVRD                (0x8149 << 2)
 163 #define RX_SLC_IEN1_OVRD                (0x814d << 2)
 164 #define RX_SLC_QEN0_OVRD                (0x8151 << 2)
 165 #define RX_SLC_QEN1_OVRD                (0x8155 << 2)
 166 #define RX_SLC_EEN0_OVRD                (0x8159 << 2)
 167 #define RX_SLC_EEN1_OVRD                (0x815d << 2)
 168 #define RX_DIAG_SIGDET_TUNE(n)          ((0x81dc | ((n) << 9)) << 2)
 169 #define RX_DIAG_SC2C_DELAY              (0x81e1 << 2)
 170
 171 #define PMA_LANE_CFG                    (0xc000 << 2)
 172 #define PIPE_CMN_CTRL1                  (0xc001 << 2)
 173 #define PIPE_CMN_CTRL2                  (0xc002 << 2)
 174 #define PIPE_COM_LOCK_CFG1              (0xc003 << 2)
 175 #define PIPE_COM_LOCK_CFG2              (0xc004 << 2)
 176 #define PIPE_RCV_DET_INH                (0xc005 << 2)
 177 #define DP_MODE_CTL                     (0xc008 << 2)
 178 #define DP_CLK_CTL                      (0xc009 << 2)
 179 #define STS                             (0xc00F << 2)
 180 #define PHY_ISO_CMN_CTRL                (0xc010 << 2)
 181 #define PHY_DP_TX_CTL                   (0xc408 << 2)
 182 #define PMA_CMN_CTRL1                   (0xc800 << 2)
 183 #define PHY_PMA_ISO_CMN_CTRL            (0xc810 << 2)
 184 #define PHY_ISOLATION_CTRL              (0xc81f << 2)
 185 #define PHY_PMA_ISO_XCVR_CTRL(n)        ((0xcc11 | ((n) << 6)) << 2)
 186 #define PHY_PMA_ISO_LINK_MODE(n)        ((0xcc12 | ((n) << 6)) << 2)
 187 #define PHY_PMA_ISO_PWRST_CTRL(n)       ((0xcc13 | ((n) << 6)) << 2)
 188 #define PHY_PMA_ISO_TX_DATA_LO(n)       ((0xcc14 | ((n) << 6)) << 2)
 189 #define PHY_PMA_ISO_TX_DATA_HI(n)       ((0xcc15 | ((n) << 6)) << 2)
 190 #define PHY_PMA_ISO_RX_DATA_LO(n)       ((0xcc16 | ((n) << 6)) << 2)
 191 #define PHY_PMA_ISO_RX_DATA_HI(n)       ((0xcc17 | ((n) << 6)) << 2)
 192 #define TX_BIST_CTRL(n)                 ((0x4140 | ((n) << 9)) << 2)
 193 #define TX_BIST_UDDWR(n)                ((0x4141 | ((n) << 9)) << 2)
 194
 195 /*
 196  * Selects which PLL clock will be driven on the analog high speed
 197  * clock 0: PLL 0 div 1
 198  * clock 1: PLL 1 div 2
 199  */
 200 #define CLK_PLL_CONFIG                  0X30
 201 #define CLK_PLL_MASK                    0x33
 202
 203 #define CMN_READY                       BIT(0)
 204
 205 #define DP_PLL_CLOCK_ENABLE             BIT(2)
 206 #define DP_PLL_ENABLE                   BIT(0)
 207 #define DP_PLL_DATA_RATE_RBR            ((2 << 12) | (4 << 8))
 208 #define DP_PLL_DATA_RATE_HBR            ((2 << 12) | (4 << 8))
 209 #define DP_PLL_DATA_RATE_HBR2           ((1 << 12) | (2 << 8))
 210
 211 #define GRF_SOC_CON26                   0x6268
 212 #define UPHY_DP_SEL                     BIT(3)
 213 #define UPHY_DP_SEL_MASK                BIT(19)
 214 #define DPTX_HPD_SEL                    (3 << 12)
 215 #define DPTX_HPD_DEL                    (2 << 12)
 216 #define DPTX_HPD_SEL_MASK               (3 << 28)
 217
 218 #define DP_MODE_A0                      BIT(4)
 219 #define DP_MODE_A2                      BIT(6)
 220 #define DP_MODE_ENTER_A0                0xc101
 221 #define DP_MODE_ENTER_A2                0xc104
 222
 223 #define PHY_MODE_SET_TIMEOUT            100000
 224
 225 #define PIN_ASSIGN_C_E                  0x51d9
 226 #define PIN_ASSIGN_D_F                  0x5100
 227
 228 #define MODE_DISCONNECT                 0
 229 #define MODE_UFP_USB                    BIT(0)
 230 #define MODE_DFP_USB                    BIT(1)
 231 #define MODE_DFP_DP                     BIT(2)
 232
 233 struct usb3phy_reg {
 234         u32 offset;
 235         u32 enable_bit;
 236         u32 write_enable;
 237 };
 238
 239 struct rockchip_usb3phy_port_cfg {
 240         struct usb3phy_reg typec_conn_dir;
 241         struct usb3phy_reg usb3tousb2_en;
 242         struct usb3phy_reg external_psm;
 243         struct usb3phy_reg pipe_status;
 244         struct usb3phy_reg uphy_dp_sel;
 245 };
 246
 247 struct rockchip_typec_phy {
 248         struct device *dev;
 249         void __iomem *base;
 250         struct extcon_dev *extcon;
 251         struct phy *phy[2];
 252         struct regmap *grf_regs;
 253         struct clk *clk_core;
 254         struct clk *clk_ref;
 255         struct reset_control *uphy_rst;
 256         struct reset_control *pipe_rst;
 257         struct reset_control *tcphy_rst;
 258         struct rockchip_usb3phy_port_cfg port_cfgs;
 259         /* mutex to protect access to individual PHYs */
 260         struct mutex lock;
 261
 262         bool flip;
 263         u8 mode;
 264 };
 265
 266 struct phy_reg {
 267         u16 value;
 268         u32 addr;
 269 };
 270
 271 struct phy_reg usb_pll_cfg[] = {
 272         { 0xf0,         CMN_PLL0_VCOCAL_INIT },
 273         { 0x18,         CMN_PLL0_VCOCAL_ITER },
 274         { 0xd0,         CMN_PLL0_INTDIV },
 275         { 0x4a4a,       CMN_PLL0_FRACDIV },
 276         { 0x34,         CMN_PLL0_HIGH_THR },
 277         { 0x1ee,        CMN_PLL0_SS_CTRL1 },
 278         { 0x7f03,       CMN_PLL0_SS_CTRL2 },
 279         { 0x20,         CMN_PLL0_DSM_DIAG },
 280         { 0,            CMN_DIAG_PLL0_OVRD },
 281         { 0,            CMN_DIAG_PLL0_FBH_OVRD },
 282         { 0,            CMN_DIAG_PLL0_FBL_OVRD },
 283         { 0x7,          CMN_DIAG_PLL0_V2I_TUNE },
 284         { 0x45,         CMN_DIAG_PLL0_CP_TUNE },
 285         { 0x8,          CMN_DIAG_PLL0_LF_PROG },
 286 };
 287
 288 struct phy_reg dp_pll_cfg[] = {
 289         { 0xf0,         CMN_PLL1_VCOCAL_INIT },
 290         { 0x18,         CMN_PLL1_VCOCAL_ITER },
 291         { 0x30b9,       CMN_PLL1_VCOCAL_START },
 292         { 0x21c,        CMN_PLL1_INTDIV },
 293         { 0,            CMN_PLL1_FRACDIV },
 294         { 0x5,          CMN_PLL1_HIGH_THR },
 295         { 0x35,         CMN_PLL1_SS_CTRL1 },
 296         { 0x7f1e,       CMN_PLL1_SS_CTRL2 },
 297         { 0x20,         CMN_PLL1_DSM_DIAG },
 298         { 0,            CMN_PLLSM1_USER_DEF_CTRL },
 299         { 0,            CMN_DIAG_PLL1_OVRD },
 300         { 0,            CMN_DIAG_PLL1_FBH_OVRD },
 301         { 0,            CMN_DIAG_PLL1_FBL_OVRD },
 302         { 0x6,          CMN_DIAG_PLL1_V2I_TUNE },
 303         { 0x45,         CMN_DIAG_PLL1_CP_TUNE },
 304         { 0x8,          CMN_DIAG_PLL1_LF_PROG },
 305         { 0x100,        CMN_DIAG_PLL1_PTATIS_TUNE1 },
 306         { 0x7,          CMN_DIAG_PLL1_PTATIS_TUNE2 },
 307         { 0x4,          CMN_DIAG_PLL1_INCLK_CTRL },
 308 };
 309
 310 static void tcphy_cfg_24m(struct rockchip_typec_phy *tcphy)
 311 {
 312         u32 i, rdata;
 313
 314         /*
 315          * cmn_ref_clk_sel = 3, select the 24Mhz for clk parent
 316          * cmn_psm_clk_dig_div = 2, set the clk division to 2
 317          */
 318         writel(0x830, tcphy->base + PMA_CMN_CTRL1);
 319         for (i = 0; i < 4; i++) {
 320                 /*
 321                  * The following PHY configuration assumes a 24 MHz reference
 322                  * clock.
 323                  */
 324                 writel(0x90, tcphy->base + XCVR_DIAG_LANE_FCM_EN_MGN(i));
 325                 writel(0x960, tcphy->base + TX_RCVDET_EN_TMR(i));
 326                 writel(0x30, tcphy->base + TX_RCVDET_ST_TMR(i));
 327         }
 328
 329         rdata = readl(tcphy->base + CMN_DIAG_HSCLK_SEL);
 330         rdata &= ~CLK_PLL_MASK;
 331         rdata |= CLK_PLL_CONFIG;
 332         writel(rdata, tcphy->base + CMN_DIAG_HSCLK_SEL);
 333 }
 334
 335 static void tcphy_cfg_usb_pll(struct rockchip_typec_phy *tcphy)
 336 {
 337         u32 i;
 338
 339         /* load the configuration of PLL0 */
 340         for (i = 0; i < ARRAY_SIZE(usb_pll_cfg); i++)
 341                 writel(usb_pll_cfg[i].value, tcphy->base + usb_pll_cfg[i].addr);
 342 }
 343
 344 static void tcphy_cfg_dp_pll(struct rockchip_typec_phy *tcphy)
 345 {
 346         u32 i;
 347
 348         /* set the default mode to RBR */
 349         writel(DP_PLL_CLOCK_ENABLE | DP_PLL_ENABLE | DP_PLL_DATA_RATE_RBR,
 350                tcphy->base + DP_CLK_CTL);
 351
 352         /* load the configuration of PLL1 */
 353         for (i = 0; i < ARRAY_SIZE(dp_pll_cfg); i++)
 354                 writel(dp_pll_cfg[i].value, tcphy->base + dp_pll_cfg[i].addr);
 355 }
 356
 357 static void tcphy_tx_usb_cfg_lane(struct rockchip_typec_phy *tcphy, u32 lane)
 358 {
 359         writel(0x7799, tcphy->base + TX_PSC_A0(lane));
 360         writel(0x7798, tcphy->base + TX_PSC_A1(lane));
 361         writel(0x5098, tcphy->base + TX_PSC_A2(lane));
 362         writel(0x5098, tcphy->base + TX_PSC_A3(lane));
 363         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_000(lane));
 364         writel(0xbf, tcphy->base + XCVR_DIAG_BIDI_CTRL(lane));
 365 }
 366
 367 static void tcphy_rx_usb_cfg_lane(struct rockchip_typec_phy *tcphy, u32 lane)
 368 {
 369         writel(0xa6fd, tcphy->base + RX_PSC_A0(lane));
 370         writel(0xa6fd, tcphy->base + RX_PSC_A1(lane));
 371         writel(0xa410, tcphy->base + RX_PSC_A2(lane));
 372         writel(0x2410, tcphy->base + RX_PSC_A3(lane));
 373         writel(0x23ff, tcphy->base + RX_PSC_CAL(lane));
 374         writel(0x13, tcphy->base + RX_SIGDET_HL_FILT_TMR(lane));
 375         writel(0x1004, tcphy->base + RX_DIAG_SIGDET_TUNE(lane));
 376         writel(0x2010, tcphy->base + RX_PSC_RDY(lane));
 377         writel(0xfb, tcphy->base + XCVR_DIAG_BIDI_CTRL(lane));
 378 }
 379
 380 static void tcphy_dp_cfg_lane(struct rockchip_typec_phy *tcphy, u32 lane)
 381 {
 382         u16 rdata;
 383
 384         writel(0xbefc, tcphy->base + XCVR_PSM_RCTRL(lane));
 385         writel(0x6799, tcphy->base + TX_PSC_A0(lane));
 386         writel(0x6798, tcphy->base + TX_PSC_A1(lane));
 387         writel(0x98, tcphy->base + TX_PSC_A2(lane));
 388         writel(0x98, tcphy->base + TX_PSC_A3(lane));
 389
 390         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_000(lane));
 391         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_001(lane));
 392         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_010(lane));
 393         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_011(lane));
 394         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_100(lane));
 395         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_101(lane));
 396         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_110(lane));
 397         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_111(lane));
 398         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_10(lane));
 399         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_01(lane));
 400         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_00(lane));
 401         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_11(lane));
 402
 403         writel(0x128, tcphy->base + TX_TXCC_CAL_SCLR_MULT(lane));
 404         writel(0x400, tcphy->base + TX_DIAG_TX_DRV(lane));
 405
 406         rdata = readl(tcphy->base + XCVR_DIAG_PLLDRC_CTRL(lane));
 407         rdata = (rdata & 0x8fff) | 0x6000;
 408         writel(rdata, tcphy->base + XCVR_DIAG_PLLDRC_CTRL(lane));
 409 }
 410
 411 static inline int property_enable(struct rockchip_typec_phy *tcphy,
 412                                   const struct usb3phy_reg *reg, bool en)
 413 {
 414         u32 mask = 1 << reg->write_enable;
 415         u32 val = en << reg->enable_bit;
 416
 417         return regmap_write(tcphy->grf_regs, reg->offset, val | mask);
 418 }
 419
 420 static void tcphy_dp_aux_calibration(struct rockchip_typec_phy *tcphy)
 421 {
 422         u16 rdata, rdata2, val;
 423
 424         /* disable txda_cal_latch_en for rewrite the calibration values */
 425         rdata = readl(tcphy->base + TX_ANA_CTRL_REG_1);
 426         val = rdata & 0xdfff;
 427         writel(val, tcphy->base + TX_ANA_CTRL_REG_1);
 428
 429         /*
 430          * read a resistor calibration code from CMN_TXPUCAL_CTRL[6:0] and
 431          * write it to TX_DIG_CTRL_REG_2[6:0], and delay 1ms to make sure it
 432          * works.
 433          */
 434         rdata = readl(tcphy->base + TX_DIG_CTRL_REG_2);
 435         rdata = rdata & 0xffc0;
 436
 437         rdata2 = readl(tcphy->base + CMN_TXPUCAL_CTRL);
 438         rdata2 = rdata2 & 0x3f;
 439
 440         val = rdata | rdata2;
 441         writel(val, tcphy->base + TX_DIG_CTRL_REG_2);
 442         usleep_range(1000, 1050);
 443
 444         /*
 445          * Enable signal for latch that sample and holds calibration values.
 446          * Activate this signal for 1 clock cycle to sample new calibration
 447          * values.
 448          */
 449         rdata = readl(tcphy->base + TX_ANA_CTRL_REG_1);
 450         val = rdata | 0x2000;
 451         writel(val, tcphy->base + TX_ANA_CTRL_REG_1);
 452         usleep_range(150, 200);
 453
 454         /* set TX Voltage Level and TX Deemphasis to 0 */
 455         writel(0, tcphy->base + PHY_DP_TX_CTL);
 456         /* re-enable decap */
 457         writel(0x100, tcphy->base + TX_ANA_CTRL_REG_2);
 458         writel(0x300, tcphy->base + TX_ANA_CTRL_REG_2);
 459         writel(0x2008, tcphy->base + TX_ANA_CTRL_REG_1);
 460         writel(0x2018, tcphy->base + TX_ANA_CTRL_REG_1);
 461
 462         writel(0, tcphy->base + TX_ANA_CTRL_REG_5);
 463
 464         /*
 465          * Programs txda_drv_ldo_prog[15:0], Sets driver LDO
 466          * voltage 16'h1001 for DP-AUX-TX and RX
 467          */
 468         writel(0x1001, tcphy->base + TX_ANA_CTRL_REG_4);
 469
 470         /* re-enables Bandgap reference for LDO */
 471         writel(0x2098, tcphy->base + TX_ANA_CTRL_REG_1);
 472         writel(0x2198, tcphy->base + TX_ANA_CTRL_REG_1);
 473
 474         /*
 475          * re-enables the transmitter pre-driver, driver data selection MUX,
 476          * and receiver detect circuits.
 477          */
 478         writel(0x301, tcphy->base + TX_ANA_CTRL_REG_2);
 479         writel(0x303, tcphy->base + TX_ANA_CTRL_REG_2);
 480
 481         /*
 482          * BIT 12: Controls auxda_polarity, which selects the polarity of the
 483          * xcvr:
 484          * 1, Reverses the polarity (If TYPEC, Pulls ups aux_p and pull
 485          * down aux_m)
 486          * 0, Normal polarity (if TYPE_C, pulls up aux_m and pulls down
 487          * aux_p)
 488          */
 489         val = 0xa078;
 490         if (!tcphy->flip)
 491                 val |= BIT(12);
 492         writel(val, tcphy->base + TX_ANA_CTRL_REG_1);
 493
 494         writel(0, tcphy->base + TX_ANA_CTRL_REG_3);
 495         writel(0, tcphy->base + TX_ANA_CTRL_REG_4);
 496         writel(0, tcphy->base + TX_ANA_CTRL_REG_5);
 497
 498         /*
 499          * Controls low_power_swing_en, set the voltage swing of the driver
 500          * to 400mv. The values below are peak to peak (differential) values.
 501          */
 502         writel(4, tcphy->base + TXDA_COEFF_CALC_CTRL);
 503         writel(0, tcphy->base + TXDA_CYA_AUXDA_CYA);
 504
 505         /* Controls tx_high_z_tm_en */
 506         val = readl(tcphy->base + TX_DIG_CTRL_REG_2);
 507         val |= BIT(15);
 508         writel(val, tcphy->base + TX_DIG_CTRL_REG_2);
 509 }
 510
 511 static int tcphy_phy_init(struct rockchip_typec_phy *tcphy, u8 mode)
 512 {
 513         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 514         int ret, i;
 515         u32 val;
 516
 517         ret = clk_prepare_enable(tcphy->clk_core);
 518         if (ret) {
 519                 dev_err(tcphy->dev, "Failed to prepare_enable core clock\n");
 520                 return ret;
 521         }
 522
 523         ret = clk_prepare_enable(tcphy->clk_ref);
 524         if (ret) {
 525                 dev_err(tcphy->dev, "Failed to prepare_enable ref clock\n");
 526                 goto err_clk_core;
 527         }
 528
 529         reset_control_deassert(tcphy->tcphy_rst);
 530
 531         property_enable(tcphy, &cfg->typec_conn_dir, tcphy->flip);
 532
 533         tcphy_cfg_24m(tcphy);
 534
 535         if (mode == MODE_DFP_DP) {
 536                 tcphy_cfg_dp_pll(tcphy);
 537                 for (i = 0; i < 4; i++)
 538                         tcphy_dp_cfg_lane(tcphy, i);
 539
 540                 writel(PIN_ASSIGN_C_E, tcphy->base + PMA_LANE_CFG);
 541         } else {
 542                 tcphy_cfg_usb_pll(tcphy);
 543                 tcphy_cfg_dp_pll(tcphy);
 544                 if (tcphy->flip) {
 545                         tcphy_tx_usb_cfg_lane(tcphy, 3);
 546                         tcphy_rx_usb_cfg_lane(tcphy, 2);
 547                         tcphy_dp_cfg_lane(tcphy, 0);
 548                         tcphy_dp_cfg_lane(tcphy, 1);
 549                 } else {
 550                         tcphy_tx_usb_cfg_lane(tcphy, 0);
 551                         tcphy_rx_usb_cfg_lane(tcphy, 1);
 552                         tcphy_dp_cfg_lane(tcphy, 2);
 553                         tcphy_dp_cfg_lane(tcphy, 3);
 554                 }
 555
 556                 writel(PIN_ASSIGN_D_F, tcphy->base + PMA_LANE_CFG);
 557         }
 558
 559         writel(DP_MODE_ENTER_A2, tcphy->base + DP_MODE_CTL);
 560
 561         reset_control_deassert(tcphy->uphy_rst);
 562
 563         ret = readx_poll_timeout(readl, tcphy->base + PMA_CMN_CTRL1,
 564                                  val, val & CMN_READY, 10,
 565                                  PHY_MODE_SET_TIMEOUT);
 566         if (ret < 0) {
 567                 dev_err(tcphy->dev, "wait pma ready timeout\n");
 568                 ret = -ETIMEDOUT;
 569                 goto err_wait_pma;
 570         }
 571
 572         reset_control_deassert(tcphy->pipe_rst);
 573
 574         return 0;
 575
 576 err_wait_pma:
 577         reset_control_assert(tcphy->uphy_rst);
 578         reset_control_assert(tcphy->tcphy_rst);
 579         clk_disable_unprepare(tcphy->clk_ref);
 580 err_clk_core:
 581         clk_disable_unprepare(tcphy->clk_core);
 582         return ret;
 583 }
 584
 585 static void tcphy_phy_deinit(struct rockchip_typec_phy *tcphy)
 586 {
 587         reset_control_assert(tcphy->tcphy_rst);
 588         reset_control_assert(tcphy->uphy_rst);
 589         reset_control_assert(tcphy->pipe_rst);
 590         clk_disable_unprepare(tcphy->clk_core);
 591         clk_disable_unprepare(tcphy->clk_ref);
 592 }
 593
 594 static int tcphy_get_mode(struct rockchip_typec_phy *tcphy)
 595 {
 596         struct extcon_dev *edev = tcphy->extcon;
 597         union extcon_property_value property;
 598         unsigned int id;
 599         bool dfp, ufp, dp;
 600         u8 mode;
 601         int ret;
 602
 603         ufp = extcon_get_state(edev, EXTCON_USB);
 604         dfp = extcon_get_state(edev, EXTCON_USB_HOST);
 605         dp = extcon_get_state(edev, EXTCON_DISP_DP);
 606
 607         mode = MODE_DFP_USB;
 608         id = EXTCON_USB_HOST;
 609
 610         if (ufp) {
 611                 mode = MODE_UFP_USB;
 612                 id = EXTCON_USB;
 613         } else if (dfp && dp) {
 614                 mode = MODE_DFP_USB | MODE_DFP_DP;
 615         } else if (dp) {
 616                 mode = MODE_DFP_DP;
 617                 id = EXTCON_DISP_DP;
 618         }
 619
 620         ret = extcon_get_property(edev, id, EXTCON_PROP_USB_TYPEC_POLARITY,
 621                                   &property);
 622         if (ret) {
 623                 dev_err(tcphy->dev, "get property failed\n");
 624                 return ret;
 625         }
 626
 627         tcphy->flip = property.intval ? 1 : 0;
 628
 629         return mode;
 630 }
 631
 632 static int rockchip_usb3_phy_power_on(struct phy *phy)
 633 {
 634         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 635         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 636         const struct usb3phy_reg *reg = &cfg->pipe_status;
 637         int timeout, new_mode, ret = 0;
 638         u32 val;
 639
 640         mutex_lock(&tcphy->lock);
 641
 642         new_mode = tcphy_get_mode(tcphy);
 643         if (new_mode < 0) {
 644                 ret = new_mode;
 645                 goto unlock_ret;
 646         }
 647
 648         if (!(new_mode & (MODE_DFP_USB | MODE_UFP_USB))) {
 649                 ret = -ENODEV;
 650                 goto unlock_ret;
 651         }
 652
 653         if (tcphy->mode == new_mode)
 654                 goto unlock_ret;
 655
 656         if (tcphy->mode == MODE_DISCONNECT)
 657                 tcphy_phy_init(tcphy, new_mode);
 658
 659         /* wait TCPHY for pipe ready */
 660         for (timeout = 0; timeout < 100; timeout++) {
 661                 regmap_read(tcphy->grf_regs, reg->offset, &val);
 662                 if (!(val & BIT(reg->enable_bit))) {
 663                         tcphy->mode |= new_mode & (MODE_DFP_USB | MODE_UFP_USB);
 664                         goto unlock_ret;
 665                 }
 666                 usleep_range(10, 20);
 667         }
 668
 669         if (tcphy->mode == MODE_DISCONNECT)
 670                 tcphy_phy_deinit(tcphy);
 671
 672         ret = -ETIMEDOUT;
 673
 674 unlock_ret:
 675         mutex_unlock(&tcphy->lock);
 676         return ret;
 677 }
 678
 679 static int rockchip_usb3_phy_power_off(struct phy *phy)
 680 {
 681         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 682
 683         mutex_lock(&tcphy->lock);
 684
 685         if (tcphy->mode == MODE_DISCONNECT)
 686                 goto unlock;
 687
 688         tcphy->mode &= ~(MODE_UFP_USB | MODE_DFP_USB);
 689         if (tcphy->mode == MODE_DISCONNECT)
 690                 tcphy_phy_deinit(tcphy);
 691
 692 unlock:
 693         mutex_unlock(&tcphy->lock);
 694         return 0;
 695 }
 696
 697 static const struct phy_ops rockchip_usb3_phy_ops = {
 698         .power_on       = rockchip_usb3_phy_power_on,
 699         .power_off      = rockchip_usb3_phy_power_off,
 700         .owner          = THIS_MODULE,
 701 };
 702
 703 static int rockchip_dp_phy_power_on(struct phy *phy)
 704 {
 705         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 706         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 707         int new_mode, ret = 0;
 708         u32 val;
 709
 710         mutex_lock(&tcphy->lock);
 711
 712         new_mode = tcphy_get_mode(tcphy);
 713         if (new_mode < 0) {
 714                 ret = new_mode;
 715                 goto unlock_ret;
 716         }
 717
 718         if (!(new_mode & MODE_DFP_DP)) {
 719                 ret = -ENODEV;
 720                 goto unlock_ret;
 721         }
 722
 723         if (tcphy->mode == new_mode)
 724                 goto unlock_ret;
 725
 726         /*
 727          * If the PHY has been power on, but the mode is not DP only mode,
 728          * re-init the PHY for setting all of 4 lanes to DP.
 729          */
 730         if (new_mode == MODE_DFP_DP && tcphy->mode != MODE_DISCONNECT) {
 731                 tcphy_phy_deinit(tcphy);
 732                 tcphy_phy_init(tcphy, new_mode);
 733         } else if (tcphy->mode == MODE_DISCONNECT) {
 734                 tcphy_phy_init(tcphy, new_mode);
 735         }
 736
 737         property_enable(tcphy, &cfg->uphy_dp_sel, 1);
 738
 739         ret = readx_poll_timeout(readl, tcphy->base + DP_MODE_CTL,
 740                                  val, val & DP_MODE_A2, 1000,
 741                                  PHY_MODE_SET_TIMEOUT);
 742         if (ret < 0) {
 743                 dev_err(tcphy->dev, "failed to wait TCPHY enter A2\n");
 744                 goto power_on_finish;
 745         }
 746
 747         tcphy_dp_aux_calibration(tcphy);
 748
 749         writel(DP_MODE_ENTER_A0, tcphy->base + DP_MODE_CTL);
 750
 751         ret = readx_poll_timeout(readl, tcphy->base + DP_MODE_CTL,
 752                                  val, val & DP_MODE_A0, 1000,
 753                                  PHY_MODE_SET_TIMEOUT);
 754         if (ret < 0) {
 755                 writel(DP_MODE_ENTER_A2, tcphy->base + DP_MODE_CTL);
 756                 dev_err(tcphy->dev, "failed to wait TCPHY enter A0\n");
 757                 goto power_on_finish;
 758         }
 759
 760         regmap_write(tcphy->grf_regs, GRF_SOC_CON26,
 761                      DPTX_HPD_SEL_MASK | DPTX_HPD_SEL);
 762
 763         tcphy->mode |= MODE_DFP_DP;
 764
 765 power_on_finish:
 766         if (tcphy->mode == MODE_DISCONNECT)
 767                 tcphy_phy_deinit(tcphy);
 768 unlock_ret:
 769         mutex_unlock(&tcphy->lock);
 770         return ret;
 771 }
 772
 773 static int rockchip_dp_phy_power_off(struct phy *phy)
 774 {
 775         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 776
 777         mutex_lock(&tcphy->lock);
 778
 779         if (tcphy->mode == MODE_DISCONNECT)
 780                 goto unlock;
 781
 782         tcphy->mode &= ~MODE_DFP_DP;
 783         regmap_write(tcphy->grf_regs, GRF_SOC_CON26,
 784                      DPTX_HPD_SEL_MASK | DPTX_HPD_DEL);
 785
 786         writel(DP_MODE_ENTER_A2, tcphy->base + DP_MODE_CTL);
 787
 788         if (tcphy->mode == MODE_DISCONNECT)
 789                 tcphy_phy_deinit(tcphy);
 790
 791 unlock:
 792         mutex_unlock(&tcphy->lock);
 793         return 0;
 794 }
 795
 796 static const struct phy_ops rockchip_dp_phy_ops = {
 797         .power_on       = rockchip_dp_phy_power_on,
 798         .power_off      = rockchip_dp_phy_power_off,
 799         .owner          = THIS_MODULE,
 800 };
 801
 802 static int tcphy_get_param(struct device *dev,
 803                            struct usb3phy_reg *reg,
 804                            const char *name)
 805 {
 806         u32 buffer[3];
 807         int ret;
 808
 809         ret = of_property_read_u32_array(dev->of_node, name, buffer, 3);
 810         if (ret) {
 811                 dev_err(dev, "Can not parse %s\n", name);
 812                 return ret;
 813         }
 814
 815         reg->offset = buffer[0];
 816         reg->enable_bit = buffer[1];
 817         reg->write_enable = buffer[2];
 818         return 0;
 819 }
 820
 821 static int tcphy_parse_dt(struct rockchip_typec_phy *tcphy,
 822                           struct device *dev)
 823 {
 824         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 825         int ret;
 826
 827         ret = tcphy_get_param(dev, &cfg->typec_conn_dir,
 828                               "rockchip,typec-conn-dir");
 829         if (ret)
 830                 return ret;
 831
 832         ret = tcphy_get_param(dev, &cfg->usb3tousb2_en,
 833                               "rockchip,usb3tousb2-en");
 834         if (ret)
 835                 return ret;
 836
 837         ret = tcphy_get_param(dev, &cfg->external_psm,
 838                               "rockchip,external-psm");
 839         if (ret)
 840                 return ret;
 841
 842         ret = tcphy_get_param(dev, &cfg->pipe_status,
 843                               "rockchip,pipe-status");
 844         if (ret)
 845                 return ret;
 846
 847         ret = tcphy_get_param(dev, &cfg->uphy_dp_sel,
 848                               "rockchip,uphy-dp-sel");
 849         if (ret)
 850                 return ret;
 851
 852         tcphy->grf_regs = syscon_regmap_lookup_by_phandle(dev->of_node,
 853                                                           "rockchip,grf");
 854         if (IS_ERR(tcphy->grf_regs)) {
 855                 dev_err(dev, "could not find grf dt node\n");
 856                 return PTR_ERR(tcphy->grf_regs);
 857         }
 858
 859         tcphy->clk_core = devm_clk_get(dev, "tcpdcore");
 860         if (IS_ERR(tcphy->clk_core)) {
 861                 dev_err(dev, "could not get uphy core clock\n");
 862                 return PTR_ERR(tcphy->clk_core);
 863         }
 864
 865         tcphy->clk_ref = devm_clk_get(dev, "tcpdphy-ref");
 866         if (IS_ERR(tcphy->clk_ref)) {
 867                 dev_err(dev, "could not get uphy ref clock\n");
 868                 return PTR_ERR(tcphy->clk_ref);
 869         }
 870
 871         tcphy->uphy_rst = devm_reset_control_get(dev, "uphy");
 872         if (IS_ERR(tcphy->uphy_rst)) {
 873                 dev_err(dev, "no uphy_rst reset control found\n");
 874                 return PTR_ERR(tcphy->uphy_rst);
 875         }
 876
 877         tcphy->pipe_rst = devm_reset_control_get(dev, "uphy-pipe");
 878         if (IS_ERR(tcphy->pipe_rst)) {
 879                 dev_err(dev, "no pipe_rst reset control found\n");
 880                 return PTR_ERR(tcphy->pipe_rst);
 881         }
 882
 883         tcphy->tcphy_rst = devm_reset_control_get(dev, "uphy-tcphy");
 884         if (IS_ERR(tcphy->tcphy_rst)) {
 885                 dev_err(dev, "no tcphy_rst reset control found\n");
 886                 return PTR_ERR(tcphy->tcphy_rst);
 887         }
 888
 889         return 0;
 890 }
 891
 892 static void typec_phy_pre_init(struct rockchip_typec_phy *tcphy)
 893 {
 894         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 895
 896         reset_control_assert(tcphy->tcphy_rst);
 897         reset_control_assert(tcphy->uphy_rst);
 898         reset_control_assert(tcphy->pipe_rst);
 899
 900         /* select external psm clock */
 901         property_enable(tcphy, &cfg->external_psm, 1);
 902         property_enable(tcphy, &cfg->usb3tousb2_en, 0);
 903
 904         tcphy->mode = MODE_DISCONNECT;
 905 }
 906
 907 static struct phy *tcphy_phy_xlate(struct device *dev,
 908                                    struct of_phandle_args *args)
 909 {
 910         struct rockchip_typec_phy *tcphy = dev_get_drvdata(dev);
 911         int i;
 912
 913         if (WARN_ON(args->args[0] >= 2))
 914                 return ERR_PTR(-ENODEV);
 915
 916         for (i = 0; i < 2; i++) {
 917                 if (i == args->args[0])
 918                         return tcphy->phy[i];
 919         }
 920
 921         return ERR_PTR(-ENODEV);
 922 }
 923
 924 static int rockchip_typec_phy_probe(struct platform_device *pdev)
 925 {
 926         struct device *dev = &pdev->dev;
 927         struct rockchip_typec_phy *tcphy;
 928         struct phy_provider *phy_provider;
 929         struct resource *res;
 930         int ret;
 931
 932         tcphy = devm_kzalloc(dev, sizeof(*tcphy), GFP_KERNEL);
 933         if (!tcphy)
 934                 return -ENOMEM;
 935
 936         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 937         tcphy->base = devm_ioremap_resource(dev, res);
 938         if (IS_ERR(tcphy->base))
 939                 return PTR_ERR(tcphy->base);
 940
 941         ret = tcphy_parse_dt(tcphy, dev);
 942         if (ret)
 943                 return ret;
 944
 945         tcphy->dev = dev;
 946         platform_set_drvdata(pdev, tcphy);
 947         mutex_init(&tcphy->lock);
 948
 949         typec_phy_pre_init(tcphy);
 950
 951         tcphy->extcon = extcon_get_edev_by_phandle(dev, 0);
 952         if (IS_ERR(tcphy->extcon)) {
 953                 if (PTR_ERR(tcphy->extcon) != -EPROBE_DEFER)
 954                         dev_err(dev, "Invalid or missing extcon\n");
 955                 return PTR_ERR(tcphy->extcon);
 956         }
 957
 958         tcphy->phy[0] = devm_phy_create(dev, NULL, &rockchip_dp_phy_ops);
 959         if (IS_ERR(tcphy->phy[0])) {
 960                 dev_err(dev, "failed to create DP phy\n");
 961                 return PTR_ERR(tcphy->phy[0]);
 962         }
 963
 964         tcphy->phy[1] = devm_phy_create(dev, NULL, &rockchip_usb3_phy_ops);
 965         if (IS_ERR(tcphy->phy[1])) {
 966                 dev_err(dev, "failed to create USB3 phy\n");
 967                 return PTR_ERR(tcphy->phy[1]);
 968         }
 969
 970         phy_set_drvdata(tcphy->phy[0], tcphy);
 971         phy_set_drvdata(tcphy->phy[1], tcphy);
 972
 973         phy_provider = devm_of_phy_provider_register(dev, tcphy_phy_xlate);
 974         if (IS_ERR(phy_provider)) {
 975                 dev_err(dev, "Failed to register phy provider\n");
 976                 return PTR_ERR(phy_provider);
 977         }
 978
 979         return 0;
 980 }
 981
 982 static const struct of_device_id rockchip_typec_phy_dt_ids[] = {
 983         { .compatible = "rockchip,rk3399-typec-phy" },
 984         {}
 985 };
 986
 987 MODULE_DEVICE_TABLE(of, rockchip_typec_phy_dt_ids);
 988
 989 static struct platform_driver rockchip_typec_phy_driver = {
 990         .probe          = rockchip_typec_phy_probe,
 991         .driver         = {
 992                 .name   = "rockchip-typec-phy",
 993                 .of_match_table = rockchip_typec_phy_dt_ids,
 994         },
 995 };
 996
 997 module_platform_driver(rockchip_typec_phy_driver);
 998
 999 MODULE_AUTHOR("Chris Zhong <zyw@rock-chips.com>");
1000 MODULE_AUTHOR("Kever Yang <kever.yang@rock-chips.com>");
1001 MODULE_DESCRIPTION("Rockchip USB TYPE-C PHY driver");
1002 MODULE_LICENSE("GPL v2");