drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/export.h>
  21 #include <linux/pci.h>
  22 #include <linux/init.h>
  23 #include <linux/delay.h>
  24 #include <linux/acpi.h>
  25 #include <linux/kallsyms.h>
  26 #include <linux/dmi.h>
  27 #include <linux/pci-aspm.h>
  28 #include <linux/ioport.h>
  29 #include <linux/sched.h>
  30 #include <linux/ktime.h>
  31 #include <linux/mm.h>
  32 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
  33 #include "pci.h"
  34
  35 /*
  36  * Decoding should be disabled for a PCI device during BAR sizing to avoid
  37  * conflict. But doing so may cause problems on host bridge and perhaps other
  38  * key system devices. For devices that need to have mmio decoding always-on,
  39  * we need to set the dev->mmio_always_on bit.
  40  */
  41 static void quirk_mmio_always_on(struct pci_dev *dev)
  42 {
  43         dev->mmio_always_on = 1;
  44 }
  45 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_ANY_ID, PCI_ANY_ID,
  46                                 PCI_CLASS_BRIDGE_HOST, 8, quirk_mmio_always_on);
  47
  48 /* The Mellanox Tavor device gives false positive parity errors
  49  * Mark this device with a broken_parity_status, to allow
  50  * PCI scanning code to "skip" this now blacklisted device.
  51  */
  52 static void quirk_mellanox_tavor(struct pci_dev *dev)
  53 {
  54         dev->broken_parity_status = 1;  /* This device gives false positives */
  55 }
  56 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
  57 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
  58
  59 /* Deal with broken BIOS'es that neglect to enable passive release,
  60    which can cause problems in combination with the 82441FX/PPro MTRRs */
  61 static void quirk_passive_release(struct pci_dev *dev)
  62 {
  63         struct pci_dev *d = NULL;
  64         unsigned char dlc;
  65
  66         /* We have to make sure a particular bit is set in the PIIX3
  67            ISA bridge, so we have to go out and find it. */
  68         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  69                 pci_read_config_byte(d, 0x82, &dlc);
  70                 if (!(dlc & 1<<1)) {
  71                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
  72                         dlc |= 1<<1;
  73                         pci_write_config_byte(d, 0x82, dlc);
  74                 }
  75         }
  76 }
  77 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  78 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  79
  80 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  81     but VIA don't answer queries. If you happen to have good contacts at VIA
  82     ask them for me please -- Alan
  83
  84     This appears to be BIOS not version dependent. So presumably there is a
  85     chipset level fix */
  86
  87 static void quirk_isa_dma_hangs(struct pci_dev *dev)
  88 {
  89         if (!isa_dma_bridge_buggy) {
  90                 isa_dma_bridge_buggy=1;
  91                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
  92         }
  93 }
  94         /*
  95          * Its not totally clear which chipsets are the problematic ones
  96          * We know 82C586 and 82C596 variants are affected.
  97          */
  98 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
  99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 104 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 105
 106 /*
 107  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 108  * for some HT machines to use C4 w/o hanging.
 109  */
 110 static void quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 111 {
 112         u32 pmbase;
 113         u16 pm1a;
 114
 115         pci_read_config_dword(dev, 0x40, &pmbase);
 116         pmbase = pmbase & 0xff80;
 117         pm1a = inw(pmbase);
 118
 119         if (pm1a & 0x10) {
 120                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 121                 outw(0x10, pmbase);
 122         }
 123 }
 124 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 125
 126 /*
 127  *      Chipsets where PCI->PCI transfers vanish or hang
 128  */
 129 static void quirk_nopcipci(struct pci_dev *dev)
 130 {
 131         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 132                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 133                 pci_pci_problems |= PCIPCI_FAIL;
 134         }
 135 }
 136 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 137 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 138
 139 static void quirk_nopciamd(struct pci_dev *dev)
 140 {
 141         u8 rev;
 142         pci_read_config_byte(dev, 0x08, &rev);
 143         if (rev == 0x13) {
 144                 /* Erratum 24 */
 145                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 146                 pci_pci_problems |= PCIAGP_FAIL;
 147         }
 148 }
 149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 150
 151 /*
 152  *      Triton requires workarounds to be used by the drivers
 153  */
 154 static void quirk_triton(struct pci_dev *dev)
 155 {
 156         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 157                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 158                 pci_pci_problems |= PCIPCI_TRITON;
 159         }
 160 }
 161 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 164 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 165
 166 /*
 167  *      VIA Apollo KT133 needs PCI latency patch
 168  *      Made according to a windows driver based patch by George E. Breese
 169  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 170  *      and http://www.georgebreese.com/net/software/#PCI
 171  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 172  *      the info on which Mr Breese based his work.
 173  *
 174  *      Updated based on further information from the site and also on
 175  *      information provided by VIA
 176  */
 177 static void quirk_vialatency(struct pci_dev *dev)
 178 {
 179         struct pci_dev *p;
 180         u8 busarb;
 181         /* Ok we have a potential problem chipset here. Now see if we have
 182            a buggy southbridge */
 183
 184         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 185         if (p!=NULL) {
 186                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 187                 /* Check for buggy part revisions */
 188                 if (p->revision < 0x40 || p->revision > 0x42)
 189                         goto exit;
 190         } else {
 191                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 192                 if (p==NULL)    /* No problem parts */
 193                         goto exit;
 194                 /* Check for buggy part revisions */
 195                 if (p->revision < 0x10 || p->revision > 0x12)
 196                         goto exit;
 197         }
 198
 199         /*
 200          *      Ok we have the problem. Now set the PCI master grant to
 201          *      occur every master grant. The apparent bug is that under high
 202          *      PCI load (quite common in Linux of course) you can get data
 203          *      loss when the CPU is held off the bus for 3 bus master requests
 204          *      This happens to include the IDE controllers....
 205          *
 206          *      VIA only apply this fix when an SB Live! is present but under
 207          *      both Linux and Windows this isn't enough, and we have seen
 208          *      corruption without SB Live! but with things like 3 UDMA IDE
 209          *      controllers. So we ignore that bit of the VIA recommendation..
 210          */
 211
 212         pci_read_config_byte(dev, 0x76, &busarb);
 213         /* Set bit 4 and bi 5 of byte 76 to 0x01
 214            "Master priority rotation on every PCI master grant */
 215         busarb &= ~(1<<5);
 216         busarb |= (1<<4);
 217         pci_write_config_byte(dev, 0x76, busarb);
 218         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 219 exit:
 220         pci_dev_put(p);
 221 }
 222 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 223 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 224 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 225 /* Must restore this on a resume from RAM */
 226 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 227 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 228 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 229
 230 /*
 231  *      VIA Apollo VP3 needs ETBF on BT848/878
 232  */
 233 static void quirk_viaetbf(struct pci_dev *dev)
 234 {
 235         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 236                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 237                 pci_pci_problems |= PCIPCI_VIAETBF;
 238         }
 239 }
 240 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 241
 242 static void quirk_vsfx(struct pci_dev *dev)
 243 {
 244         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 245                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 246                 pci_pci_problems |= PCIPCI_VSFX;
 247         }
 248 }
 249 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 250
 251 /*
 252  *      Ali Magik requires workarounds to be used by the drivers
 253  *      that DMA to AGP space. Latency must be set to 0xA and triton
 254  *      workaround applied too
 255  *      [Info kindly provided by ALi]
 256  */
 257 static void quirk_alimagik(struct pci_dev *dev)
 258 {
 259         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 260                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 261                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 262         }
 263 }
 264 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 265 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 266
 267 /*
 268  *      Natoma has some interesting boundary conditions with Zoran stuff
 269  *      at least
 270  */
 271 static void quirk_natoma(struct pci_dev *dev)
 272 {
 273         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 274                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 275                 pci_pci_problems |= PCIPCI_NATOMA;
 276         }
 277 }
 278 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 279 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 280 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 281 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 282 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 283 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 284
 285 /*
 286  *  This chip can cause PCI parity errors if config register 0xA0 is read
 287  *  while DMAs are occurring.
 288  */
 289 static void quirk_citrine(struct pci_dev *dev)
 290 {
 291         dev->cfg_size = 0xA0;
 292 }
 293 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 294
 295 /*  On IBM Crocodile ipr SAS adapters, expand BAR to system page size */
 296 static void quirk_extend_bar_to_page(struct pci_dev *dev)
 297 {
 298         int i;
 299
 300         for (i = 0; i < PCI_STD_RESOURCE_END; i++) {
 301                 struct resource *r = &dev->resource[i];
 302
 303                 if (r->flags & IORESOURCE_MEM && resource_size(r) < PAGE_SIZE) {
 304                         r->end = PAGE_SIZE - 1;
 305                         r->start = 0;
 306                         r->flags |= IORESOURCE_UNSET;
 307                         dev_info(&dev->dev, "expanded BAR %d to page size: %pR\n",
 308                                  i, r);
 309                 }
 310         }
 311 }
 312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM, 0x034a, quirk_extend_bar_to_page);
 313
 314 /*
 315  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 316  *  If it's needed, re-allocate the region.
 317  */
 318 static void quirk_s3_64M(struct pci_dev *dev)
 319 {
 320         struct resource *r = &dev->resource[0];
 321
 322         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 323                 r->start = 0;
 324                 r->end = 0x3ffffff;
 325         }
 326 }
 327 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 328 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 329
 330 /*
 331  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 332  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 333  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 334  * (which conflicts w/ BAR1's memory range).
 335  */
 336 static void quirk_cs5536_vsa(struct pci_dev *dev)
 337 {
 338         if (pci_resource_len(dev, 0) != 8) {
 339                 struct resource *res = &dev->resource[0];
 340                 res->end = res->start + 8 - 1;
 341                 dev_info(&dev->dev, "CS5536 ISA bridge bug detected "
 342                                 "(incorrect header); workaround applied.\n");
 343         }
 344 }
 345 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 346
 347 static void quirk_io_region(struct pci_dev *dev, int port,
 348                                 unsigned size, int nr, const char *name)
 349 {
 350         u16 region;
 351         struct pci_bus_region bus_region;
 352         struct resource *res = dev->resource + nr;
 353
 354         pci_read_config_word(dev, port, &region);
 355         region &= ~(size - 1);
 356
 357         if (!region)
 358                 return;
 359
 360         res->name = pci_name(dev);
 361         res->flags = IORESOURCE_IO;
 362
 363         /* Convert from PCI bus to resource space */
 364         bus_region.start = region;
 365         bus_region.end = region + size - 1;
 366         pcibios_bus_to_resource(dev, res, &bus_region);
 367
 368         if (!pci_claim_resource(dev, nr))
 369                 dev_info(&dev->dev, "quirk: %pR claimed by %s\n", res, name);
 370 }
 371
 372 /*
 373  *      ATI Northbridge setups MCE the processor if you even
 374  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 375  */
 376 static void quirk_ati_exploding_mce(struct pci_dev *dev)
 377 {
 378         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 379         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 380         request_region(0x3b0, 0x0C, "RadeonIGP");
 381         request_region(0x3d3, 0x01, "RadeonIGP");
 382 }
 383 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 384
 385 /*
 386  * Let's make the southbridge information explicit instead
 387  * of having to worry about people probing the ACPI areas,
 388  * for example.. (Yes, it happens, and if you read the wrong
 389  * ACPI register it will put the machine to sleep with no
 390  * way of waking it up again. Bummer).
 391  *
 392  * ALI M7101: Two IO regions pointed to by words at
 393  *      0xE0 (64 bytes of ACPI registers)
 394  *      0xE2 (32 bytes of SMB registers)
 395  */
 396 static void quirk_ali7101_acpi(struct pci_dev *dev)
 397 {
 398         quirk_io_region(dev, 0xE0, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 399         quirk_io_region(dev, 0xE2, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 400 }
 401 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 402
 403 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 404 {
 405         u32 devres;
 406         u32 mask, size, base;
 407
 408         pci_read_config_dword(dev, port, &devres);
 409         if ((devres & enable) != enable)
 410                 return;
 411         mask = (devres >> 16) & 15;
 412         base = devres & 0xffff;
 413         size = 16;
 414         for (;;) {
 415                 unsigned bit = size >> 1;
 416                 if ((bit & mask) == bit)
 417                         break;
 418                 size = bit;
 419         }
 420         /*
 421          * For now we only print it out. Eventually we'll want to
 422          * reserve it (at least if it's in the 0x1000+ range), but
 423          * let's get enough confirmation reports first.
 424          */
 425         base &= -size;
 426         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 427 }
 428
 429 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 430 {
 431         u32 devres;
 432         u32 mask, size, base;
 433
 434         pci_read_config_dword(dev, port, &devres);
 435         if ((devres & enable) != enable)
 436                 return;
 437         base = devres & 0xffff0000;
 438         mask = (devres & 0x3f) << 16;
 439         size = 128 << 16;
 440         for (;;) {
 441                 unsigned bit = size >> 1;
 442                 if ((bit & mask) == bit)
 443                         break;
 444                 size = bit;
 445         }
 446         /*
 447          * For now we only print it out. Eventually we'll want to
 448          * reserve it, but let's get enough confirmation reports first.
 449          */
 450         base &= -size;
 451         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 452 }
 453
 454 /*
 455  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 456  *      0x40 (64 bytes of ACPI registers)
 457  *      0x90 (16 bytes of SMB registers)
 458  * and a few strange programmable PIIX4 device resources.
 459  */
 460 static void quirk_piix4_acpi(struct pci_dev *dev)
 461 {
 462         u32 res_a;
 463
 464         quirk_io_region(dev, 0x40, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 465         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 466
 467         /* Device resource A has enables for some of the other ones */
 468         pci_read_config_dword(dev, 0x5c, &res_a);
 469
 470         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 471         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 472
 473         /* Device resource D is just bitfields for static resources */
 474
 475         /* Device 12 enabled? */
 476         if (res_a & (1 << 29)) {
 477                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 478                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 479         }
 480         /* Device 13 enabled? */
 481         if (res_a & (1 << 30)) {
 482                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 483                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 484         }
 485         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 486         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 487 }
 488 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 489 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 490
 491 #define ICH_PMBASE      0x40
 492 #define ICH_ACPI_CNTL   0x44
 493 #define  ICH4_ACPI_EN   0x10
 494 #define  ICH6_ACPI_EN   0x80
 495 #define ICH4_GPIOBASE   0x58
 496 #define ICH4_GPIO_CNTL  0x5c
 497 #define  ICH4_GPIO_EN   0x10
 498 #define ICH6_GPIOBASE   0x48
 499 #define ICH6_GPIO_CNTL  0x4c
 500 #define  ICH6_GPIO_EN   0x10
 501
 502 /*
 503  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 504  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 505  *      0x58 (64 bytes of GPIO I/O space)
 506  */
 507 static void quirk_ich4_lpc_acpi(struct pci_dev *dev)
 508 {
 509         u8 enable;
 510
 511         /*
 512          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 513          * with low legacy (and fixed) ports. We don't know the decoding
 514          * priority and can't tell whether the legacy device or the one created
 515          * here is really at that address.  This happens on boards with broken
 516          * BIOSes.
 517         */
 518
 519         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 520         if (enable & ICH4_ACPI_EN)
 521                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 522                                  "ICH4 ACPI/GPIO/TCO");
 523
 524         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 525         if (enable & ICH4_GPIO_EN)
 526                 quirk_io_region(dev, ICH4_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 527                                 "ICH4 GPIO");
 528 }
 529 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 530 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 531 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 532 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 533 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 534 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 535 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 536 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 537 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 538 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 539
 540 static void ich6_lpc_acpi_gpio(struct pci_dev *dev)
 541 {
 542         u8 enable;
 543
 544         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 545         if (enable & ICH6_ACPI_EN)
 546                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 547                                  "ICH6 ACPI/GPIO/TCO");
 548
 549         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 550         if (enable & ICH6_GPIO_EN)
 551                 quirk_io_region(dev, ICH6_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 552                                 "ICH6 GPIO");
 553 }
 554
 555 static void ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 556 {
 557         u32 val;
 558         u32 size, base;
 559
 560         pci_read_config_dword(dev, reg, &val);
 561
 562         /* Enabled? */
 563         if (!(val & 1))
 564                 return;
 565         base = val & 0xfffc;
 566         if (dynsize) {
 567                 /*
 568                  * This is not correct. It is 16, 32 or 64 bytes depending on
 569                  * register D31:F0:ADh bits 5:4.
 570                  *
 571                  * But this gets us at least _part_ of it.
 572                  */
 573                 size = 16;
 574         } else {
 575                 size = 128;
 576         }
 577         base &= ~(size-1);
 578
 579         /* Just print it out for now. We should reserve it after more debugging */
 580         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 581 }
 582
 583 static void quirk_ich6_lpc(struct pci_dev *dev)
 584 {
 585         /* Shared ACPI/GPIO decode with all ICH6+ */
 586         ich6_lpc_acpi_gpio(dev);
 587
 588         /* ICH6-specific generic IO decode */
 589         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 590         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 591 }
 592 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 593 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 594
 595 static void ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 596 {
 597         u32 val;
 598         u32 mask, base;
 599
 600         pci_read_config_dword(dev, reg, &val);
 601
 602         /* Enabled? */
 603         if (!(val & 1))
 604                 return;
 605
 606         /*
 607          * IO base in bits 15:2, mask in bits 23:18, both
 608          * are dword-based
 609          */
 610         base = val & 0xfffc;
 611         mask = (val >> 16) & 0xfc;
 612         mask |= 3;
 613
 614         /* Just print it out for now. We should reserve it after more debugging */
 615         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 616 }
 617
 618 /* ICH7-10 has the same common LPC generic IO decode registers */
 619 static void quirk_ich7_lpc(struct pci_dev *dev)
 620 {
 621         /* We share the common ACPI/GPIO decode with ICH6 */
 622         ich6_lpc_acpi_gpio(dev);
 623
 624         /* And have 4 ICH7+ generic decodes */
 625         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 626         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 627         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 628         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 629 }
 630 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 631 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 632 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 633 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 634 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 635 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 636 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 637 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 638 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 639 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 640 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 641 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 642 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 643
 644 /*
 645  * VIA ACPI: One IO region pointed to by longword at
 646  *      0x48 or 0x20 (256 bytes of ACPI registers)
 647  */
 648 static void quirk_vt82c586_acpi(struct pci_dev *dev)
 649 {
 650         if (dev->revision & 0x10)
 651                 quirk_io_region(dev, 0x48, 256, PCI_BRIDGE_RESOURCES,
 652                                 "vt82c586 ACPI");
 653 }
 654 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 655
 656 /*
 657  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 658  *      0x48 (256 bytes of ACPI registers)
 659  *      0x70 (128 bytes of hardware monitoring register)
 660  *      0x90 (16 bytes of SMB registers)
 661  */
 662 static void quirk_vt82c686_acpi(struct pci_dev *dev)
 663 {
 664         quirk_vt82c586_acpi(dev);
 665
 666         quirk_io_region(dev, 0x70, 128, PCI_BRIDGE_RESOURCES+1,
 667                                  "vt82c686 HW-mon");
 668
 669         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+2, "vt82c686 SMB");
 670 }
 671 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 672
 673 /*
 674  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 675  *      0x88 (128 bytes of power management registers)
 676  *      0xd0 (16 bytes of SMB registers)
 677  */
 678 static void quirk_vt8235_acpi(struct pci_dev *dev)
 679 {
 680         quirk_io_region(dev, 0x88, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 681         quirk_io_region(dev, 0xd0, 16, PCI_BRIDGE_RESOURCES+1, "vt8235 SMB");
 682 }
 683 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 684
 685 /*
 686  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 687  *      Disable fast back-to-back on the secondary bus segment
 688  */
 689 static void quirk_xio2000a(struct pci_dev *dev)
 690 {
 691         struct pci_dev *pdev;
 692         u16 command;
 693
 694         dev_warn(&dev->dev, "TI XIO2000a quirk detected; "
 695                 "secondary bus fast back-to-back transfers disabled\n");
 696         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 697                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 698                 if (command & PCI_COMMAND_FAST_BACK)
 699                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 700         }
 701 }
 702 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 703                         quirk_xio2000a);
 704
 705 #ifdef CONFIG_X86_IO_APIC
 706
 707 #include <asm/io_apic.h>
 708
 709 /*
 710  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 711  * devices to the external APIC.
 712  *
 713  * TODO: When we have device-specific interrupt routers,
 714  * this code will go away from quirks.
 715  */
 716 static void quirk_via_ioapic(struct pci_dev *dev)
 717 {
 718         u8 tmp;
 719
 720         if (nr_ioapics < 1)
 721                 tmp = 0;    /* nothing routed to external APIC */
 722         else
 723                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 724
 725         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 726                tmp == 0 ? "Disa" : "Ena");
 727
 728         /* Offset 0x58: External APIC IRQ output control */
 729         pci_write_config_byte (dev, 0x58, tmp);
 730 }
 731 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 732 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 733
 734 /*
 735  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 736  * This leads to doubled level interrupt rates.
 737  * Set this bit to get rid of cycle wastage.
 738  * Otherwise uncritical.
 739  */
 740 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 741 {
 742         u8 misc_control2;
 743 #define BYPASS_APIC_DEASSERT 8
 744
 745         pci_read_config_byte(dev, 0x5B, &misc_control2);
 746         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 747                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 748                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 749         }
 750 }
 751 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 752 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 753
 754 /*
 755  * The AMD io apic can hang the box when an apic irq is masked.
 756  * We check all revs >= B0 (yet not in the pre production!) as the bug
 757  * is currently marked NoFix
 758  *
 759  * We have multiple reports of hangs with this chipset that went away with
 760  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 761  * of course. However the advice is demonstrably good even if so..
 762  */
 763 static void quirk_amd_ioapic(struct pci_dev *dev)
 764 {
 765         if (dev->revision >= 0x02) {
 766                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 767                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 768         }
 769 }
 770 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 771
 772 static void quirk_ioapic_rmw(struct pci_dev *dev)
 773 {
 774         if (dev->devfn == 0 && dev->bus->number == 0)
 775                 sis_apic_bug = 1;
 776 }
 777 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 778 #endif /* CONFIG_X86_IO_APIC */
 779
 780 /*
 781  * Some settings of MMRBC can lead to data corruption so block changes.
 782  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 783  */
 784 static void quirk_amd_8131_mmrbc(struct pci_dev *dev)
 785 {
 786         if (dev->subordinate && dev->revision <= 0x12) {
 787                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 788                         "disabling PCI-X MMRBC\n", dev->revision);
 789                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 790         }
 791 }
 792 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 793
 794 /*
 795  * FIXME: it is questionable that quirk_via_acpi
 796  * is needed.  It shows up as an ISA bridge, and does not
 797  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 798  * it seems like setting the pci_dev's 'irq' to the
 799  * value of the ACPI SCI interrupt is only done for convenience.
 800  *      -jgarzik
 801  */
 802 static void quirk_via_acpi(struct pci_dev *d)
 803 {
 804         /*
 805          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 806          */
 807         u8 irq;
 808         pci_read_config_byte(d, 0x42, &irq);
 809         irq &= 0xf;
 810         if (irq && (irq != 2))
 811                 d->irq = irq;
 812 }
 813 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 814 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 815
 816
 817 /*
 818  *      VIA bridges which have VLink
 819  */
 820
 821 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 822
 823 static void quirk_via_bridge(struct pci_dev *dev)
 824 {
 825         /* See what bridge we have and find the device ranges */
 826         switch (dev->device) {
 827         case PCI_DEVICE_ID_VIA_82C686:
 828                 /* The VT82C686 is special, it attaches to PCI and can have
 829                    any device number. All its subdevices are functions of
 830                    that single device. */
 831                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 832                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 833                 break;
 834         case PCI_DEVICE_ID_VIA_8237:
 835         case PCI_DEVICE_ID_VIA_8237A:
 836                 via_vlink_dev_lo = 15;
 837                 break;
 838         case PCI_DEVICE_ID_VIA_8235:
 839                 via_vlink_dev_lo = 16;
 840                 break;
 841         case PCI_DEVICE_ID_VIA_8231:
 842         case PCI_DEVICE_ID_VIA_8233_0:
 843         case PCI_DEVICE_ID_VIA_8233A:
 844         case PCI_DEVICE_ID_VIA_8233C_0:
 845                 via_vlink_dev_lo = 17;
 846                 break;
 847         }
 848 }
 849 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 850 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 851 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 852 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 853 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 854 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 855 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 856 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 857
 858 /**
 859  *      quirk_via_vlink         -       VIA VLink IRQ number update
 860  *      @dev: PCI device
 861  *
 862  *      If the device we are dealing with is on a PIC IRQ we need to
 863  *      ensure that the IRQ line register which usually is not relevant
 864  *      for PCI cards, is actually written so that interrupts get sent
 865  *      to the right place.
 866  *      We only do this on systems where a VIA south bridge was detected,
 867  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 868  *      above).
 869  */
 870
 871 static void quirk_via_vlink(struct pci_dev *dev)
 872 {
 873         u8 irq, new_irq;
 874
 875         /* Check if we have VLink at all */
 876         if (via_vlink_dev_lo == -1)
 877                 return;
 878
 879         new_irq = dev->irq;
 880
 881         /* Don't quirk interrupts outside the legacy IRQ range */
 882         if (!new_irq || new_irq > 15)
 883                 return;
 884
 885         /* Internal device ? */
 886         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 887             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 888                 return;
 889
 890         /* This is an internal VLink device on a PIC interrupt. The BIOS
 891            ought to have set this but may not have, so we redo it */
 892
 893         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 894         if (new_irq != irq) {
 895                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 896                         irq, new_irq);
 897                 udelay(15);     /* unknown if delay really needed */
 898                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 899         }
 900 }
 901 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 902
 903 /*
 904  * VIA VT82C598 has its device ID settable and many BIOSes
 905  * set it to the ID of VT82C597 for backward compatibility.
 906  * We need to switch it off to be able to recognize the real
 907  * type of the chip.
 908  */
 909 static void quirk_vt82c598_id(struct pci_dev *dev)
 910 {
 911         pci_write_config_byte(dev, 0xfc, 0);
 912         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 913 }
 914 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 915
 916 /*
 917  * CardBus controllers have a legacy base address that enables them
 918  * to respond as i82365 pcmcia controllers.  We don't want them to
 919  * do this even if the Linux CardBus driver is not loaded, because
 920  * the Linux i82365 driver does not (and should not) handle CardBus.
 921  */
 922 static void quirk_cardbus_legacy(struct pci_dev *dev)
 923 {
 924         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 925 }
 926 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
 927                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
 928 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID,
 929                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
 930
 931 /*
 932  * Following the PCI ordering rules is optional on the AMD762. I'm not
 933  * sure what the designers were smoking but let's not inhale...
 934  *
 935  * To be fair to AMD, it follows the spec by default, its BIOS people
 936  * who turn it off!
 937  */
 938 static void quirk_amd_ordering(struct pci_dev *dev)
 939 {
 940         u32 pcic;
 941         pci_read_config_dword(dev, 0x4C, &pcic);
 942         if ((pcic&6)!=6) {
 943                 pcic |= 6;
 944                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 945                 pci_write_config_dword(dev, 0x4C, pcic);
 946                 pci_read_config_dword(dev, 0x84, &pcic);
 947                 pcic |= (1<<23);        /* Required in this mode */
 948                 pci_write_config_dword(dev, 0x84, pcic);
 949         }
 950 }
 951 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 952 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 953
 954 /*
 955  *      DreamWorks provided workaround for Dunord I-3000 problem
 956  *
 957  *      This card decodes and responds to addresses not apparently
 958  *      assigned to it. We force a larger allocation to ensure that
 959  *      nothing gets put too close to it.
 960  */
 961 static void quirk_dunord(struct pci_dev *dev)
 962 {
 963         struct resource *r = &dev->resource [1];
 964         r->start = 0;
 965         r->end = 0xffffff;
 966 }
 967 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
 968
 969 /*
 970  * i82380FB mobile docking controller: its PCI-to-PCI bridge
 971  * is subtractive decoding (transparent), and does indicate this
 972  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
 973  * instead of 0x01.
 974  */
 975 static void quirk_transparent_bridge(struct pci_dev *dev)
 976 {
 977         dev->transparent = 1;
 978 }
 979 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
 980 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
 981
 982 /*
 983  * Common misconfiguration of the MediaGX/Geode PCI master that will
 984  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
 985  * datasheets found at http://www.national.com/analog for info on what
 986  * these bits do.  <christer@weinigel.se>
 987  */
 988 static void quirk_mediagx_master(struct pci_dev *dev)
 989 {
 990         u8 reg;
 991         pci_read_config_byte(dev, 0x41, &reg);
 992         if (reg & 2) {
 993                 reg &= ~2;
 994                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
 995                 pci_write_config_byte(dev, 0x41, reg);
 996         }
 997 }
 998 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
 999 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1000
1001 /*
1002  *      Ensure C0 rev restreaming is off. This is normally done by
1003  *      the BIOS but in the odd case it is not the results are corruption
1004  *      hence the presence of a Linux check
1005  */
1006 static void quirk_disable_pxb(struct pci_dev *pdev)
1007 {
1008         u16 config;
1009
1010         if (pdev->revision != 0x04)             /* Only C0 requires this */
1011                 return;
1012         pci_read_config_word(pdev, 0x40, &config);
1013         if (config & (1<<6)) {
1014                 config &= ~(1<<6);
1015                 pci_write_config_word(pdev, 0x40, config);
1016                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1017         }
1018 }
1019 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1020 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1021
1022 static void quirk_amd_ide_mode(struct pci_dev *pdev)
1023 {
1024         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1025         u8 tmp;
1026
1027         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1028         if (tmp == 0x01) {
1029                 pci_read_config_byte(pdev, 0x40, &tmp);
1030                 pci_write_config_byte(pdev, 0x40, tmp|1);
1031                 pci_write_config_byte(pdev, 0x9, 1);
1032                 pci_write_config_byte(pdev, 0xa, 6);
1033                 pci_write_config_byte(pdev, 0x40, tmp);
1034
1035                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1036                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1037         }
1038 }
1039 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1040 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1041 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1042 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1043 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1044 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1045 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1046 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1047
1048 /*
1049  *      Serverworks CSB5 IDE does not fully support native mode
1050  */
1051 static void quirk_svwks_csb5ide(struct pci_dev *pdev)
1052 {
1053         u8 prog;
1054         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1055         if (prog & 5) {
1056                 prog &= ~5;
1057                 pdev->class &= ~5;
1058                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1059                 /* PCI layer will sort out resources */
1060         }
1061 }
1062 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1063
1064 /*
1065  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1066  */
1067 static void quirk_ide_samemode(struct pci_dev *pdev)
1068 {
1069         u8 prog;
1070
1071         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1072
1073         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1074                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1075                 prog &= ~5;
1076                 pdev->class &= ~5;
1077                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1078         }
1079 }
1080 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1081
1082 /*
1083  * Some ATA devices break if put into D3
1084  */
1085
1086 static void quirk_no_ata_d3(struct pci_dev *pdev)
1087 {
1088         pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1089 }
1090 /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1091 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID,
1092                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1093 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
1094                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1095 /* ALi loses some register settings that we cannot then restore */
1096 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID,
1097                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1098 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1099    occur when mode detecting */
1100 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID,
1101                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1102
1103 /* This was originally an Alpha specific thing, but it really fits here.
1104  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1105  */
1106 static void quirk_eisa_bridge(struct pci_dev *dev)
1107 {
1108         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1109 }
1110 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1111
1112
1113 /*
1114  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1115  * is not activated. The myth is that Asus said that they do not want the
1116  * users to be irritated by just another PCI Device in the Win98 device
1117  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1118  * package 2.7.0 for details)
1119  *
1120  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1121  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1122  * becomes necessary to do this tweak in two steps -- the chosen trigger
1123  * is either the Host bridge (preferred) or on-board VGA controller.
1124  *
1125  * Note that we used to unhide the SMBus that way on Toshiba laptops
1126  * (Satellite A40 and Tecra M2) but then found that the thermal management
1127  * was done by SMM code, which could cause unsynchronized concurrent
1128  * accesses to the SMBus registers, with potentially bad effects. Thus you
1129  * should be very careful when adding new entries: if SMM is accessing the
1130  * Intel SMBus, this is a very good reason to leave it hidden.
1131  *
1132  * Likewise, many recent laptops use ACPI for thermal management. If the
1133  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1134  * natively, and keeping the SMBus hidden is the right thing to do. If you
1135  * are about to add an entry in the table below, please first disassemble
1136  * the DSDT and double-check that there is no code accessing the SMBus.
1137  */
1138 static int asus_hides_smbus;
1139
1140 static void asus_hides_smbus_hostbridge(struct pci_dev *dev)
1141 {
1142         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1143                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1144                         switch(dev->subsystem_device) {
1145                         case 0x8025: /* P4B-LX */
1146                         case 0x8070: /* P4B */
1147                         case 0x8088: /* P4B533 */
1148                         case 0x1626: /* L3C notebook */
1149                                 asus_hides_smbus = 1;
1150                         }
1151                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1152                         switch(dev->subsystem_device) {
1153                         case 0x80b1: /* P4GE-V */
1154                         case 0x80b2: /* P4PE */
1155                         case 0x8093: /* P4B533-V */
1156                                 asus_hides_smbus = 1;
1157                         }
1158                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1159                         switch(dev->subsystem_device) {
1160                         case 0x8030: /* P4T533 */
1161                                 asus_hides_smbus = 1;
1162                         }
1163                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1164                         switch (dev->subsystem_device) {
1165                         case 0x8070: /* P4G8X Deluxe */
1166                                 asus_hides_smbus = 1;
1167                         }
1168                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1169                         switch (dev->subsystem_device) {
1170                         case 0x80c9: /* PU-DLS */
1171                                 asus_hides_smbus = 1;
1172                         }
1173                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1174                         switch (dev->subsystem_device) {
1175                         case 0x1751: /* M2N notebook */
1176                         case 0x1821: /* M5N notebook */
1177                         case 0x1897: /* A6L notebook */
1178                                 asus_hides_smbus = 1;
1179                         }
1180                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1181                         switch (dev->subsystem_device) {
1182                         case 0x184b: /* W1N notebook */
1183                         case 0x186a: /* M6Ne notebook */
1184                                 asus_hides_smbus = 1;
1185                         }
1186                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1187                         switch (dev->subsystem_device) {
1188                         case 0x80f2: /* P4P800-X */
1189                                 asus_hides_smbus = 1;
1190                         }
1191                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1192                         switch (dev->subsystem_device) {
1193                         case 0x1882: /* M6V notebook */
1194                         case 0x1977: /* A6VA notebook */
1195                                 asus_hides_smbus = 1;
1196                         }
1197         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1198                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1199                         switch(dev->subsystem_device) {
1200                         case 0x088C: /* HP Compaq nc8000 */
1201                         case 0x0890: /* HP Compaq nc6000 */
1202                                 asus_hides_smbus = 1;
1203                         }
1204                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1205                         switch (dev->subsystem_device) {
1206                         case 0x12bc: /* HP D330L */
1207                         case 0x12bd: /* HP D530 */
1208                         case 0x006a: /* HP Compaq nx9500 */
1209                                 asus_hides_smbus = 1;
1210                         }
1211                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1212                         switch (dev->subsystem_device) {
1213                         case 0x12bf: /* HP xw4100 */
1214                                 asus_hides_smbus = 1;
1215                         }
1216        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1217                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1218                        switch(dev->subsystem_device) {
1219                        case 0xC00C: /* Samsung P35 notebook */
1220                                asus_hides_smbus = 1;
1221                        }
1222         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1223                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1224                         switch(dev->subsystem_device) {
1225                         case 0x0058: /* Compaq Evo N620c */
1226                                 asus_hides_smbus = 1;
1227                         }
1228                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1229                         switch(dev->subsystem_device) {
1230                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1231                                 /* Motherboard doesn't have Host bridge
1232                                  * subvendor/subdevice IDs, therefore checking
1233                                  * its on-board VGA controller */
1234                                 asus_hides_smbus = 1;
1235                         }
1236                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1237                         switch(dev->subsystem_device) {
1238                         case 0x00b8: /* Compaq Evo D510 CMT */
1239                         case 0x00b9: /* Compaq Evo D510 SFF */
1240                         case 0x00ba: /* Compaq Evo D510 USDT */
1241                                 /* Motherboard doesn't have Host bridge
1242                                  * subvendor/subdevice IDs and on-board VGA
1243                                  * controller is disabled if an AGP card is
1244                                  * inserted, therefore checking USB UHCI
1245                                  * Controller #1 */
1246                                 asus_hides_smbus = 1;
1247                         }
1248                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1249                         switch (dev->subsystem_device) {
1250                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1251                                 /* Motherboard doesn't have host bridge
1252                                  * subvendor/subdevice IDs, therefore checking
1253                                  * its on-board VGA controller */
1254                                 asus_hides_smbus = 1;
1255                         }
1256         }
1257 }
1258 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1259 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1260 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1261 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1262 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1263 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1264 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1265 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1266 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1267 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1268
1269 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1270 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1271 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1272
1273 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1274 {
1275         u16 val;
1276
1277         if (likely(!asus_hides_smbus))
1278                 return;
1279
1280         pci_read_config_word(dev, 0xF2, &val);
1281         if (val & 0x8) {
1282                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1283                 pci_read_config_word(dev, 0xF2, &val);
1284                 if (val & 0x8)
1285                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1286                 else
1287                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1288         }
1289 }
1290 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1291 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1292 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1293 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1294 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1295 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1296 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1297 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1298 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1299 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1300 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1301 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1302 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1303 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1304
1305 /* It appears we just have one such device. If not, we have a warning */
1306 static void __iomem *asus_rcba_base;
1307 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1308 {
1309         u32 rcba;
1310
1311         if (likely(!asus_hides_smbus))
1312                 return;
1313         WARN_ON(asus_rcba_base);
1314
1315         pci_read_config_dword(dev, 0xF0, &rcba);
1316         /* use bits 31:14, 16 kB aligned */
1317         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1318         if (asus_rcba_base == NULL)
1319                 return;
1320 }
1321
1322 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1323 {
1324         u32 val;
1325
1326         if (likely(!asus_hides_smbus || !asus_rcba_base))
1327                 return;
1328         /* read the Function Disable register, dword mode only */
1329         val = readl(asus_rcba_base + 0x3418);
1330         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1331 }
1332
1333 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1334 {
1335         if (likely(!asus_hides_smbus || !asus_rcba_base))
1336                 return;
1337         iounmap(asus_rcba_base);
1338         asus_rcba_base = NULL;
1339         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1340 }
1341
1342 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1343 {
1344         asus_hides_smbus_lpc_ich6_suspend(dev);
1345         asus_hides_smbus_lpc_ich6_resume_early(dev);
1346         asus_hides_smbus_lpc_ich6_resume(dev);
1347 }
1348 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1349 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1350 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1351 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1352
1353 /*
1354  * SiS 96x south bridge: BIOS typically hides SMBus device...
1355  */
1356 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1357 {
1358         u8 val = 0;
1359         pci_read_config_byte(dev, 0x77, &val);
1360         if (val & 0x10) {
1361                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1362                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1363         }
1364 }
1365 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1366 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1367 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1368 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1369 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1370 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1371 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1372 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1373
1374 /*
1375  * ... This is further complicated by the fact that some SiS96x south
1376  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1377  * spotted a compatible north bridge to make sure.
1378  * (pci_find_device doesn't work yet)
1379  *
1380  * We can also enable the sis96x bit in the discovery register..
1381  */
1382 #define SIS_DETECT_REGISTER 0x40
1383
1384 static void quirk_sis_503(struct pci_dev *dev)
1385 {
1386         u8 reg;
1387         u16 devid;
1388
1389         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1390         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1391         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1392         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1393                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1394                 return;
1395         }
1396
1397         /*
1398          * Ok, it now shows up as a 96x.. run the 96x quirk by
1399          * hand in case it has already been processed.
1400          * (depends on link order, which is apparently not guaranteed)
1401          */
1402         dev->device = devid;
1403         quirk_sis_96x_smbus(dev);
1404 }
1405 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1406 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1407
1408
1409 /*
1410  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1411  * and MC97 modem controller are disabled when a second PCI soundcard is
1412  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1413  * -- bjd
1414  */
1415 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1416 {
1417         u8 val;
1418         int asus_hides_ac97 = 0;
1419
1420         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1421                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1422                         asus_hides_ac97 = 1;
1423         }
1424
1425         if (!asus_hides_ac97)
1426                 return;
1427
1428         pci_read_config_byte(dev, 0x50, &val);
1429         if (val & 0xc0) {
1430                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1431                 pci_read_config_byte(dev, 0x50, &val);
1432                 if (val & 0xc0)
1433                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1434                 else
1435                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1436         }
1437 }
1438 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1439 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1440
1441 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1442
1443 /*
1444  *      If we are using libata we can drive this chip properly but must
1445  *      do this early on to make the additional device appear during
1446  *      the PCI scanning.
1447  */
1448 static void quirk_jmicron_ata(struct pci_dev *pdev)
1449 {
1450         u32 conf1, conf5, class;
1451         u8 hdr;
1452
1453         /* Only poke fn 0 */
1454         if (PCI_FUNC(pdev->devfn))
1455                 return;
1456
1457         pci_read_config_dword(pdev, 0x40, &conf1);
1458         pci_read_config_dword(pdev, 0x80, &conf5);
1459
1460         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1461         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1462
1463         switch (pdev->device) {
1464         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1465         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1466         case PCI_DEVICE_ID_JMICRON_JMB364: /* SATA dual ports */
1467                 /* The controller should be in single function ahci mode */
1468                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1469                 break;
1470
1471         case PCI_DEVICE_ID_JMICRON_JMB365:
1472         case PCI_DEVICE_ID_JMICRON_JMB366:
1473                 /* Redirect IDE second PATA port to the right spot */
1474                 conf5 |= (1 << 24);
1475                 /* Fall through */
1476         case PCI_DEVICE_ID_JMICRON_JMB361:
1477         case PCI_DEVICE_ID_JMICRON_JMB363:
1478         case PCI_DEVICE_ID_JMICRON_JMB369:
1479                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1480                 /* Set the class codes correctly and then direct IDE 0 */
1481                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1482                 break;
1483
1484         case PCI_DEVICE_ID_JMICRON_JMB368:
1485                 /* The controller should be in single function IDE mode */
1486                 conf1 |= 0x00C00000; /* Set 22, 23 */
1487                 break;
1488         }
1489
1490         pci_write_config_dword(pdev, 0x40, conf1);
1491         pci_write_config_dword(pdev, 0x80, conf5);
1492
1493         /* Update pdev accordingly */
1494         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1495         pdev->hdr_type = hdr & 0x7f;
1496         pdev->multifunction = !!(hdr & 0x80);
1497
1498         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1499         pdev->class = class >> 8;
1500 }
1501 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1502 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1503 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1504 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1505 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1506 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1507 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1508 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1509 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1510 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1511 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1512 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1513 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1514 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1515 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1516 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1517 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1518 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1519
1520 #endif
1521
1522 #ifdef CONFIG_X86_IO_APIC
1523 static void quirk_alder_ioapic(struct pci_dev *pdev)
1524 {
1525         int i;
1526
1527         if ((pdev->class >> 8) != 0xff00)
1528                 return;
1529
1530         /* the first BAR is the location of the IO APIC...we must
1531          * not touch this (and it's already covered by the fixmap), so
1532          * forcibly insert it into the resource tree */
1533         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1534                 insert_resource(&iomem_resource, &pdev->resource[0]);
1535
1536         /* The next five BARs all seem to be rubbish, so just clean
1537          * them out */
1538         for (i=1; i < 6; i++) {
1539                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1540         }
1541
1542 }
1543 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1544 #endif
1545
1546 static void quirk_pcie_mch(struct pci_dev *pdev)
1547 {
1548         pci_msi_off(pdev);
1549         pdev->no_msi = 1;
1550 }
1551 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1552 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1553 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1554
1555
1556 /*
1557  * It's possible for the MSI to get corrupted if shpc and acpi
1558  * are used together on certain PXH-based systems.
1559  */
1560 static void quirk_pcie_pxh(struct pci_dev *dev)
1561 {
1562         pci_msi_off(dev);
1563         dev->no_msi = 1;
1564         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1565 }
1566 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1567 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1568 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1569 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1570 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1571
1572 /*
1573  * Some Intel PCI Express chipsets have trouble with downstream
1574  * device power management.
1575  */
1576 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1577 {
1578         pci_pm_d3_delay = 120;
1579         dev->no_d1d2 = 1;
1580 }
1581
1582 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1583 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1584 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1585 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1586 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1587 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1588 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1589 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1590 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1591 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1592 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1593 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1594 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1596 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1597 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1598 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1599 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1600 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1601 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1602 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1603
1604 #ifdef CONFIG_X86_IO_APIC
1605 /*
1606  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1607  * remap the original interrupt in the linux kernel to the boot interrupt, so
1608  * that a PCI device's interrupt handler is installed on the boot interrupt
1609  * line instead.
1610  */
1611 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1612 {
1613         if (noioapicquirk || noioapicreroute)
1614                 return;
1615
1616         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1617         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1618                  dev->vendor, dev->device);
1619 }
1620 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1622 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1623 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1624 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1625 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1627 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1628 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1629 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1630 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1631 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1632 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1633 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1634 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1635 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1636
1637 /*
1638  * On some chipsets we can disable the generation of legacy INTx boot
1639  * interrupts.
1640  */
1641
1642 /*
1643  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1644  * 300641-004US, section 5.7.3.
1645  */
1646 #define INTEL_6300_IOAPIC_ABAR          0x40
1647 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1648
1649 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1650 {
1651         u16 pci_config_word;
1652
1653         if (noioapicquirk)
1654                 return;
1655
1656         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1657         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1658         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1659
1660         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1661                  dev->vendor, dev->device);
1662 }
1663 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1664 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1665
1666 /*
1667  * disable boot interrupts on HT-1000
1668  */
1669 #define BC_HT1000_FEATURE_REG           0x64
1670 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1671 #define BC_HT1000_MAP_IDX               0xC00
1672 #define BC_HT1000_MAP_DATA              0xC01
1673
1674 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1675 {
1676         u32 pci_config_dword;
1677         u8 irq;
1678
1679         if (noioapicquirk)
1680                 return;
1681
1682         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1683         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1684                         BC_HT1000_PIC_REGS_ENABLE);
1685
1686         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1687                 outb(irq, BC_HT1000_MAP_IDX);
1688                 outb(0x00, BC_HT1000_MAP_DATA);
1689         }
1690
1691         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1692
1693         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1694                  dev->vendor, dev->device);
1695 }
1696 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1697 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1698
1699 /*
1700  * disable boot interrupts on AMD and ATI chipsets
1701  */
1702 /*
1703  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1704  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1705  * (due to an erratum).
1706  */
1707 #define AMD_813X_MISC                   0x40
1708 #define AMD_813X_NOIOAMODE              (1<<0)
1709 #define AMD_813X_REV_B1                 0x12
1710 #define AMD_813X_REV_B2                 0x13
1711
1712 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1713 {
1714         u32 pci_config_dword;
1715
1716         if (noioapicquirk)
1717                 return;
1718         if ((dev->revision == AMD_813X_REV_B1) ||
1719             (dev->revision == AMD_813X_REV_B2))
1720                 return;
1721
1722         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1723         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1724         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1725
1726         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1727                  dev->vendor, dev->device);
1728 }
1729 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1730 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1731 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1732 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1733
1734 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1735
1736 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1737 {
1738         u16 pci_config_word;
1739
1740         if (noioapicquirk)
1741                 return;
1742
1743         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1744         if (!pci_config_word) {
1745                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] "
1746                          "already disabled\n", dev->vendor, dev->device);
1747                 return;
1748         }
1749         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1750         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1751                  dev->vendor, dev->device);
1752 }
1753 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1754 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1755 #endif /* CONFIG_X86_IO_APIC */
1756
1757 /*
1758  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1759  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1760  * Re-allocate the region if needed...
1761  */
1762 static void quirk_tc86c001_ide(struct pci_dev *dev)
1763 {
1764         struct resource *r = &dev->resource[0];
1765
1766         if (r->start & 0x8) {
1767                 r->start = 0;
1768                 r->end = 0xf;
1769         }
1770 }
1771 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1772                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1773                          quirk_tc86c001_ide);
1774
1775 /*
1776  * PLX PCI 9050 PCI Target bridge controller has an errata that prevents the
1777  * local configuration registers accessible via BAR0 (memory) or BAR1 (i/o)
1778  * being read correctly if bit 7 of the base address is set.
1779  * The BAR0 or BAR1 region may be disabled (size 0) or enabled (size 128).
1780  * Re-allocate the regions to a 256-byte boundary if necessary.
1781  */
1782 static void quirk_plx_pci9050(struct pci_dev *dev)
1783 {
1784         unsigned int bar;
1785
1786         /* Fixed in revision 2 (PCI 9052). */
1787         if (dev->revision >= 2)
1788                 return;
1789         for (bar = 0; bar <= 1; bar++)
1790                 if (pci_resource_len(dev, bar) == 0x80 &&
1791                     (pci_resource_start(dev, bar) & 0x80)) {
1792                         struct resource *r = &dev->resource[bar];
1793                         dev_info(&dev->dev,
1794                                  "Re-allocating PLX PCI 9050 BAR %u to length 256 to avoid bit 7 bug\n",
1795                                  bar);
1796                         r->start = 0;
1797                         r->end = 0xff;
1798                 }
1799 }
1800 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, PCI_DEVICE_ID_PLX_9050,
1801                          quirk_plx_pci9050);
1802 /*
1803  * The following Meilhaus (vendor ID 0x1402) device IDs (amongst others)
1804  * may be using the PLX PCI 9050: 0x0630, 0x0940, 0x0950, 0x0960, 0x100b,
1805  * 0x1400, 0x140a, 0x140b, 0x14e0, 0x14ea, 0x14eb, 0x1604, 0x1608, 0x160c,
1806  * 0x168f, 0x2000, 0x2600, 0x3000, 0x810a, 0x810b.
1807  *
1808  * Currently, device IDs 0x2000 and 0x2600 are used by the Comedi "me_daq"
1809  * driver.
1810  */
1811 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2000, quirk_plx_pci9050);
1812 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2600, quirk_plx_pci9050);
1813
1814 static void quirk_netmos(struct pci_dev *dev)
1815 {
1816         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1817         unsigned int num_serial = dev->subsystem_device & 0xf;
1818
1819         /*
1820          * These Netmos parts are multiport serial devices with optional
1821          * parallel ports.  Even when parallel ports are present, they
1822          * are identified as class SERIAL, which means the serial driver
1823          * will claim them.  To prevent this, mark them as class OTHER.
1824          * These combo devices should be claimed by parport_serial.
1825          *
1826          * The subdevice ID is of the form 0x00PS, where <P> is the number
1827          * of parallel ports and <S> is the number of serial ports.
1828          */
1829         switch (dev->device) {
1830         case PCI_DEVICE_ID_NETMOS_9835:
1831                 /* Well, this rule doesn't hold for the following 9835 device */
1832                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1833                                 dev->subsystem_device == 0x0299)
1834                         return;
1835         case PCI_DEVICE_ID_NETMOS_9735:
1836         case PCI_DEVICE_ID_NETMOS_9745:
1837         case PCI_DEVICE_ID_NETMOS_9845:
1838         case PCI_DEVICE_ID_NETMOS_9855:
1839                 if (num_parallel) {
1840                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1841                                 "%u serial); changing class SERIAL to OTHER "
1842                                 "(use parport_serial)\n",
1843                                 dev->device, num_parallel, num_serial);
1844                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1845                             (dev->class & 0xff);
1846                 }
1847         }
1848 }
1849 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID,
1850                          PCI_CLASS_COMMUNICATION_SERIAL, 8, quirk_netmos);
1851
1852 static void quirk_e100_interrupt(struct pci_dev *dev)
1853 {
1854         u16 command, pmcsr;
1855         u8 __iomem *csr;
1856         u8 cmd_hi;
1857         int pm;
1858
1859         switch (dev->device) {
1860         /* PCI IDs taken from drivers/net/e100.c */
1861         case 0x1029:
1862         case 0x1030 ... 0x1034:
1863         case 0x1038 ... 0x103E:
1864         case 0x1050 ... 0x1057:
1865         case 0x1059:
1866         case 0x1064 ... 0x106B:
1867         case 0x1091 ... 0x1095:
1868         case 0x1209:
1869         case 0x1229:
1870         case 0x2449:
1871         case 0x2459:
1872         case 0x245D:
1873         case 0x27DC:
1874                 break;
1875         default:
1876                 return;
1877         }
1878
1879         /*
1880          * Some firmware hands off the e100 with interrupts enabled,
1881          * which can cause a flood of interrupts if packets are
1882          * received before the driver attaches to the device.  So
1883          * disable all e100 interrupts here.  The driver will
1884          * re-enable them when it's ready.
1885          */
1886         pci_read_config_word(dev, PCI_COMMAND, &command);
1887
1888         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1889                 return;
1890
1891         /*
1892          * Check that the device is in the D0 power state. If it's not,
1893          * there is no point to look any further.
1894          */
1895         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1896         if (pm) {
1897                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1898                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1899                         return;
1900         }
1901
1902         /* Convert from PCI bus to resource space.  */
1903         csr = ioremap(pci_resource_start(dev, 0), 8);
1904         if (!csr) {
1905                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1906                 return;
1907         }
1908
1909         cmd_hi = readb(csr + 3);
1910         if (cmd_hi == 0) {
1911                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1912                         "disabling\n");
1913                 writeb(1, csr + 3);
1914         }
1915
1916         iounmap(csr);
1917 }
1918 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
1919                         PCI_CLASS_NETWORK_ETHERNET, 8, quirk_e100_interrupt);
1920
1921 /*
1922  * The 82575 and 82598 may experience data corruption issues when transitioning
1923  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1924  */
1925 static void quirk_disable_aspm_l0s(struct pci_dev *dev)
1926 {
1927         dev_info(&dev->dev, "Disabling L0s\n");
1928         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1929 }
1930 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1931 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1932 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1933 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1934 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1935 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1936 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1937 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1938 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1939 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1940 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1941 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1942 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1943 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1944
1945 static void fixup_rev1_53c810(struct pci_dev *dev)
1946 {
1947         /* rev 1 ncr53c810 chips don't set the class at all which means
1948          * they don't get their resources remapped. Fix that here.
1949          */
1950
1951         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1952                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1953                 dev->class = PCI_CLASS_STORAGE_SCSI;
1954         }
1955 }
1956 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1957
1958 /* Enable 1k I/O space granularity on the Intel P64H2 */
1959 static void quirk_p64h2_1k_io(struct pci_dev *dev)
1960 {
1961         u16 en1k;
1962
1963         pci_read_config_word(dev, 0x40, &en1k);
1964
1965         if (en1k & 0x200) {
1966                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1967                 dev->io_window_1k = 1;
1968         }
1969 }
1970 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1971
1972 /* Under some circumstances, AER is not linked with extended capabilities.
1973  * Force it to be linked by setting the corresponding control bit in the
1974  * config space.
1975  */
1976 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1977 {
1978         uint8_t b;
1979         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1980                 if (!(b & 0x20)) {
1981                         pci_write_config_byte(dev, 0xf41, b | 0x20);
1982                         dev_info(&dev->dev,
1983                                "Linking AER extended capability\n");
1984                 }
1985         }
1986 }
1987 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1988                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1989 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1990                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1991
1992 static void quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
1993 {
1994         /*
1995          * Disable PCI Bus Parking and PCI Master read caching on CX700
1996          * which causes unspecified timing errors with a VT6212L on the PCI
1997          * bus leading to USB2.0 packet loss.
1998          *
1999          * This quirk is only enabled if a second (on the external PCI bus)
2000          * VT6212L is found -- the CX700 core itself also contains a USB
2001          * host controller with the same PCI ID as the VT6212L.
2002          */
2003
2004         /* Count VT6212L instances */
2005         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2006                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2007         uint8_t b;
2008
2009         /* p should contain the first (internal) VT6212L -- see if we have
2010            an external one by searching again */
2011         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2012         if (!p)
2013                 return;
2014         pci_dev_put(p);
2015
2016         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2017                 if (b & 0x40) {
2018                         /* Turn off PCI Bus Parking */
2019                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2020
2021                         dev_info(&dev->dev,
2022                                 "Disabling VIA CX700 PCI parking\n");
2023                 }
2024         }
2025
2026         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2027                 if (b != 0) {
2028                         /* Turn off PCI Master read caching */
2029                         pci_write_config_byte(dev, 0x72, 0x0);
2030
2031                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2032                         pci_write_config_byte(dev, 0x75, 0x1);
2033
2034                         /* Disable "Read FIFO Timer" */
2035                         pci_write_config_byte(dev, 0x77, 0x0);
2036
2037                         dev_info(&dev->dev,
2038                                 "Disabling VIA CX700 PCI caching\n");
2039                 }
2040         }
2041 }
2042 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2043
2044 /*
2045  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2046  * VPD end tag will hang the device.  This problem was initially
2047  * observed when a vpd entry was created in sysfs
2048  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2049  * will dump 32k of data.  Reading a full 32k will cause an access
2050  * beyond the VPD end tag causing the device to hang.  Once the device
2051  * is hung, the bnx2 driver will not be able to reset the device.
2052  * We believe that it is legal to read beyond the end tag and
2053  * therefore the solution is to limit the read/write length.
2054  */
2055 static void quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2056 {
2057         /*
2058          * Only disable the VPD capability for 5706, 5706S, 5708,
2059          * 5708S and 5709 rev. A
2060          */
2061         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2062             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2063             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2064             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2065             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2066              (dev->revision & 0xf0) == 0x0)) {
2067                 if (dev->vpd)
2068                         dev->vpd->len = 0x80;
2069         }
2070 }
2071
2072 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2073                         PCI_DEVICE_ID_NX2_5706,
2074                         quirk_brcm_570x_limit_vpd);
2075 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2076                         PCI_DEVICE_ID_NX2_5706S,
2077                         quirk_brcm_570x_limit_vpd);
2078 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2079                         PCI_DEVICE_ID_NX2_5708,
2080                         quirk_brcm_570x_limit_vpd);
2081 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2082                         PCI_DEVICE_ID_NX2_5708S,
2083                         quirk_brcm_570x_limit_vpd);
2084 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2085                         PCI_DEVICE_ID_NX2_5709,
2086                         quirk_brcm_570x_limit_vpd);
2087 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2088                         PCI_DEVICE_ID_NX2_5709S,
2089                         quirk_brcm_570x_limit_vpd);
2090
2091 static void quirk_brcm_5719_limit_mrrs(struct pci_dev *dev)
2092 {
2093         u32 rev;
2094
2095         pci_read_config_dword(dev, 0xf4, &rev);
2096
2097         /* Only CAP the MRRS if the device is a 5719 A0 */
2098         if (rev == 0x05719000) {
2099                 int readrq = pcie_get_readrq(dev);
2100                 if (readrq > 2048)
2101                         pcie_set_readrq(dev, 2048);
2102         }
2103 }
2104
2105 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_BROADCOM,
2106                          PCI_DEVICE_ID_TIGON3_5719,
2107                          quirk_brcm_5719_limit_mrrs);
2108
2109 /* Originally in EDAC sources for i82875P:
2110  * Intel tells BIOS developers to hide device 6 which
2111  * configures the overflow device access containing
2112  * the DRBs - this is where we expose device 6.
2113  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2114  */
2115 static void quirk_unhide_mch_dev6(struct pci_dev *dev)
2116 {
2117         u8 reg;
2118
2119         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2120                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2121                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2122         }
2123 }
2124
2125 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2126                         quirk_unhide_mch_dev6);
2127 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2128                         quirk_unhide_mch_dev6);
2129
2130 #ifdef CONFIG_TILEPRO
2131 /*
2132  * The Tilera TILEmpower tilepro platform needs to set the link speed
2133  * to 2.5GT(Giga-Transfers)/s (Gen 1). The default link speed
2134  * setting is 5GT/s (Gen 2). 0x98 is the Link Control2 PCIe
2135  * capability register of the PEX8624 PCIe switch. The switch
2136  * supports link speed auto negotiation, but falsely sets
2137  * the link speed to 5GT/s.
2138  */
2139 static void quirk_tile_plx_gen1(struct pci_dev *dev)
2140 {
2141         if (tile_plx_gen1) {
2142                 pci_write_config_dword(dev, 0x98, 0x1);
2143                 mdelay(50);
2144         }
2145 }
2146 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8624, quirk_tile_plx_gen1);
2147 #endif /* CONFIG_TILEPRO */
2148
2149 #ifdef CONFIG_PCI_MSI
2150 /* Some chipsets do not support MSI. We cannot easily rely on setting
2151  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2152  * some other busses controlled by the chipset even if Linux is not
2153  * aware of it.  Instead of setting the flag on all busses in the
2154  * machine, simply disable MSI globally.
2155  */
2156 static void quirk_disable_all_msi(struct pci_dev *dev)
2157 {
2158         pci_no_msi();
2159         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2160 }
2161 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2164 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2165 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2166 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2167 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2168
2169 /* Disable MSI on chipsets that are known to not support it */
2170 static void quirk_disable_msi(struct pci_dev *dev)
2171 {
2172         if (dev->subordinate) {
2173                 dev_warn(&dev->dev, "MSI quirk detected; "
2174                         "subordinate MSI disabled\n");
2175                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2176         }
2177 }
2178 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2179 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2180 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2181
2182 /*
2183  * The APC bridge device in AMD 780 family northbridges has some random
2184  * OEM subsystem ID in its vendor ID register (erratum 18), so instead
2185  * we use the possible vendor/device IDs of the host bridge for the
2186  * declared quirk, and search for the APC bridge by slot number.
2187  */
2188 static void quirk_amd_780_apc_msi(struct pci_dev *host_bridge)
2189 {
2190         struct pci_dev *apc_bridge;
2191
2192         apc_bridge = pci_get_slot(host_bridge->bus, PCI_DEVFN(1, 0));
2193         if (apc_bridge) {
2194                 if (apc_bridge->device == 0x9602)
2195                         quirk_disable_msi(apc_bridge);
2196                 pci_dev_put(apc_bridge);
2197         }
2198 }
2199 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9600, quirk_amd_780_apc_msi);
2200 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9601, quirk_amd_780_apc_msi);
2201
2202 /* Go through the list of Hypertransport capabilities and
2203  * return 1 if a HT MSI capability is found and enabled */
2204 static int msi_ht_cap_enabled(struct pci_dev *dev)
2205 {
2206         int pos, ttl = 48;
2207
2208         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2209         while (pos && ttl--) {
2210                 u8 flags;
2211
2212                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2213                                          &flags) == 0)
2214                 {
2215                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2216                                 flags & HT_MSI_FLAGS_ENABLE ?
2217                                 "enabled" : "disabled");
2218                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2219                 }
2220
2221                 pos = pci_find_next_ht_capability(dev, pos,
2222                                                   HT_CAPTYPE_MSI_MAPPING);
2223         }
2224         return 0;
2225 }
2226
2227 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2228 static void quirk_msi_ht_cap(struct pci_dev *dev)
2229 {
2230         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2231                 dev_warn(&dev->dev, "MSI quirk detected; "
2232                         "subordinate MSI disabled\n");
2233                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2234         }
2235 }
2236 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2237                         quirk_msi_ht_cap);
2238
2239 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2240  * MSI are supported if the MSI capability set in any of these mappings.
2241  */
2242 static void quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2243 {
2244         struct pci_dev *pdev;
2245
2246         if (!dev->subordinate)
2247                 return;
2248
2249         /* check HT MSI cap on this chipset and the root one.
2250          * a single one having MSI is enough to be sure that MSI are supported.
2251          */
2252         pdev = pci_get_slot(dev->bus, 0);
2253         if (!pdev)
2254                 return;
2255         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2256                 dev_warn(&dev->dev, "MSI quirk detected; "
2257                         "subordinate MSI disabled\n");
2258                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2259         }
2260         pci_dev_put(pdev);
2261 }
2262 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2263                         quirk_nvidia_ck804_msi_ht_cap);
2264
2265 /* Force enable MSI mapping capability on HT bridges */
2266 static void ht_enable_msi_mapping(struct pci_dev *dev)
2267 {
2268         int pos, ttl = 48;
2269
2270         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2271         while (pos && ttl--) {
2272                 u8 flags;
2273
2274                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2275                                          &flags) == 0) {
2276                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2277
2278                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2279                                               flags | HT_MSI_FLAGS_ENABLE);
2280                 }
2281                 pos = pci_find_next_ht_capability(dev, pos,
2282                                                   HT_CAPTYPE_MSI_MAPPING);
2283         }
2284 }
2285 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2286                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2287                          ht_enable_msi_mapping);
2288
2289 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2290                          ht_enable_msi_mapping);
2291
2292 /* The P5N32-SLI motherboards from Asus have a problem with msi
2293  * for the MCP55 NIC. It is not yet determined whether the msi problem
2294  * also affects other devices. As for now, turn off msi for this device.
2295  */
2296 static void nvenet_msi_disable(struct pci_dev *dev)
2297 {
2298         const char *board_name = dmi_get_system_info(DMI_BOARD_NAME);
2299
2300         if (board_name &&
2301             (strstr(board_name, "P5N32-SLI PREMIUM") ||
2302              strstr(board_name, "P5N32-E SLI"))) {
2303                 dev_info(&dev->dev,
2304                          "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2305                 dev->no_msi = 1;
2306         }
2307 }
2308 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2309                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2310                         nvenet_msi_disable);
2311
2312 /*
2313  * Some versions of the MCP55 bridge from nvidia have a legacy irq routing
2314  * config register.  This register controls the routing of legacy interrupts
2315  * from devices that route through the MCP55.  If this register is misprogramed
2316  * interrupts are only sent to the bsp, unlike conventional systems where the
2317  * irq is broadxast to all online cpus.  Not having this register set
2318  * properly prevents kdump from booting up properly, so lets make sure that
2319  * we have it set correctly.
2320  * Note this is an undocumented register.
2321  */
2322 static void nvbridge_check_legacy_irq_routing(struct pci_dev *dev)
2323 {
2324         u32 cfg;
2325
2326         if (!pci_find_capability(dev, PCI_CAP_ID_HT))
2327                 return;
2328
2329         pci_read_config_dword(dev, 0x74, &cfg);
2330
2331         if (cfg & ((1 << 2) | (1 << 15))) {
2332                 printk(KERN_INFO "Rewriting irq routing register on MCP55\n");
2333                 cfg &= ~((1 << 2) | (1 << 15));
2334                 pci_write_config_dword(dev, 0x74, cfg);
2335         }
2336 }
2337
2338 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2339                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V0,
2340                         nvbridge_check_legacy_irq_routing);
2341
2342 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2343                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V4,
2344                         nvbridge_check_legacy_irq_routing);
2345
2346 static int ht_check_msi_mapping(struct pci_dev *dev)
2347 {
2348         int pos, ttl = 48;
2349         int found = 0;
2350
2351         /* check if there is HT MSI cap or enabled on this device */
2352         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2353         while (pos && ttl--) {
2354                 u8 flags;
2355
2356                 if (found < 1)
2357                         found = 1;
2358                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2359                                          &flags) == 0) {
2360                         if (flags & HT_MSI_FLAGS_ENABLE) {
2361                                 if (found < 2) {
2362                                         found = 2;
2363                                         break;
2364                                 }
2365                         }
2366                 }
2367                 pos = pci_find_next_ht_capability(dev, pos,
2368                                                   HT_CAPTYPE_MSI_MAPPING);
2369         }
2370
2371         return found;
2372 }
2373
2374 static int host_bridge_with_leaf(struct pci_dev *host_bridge)
2375 {
2376         struct pci_dev *dev;
2377         int pos;
2378         int i, dev_no;
2379         int found = 0;
2380
2381         dev_no = host_bridge->devfn >> 3;
2382         for (i = dev_no + 1; i < 0x20; i++) {
2383                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2384                 if (!dev)
2385                         continue;
2386
2387                 /* found next host bridge ?*/
2388                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2389                 if (pos != 0) {
2390                         pci_dev_put(dev);
2391                         break;
2392                 }
2393
2394                 if (ht_check_msi_mapping(dev)) {
2395                         found = 1;
2396                         pci_dev_put(dev);
2397                         break;
2398                 }
2399                 pci_dev_put(dev);
2400         }
2401
2402         return found;
2403 }
2404
2405 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2406 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2407
2408 static int is_end_of_ht_chain(struct pci_dev *dev)
2409 {
2410         int pos, ctrl_off;
2411         int end = 0;
2412         u16 flags, ctrl;
2413
2414         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2415
2416         if (!pos)
2417                 goto out;
2418
2419         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2420
2421         ctrl_off = ((flags >> 10) & 1) ?
2422                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2423         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2424
2425         if (ctrl & (1 << 6))
2426                 end = 1;
2427
2428 out:
2429         return end;
2430 }
2431
2432 static void nv_ht_enable_msi_mapping(struct pci_dev *dev)
2433 {
2434         struct pci_dev *host_bridge;
2435         int pos;
2436         int i, dev_no;
2437         int found = 0;
2438
2439         dev_no = dev->devfn >> 3;
2440         for (i = dev_no; i >= 0; i--) {
2441                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2442                 if (!host_bridge)
2443                         continue;
2444
2445                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2446                 if (pos != 0) {
2447                         found = 1;
2448                         break;
2449                 }
2450                 pci_dev_put(host_bridge);
2451         }
2452
2453         if (!found)
2454                 return;
2455
2456         /* don't enable end_device/host_bridge with leaf directly here */
2457         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2458             host_bridge_with_leaf(host_bridge))
2459                 goto out;
2460
2461         /* root did that ! */
2462         if (msi_ht_cap_enabled(host_bridge))
2463                 goto out;
2464
2465         ht_enable_msi_mapping(dev);
2466
2467 out:
2468         pci_dev_put(host_bridge);
2469 }
2470
2471 static void ht_disable_msi_mapping(struct pci_dev *dev)
2472 {
2473         int pos, ttl = 48;
2474
2475         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2476         while (pos && ttl--) {
2477                 u8 flags;
2478
2479                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2480                                          &flags) == 0) {
2481                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2482
2483                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2484                                               flags & ~HT_MSI_FLAGS_ENABLE);
2485                 }
2486                 pos = pci_find_next_ht_capability(dev, pos,
2487                                                   HT_CAPTYPE_MSI_MAPPING);
2488         }
2489 }
2490
2491 static void __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2492 {
2493         struct pci_dev *host_bridge;
2494         int pos;
2495         int found;
2496
2497         if (!pci_msi_enabled())
2498                 return;
2499
2500         /* check if there is HT MSI cap or enabled on this device */
2501         found = ht_check_msi_mapping(dev);
2502
2503         /* no HT MSI CAP */
2504         if (found == 0)
2505                 return;
2506
2507         /*
2508          * HT MSI mapping should be disabled on devices that are below
2509          * a non-Hypertransport host bridge. Locate the host bridge...
2510          */
2511         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2512         if (host_bridge == NULL) {
2513                 dev_warn(&dev->dev,
2514                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2515                 return;
2516         }
2517
2518         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2519         if (pos != 0) {
2520                 /* Host bridge is to HT */
2521                 if (found == 1) {
2522                         /* it is not enabled, try to enable it */
2523                         if (all)
2524                                 ht_enable_msi_mapping(dev);
2525                         else
2526                                 nv_ht_enable_msi_mapping(dev);
2527                 }
2528                 goto out;
2529         }
2530
2531         /* HT MSI is not enabled */
2532         if (found == 1)
2533                 goto out;
2534
2535         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2536         ht_disable_msi_mapping(dev);
2537
2538 out:
2539         pci_dev_put(host_bridge);
2540 }
2541
2542 static void nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2543 {
2544         return __nv_msi_ht_cap_quirk(dev, 1);
2545 }
2546
2547 static void nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2548 {
2549         return __nv_msi_ht_cap_quirk(dev, 0);
2550 }
2551
2552 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2553 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2554
2555 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2556 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2557
2558 static void quirk_msi_intx_disable_bug(struct pci_dev *dev)
2559 {
2560         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2561 }
2562 static void quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2563 {
2564         struct pci_dev *p;
2565
2566         /* SB700 MSI issue will be fixed at HW level from revision A21,
2567          * we need check PCI REVISION ID of SMBus controller to get SB700
2568          * revision.
2569          */
2570         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2571                            NULL);
2572         if (!p)
2573                 return;
2574
2575         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2576                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2577         pci_dev_put(p);
2578 }
2579 static void quirk_msi_intx_disable_qca_bug(struct pci_dev *dev)
2580 {
2581         /* AR816X/AR817X/E210X MSI is fixed at HW level from revision 0x18 */
2582         if (dev->revision < 0x18) {
2583                 dev_info(&dev->dev, "set MSI_INTX_DISABLE_BUG flag\n");
2584                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2585         }
2586 }
2587 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2588                         PCI_DEVICE_ID_TIGON3_5780,
2589                         quirk_msi_intx_disable_bug);
2590 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2591                         PCI_DEVICE_ID_TIGON3_5780S,
2592                         quirk_msi_intx_disable_bug);
2593 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2594                         PCI_DEVICE_ID_TIGON3_5714,
2595                         quirk_msi_intx_disable_bug);
2596 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2597                         PCI_DEVICE_ID_TIGON3_5714S,
2598                         quirk_msi_intx_disable_bug);
2599 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2600                         PCI_DEVICE_ID_TIGON3_5715,
2601                         quirk_msi_intx_disable_bug);
2602 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2603                         PCI_DEVICE_ID_TIGON3_5715S,
2604                         quirk_msi_intx_disable_bug);
2605
2606 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2607                         quirk_msi_intx_disable_ati_bug);
2608 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2609                         quirk_msi_intx_disable_ati_bug);
2610 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2611                         quirk_msi_intx_disable_ati_bug);
2612 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2613                         quirk_msi_intx_disable_ati_bug);
2614 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2615                         quirk_msi_intx_disable_ati_bug);
2616
2617 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2618                         quirk_msi_intx_disable_bug);
2619 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2620                         quirk_msi_intx_disable_bug);
2621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2622                         quirk_msi_intx_disable_bug);
2623
2624 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1062,
2625                         quirk_msi_intx_disable_bug);
2626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1063,
2627                         quirk_msi_intx_disable_bug);
2628 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2060,
2629                         quirk_msi_intx_disable_bug);
2630 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2062,
2631                         quirk_msi_intx_disable_bug);
2632 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1073,
2633                         quirk_msi_intx_disable_bug);
2634 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1083,
2635                         quirk_msi_intx_disable_bug);
2636 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1090,
2637                         quirk_msi_intx_disable_qca_bug);
2638 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1091,
2639                         quirk_msi_intx_disable_qca_bug);
2640 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a0,
2641                         quirk_msi_intx_disable_qca_bug);
2642 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a1,
2643                         quirk_msi_intx_disable_qca_bug);
2644 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0xe091,
2645                         quirk_msi_intx_disable_qca_bug);
2646 #endif /* CONFIG_PCI_MSI */
2647
2648 /* Allow manual resource allocation for PCI hotplug bridges
2649  * via pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For
2650  * some PCI-PCI hotplug bridges, like PLX 6254 (former HINT HB6),
2651  * kernel fails to allocate resources when hotplug device is
2652  * inserted and PCI bus is rescanned.
2653  */
2654 static void quirk_hotplug_bridge(struct pci_dev *dev)
2655 {
2656         dev->is_hotplug_bridge = 1;
2657 }
2658
2659 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
2660
2661 /*
2662  * This is a quirk for the Ricoh MMC controller found as a part of
2663  * some mulifunction chips.
2664
2665  * This is very similar and based on the ricoh_mmc driver written by
2666  * Philip Langdale. Thank you for these magic sequences.
2667  *
2668  * These chips implement the four main memory card controllers (SD, MMC, MS, xD)
2669  * and one or both of cardbus or firewire.
2670  *
2671  * It happens that they implement SD and MMC
2672  * support as separate controllers (and PCI functions). The linux SDHCI
2673  * driver supports MMC cards but the chip detects MMC cards in hardware
2674  * and directs them to the MMC controller - so the SDHCI driver never sees
2675  * them.
2676  *
2677  * To get around this, we must disable the useless MMC controller.
2678  * At that point, the SDHCI controller will start seeing them
2679  * It seems to be the case that the relevant PCI registers to deactivate the
2680  * MMC controller live on PCI function 0, which might be the cardbus controller
2681  * or the firewire controller, depending on the particular chip in question
2682  *
2683  * This has to be done early, because as soon as we disable the MMC controller
2684  * other pci functions shift up one level, e.g. function #2 becomes function
2685  * #1, and this will confuse the pci core.
2686  */
2687
2688 #ifdef CONFIG_MMC_RICOH_MMC
2689 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
2690 {
2691         /* disable via cardbus interface */
2692         u8 write_enable;
2693         u8 write_target;
2694         u8 disable;
2695
2696         /* disable must be done via function #0 */
2697         if (PCI_FUNC(dev->devfn))
2698                 return;
2699
2700         pci_read_config_byte(dev, 0xB7, &disable);
2701         if (disable & 0x02)
2702                 return;
2703
2704         pci_read_config_byte(dev, 0x8E, &write_enable);
2705         pci_write_config_byte(dev, 0x8E, 0xAA);
2706         pci_read_config_byte(dev, 0x8D, &write_target);
2707         pci_write_config_byte(dev, 0x8D, 0xB7);
2708         pci_write_config_byte(dev, 0xB7, disable | 0x02);
2709         pci_write_config_byte(dev, 0x8E, write_enable);
2710         pci_write_config_byte(dev, 0x8D, write_target);
2711
2712         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via cardbus function)\n");
2713         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2714 }
2715 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2716 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2717
2718 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
2719 {
2720         /* disable via firewire interface */
2721         u8 write_enable;
2722         u8 disable;
2723
2724         /* disable must be done via function #0 */
2725         if (PCI_FUNC(dev->devfn))
2726                 return;
2727         /*
2728          * RICOH 0xe822 and 0xe823 SD/MMC card readers fail to recognize
2729          * certain types of SD/MMC cards. Lowering the SD base
2730          * clock frequency from 200Mhz to 50Mhz fixes this issue.
2731          *
2732          * 0x150 - SD2.0 mode enable for changing base clock
2733          *         frequency to 50Mhz
2734          * 0xe1  - Base clock frequency
2735          * 0x32  - 50Mhz new clock frequency
2736          * 0xf9  - Key register for 0x150
2737          * 0xfc  - key register for 0xe1
2738          */
2739         if (dev->device == PCI_DEVICE_ID_RICOH_R5CE822 ||
2740             dev->device == PCI_DEVICE_ID_RICOH_R5CE823) {
2741                 pci_write_config_byte(dev, 0xf9, 0xfc);
2742                 pci_write_config_byte(dev, 0x150, 0x10);
2743                 pci_write_config_byte(dev, 0xf9, 0x00);
2744                 pci_write_config_byte(dev, 0xfc, 0x01);
2745                 pci_write_config_byte(dev, 0xe1, 0x32);
2746                 pci_write_config_byte(dev, 0xfc, 0x00);
2747
2748                 dev_notice(&dev->dev, "MMC controller base frequency changed to 50Mhz.\n");
2749         }
2750
2751         pci_read_config_byte(dev, 0xCB, &disable);
2752
2753         if (disable & 0x02)
2754                 return;
2755
2756         pci_read_config_byte(dev, 0xCA, &write_enable);
2757         pci_write_config_byte(dev, 0xCA, 0x57);
2758         pci_write_config_byte(dev, 0xCB, disable | 0x02);
2759         pci_write_config_byte(dev, 0xCA, write_enable);
2760
2761         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via firewire function)\n");
2762         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2763
2764 }
2765 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2766 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2767 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2768 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2769 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2770 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2771 #endif /*CONFIG_MMC_RICOH_MMC*/
2772
2773 #ifdef CONFIG_DMAR_TABLE
2774 #define VTUNCERRMSK_REG 0x1ac
2775 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
2776 /*
2777  * This is a quirk for masking vt-d spec defined errors to platform error
2778  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
2779  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
2780  * on the RAS config settings of the platform) when a vt-d fault happens.
2781  * The resulting SMI caused the system to hang.
2782  *
2783  * VT-d spec related errors are already handled by the VT-d OS code, so no
2784  * need to report the same error through other channels.
2785  */
2786 static void vtd_mask_spec_errors(struct pci_dev *dev)
2787 {
2788         u32 word;
2789
2790         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
2791         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
2792 }
2793 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
2794 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
2795 #endif
2796
2797 static void fixup_ti816x_class(struct pci_dev *dev)
2798 {
2799         u32 class = dev->class;
2800
2801         /* TI 816x devices do not have class code set when in PCIe boot mode */
2802         dev->class = PCI_CLASS_MULTIMEDIA_VIDEO << 8;
2803         dev_info(&dev->dev, "PCI class overridden (%#08x -> %#08x)\n",
2804                  class, dev->class);
2805 }
2806 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_TI, 0xb800,
2807                               PCI_CLASS_NOT_DEFINED, 0, fixup_ti816x_class);
2808
2809 /* Some PCIe devices do not work reliably with the claimed maximum
2810  * payload size supported.
2811  */
2812 static void fixup_mpss_256(struct pci_dev *dev)
2813 {
2814         dev->pcie_mpss = 1; /* 256 bytes */
2815 }
2816 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2817                          PCI_DEVICE_ID_SOLARFLARE_SFC4000A_0, fixup_mpss_256);
2818 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2819                          PCI_DEVICE_ID_SOLARFLARE_SFC4000A_1, fixup_mpss_256);
2820 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2821                          PCI_DEVICE_ID_SOLARFLARE_SFC4000B, fixup_mpss_256);
2822
2823 /* Intel 5000 and 5100 Memory controllers have an errata with read completion
2824  * coalescing (which is enabled by default on some BIOSes) and MPS of 256B.
2825  * Since there is no way of knowing what the PCIE MPS on each fabric will be
2826  * until all of the devices are discovered and buses walked, read completion
2827  * coalescing must be disabled.  Unfortunately, it cannot be re-enabled because
2828  * it is possible to hotplug a device with MPS of 256B.
2829  */
2830 static void quirk_intel_mc_errata(struct pci_dev *dev)
2831 {
2832         int err;
2833         u16 rcc;
2834
2835         if (pcie_bus_config == PCIE_BUS_TUNE_OFF)
2836                 return;
2837
2838         /* Intel errata specifies bits to change but does not say what they are.
2839          * Keeping them magical until such time as the registers and values can
2840          * be explained.
2841          */
2842         err = pci_read_config_word(dev, 0x48, &rcc);
2843         if (err) {
2844                 dev_err(&dev->dev, "Error attempting to read the read "
2845                         "completion coalescing register.\n");
2846                 return;
2847         }
2848
2849         if (!(rcc & (1 << 10)))
2850                 return;
2851
2852         rcc &= ~(1 << 10);
2853
2854         err = pci_write_config_word(dev, 0x48, rcc);
2855         if (err) {
2856                 dev_err(&dev->dev, "Error attempting to write the read "
2857                         "completion coalescing register.\n");
2858                 return;
2859         }
2860
2861         pr_info_once("Read completion coalescing disabled due to hardware "
2862                      "errata relating to 256B MPS.\n");
2863 }
2864 /* Intel 5000 series memory controllers and ports 2-7 */
2865 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25c0, quirk_intel_mc_errata);
2866 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d0, quirk_intel_mc_errata);
2867 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d4, quirk_intel_mc_errata);
2868 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d8, quirk_intel_mc_errata);
2869 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e2, quirk_intel_mc_errata);
2870 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e3, quirk_intel_mc_errata);
2871 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e4, quirk_intel_mc_errata);
2872 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e5, quirk_intel_mc_errata);
2873 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e6, quirk_intel_mc_errata);
2874 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e7, quirk_intel_mc_errata);
2875 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f7, quirk_intel_mc_errata);
2876 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f8, quirk_intel_mc_errata);
2877 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f9, quirk_intel_mc_errata);
2878 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25fa, quirk_intel_mc_errata);
2879 /* Intel 5100 series memory controllers and ports 2-7 */
2880 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65c0, quirk_intel_mc_errata);
2881 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e2, quirk_intel_mc_errata);
2882 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e3, quirk_intel_mc_errata);
2883 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e4, quirk_intel_mc_errata);
2884 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e5, quirk_intel_mc_errata);
2885 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e6, quirk_intel_mc_errata);
2886 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e7, quirk_intel_mc_errata);
2887 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f7, quirk_intel_mc_errata);
2888 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f8, quirk_intel_mc_errata);
2889 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f9, quirk_intel_mc_errata);
2890 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65fa, quirk_intel_mc_errata);
2891
2892
2893 static ktime_t fixup_debug_start(struct pci_dev *dev,
2894                                  void (*fn)(struct pci_dev *dev))
2895 {
2896         ktime_t calltime = ktime_set(0, 0);
2897
2898         dev_dbg(&dev->dev, "calling %pF\n", fn);
2899         if (initcall_debug) {
2900                 pr_debug("calling  %pF @ %i for %s\n",
2901                          fn, task_pid_nr(current), dev_name(&dev->dev));
2902                 calltime = ktime_get();
2903         }
2904
2905         return calltime;
2906 }
2907
2908 static void fixup_debug_report(struct pci_dev *dev, ktime_t calltime,
2909                                void (*fn)(struct pci_dev *dev))
2910 {
2911         ktime_t delta, rettime;
2912         unsigned long long duration;
2913
2914         if (initcall_debug) {
2915                 rettime = ktime_get();
2916                 delta = ktime_sub(rettime, calltime);
2917                 duration = (unsigned long long) ktime_to_ns(delta) >> 10;
2918                 pr_debug("pci fixup %pF returned after %lld usecs for %s\n",
2919                          fn, duration, dev_name(&dev->dev));
2920         }
2921 }
2922
2923 /*
2924  * Some BIOS implementations leave the Intel GPU interrupts enabled,
2925  * even though no one is handling them (f.e. i915 driver is never loaded).
2926  * Additionally the interrupt destination is not set up properly
2927  * and the interrupt ends up -somewhere-.
2928  *
2929  * These spurious interrupts are "sticky" and the kernel disables
2930  * the (shared) interrupt line after 100.000+ generated interrupts.
2931  *
2932  * Fix it by disabling the still enabled interrupts.
2933  * This resolves crashes often seen on monitor unplug.
2934  */
2935 #define I915_DEIER_REG 0x4400c
2936 static void disable_igfx_irq(struct pci_dev *dev)
2937 {
2938         void __iomem *regs = pci_iomap(dev, 0, 0);
2939         if (regs == NULL) {
2940                 dev_warn(&dev->dev, "igfx quirk: Can't iomap PCI device\n");
2941                 return;
2942         }
2943
2944         /* Check if any interrupt line is still enabled */
2945         if (readl(regs + I915_DEIER_REG) != 0) {
2946                 dev_warn(&dev->dev, "BIOS left Intel GPU interrupts enabled; "
2947                         "disabling\n");
2948
2949                 writel(0, regs + I915_DEIER_REG);
2950         }
2951
2952         pci_iounmap(dev, regs);
2953 }
2954 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0102, disable_igfx_irq);
2955 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x010a, disable_igfx_irq);
2956 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0152, disable_igfx_irq);
2957
2958 /*
2959  * Some devices may pass our check in pci_intx_mask_supported if
2960  * PCI_COMMAND_INTX_DISABLE works though they actually do not properly
2961  * support this feature.
2962  */
2963 static void quirk_broken_intx_masking(struct pci_dev *dev)
2964 {
2965         dev->broken_intx_masking = 1;
2966 }
2967 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CHELSIO, 0x0030,
2968                          quirk_broken_intx_masking);
2969 DECLARE_PCI_FIXUP_HEADER(0x1814, 0x0601, /* Ralink RT2800 802.11n PCI */
2970                          quirk_broken_intx_masking);
2971
2972 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
2973                           struct pci_fixup *end)
2974 {
2975         ktime_t calltime;
2976
2977         for (; f < end; f++)
2978                 if ((f->class == (u32) (dev->class >> f->class_shift) ||
2979                      f->class == (u32) PCI_ANY_ID) &&
2980                     (f->vendor == dev->vendor ||
2981                      f->vendor == (u16) PCI_ANY_ID) &&
2982                     (f->device == dev->device ||
2983                      f->device == (u16) PCI_ANY_ID)) {
2984                         calltime = fixup_debug_start(dev, f->hook);
2985                         f->hook(dev);
2986                         fixup_debug_report(dev, calltime, f->hook);
2987                 }
2988 }
2989
2990 extern struct pci_fixup __start_pci_fixups_early[];
2991 extern struct pci_fixup __end_pci_fixups_early[];
2992 extern struct pci_fixup __start_pci_fixups_header[];
2993 extern struct pci_fixup __end_pci_fixups_header[];
2994 extern struct pci_fixup __start_pci_fixups_final[];
2995 extern struct pci_fixup __end_pci_fixups_final[];
2996 extern struct pci_fixup __start_pci_fixups_enable[];
2997 extern struct pci_fixup __end_pci_fixups_enable[];
2998 extern struct pci_fixup __start_pci_fixups_resume[];
2999 extern struct pci_fixup __end_pci_fixups_resume[];
3000 extern struct pci_fixup __start_pci_fixups_resume_early[];
3001 extern struct pci_fixup __end_pci_fixups_resume_early[];
3002 extern struct pci_fixup __start_pci_fixups_suspend[];
3003 extern struct pci_fixup __end_pci_fixups_suspend[];
3004
3005 static bool pci_apply_fixup_final_quirks;
3006
3007 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
3008 {
3009         struct pci_fixup *start, *end;
3010
3011         switch(pass) {
3012         case pci_fixup_early:
3013                 start = __start_pci_fixups_early;
3014                 end = __end_pci_fixups_early;
3015                 break;
3016
3017         case pci_fixup_header:
3018                 start = __start_pci_fixups_header;
3019                 end = __end_pci_fixups_header;
3020                 break;
3021
3022         case pci_fixup_final:
3023                 if (!pci_apply_fixup_final_quirks)
3024                         return;
3025                 start = __start_pci_fixups_final;
3026                 end = __end_pci_fixups_final;
3027                 break;
3028
3029         case pci_fixup_enable:
3030                 start = __start_pci_fixups_enable;
3031                 end = __end_pci_fixups_enable;
3032                 break;
3033
3034         case pci_fixup_resume:
3035                 start = __start_pci_fixups_resume;
3036                 end = __end_pci_fixups_resume;
3037                 break;
3038
3039         case pci_fixup_resume_early:
3040                 start = __start_pci_fixups_resume_early;
3041                 end = __end_pci_fixups_resume_early;
3042                 break;
3043
3044         case pci_fixup_suspend:
3045                 start = __start_pci_fixups_suspend;
3046                 end = __end_pci_fixups_suspend;
3047                 break;
3048
3049         default:
3050                 /* stupid compiler warning, you would think with an enum... */
3051                 return;
3052         }
3053         pci_do_fixups(dev, start, end);
3054 }
3055 EXPORT_SYMBOL(pci_fixup_device);
3056
3057
3058 static int __init pci_apply_final_quirks(void)
3059 {
3060         struct pci_dev *dev = NULL;
3061         u8 cls = 0;
3062         u8 tmp;
3063
3064         if (pci_cache_line_size)
3065                 printk(KERN_DEBUG "PCI: CLS %u bytes\n",
3066                        pci_cache_line_size << 2);
3067
3068         pci_apply_fixup_final_quirks = true;
3069         for_each_pci_dev(dev) {
3070                 pci_fixup_device(pci_fixup_final, dev);
3071                 /*
3072                  * If arch hasn't set it explicitly yet, use the CLS
3073                  * value shared by all PCI devices.  If there's a
3074                  * mismatch, fall back to the default value.
3075                  */
3076                 if (!pci_cache_line_size) {
3077                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
3078                         if (!cls)
3079                                 cls = tmp;
3080                         if (!tmp || cls == tmp)
3081                                 continue;
3082
3083                         printk(KERN_DEBUG "PCI: CLS mismatch (%u != %u), "
3084                                "using %u bytes\n", cls << 2, tmp << 2,
3085                                pci_dfl_cache_line_size << 2);
3086                         pci_cache_line_size = pci_dfl_cache_line_size;
3087                 }
3088         }
3089
3090         if (!pci_cache_line_size) {
3091                 printk(KERN_DEBUG "PCI: CLS %u bytes, default %u\n",
3092                        cls << 2, pci_dfl_cache_line_size << 2);
3093                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
3094         }
3095
3096         return 0;
3097 }
3098
3099 fs_initcall_sync(pci_apply_final_quirks);
3100
3101 /*
3102  * Followings are device-specific reset methods which can be used to
3103  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
3104  * not available.
3105  */
3106 static int reset_intel_generic_dev(struct pci_dev *dev, int probe)
3107 {
3108         int pos;
3109
3110         /* only implement PCI_CLASS_SERIAL_USB at present */
3111         if (dev->class == PCI_CLASS_SERIAL_USB) {
3112                 pos = pci_find_capability(dev, PCI_CAP_ID_VNDR);
3113                 if (!pos)
3114                         return -ENOTTY;
3115
3116                 if (probe)
3117                         return 0;
3118
3119                 pci_write_config_byte(dev, pos + 0x4, 1);
3120                 msleep(100);
3121
3122                 return 0;
3123         } else {
3124                 return -ENOTTY;
3125         }
3126 }
3127
3128 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, int probe)
3129 {
3130         int i;
3131         u16 status;
3132
3133         /*
3134          * http://www.intel.com/content/dam/doc/datasheet/82599-10-gbe-controller-datasheet.pdf
3135          *
3136          * The 82599 supports FLR on VFs, but FLR support is reported only
3137          * in the PF DEVCAP (sec 9.3.10.4), not in the VF DEVCAP (sec 9.5).
3138          * Therefore, we can't use pcie_flr(), which checks the VF DEVCAP.
3139          */
3140
3141         if (probe)
3142                 return 0;
3143
3144         /* Wait for Transaction Pending bit clean */
3145         for (i = 0; i < 4; i++) {
3146                 if (i)
3147                         msleep((1 << (i - 1)) * 100);
3148
3149                 pcie_capability_read_word(dev, PCI_EXP_DEVSTA, &status);
3150                 if (!(status & PCI_EXP_DEVSTA_TRPND))
3151                         goto clear;
3152         }
3153
3154         dev_err(&dev->dev, "transaction is not cleared; "
3155                         "proceeding with reset anyway\n");
3156
3157 clear:
3158         pcie_capability_set_word(dev, PCI_EXP_DEVCTL, PCI_EXP_DEVCTL_BCR_FLR);
3159
3160         msleep(100);
3161
3162         return 0;
3163 }
3164
3165 #include "../gpu/drm/i915/i915_reg.h"
3166 #define MSG_CTL                 0x45010
3167 #define NSDE_PWR_STATE          0xd0100
3168 #define IGD_OPERATION_TIMEOUT   10000     /* set timeout 10 seconds */
3169
3170 static int reset_ivb_igd(struct pci_dev *dev, int probe)
3171 {
3172         void __iomem *mmio_base;
3173         unsigned long timeout;
3174         u32 val;
3175
3176         if (probe)
3177                 return 0;
3178
3179         mmio_base = pci_iomap(dev, 0, 0);
3180         if (!mmio_base)
3181                 return -ENOMEM;
3182
3183         iowrite32(0x00000002, mmio_base + MSG_CTL);
3184
3185         /*
3186          * Clobbering SOUTH_CHICKEN2 register is fine only if the next
3187          * driver loaded sets the right bits. However, this's a reset and
3188          * the bits have been set by i915 previously, so we clobber
3189          * SOUTH_CHICKEN2 register directly here.
3190          */
3191         iowrite32(0x00000005, mmio_base + SOUTH_CHICKEN2);
3192
3193         val = ioread32(mmio_base + PCH_PP_CONTROL) & 0xfffffffe;
3194         iowrite32(val, mmio_base + PCH_PP_CONTROL);
3195
3196         timeout = jiffies + msecs_to_jiffies(IGD_OPERATION_TIMEOUT);
3197         do {
3198                 val = ioread32(mmio_base + PCH_PP_STATUS);
3199                 if ((val & 0xb0000000) == 0)
3200                         goto reset_complete;
3201                 msleep(10);
3202         } while (time_before(jiffies, timeout));
3203         dev_warn(&dev->dev, "timeout during reset\n");
3204
3205 reset_complete:
3206         iowrite32(0x00000002, mmio_base + NSDE_PWR_STATE);
3207
3208         pci_iounmap(dev, mmio_base);
3209         return 0;
3210 }
3211
3212 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
3213 #define PCI_DEVICE_ID_INTEL_IVB_M_VGA      0x0156
3214 #define PCI_DEVICE_ID_INTEL_IVB_M2_VGA     0x0166
3215
3216 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
3217         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
3218                  reset_intel_82599_sfp_virtfn },
3219         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M_VGA,
3220                 reset_ivb_igd },
3221         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M2_VGA,
3222                 reset_ivb_igd },
3223         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
3224                 reset_intel_generic_dev },
3225         { 0 }
3226 };
3227
3228 /*
3229  * These device-specific reset methods are here rather than in a driver
3230  * because when a host assigns a device to a guest VM, the host may need
3231  * to reset the device but probably doesn't have a driver for it.
3232  */
3233 int pci_dev_specific_reset(struct pci_dev *dev, int probe)
3234 {
3235         const struct pci_dev_reset_methods *i;
3236
3237         for (i = pci_dev_reset_methods; i->reset; i++) {
3238                 if ((i->vendor == dev->vendor ||
3239                      i->vendor == (u16)PCI_ANY_ID) &&
3240                     (i->device == dev->device ||
3241                      i->device == (u16)PCI_ANY_ID))
3242                         return i->reset(dev, probe);
3243         }
3244
3245         return -ENOTTY;
3246 }
3247
3248 static struct pci_dev *pci_func_0_dma_source(struct pci_dev *dev)
3249 {
3250         if (!PCI_FUNC(dev->devfn))
3251                 return pci_dev_get(dev);
3252
3253         return pci_get_slot(dev->bus, PCI_DEVFN(PCI_SLOT(dev->devfn), 0));
3254 }
3255
3256 static const struct pci_dev_dma_source {
3257         u16 vendor;
3258         u16 device;
3259         struct pci_dev *(*dma_source)(struct pci_dev *dev);
3260 } pci_dev_dma_source[] = {
3261         /*
3262          * https://bugzilla.redhat.com/show_bug.cgi?id=605888
3263          *
3264          * Some Ricoh devices use the function 0 source ID for DMA on
3265          * other functions of a multifunction device.  The DMA devices
3266          * is therefore function 0, which will have implications of the
3267          * iommu grouping of these devices.
3268          */
3269         { PCI_VENDOR_ID_RICOH, 0xe822, pci_func_0_dma_source },
3270         { PCI_VENDOR_ID_RICOH, 0xe230, pci_func_0_dma_source },
3271         { PCI_VENDOR_ID_RICOH, 0xe832, pci_func_0_dma_source },
3272         { PCI_VENDOR_ID_RICOH, 0xe476, pci_func_0_dma_source },
3273         { 0 }
3274 };
3275
3276 /*
3277  * IOMMUs with isolation capabilities need to be programmed with the
3278  * correct source ID of a device.  In most cases, the source ID matches
3279  * the device doing the DMA, but sometimes hardware is broken and will
3280  * tag the DMA as being sourced from a different device.  This function
3281  * allows that translation.  Note that the reference count of the
3282  * returned device is incremented on all paths.
3283  */
3284 struct pci_dev *pci_get_dma_source(struct pci_dev *dev)
3285 {
3286         const struct pci_dev_dma_source *i;
3287
3288         for (i = pci_dev_dma_source; i->dma_source; i++) {
3289                 if ((i->vendor == dev->vendor ||
3290                      i->vendor == (u16)PCI_ANY_ID) &&
3291                     (i->device == dev->device ||
3292                      i->device == (u16)PCI_ANY_ID))
3293                         return i->dma_source(dev);
3294         }
3295
3296         return pci_dev_get(dev);
3297 }
3298
3299 static const struct pci_dev_acs_enabled {
3300         u16 vendor;
3301         u16 device;
3302         int (*acs_enabled)(struct pci_dev *dev, u16 acs_flags);
3303 } pci_dev_acs_enabled[] = {
3304         { 0 }
3305 };
3306
3307 int pci_dev_specific_acs_enabled(struct pci_dev *dev, u16 acs_flags)
3308 {
3309         const struct pci_dev_acs_enabled *i;
3310         int ret;
3311
3312         /*
3313          * Allow devices that do not expose standard PCIe ACS capabilities
3314          * or control to indicate their support here.  Multi-function express
3315          * devices which do not allow internal peer-to-peer between functions,
3316          * but do not implement PCIe ACS may wish to return true here.
3317          */
3318         for (i = pci_dev_acs_enabled; i->acs_enabled; i++) {
3319                 if ((i->vendor == dev->vendor ||
3320                      i->vendor == (u16)PCI_ANY_ID) &&
3321                     (i->device == dev->device ||
3322                      i->device == (u16)PCI_ANY_ID)) {
3323                         ret = i->acs_enabled(dev, acs_flags);
3324                         if (ret >= 0)
3325                                 return ret;
3326                 }
3327         }
3328
3329         return -ENOTTY;
3330 }