drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/iopoll.h>
  24 #include <linux/irq.h>
  25 #include <linux/irqchip/chained_irq.h>
  26 #include <linux/irqdomain.h>
  27 #include <linux/kernel.h>
  28 #include <linux/mfd/syscon.h>
  29 #include <linux/of_address.h>
  30 #include <linux/of_device.h>
  31 #include <linux/of_pci.h>
  32 #include <linux/of_platform.h>
  33 #include <linux/of_irq.h>
  34 #include <linux/pci.h>
  35 #include <linux/pci_ids.h>
  36 #include <linux/phy/phy.h>
  37 #include <linux/platform_device.h>
  38 #include <linux/reset.h>
  39 #include <linux/regmap.h>
  40
  41 /*
  42  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  43  * bits.  This allows atomic updates of the register without locking.
  44  */
  45 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  46 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  47
  48 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  49
  50 #define PCIE_CLIENT_BASE                0x0
  51 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  52 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  53 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  54 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  55 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  56 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  57 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  58 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  59 #define PCIE_CLIENT_DEBUG_OUT_0         (PCIE_CLIENT_BASE + 0x3c)
  60 #define   PCIE_CLIENT_DEBUG_LTSSM_MASK          GENMASK(5, 0)
  61 #define   PCIE_CLIENT_DEBUG_LTSSM_L1            0x18
  62 #define   PCIE_CLIENT_DEBUG_LTSSM_L2            0x19
  63 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  64 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  65 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  66 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  67 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  68 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  69 #define   PCIE_CLIENT_INTR_SHIFT                5
  70 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  71 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  72 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  73 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  74 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  75 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  76 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  77 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  78 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  79 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  80 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  81 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  82 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  83 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  84 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  85 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  86
  87 #define PCIE_CLIENT_INT_LEGACY \
  88         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  89         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  90
  91 #define PCIE_CLIENT_INT_CLI \
  92         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  93         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  94         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  95         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  96         PCIE_CLIENT_INT_PHY)
  97
  98 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
  99 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
 100 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
 101 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
 102 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
 103 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
 104 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 105 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 106 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 107 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 108 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 109 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 110 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 111 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 112                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 113 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 114 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 115 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 116 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 117 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 118 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 119 #define   PCIE_CORE_INT_RT                      BIT(5)
 120 #define   PCIE_CORE_INT_RTR                     BIT(6)
 121 #define   PCIE_CORE_INT_PE                      BIT(7)
 122 #define   PCIE_CORE_INT_MTR                     BIT(8)
 123 #define   PCIE_CORE_INT_UCR                     BIT(9)
 124 #define   PCIE_CORE_INT_FCE                     BIT(10)
 125 #define   PCIE_CORE_INT_CT                      BIT(11)
 126 #define   PCIE_CORE_INT_UTC                     BIT(18)
 127 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 128 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 129 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 130
 131 #define PCIE_CORE_INT \
 132                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 133                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 134                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 135                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 136                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 137                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 138                  PCIE_CORE_INT_MMVC)
 139
 140 #define PCIE_RC_CONFIG_BASE             0xa00000
 141 #define PCIE_RC_CONFIG_VENDOR           (PCIE_RC_CONFIG_BASE + 0x00)
 142 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 143 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 144 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 145 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 146 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 147 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 148 #define PCIE_RC_CONFIG_LINK_CAP         (PCIE_RC_CONFIG_BASE + 0xcc)
 149 #define   PCIE_RC_CONFIG_LINK_CAP_L0S           BIT(10)
 150 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 151 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 152 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 153 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 154
 155 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 156 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 157 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 158 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 159 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 160 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 161 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 162
 163 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 164 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 165 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 166 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 167 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 168
 169 /* Size of one AXI Region (not Region 0) */
 170 #define AXI_REGION_SIZE                         BIT(20)
 171 /* Size of Region 0, equal to sum of sizes of other regions */
 172 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 173 #define OB_REG_SIZE_SHIFT                       5
 174 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 175 #define AXI_WRAPPER_IO_WRITE                    0x6
 176 #define AXI_WRAPPER_MEM_WRITE                   0x2
 177 #define AXI_WRAPPER_NOR_MSG                     0xc
 178
 179 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 180 #define MIN_AXI_ADDR_BITS_PASSED                8
 181 #define PCIE_RC_SEND_PME_OFF                    0x11960
 182 #define ROCKCHIP_VENDOR_ID                      0x1d87
 183 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 184 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 185 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 186 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 187 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 188           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 189            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 190 #define PCIE_LINK_IS_L2(x) \
 191         (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
 192
 193 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 194 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 195 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 196 #define MAX_AXI_WRAPPER_REGION_NUM              33
 197
 198 struct rockchip_pcie {
 199         void    __iomem *reg_base;              /* DT axi-base */
 200         void    __iomem *apb_base;              /* DT apb-base */
 201         struct  phy *phy;
 202         struct  reset_control *core_rst;
 203         struct  reset_control *mgmt_rst;
 204         struct  reset_control *mgmt_sticky_rst;
 205         struct  reset_control *pipe_rst;
 206         struct  reset_control *pm_rst;
 207         struct  reset_control *aclk_rst;
 208         struct  reset_control *pclk_rst;
 209         struct  clk *aclk_pcie;
 210         struct  clk *aclk_perf_pcie;
 211         struct  clk *hclk_pcie;
 212         struct  clk *clk_pcie_pm;
 213         struct  regulator *vpcie3v3; /* 3.3V power supply */
 214         struct  regulator *vpcie1v8; /* 1.8V power supply */
 215         struct  regulator *vpcie0v9; /* 0.9V power supply */
 216         struct  gpio_desc *ep_gpio;
 217         u32     lanes;
 218         u8      root_bus_nr;
 219         int     link_gen;
 220         struct  device *dev;
 221         struct  irq_domain *irq_domain;
 222         u32     io_size;
 223         int     offset;
 224         phys_addr_t io_bus_addr;
 225         void    __iomem *msg_region;
 226         u32     mem_size;
 227         phys_addr_t msg_bus_addr;
 228         phys_addr_t mem_bus_addr;
 229 };
 230
 231 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 232 {
 233         return readl(rockchip->apb_base + reg);
 234 }
 235
 236 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 237                                 u32 reg)
 238 {
 239         writel(val, rockchip->apb_base + reg);
 240 }
 241
 242 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 243 {
 244         u32 status;
 245
 246         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 247         status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);
 248         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 249 }
 250
 251 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 252 {
 253         u32 status;
 254
 255         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 256         status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;
 257         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 258 }
 259
 260 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 261 {
 262         u32 val;
 263
 264         /* Update Tx credit maximum update interval */
 265         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 266         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 267         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 268         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 269 }
 270
 271 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 272                                       struct pci_bus *bus, int dev)
 273 {
 274         /* access only one slot on each root port */
 275         if (bus->number == rockchip->root_bus_nr && dev > 0)
 276                 return 0;
 277
 278         /*
 279          * do not read more than one device on the bus directly attached
 280          * to RC's downstream side.
 281          */
 282         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 283                 return 0;
 284
 285         return 1;
 286 }
 287
 288 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 289                                      int where, int size, u32 *val)
 290 {
 291         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 292
 293         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 294                 *val = 0;
 295                 return PCIBIOS_BAD_REGISTER_NUMBER;
 296         }
 297
 298         if (size == 4) {
 299                 *val = readl(addr);
 300         } else if (size == 2) {
 301                 *val = readw(addr);
 302         } else if (size == 1) {
 303                 *val = readb(addr);
 304         } else {
 305                 *val = 0;
 306                 return PCIBIOS_BAD_REGISTER_NUMBER;
 307         }
 308         return PCIBIOS_SUCCESSFUL;
 309 }
 310
 311 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 312                                      int where, int size, u32 val)
 313 {
 314         u32 mask, tmp, offset;
 315
 316         offset = where & ~0x3;
 317
 318         if (size == 4) {
 319                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 320                 return PCIBIOS_SUCCESSFUL;
 321         }
 322
 323         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 324
 325         /*
 326          * N.B. This read/modify/write isn't safe in general because it can
 327          * corrupt RW1C bits in adjacent registers.  But the hardware
 328          * doesn't support smaller writes.
 329          */
 330         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 331         tmp |= val << ((where & 0x3) * 8);
 332         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 333
 334         return PCIBIOS_SUCCESSFUL;
 335 }
 336
 337 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 338                                        struct pci_bus *bus, u32 devfn,
 339                                        int where, int size, u32 *val)
 340 {
 341         u32 busdev;
 342
 343         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 344                                 PCI_FUNC(devfn), where);
 345
 346         if (!IS_ALIGNED(busdev, size)) {
 347                 *val = 0;
 348                 return PCIBIOS_BAD_REGISTER_NUMBER;
 349         }
 350
 351         if (size == 4) {
 352                 *val = readl(rockchip->reg_base + busdev);
 353         } else if (size == 2) {
 354                 *val = readw(rockchip->reg_base + busdev);
 355         } else if (size == 1) {
 356                 *val = readb(rockchip->reg_base + busdev);
 357         } else {
 358                 *val = 0;
 359                 return PCIBIOS_BAD_REGISTER_NUMBER;
 360         }
 361         return PCIBIOS_SUCCESSFUL;
 362 }
 363
 364 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 365                                        struct pci_bus *bus, u32 devfn,
 366                                        int where, int size, u32 val)
 367 {
 368         u32 busdev;
 369
 370         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 371                                 PCI_FUNC(devfn), where);
 372         if (!IS_ALIGNED(busdev, size))
 373                 return PCIBIOS_BAD_REGISTER_NUMBER;
 374
 375         if (size == 4)
 376                 writel(val, rockchip->reg_base + busdev);
 377         else if (size == 2)
 378                 writew(val, rockchip->reg_base + busdev);
 379         else if (size == 1)
 380                 writeb(val, rockchip->reg_base + busdev);
 381         else
 382                 return PCIBIOS_BAD_REGISTER_NUMBER;
 383
 384         return PCIBIOS_SUCCESSFUL;
 385 }
 386
 387 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 388                                  int size, u32 *val)
 389 {
 390         struct rockchip_pcie *rockchip = bus->sysdata;
 391
 392         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 393                 *val = 0xffffffff;
 394                 return PCIBIOS_DEVICE_NOT_FOUND;
 395         }
 396
 397         if (bus->number == rockchip->root_bus_nr)
 398                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 399
 400         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 401 }
 402
 403 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 404                                  int where, int size, u32 val)
 405 {
 406         struct rockchip_pcie *rockchip = bus->sysdata;
 407
 408         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 409                 return PCIBIOS_DEVICE_NOT_FOUND;
 410
 411         if (bus->number == rockchip->root_bus_nr)
 412                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 413
 414         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 415 }
 416
 417 static struct pci_ops rockchip_pcie_ops = {
 418         .read = rockchip_pcie_rd_conf,
 419         .write = rockchip_pcie_wr_conf,
 420 };
 421
 422 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 423 {
 424         u32 status, curr, scale, power;
 425
 426         if (IS_ERR(rockchip->vpcie3v3))
 427                 return;
 428
 429         /*
 430          * Set RC's captured slot power limit and scale if
 431          * vpcie3v3 available. The default values are both zero
 432          * which means the software should set these two according
 433          * to the actual power supply.
 434          */
 435         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 436         if (curr > 0) {
 437                 scale = 3; /* 0.001x */
 438                 curr = curr / 1000; /* convert to mA */
 439                 power = (curr * 3300) / 1000; /* milliwatt */
 440                 while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 441                         if (!scale) {
 442                                 dev_warn(rockchip->dev, "invalid power supply\n");
 443                                 return;
 444                         }
 445                         scale--;
 446                         power = power / 10;
 447                 }
 448
 449                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 450                 status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 451                           (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 452                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 453         }
 454 }
 455
 456 /**
 457  * rockchip_pcie_init_port - Initialize hardware
 458  * @rockchip: PCIe port information
 459  */
 460 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 461 {
 462         struct device *dev = rockchip->dev;
 463         int err;
 464         u32 status;
 465         unsigned long timeout;
 466
 467         gpiod_set_value(rockchip->ep_gpio, 0);
 468
 469         err = reset_control_assert(rockchip->aclk_rst);
 470         if (err) {
 471                 dev_err(dev, "assert aclk_rst err %d\n", err);
 472                 return err;
 473         }
 474
 475         err = reset_control_assert(rockchip->pclk_rst);
 476         if (err) {
 477                 dev_err(dev, "assert pclk_rst err %d\n", err);
 478                 return err;
 479         }
 480
 481         err = reset_control_assert(rockchip->pm_rst);
 482         if (err) {
 483                 dev_err(dev, "assert pm_rst err %d\n", err);
 484                 return err;
 485         }
 486
 487         err = phy_init(rockchip->phy);
 488         if (err < 0) {
 489                 dev_err(dev, "fail to init phy, err %d\n", err);
 490                 return err;
 491         }
 492
 493         err = reset_control_assert(rockchip->core_rst);
 494         if (err) {
 495                 dev_err(dev, "assert core_rst err %d\n", err);
 496                 return err;
 497         }
 498
 499         err = reset_control_assert(rockchip->mgmt_rst);
 500         if (err) {
 501                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 502                 return err;
 503         }
 504
 505         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 506         if (err) {
 507                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 508                 return err;
 509         }
 510
 511         err = reset_control_assert(rockchip->pipe_rst);
 512         if (err) {
 513                 dev_err(dev, "assert pipe_rst err %d\n", err);
 514                 return err;
 515         }
 516
 517         udelay(10);
 518
 519         err = reset_control_deassert(rockchip->pm_rst);
 520         if (err) {
 521                 dev_err(dev, "deassert pm_rst err %d\n", err);
 522                 return err;
 523         }
 524
 525         err = reset_control_deassert(rockchip->aclk_rst);
 526         if (err) {
 527                 dev_err(dev, "deassert aclk_rst err %d\n", err);
 528                 return err;
 529         }
 530
 531         err = reset_control_deassert(rockchip->pclk_rst);
 532         if (err) {
 533                 dev_err(dev, "deassert pclk_rst err %d\n", err);
 534                 return err;
 535         }
 536
 537         if (rockchip->link_gen == 2)
 538                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 539                                     PCIE_CLIENT_CONFIG);
 540         else
 541                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 542                                     PCIE_CLIENT_CONFIG);
 543
 544         rockchip_pcie_write(rockchip,
 545                             PCIE_CLIENT_CONF_ENABLE |
 546                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 547                             PCIE_CLIENT_ARI_ENABLE |
 548                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 549                             PCIE_CLIENT_MODE_RC,
 550                             PCIE_CLIENT_CONFIG);
 551
 552         err = phy_power_on(rockchip->phy);
 553         if (err) {
 554                 dev_err(dev, "fail to power on phy, err %d\n", err);
 555                 return err;
 556         }
 557
 558         /*
 559          * Please don't reorder the deassert sequence of the following
 560          * four reset pins.
 561          */
 562         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 563         if (err) {
 564                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 565                 return err;
 566         }
 567
 568         err = reset_control_deassert(rockchip->core_rst);
 569         if (err) {
 570                 dev_err(dev, "deassert core_rst err %d\n", err);
 571                 return err;
 572         }
 573
 574         err = reset_control_deassert(rockchip->mgmt_rst);
 575         if (err) {
 576                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 577                 return err;
 578         }
 579
 580         err = reset_control_deassert(rockchip->pipe_rst);
 581         if (err) {
 582                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 583                 return err;
 584         }
 585
 586         /* Fix the transmitted FTS count desired to exit from L0s. */
 587         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 588         status = (status & ~PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 589                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 590         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 591
 592         rockchip_pcie_set_power_limit(rockchip);
 593
 594         /* Set RC's clock architecture as common clock */
 595         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 596         status |= PCI_EXP_LNKCTL_CCC;
 597         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 598
 599         /* Enable Gen1 training */
 600         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 601                             PCIE_CLIENT_CONFIG);
 602
 603         gpiod_set_value(rockchip->ep_gpio, 1);
 604
 605         /* 500ms timeout value should be enough for Gen1/2 training */
 606         timeout = jiffies + msecs_to_jiffies(500);
 607
 608         for (;;) {
 609                 status = rockchip_pcie_read(rockchip,
 610                                             PCIE_CLIENT_BASIC_STATUS1);
 611                 if ((status & PCIE_CLIENT_LINK_STATUS_MASK) ==
 612                     PCIE_CLIENT_LINK_STATUS_UP) {
 613                         dev_dbg(dev, "PCIe link training gen1 pass!\n");
 614                         break;
 615                 }
 616
 617                 if (time_after(jiffies, timeout)) {
 618                         dev_err(dev, "PCIe link training gen1 timeout!\n");
 619                         return -ETIMEDOUT;
 620                 }
 621
 622                 msleep(20);
 623         }
 624
 625         if (rockchip->link_gen == 2) {
 626                 /*
 627                  * Enable retrain for gen2. This should be configured only after
 628                  * gen1 finished.
 629                  */
 630                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 631                 status |= PCI_EXP_LNKCTL_RL;
 632                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 633
 634                 timeout = jiffies + msecs_to_jiffies(500);
 635                 for (;;) {
 636                         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 637                         if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
 638                             PCIE_CORE_PL_CONF_SPEED_5G) {
 639                                 dev_dbg(dev, "PCIe link training gen2 pass!\n");
 640                                 break;
 641                         }
 642
 643                         if (time_after(jiffies, timeout)) {
 644                                 dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 645                                 break;
 646                         }
 647
 648                         msleep(20);
 649                 }
 650         }
 651
 652         /* Check the final link width from negotiated lane counter from MGMT */
 653         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 654         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 655                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 656         dev_dbg(dev, "current link width is x%d\n", status);
 657
 658         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 659                             PCIE_RC_CONFIG_VENDOR);
 660         rockchip_pcie_write(rockchip,
 661                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 662                             PCIE_RC_CONFIG_RID_CCR);
 663
 664         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 665         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 666         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 667         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 668
 669         /* Clear L0s from RC's link cap */
 670         if (of_property_read_bool(dev->of_node, "aspm-no-l0s")) {
 671                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LINK_CAP);
 672                 status &= ~PCIE_RC_CONFIG_LINK_CAP_L0S;
 673                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LINK_CAP);
 674         }
 675
 676         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 677
 678         rockchip_pcie_write(rockchip,
 679                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 680                             PCIE_CORE_OB_REGION_ADDR0);
 681         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 682                             PCIE_CORE_OB_REGION_ADDR1);
 683         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
 684         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 685
 686         return 0;
 687 }
 688
 689 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 690 {
 691         struct rockchip_pcie *rockchip = arg;
 692         struct device *dev = rockchip->dev;
 693         u32 reg;
 694         u32 sub_reg;
 695
 696         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 697         if (reg & PCIE_CLIENT_INT_LOCAL) {
 698                 dev_dbg(dev, "local interrupt received\n");
 699                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 700                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 701                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 702
 703                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 704                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 705
 706                 if (sub_reg & PCIE_CORE_INT_RRPE)
 707                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 708
 709                 if (sub_reg & PCIE_CORE_INT_PRFO)
 710                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 711
 712                 if (sub_reg & PCIE_CORE_INT_CRFO)
 713                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 714
 715                 if (sub_reg & PCIE_CORE_INT_RT)
 716                         dev_dbg(dev, "replay timer timed out\n");
 717
 718                 if (sub_reg & PCIE_CORE_INT_RTR)
 719                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 720
 721                 if (sub_reg & PCIE_CORE_INT_PE)
 722                         dev_dbg(dev, "phy error detected on receive side\n");
 723
 724                 if (sub_reg & PCIE_CORE_INT_MTR)
 725                         dev_dbg(dev, "malformed TLP received from the link\n");
 726
 727                 if (sub_reg & PCIE_CORE_INT_UCR)
 728                         dev_dbg(dev, "malformed TLP received from the link\n");
 729
 730                 if (sub_reg & PCIE_CORE_INT_FCE)
 731                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 732
 733                 if (sub_reg & PCIE_CORE_INT_CT)
 734                         dev_dbg(dev, "a request timed out waiting for completion\n");
 735
 736                 if (sub_reg & PCIE_CORE_INT_UTC)
 737                         dev_dbg(dev, "unmapped TC error\n");
 738
 739                 if (sub_reg & PCIE_CORE_INT_MMVC)
 740                         dev_dbg(dev, "MSI mask register changes\n");
 741
 742                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 743         } else if (reg & PCIE_CLIENT_INT_PHY) {
 744                 dev_dbg(dev, "phy link changes\n");
 745                 rockchip_pcie_update_txcredit_mui(rockchip);
 746                 rockchip_pcie_clr_bw_int(rockchip);
 747         }
 748
 749         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 750                             PCIE_CLIENT_INT_STATUS);
 751
 752         return IRQ_HANDLED;
 753 }
 754
 755 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 756 {
 757         struct rockchip_pcie *rockchip = arg;
 758         struct device *dev = rockchip->dev;
 759         u32 reg;
 760
 761         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 762         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 763                 dev_dbg(dev, "legacy done interrupt received\n");
 764
 765         if (reg & PCIE_CLIENT_INT_MSG)
 766                 dev_dbg(dev, "message done interrupt received\n");
 767
 768         if (reg & PCIE_CLIENT_INT_HOT_RST)
 769                 dev_dbg(dev, "hot reset interrupt received\n");
 770
 771         if (reg & PCIE_CLIENT_INT_DPA)
 772                 dev_dbg(dev, "dpa interrupt received\n");
 773
 774         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 775                 dev_dbg(dev, "fatal error interrupt received\n");
 776
 777         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 778                 dev_dbg(dev, "no fatal error interrupt received\n");
 779
 780         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 781                 dev_dbg(dev, "correctable error interrupt received\n");
 782
 783         if (reg & PCIE_CLIENT_INT_PHY)
 784                 dev_dbg(dev, "phy interrupt received\n");
 785
 786         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 787                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 788                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 789                               PCIE_CLIENT_INT_NFATAL_ERR |
 790                               PCIE_CLIENT_INT_CORR_ERR |
 791                               PCIE_CLIENT_INT_PHY),
 792                    PCIE_CLIENT_INT_STATUS);
 793
 794         return IRQ_HANDLED;
 795 }
 796
 797 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 798 {
 799         struct irq_chip *chip = irq_desc_get_chip(desc);
 800         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 801         struct device *dev = rockchip->dev;
 802         u32 reg;
 803         u32 hwirq;
 804         u32 virq;
 805
 806         chained_irq_enter(chip, desc);
 807
 808         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 809         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 810
 811         while (reg) {
 812                 hwirq = ffs(reg) - 1;
 813                 reg &= ~BIT(hwirq);
 814
 815                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 816                 if (virq)
 817                         generic_handle_irq(virq);
 818                 else
 819                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 820         }
 821
 822         chained_irq_exit(chip, desc);
 823 }
 824
 825
 826 /**
 827  * rockchip_pcie_parse_dt - Parse Device Tree
 828  * @rockchip: PCIe port information
 829  *
 830  * Return: '0' on success and error value on failure
 831  */
 832 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 833 {
 834         struct device *dev = rockchip->dev;
 835         struct platform_device *pdev = to_platform_device(dev);
 836         struct device_node *node = dev->of_node;
 837         struct resource *regs;
 838         int irq;
 839         int err;
 840
 841         regs = platform_get_resource_byname(pdev,
 842                                             IORESOURCE_MEM,
 843                                             "axi-base");
 844         rockchip->reg_base = devm_ioremap_resource(dev, regs);
 845         if (IS_ERR(rockchip->reg_base))
 846                 return PTR_ERR(rockchip->reg_base);
 847
 848         regs = platform_get_resource_byname(pdev,
 849                                             IORESOURCE_MEM,
 850                                             "apb-base");
 851         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 852         if (IS_ERR(rockchip->apb_base))
 853                 return PTR_ERR(rockchip->apb_base);
 854
 855         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 856         if (IS_ERR(rockchip->phy)) {
 857                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 858                         dev_err(dev, "missing phy\n");
 859                 return PTR_ERR(rockchip->phy);
 860         }
 861
 862         rockchip->lanes = 1;
 863         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 864         if (!err && (rockchip->lanes == 0 ||
 865                      rockchip->lanes == 3 ||
 866                      rockchip->lanes > 4)) {
 867                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 868                 rockchip->lanes = 1;
 869         }
 870
 871         rockchip->link_gen = of_pci_get_max_link_speed(node);
 872         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 873                 rockchip->link_gen = 2;
 874
 875         rockchip->core_rst = devm_reset_control_get(dev, "core");
 876         if (IS_ERR(rockchip->core_rst)) {
 877                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 878                         dev_err(dev, "missing core reset property in node\n");
 879                 return PTR_ERR(rockchip->core_rst);
 880         }
 881
 882         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 883         if (IS_ERR(rockchip->mgmt_rst)) {
 884                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 885                         dev_err(dev, "missing mgmt reset property in node\n");
 886                 return PTR_ERR(rockchip->mgmt_rst);
 887         }
 888
 889         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 890         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 891                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 892                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 893                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 894         }
 895
 896         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 897         if (IS_ERR(rockchip->pipe_rst)) {
 898                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 899                         dev_err(dev, "missing pipe reset property in node\n");
 900                 return PTR_ERR(rockchip->pipe_rst);
 901         }
 902
 903         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 904         if (IS_ERR(rockchip->pm_rst)) {
 905                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 906                         dev_err(dev, "missing pm reset property in node\n");
 907                 return PTR_ERR(rockchip->pm_rst);
 908         }
 909
 910         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 911         if (IS_ERR(rockchip->pclk_rst)) {
 912                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 913                         dev_err(dev, "missing pclk reset property in node\n");
 914                 return PTR_ERR(rockchip->pclk_rst);
 915         }
 916
 917         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 918         if (IS_ERR(rockchip->aclk_rst)) {
 919                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 920                         dev_err(dev, "missing aclk reset property in node\n");
 921                 return PTR_ERR(rockchip->aclk_rst);
 922         }
 923
 924         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 925         if (IS_ERR(rockchip->ep_gpio)) {
 926                 dev_err(dev, "missing ep-gpios property in node\n");
 927                 return PTR_ERR(rockchip->ep_gpio);
 928         }
 929
 930         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 931         if (IS_ERR(rockchip->aclk_pcie)) {
 932                 dev_err(dev, "aclk clock not found\n");
 933                 return PTR_ERR(rockchip->aclk_pcie);
 934         }
 935
 936         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 937         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 938                 dev_err(dev, "aclk_perf clock not found\n");
 939                 return PTR_ERR(rockchip->aclk_perf_pcie);
 940         }
 941
 942         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 943         if (IS_ERR(rockchip->hclk_pcie)) {
 944                 dev_err(dev, "hclk clock not found\n");
 945                 return PTR_ERR(rockchip->hclk_pcie);
 946         }
 947
 948         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 949         if (IS_ERR(rockchip->clk_pcie_pm)) {
 950                 dev_err(dev, "pm clock not found\n");
 951                 return PTR_ERR(rockchip->clk_pcie_pm);
 952         }
 953
 954         irq = platform_get_irq_byname(pdev, "sys");
 955         if (irq < 0) {
 956                 dev_err(dev, "missing sys IRQ resource\n");
 957                 return -EINVAL;
 958         }
 959
 960         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 961                                IRQF_SHARED, "pcie-sys", rockchip);
 962         if (err) {
 963                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 964                 return err;
 965         }
 966
 967         irq = platform_get_irq_byname(pdev, "legacy");
 968         if (irq < 0) {
 969                 dev_err(dev, "missing legacy IRQ resource\n");
 970                 return -EINVAL;
 971         }
 972
 973         irq_set_chained_handler_and_data(irq,
 974                                          rockchip_pcie_legacy_int_handler,
 975                                          rockchip);
 976
 977         irq = platform_get_irq_byname(pdev, "client");
 978         if (irq < 0) {
 979                 dev_err(dev, "missing client IRQ resource\n");
 980                 return -EINVAL;
 981         }
 982
 983         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
 984                                IRQF_SHARED, "pcie-client", rockchip);
 985         if (err) {
 986                 dev_err(dev, "failed to request PCIe client IRQ\n");
 987                 return err;
 988         }
 989
 990         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
 991         if (IS_ERR(rockchip->vpcie3v3)) {
 992                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
 993                         return -EPROBE_DEFER;
 994                 dev_info(dev, "no vpcie3v3 regulator found\n");
 995         }
 996
 997         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
 998         if (IS_ERR(rockchip->vpcie1v8)) {
 999                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
1000                         return -EPROBE_DEFER;
1001                 dev_info(dev, "no vpcie1v8 regulator found\n");
1002         }
1003
1004         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
1005         if (IS_ERR(rockchip->vpcie0v9)) {
1006                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
1007                         return -EPROBE_DEFER;
1008                 dev_info(dev, "no vpcie0v9 regulator found\n");
1009         }
1010
1011         return 0;
1012 }
1013
1014 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
1015 {
1016         struct device *dev = rockchip->dev;
1017         int err;
1018
1019         if (!IS_ERR(rockchip->vpcie3v3)) {
1020                 err = regulator_enable(rockchip->vpcie3v3);
1021                 if (err) {
1022                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
1023                         goto err_out;
1024                 }
1025         }
1026
1027         if (!IS_ERR(rockchip->vpcie1v8)) {
1028                 err = regulator_enable(rockchip->vpcie1v8);
1029                 if (err) {
1030                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1031                         goto err_disable_3v3;
1032                 }
1033         }
1034
1035         if (!IS_ERR(rockchip->vpcie0v9)) {
1036                 err = regulator_enable(rockchip->vpcie0v9);
1037                 if (err) {
1038                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1039                         goto err_disable_1v8;
1040                 }
1041         }
1042
1043         return 0;
1044
1045 err_disable_1v8:
1046         if (!IS_ERR(rockchip->vpcie1v8))
1047                 regulator_disable(rockchip->vpcie1v8);
1048 err_disable_3v3:
1049         if (!IS_ERR(rockchip->vpcie3v3))
1050                 regulator_disable(rockchip->vpcie3v3);
1051 err_out:
1052         return err;
1053 }
1054
1055 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1056 {
1057         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1058                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1059         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1060                             PCIE_CORE_INT_MASK);
1061
1062         rockchip_pcie_enable_bw_int(rockchip);
1063 }
1064
1065 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1066                                   irq_hw_number_t hwirq)
1067 {
1068         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1069         irq_set_chip_data(irq, domain->host_data);
1070
1071         return 0;
1072 }
1073
1074 static const struct irq_domain_ops intx_domain_ops = {
1075         .map = rockchip_pcie_intx_map,
1076 };
1077
1078 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1079 {
1080         struct device *dev = rockchip->dev;
1081         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1082
1083         if (!intc) {
1084                 dev_err(dev, "missing child interrupt-controller node\n");
1085                 return -EINVAL;
1086         }
1087
1088         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1089                                                     &intx_domain_ops, rockchip);
1090         if (!rockchip->irq_domain) {
1091                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1092                 return -EINVAL;
1093         }
1094
1095         return 0;
1096 }
1097
1098 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1099                                      int region_no, int type, u8 num_pass_bits,
1100                                      u32 lower_addr, u32 upper_addr)
1101 {
1102         u32 ob_addr_0;
1103         u32 ob_addr_1;
1104         u32 ob_desc_0;
1105         u32 aw_offset;
1106
1107         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1108                 return -EINVAL;
1109         if (num_pass_bits + 1 < 8)
1110                 return -EINVAL;
1111         if (num_pass_bits > 63)
1112                 return -EINVAL;
1113         if (region_no == 0) {
1114                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1115                         return -EINVAL;
1116         }
1117         if (region_no != 0) {
1118                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1119                         return -EINVAL;
1120         }
1121
1122         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1123
1124         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1125         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1126         ob_addr_1 = upper_addr;
1127         ob_desc_0 = (1 << 23 | type);
1128
1129         rockchip_pcie_write(rockchip, ob_addr_0,
1130                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1131         rockchip_pcie_write(rockchip, ob_addr_1,
1132                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1133         rockchip_pcie_write(rockchip, ob_desc_0,
1134                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1135         rockchip_pcie_write(rockchip, 0,
1136                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1137
1138         return 0;
1139 }
1140
1141 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1142                                      int region_no, u8 num_pass_bits,
1143                                      u32 lower_addr, u32 upper_addr)
1144 {
1145         u32 ib_addr_0;
1146         u32 ib_addr_1;
1147         u32 aw_offset;
1148
1149         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1150                 return -EINVAL;
1151         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1152                 return -EINVAL;
1153         if (num_pass_bits > 63)
1154                 return -EINVAL;
1155
1156         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1157
1158         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1159         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1160         ib_addr_1 = upper_addr;
1161
1162         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1163         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1164
1165         return 0;
1166 }
1167
1168 static int rockchip_cfg_atu(struct rockchip_pcie *rockchip)
1169 {
1170         int offset;
1171         int err;
1172         int reg_no;
1173
1174         for (reg_no = 0; reg_no < (rockchip->mem_size >> 20); reg_no++) {
1175                 err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1176                                                 AXI_WRAPPER_MEM_WRITE,
1177                                                 20 - 1,
1178                                                 rockchip->mem_bus_addr +
1179                                                 (reg_no << 20),
1180                                                 0);
1181                 if (err) {
1182                         dev_err(rockchip->dev,
1183                                         "program RC mem outbound ATU failed\n");
1184                         return err;
1185                 }
1186         }
1187
1188         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1189         if (err) {
1190                 dev_err(rockchip->dev, "program RC mem inbound ATU failed\n");
1191                 return err;
1192         }
1193
1194         offset = rockchip->mem_size >> 20;
1195         for (reg_no = 0; reg_no < (rockchip->io_size >> 20); reg_no++) {
1196                 err = rockchip_pcie_prog_ob_atu(rockchip,
1197                                                 reg_no + 1 + offset,
1198                                                 AXI_WRAPPER_IO_WRITE,
1199                                                 20 - 1,
1200                                                 rockchip->io_bus_addr +
1201                                                 (reg_no << 20),
1202                                                 0);
1203                 if (err) {
1204                         dev_err(rockchip->dev,
1205                                         "program RC io outbound ATU failed\n");
1206                         return err;
1207                 }
1208         }
1209
1210         /* assign message regions */
1211         rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1 + offset,
1212                                   AXI_WRAPPER_NOR_MSG,
1213                                   20 - 1, 0, 0);
1214
1215         rockchip->msg_bus_addr = rockchip->mem_bus_addr +
1216                                         ((reg_no + offset) << 20);
1217         return err;
1218 }
1219
1220 static int rockchip_pcie_wait_l2(struct rockchip_pcie *rockchip)
1221 {
1222         u32 value;
1223         int err;
1224
1225         /* send PME_TURN_OFF message */
1226         writel(0x0, rockchip->msg_region + PCIE_RC_SEND_PME_OFF);
1227
1228         /* read LTSSM and wait for falling into L2 link state */
1229         err = readl_poll_timeout(rockchip->apb_base + PCIE_CLIENT_DEBUG_OUT_0,
1230                                  value, PCIE_LINK_IS_L2(value), 20,
1231                                  jiffies_to_usecs(5 * HZ));
1232         if (err) {
1233                 dev_err(rockchip->dev, "PCIe link enter L2 timeout!\n");
1234                 return err;
1235         }
1236
1237         return 0;
1238 }
1239
1240 static int rockchip_pcie_suspend_noirq(struct device *dev)
1241 {
1242         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1243         int ret;
1244
1245         /* disable core and cli int since we don't need to ack PME_ACK */
1246         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) |
1247                             PCIE_CLIENT_INT_CLI, PCIE_CLIENT_INT_MASK);
1248         rockchip_pcie_write(rockchip, (u32)PCIE_CORE_INT, PCIE_CORE_INT_MASK);
1249
1250         ret = rockchip_pcie_wait_l2(rockchip);
1251         if (ret) {
1252                 rockchip_pcie_enable_interrupts(rockchip);
1253                 return ret;
1254         }
1255
1256         phy_power_off(rockchip->phy);
1257         phy_exit(rockchip->phy);
1258
1259         clk_disable_unprepare(rockchip->clk_pcie_pm);
1260         clk_disable_unprepare(rockchip->hclk_pcie);
1261         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1262         clk_disable_unprepare(rockchip->aclk_pcie);
1263
1264         return ret;
1265 }
1266
1267 static int rockchip_pcie_resume_noirq(struct device *dev)
1268 {
1269         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1270         int err;
1271
1272         clk_prepare_enable(rockchip->clk_pcie_pm);
1273         clk_prepare_enable(rockchip->hclk_pcie);
1274         clk_prepare_enable(rockchip->aclk_perf_pcie);
1275         clk_prepare_enable(rockchip->aclk_pcie);
1276
1277         err = rockchip_pcie_init_port(rockchip);
1278         if (err)
1279                 return err;
1280
1281         err = rockchip_cfg_atu(rockchip);
1282         if (err)
1283                 return err;
1284
1285         /* Need this to enter L1 again */
1286         rockchip_pcie_update_txcredit_mui(rockchip);
1287         rockchip_pcie_enable_interrupts(rockchip);
1288
1289         return 0;
1290 }
1291
1292 static int rockchip_pcie_probe(struct platform_device *pdev)
1293 {
1294         struct rockchip_pcie *rockchip;
1295         struct device *dev = &pdev->dev;
1296         struct pci_bus *bus, *child;
1297         struct resource_entry *win;
1298         resource_size_t io_base;
1299         struct resource *mem;
1300         struct resource *io;
1301         int err;
1302
1303         LIST_HEAD(res);
1304
1305         if (!dev->of_node)
1306                 return -ENODEV;
1307
1308         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1309         if (!rockchip)
1310                 return -ENOMEM;
1311
1312         platform_set_drvdata(pdev, rockchip);
1313         rockchip->dev = dev;
1314
1315         err = rockchip_pcie_parse_dt(rockchip);
1316         if (err)
1317                 return err;
1318
1319         err = clk_prepare_enable(rockchip->aclk_pcie);
1320         if (err) {
1321                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1322                 goto err_aclk_pcie;
1323         }
1324
1325         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1326         if (err) {
1327                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1328                 goto err_aclk_perf_pcie;
1329         }
1330
1331         err = clk_prepare_enable(rockchip->hclk_pcie);
1332         if (err) {
1333                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1334                 goto err_hclk_pcie;
1335         }
1336
1337         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1338         if (err) {
1339                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1340                 goto err_pcie_pm;
1341         }
1342
1343         err = rockchip_pcie_set_vpcie(rockchip);
1344         if (err) {
1345                 dev_err(dev, "failed to set vpcie regulator\n");
1346                 goto err_set_vpcie;
1347         }
1348
1349         err = rockchip_pcie_init_port(rockchip);
1350         if (err)
1351                 goto err_vpcie;
1352
1353         platform_set_drvdata(pdev, rockchip);
1354
1355         rockchip_pcie_enable_interrupts(rockchip);
1356
1357         err = rockchip_pcie_init_irq_domain(rockchip);
1358         if (err < 0)
1359                 goto err_vpcie;
1360
1361         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1362                                                &res, &io_base);
1363         if (err)
1364                 goto err_vpcie;
1365
1366         err = devm_request_pci_bus_resources(dev, &res);
1367         if (err)
1368                 goto err_vpcie;
1369
1370         /* Get the I/O and memory ranges from DT */
1371         resource_list_for_each_entry(win, &res) {
1372                 switch (resource_type(win->res)) {
1373                 case IORESOURCE_IO:
1374                         io = win->res;
1375                         io->name = "I/O";
1376                         rockchip->io_size = resource_size(io);
1377                         rockchip->io_bus_addr = io->start - win->offset;
1378                         err = pci_remap_iospace(io, io_base);
1379                         if (err) {
1380                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1381                                          err, io);
1382                                 continue;
1383                         }
1384                         break;
1385                 case IORESOURCE_MEM:
1386                         mem = win->res;
1387                         mem->name = "MEM";
1388                         rockchip->mem_size = resource_size(mem);
1389                         rockchip->mem_bus_addr = mem->start - win->offset;
1390                         break;
1391                 case IORESOURCE_BUS:
1392                         rockchip->root_bus_nr = win->res->start;
1393                         break;
1394                 default:
1395                         continue;
1396                 }
1397         }
1398
1399         err = rockchip_cfg_atu(rockchip);
1400         if (err)
1401                 goto err_vpcie;
1402
1403         rockchip->msg_region = devm_ioremap(rockchip->dev,
1404                                             rockchip->msg_bus_addr, SZ_1M);
1405         if (!rockchip->msg_region) {
1406                 err = -ENOMEM;
1407                 goto err_vpcie;
1408         }
1409
1410         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1411         if (!bus) {
1412                 err = -ENOMEM;
1413                 goto err_vpcie;
1414         }
1415
1416         pci_bus_size_bridges(bus);
1417         pci_bus_assign_resources(bus);
1418         list_for_each_entry(child, &bus->children, node)
1419                 pcie_bus_configure_settings(child);
1420
1421         pci_bus_add_devices(bus);
1422
1423         dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
1424
1425         return err;
1426
1427 err_vpcie:
1428         if (!IS_ERR(rockchip->vpcie3v3))
1429                 regulator_disable(rockchip->vpcie3v3);
1430         if (!IS_ERR(rockchip->vpcie1v8))
1431                 regulator_disable(rockchip->vpcie1v8);
1432         if (!IS_ERR(rockchip->vpcie0v9))
1433                 regulator_disable(rockchip->vpcie0v9);
1434 err_set_vpcie:
1435         clk_disable_unprepare(rockchip->clk_pcie_pm);
1436 err_pcie_pm:
1437         clk_disable_unprepare(rockchip->hclk_pcie);
1438 err_hclk_pcie:
1439         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1440 err_aclk_perf_pcie:
1441         clk_disable_unprepare(rockchip->aclk_pcie);
1442 err_aclk_pcie:
1443         return err;
1444 }
1445
1446 static const struct dev_pm_ops rockchip_pcie_pm_ops = {
1447         SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(rockchip_pcie_suspend_noirq,
1448                                       rockchip_pcie_resume_noirq)
1449 };
1450
1451 static const struct of_device_id rockchip_pcie_of_match[] = {
1452         { .compatible = "rockchip,rk3399-pcie", },
1453         {}
1454 };
1455
1456 static struct platform_driver rockchip_pcie_driver = {
1457         .driver = {
1458                 .name = "rockchip-pcie",
1459                 .of_match_table = rockchip_pcie_of_match,
1460                 .pm = &rockchip_pcie_pm_ops,
1461         },
1462         .probe = rockchip_pcie_probe,
1463
1464 };
1465 builtin_platform_driver(rockchip_pcie_driver);