drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/irq.h>
  24 #include <linux/irqchip/chained_irq.h>
  25 #include <linux/irqdomain.h>
  26 #include <linux/kernel.h>
  27 #include <linux/mfd/syscon.h>
  28 #include <linux/of_address.h>
  29 #include <linux/of_device.h>
  30 #include <linux/of_pci.h>
  31 #include <linux/of_platform.h>
  32 #include <linux/of_irq.h>
  33 #include <linux/pci.h>
  34 #include <linux/pci_ids.h>
  35 #include <linux/phy/phy.h>
  36 #include <linux/platform_device.h>
  37 #include <linux/reset.h>
  38 #include <linux/regmap.h>
  39
  40 /*
  41  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  42  * bits.  This allows atomic updates of the register without locking.
  43  */
  44 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  45 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  46
  47 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  48
  49 #define PCIE_CLIENT_BASE                0x0
  50 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  51 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  52 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  53 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  54 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  55 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  56 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  57 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  58 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  59 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  60 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  61 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  62 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  63 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  64 #define   PCIE_CLIENT_INTR_SHIFT                5
  65 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  66 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  67 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  68 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  69 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  70 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  71 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  72 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  73 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  74 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  75 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  76 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  77 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  78 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  79 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  80 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  81
  82 #define PCIE_CLIENT_INT_LEGACY \
  83         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  84         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  85
  86 #define PCIE_CLIENT_INT_CLI \
  87         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  88         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  89         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  90         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  91         PCIE_CLIENT_INT_PHY)
  92
  93 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
  94 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
  95 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
  96 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
  97 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
  98 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
  99 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 100 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 101 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 102 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 103 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 104 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 105 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 106 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 107                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 108 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 109 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 110 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 111 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 112 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 113 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 114 #define   PCIE_CORE_INT_RT                      BIT(5)
 115 #define   PCIE_CORE_INT_RTR                     BIT(6)
 116 #define   PCIE_CORE_INT_PE                      BIT(7)
 117 #define   PCIE_CORE_INT_MTR                     BIT(8)
 118 #define   PCIE_CORE_INT_UCR                     BIT(9)
 119 #define   PCIE_CORE_INT_FCE                     BIT(10)
 120 #define   PCIE_CORE_INT_CT                      BIT(11)
 121 #define   PCIE_CORE_INT_UTC                     BIT(18)
 122 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 123 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 124 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 125
 126 #define PCIE_CORE_INT \
 127                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 128                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 129                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 130                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 131                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 132                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 133                  PCIE_CORE_INT_MMVC)
 134
 135 #define PCIE_RC_CONFIG_BASE             0xa00000
 136 #define PCIE_RC_CONFIG_VENDOR           (PCIE_RC_CONFIG_BASE + 0x00)
 137 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 138 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 139 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 140 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 141 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 142 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 143 #define PCIE_RC_CONFIG_LINK_CAP         (PCIE_RC_CONFIG_BASE + 0xcc)
 144 #define   PCIE_RC_CONFIG_LINK_CAP_L0S           BIT(10)
 145 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 146 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 147 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 148 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 149
 150 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 151 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 152 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 153 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 154 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 155 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 156 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 157
 158 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 159 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 160 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 161 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 162 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 163
 164 /* Size of one AXI Region (not Region 0) */
 165 #define AXI_REGION_SIZE                         BIT(20)
 166 /* Size of Region 0, equal to sum of sizes of other regions */
 167 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 168 #define OB_REG_SIZE_SHIFT                       5
 169 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 170 #define AXI_WRAPPER_IO_WRITE                    0x6
 171 #define AXI_WRAPPER_MEM_WRITE                   0x2
 172
 173 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 174 #define MIN_AXI_ADDR_BITS_PASSED                8
 175 #define ROCKCHIP_VENDOR_ID                      0x1d87
 176 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 177 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 178 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 179 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 180 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 181           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 182            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 183
 184 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 185 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 186 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 187 #define MAX_AXI_WRAPPER_REGION_NUM              33
 188
 189 struct rockchip_pcie {
 190         void    __iomem *reg_base;              /* DT axi-base */
 191         void    __iomem *apb_base;              /* DT apb-base */
 192         struct  phy *phy;
 193         struct  reset_control *core_rst;
 194         struct  reset_control *mgmt_rst;
 195         struct  reset_control *mgmt_sticky_rst;
 196         struct  reset_control *pipe_rst;
 197         struct  reset_control *pm_rst;
 198         struct  reset_control *aclk_rst;
 199         struct  reset_control *pclk_rst;
 200         struct  clk *aclk_pcie;
 201         struct  clk *aclk_perf_pcie;
 202         struct  clk *hclk_pcie;
 203         struct  clk *clk_pcie_pm;
 204         struct  regulator *vpcie3v3; /* 3.3V power supply */
 205         struct  regulator *vpcie1v8; /* 1.8V power supply */
 206         struct  regulator *vpcie0v9; /* 0.9V power supply */
 207         struct  gpio_desc *ep_gpio;
 208         u32     lanes;
 209         u8      root_bus_nr;
 210         int     link_gen;
 211         struct  device *dev;
 212         struct  irq_domain *irq_domain;
 213         u32     io_size;
 214         int     offset;
 215         phys_addr_t io_bus_addr;
 216         u32     mem_size;
 217         phys_addr_t mem_bus_addr;
 218 };
 219
 220 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 221 {
 222         return readl(rockchip->apb_base + reg);
 223 }
 224
 225 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 226                                 u32 reg)
 227 {
 228         writel(val, rockchip->apb_base + reg);
 229 }
 230
 231 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 232 {
 233         u32 status;
 234
 235         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 236         status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);
 237         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 238 }
 239
 240 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 241 {
 242         u32 status;
 243
 244         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 245         status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;
 246         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 247 }
 248
 249 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 250 {
 251         u32 val;
 252
 253         /* Update Tx credit maximum update interval */
 254         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 255         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 256         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 257         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 258 }
 259
 260 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 261                                       struct pci_bus *bus, int dev)
 262 {
 263         /* access only one slot on each root port */
 264         if (bus->number == rockchip->root_bus_nr && dev > 0)
 265                 return 0;
 266
 267         /*
 268          * do not read more than one device on the bus directly attached
 269          * to RC's downstream side.
 270          */
 271         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 272                 return 0;
 273
 274         return 1;
 275 }
 276
 277 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 278                                      int where, int size, u32 *val)
 279 {
 280         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 281
 282         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 283                 *val = 0;
 284                 return PCIBIOS_BAD_REGISTER_NUMBER;
 285         }
 286
 287         if (size == 4) {
 288                 *val = readl(addr);
 289         } else if (size == 2) {
 290                 *val = readw(addr);
 291         } else if (size == 1) {
 292                 *val = readb(addr);
 293         } else {
 294                 *val = 0;
 295                 return PCIBIOS_BAD_REGISTER_NUMBER;
 296         }
 297         return PCIBIOS_SUCCESSFUL;
 298 }
 299
 300 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 301                                      int where, int size, u32 val)
 302 {
 303         u32 mask, tmp, offset;
 304
 305         offset = where & ~0x3;
 306
 307         if (size == 4) {
 308                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 309                 return PCIBIOS_SUCCESSFUL;
 310         }
 311
 312         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 313
 314         /*
 315          * N.B. This read/modify/write isn't safe in general because it can
 316          * corrupt RW1C bits in adjacent registers.  But the hardware
 317          * doesn't support smaller writes.
 318          */
 319         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 320         tmp |= val << ((where & 0x3) * 8);
 321         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 322
 323         return PCIBIOS_SUCCESSFUL;
 324 }
 325
 326 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 327                                        struct pci_bus *bus, u32 devfn,
 328                                        int where, int size, u32 *val)
 329 {
 330         u32 busdev;
 331
 332         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 333                                 PCI_FUNC(devfn), where);
 334
 335         if (!IS_ALIGNED(busdev, size)) {
 336                 *val = 0;
 337                 return PCIBIOS_BAD_REGISTER_NUMBER;
 338         }
 339
 340         if (size == 4) {
 341                 *val = readl(rockchip->reg_base + busdev);
 342         } else if (size == 2) {
 343                 *val = readw(rockchip->reg_base + busdev);
 344         } else if (size == 1) {
 345                 *val = readb(rockchip->reg_base + busdev);
 346         } else {
 347                 *val = 0;
 348                 return PCIBIOS_BAD_REGISTER_NUMBER;
 349         }
 350         return PCIBIOS_SUCCESSFUL;
 351 }
 352
 353 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 354                                        struct pci_bus *bus, u32 devfn,
 355                                        int where, int size, u32 val)
 356 {
 357         u32 busdev;
 358
 359         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 360                                 PCI_FUNC(devfn), where);
 361         if (!IS_ALIGNED(busdev, size))
 362                 return PCIBIOS_BAD_REGISTER_NUMBER;
 363
 364         if (size == 4)
 365                 writel(val, rockchip->reg_base + busdev);
 366         else if (size == 2)
 367                 writew(val, rockchip->reg_base + busdev);
 368         else if (size == 1)
 369                 writeb(val, rockchip->reg_base + busdev);
 370         else
 371                 return PCIBIOS_BAD_REGISTER_NUMBER;
 372
 373         return PCIBIOS_SUCCESSFUL;
 374 }
 375
 376 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 377                                  int size, u32 *val)
 378 {
 379         struct rockchip_pcie *rockchip = bus->sysdata;
 380
 381         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 382                 *val = 0xffffffff;
 383                 return PCIBIOS_DEVICE_NOT_FOUND;
 384         }
 385
 386         if (bus->number == rockchip->root_bus_nr)
 387                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 388
 389         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 390 }
 391
 392 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 393                                  int where, int size, u32 val)
 394 {
 395         struct rockchip_pcie *rockchip = bus->sysdata;
 396
 397         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 398                 return PCIBIOS_DEVICE_NOT_FOUND;
 399
 400         if (bus->number == rockchip->root_bus_nr)
 401                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 402
 403         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 404 }
 405
 406 static struct pci_ops rockchip_pcie_ops = {
 407         .read = rockchip_pcie_rd_conf,
 408         .write = rockchip_pcie_wr_conf,
 409 };
 410
 411 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 412 {
 413         u32 status, curr, scale, power;
 414
 415         if (IS_ERR(rockchip->vpcie3v3))
 416                 return;
 417
 418         /*
 419          * Set RC's captured slot power limit and scale if
 420          * vpcie3v3 available. The default values are both zero
 421          * which means the software should set these two according
 422          * to the actual power supply.
 423          */
 424         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 425         if (curr > 0) {
 426                 scale = 3; /* 0.001x */
 427                 curr = curr / 1000; /* convert to mA */
 428                 power = (curr * 3300) / 1000; /* milliwatt */
 429                 while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 430                         if (!scale) {
 431                                 dev_warn(rockchip->dev, "invalid power supply\n");
 432                                 return;
 433                         }
 434                         scale--;
 435                         power = power / 10;
 436                 }
 437
 438                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 439                 status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 440                           (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 441                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 442         }
 443 }
 444
 445 /**
 446  * rockchip_pcie_init_port - Initialize hardware
 447  * @rockchip: PCIe port information
 448  */
 449 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 450 {
 451         struct device *dev = rockchip->dev;
 452         int err;
 453         u32 status;
 454         unsigned long timeout;
 455
 456         gpiod_set_value(rockchip->ep_gpio, 0);
 457
 458         err = reset_control_assert(rockchip->aclk_rst);
 459         if (err) {
 460                 dev_err(dev, "assert aclk_rst err %d\n", err);
 461                 return err;
 462         }
 463
 464         err = reset_control_assert(rockchip->pclk_rst);
 465         if (err) {
 466                 dev_err(dev, "assert pclk_rst err %d\n", err);
 467                 return err;
 468         }
 469
 470         err = reset_control_assert(rockchip->pm_rst);
 471         if (err) {
 472                 dev_err(dev, "assert pm_rst err %d\n", err);
 473                 return err;
 474         }
 475
 476         udelay(10);
 477
 478         err = reset_control_deassert(rockchip->pm_rst);
 479         if (err) {
 480                 dev_err(dev, "deassert pm_rst err %d\n", err);
 481                 return err;
 482         }
 483
 484         err = reset_control_deassert(rockchip->aclk_rst);
 485         if (err) {
 486                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 487                 return err;
 488         }
 489
 490         err = reset_control_deassert(rockchip->pclk_rst);
 491         if (err) {
 492                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 493                 return err;
 494         }
 495
 496         err = phy_init(rockchip->phy);
 497         if (err < 0) {
 498                 dev_err(dev, "fail to init phy, err %d\n", err);
 499                 return err;
 500         }
 501
 502         err = reset_control_assert(rockchip->core_rst);
 503         if (err) {
 504                 dev_err(dev, "assert core_rst err %d\n", err);
 505                 return err;
 506         }
 507
 508         err = reset_control_assert(rockchip->mgmt_rst);
 509         if (err) {
 510                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 511                 return err;
 512         }
 513
 514         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 515         if (err) {
 516                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 517                 return err;
 518         }
 519
 520         err = reset_control_assert(rockchip->pipe_rst);
 521         if (err) {
 522                 dev_err(dev, "assert pipe_rst err %d\n", err);
 523                 return err;
 524         }
 525
 526         if (rockchip->link_gen == 2)
 527                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 528                                     PCIE_CLIENT_CONFIG);
 529         else
 530                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 531                                     PCIE_CLIENT_CONFIG);
 532
 533         rockchip_pcie_write(rockchip,
 534                             PCIE_CLIENT_CONF_ENABLE |
 535                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 536                             PCIE_CLIENT_ARI_ENABLE |
 537                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 538                             PCIE_CLIENT_MODE_RC,
 539                             PCIE_CLIENT_CONFIG);
 540
 541         err = phy_power_on(rockchip->phy);
 542         if (err) {
 543                 dev_err(dev, "fail to power on phy, err %d\n", err);
 544                 return err;
 545         }
 546
 547         /*
 548          * Please don't reorder the deassert sequence of the following
 549          * four reset pins.
 550          */
 551         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 552         if (err) {
 553                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 554                 return err;
 555         }
 556
 557         err = reset_control_deassert(rockchip->core_rst);
 558         if (err) {
 559                 dev_err(dev, "deassert core_rst err %d\n", err);
 560                 return err;
 561         }
 562
 563         err = reset_control_deassert(rockchip->mgmt_rst);
 564         if (err) {
 565                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 566                 return err;
 567         }
 568
 569         err = reset_control_deassert(rockchip->pipe_rst);
 570         if (err) {
 571                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 572                 return err;
 573         }
 574
 575         /* Fix the transmitted FTS count desired to exit from L0s. */
 576         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 577         status = (status & ~PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 578                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 579         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 580
 581         rockchip_pcie_set_power_limit(rockchip);
 582
 583         /* Set RC's clock architecture as common clock */
 584         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 585         status |= PCI_EXP_LNKCTL_CCC;
 586         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 587
 588         /* Enable Gen1 training */
 589         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 590                             PCIE_CLIENT_CONFIG);
 591
 592         gpiod_set_value(rockchip->ep_gpio, 1);
 593
 594         /* 500ms timeout value should be enough for Gen1/2 training */
 595         timeout = jiffies + msecs_to_jiffies(500);
 596
 597         for (;;) {
 598                 status = rockchip_pcie_read(rockchip,
 599                                             PCIE_CLIENT_BASIC_STATUS1);
 600                 if ((status & PCIE_CLIENT_LINK_STATUS_MASK) ==
 601                     PCIE_CLIENT_LINK_STATUS_UP) {
 602                         dev_dbg(dev, "PCIe link training gen1 pass!\n");
 603                         break;
 604                 }
 605
 606                 if (time_after(jiffies, timeout)) {
 607                         dev_err(dev, "PCIe link training gen1 timeout!\n");
 608                         return -ETIMEDOUT;
 609                 }
 610
 611                 msleep(20);
 612         }
 613
 614         if (rockchip->link_gen == 2) {
 615                 /*
 616                  * Enable retrain for gen2. This should be configured only after
 617                  * gen1 finished.
 618                  */
 619                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 620                 status |= PCI_EXP_LNKCTL_RL;
 621                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 622
 623                 timeout = jiffies + msecs_to_jiffies(500);
 624                 for (;;) {
 625                         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 626                         if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
 627                             PCIE_CORE_PL_CONF_SPEED_5G) {
 628                                 dev_dbg(dev, "PCIe link training gen2 pass!\n");
 629                                 break;
 630                         }
 631
 632                         if (time_after(jiffies, timeout)) {
 633                                 dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 634                                 break;
 635                         }
 636
 637                         msleep(20);
 638                 }
 639         }
 640
 641         /* Check the final link width from negotiated lane counter from MGMT */
 642         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 643         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 644                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 645         dev_dbg(dev, "current link width is x%d\n", status);
 646
 647         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 648                             PCIE_RC_CONFIG_VENDOR);
 649         rockchip_pcie_write(rockchip,
 650                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 651                             PCIE_RC_CONFIG_RID_CCR);
 652
 653         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 654         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 655         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 656         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 657
 658         /* Clear L0s from RC's link cap */
 659         if (of_property_read_bool(dev->of_node, "quirk,apsm-no-l0s")) {
 660                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LINK_CAP);
 661                 status &= ~PCIE_RC_CONFIG_LINK_CAP_L0S;
 662                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LINK_CAP);
 663         }
 664
 665         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 666
 667         rockchip_pcie_write(rockchip,
 668                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 669                             PCIE_CORE_OB_REGION_ADDR0);
 670         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 671                             PCIE_CORE_OB_REGION_ADDR1);
 672         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
 673         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 674
 675         return 0;
 676 }
 677
 678 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 679 {
 680         struct rockchip_pcie *rockchip = arg;
 681         struct device *dev = rockchip->dev;
 682         u32 reg;
 683         u32 sub_reg;
 684
 685         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 686         if (reg & PCIE_CLIENT_INT_LOCAL) {
 687                 dev_dbg(dev, "local interrupt received\n");
 688                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 689                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 690                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 691
 692                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 693                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 694
 695                 if (sub_reg & PCIE_CORE_INT_RRPE)
 696                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 697
 698                 if (sub_reg & PCIE_CORE_INT_PRFO)
 699                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 700
 701                 if (sub_reg & PCIE_CORE_INT_CRFO)
 702                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 703
 704                 if (sub_reg & PCIE_CORE_INT_RT)
 705                         dev_dbg(dev, "replay timer timed out\n");
 706
 707                 if (sub_reg & PCIE_CORE_INT_RTR)
 708                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 709
 710                 if (sub_reg & PCIE_CORE_INT_PE)
 711                         dev_dbg(dev, "phy error detected on receive side\n");
 712
 713                 if (sub_reg & PCIE_CORE_INT_MTR)
 714                         dev_dbg(dev, "malformed TLP received from the link\n");
 715
 716                 if (sub_reg & PCIE_CORE_INT_UCR)
 717                         dev_dbg(dev, "malformed TLP received from the link\n");
 718
 719                 if (sub_reg & PCIE_CORE_INT_FCE)
 720                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 721
 722                 if (sub_reg & PCIE_CORE_INT_CT)
 723                         dev_dbg(dev, "a request timed out waiting for completion\n");
 724
 725                 if (sub_reg & PCIE_CORE_INT_UTC)
 726                         dev_dbg(dev, "unmapped TC error\n");
 727
 728                 if (sub_reg & PCIE_CORE_INT_MMVC)
 729                         dev_dbg(dev, "MSI mask register changes\n");
 730
 731                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 732         } else if (reg & PCIE_CLIENT_INT_PHY) {
 733                 dev_dbg(dev, "phy link changes\n");
 734                 rockchip_pcie_update_txcredit_mui(rockchip);
 735                 rockchip_pcie_clr_bw_int(rockchip);
 736         }
 737
 738         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 739                             PCIE_CLIENT_INT_STATUS);
 740
 741         return IRQ_HANDLED;
 742 }
 743
 744 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 745 {
 746         struct rockchip_pcie *rockchip = arg;
 747         struct device *dev = rockchip->dev;
 748         u32 reg;
 749
 750         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 751         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 752                 dev_dbg(dev, "legacy done interrupt received\n");
 753
 754         if (reg & PCIE_CLIENT_INT_MSG)
 755                 dev_dbg(dev, "message done interrupt received\n");
 756
 757         if (reg & PCIE_CLIENT_INT_HOT_RST)
 758                 dev_dbg(dev, "hot reset interrupt received\n");
 759
 760         if (reg & PCIE_CLIENT_INT_DPA)
 761                 dev_dbg(dev, "dpa interrupt received\n");
 762
 763         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 764                 dev_dbg(dev, "fatal error interrupt received\n");
 765
 766         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 767                 dev_dbg(dev, "no fatal error interrupt received\n");
 768
 769         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 770                 dev_dbg(dev, "correctable error interrupt received\n");
 771
 772         if (reg & PCIE_CLIENT_INT_PHY)
 773                 dev_dbg(dev, "phy interrupt received\n");
 774
 775         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 776                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 777                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 778                               PCIE_CLIENT_INT_NFATAL_ERR |
 779                               PCIE_CLIENT_INT_CORR_ERR |
 780                               PCIE_CLIENT_INT_PHY),
 781                    PCIE_CLIENT_INT_STATUS);
 782
 783         return IRQ_HANDLED;
 784 }
 785
 786 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 787 {
 788         struct irq_chip *chip = irq_desc_get_chip(desc);
 789         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 790         struct device *dev = rockchip->dev;
 791         u32 reg;
 792         u32 hwirq;
 793         u32 virq;
 794
 795         chained_irq_enter(chip, desc);
 796
 797         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 798         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 799
 800         while (reg) {
 801                 hwirq = ffs(reg) - 1;
 802                 reg &= ~BIT(hwirq);
 803
 804                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 805                 if (virq)
 806                         generic_handle_irq(virq);
 807                 else
 808                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 809         }
 810
 811         chained_irq_exit(chip, desc);
 812 }
 813
 814
 815 /**
 816  * rockchip_pcie_parse_dt - Parse Device Tree
 817  * @rockchip: PCIe port information
 818  *
 819  * Return: '0' on success and error value on failure
 820  */
 821 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 822 {
 823         struct device *dev = rockchip->dev;
 824         struct platform_device *pdev = to_platform_device(dev);
 825         struct device_node *node = dev->of_node;
 826         struct resource *regs;
 827         int irq;
 828         int err;
 829
 830         regs = platform_get_resource_byname(pdev,
 831                                             IORESOURCE_MEM,
 832                                             "axi-base");
 833         rockchip->reg_base = devm_ioremap_resource(dev, regs);
 834         if (IS_ERR(rockchip->reg_base))
 835                 return PTR_ERR(rockchip->reg_base);
 836
 837         regs = platform_get_resource_byname(pdev,
 838                                             IORESOURCE_MEM,
 839                                             "apb-base");
 840         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 841         if (IS_ERR(rockchip->apb_base))
 842                 return PTR_ERR(rockchip->apb_base);
 843
 844         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 845         if (IS_ERR(rockchip->phy)) {
 846                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 847                         dev_err(dev, "missing phy\n");
 848                 return PTR_ERR(rockchip->phy);
 849         }
 850
 851         rockchip->lanes = 1;
 852         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 853         if (!err && (rockchip->lanes == 0 ||
 854                      rockchip->lanes == 3 ||
 855                      rockchip->lanes > 4)) {
 856                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 857                 rockchip->lanes = 1;
 858         }
 859
 860         rockchip->link_gen = of_pci_get_max_link_speed(node);
 861         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 862                 rockchip->link_gen = 2;
 863
 864         rockchip->core_rst = devm_reset_control_get(dev, "core");
 865         if (IS_ERR(rockchip->core_rst)) {
 866                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 867                         dev_err(dev, "missing core reset property in node\n");
 868                 return PTR_ERR(rockchip->core_rst);
 869         }
 870
 871         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 872         if (IS_ERR(rockchip->mgmt_rst)) {
 873                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 874                         dev_err(dev, "missing mgmt reset property in node\n");
 875                 return PTR_ERR(rockchip->mgmt_rst);
 876         }
 877
 878         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 879         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 880                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 881                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 882                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 883         }
 884
 885         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 886         if (IS_ERR(rockchip->pipe_rst)) {
 887                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 888                         dev_err(dev, "missing pipe reset property in node\n");
 889                 return PTR_ERR(rockchip->pipe_rst);
 890         }
 891
 892         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 893         if (IS_ERR(rockchip->pm_rst)) {
 894                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 895                         dev_err(dev, "missing pm reset property in node\n");
 896                 return PTR_ERR(rockchip->pm_rst);
 897         }
 898
 899         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 900         if (IS_ERR(rockchip->pclk_rst)) {
 901                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 902                         dev_err(dev, "missing pclk reset property in node\n");
 903                 return PTR_ERR(rockchip->pclk_rst);
 904         }
 905
 906         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 907         if (IS_ERR(rockchip->aclk_rst)) {
 908                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 909                         dev_err(dev, "missing aclk reset property in node\n");
 910                 return PTR_ERR(rockchip->aclk_rst);
 911         }
 912
 913         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 914         if (IS_ERR(rockchip->ep_gpio)) {
 915                 dev_err(dev, "missing ep-gpios property in node\n");
 916                 return PTR_ERR(rockchip->ep_gpio);
 917         }
 918
 919         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 920         if (IS_ERR(rockchip->aclk_pcie)) {
 921                 dev_err(dev, "aclk clock not found\n");
 922                 return PTR_ERR(rockchip->aclk_pcie);
 923         }
 924
 925         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 926         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 927                 dev_err(dev, "aclk_perf clock not found\n");
 928                 return PTR_ERR(rockchip->aclk_perf_pcie);
 929         }
 930
 931         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 932         if (IS_ERR(rockchip->hclk_pcie)) {
 933                 dev_err(dev, "hclk clock not found\n");
 934                 return PTR_ERR(rockchip->hclk_pcie);
 935         }
 936
 937         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 938         if (IS_ERR(rockchip->clk_pcie_pm)) {
 939                 dev_err(dev, "pm clock not found\n");
 940                 return PTR_ERR(rockchip->clk_pcie_pm);
 941         }
 942
 943         irq = platform_get_irq_byname(pdev, "sys");
 944         if (irq < 0) {
 945                 dev_err(dev, "missing sys IRQ resource\n");
 946                 return -EINVAL;
 947         }
 948
 949         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 950                                IRQF_SHARED, "pcie-sys", rockchip);
 951         if (err) {
 952                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 953                 return err;
 954         }
 955
 956         irq = platform_get_irq_byname(pdev, "legacy");
 957         if (irq < 0) {
 958                 dev_err(dev, "missing legacy IRQ resource\n");
 959                 return -EINVAL;
 960         }
 961
 962         irq_set_chained_handler_and_data(irq,
 963                                          rockchip_pcie_legacy_int_handler,
 964                                          rockchip);
 965
 966         irq = platform_get_irq_byname(pdev, "client");
 967         if (irq < 0) {
 968                 dev_err(dev, "missing client IRQ resource\n");
 969                 return -EINVAL;
 970         }
 971
 972         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
 973                                IRQF_SHARED, "pcie-client", rockchip);
 974         if (err) {
 975                 dev_err(dev, "failed to request PCIe client IRQ\n");
 976                 return err;
 977         }
 978
 979         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
 980         if (IS_ERR(rockchip->vpcie3v3)) {
 981                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
 982                         return -EPROBE_DEFER;
 983                 dev_info(dev, "no vpcie3v3 regulator found\n");
 984         }
 985
 986         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
 987         if (IS_ERR(rockchip->vpcie1v8)) {
 988                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
 989                         return -EPROBE_DEFER;
 990                 dev_info(dev, "no vpcie1v8 regulator found\n");
 991         }
 992
 993         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
 994         if (IS_ERR(rockchip->vpcie0v9)) {
 995                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
 996                         return -EPROBE_DEFER;
 997                 dev_info(dev, "no vpcie0v9 regulator found\n");
 998         }
 999
1000         return 0;
1001 }
1002
1003 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
1004 {
1005         struct device *dev = rockchip->dev;
1006         int err;
1007
1008         if (!IS_ERR(rockchip->vpcie3v3)) {
1009                 err = regulator_enable(rockchip->vpcie3v3);
1010                 if (err) {
1011                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
1012                         goto err_out;
1013                 }
1014         }
1015
1016         if (!IS_ERR(rockchip->vpcie1v8)) {
1017                 err = regulator_enable(rockchip->vpcie1v8);
1018                 if (err) {
1019                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1020                         goto err_disable_3v3;
1021                 }
1022         }
1023
1024         if (!IS_ERR(rockchip->vpcie0v9)) {
1025                 err = regulator_enable(rockchip->vpcie0v9);
1026                 if (err) {
1027                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1028                         goto err_disable_1v8;
1029                 }
1030         }
1031
1032         return 0;
1033
1034 err_disable_1v8:
1035         if (!IS_ERR(rockchip->vpcie1v8))
1036                 regulator_disable(rockchip->vpcie1v8);
1037 err_disable_3v3:
1038         if (!IS_ERR(rockchip->vpcie3v3))
1039                 regulator_disable(rockchip->vpcie3v3);
1040 err_out:
1041         return err;
1042 }
1043
1044 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1045 {
1046         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1047                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1048         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1049                             PCIE_CORE_INT_MASK);
1050
1051         rockchip_pcie_enable_bw_int(rockchip);
1052 }
1053
1054 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1055                                   irq_hw_number_t hwirq)
1056 {
1057         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1058         irq_set_chip_data(irq, domain->host_data);
1059
1060         return 0;
1061 }
1062
1063 static const struct irq_domain_ops intx_domain_ops = {
1064         .map = rockchip_pcie_intx_map,
1065 };
1066
1067 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1068 {
1069         struct device *dev = rockchip->dev;
1070         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1071
1072         if (!intc) {
1073                 dev_err(dev, "missing child interrupt-controller node\n");
1074                 return -EINVAL;
1075         }
1076
1077         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1078                                                     &intx_domain_ops, rockchip);
1079         if (!rockchip->irq_domain) {
1080                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1081                 return -EINVAL;
1082         }
1083
1084         return 0;
1085 }
1086
1087 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1088                                      int region_no, int type, u8 num_pass_bits,
1089                                      u32 lower_addr, u32 upper_addr)
1090 {
1091         u32 ob_addr_0;
1092         u32 ob_addr_1;
1093         u32 ob_desc_0;
1094         u32 aw_offset;
1095
1096         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1097                 return -EINVAL;
1098         if (num_pass_bits + 1 < 8)
1099                 return -EINVAL;
1100         if (num_pass_bits > 63)
1101                 return -EINVAL;
1102         if (region_no == 0) {
1103                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1104                         return -EINVAL;
1105         }
1106         if (region_no != 0) {
1107                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1108                         return -EINVAL;
1109         }
1110
1111         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1112
1113         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1114         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1115         ob_addr_1 = upper_addr;
1116         ob_desc_0 = (1 << 23 | type);
1117
1118         rockchip_pcie_write(rockchip, ob_addr_0,
1119                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1120         rockchip_pcie_write(rockchip, ob_addr_1,
1121                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1122         rockchip_pcie_write(rockchip, ob_desc_0,
1123                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1124         rockchip_pcie_write(rockchip, 0,
1125                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1126
1127         return 0;
1128 }
1129
1130 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1131                                      int region_no, u8 num_pass_bits,
1132                                      u32 lower_addr, u32 upper_addr)
1133 {
1134         u32 ib_addr_0;
1135         u32 ib_addr_1;
1136         u32 aw_offset;
1137
1138         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1139                 return -EINVAL;
1140         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1141                 return -EINVAL;
1142         if (num_pass_bits > 63)
1143                 return -EINVAL;
1144
1145         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1146
1147         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1148         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1149         ib_addr_1 = upper_addr;
1150
1151         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1152         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1153
1154         return 0;
1155 }
1156
1157 static int rockchip_cfg_atu(struct rockchip_pcie *rockchip)
1158 {
1159         int offset;
1160         int err;
1161         int reg_no;
1162
1163         for (reg_no = 0; reg_no < (rockchip->mem_size >> 20); reg_no++) {
1164                 err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1165                                                 AXI_WRAPPER_MEM_WRITE,
1166                                                 20 - 1,
1167                                                 rockchip->mem_bus_addr +
1168                                                 (reg_no << 20),
1169                                                 0);
1170                 if (err) {
1171                         dev_err(rockchip->dev,
1172                                         "program RC mem outbound ATU failed\n");
1173                         return err;
1174                 }
1175         }
1176
1177         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1178         if (err) {
1179                 dev_err(rockchip->dev, "program RC mem inbound ATU failed\n");
1180                 return err;
1181         }
1182
1183         offset = rockchip->mem_size >> 20;
1184         for (reg_no = 0; reg_no < (rockchip->io_size >> 20); reg_no++) {
1185                 err = rockchip_pcie_prog_ob_atu(rockchip,
1186                                                 reg_no + 1 + offset,
1187                                                 AXI_WRAPPER_IO_WRITE,
1188                                                 20 - 1,
1189                                                 rockchip->io_bus_addr +
1190                                                 (reg_no << 20),
1191                                                 0);
1192                 if (err) {
1193                         dev_err(rockchip->dev,
1194                                         "program RC io outbound ATU failed\n");
1195                         return err;
1196                 }
1197         }
1198
1199         return err;
1200 }
1201 static int rockchip_pcie_probe(struct platform_device *pdev)
1202 {
1203         struct rockchip_pcie *rockchip;
1204         struct device *dev = &pdev->dev;
1205         struct pci_bus *bus, *child;
1206         struct resource_entry *win;
1207         resource_size_t io_base;
1208         struct resource *mem;
1209         struct resource *io;
1210         int err;
1211
1212         LIST_HEAD(res);
1213
1214         if (!dev->of_node)
1215                 return -ENODEV;
1216
1217         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1218         if (!rockchip)
1219                 return -ENOMEM;
1220
1221         rockchip->dev = dev;
1222
1223         err = rockchip_pcie_parse_dt(rockchip);
1224         if (err)
1225                 return err;
1226
1227         err = clk_prepare_enable(rockchip->aclk_pcie);
1228         if (err) {
1229                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1230                 goto err_aclk_pcie;
1231         }
1232
1233         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1234         if (err) {
1235                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1236                 goto err_aclk_perf_pcie;
1237         }
1238
1239         err = clk_prepare_enable(rockchip->hclk_pcie);
1240         if (err) {
1241                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1242                 goto err_hclk_pcie;
1243         }
1244
1245         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1246         if (err) {
1247                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1248                 goto err_pcie_pm;
1249         }
1250
1251         err = rockchip_pcie_set_vpcie(rockchip);
1252         if (err) {
1253                 dev_err(dev, "failed to set vpcie regulator\n");
1254                 goto err_set_vpcie;
1255         }
1256
1257         err = rockchip_pcie_init_port(rockchip);
1258         if (err)
1259                 goto err_vpcie;
1260
1261         platform_set_drvdata(pdev, rockchip);
1262
1263         rockchip_pcie_enable_interrupts(rockchip);
1264
1265         err = rockchip_pcie_init_irq_domain(rockchip);
1266         if (err < 0)
1267                 goto err_vpcie;
1268
1269         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1270                                                &res, &io_base);
1271         if (err)
1272                 goto err_vpcie;
1273
1274         err = devm_request_pci_bus_resources(dev, &res);
1275         if (err)
1276                 goto err_vpcie;
1277
1278         /* Get the I/O and memory ranges from DT */
1279         resource_list_for_each_entry(win, &res) {
1280                 switch (resource_type(win->res)) {
1281                 case IORESOURCE_IO:
1282                         io = win->res;
1283                         io->name = "I/O";
1284                         rockchip->io_size = resource_size(io);
1285                         rockchip->io_bus_addr = io->start - win->offset;
1286                         err = pci_remap_iospace(io, io_base);
1287                         if (err) {
1288                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1289                                          err, io);
1290                                 continue;
1291                         }
1292                         break;
1293                 case IORESOURCE_MEM:
1294                         mem = win->res;
1295                         mem->name = "MEM";
1296                         rockchip->mem_size = resource_size(mem);
1297                         rockchip->mem_bus_addr = mem->start - win->offset;
1298                         break;
1299                 case IORESOURCE_BUS:
1300                         rockchip->root_bus_nr = win->res->start;
1301                         break;
1302                 default:
1303                         continue;
1304                 }
1305         }
1306
1307         err = rockchip_cfg_atu(rockchip);
1308         if (err)
1309                 goto err_vpcie;
1310         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1311         if (!bus) {
1312                 err = -ENOMEM;
1313                 goto err_vpcie;
1314         }
1315
1316         pci_bus_size_bridges(bus);
1317         pci_bus_assign_resources(bus);
1318         list_for_each_entry(child, &bus->children, node)
1319                 pcie_bus_configure_settings(child);
1320
1321         pci_bus_add_devices(bus);
1322
1323         dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
1324
1325         return err;
1326
1327 err_vpcie:
1328         if (!IS_ERR(rockchip->vpcie3v3))
1329                 regulator_disable(rockchip->vpcie3v3);
1330         if (!IS_ERR(rockchip->vpcie1v8))
1331                 regulator_disable(rockchip->vpcie1v8);
1332         if (!IS_ERR(rockchip->vpcie0v9))
1333                 regulator_disable(rockchip->vpcie0v9);
1334 err_set_vpcie:
1335         clk_disable_unprepare(rockchip->clk_pcie_pm);
1336 err_pcie_pm:
1337         clk_disable_unprepare(rockchip->hclk_pcie);
1338 err_hclk_pcie:
1339         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1340 err_aclk_perf_pcie:
1341         clk_disable_unprepare(rockchip->aclk_pcie);
1342 err_aclk_pcie:
1343         return err;
1344 }
1345
1346 static const struct of_device_id rockchip_pcie_of_match[] = {
1347         { .compatible = "rockchip,rk3399-pcie", },
1348         {}
1349 };
1350
1351 static struct platform_driver rockchip_pcie_driver = {
1352         .driver = {
1353                 .name = "rockchip-pcie",
1354                 .of_match_table = rockchip_pcie_of_match,
1355         },
1356         .probe = rockchip_pcie_probe,
1357
1358 };
1359 builtin_platform_driver(rockchip_pcie_driver);