drivers/pci/host/pcie-designware.h

   1 /*
   2  * Synopsys Designware PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #ifndef _PCIE_DESIGNWARE_H
  15 #define _PCIE_DESIGNWARE_H
  16
  17 struct pcie_port_info {
  18         u32             cfg0_size;
  19         u32             cfg1_size;
  20         u32             io_size;
  21         u32             mem_size;
  22         phys_addr_t     io_bus_addr;
  23         phys_addr_t     mem_bus_addr;
  24 };
  25
  26 /*
  27  * Maximum number of MSI IRQs can be 256 per controller. But keep
  28  * it 32 as of now. Probably we will never need more than 32. If needed,
  29  * then increment it in multiple of 32.
  30  */
  31 #define MAX_MSI_IRQS                    32
  32 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / 32)
  33
  34 struct pcie_port {
  35         struct device           *dev;
  36         u8                      root_bus_nr;
  37         void __iomem            *dbi_base;
  38         u64                     cfg0_base;
  39         u64                     cfg0_mod_base;
  40         void __iomem            *va_cfg0_base;
  41         u64                     cfg1_base;
  42         u64                     cfg1_mod_base;
  43         void __iomem            *va_cfg1_base;
  44         u64                     io_base;
  45         u64                     io_mod_base;
  46         u64                     mem_base;
  47         u64                     mem_mod_base;
  48         struct resource         cfg;
  49         struct resource         io;
  50         struct resource         mem;
  51         struct pcie_port_info   config;
  52         int                     irq;
  53         u32                     lanes;
  54         struct pcie_host_ops    *ops;
  55         int                     msi_irq;
  56         struct irq_domain       *irq_domain;
  57         unsigned long           msi_data;
  58         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
  59 };
  60
  61 struct pcie_host_ops {
  62         void (*readl_rc)(struct pcie_port *pp,
  63                         void __iomem *dbi_base, u32 *val);
  64         void (*writel_rc)(struct pcie_port *pp,
  65                         u32 val, void __iomem *dbi_base);
  66         int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
  67         int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
  68         int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
  69                         unsigned int devfn, int where, int size, u32 *val);
  70         int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
  71                         unsigned int devfn, int where, int size, u32 val);
  72         int (*link_up)(struct pcie_port *pp);
  73         void (*host_init)(struct pcie_port *pp);
  74         void (*msi_set_irq)(struct pcie_port *pp, int irq);
  75         void (*msi_clear_irq)(struct pcie_port *pp, int irq);
  76         u32 (*get_msi_data)(struct pcie_port *pp);
  77 };
  78
  79 int dw_pcie_cfg_read(void __iomem *addr, int where, int size, u32 *val);
  80 int dw_pcie_cfg_write(void __iomem *addr, int where, int size, u32 val);
  81 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
  82 void dw_pcie_msi_init(struct pcie_port *pp);
  83 int dw_pcie_link_up(struct pcie_port *pp);
  84 void dw_pcie_setup_rc(struct pcie_port *pp);
  85 int dw_pcie_host_init(struct pcie_port *pp);
  86
  87 #endif /* _PCIE_DESIGNWARE_H */