drivers/pci/host/pci-mvebu.c

   1 /*
   2  * PCIe driver for Marvell Armada 370 and Armada XP SoCs
   3  *
   4  * This file is licensed under the terms of the GNU General Public
   5  * License version 2.  This program is licensed "as is" without any
   6  * warranty of any kind, whether express or implied.
   7  */
   8
   9 #include <linux/kernel.h>
  10 #include <linux/pci.h>
  11 #include <linux/clk.h>
  12 #include <linux/delay.h>
  13 #include <linux/gpio.h>
  14 #include <linux/module.h>
  15 #include <linux/mbus.h>
  16 #include <linux/msi.h>
  17 #include <linux/slab.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of_irq.h>
  21 #include <linux/of_gpio.h>
  22 #include <linux/of_pci.h>
  23 #include <linux/of_platform.h>
  24
  25 /*
  26  * PCIe unit register offsets.
  27  */
  28 #define PCIE_DEV_ID_OFF         0x0000
  29 #define PCIE_CMD_OFF            0x0004
  30 #define PCIE_DEV_REV_OFF        0x0008
  31 #define PCIE_BAR_LO_OFF(n)      (0x0010 + ((n) << 3))
  32 #define PCIE_BAR_HI_OFF(n)      (0x0014 + ((n) << 3))
  33 #define PCIE_HEADER_LOG_4_OFF   0x0128
  34 #define PCIE_BAR_CTRL_OFF(n)    (0x1804 + (((n) - 1) * 4))
  35 #define PCIE_WIN04_CTRL_OFF(n)  (0x1820 + ((n) << 4))
  36 #define PCIE_WIN04_BASE_OFF(n)  (0x1824 + ((n) << 4))
  37 #define PCIE_WIN04_REMAP_OFF(n) (0x182c + ((n) << 4))
  38 #define PCIE_WIN5_CTRL_OFF      0x1880
  39 #define PCIE_WIN5_BASE_OFF      0x1884
  40 #define PCIE_WIN5_REMAP_OFF     0x188c
  41 #define PCIE_CONF_ADDR_OFF      0x18f8
  42 #define  PCIE_CONF_ADDR_EN              0x80000000
  43 #define  PCIE_CONF_REG(r)               ((((r) & 0xf00) << 16) | ((r) & 0xfc))
  44 #define  PCIE_CONF_BUS(b)               (((b) & 0xff) << 16)
  45 #define  PCIE_CONF_DEV(d)               (((d) & 0x1f) << 11)
  46 #define  PCIE_CONF_FUNC(f)              (((f) & 0x7) << 8)
  47 #define  PCIE_CONF_ADDR(bus, devfn, where) \
  48         (PCIE_CONF_BUS(bus) | PCIE_CONF_DEV(PCI_SLOT(devfn))    | \
  49          PCIE_CONF_FUNC(PCI_FUNC(devfn)) | PCIE_CONF_REG(where) | \
  50          PCIE_CONF_ADDR_EN)
  51 #define PCIE_CONF_DATA_OFF      0x18fc
  52 #define PCIE_MASK_OFF           0x1910
  53 #define  PCIE_MASK_ENABLE_INTS          0x0f000000
  54 #define PCIE_CTRL_OFF           0x1a00
  55 #define  PCIE_CTRL_X1_MODE              0x0001
  56 #define PCIE_STAT_OFF           0x1a04
  57 #define  PCIE_STAT_BUS                  0xff00
  58 #define  PCIE_STAT_DEV                  0x1f0000
  59 #define  PCIE_STAT_LINK_DOWN            BIT(0)
  60 #define PCIE_DEBUG_CTRL         0x1a60
  61 #define  PCIE_DEBUG_SOFT_RESET          BIT(20)
  62
  63 /*
  64  * This product ID is registered by Marvell, and used when the Marvell
  65  * SoC is not the root complex, but an endpoint on the PCIe bus. It is
  66  * therefore safe to re-use this PCI ID for our emulated PCI-to-PCI
  67  * bridge.
  68  */
  69 #define MARVELL_EMULATED_PCI_PCI_BRIDGE_ID 0x7846
  70
  71 /* PCI configuration space of a PCI-to-PCI bridge */
  72 struct mvebu_sw_pci_bridge {
  73         u16 vendor;
  74         u16 device;
  75         u16 command;
  76         u16 class;
  77         u8 interface;
  78         u8 revision;
  79         u8 bist;
  80         u8 header_type;
  81         u8 latency_timer;
  82         u8 cache_line_size;
  83         u32 bar[2];
  84         u8 primary_bus;
  85         u8 secondary_bus;
  86         u8 subordinate_bus;
  87         u8 secondary_latency_timer;
  88         u8 iobase;
  89         u8 iolimit;
  90         u16 secondary_status;
  91         u16 membase;
  92         u16 memlimit;
  93         u16 iobaseupper;
  94         u16 iolimitupper;
  95         u8 cappointer;
  96         u8 reserved1;
  97         u16 reserved2;
  98         u32 romaddr;
  99         u8 intline;
 100         u8 intpin;
 101         u16 bridgectrl;
 102 };
 103
 104 struct mvebu_pcie_port;
 105
 106 /* Structure representing all PCIe interfaces */
 107 struct mvebu_pcie {
 108         struct platform_device *pdev;
 109         struct mvebu_pcie_port *ports;
 110         struct msi_chip *msi;
 111         struct resource io;
 112         struct resource realio;
 113         struct resource mem;
 114         struct resource busn;
 115         int nports;
 116 };
 117
 118 /* Structure representing one PCIe interface */
 119 struct mvebu_pcie_port {
 120         char *name;
 121         void __iomem *base;
 122         spinlock_t conf_lock;
 123         u32 port;
 124         u32 lane;
 125         int devfn;
 126         unsigned int mem_target;
 127         unsigned int mem_attr;
 128         unsigned int io_target;
 129         unsigned int io_attr;
 130         struct clk *clk;
 131         int reset_gpio;
 132         int reset_active_low;
 133         char *reset_name;
 134         struct mvebu_sw_pci_bridge bridge;
 135         struct device_node *dn;
 136         struct mvebu_pcie *pcie;
 137         phys_addr_t memwin_base;
 138         size_t memwin_size;
 139         phys_addr_t iowin_base;
 140         size_t iowin_size;
 141 };
 142
 143 static inline void mvebu_writel(struct mvebu_pcie_port *port, u32 val, u32 reg)
 144 {
 145         writel(val, port->base + reg);
 146 }
 147
 148 static inline u32 mvebu_readl(struct mvebu_pcie_port *port, u32 reg)
 149 {
 150         return readl(port->base + reg);
 151 }
 152
 153 static bool mvebu_pcie_link_up(struct mvebu_pcie_port *port)
 154 {
 155         return !(mvebu_readl(port, PCIE_STAT_OFF) & PCIE_STAT_LINK_DOWN);
 156 }
 157
 158 static void mvebu_pcie_set_local_bus_nr(struct mvebu_pcie_port *port, int nr)
 159 {
 160         u32 stat;
 161
 162         stat = mvebu_readl(port, PCIE_STAT_OFF);
 163         stat &= ~PCIE_STAT_BUS;
 164         stat |= nr << 8;
 165         mvebu_writel(port, stat, PCIE_STAT_OFF);
 166 }
 167
 168 static void mvebu_pcie_set_local_dev_nr(struct mvebu_pcie_port *port, int nr)
 169 {
 170         u32 stat;
 171
 172         stat = mvebu_readl(port, PCIE_STAT_OFF);
 173         stat &= ~PCIE_STAT_DEV;
 174         stat |= nr << 16;
 175         mvebu_writel(port, stat, PCIE_STAT_OFF);
 176 }
 177
 178 /*
 179  * Setup PCIE BARs and Address Decode Wins:
 180  * BAR[0,2] -> disabled, BAR[1] -> covers all DRAM banks
 181  * WIN[0-3] -> DRAM bank[0-3]
 182  */
 183 static void mvebu_pcie_setup_wins(struct mvebu_pcie_port *port)
 184 {
 185         const struct mbus_dram_target_info *dram;
 186         u32 size;
 187         int i;
 188
 189         dram = mv_mbus_dram_info();
 190
 191         /* First, disable and clear BARs and windows. */
 192         for (i = 1; i < 3; i++) {
 193                 mvebu_writel(port, 0, PCIE_BAR_CTRL_OFF(i));
 194                 mvebu_writel(port, 0, PCIE_BAR_LO_OFF(i));
 195                 mvebu_writel(port, 0, PCIE_BAR_HI_OFF(i));
 196         }
 197
 198         for (i = 0; i < 5; i++) {
 199                 mvebu_writel(port, 0, PCIE_WIN04_CTRL_OFF(i));
 200                 mvebu_writel(port, 0, PCIE_WIN04_BASE_OFF(i));
 201                 mvebu_writel(port, 0, PCIE_WIN04_REMAP_OFF(i));
 202         }
 203
 204         mvebu_writel(port, 0, PCIE_WIN5_CTRL_OFF);
 205         mvebu_writel(port, 0, PCIE_WIN5_BASE_OFF);
 206         mvebu_writel(port, 0, PCIE_WIN5_REMAP_OFF);
 207
 208         /* Setup windows for DDR banks.  Count total DDR size on the fly. */
 209         size = 0;
 210         for (i = 0; i < dram->num_cs; i++) {
 211                 const struct mbus_dram_window *cs = dram->cs + i;
 212
 213                 mvebu_writel(port, cs->base & 0xffff0000,
 214                              PCIE_WIN04_BASE_OFF(i));
 215                 mvebu_writel(port, 0, PCIE_WIN04_REMAP_OFF(i));
 216                 mvebu_writel(port,
 217                              ((cs->size - 1) & 0xffff0000) |
 218                              (cs->mbus_attr << 8) |
 219                              (dram->mbus_dram_target_id << 4) | 1,
 220                              PCIE_WIN04_CTRL_OFF(i));
 221
 222                 size += cs->size;
 223         }
 224
 225         /* Round up 'size' to the nearest power of two. */
 226         if ((size & (size - 1)) != 0)
 227                 size = 1 << fls(size);
 228
 229         /* Setup BAR[1] to all DRAM banks. */
 230         mvebu_writel(port, dram->cs[0].base, PCIE_BAR_LO_OFF(1));
 231         mvebu_writel(port, 0, PCIE_BAR_HI_OFF(1));
 232         mvebu_writel(port, ((size - 1) & 0xffff0000) | 1,
 233                      PCIE_BAR_CTRL_OFF(1));
 234 }
 235
 236 static void mvebu_pcie_setup_hw(struct mvebu_pcie_port *port)
 237 {
 238         u32 cmd, mask;
 239
 240         /* Point PCIe unit MBUS decode windows to DRAM space. */
 241         mvebu_pcie_setup_wins(port);
 242
 243         /* Master + slave enable. */
 244         cmd = mvebu_readl(port, PCIE_CMD_OFF);
 245         cmd |= PCI_COMMAND_IO;
 246         cmd |= PCI_COMMAND_MEMORY;
 247         cmd |= PCI_COMMAND_MASTER;
 248         mvebu_writel(port, cmd, PCIE_CMD_OFF);
 249
 250         /* Enable interrupt lines A-D. */
 251         mask = mvebu_readl(port, PCIE_MASK_OFF);
 252         mask |= PCIE_MASK_ENABLE_INTS;
 253         mvebu_writel(port, mask, PCIE_MASK_OFF);
 254 }
 255
 256 static int mvebu_pcie_hw_rd_conf(struct mvebu_pcie_port *port,
 257                                  struct pci_bus *bus,
 258                                  u32 devfn, int where, int size, u32 *val)
 259 {
 260         mvebu_writel(port, PCIE_CONF_ADDR(bus->number, devfn, where),
 261                      PCIE_CONF_ADDR_OFF);
 262
 263         *val = mvebu_readl(port, PCIE_CONF_DATA_OFF);
 264
 265         if (size == 1)
 266                 *val = (*val >> (8 * (where & 3))) & 0xff;
 267         else if (size == 2)
 268                 *val = (*val >> (8 * (where & 3))) & 0xffff;
 269
 270         return PCIBIOS_SUCCESSFUL;
 271 }
 272
 273 static int mvebu_pcie_hw_wr_conf(struct mvebu_pcie_port *port,
 274                                  struct pci_bus *bus,
 275                                  u32 devfn, int where, int size, u32 val)
 276 {
 277         u32 _val, shift = 8 * (where & 3);
 278
 279         mvebu_writel(port, PCIE_CONF_ADDR(bus->number, devfn, where),
 280                      PCIE_CONF_ADDR_OFF);
 281         _val = mvebu_readl(port, PCIE_CONF_DATA_OFF);
 282
 283         if (size == 4)
 284                 _val = val;
 285         else if (size == 2)
 286                 _val = (_val & ~(0xffff << shift)) | ((val & 0xffff) << shift);
 287         else if (size == 1)
 288                 _val = (_val & ~(0xff << shift)) | ((val & 0xff) << shift);
 289         else
 290                 return PCIBIOS_BAD_REGISTER_NUMBER;
 291
 292         mvebu_writel(port, _val, PCIE_CONF_DATA_OFF);
 293
 294         return PCIBIOS_SUCCESSFUL;
 295 }
 296
 297 static void mvebu_pcie_handle_iobase_change(struct mvebu_pcie_port *port)
 298 {
 299         phys_addr_t iobase;
 300
 301         /* Are the new iobase/iolimit values invalid? */
 302         if (port->bridge.iolimit < port->bridge.iobase ||
 303             port->bridge.iolimitupper < port->bridge.iobaseupper) {
 304
 305                 /* If a window was configured, remove it */
 306                 if (port->iowin_base) {
 307                         mvebu_mbus_del_window(port->iowin_base,
 308                                               port->iowin_size);
 309                         port->iowin_base = 0;
 310                         port->iowin_size = 0;
 311                 }
 312
 313                 return;
 314         }
 315
 316         /*
 317          * We read the PCI-to-PCI bridge emulated registers, and
 318          * calculate the base address and size of the address decoding
 319          * window to setup, according to the PCI-to-PCI bridge
 320          * specifications. iobase is the bus address, port->iowin_base
 321          * is the CPU address.
 322          */
 323         iobase = ((port->bridge.iobase & 0xF0) << 8) |
 324                 (port->bridge.iobaseupper << 16);
 325         port->iowin_base = port->pcie->io.start + iobase;
 326         port->iowin_size = ((0xFFF | ((port->bridge.iolimit & 0xF0) << 8) |
 327                             (port->bridge.iolimitupper << 16)) -
 328                             iobase);
 329
 330         mvebu_mbus_add_window_remap_by_id(port->io_target, port->io_attr,
 331                                           port->iowin_base, port->iowin_size,
 332                                           iobase);
 333
 334         pci_ioremap_io(iobase, port->iowin_base);
 335 }
 336
 337 static void mvebu_pcie_handle_membase_change(struct mvebu_pcie_port *port)
 338 {
 339         /* Are the new membase/memlimit values invalid? */
 340         if (port->bridge.memlimit < port->bridge.membase) {
 341
 342                 /* If a window was configured, remove it */
 343                 if (port->memwin_base) {
 344                         mvebu_mbus_del_window(port->memwin_base,
 345                                               port->memwin_size);
 346                         port->memwin_base = 0;
 347                         port->memwin_size = 0;
 348                 }
 349
 350                 return;
 351         }
 352
 353         /*
 354          * We read the PCI-to-PCI bridge emulated registers, and
 355          * calculate the base address and size of the address decoding
 356          * window to setup, according to the PCI-to-PCI bridge
 357          * specifications.
 358          */
 359         port->memwin_base  = ((port->bridge.membase & 0xFFF0) << 16);
 360         port->memwin_size  =
 361                 (((port->bridge.memlimit & 0xFFF0) << 16) | 0xFFFFF) -
 362                 port->memwin_base;
 363
 364         mvebu_mbus_add_window_by_id(port->mem_target, port->mem_attr,
 365                                     port->memwin_base, port->memwin_size);
 366 }
 367
 368 /*
 369  * Initialize the configuration space of the PCI-to-PCI bridge
 370  * associated with the given PCIe interface.
 371  */
 372 static void mvebu_sw_pci_bridge_init(struct mvebu_pcie_port *port)
 373 {
 374         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 375
 376         memset(bridge, 0, sizeof(struct mvebu_sw_pci_bridge));
 377
 378         bridge->class = PCI_CLASS_BRIDGE_PCI;
 379         bridge->vendor = PCI_VENDOR_ID_MARVELL;
 380         bridge->device = MARVELL_EMULATED_PCI_PCI_BRIDGE_ID;
 381         bridge->header_type = PCI_HEADER_TYPE_BRIDGE;
 382         bridge->cache_line_size = 0x10;
 383
 384         /* We support 32 bits I/O addressing */
 385         bridge->iobase = PCI_IO_RANGE_TYPE_32;
 386         bridge->iolimit = PCI_IO_RANGE_TYPE_32;
 387 }
 388
 389 /*
 390  * Read the configuration space of the PCI-to-PCI bridge associated to
 391  * the given PCIe interface.
 392  */
 393 static int mvebu_sw_pci_bridge_read(struct mvebu_pcie_port *port,
 394                                   unsigned int where, int size, u32 *value)
 395 {
 396         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 397
 398         switch (where & ~3) {
 399         case PCI_VENDOR_ID:
 400                 *value = bridge->device << 16 | bridge->vendor;
 401                 break;
 402
 403         case PCI_COMMAND:
 404                 *value = bridge->command;
 405                 break;
 406
 407         case PCI_CLASS_REVISION:
 408                 *value = bridge->class << 16 | bridge->interface << 8 |
 409                          bridge->revision;
 410                 break;
 411
 412         case PCI_CACHE_LINE_SIZE:
 413                 *value = bridge->bist << 24 | bridge->header_type << 16 |
 414                          bridge->latency_timer << 8 | bridge->cache_line_size;
 415                 break;
 416
 417         case PCI_BASE_ADDRESS_0 ... PCI_BASE_ADDRESS_1:
 418                 *value = bridge->bar[((where & ~3) - PCI_BASE_ADDRESS_0) / 4];
 419                 break;
 420
 421         case PCI_PRIMARY_BUS:
 422                 *value = (bridge->secondary_latency_timer << 24 |
 423                           bridge->subordinate_bus         << 16 |
 424                           bridge->secondary_bus           <<  8 |
 425                           bridge->primary_bus);
 426                 break;
 427
 428         case PCI_IO_BASE:
 429                 *value = (bridge->secondary_status << 16 |
 430                           bridge->iolimit          <<  8 |
 431                           bridge->iobase);
 432                 break;
 433
 434         case PCI_MEMORY_BASE:
 435                 *value = (bridge->memlimit << 16 | bridge->membase);
 436                 break;
 437
 438         case PCI_PREF_MEMORY_BASE:
 439                 *value = 0;
 440                 break;
 441
 442         case PCI_IO_BASE_UPPER16:
 443                 *value = (bridge->iolimitupper << 16 | bridge->iobaseupper);
 444                 break;
 445
 446         case PCI_ROM_ADDRESS1:
 447                 *value = 0;
 448                 break;
 449
 450         default:
 451                 *value = 0xffffffff;
 452                 return PCIBIOS_BAD_REGISTER_NUMBER;
 453         }
 454
 455         if (size == 2)
 456                 *value = (*value >> (8 * (where & 3))) & 0xffff;
 457         else if (size == 1)
 458                 *value = (*value >> (8 * (where & 3))) & 0xff;
 459
 460         return PCIBIOS_SUCCESSFUL;
 461 }
 462
 463 /* Write to the PCI-to-PCI bridge configuration space */
 464 static int mvebu_sw_pci_bridge_write(struct mvebu_pcie_port *port,
 465                                      unsigned int where, int size, u32 value)
 466 {
 467         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 468         u32 mask, reg;
 469         int err;
 470
 471         if (size == 4)
 472                 mask = 0x0;
 473         else if (size == 2)
 474                 mask = ~(0xffff << ((where & 3) * 8));
 475         else if (size == 1)
 476                 mask = ~(0xff << ((where & 3) * 8));
 477         else
 478                 return PCIBIOS_BAD_REGISTER_NUMBER;
 479
 480         err = mvebu_sw_pci_bridge_read(port, where & ~3, 4, &reg);
 481         if (err)
 482                 return err;
 483
 484         value = (reg & mask) | value << ((where & 3) * 8);
 485
 486         switch (where & ~3) {
 487         case PCI_COMMAND:
 488                 bridge->command = value & 0xffff;
 489                 break;
 490
 491         case PCI_BASE_ADDRESS_0 ... PCI_BASE_ADDRESS_1:
 492                 bridge->bar[((where & ~3) - PCI_BASE_ADDRESS_0) / 4] = value;
 493                 break;
 494
 495         case PCI_IO_BASE:
 496                 /*
 497                  * We also keep bit 1 set, it is a read-only bit that
 498                  * indicates we support 32 bits addressing for the
 499                  * I/O
 500                  */
 501                 bridge->iobase = (value & 0xff) | PCI_IO_RANGE_TYPE_32;
 502                 bridge->iolimit = ((value >> 8) & 0xff) | PCI_IO_RANGE_TYPE_32;
 503                 mvebu_pcie_handle_iobase_change(port);
 504                 break;
 505
 506         case PCI_MEMORY_BASE:
 507                 bridge->membase = value & 0xffff;
 508                 bridge->memlimit = value >> 16;
 509                 mvebu_pcie_handle_membase_change(port);
 510                 break;
 511
 512         case PCI_IO_BASE_UPPER16:
 513                 bridge->iobaseupper = value & 0xffff;
 514                 bridge->iolimitupper = value >> 16;
 515                 mvebu_pcie_handle_iobase_change(port);
 516                 break;
 517
 518         case PCI_PRIMARY_BUS:
 519                 bridge->primary_bus             = value & 0xff;
 520                 bridge->secondary_bus           = (value >> 8) & 0xff;
 521                 bridge->subordinate_bus         = (value >> 16) & 0xff;
 522                 bridge->secondary_latency_timer = (value >> 24) & 0xff;
 523                 mvebu_pcie_set_local_bus_nr(port, bridge->secondary_bus);
 524                 break;
 525
 526         default:
 527                 break;
 528         }
 529
 530         return PCIBIOS_SUCCESSFUL;
 531 }
 532
 533 static inline struct mvebu_pcie *sys_to_pcie(struct pci_sys_data *sys)
 534 {
 535         return sys->private_data;
 536 }
 537
 538 static struct mvebu_pcie_port *
 539 mvebu_pcie_find_port(struct mvebu_pcie *pcie, struct pci_bus *bus,
 540                      int devfn)
 541 {
 542         int i;
 543
 544         for (i = 0; i < pcie->nports; i++) {
 545                 struct mvebu_pcie_port *port = &pcie->ports[i];
 546                 if (bus->number == 0 && port->devfn == devfn)
 547                         return port;
 548                 if (bus->number != 0 &&
 549                     bus->number >= port->bridge.secondary_bus &&
 550                     bus->number <= port->bridge.subordinate_bus)
 551                         return port;
 552         }
 553
 554         return NULL;
 555 }
 556
 557 /* PCI configuration space write function */
 558 static int mvebu_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 559                               int where, int size, u32 val)
 560 {
 561         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 562         struct mvebu_pcie_port *port;
 563         unsigned long flags;
 564         int ret;
 565
 566         port = mvebu_pcie_find_port(pcie, bus, devfn);
 567         if (!port)
 568                 return PCIBIOS_DEVICE_NOT_FOUND;
 569
 570         /* Access the emulated PCI-to-PCI bridge */
 571         if (bus->number == 0)
 572                 return mvebu_sw_pci_bridge_write(port, where, size, val);
 573
 574         if (!mvebu_pcie_link_up(port))
 575                 return PCIBIOS_DEVICE_NOT_FOUND;
 576
 577         /*
 578          * On the secondary bus, we don't want to expose any other
 579          * device than the device physically connected in the PCIe
 580          * slot, visible in slot 0. In slot 1, there's a special
 581          * Marvell device that only makes sense when the Armada is
 582          * used as a PCIe endpoint.
 583          */
 584         if (bus->number == port->bridge.secondary_bus &&
 585             PCI_SLOT(devfn) != 0)
 586                 return PCIBIOS_DEVICE_NOT_FOUND;
 587
 588         /* Access the real PCIe interface */
 589         spin_lock_irqsave(&port->conf_lock, flags);
 590         ret = mvebu_pcie_hw_wr_conf(port, bus, devfn,
 591                                     where, size, val);
 592         spin_unlock_irqrestore(&port->conf_lock, flags);
 593
 594         return ret;
 595 }
 596
 597 /* PCI configuration space read function */
 598 static int mvebu_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 599                               int size, u32 *val)
 600 {
 601         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 602         struct mvebu_pcie_port *port;
 603         unsigned long flags;
 604         int ret;
 605
 606         port = mvebu_pcie_find_port(pcie, bus, devfn);
 607         if (!port) {
 608                 *val = 0xffffffff;
 609                 return PCIBIOS_DEVICE_NOT_FOUND;
 610         }
 611
 612         /* Access the emulated PCI-to-PCI bridge */
 613         if (bus->number == 0)
 614                 return mvebu_sw_pci_bridge_read(port, where, size, val);
 615
 616         if (!mvebu_pcie_link_up(port)) {
 617                 *val = 0xffffffff;
 618                 return PCIBIOS_DEVICE_NOT_FOUND;
 619         }
 620
 621         /*
 622          * On the secondary bus, we don't want to expose any other
 623          * device than the device physically connected in the PCIe
 624          * slot, visible in slot 0. In slot 1, there's a special
 625          * Marvell device that only makes sense when the Armada is
 626          * used as a PCIe endpoint.
 627          */
 628         if (bus->number == port->bridge.secondary_bus &&
 629             PCI_SLOT(devfn) != 0) {
 630                 *val = 0xffffffff;
 631                 return PCIBIOS_DEVICE_NOT_FOUND;
 632         }
 633
 634         /* Access the real PCIe interface */
 635         spin_lock_irqsave(&port->conf_lock, flags);
 636         ret = mvebu_pcie_hw_rd_conf(port, bus, devfn,
 637                                     where, size, val);
 638         spin_unlock_irqrestore(&port->conf_lock, flags);
 639
 640         return ret;
 641 }
 642
 643 static struct pci_ops mvebu_pcie_ops = {
 644         .read = mvebu_pcie_rd_conf,
 645         .write = mvebu_pcie_wr_conf,
 646 };
 647
 648 static int mvebu_pcie_setup(int nr, struct pci_sys_data *sys)
 649 {
 650         struct mvebu_pcie *pcie = sys_to_pcie(sys);
 651         int i;
 652
 653         pci_add_resource_offset(&sys->resources, &pcie->realio, sys->io_offset);
 654         pci_add_resource_offset(&sys->resources, &pcie->mem, sys->mem_offset);
 655         pci_add_resource(&sys->resources, &pcie->busn);
 656
 657         for (i = 0; i < pcie->nports; i++) {
 658                 struct mvebu_pcie_port *port = &pcie->ports[i];
 659                 if (!port->base)
 660                         continue;
 661                 mvebu_pcie_setup_hw(port);
 662         }
 663
 664         return 1;
 665 }
 666
 667 static struct pci_bus *mvebu_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 668 {
 669         struct mvebu_pcie *pcie = sys_to_pcie(sys);
 670         struct pci_bus *bus;
 671
 672         bus = pci_create_root_bus(&pcie->pdev->dev, sys->busnr,
 673                                   &mvebu_pcie_ops, sys, &sys->resources);
 674         if (!bus)
 675                 return NULL;
 676
 677         pci_scan_child_bus(bus);
 678
 679         return bus;
 680 }
 681
 682 static void mvebu_pcie_add_bus(struct pci_bus *bus)
 683 {
 684         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 685         bus->msi = pcie->msi;
 686 }
 687
 688 static resource_size_t mvebu_pcie_align_resource(struct pci_dev *dev,
 689                                                 const struct resource *res,
 690                                                 resource_size_t start,
 691                                                 resource_size_t size,
 692                                                 resource_size_t align)
 693 {
 694         if (dev->bus->number != 0)
 695                 return start;
 696
 697         /*
 698          * On the PCI-to-PCI bridge side, the I/O windows must have at
 699          * least a 64 KB size and be aligned on their size, and the
 700          * memory windows must have at least a 1 MB size and be
 701          * aligned on their size
 702          */
 703         if (res->flags & IORESOURCE_IO)
 704                 return round_up(start, max((resource_size_t)SZ_64K, size));
 705         else if (res->flags & IORESOURCE_MEM)
 706                 return round_up(start, max((resource_size_t)SZ_1M, size));
 707         else
 708                 return start;
 709 }
 710
 711 static void mvebu_pcie_enable(struct mvebu_pcie *pcie)
 712 {
 713         struct hw_pci hw;
 714
 715         memset(&hw, 0, sizeof(hw));
 716
 717         hw.nr_controllers = 1;
 718         hw.private_data   = (void **)&pcie;
 719         hw.setup          = mvebu_pcie_setup;
 720         hw.scan           = mvebu_pcie_scan_bus;
 721         hw.map_irq        = of_irq_parse_and_map_pci;
 722         hw.ops            = &mvebu_pcie_ops;
 723         hw.align_resource = mvebu_pcie_align_resource;
 724         hw.add_bus        = mvebu_pcie_add_bus;
 725
 726         pci_common_init(&hw);
 727 }
 728
 729 /*
 730  * Looks up the list of register addresses encoded into the reg =
 731  * <...> property for one that matches the given port/lane. Once
 732  * found, maps it.
 733  */
 734 static void __iomem *mvebu_pcie_map_registers(struct platform_device *pdev,
 735                       struct device_node *np, struct mvebu_pcie_port *port)
 736 {
 737         struct resource regs;
 738         int ret = 0;
 739
 740         ret = of_address_to_resource(np, 0, &regs);
 741         if (ret)
 742                 return ERR_PTR(ret);
 743
 744         return devm_ioremap_resource(&pdev->dev, &regs);
 745 }
 746
 747 #define DT_FLAGS_TO_TYPE(flags)       (((flags) >> 24) & 0x03)
 748 #define    DT_TYPE_IO                 0x1
 749 #define    DT_TYPE_MEM32              0x2
 750 #define DT_CPUADDR_TO_TARGET(cpuaddr) (((cpuaddr) >> 56) & 0xFF)
 751 #define DT_CPUADDR_TO_ATTR(cpuaddr)   (((cpuaddr) >> 48) & 0xFF)
 752
 753 static int mvebu_get_tgt_attr(struct device_node *np, int devfn,
 754                               unsigned long type, int *tgt, int *attr)
 755 {
 756         const int na = 3, ns = 2;
 757         const __be32 *range;
 758         int rlen, nranges, rangesz, pna, i;
 759
 760         range = of_get_property(np, "ranges", &rlen);
 761         if (!range)
 762                 return -EINVAL;
 763
 764         pna = of_n_addr_cells(np);
 765         rangesz = pna + na + ns;
 766         nranges = rlen / sizeof(__be32) / rangesz;
 767
 768         for (i = 0; i < nranges; i++) {
 769                 u32 flags = of_read_number(range, 1);
 770                 u32 slot = of_read_number(range, 2);
 771                 u64 cpuaddr = of_read_number(range + na, pna);
 772                 unsigned long rtype;
 773
 774                 if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_IO)
 775                         rtype = IORESOURCE_IO;
 776                 else if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_MEM32)
 777                         rtype = IORESOURCE_MEM;
 778
 779                 if (slot == PCI_SLOT(devfn) && type == rtype) {
 780                         *tgt = DT_CPUADDR_TO_TARGET(cpuaddr);
 781                         *attr = DT_CPUADDR_TO_ATTR(cpuaddr);
 782                         return 0;
 783                 }
 784
 785                 range += rangesz;
 786         }
 787
 788         return -ENOENT;
 789 }
 790
 791 static void mvebu_pcie_msi_enable(struct mvebu_pcie *pcie)
 792 {
 793         struct device_node *msi_node;
 794
 795         msi_node = of_parse_phandle(pcie->pdev->dev.of_node,
 796                                     "msi-parent", 0);
 797         if (!msi_node)
 798                 return;
 799
 800         pcie->msi = of_pci_find_msi_chip_by_node(msi_node);
 801
 802         if (pcie->msi)
 803                 pcie->msi->dev = &pcie->pdev->dev;
 804 }
 805
 806 static int mvebu_pcie_probe(struct platform_device *pdev)
 807 {
 808         struct mvebu_pcie *pcie;
 809         struct device_node *np = pdev->dev.of_node;
 810         struct device_node *child;
 811         int i, ret;
 812
 813         pcie = devm_kzalloc(&pdev->dev, sizeof(struct mvebu_pcie),
 814                             GFP_KERNEL);
 815         if (!pcie)
 816                 return -ENOMEM;
 817
 818         pcie->pdev = pdev;
 819         platform_set_drvdata(pdev, pcie);
 820
 821         /* Get the PCIe memory and I/O aperture */
 822         mvebu_mbus_get_pcie_mem_aperture(&pcie->mem);
 823         if (resource_size(&pcie->mem) == 0) {
 824                 dev_err(&pdev->dev, "invalid memory aperture size\n");
 825                 return -EINVAL;
 826         }
 827
 828         mvebu_mbus_get_pcie_io_aperture(&pcie->io);
 829         if (resource_size(&pcie->io) == 0) {
 830                 dev_err(&pdev->dev, "invalid I/O aperture size\n");
 831                 return -EINVAL;
 832         }
 833
 834         pcie->realio.flags = pcie->io.flags;
 835         pcie->realio.start = PCIBIOS_MIN_IO;
 836         pcie->realio.end = min_t(resource_size_t,
 837                                   IO_SPACE_LIMIT,
 838                                   resource_size(&pcie->io));
 839
 840         /* Get the bus range */
 841         ret = of_pci_parse_bus_range(np, &pcie->busn);
 842         if (ret) {
 843                 dev_err(&pdev->dev, "failed to parse bus-range property: %d\n",
 844                         ret);
 845                 return ret;
 846         }
 847
 848         i = 0;
 849         for_each_child_of_node(pdev->dev.of_node, child) {
 850                 if (!of_device_is_available(child))
 851                         continue;
 852                 i++;
 853         }
 854
 855         pcie->ports = devm_kzalloc(&pdev->dev, i *
 856                                    sizeof(struct mvebu_pcie_port),
 857                                    GFP_KERNEL);
 858         if (!pcie->ports)
 859                 return -ENOMEM;
 860
 861         i = 0;
 862         for_each_child_of_node(pdev->dev.of_node, child) {
 863                 struct mvebu_pcie_port *port = &pcie->ports[i];
 864                 enum of_gpio_flags flags;
 865
 866                 if (!of_device_is_available(child))
 867                         continue;
 868
 869                 port->pcie = pcie;
 870
 871                 if (of_property_read_u32(child, "marvell,pcie-port",
 872                                          &port->port)) {
 873                         dev_warn(&pdev->dev,
 874                                  "ignoring PCIe DT node, missing pcie-port property\n");
 875                         continue;
 876                 }
 877
 878                 if (of_property_read_u32(child, "marvell,pcie-lane",
 879                                          &port->lane))
 880                         port->lane = 0;
 881
 882                 port->name = kasprintf(GFP_KERNEL, "pcie%d.%d",
 883                                        port->port, port->lane);
 884
 885                 port->devfn = of_pci_get_devfn(child);
 886                 if (port->devfn < 0)
 887                         continue;
 888
 889                 ret = mvebu_get_tgt_attr(np, port->devfn, IORESOURCE_MEM,
 890                                          &port->mem_target, &port->mem_attr);
 891                 if (ret < 0) {
 892                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get tgt/attr for mem window\n",
 893                                 port->port, port->lane);
 894                         continue;
 895                 }
 896
 897                 ret = mvebu_get_tgt_attr(np, port->devfn, IORESOURCE_IO,
 898                                          &port->io_target, &port->io_attr);
 899                 if (ret < 0) {
 900                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get tgt/attr for io window\n",
 901                                 port->port, port->lane);
 902                         continue;
 903                 }
 904
 905                 port->reset_gpio = of_get_named_gpio_flags(child,
 906                                                    "reset-gpios", 0, &flags);
 907                 if (gpio_is_valid(port->reset_gpio)) {
 908                         u32 reset_udelay = 20000;
 909
 910                         port->reset_active_low = flags & OF_GPIO_ACTIVE_LOW;
 911                         port->reset_name = kasprintf(GFP_KERNEL,
 912                                      "pcie%d.%d-reset", port->port, port->lane);
 913                         of_property_read_u32(child, "reset-delay-us",
 914                                              &reset_udelay);
 915
 916                         ret = devm_gpio_request_one(&pdev->dev,
 917                             port->reset_gpio, GPIOF_DIR_OUT, port->reset_name);
 918                         if (ret) {
 919                                 if (ret == -EPROBE_DEFER)
 920                                         return ret;
 921                                 continue;
 922                         }
 923
 924                         gpio_set_value(port->reset_gpio,
 925                                        (port->reset_active_low) ? 1 : 0);
 926                         msleep(reset_udelay/1000);
 927                 }
 928
 929                 port->clk = of_clk_get_by_name(child, NULL);
 930                 if (IS_ERR(port->clk)) {
 931                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get clock\n",
 932                                port->port, port->lane);
 933                         continue;
 934                 }
 935
 936                 ret = clk_prepare_enable(port->clk);
 937                 if (ret)
 938                         continue;
 939
 940                 port->base = mvebu_pcie_map_registers(pdev, child, port);
 941                 if (IS_ERR(port->base)) {
 942                         dev_err(&pdev->dev, "PCIe%d.%d: cannot map registers\n",
 943                                 port->port, port->lane);
 944                         port->base = NULL;
 945                         clk_disable_unprepare(port->clk);
 946                         continue;
 947                 }
 948
 949                 mvebu_pcie_set_local_dev_nr(port, 1);
 950
 951                 port->clk = of_clk_get_by_name(child, NULL);
 952                 if (IS_ERR(port->clk)) {
 953                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get clock\n",
 954                                port->port, port->lane);
 955                         iounmap(port->base);
 956                         continue;
 957                 }
 958
 959                 port->dn = child;
 960                 spin_lock_init(&port->conf_lock);
 961                 mvebu_sw_pci_bridge_init(port);
 962                 i++;
 963         }
 964
 965         pcie->nports = i;
 966         mvebu_pcie_msi_enable(pcie);
 967         mvebu_pcie_enable(pcie);
 968
 969         return 0;
 970 }
 971
 972 static const struct of_device_id mvebu_pcie_of_match_table[] = {
 973         { .compatible = "marvell,armada-xp-pcie", },
 974         { .compatible = "marvell,armada-370-pcie", },
 975         { .compatible = "marvell,dove-pcie", },
 976         { .compatible = "marvell,kirkwood-pcie", },
 977         {},
 978 };
 979 MODULE_DEVICE_TABLE(of, mvebu_pcie_of_match_table);
 980
 981 static struct platform_driver mvebu_pcie_driver = {
 982         .driver = {
 983                 .owner = THIS_MODULE,
 984                 .name = "mvebu-pcie",
 985                 .of_match_table =
 986                    of_match_ptr(mvebu_pcie_of_match_table),
 987                 /* driver unloading/unbinding currently not supported */
 988                 .suppress_bind_attrs = true,
 989         },
 990         .probe = mvebu_pcie_probe,
 991 };
 992 module_platform_driver(mvebu_pcie_driver);
 993
 994 MODULE_AUTHOR("Thomas Petazzoni <thomas.petazzoni@free-electrons.com>");
 995 MODULE_DESCRIPTION("Marvell EBU PCIe driver");
 996 MODULE_LICENSE("GPLv2");