drivers/net/wireless/rt2x00/rt2800.h

   1 /*
   2         Copyright (C) 2004 - 2010 Ivo van Doorn <IvDoorn@gmail.com>
   3         Copyright (C) 2010 Willow Garage <http://www.willowgarage.com>
   4         Copyright (C) 2009 Alban Browaeys <prahal@yahoo.com>
   5         Copyright (C) 2009 Felix Fietkau <nbd@openwrt.org>
   6         Copyright (C) 2009 Luis Correia <luis.f.correia@gmail.com>
   7         Copyright (C) 2009 Mattias Nissler <mattias.nissler@gmx.de>
   8         Copyright (C) 2009 Mark Asselstine <asselsm@gmail.com>
   9         Copyright (C) 2009 Xose Vazquez Perez <xose.vazquez@gmail.com>
  10         Copyright (C) 2009 Bart Zolnierkiewicz <bzolnier@gmail.com>
  11         <http://rt2x00.serialmonkey.com>
  12
  13         This program is free software; you can redistribute it and/or modify
  14         it under the terms of the GNU General Public License as published by
  15         the Free Software Foundation; either version 2 of the License, or
  16         (at your option) any later version.
  17
  18         This program is distributed in the hope that it will be useful,
  19         but WITHOUT ANY WARRANTY; without even the implied warranty of
  20         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  21         GNU General Public License for more details.
  22
  23         You should have received a copy of the GNU General Public License
  24         along with this program; if not, write to the
  25         Free Software Foundation, Inc.,
  26         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  27  */
  28
  29 /*
  30         Module: rt2800
  31         Abstract: Data structures and registers for the rt2800 modules.
  32         Supported chipsets: RT2800E, RT2800ED & RT2800U.
  33  */
  34
  35 #ifndef RT2800_H
  36 #define RT2800_H
  37
  38 /*
  39  * RF chip defines.
  40  *
  41  * RF2820 2.4G 2T3R
  42  * RF2850 2.4G/5G 2T3R
  43  * RF2720 2.4G 1T2R
  44  * RF2750 2.4G/5G 1T2R
  45  * RF3020 2.4G 1T1R
  46  * RF2020 2.4G B/G
  47  * RF3021 2.4G 1T2R
  48  * RF3022 2.4G 2T2R
  49  * RF3052 2.4G/5G 2T2R
  50  * RF2853 2.4G/5G 3T3R
  51  * RF3320 2.4G 1T1R(RT3350/RT3370/RT3390)
  52  * RF3322 2.4G 2T2R(RT3352/RT3371/RT3372/RT3391/RT3392)
  53  * RF3053 2.4G/5G 3T3R(RT3883/RT3563/RT3573/RT3593/RT3662)
  54  * RF5360 2.4G 1T1R
  55  * RF5370 2.4G 1T1R
  56  * RF5390 2.4G 1T1R
  57  */
  58 #define RF2820                          0x0001
  59 #define RF2850                          0x0002
  60 #define RF2720                          0x0003
  61 #define RF2750                          0x0004
  62 #define RF3020                          0x0005
  63 #define RF2020                          0x0006
  64 #define RF3021                          0x0007
  65 #define RF3022                          0x0008
  66 #define RF3052                          0x0009
  67 #define RF2853                          0x000a
  68 #define RF3320                          0x000b
  69 #define RF3322                          0x000c
  70 #define RF3053                          0x000d
  71 #define RF3290                          0x3290
  72 #define RF5360                          0x5360
  73 #define RF5370                          0x5370
  74 #define RF5372                          0x5372
  75 #define RF5390                          0x5390
  76 #define RF5392                          0x5392
  77
  78 /*
  79  * Chipset revisions.
  80  */
  81 #define REV_RT2860C                     0x0100
  82 #define REV_RT2860D                     0x0101
  83 #define REV_RT2872E                     0x0200
  84 #define REV_RT3070E                     0x0200
  85 #define REV_RT3070F                     0x0201
  86 #define REV_RT3071E                     0x0211
  87 #define REV_RT3090E                     0x0211
  88 #define REV_RT3390E                     0x0211
  89 #define REV_RT5390F                     0x0502
  90 #define REV_RT5390R                     0x1502
  91
  92 /*
  93  * Signal information.
  94  * Default offset is required for RSSI <-> dBm conversion.
  95  */
  96 #define DEFAULT_RSSI_OFFSET             120
  97
  98 /*
  99  * Register layout information.
 100  */
 101 #define CSR_REG_BASE                    0x1000
 102 #define CSR_REG_SIZE                    0x0800
 103 #define EEPROM_BASE                     0x0000
 104 #define EEPROM_SIZE                     0x0110
 105 #define BBP_BASE                        0x0000
 106 #define BBP_SIZE                        0x00ff
 107 #define RF_BASE                         0x0004
 108 #define RF_SIZE                         0x0010
 109 #define RFCSR_BASE                      0x0000
 110 #define RFCSR_SIZE                      0x0040
 111
 112 /*
 113  * Number of TX queues.
 114  */
 115 #define NUM_TX_QUEUES                   4
 116
 117 /*
 118  * Registers.
 119  */
 120
 121
 122 /*
 123  * MAC_CSR0_3290: MAC_CSR0 for RT3290 to identity MAC version number.
 124  */
 125 #define MAC_CSR0_3290                           0x0000
 126
 127 /*
 128  * E2PROM_CSR: PCI EEPROM control register.
 129  * RELOAD: Write 1 to reload eeprom content.
 130  * TYPE: 0: 93c46, 1:93c66.
 131  * LOAD_STATUS: 1:loading, 0:done.
 132  */
 133 #define E2PROM_CSR                      0x0004
 134 #define E2PROM_CSR_DATA_CLOCK           FIELD32(0x00000001)
 135 #define E2PROM_CSR_CHIP_SELECT          FIELD32(0x00000002)
 136 #define E2PROM_CSR_DATA_IN              FIELD32(0x00000004)
 137 #define E2PROM_CSR_DATA_OUT             FIELD32(0x00000008)
 138 #define E2PROM_CSR_TYPE                 FIELD32(0x00000030)
 139 #define E2PROM_CSR_LOAD_STATUS          FIELD32(0x00000040)
 140 #define E2PROM_CSR_RELOAD               FIELD32(0x00000080)
 141
 142 /*
 143  * CMB_CTRL_CFG
 144  */
 145 #define CMB_CTRL                0x0020
 146 #define AUX_OPT_BIT0            FIELD32(0x00000001)
 147 #define AUX_OPT_BIT1            FIELD32(0x00000002)
 148 #define AUX_OPT_BIT2            FIELD32(0x00000004)
 149 #define AUX_OPT_BIT3            FIELD32(0x00000008)
 150 #define AUX_OPT_BIT4            FIELD32(0x00000010)
 151 #define AUX_OPT_BIT5            FIELD32(0x00000020)
 152 #define AUX_OPT_BIT6            FIELD32(0x00000040)
 153 #define AUX_OPT_BIT7            FIELD32(0x00000080)
 154 #define AUX_OPT_BIT8            FIELD32(0x00000100)
 155 #define AUX_OPT_BIT9            FIELD32(0x00000200)
 156 #define AUX_OPT_BIT10           FIELD32(0x00000400)
 157 #define AUX_OPT_BIT11           FIELD32(0x00000800)
 158 #define AUX_OPT_BIT12           FIELD32(0x00001000)
 159 #define AUX_OPT_BIT13           FIELD32(0x00002000)
 160 #define AUX_OPT_BIT14           FIELD32(0x00004000)
 161 #define AUX_OPT_BIT15           FIELD32(0x00008000)
 162 #define LDO25_LEVEL             FIELD32(0x00030000)
 163 #define LDO25_LARGEA            FIELD32(0x00040000)
 164 #define LDO25_FRC_ON            FIELD32(0x00080000)
 165 #define CMB_RSV                 FIELD32(0x00300000)
 166 #define XTAL_RDY                FIELD32(0x00400000)
 167 #define PLL_LD                  FIELD32(0x00800000)
 168 #define LDO_CORE_LEVEL          FIELD32(0x0F000000)
 169 #define LDO_BGSEL               FIELD32(0x30000000)
 170 #define LDO3_EN                 FIELD32(0x40000000)
 171 #define LDO0_EN                 FIELD32(0x80000000)
 172
 173 /*
 174  * EFUSE_CSR_3290: RT3290 EEPROM
 175  */
 176 #define EFUSE_CTRL_3290                 0x0024
 177
 178 /*
 179  * EFUSE_DATA3 of 3290
 180  */
 181 #define EFUSE_DATA3_3290                0x0028
 182
 183 /*
 184  * EFUSE_DATA2 of 3290
 185  */
 186 #define EFUSE_DATA2_3290                0x002c
 187
 188 /*
 189  * EFUSE_DATA1 of 3290
 190  */
 191 #define EFUSE_DATA1_3290                0x0030
 192
 193 /*
 194  * EFUSE_DATA0 of 3290
 195  */
 196 #define EFUSE_DATA0_3290                0x0034
 197
 198 /*
 199  * OSC_CTRL_CFG
 200  * Ring oscillator configuration
 201  */
 202 #define OSC_CTRL                0x0038
 203 #define OSC_REF_CYCLE           FIELD32(0x00001fff)
 204 #define OSC_RSV                 FIELD32(0x0000e000)
 205 #define OSC_CAL_CNT             FIELD32(0x0fff0000)
 206 #define OSC_CAL_ACK             FIELD32(0x10000000)
 207 #define OSC_CLK_32K_VLD         FIELD32(0x20000000)
 208 #define OSC_CAL_REQ             FIELD32(0x40000000)
 209 #define OSC_ROSC_EN             FIELD32(0x80000000)
 210
 211 /*
 212  * COEX_CFG_0
 213  */
 214 #define COEX_CFG0                       0x0040
 215 #define COEX_CFG_ANT            FIELD32(0xff000000)
 216 /*
 217  * COEX_CFG_1
 218  */
 219 #define COEX_CFG1                       0x0044
 220
 221 /*
 222  * COEX_CFG_2
 223  */
 224 #define COEX_CFG2                       0x0048
 225 #define BT_COEX_CFG1            FIELD32(0xff000000)
 226 #define BT_COEX_CFG0            FIELD32(0x00ff0000)
 227 #define WL_COEX_CFG1            FIELD32(0x0000ff00)
 228 #define WL_COEX_CFG0            FIELD32(0x000000ff)
 229 /*
 230  * PLL_CTRL_CFG
 231  * PLL configuration register
 232  */
 233 #define PLL_CTRL                0x0050
 234 #define PLL_RESERVED_INPUT1     FIELD32(0x000000ff)
 235 #define PLL_RESERVED_INPUT2     FIELD32(0x0000ff00)
 236 #define PLL_CONTROL             FIELD32(0x00070000)
 237 #define PLL_LPF_R1              FIELD32(0x00080000)
 238 #define PLL_LPF_C1_CTRL FIELD32(0x00300000)
 239 #define PLL_LPF_C2_CTRL FIELD32(0x00c00000)
 240 #define PLL_CP_CURRENT_CTRL     FIELD32(0x03000000)
 241 #define PLL_PFD_DELAY_CTRL      FIELD32(0x0c000000)
 242 #define PLL_LOCK_CTRL           FIELD32(0x70000000)
 243 #define PLL_VBGBK_EN            FIELD32(0x80000000)
 244
 245
 246 /*
 247  * WLAN_CTRL_CFG
 248  * RT3290 wlan configuration
 249  */
 250 #define WLAN_FUN_CTRL                   0x0080
 251 #define WLAN_EN                         FIELD32(0x00000001)
 252 #define WLAN_CLK_EN                     FIELD32(0x00000002)
 253 #define WLAN_RSV1                       FIELD32(0x00000004)
 254 #define WLAN_RESET                      FIELD32(0x00000008)
 255 #define PCIE_APP0_CLK_REQ               FIELD32(0x00000010)
 256 #define FRC_WL_ANT_SET                  FIELD32(0x00000020)
 257 #define INV_TR_SW0                      FIELD32(0x00000040)
 258 #define WLAN_GPIO_IN_BIT0               FIELD32(0x00000100)
 259 #define WLAN_GPIO_IN_BIT1               FIELD32(0x00000200)
 260 #define WLAN_GPIO_IN_BIT2               FIELD32(0x00000400)
 261 #define WLAN_GPIO_IN_BIT3               FIELD32(0x00000800)
 262 #define WLAN_GPIO_IN_BIT4               FIELD32(0x00001000)
 263 #define WLAN_GPIO_IN_BIT5               FIELD32(0x00002000)
 264 #define WLAN_GPIO_IN_BIT6               FIELD32(0x00004000)
 265 #define WLAN_GPIO_IN_BIT7               FIELD32(0x00008000)
 266 #define WLAN_GPIO_IN_BIT_ALL            FIELD32(0x0000ff00)
 267 #define WLAN_GPIO_OUT_BIT0              FIELD32(0x00010000)
 268 #define WLAN_GPIO_OUT_BIT1              FIELD32(0x00020000)
 269 #define WLAN_GPIO_OUT_BIT2              FIELD32(0x00040000)
 270 #define WLAN_GPIO_OUT_BIT3              FIELD32(0x00050000)
 271 #define WLAN_GPIO_OUT_BIT4              FIELD32(0x00100000)
 272 #define WLAN_GPIO_OUT_BIT5              FIELD32(0x00200000)
 273 #define WLAN_GPIO_OUT_BIT6              FIELD32(0x00400000)
 274 #define WLAN_GPIO_OUT_BIT7              FIELD32(0x00800000)
 275 #define WLAN_GPIO_OUT_BIT_ALL           FIELD32(0x00ff0000)
 276 #define WLAN_GPIO_OUT_OE_BIT0           FIELD32(0x01000000)
 277 #define WLAN_GPIO_OUT_OE_BIT1           FIELD32(0x02000000)
 278 #define WLAN_GPIO_OUT_OE_BIT2           FIELD32(0x04000000)
 279 #define WLAN_GPIO_OUT_OE_BIT3           FIELD32(0x08000000)
 280 #define WLAN_GPIO_OUT_OE_BIT4           FIELD32(0x10000000)
 281 #define WLAN_GPIO_OUT_OE_BIT5           FIELD32(0x20000000)
 282 #define WLAN_GPIO_OUT_OE_BIT6           FIELD32(0x40000000)
 283 #define WLAN_GPIO_OUT_OE_BIT7           FIELD32(0x80000000)
 284 #define WLAN_GPIO_OUT_OE_BIT_ALL        FIELD32(0xff000000)
 285
 286 /*
 287  * AUX_CTRL: Aux/PCI-E related configuration
 288  */
 289 #define AUX_CTRL                        0x10c
 290 #define AUX_CTRL_WAKE_PCIE_EN           FIELD32(0x00000002)
 291 #define AUX_CTRL_FORCE_PCIE_CLK         FIELD32(0x00000400)
 292
 293 /*
 294  * OPT_14: Unknown register used by rt3xxx devices.
 295  */
 296 #define OPT_14_CSR                      0x0114
 297 #define OPT_14_CSR_BIT0                 FIELD32(0x00000001)
 298
 299 /*
 300  * INT_SOURCE_CSR: Interrupt source register.
 301  * Write one to clear corresponding bit.
 302  * TX_FIFO_STATUS: FIFO Statistics is full, sw should read TX_STA_FIFO
 303  */
 304 #define INT_SOURCE_CSR                  0x0200
 305 #define INT_SOURCE_CSR_RXDELAYINT       FIELD32(0x00000001)
 306 #define INT_SOURCE_CSR_TXDELAYINT       FIELD32(0x00000002)
 307 #define INT_SOURCE_CSR_RX_DONE          FIELD32(0x00000004)
 308 #define INT_SOURCE_CSR_AC0_DMA_DONE     FIELD32(0x00000008)
 309 #define INT_SOURCE_CSR_AC1_DMA_DONE     FIELD32(0x00000010)
 310 #define INT_SOURCE_CSR_AC2_DMA_DONE     FIELD32(0x00000020)
 311 #define INT_SOURCE_CSR_AC3_DMA_DONE     FIELD32(0x00000040)
 312 #define INT_SOURCE_CSR_HCCA_DMA_DONE    FIELD32(0x00000080)
 313 #define INT_SOURCE_CSR_MGMT_DMA_DONE    FIELD32(0x00000100)
 314 #define INT_SOURCE_CSR_MCU_COMMAND      FIELD32(0x00000200)
 315 #define INT_SOURCE_CSR_RXTX_COHERENT    FIELD32(0x00000400)
 316 #define INT_SOURCE_CSR_TBTT             FIELD32(0x00000800)
 317 #define INT_SOURCE_CSR_PRE_TBTT         FIELD32(0x00001000)
 318 #define INT_SOURCE_CSR_TX_FIFO_STATUS   FIELD32(0x00002000)
 319 #define INT_SOURCE_CSR_AUTO_WAKEUP      FIELD32(0x00004000)
 320 #define INT_SOURCE_CSR_GPTIMER          FIELD32(0x00008000)
 321 #define INT_SOURCE_CSR_RX_COHERENT      FIELD32(0x00010000)
 322 #define INT_SOURCE_CSR_TX_COHERENT      FIELD32(0x00020000)
 323
 324 /*
 325  * INT_MASK_CSR: Interrupt MASK register. 1: the interrupt is mask OFF.
 326  */
 327 #define INT_MASK_CSR                    0x0204
 328 #define INT_MASK_CSR_RXDELAYINT         FIELD32(0x00000001)
 329 #define INT_MASK_CSR_TXDELAYINT         FIELD32(0x00000002)
 330 #define INT_MASK_CSR_RX_DONE            FIELD32(0x00000004)
 331 #define INT_MASK_CSR_AC0_DMA_DONE       FIELD32(0x00000008)
 332 #define INT_MASK_CSR_AC1_DMA_DONE       FIELD32(0x00000010)
 333 #define INT_MASK_CSR_AC2_DMA_DONE       FIELD32(0x00000020)
 334 #define INT_MASK_CSR_AC3_DMA_DONE       FIELD32(0x00000040)
 335 #define INT_MASK_CSR_HCCA_DMA_DONE      FIELD32(0x00000080)
 336 #define INT_MASK_CSR_MGMT_DMA_DONE      FIELD32(0x00000100)
 337 #define INT_MASK_CSR_MCU_COMMAND        FIELD32(0x00000200)
 338 #define INT_MASK_CSR_RXTX_COHERENT      FIELD32(0x00000400)
 339 #define INT_MASK_CSR_TBTT               FIELD32(0x00000800)
 340 #define INT_MASK_CSR_PRE_TBTT           FIELD32(0x00001000)
 341 #define INT_MASK_CSR_TX_FIFO_STATUS     FIELD32(0x00002000)
 342 #define INT_MASK_CSR_AUTO_WAKEUP        FIELD32(0x00004000)
 343 #define INT_MASK_CSR_GPTIMER            FIELD32(0x00008000)
 344 #define INT_MASK_CSR_RX_COHERENT        FIELD32(0x00010000)
 345 #define INT_MASK_CSR_TX_COHERENT        FIELD32(0x00020000)
 346
 347 /*
 348  * WPDMA_GLO_CFG
 349  */
 350 #define WPDMA_GLO_CFG                   0x0208
 351 #define WPDMA_GLO_CFG_ENABLE_TX_DMA     FIELD32(0x00000001)
 352 #define WPDMA_GLO_CFG_TX_DMA_BUSY       FIELD32(0x00000002)
 353 #define WPDMA_GLO_CFG_ENABLE_RX_DMA     FIELD32(0x00000004)
 354 #define WPDMA_GLO_CFG_RX_DMA_BUSY       FIELD32(0x00000008)
 355 #define WPDMA_GLO_CFG_WP_DMA_BURST_SIZE FIELD32(0x00000030)
 356 #define WPDMA_GLO_CFG_TX_WRITEBACK_DONE FIELD32(0x00000040)
 357 #define WPDMA_GLO_CFG_BIG_ENDIAN        FIELD32(0x00000080)
 358 #define WPDMA_GLO_CFG_RX_HDR_SCATTER    FIELD32(0x0000ff00)
 359 #define WPDMA_GLO_CFG_HDR_SEG_LEN       FIELD32(0xffff0000)
 360
 361 /*
 362  * WPDMA_RST_IDX
 363  */
 364 #define WPDMA_RST_IDX                   0x020c
 365 #define WPDMA_RST_IDX_DTX_IDX0          FIELD32(0x00000001)
 366 #define WPDMA_RST_IDX_DTX_IDX1          FIELD32(0x00000002)
 367 #define WPDMA_RST_IDX_DTX_IDX2          FIELD32(0x00000004)
 368 #define WPDMA_RST_IDX_DTX_IDX3          FIELD32(0x00000008)
 369 #define WPDMA_RST_IDX_DTX_IDX4          FIELD32(0x00000010)
 370 #define WPDMA_RST_IDX_DTX_IDX5          FIELD32(0x00000020)
 371 #define WPDMA_RST_IDX_DRX_IDX0          FIELD32(0x00010000)
 372
 373 /*
 374  * DELAY_INT_CFG
 375  */
 376 #define DELAY_INT_CFG                   0x0210
 377 #define DELAY_INT_CFG_RXMAX_PTIME       FIELD32(0x000000ff)
 378 #define DELAY_INT_CFG_RXMAX_PINT        FIELD32(0x00007f00)
 379 #define DELAY_INT_CFG_RXDLY_INT_EN      FIELD32(0x00008000)
 380 #define DELAY_INT_CFG_TXMAX_PTIME       FIELD32(0x00ff0000)
 381 #define DELAY_INT_CFG_TXMAX_PINT        FIELD32(0x7f000000)
 382 #define DELAY_INT_CFG_TXDLY_INT_EN      FIELD32(0x80000000)
 383
 384 /*
 385  * WMM_AIFSN_CFG: Aifsn for each EDCA AC
 386  * AIFSN0: AC_VO
 387  * AIFSN1: AC_VI
 388  * AIFSN2: AC_BE
 389  * AIFSN3: AC_BK
 390  */
 391 #define WMM_AIFSN_CFG                   0x0214
 392 #define WMM_AIFSN_CFG_AIFSN0            FIELD32(0x0000000f)
 393 #define WMM_AIFSN_CFG_AIFSN1            FIELD32(0x000000f0)
 394 #define WMM_AIFSN_CFG_AIFSN2            FIELD32(0x00000f00)
 395 #define WMM_AIFSN_CFG_AIFSN3            FIELD32(0x0000f000)
 396
 397 /*
 398  * WMM_CWMIN_CSR: CWmin for each EDCA AC
 399  * CWMIN0: AC_VO
 400  * CWMIN1: AC_VI
 401  * CWMIN2: AC_BE
 402  * CWMIN3: AC_BK
 403  */
 404 #define WMM_CWMIN_CFG                   0x0218
 405 #define WMM_CWMIN_CFG_CWMIN0            FIELD32(0x0000000f)
 406 #define WMM_CWMIN_CFG_CWMIN1            FIELD32(0x000000f0)
 407 #define WMM_CWMIN_CFG_CWMIN2            FIELD32(0x00000f00)
 408 #define WMM_CWMIN_CFG_CWMIN3            FIELD32(0x0000f000)
 409
 410 /*
 411  * WMM_CWMAX_CSR: CWmax for each EDCA AC
 412  * CWMAX0: AC_VO
 413  * CWMAX1: AC_VI
 414  * CWMAX2: AC_BE
 415  * CWMAX3: AC_BK
 416  */
 417 #define WMM_CWMAX_CFG                   0x021c
 418 #define WMM_CWMAX_CFG_CWMAX0            FIELD32(0x0000000f)
 419 #define WMM_CWMAX_CFG_CWMAX1            FIELD32(0x000000f0)
 420 #define WMM_CWMAX_CFG_CWMAX2            FIELD32(0x00000f00)
 421 #define WMM_CWMAX_CFG_CWMAX3            FIELD32(0x0000f000)
 422
 423 /*
 424  * AC_TXOP0: AC_VO/AC_VI TXOP register
 425  * AC0TXOP: AC_VO in unit of 32us
 426  * AC1TXOP: AC_VI in unit of 32us
 427  */
 428 #define WMM_TXOP0_CFG                   0x0220
 429 #define WMM_TXOP0_CFG_AC0TXOP           FIELD32(0x0000ffff)
 430 #define WMM_TXOP0_CFG_AC1TXOP           FIELD32(0xffff0000)
 431
 432 /*
 433  * AC_TXOP1: AC_BE/AC_BK TXOP register
 434  * AC2TXOP: AC_BE in unit of 32us
 435  * AC3TXOP: AC_BK in unit of 32us
 436  */
 437 #define WMM_TXOP1_CFG                   0x0224
 438 #define WMM_TXOP1_CFG_AC2TXOP           FIELD32(0x0000ffff)
 439 #define WMM_TXOP1_CFG_AC3TXOP           FIELD32(0xffff0000)
 440
 441 /*
 442  * GPIO_CTRL_CFG:
 443  * GPIOD: GPIO direction, 0: Output, 1: Input
 444  */
 445 #define GPIO_CTRL_CFG                   0x0228
 446 #define GPIO_CTRL_CFG_BIT0              FIELD32(0x00000001)
 447 #define GPIO_CTRL_CFG_BIT1              FIELD32(0x00000002)
 448 #define GPIO_CTRL_CFG_BIT2              FIELD32(0x00000004)
 449 #define GPIO_CTRL_CFG_BIT3              FIELD32(0x00000008)
 450 #define GPIO_CTRL_CFG_BIT4              FIELD32(0x00000010)
 451 #define GPIO_CTRL_CFG_BIT5              FIELD32(0x00000020)
 452 #define GPIO_CTRL_CFG_BIT6              FIELD32(0x00000040)
 453 #define GPIO_CTRL_CFG_BIT7              FIELD32(0x00000080)
 454 #define GPIO_CTRL_CFG_GPIOD_BIT0        FIELD32(0x00000100)
 455 #define GPIO_CTRL_CFG_GPIOD_BIT1        FIELD32(0x00000200)
 456 #define GPIO_CTRL_CFG_GPIOD_BIT2        FIELD32(0x00000400)
 457 #define GPIO_CTRL_CFG_GPIOD_BIT3        FIELD32(0x00000800)
 458 #define GPIO_CTRL_CFG_GPIOD_BIT4        FIELD32(0x00001000)
 459 #define GPIO_CTRL_CFG_GPIOD_BIT5        FIELD32(0x00002000)
 460 #define GPIO_CTRL_CFG_GPIOD_BIT6        FIELD32(0x00004000)
 461 #define GPIO_CTRL_CFG_GPIOD_BIT7        FIELD32(0x00008000)
 462
 463 /*
 464  * MCU_CMD_CFG
 465  */
 466 #define MCU_CMD_CFG                     0x022c
 467
 468 /*
 469  * AC_VO register offsets
 470  */
 471 #define TX_BASE_PTR0                    0x0230
 472 #define TX_MAX_CNT0                     0x0234
 473 #define TX_CTX_IDX0                     0x0238
 474 #define TX_DTX_IDX0                     0x023c
 475
 476 /*
 477  * AC_VI register offsets
 478  */
 479 #define TX_BASE_PTR1                    0x0240
 480 #define TX_MAX_CNT1                     0x0244
 481 #define TX_CTX_IDX1                     0x0248
 482 #define TX_DTX_IDX1                     0x024c
 483
 484 /*
 485  * AC_BE register offsets
 486  */
 487 #define TX_BASE_PTR2                    0x0250
 488 #define TX_MAX_CNT2                     0x0254
 489 #define TX_CTX_IDX2                     0x0258
 490 #define TX_DTX_IDX2                     0x025c
 491
 492 /*
 493  * AC_BK register offsets
 494  */
 495 #define TX_BASE_PTR3                    0x0260
 496 #define TX_MAX_CNT3                     0x0264
 497 #define TX_CTX_IDX3                     0x0268
 498 #define TX_DTX_IDX3                     0x026c
 499
 500 /*
 501  * HCCA register offsets
 502  */
 503 #define TX_BASE_PTR4                    0x0270
 504 #define TX_MAX_CNT4                     0x0274
 505 #define TX_CTX_IDX4                     0x0278
 506 #define TX_DTX_IDX4                     0x027c
 507
 508 /*
 509  * MGMT register offsets
 510  */
 511 #define TX_BASE_PTR5                    0x0280
 512 #define TX_MAX_CNT5                     0x0284
 513 #define TX_CTX_IDX5                     0x0288
 514 #define TX_DTX_IDX5                     0x028c
 515
 516 /*
 517  * RX register offsets
 518  */
 519 #define RX_BASE_PTR                     0x0290
 520 #define RX_MAX_CNT                      0x0294
 521 #define RX_CRX_IDX                      0x0298
 522 #define RX_DRX_IDX                      0x029c
 523
 524 /*
 525  * USB_DMA_CFG
 526  * RX_BULK_AGG_TIMEOUT: Rx Bulk Aggregation TimeOut in unit of 33ns.
 527  * RX_BULK_AGG_LIMIT: Rx Bulk Aggregation Limit in unit of 256 bytes.
 528  * PHY_CLEAR: phy watch dog enable.
 529  * TX_CLEAR: Clear USB DMA TX path.
 530  * TXOP_HALT: Halt TXOP count down when TX buffer is full.
 531  * RX_BULK_AGG_EN: Enable Rx Bulk Aggregation.
 532  * RX_BULK_EN: Enable USB DMA Rx.
 533  * TX_BULK_EN: Enable USB DMA Tx.
 534  * EP_OUT_VALID: OUT endpoint data valid.
 535  * RX_BUSY: USB DMA RX FSM busy.
 536  * TX_BUSY: USB DMA TX FSM busy.
 537  */
 538 #define USB_DMA_CFG                     0x02a0
 539 #define USB_DMA_CFG_RX_BULK_AGG_TIMEOUT FIELD32(0x000000ff)
 540 #define USB_DMA_CFG_RX_BULK_AGG_LIMIT   FIELD32(0x0000ff00)
 541 #define USB_DMA_CFG_PHY_CLEAR           FIELD32(0x00010000)
 542 #define USB_DMA_CFG_TX_CLEAR            FIELD32(0x00080000)
 543 #define USB_DMA_CFG_TXOP_HALT           FIELD32(0x00100000)
 544 #define USB_DMA_CFG_RX_BULK_AGG_EN      FIELD32(0x00200000)
 545 #define USB_DMA_CFG_RX_BULK_EN          FIELD32(0x00400000)
 546 #define USB_DMA_CFG_TX_BULK_EN          FIELD32(0x00800000)
 547 #define USB_DMA_CFG_EP_OUT_VALID        FIELD32(0x3f000000)
 548 #define USB_DMA_CFG_RX_BUSY             FIELD32(0x40000000)
 549 #define USB_DMA_CFG_TX_BUSY             FIELD32(0x80000000)
 550
 551 /*
 552  * US_CYC_CNT
 553  * BT_MODE_EN: Bluetooth mode enable
 554  * CLOCK CYCLE: Clock cycle count in 1us.
 555  * PCI:0x21, PCIE:0x7d, USB:0x1e
 556  */
 557 #define US_CYC_CNT                      0x02a4
 558 #define US_CYC_CNT_BT_MODE_EN           FIELD32(0x00000100)
 559 #define US_CYC_CNT_CLOCK_CYCLE          FIELD32(0x000000ff)
 560
 561 /*
 562  * PBF_SYS_CTRL
 563  * HOST_RAM_WRITE: enable Host program ram write selection
 564  */
 565 #define PBF_SYS_CTRL                    0x0400
 566 #define PBF_SYS_CTRL_READY              FIELD32(0x00000080)
 567 #define PBF_SYS_CTRL_HOST_RAM_WRITE     FIELD32(0x00010000)
 568
 569 /*
 570  * HOST-MCU shared memory
 571  */
 572 #define HOST_CMD_CSR                    0x0404
 573 #define HOST_CMD_CSR_HOST_COMMAND       FIELD32(0x000000ff)
 574
 575 /*
 576  * PBF registers
 577  * Most are for debug. Driver doesn't touch PBF register.
 578  */
 579 #define PBF_CFG                         0x0408
 580 #define PBF_MAX_PCNT                    0x040c
 581 #define PBF_CTRL                        0x0410
 582 #define PBF_INT_STA                     0x0414
 583 #define PBF_INT_ENA                     0x0418
 584
 585 /*
 586  * BCN_OFFSET0:
 587  */
 588 #define BCN_OFFSET0                     0x042c
 589 #define BCN_OFFSET0_BCN0                FIELD32(0x000000ff)
 590 #define BCN_OFFSET0_BCN1                FIELD32(0x0000ff00)
 591 #define BCN_OFFSET0_BCN2                FIELD32(0x00ff0000)
 592 #define BCN_OFFSET0_BCN3                FIELD32(0xff000000)
 593
 594 /*
 595  * BCN_OFFSET1:
 596  */
 597 #define BCN_OFFSET1                     0x0430
 598 #define BCN_OFFSET1_BCN4                FIELD32(0x000000ff)
 599 #define BCN_OFFSET1_BCN5                FIELD32(0x0000ff00)
 600 #define BCN_OFFSET1_BCN6                FIELD32(0x00ff0000)
 601 #define BCN_OFFSET1_BCN7                FIELD32(0xff000000)
 602
 603 /*
 604  * TXRXQ_PCNT: PBF register
 605  * PCNT_TX0Q: Page count for TX hardware queue 0
 606  * PCNT_TX1Q: Page count for TX hardware queue 1
 607  * PCNT_TX2Q: Page count for TX hardware queue 2
 608  * PCNT_RX0Q: Page count for RX hardware queue
 609  */
 610 #define TXRXQ_PCNT                      0x0438
 611 #define TXRXQ_PCNT_TX0Q                 FIELD32(0x000000ff)
 612 #define TXRXQ_PCNT_TX1Q                 FIELD32(0x0000ff00)
 613 #define TXRXQ_PCNT_TX2Q                 FIELD32(0x00ff0000)
 614 #define TXRXQ_PCNT_RX0Q                 FIELD32(0xff000000)
 615
 616 /*
 617  * PBF register
 618  * Debug. Driver doesn't touch PBF register.
 619  */
 620 #define PBF_DBG                         0x043c
 621
 622 /*
 623  * RF registers
 624  */
 625 #define RF_CSR_CFG                      0x0500
 626 #define RF_CSR_CFG_DATA                 FIELD32(0x000000ff)
 627 #define RF_CSR_CFG_REGNUM               FIELD32(0x00003f00)
 628 #define RF_CSR_CFG_WRITE                FIELD32(0x00010000)
 629 #define RF_CSR_CFG_BUSY                 FIELD32(0x00020000)
 630
 631 /*
 632  * EFUSE_CSR: RT30x0 EEPROM
 633  */
 634 #define EFUSE_CTRL                      0x0580
 635 #define EFUSE_CTRL_ADDRESS_IN           FIELD32(0x03fe0000)
 636 #define EFUSE_CTRL_MODE                 FIELD32(0x000000c0)
 637 #define EFUSE_CTRL_KICK                 FIELD32(0x40000000)
 638 #define EFUSE_CTRL_PRESENT              FIELD32(0x80000000)
 639
 640 /*
 641  * EFUSE_DATA0
 642  */
 643 #define EFUSE_DATA0                     0x0590
 644
 645 /*
 646  * EFUSE_DATA1
 647  */
 648 #define EFUSE_DATA1                     0x0594
 649
 650 /*
 651  * EFUSE_DATA2
 652  */
 653 #define EFUSE_DATA2                     0x0598
 654
 655 /*
 656  * EFUSE_DATA3
 657  */
 658 #define EFUSE_DATA3                     0x059c
 659
 660 /*
 661  * LDO_CFG0
 662  */
 663 #define LDO_CFG0                        0x05d4
 664 #define LDO_CFG0_DELAY3                 FIELD32(0x000000ff)
 665 #define LDO_CFG0_DELAY2                 FIELD32(0x0000ff00)
 666 #define LDO_CFG0_DELAY1                 FIELD32(0x00ff0000)
 667 #define LDO_CFG0_BGSEL                  FIELD32(0x03000000)
 668 #define LDO_CFG0_LDO_CORE_VLEVEL        FIELD32(0x1c000000)
 669 #define LD0_CFG0_LDO25_LEVEL            FIELD32(0x60000000)
 670 #define LDO_CFG0_LDO25_LARGEA           FIELD32(0x80000000)
 671
 672 /*
 673  * GPIO_SWITCH
 674  */
 675 #define GPIO_SWITCH                     0x05dc
 676 #define GPIO_SWITCH_0                   FIELD32(0x00000001)
 677 #define GPIO_SWITCH_1                   FIELD32(0x00000002)
 678 #define GPIO_SWITCH_2                   FIELD32(0x00000004)
 679 #define GPIO_SWITCH_3                   FIELD32(0x00000008)
 680 #define GPIO_SWITCH_4                   FIELD32(0x00000010)
 681 #define GPIO_SWITCH_5                   FIELD32(0x00000020)
 682 #define GPIO_SWITCH_6                   FIELD32(0x00000040)
 683 #define GPIO_SWITCH_7                   FIELD32(0x00000080)
 684
 685 /*
 686  * MAC Control/Status Registers(CSR).
 687  * Some values are set in TU, whereas 1 TU == 1024 us.
 688  */
 689
 690 /*
 691  * MAC_CSR0: ASIC revision number.
 692  * ASIC_REV: 0
 693  * ASIC_VER: 2860 or 2870
 694  */
 695 #define MAC_CSR0                        0x1000
 696 #define MAC_CSR0_REVISION               FIELD32(0x0000ffff)
 697 #define MAC_CSR0_CHIPSET                FIELD32(0xffff0000)
 698
 699 /*
 700  * MAC_SYS_CTRL:
 701  */
 702 #define MAC_SYS_CTRL                    0x1004
 703 #define MAC_SYS_CTRL_RESET_CSR          FIELD32(0x00000001)
 704 #define MAC_SYS_CTRL_RESET_BBP          FIELD32(0x00000002)
 705 #define MAC_SYS_CTRL_ENABLE_TX          FIELD32(0x00000004)
 706 #define MAC_SYS_CTRL_ENABLE_RX          FIELD32(0x00000008)
 707 #define MAC_SYS_CTRL_CONTINUOUS_TX      FIELD32(0x00000010)
 708 #define MAC_SYS_CTRL_LOOPBACK           FIELD32(0x00000020)
 709 #define MAC_SYS_CTRL_WLAN_HALT          FIELD32(0x00000040)
 710 #define MAC_SYS_CTRL_RX_TIMESTAMP       FIELD32(0x00000080)
 711
 712 /*
 713  * MAC_ADDR_DW0: STA MAC register 0
 714  */
 715 #define MAC_ADDR_DW0                    0x1008
 716 #define MAC_ADDR_DW0_BYTE0              FIELD32(0x000000ff)
 717 #define MAC_ADDR_DW0_BYTE1              FIELD32(0x0000ff00)
 718 #define MAC_ADDR_DW0_BYTE2              FIELD32(0x00ff0000)
 719 #define MAC_ADDR_DW0_BYTE3              FIELD32(0xff000000)
 720
 721 /*
 722  * MAC_ADDR_DW1: STA MAC register 1
 723  * UNICAST_TO_ME_MASK:
 724  * Used to mask off bits from byte 5 of the MAC address
 725  * to determine the UNICAST_TO_ME bit for RX frames.
 726  * The full mask is complemented by BSS_ID_MASK:
 727  *    MASK = BSS_ID_MASK & UNICAST_TO_ME_MASK
 728  */
 729 #define MAC_ADDR_DW1                    0x100c
 730 #define MAC_ADDR_DW1_BYTE4              FIELD32(0x000000ff)
 731 #define MAC_ADDR_DW1_BYTE5              FIELD32(0x0000ff00)
 732 #define MAC_ADDR_DW1_UNICAST_TO_ME_MASK FIELD32(0x00ff0000)
 733
 734 /*
 735  * MAC_BSSID_DW0: BSSID register 0
 736  */
 737 #define MAC_BSSID_DW0                   0x1010
 738 #define MAC_BSSID_DW0_BYTE0             FIELD32(0x000000ff)
 739 #define MAC_BSSID_DW0_BYTE1             FIELD32(0x0000ff00)
 740 #define MAC_BSSID_DW0_BYTE2             FIELD32(0x00ff0000)
 741 #define MAC_BSSID_DW0_BYTE3             FIELD32(0xff000000)
 742
 743 /*
 744  * MAC_BSSID_DW1: BSSID register 1
 745  * BSS_ID_MASK:
 746  *     0: 1-BSSID mode (BSS index = 0)
 747  *     1: 2-BSSID mode (BSS index: Byte5, bit 0)
 748  *     2: 4-BSSID mode (BSS index: byte5, bit 0 - 1)
 749  *     3: 8-BSSID mode (BSS index: byte5, bit 0 - 2)
 750  * This mask is used to mask off bits 0, 1 and 2 of byte 5 of the
 751  * BSSID. This will make sure that those bits will be ignored
 752  * when determining the MY_BSS of RX frames.
 753  */
 754 #define MAC_BSSID_DW1                   0x1014
 755 #define MAC_BSSID_DW1_BYTE4             FIELD32(0x000000ff)
 756 #define MAC_BSSID_DW1_BYTE5             FIELD32(0x0000ff00)
 757 #define MAC_BSSID_DW1_BSS_ID_MASK       FIELD32(0x00030000)
 758 #define MAC_BSSID_DW1_BSS_BCN_NUM       FIELD32(0x001c0000)
 759
 760 /*
 761  * MAX_LEN_CFG: Maximum frame length register.
 762  * MAX_MPDU: rt2860b max 16k bytes
 763  * MAX_PSDU: Maximum PSDU length
 764  *      (power factor) 0:2^13, 1:2^14, 2:2^15, 3:2^16
 765  */
 766 #define MAX_LEN_CFG                     0x1018
 767 #define MAX_LEN_CFG_MAX_MPDU            FIELD32(0x00000fff)
 768 #define MAX_LEN_CFG_MAX_PSDU            FIELD32(0x00003000)
 769 #define MAX_LEN_CFG_MIN_PSDU            FIELD32(0x0000c000)
 770 #define MAX_LEN_CFG_MIN_MPDU            FIELD32(0x000f0000)
 771
 772 /*
 773  * BBP_CSR_CFG: BBP serial control register
 774  * VALUE: Register value to program into BBP
 775  * REG_NUM: Selected BBP register
 776  * READ_CONTROL: 0 write BBP, 1 read BBP
 777  * BUSY: ASIC is busy executing BBP commands
 778  * BBP_PAR_DUR: 0 4 MAC clocks, 1 8 MAC clocks
 779  * BBP_RW_MODE: 0 serial, 1 parallel
 780  */
 781 #define BBP_CSR_CFG                     0x101c
 782 #define BBP_CSR_CFG_VALUE               FIELD32(0x000000ff)
 783 #define BBP_CSR_CFG_REGNUM              FIELD32(0x0000ff00)
 784 #define BBP_CSR_CFG_READ_CONTROL        FIELD32(0x00010000)
 785 #define BBP_CSR_CFG_BUSY                FIELD32(0x00020000)
 786 #define BBP_CSR_CFG_BBP_PAR_DUR         FIELD32(0x00040000)
 787 #define BBP_CSR_CFG_BBP_RW_MODE         FIELD32(0x00080000)
 788
 789 /*
 790  * RF_CSR_CFG0: RF control register
 791  * REGID_AND_VALUE: Register value to program into RF
 792  * BITWIDTH: Selected RF register
 793  * STANDBYMODE: 0 high when standby, 1 low when standby
 794  * SEL: 0 RF_LE0 activate, 1 RF_LE1 activate
 795  * BUSY: ASIC is busy executing RF commands
 796  */
 797 #define RF_CSR_CFG0                     0x1020
 798 #define RF_CSR_CFG0_REGID_AND_VALUE     FIELD32(0x00ffffff)
 799 #define RF_CSR_CFG0_BITWIDTH            FIELD32(0x1f000000)
 800 #define RF_CSR_CFG0_REG_VALUE_BW        FIELD32(0x1fffffff)
 801 #define RF_CSR_CFG0_STANDBYMODE         FIELD32(0x20000000)
 802 #define RF_CSR_CFG0_SEL                 FIELD32(0x40000000)
 803 #define RF_CSR_CFG0_BUSY                FIELD32(0x80000000)
 804
 805 /*
 806  * RF_CSR_CFG1: RF control register
 807  * REGID_AND_VALUE: Register value to program into RF
 808  * RFGAP: Gap between BB_CONTROL_RF and RF_LE
 809  *        0: 3 system clock cycle (37.5usec)
 810  *        1: 5 system clock cycle (62.5usec)
 811  */
 812 #define RF_CSR_CFG1                     0x1024
 813 #define RF_CSR_CFG1_REGID_AND_VALUE     FIELD32(0x00ffffff)
 814 #define RF_CSR_CFG1_RFGAP               FIELD32(0x1f000000)
 815
 816 /*
 817  * RF_CSR_CFG2: RF control register
 818  * VALUE: Register value to program into RF
 819  */
 820 #define RF_CSR_CFG2                     0x1028
 821 #define RF_CSR_CFG2_VALUE               FIELD32(0x00ffffff)
 822
 823 /*
 824  * LED_CFG: LED control
 825  * ON_PERIOD: LED active time (ms) during TX (only used for LED mode 1)
 826  * OFF_PERIOD: LED inactive time (ms) during TX (only used for LED mode 1)
 827  * SLOW_BLINK_PERIOD: LED blink interval in seconds (only used for LED mode 2)
 828  * color LED's:
 829  *   0: off
 830  *   1: blinking upon TX2
 831  *   2: periodic slow blinking
 832  *   3: always on
 833  * LED polarity:
 834  *   0: active low
 835  *   1: active high
 836  */
 837 #define LED_CFG                         0x102c
 838 #define LED_CFG_ON_PERIOD               FIELD32(0x000000ff)
 839 #define LED_CFG_OFF_PERIOD              FIELD32(0x0000ff00)
 840 #define LED_CFG_SLOW_BLINK_PERIOD       FIELD32(0x003f0000)
 841 #define LED_CFG_R_LED_MODE              FIELD32(0x03000000)
 842 #define LED_CFG_G_LED_MODE              FIELD32(0x0c000000)
 843 #define LED_CFG_Y_LED_MODE              FIELD32(0x30000000)
 844 #define LED_CFG_LED_POLAR               FIELD32(0x40000000)
 845
 846 /*
 847  * AMPDU_BA_WINSIZE: Force BlockAck window size
 848  * FORCE_WINSIZE_ENABLE:
 849  *   0: Disable forcing of BlockAck window size
 850  *   1: Enable forcing of BlockAck window size, overwrites values BlockAck
 851  *      window size values in the TXWI
 852  * FORCE_WINSIZE: BlockAck window size
 853  */
 854 #define AMPDU_BA_WINSIZE                0x1040
 855 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE_ENABLE FIELD32(0x00000020)
 856 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE  FIELD32(0x0000001f)
 857
 858 /*
 859  * XIFS_TIME_CFG: MAC timing
 860  * CCKM_SIFS_TIME: unit 1us. Applied after CCK RX/TX
 861  * OFDM_SIFS_TIME: unit 1us. Applied after OFDM RX/TX
 862  * OFDM_XIFS_TIME: unit 1us. Applied after OFDM RX
 863  *      when MAC doesn't reference BBP signal BBRXEND
 864  * EIFS: unit 1us
 865  * BB_RXEND_ENABLE: reference RXEND signal to begin XIFS defer
 866  *
 867  */
 868 #define XIFS_TIME_CFG                   0x1100
 869 #define XIFS_TIME_CFG_CCKM_SIFS_TIME    FIELD32(0x000000ff)
 870 #define XIFS_TIME_CFG_OFDM_SIFS_TIME    FIELD32(0x0000ff00)
 871 #define XIFS_TIME_CFG_OFDM_XIFS_TIME    FIELD32(0x000f0000)
 872 #define XIFS_TIME_CFG_EIFS              FIELD32(0x1ff00000)
 873 #define XIFS_TIME_CFG_BB_RXEND_ENABLE   FIELD32(0x20000000)
 874
 875 /*
 876  * BKOFF_SLOT_CFG:
 877  */
 878 #define BKOFF_SLOT_CFG                  0x1104
 879 #define BKOFF_SLOT_CFG_SLOT_TIME        FIELD32(0x000000ff)
 880 #define BKOFF_SLOT_CFG_CC_DELAY_TIME    FIELD32(0x0000ff00)
 881
 882 /*
 883  * NAV_TIME_CFG:
 884  */
 885 #define NAV_TIME_CFG                    0x1108
 886 #define NAV_TIME_CFG_SIFS               FIELD32(0x000000ff)
 887 #define NAV_TIME_CFG_SLOT_TIME          FIELD32(0x0000ff00)
 888 #define NAV_TIME_CFG_EIFS               FIELD32(0x01ff0000)
 889 #define NAV_TIME_ZERO_SIFS              FIELD32(0x02000000)
 890
 891 /*
 892  * CH_TIME_CFG: count as channel busy
 893  * EIFS_BUSY: Count EIFS as channel busy
 894  * NAV_BUSY: Count NAS as channel busy
 895  * RX_BUSY: Count RX as channel busy
 896  * TX_BUSY: Count TX as channel busy
 897  * TMR_EN: Enable channel statistics timer
 898  */
 899 #define CH_TIME_CFG                     0x110c
 900 #define CH_TIME_CFG_EIFS_BUSY           FIELD32(0x00000010)
 901 #define CH_TIME_CFG_NAV_BUSY            FIELD32(0x00000008)
 902 #define CH_TIME_CFG_RX_BUSY             FIELD32(0x00000004)
 903 #define CH_TIME_CFG_TX_BUSY             FIELD32(0x00000002)
 904 #define CH_TIME_CFG_TMR_EN              FIELD32(0x00000001)
 905
 906 /*
 907  * PBF_LIFE_TIMER: TX/RX MPDU timestamp timer (free run) Unit: 1us
 908  */
 909 #define PBF_LIFE_TIMER                  0x1110
 910
 911 /*
 912  * BCN_TIME_CFG:
 913  * BEACON_INTERVAL: in unit of 1/16 TU
 914  * TSF_TICKING: Enable TSF auto counting
 915  * TSF_SYNC: Enable TSF sync, 00: disable, 01: infra mode, 10: ad-hoc mode
 916  * BEACON_GEN: Enable beacon generator
 917  */
 918 #define BCN_TIME_CFG                    0x1114
 919 #define BCN_TIME_CFG_BEACON_INTERVAL    FIELD32(0x0000ffff)
 920 #define BCN_TIME_CFG_TSF_TICKING        FIELD32(0x00010000)
 921 #define BCN_TIME_CFG_TSF_SYNC           FIELD32(0x00060000)
 922 #define BCN_TIME_CFG_TBTT_ENABLE        FIELD32(0x00080000)
 923 #define BCN_TIME_CFG_BEACON_GEN         FIELD32(0x00100000)
 924 #define BCN_TIME_CFG_TX_TIME_COMPENSATE FIELD32(0xf0000000)
 925
 926 /*
 927  * TBTT_SYNC_CFG:
 928  * BCN_AIFSN: Beacon AIFSN after TBTT interrupt in slots
 929  * BCN_CWMIN: Beacon CWMin after TBTT interrupt in slots
 930  */
 931 #define TBTT_SYNC_CFG                   0x1118
 932 #define TBTT_SYNC_CFG_TBTT_ADJUST       FIELD32(0x000000ff)
 933 #define TBTT_SYNC_CFG_BCN_EXP_WIN       FIELD32(0x0000ff00)
 934 #define TBTT_SYNC_CFG_BCN_AIFSN         FIELD32(0x000f0000)
 935 #define TBTT_SYNC_CFG_BCN_CWMIN         FIELD32(0x00f00000)
 936
 937 /*
 938  * TSF_TIMER_DW0: Local lsb TSF timer, read-only
 939  */
 940 #define TSF_TIMER_DW0                   0x111c
 941 #define TSF_TIMER_DW0_LOW_WORD          FIELD32(0xffffffff)
 942
 943 /*
 944  * TSF_TIMER_DW1: Local msb TSF timer, read-only
 945  */
 946 #define TSF_TIMER_DW1                   0x1120
 947 #define TSF_TIMER_DW1_HIGH_WORD         FIELD32(0xffffffff)
 948
 949 /*
 950  * TBTT_TIMER: TImer remains till next TBTT, read-only
 951  */
 952 #define TBTT_TIMER                      0x1124
 953
 954 /*
 955  * INT_TIMER_CFG: timer configuration
 956  * PRE_TBTT_TIMER: leadtime to tbtt for pretbtt interrupt in units of 1/16 TU
 957  * GP_TIMER: period of general purpose timer in units of 1/16 TU
 958  */
 959 #define INT_TIMER_CFG                   0x1128
 960 #define INT_TIMER_CFG_PRE_TBTT_TIMER    FIELD32(0x0000ffff)
 961 #define INT_TIMER_CFG_GP_TIMER          FIELD32(0xffff0000)
 962
 963 /*
 964  * INT_TIMER_EN: GP-timer and pre-tbtt Int enable
 965  */
 966 #define INT_TIMER_EN                    0x112c
 967 #define INT_TIMER_EN_PRE_TBTT_TIMER     FIELD32(0x00000001)
 968 #define INT_TIMER_EN_GP_TIMER           FIELD32(0x00000002)
 969
 970 /*
 971  * CH_IDLE_STA: channel idle time (in us)
 972  */
 973 #define CH_IDLE_STA                     0x1130
 974
 975 /*
 976  * CH_BUSY_STA: channel busy time on primary channel (in us)
 977  */
 978 #define CH_BUSY_STA                     0x1134
 979
 980 /*
 981  * CH_BUSY_STA_SEC: channel busy time on secondary channel in HT40 mode (in us)
 982  */
 983 #define CH_BUSY_STA_SEC                 0x1138
 984
 985 /*
 986  * MAC_STATUS_CFG:
 987  * BBP_RF_BUSY: When set to 0, BBP and RF are stable.
 988  *      if 1 or higher one of the 2 registers is busy.
 989  */
 990 #define MAC_STATUS_CFG                  0x1200
 991 #define MAC_STATUS_CFG_BBP_RF_BUSY      FIELD32(0x00000003)
 992
 993 /*
 994  * PWR_PIN_CFG:
 995  */
 996 #define PWR_PIN_CFG                     0x1204
 997
 998 /*
 999  * AUTOWAKEUP_CFG: Manual power control / status register
1000  * TBCN_BEFORE_WAKE: ForceWake has high privilege than PutToSleep when both set
1001  * AUTOWAKE: 0:sleep, 1:awake
1002  */
1003 #define AUTOWAKEUP_CFG                  0x1208
1004 #define AUTOWAKEUP_CFG_AUTO_LEAD_TIME   FIELD32(0x000000ff)
1005 #define AUTOWAKEUP_CFG_TBCN_BEFORE_WAKE FIELD32(0x00007f00)
1006 #define AUTOWAKEUP_CFG_AUTOWAKE         FIELD32(0x00008000)
1007
1008 /*
1009  * EDCA_AC0_CFG:
1010  */
1011 #define EDCA_AC0_CFG                    0x1300
1012 #define EDCA_AC0_CFG_TX_OP              FIELD32(0x000000ff)
1013 #define EDCA_AC0_CFG_AIFSN              FIELD32(0x00000f00)
1014 #define EDCA_AC0_CFG_CWMIN              FIELD32(0x0000f000)
1015 #define EDCA_AC0_CFG_CWMAX              FIELD32(0x000f0000)
1016
1017 /*
1018  * EDCA_AC1_CFG:
1019  */
1020 #define EDCA_AC1_CFG                    0x1304
1021 #define EDCA_AC1_CFG_TX_OP              FIELD32(0x000000ff)
1022 #define EDCA_AC1_CFG_AIFSN              FIELD32(0x00000f00)
1023 #define EDCA_AC1_CFG_CWMIN              FIELD32(0x0000f000)
1024 #define EDCA_AC1_CFG_CWMAX              FIELD32(0x000f0000)
1025
1026 /*
1027  * EDCA_AC2_CFG:
1028  */
1029 #define EDCA_AC2_CFG                    0x1308
1030 #define EDCA_AC2_CFG_TX_OP              FIELD32(0x000000ff)
1031 #define EDCA_AC2_CFG_AIFSN              FIELD32(0x00000f00)
1032 #define EDCA_AC2_CFG_CWMIN              FIELD32(0x0000f000)
1033 #define EDCA_AC2_CFG_CWMAX              FIELD32(0x000f0000)
1034
1035 /*
1036  * EDCA_AC3_CFG:
1037  */
1038 #define EDCA_AC3_CFG                    0x130c
1039 #define EDCA_AC3_CFG_TX_OP              FIELD32(0x000000ff)
1040 #define EDCA_AC3_CFG_AIFSN              FIELD32(0x00000f00)
1041 #define EDCA_AC3_CFG_CWMIN              FIELD32(0x0000f000)
1042 #define EDCA_AC3_CFG_CWMAX              FIELD32(0x000f0000)
1043
1044 /*
1045  * EDCA_TID_AC_MAP:
1046  */
1047 #define EDCA_TID_AC_MAP                 0x1310
1048
1049 /*
1050  * TX_PWR_CFG:
1051  */
1052 #define TX_PWR_CFG_RATE0                FIELD32(0x0000000f)
1053 #define TX_PWR_CFG_RATE1                FIELD32(0x000000f0)
1054 #define TX_PWR_CFG_RATE2                FIELD32(0x00000f00)
1055 #define TX_PWR_CFG_RATE3                FIELD32(0x0000f000)
1056 #define TX_PWR_CFG_RATE4                FIELD32(0x000f0000)
1057 #define TX_PWR_CFG_RATE5                FIELD32(0x00f00000)
1058 #define TX_PWR_CFG_RATE6                FIELD32(0x0f000000)
1059 #define TX_PWR_CFG_RATE7                FIELD32(0xf0000000)
1060
1061 /*
1062  * TX_PWR_CFG_0:
1063  */
1064 #define TX_PWR_CFG_0                    0x1314
1065 #define TX_PWR_CFG_0_1MBS               FIELD32(0x0000000f)
1066 #define TX_PWR_CFG_0_2MBS               FIELD32(0x000000f0)
1067 #define TX_PWR_CFG_0_55MBS              FIELD32(0x00000f00)
1068 #define TX_PWR_CFG_0_11MBS              FIELD32(0x0000f000)
1069 #define TX_PWR_CFG_0_6MBS               FIELD32(0x000f0000)
1070 #define TX_PWR_CFG_0_9MBS               FIELD32(0x00f00000)
1071 #define TX_PWR_CFG_0_12MBS              FIELD32(0x0f000000)
1072 #define TX_PWR_CFG_0_18MBS              FIELD32(0xf0000000)
1073
1074 /*
1075  * TX_PWR_CFG_1:
1076  */
1077 #define TX_PWR_CFG_1                    0x1318
1078 #define TX_PWR_CFG_1_24MBS              FIELD32(0x0000000f)
1079 #define TX_PWR_CFG_1_36MBS              FIELD32(0x000000f0)
1080 #define TX_PWR_CFG_1_48MBS              FIELD32(0x00000f00)
1081 #define TX_PWR_CFG_1_54MBS              FIELD32(0x0000f000)
1082 #define TX_PWR_CFG_1_MCS0               FIELD32(0x000f0000)
1083 #define TX_PWR_CFG_1_MCS1               FIELD32(0x00f00000)
1084 #define TX_PWR_CFG_1_MCS2               FIELD32(0x0f000000)
1085 #define TX_PWR_CFG_1_MCS3               FIELD32(0xf0000000)
1086
1087 /*
1088  * TX_PWR_CFG_2:
1089  */
1090 #define TX_PWR_CFG_2                    0x131c
1091 #define TX_PWR_CFG_2_MCS4               FIELD32(0x0000000f)
1092 #define TX_PWR_CFG_2_MCS5               FIELD32(0x000000f0)
1093 #define TX_PWR_CFG_2_MCS6               FIELD32(0x00000f00)
1094 #define TX_PWR_CFG_2_MCS7               FIELD32(0x0000f000)
1095 #define TX_PWR_CFG_2_MCS8               FIELD32(0x000f0000)
1096 #define TX_PWR_CFG_2_MCS9               FIELD32(0x00f00000)
1097 #define TX_PWR_CFG_2_MCS10              FIELD32(0x0f000000)
1098 #define TX_PWR_CFG_2_MCS11              FIELD32(0xf0000000)
1099
1100 /*
1101  * TX_PWR_CFG_3:
1102  */
1103 #define TX_PWR_CFG_3                    0x1320
1104 #define TX_PWR_CFG_3_MCS12              FIELD32(0x0000000f)
1105 #define TX_PWR_CFG_3_MCS13              FIELD32(0x000000f0)
1106 #define TX_PWR_CFG_3_MCS14              FIELD32(0x00000f00)
1107 #define TX_PWR_CFG_3_MCS15              FIELD32(0x0000f000)
1108 #define TX_PWR_CFG_3_UKNOWN1            FIELD32(0x000f0000)
1109 #define TX_PWR_CFG_3_UKNOWN2            FIELD32(0x00f00000)
1110 #define TX_PWR_CFG_3_UKNOWN3            FIELD32(0x0f000000)
1111 #define TX_PWR_CFG_3_UKNOWN4            FIELD32(0xf0000000)
1112
1113 /*
1114  * TX_PWR_CFG_4:
1115  */
1116 #define TX_PWR_CFG_4                    0x1324
1117 #define TX_PWR_CFG_4_UKNOWN5            FIELD32(0x0000000f)
1118 #define TX_PWR_CFG_4_UKNOWN6            FIELD32(0x000000f0)
1119 #define TX_PWR_CFG_4_UKNOWN7            FIELD32(0x00000f00)
1120 #define TX_PWR_CFG_4_UKNOWN8            FIELD32(0x0000f000)
1121
1122 /*
1123  * TX_PIN_CFG:
1124  */
1125 #define TX_PIN_CFG                      0x1328
1126 #define TX_PIN_CFG_PA_PE_DISABLE        0xfcfffff0
1127 #define TX_PIN_CFG_PA_PE_A0_EN          FIELD32(0x00000001)
1128 #define TX_PIN_CFG_PA_PE_G0_EN          FIELD32(0x00000002)
1129 #define TX_PIN_CFG_PA_PE_A1_EN          FIELD32(0x00000004)
1130 #define TX_PIN_CFG_PA_PE_G1_EN          FIELD32(0x00000008)
1131 #define TX_PIN_CFG_PA_PE_A0_POL         FIELD32(0x00000010)
1132 #define TX_PIN_CFG_PA_PE_G0_POL         FIELD32(0x00000020)
1133 #define TX_PIN_CFG_PA_PE_A1_POL         FIELD32(0x00000040)
1134 #define TX_PIN_CFG_PA_PE_G1_POL         FIELD32(0x00000080)
1135 #define TX_PIN_CFG_LNA_PE_A0_EN         FIELD32(0x00000100)
1136 #define TX_PIN_CFG_LNA_PE_G0_EN         FIELD32(0x00000200)
1137 #define TX_PIN_CFG_LNA_PE_A1_EN         FIELD32(0x00000400)
1138 #define TX_PIN_CFG_LNA_PE_G1_EN         FIELD32(0x00000800)
1139 #define TX_PIN_CFG_LNA_PE_A0_POL        FIELD32(0x00001000)
1140 #define TX_PIN_CFG_LNA_PE_G0_POL        FIELD32(0x00002000)
1141 #define TX_PIN_CFG_LNA_PE_A1_POL        FIELD32(0x00004000)
1142 #define TX_PIN_CFG_LNA_PE_G1_POL        FIELD32(0x00008000)
1143 #define TX_PIN_CFG_RFTR_EN              FIELD32(0x00010000)
1144 #define TX_PIN_CFG_RFTR_POL             FIELD32(0x00020000)
1145 #define TX_PIN_CFG_TRSW_EN              FIELD32(0x00040000)
1146 #define TX_PIN_CFG_TRSW_POL             FIELD32(0x00080000)
1147 #define TX_PIN_CFG_PA_PE_A2_EN          FIELD32(0x01000000)
1148 #define TX_PIN_CFG_PA_PE_G2_EN          FIELD32(0x02000000)
1149 #define TX_PIN_CFG_PA_PE_A2_POL         FIELD32(0x04000000)
1150 #define TX_PIN_CFG_PA_PE_G2_POL         FIELD32(0x08000000)
1151 #define TX_PIN_CFG_LNA_PE_A2_EN         FIELD32(0x10000000)
1152 #define TX_PIN_CFG_LNA_PE_G2_EN         FIELD32(0x20000000)
1153 #define TX_PIN_CFG_LNA_PE_A2_POL        FIELD32(0x40000000)
1154 #define TX_PIN_CFG_LNA_PE_G2_POL        FIELD32(0x80000000)
1155
1156 /*
1157  * TX_BAND_CFG: 0x1 use upper 20MHz, 0x0 use lower 20MHz
1158  */
1159 #define TX_BAND_CFG                     0x132c
1160 #define TX_BAND_CFG_HT40_MINUS          FIELD32(0x00000001)
1161 #define TX_BAND_CFG_A                   FIELD32(0x00000002)
1162 #define TX_BAND_CFG_BG                  FIELD32(0x00000004)
1163
1164 /*
1165  * TX_SW_CFG0:
1166  */
1167 #define TX_SW_CFG0                      0x1330
1168
1169 /*
1170  * TX_SW_CFG1:
1171  */
1172 #define TX_SW_CFG1                      0x1334
1173
1174 /*
1175  * TX_SW_CFG2:
1176  */
1177 #define TX_SW_CFG2                      0x1338
1178
1179 /*
1180  * TXOP_THRES_CFG:
1181  */
1182 #define TXOP_THRES_CFG                  0x133c
1183
1184 /*
1185  * TXOP_CTRL_CFG:
1186  * TIMEOUT_TRUN_EN: Enable/Disable TXOP timeout truncation
1187  * AC_TRUN_EN: Enable/Disable truncation for AC change
1188  * TXRATEGRP_TRUN_EN: Enable/Disable truncation for TX rate group change
1189  * USER_MODE_TRUN_EN: Enable/Disable truncation for user TXOP mode
1190  * MIMO_PS_TRUN_EN: Enable/Disable truncation for MIMO PS RTS/CTS
1191  * RESERVED_TRUN_EN: Reserved
1192  * LSIG_TXOP_EN: Enable/Disable L-SIG TXOP protection
1193  * EXT_CCA_EN: Enable/Disable extension channel CCA reference (Defer 40Mhz
1194  *             transmissions if extension CCA is clear).
1195  * EXT_CCA_DLY: Extension CCA signal delay time (unit: us)
1196  * EXT_CWMIN: CwMin for extension channel backoff
1197  *            0: Disabled
1198  *
1199  */
1200 #define TXOP_CTRL_CFG                   0x1340
1201 #define TXOP_CTRL_CFG_TIMEOUT_TRUN_EN   FIELD32(0x00000001)
1202 #define TXOP_CTRL_CFG_AC_TRUN_EN        FIELD32(0x00000002)
1203 #define TXOP_CTRL_CFG_TXRATEGRP_TRUN_EN FIELD32(0x00000004)
1204 #define TXOP_CTRL_CFG_USER_MODE_TRUN_EN FIELD32(0x00000008)
1205 #define TXOP_CTRL_CFG_MIMO_PS_TRUN_EN   FIELD32(0x00000010)
1206 #define TXOP_CTRL_CFG_RESERVED_TRUN_EN  FIELD32(0x00000020)
1207 #define TXOP_CTRL_CFG_LSIG_TXOP_EN      FIELD32(0x00000040)
1208 #define TXOP_CTRL_CFG_EXT_CCA_EN        FIELD32(0x00000080)
1209 #define TXOP_CTRL_CFG_EXT_CCA_DLY       FIELD32(0x0000ff00)
1210 #define TXOP_CTRL_CFG_EXT_CWMIN         FIELD32(0x000f0000)
1211
1212 /*
1213  * TX_RTS_CFG:
1214  * RTS_THRES: unit:byte
1215  * RTS_FBK_EN: enable rts rate fallback
1216  */
1217 #define TX_RTS_CFG                      0x1344
1218 #define TX_RTS_CFG_AUTO_RTS_RETRY_LIMIT FIELD32(0x000000ff)
1219 #define TX_RTS_CFG_RTS_THRES            FIELD32(0x00ffff00)
1220 #define TX_RTS_CFG_RTS_FBK_EN           FIELD32(0x01000000)
1221
1222 /*
1223  * TX_TIMEOUT_CFG:
1224  * MPDU_LIFETIME: expiration time = 2^(9+MPDU LIFE TIME) us
1225  * RX_ACK_TIMEOUT: unit:slot. Used for TX procedure
1226  * TX_OP_TIMEOUT: TXOP timeout value for TXOP truncation.
1227  *                it is recommended that:
1228  *                (SLOT_TIME) > (TX_OP_TIMEOUT) > (RX_ACK_TIMEOUT)
1229  */
1230 #define TX_TIMEOUT_CFG                  0x1348
1231 #define TX_TIMEOUT_CFG_MPDU_LIFETIME    FIELD32(0x000000f0)
1232 #define TX_TIMEOUT_CFG_RX_ACK_TIMEOUT   FIELD32(0x0000ff00)
1233 #define TX_TIMEOUT_CFG_TX_OP_TIMEOUT    FIELD32(0x00ff0000)
1234
1235 /*
1236  * TX_RTY_CFG:
1237  * SHORT_RTY_LIMIT: short retry limit
1238  * LONG_RTY_LIMIT: long retry limit
1239  * LONG_RTY_THRE: Long retry threshoold
1240  * NON_AGG_RTY_MODE: Non-Aggregate MPDU retry mode
1241  *                   0:expired by retry limit, 1: expired by mpdu life timer
1242  * AGG_RTY_MODE: Aggregate MPDU retry mode
1243  *               0:expired by retry limit, 1: expired by mpdu life timer
1244  * TX_AUTO_FB_ENABLE: Tx retry PHY rate auto fallback enable
1245  */
1246 #define TX_RTY_CFG                      0x134c
1247 #define TX_RTY_CFG_SHORT_RTY_LIMIT      FIELD32(0x000000ff)
1248 #define TX_RTY_CFG_LONG_RTY_LIMIT       FIELD32(0x0000ff00)
1249 #define TX_RTY_CFG_LONG_RTY_THRE        FIELD32(0x0fff0000)
1250 #define TX_RTY_CFG_NON_AGG_RTY_MODE     FIELD32(0x10000000)
1251 #define TX_RTY_CFG_AGG_RTY_MODE         FIELD32(0x20000000)
1252 #define TX_RTY_CFG_TX_AUTO_FB_ENABLE    FIELD32(0x40000000)
1253
1254 /*
1255  * TX_LINK_CFG:
1256  * REMOTE_MFB_LIFETIME: remote MFB life time. unit: 32us
1257  * MFB_ENABLE: TX apply remote MFB 1:enable
1258  * REMOTE_UMFS_ENABLE: remote unsolicit  MFB enable
1259  *                     0: not apply remote remote unsolicit (MFS=7)
1260  * TX_MRQ_EN: MCS request TX enable
1261  * TX_RDG_EN: RDG TX enable
1262  * TX_CF_ACK_EN: Piggyback CF-ACK enable
1263  * REMOTE_MFB: remote MCS feedback
1264  * REMOTE_MFS: remote MCS feedback sequence number
1265  */
1266 #define TX_LINK_CFG                     0x1350
1267 #define TX_LINK_CFG_REMOTE_MFB_LIFETIME FIELD32(0x000000ff)
1268 #define TX_LINK_CFG_MFB_ENABLE          FIELD32(0x00000100)
1269 #define TX_LINK_CFG_REMOTE_UMFS_ENABLE  FIELD32(0x00000200)
1270 #define TX_LINK_CFG_TX_MRQ_EN           FIELD32(0x00000400)
1271 #define TX_LINK_CFG_TX_RDG_EN           FIELD32(0x00000800)
1272 #define TX_LINK_CFG_TX_CF_ACK_EN        FIELD32(0x00001000)
1273 #define TX_LINK_CFG_REMOTE_MFB          FIELD32(0x00ff0000)
1274 #define TX_LINK_CFG_REMOTE_MFS          FIELD32(0xff000000)
1275
1276 /*
1277  * HT_FBK_CFG0:
1278  */
1279 #define HT_FBK_CFG0                     0x1354
1280 #define HT_FBK_CFG0_HTMCS0FBK           FIELD32(0x0000000f)
1281 #define HT_FBK_CFG0_HTMCS1FBK           FIELD32(0x000000f0)
1282 #define HT_FBK_CFG0_HTMCS2FBK           FIELD32(0x00000f00)
1283 #define HT_FBK_CFG0_HTMCS3FBK           FIELD32(0x0000f000)
1284 #define HT_FBK_CFG0_HTMCS4FBK           FIELD32(0x000f0000)
1285 #define HT_FBK_CFG0_HTMCS5FBK           FIELD32(0x00f00000)
1286 #define HT_FBK_CFG0_HTMCS6FBK           FIELD32(0x0f000000)
1287 #define HT_FBK_CFG0_HTMCS7FBK           FIELD32(0xf0000000)
1288
1289 /*
1290  * HT_FBK_CFG1:
1291  */
1292 #define HT_FBK_CFG1                     0x1358
1293 #define HT_FBK_CFG1_HTMCS8FBK           FIELD32(0x0000000f)
1294 #define HT_FBK_CFG1_HTMCS9FBK           FIELD32(0x000000f0)
1295 #define HT_FBK_CFG1_HTMCS10FBK          FIELD32(0x00000f00)
1296 #define HT_FBK_CFG1_HTMCS11FBK          FIELD32(0x0000f000)
1297 #define HT_FBK_CFG1_HTMCS12FBK          FIELD32(0x000f0000)
1298 #define HT_FBK_CFG1_HTMCS13FBK          FIELD32(0x00f00000)
1299 #define HT_FBK_CFG1_HTMCS14FBK          FIELD32(0x0f000000)
1300 #define HT_FBK_CFG1_HTMCS15FBK          FIELD32(0xf0000000)
1301
1302 /*
1303  * LG_FBK_CFG0:
1304  */
1305 #define LG_FBK_CFG0                     0x135c
1306 #define LG_FBK_CFG0_OFDMMCS0FBK         FIELD32(0x0000000f)
1307 #define LG_FBK_CFG0_OFDMMCS1FBK         FIELD32(0x000000f0)
1308 #define LG_FBK_CFG0_OFDMMCS2FBK         FIELD32(0x00000f00)
1309 #define LG_FBK_CFG0_OFDMMCS3FBK         FIELD32(0x0000f000)
1310 #define LG_FBK_CFG0_OFDMMCS4FBK         FIELD32(0x000f0000)
1311 #define LG_FBK_CFG0_OFDMMCS5FBK         FIELD32(0x00f00000)
1312 #define LG_FBK_CFG0_OFDMMCS6FBK         FIELD32(0x0f000000)
1313 #define LG_FBK_CFG0_OFDMMCS7FBK         FIELD32(0xf0000000)
1314
1315 /*
1316  * LG_FBK_CFG1:
1317  */
1318 #define LG_FBK_CFG1                     0x1360
1319 #define LG_FBK_CFG0_CCKMCS0FBK          FIELD32(0x0000000f)
1320 #define LG_FBK_CFG0_CCKMCS1FBK          FIELD32(0x000000f0)
1321 #define LG_FBK_CFG0_CCKMCS2FBK          FIELD32(0x00000f00)
1322 #define LG_FBK_CFG0_CCKMCS3FBK          FIELD32(0x0000f000)
1323
1324 /*
1325  * CCK_PROT_CFG: CCK Protection
1326  * PROTECT_RATE: Protection control frame rate for CCK TX(RTS/CTS/CFEnd)
1327  * PROTECT_CTRL: Protection control frame type for CCK TX
1328  *               0:none, 1:RTS/CTS, 2:CTS-to-self
1329  * PROTECT_NAV_SHORT: TXOP protection type for CCK TX with short NAV
1330  * PROTECT_NAV_LONG: TXOP protection type for CCK TX with long NAV
1331  * TX_OP_ALLOW_CCK: CCK TXOP allowance, 0:disallow
1332  * TX_OP_ALLOW_OFDM: CCK TXOP allowance, 0:disallow
1333  * TX_OP_ALLOW_MM20: CCK TXOP allowance, 0:disallow
1334  * TX_OP_ALLOW_MM40: CCK TXOP allowance, 0:disallow
1335  * TX_OP_ALLOW_GF20: CCK TXOP allowance, 0:disallow
1336  * TX_OP_ALLOW_GF40: CCK TXOP allowance, 0:disallow
1337  * RTS_TH_EN: RTS threshold enable on CCK TX
1338  */
1339 #define CCK_PROT_CFG                    0x1364
1340 #define CCK_PROT_CFG_PROTECT_RATE       FIELD32(0x0000ffff)
1341 #define CCK_PROT_CFG_PROTECT_CTRL       FIELD32(0x00030000)
1342 #define CCK_PROT_CFG_PROTECT_NAV_SHORT  FIELD32(0x00040000)
1343 #define CCK_PROT_CFG_PROTECT_NAV_LONG   FIELD32(0x00080000)
1344 #define CCK_PROT_CFG_TX_OP_ALLOW_CCK    FIELD32(0x00100000)
1345 #define CCK_PROT_CFG_TX_OP_ALLOW_OFDM   FIELD32(0x00200000)
1346 #define CCK_PROT_CFG_TX_OP_ALLOW_MM20   FIELD32(0x00400000)
1347 #define CCK_PROT_CFG_TX_OP_ALLOW_MM40   FIELD32(0x00800000)
1348 #define CCK_PROT_CFG_TX_OP_ALLOW_GF20   FIELD32(0x01000000)
1349 #define CCK_PROT_CFG_TX_OP_ALLOW_GF40   FIELD32(0x02000000)
1350 #define CCK_PROT_CFG_RTS_TH_EN          FIELD32(0x04000000)
1351
1352 /*
1353  * OFDM_PROT_CFG: OFDM Protection
1354  */
1355 #define OFDM_PROT_CFG                   0x1368
1356 #define OFDM_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1357 #define OFDM_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1358 #define OFDM_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1359 #define OFDM_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1360 #define OFDM_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1361 #define OFDM_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1362 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1363 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1364 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1365 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1366 #define OFDM_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1367
1368 /*
1369  * MM20_PROT_CFG: MM20 Protection
1370  */
1371 #define MM20_PROT_CFG                   0x136c
1372 #define MM20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1373 #define MM20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1374 #define MM20_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1375 #define MM20_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1376 #define MM20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1377 #define MM20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1378 #define MM20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1379 #define MM20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1380 #define MM20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1381 #define MM20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1382 #define MM20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1383
1384 /*
1385  * MM40_PROT_CFG: MM40 Protection
1386  */
1387 #define MM40_PROT_CFG                   0x1370
1388 #define MM40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1389 #define MM40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1390 #define MM40_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1391 #define MM40_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1392 #define MM40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1393 #define MM40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1394 #define MM40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1395 #define MM40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1396 #define MM40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1397 #define MM40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1398 #define MM40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1399
1400 /*
1401  * GF20_PROT_CFG: GF20 Protection
1402  */
1403 #define GF20_PROT_CFG                   0x1374
1404 #define GF20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1405 #define GF20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1406 #define GF20_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1407 #define GF20_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1408 #define GF20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1409 #define GF20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1410 #define GF20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1411 #define GF20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1412 #define GF20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1413 #define GF20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1414 #define GF20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1415
1416 /*
1417  * GF40_PROT_CFG: GF40 Protection
1418  */
1419 #define GF40_PROT_CFG                   0x1378
1420 #define GF40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1421 #define GF40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1422 #define GF40_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1423 #define GF40_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1424 #define GF40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1425 #define GF40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1426 #define GF40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1427 #define GF40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1428 #define GF40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1429 #define GF40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1430 #define GF40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1431
1432 /*
1433  * EXP_CTS_TIME:
1434  */
1435 #define EXP_CTS_TIME                    0x137c
1436
1437 /*
1438  * EXP_ACK_TIME:
1439  */
1440 #define EXP_ACK_TIME                    0x1380
1441
1442 /*
1443  * RX_FILTER_CFG: RX configuration register.
1444  */
1445 #define RX_FILTER_CFG                   0x1400
1446 #define RX_FILTER_CFG_DROP_CRC_ERROR    FIELD32(0x00000001)
1447 #define RX_FILTER_CFG_DROP_PHY_ERROR    FIELD32(0x00000002)
1448 #define RX_FILTER_CFG_DROP_NOT_TO_ME    FIELD32(0x00000004)
1449 #define RX_FILTER_CFG_DROP_NOT_MY_BSSD  FIELD32(0x00000008)
1450 #define RX_FILTER_CFG_DROP_VER_ERROR    FIELD32(0x00000010)
1451 #define RX_FILTER_CFG_DROP_MULTICAST    FIELD32(0x00000020)
1452 #define RX_FILTER_CFG_DROP_BROADCAST    FIELD32(0x00000040)
1453 #define RX_FILTER_CFG_DROP_DUPLICATE    FIELD32(0x00000080)
1454 #define RX_FILTER_CFG_DROP_CF_END_ACK   FIELD32(0x00000100)
1455 #define RX_FILTER_CFG_DROP_CF_END       FIELD32(0x00000200)
1456 #define RX_FILTER_CFG_DROP_ACK          FIELD32(0x00000400)
1457 #define RX_FILTER_CFG_DROP_CTS          FIELD32(0x00000800)
1458 #define RX_FILTER_CFG_DROP_RTS          FIELD32(0x00001000)
1459 #define RX_FILTER_CFG_DROP_PSPOLL       FIELD32(0x00002000)
1460 #define RX_FILTER_CFG_DROP_BA           FIELD32(0x00004000)
1461 #define RX_FILTER_CFG_DROP_BAR          FIELD32(0x00008000)
1462 #define RX_FILTER_CFG_DROP_CNTL         FIELD32(0x00010000)
1463
1464 /*
1465  * AUTO_RSP_CFG:
1466  * AUTORESPONDER: 0: disable, 1: enable
1467  * BAC_ACK_POLICY: 0:long, 1:short preamble
1468  * CTS_40_MMODE: Response CTS 40MHz duplicate mode
1469  * CTS_40_MREF: Response CTS 40MHz duplicate mode
1470  * AR_PREAMBLE: Auto responder preamble 0:long, 1:short preamble
1471  * DUAL_CTS_EN: Power bit value in control frame
1472  * ACK_CTS_PSM_BIT:Power bit value in control frame
1473  */
1474 #define AUTO_RSP_CFG                    0x1404
1475 #define AUTO_RSP_CFG_AUTORESPONDER      FIELD32(0x00000001)
1476 #define AUTO_RSP_CFG_BAC_ACK_POLICY     FIELD32(0x00000002)
1477 #define AUTO_RSP_CFG_CTS_40_MMODE       FIELD32(0x00000004)
1478 #define AUTO_RSP_CFG_CTS_40_MREF        FIELD32(0x00000008)
1479 #define AUTO_RSP_CFG_AR_PREAMBLE        FIELD32(0x00000010)
1480 #define AUTO_RSP_CFG_DUAL_CTS_EN        FIELD32(0x00000040)
1481 #define AUTO_RSP_CFG_ACK_CTS_PSM_BIT    FIELD32(0x00000080)
1482
1483 /*
1484  * LEGACY_BASIC_RATE:
1485  */
1486 #define LEGACY_BASIC_RATE               0x1408
1487
1488 /*
1489  * HT_BASIC_RATE:
1490  */
1491 #define HT_BASIC_RATE                   0x140c
1492
1493 /*
1494  * HT_CTRL_CFG:
1495  */
1496 #define HT_CTRL_CFG                     0x1410
1497
1498 /*
1499  * SIFS_COST_CFG:
1500  */
1501 #define SIFS_COST_CFG                   0x1414
1502
1503 /*
1504  * RX_PARSER_CFG:
1505  * Set NAV for all received frames
1506  */
1507 #define RX_PARSER_CFG                   0x1418
1508
1509 /*
1510  * TX_SEC_CNT0:
1511  */
1512 #define TX_SEC_CNT0                     0x1500
1513
1514 /*
1515  * RX_SEC_CNT0:
1516  */
1517 #define RX_SEC_CNT0                     0x1504
1518
1519 /*
1520  * CCMP_FC_MUTE:
1521  */
1522 #define CCMP_FC_MUTE                    0x1508
1523
1524 /*
1525  * TXOP_HLDR_ADDR0:
1526  */
1527 #define TXOP_HLDR_ADDR0                 0x1600
1528
1529 /*
1530  * TXOP_HLDR_ADDR1:
1531  */
1532 #define TXOP_HLDR_ADDR1                 0x1604
1533
1534 /*
1535  * TXOP_HLDR_ET:
1536  */
1537 #define TXOP_HLDR_ET                    0x1608
1538
1539 /*
1540  * QOS_CFPOLL_RA_DW0:
1541  */
1542 #define QOS_CFPOLL_RA_DW0               0x160c
1543
1544 /*
1545  * QOS_CFPOLL_RA_DW1:
1546  */
1547 #define QOS_CFPOLL_RA_DW1               0x1610
1548
1549 /*
1550  * QOS_CFPOLL_QC:
1551  */
1552 #define QOS_CFPOLL_QC                   0x1614
1553
1554 /*
1555  * RX_STA_CNT0: RX PLCP error count & RX CRC error count
1556  */
1557 #define RX_STA_CNT0                     0x1700
1558 #define RX_STA_CNT0_CRC_ERR             FIELD32(0x0000ffff)
1559 #define RX_STA_CNT0_PHY_ERR             FIELD32(0xffff0000)
1560
1561 /*
1562  * RX_STA_CNT1: RX False CCA count & RX LONG frame count
1563  */
1564 #define RX_STA_CNT1                     0x1704
1565 #define RX_STA_CNT1_FALSE_CCA           FIELD32(0x0000ffff)
1566 #define RX_STA_CNT1_PLCP_ERR            FIELD32(0xffff0000)
1567
1568 /*
1569  * RX_STA_CNT2:
1570  */
1571 #define RX_STA_CNT2                     0x1708
1572 #define RX_STA_CNT2_RX_DUPLI_COUNT      FIELD32(0x0000ffff)
1573 #define RX_STA_CNT2_RX_FIFO_OVERFLOW    FIELD32(0xffff0000)
1574
1575 /*
1576  * TX_STA_CNT0: TX Beacon count
1577  */
1578 #define TX_STA_CNT0                     0x170c
1579 #define TX_STA_CNT0_TX_FAIL_COUNT       FIELD32(0x0000ffff)
1580 #define TX_STA_CNT0_TX_BEACON_COUNT     FIELD32(0xffff0000)
1581
1582 /*
1583  * TX_STA_CNT1: TX tx count
1584  */
1585 #define TX_STA_CNT1                     0x1710
1586 #define TX_STA_CNT1_TX_SUCCESS          FIELD32(0x0000ffff)
1587 #define TX_STA_CNT1_TX_RETRANSMIT       FIELD32(0xffff0000)
1588
1589 /*
1590  * TX_STA_CNT2: TX tx count
1591  */
1592 #define TX_STA_CNT2                     0x1714
1593 #define TX_STA_CNT2_TX_ZERO_LEN_COUNT   FIELD32(0x0000ffff)
1594 #define TX_STA_CNT2_TX_UNDER_FLOW_COUNT FIELD32(0xffff0000)
1595
1596 /*
1597  * TX_STA_FIFO: TX Result for specific PID status fifo register.
1598  *
1599  * This register is implemented as FIFO with 16 entries in the HW. Each
1600  * register read fetches the next tx result. If the FIFO is full because
1601  * it wasn't read fast enough after the according interrupt (TX_FIFO_STATUS)
1602  * triggered, the hw seems to simply drop further tx results.
1603  *
1604  * VALID: 1: this tx result is valid
1605  *        0: no valid tx result -> driver should stop reading
1606  * PID_TYPE: The PID latched from the PID field in the TXWI, can be used
1607  *           to match a frame with its tx result (even though the PID is
1608  *           only 4 bits wide).
1609  * PID_QUEUE: Part of PID_TYPE, this is the queue index number (0-3)
1610  * PID_ENTRY: Part of PID_TYPE, this is the queue entry index number (1-3)
1611  *            This identification number is calculated by ((idx % 3) + 1).
1612  * TX_SUCCESS: Indicates tx success (1) or failure (0)
1613  * TX_AGGRE: Indicates if the frame was part of an aggregate (1) or not (0)
1614  * TX_ACK_REQUIRED: Indicates if the frame needed to get ack'ed (1) or not (0)
1615  * WCID: The wireless client ID.
1616  * MCS: The tx rate used during the last transmission of this frame, be it
1617  *      successful or not.
1618  * PHYMODE: The phymode used for the transmission.
1619  */
1620 #define TX_STA_FIFO                     0x1718
1621 #define TX_STA_FIFO_VALID               FIELD32(0x00000001)
1622 #define TX_STA_FIFO_PID_TYPE            FIELD32(0x0000001e)
1623 #define TX_STA_FIFO_PID_QUEUE           FIELD32(0x00000006)
1624 #define TX_STA_FIFO_PID_ENTRY           FIELD32(0x00000018)
1625 #define TX_STA_FIFO_TX_SUCCESS          FIELD32(0x00000020)
1626 #define TX_STA_FIFO_TX_AGGRE            FIELD32(0x00000040)
1627 #define TX_STA_FIFO_TX_ACK_REQUIRED     FIELD32(0x00000080)
1628 #define TX_STA_FIFO_WCID                FIELD32(0x0000ff00)
1629 #define TX_STA_FIFO_SUCCESS_RATE        FIELD32(0xffff0000)
1630 #define TX_STA_FIFO_MCS                 FIELD32(0x007f0000)
1631 #define TX_STA_FIFO_PHYMODE             FIELD32(0xc0000000)
1632
1633 /*
1634  * TX_AGG_CNT: Debug counter
1635  */
1636 #define TX_AGG_CNT                      0x171c
1637 #define TX_AGG_CNT_NON_AGG_TX_COUNT     FIELD32(0x0000ffff)
1638 #define TX_AGG_CNT_AGG_TX_COUNT         FIELD32(0xffff0000)
1639
1640 /*
1641  * TX_AGG_CNT0:
1642  */
1643 #define TX_AGG_CNT0                     0x1720
1644 #define TX_AGG_CNT0_AGG_SIZE_1_COUNT    FIELD32(0x0000ffff)
1645 #define TX_AGG_CNT0_AGG_SIZE_2_COUNT    FIELD32(0xffff0000)
1646
1647 /*
1648  * TX_AGG_CNT1:
1649  */
1650 #define TX_AGG_CNT1                     0x1724
1651 #define TX_AGG_CNT1_AGG_SIZE_3_COUNT    FIELD32(0x0000ffff)
1652 #define TX_AGG_CNT1_AGG_SIZE_4_COUNT    FIELD32(0xffff0000)
1653
1654 /*
1655  * TX_AGG_CNT2:
1656  */
1657 #define TX_AGG_CNT2                     0x1728
1658 #define TX_AGG_CNT2_AGG_SIZE_5_COUNT    FIELD32(0x0000ffff)
1659 #define TX_AGG_CNT2_AGG_SIZE_6_COUNT    FIELD32(0xffff0000)
1660
1661 /*
1662  * TX_AGG_CNT3:
1663  */
1664 #define TX_AGG_CNT3                     0x172c
1665 #define TX_AGG_CNT3_AGG_SIZE_7_COUNT    FIELD32(0x0000ffff)
1666 #define TX_AGG_CNT3_AGG_SIZE_8_COUNT    FIELD32(0xffff0000)
1667
1668 /*
1669  * TX_AGG_CNT4:
1670  */
1671 #define TX_AGG_CNT4                     0x1730
1672 #define TX_AGG_CNT4_AGG_SIZE_9_COUNT    FIELD32(0x0000ffff)
1673 #define TX_AGG_CNT4_AGG_SIZE_10_COUNT   FIELD32(0xffff0000)
1674
1675 /*
1676  * TX_AGG_CNT5:
1677  */
1678 #define TX_AGG_CNT5                     0x1734
1679 #define TX_AGG_CNT5_AGG_SIZE_11_COUNT   FIELD32(0x0000ffff)
1680 #define TX_AGG_CNT5_AGG_SIZE_12_COUNT   FIELD32(0xffff0000)
1681
1682 /*
1683  * TX_AGG_CNT6:
1684  */
1685 #define TX_AGG_CNT6                     0x1738
1686 #define TX_AGG_CNT6_AGG_SIZE_13_COUNT   FIELD32(0x0000ffff)
1687 #define TX_AGG_CNT6_AGG_SIZE_14_COUNT   FIELD32(0xffff0000)
1688
1689 /*
1690  * TX_AGG_CNT7:
1691  */
1692 #define TX_AGG_CNT7                     0x173c
1693 #define TX_AGG_CNT7_AGG_SIZE_15_COUNT   FIELD32(0x0000ffff)
1694 #define TX_AGG_CNT7_AGG_SIZE_16_COUNT   FIELD32(0xffff0000)
1695
1696 /*
1697  * MPDU_DENSITY_CNT:
1698  * TX_ZERO_DEL: TX zero length delimiter count
1699  * RX_ZERO_DEL: RX zero length delimiter count
1700  */
1701 #define MPDU_DENSITY_CNT                0x1740
1702 #define MPDU_DENSITY_CNT_TX_ZERO_DEL    FIELD32(0x0000ffff)
1703 #define MPDU_DENSITY_CNT_RX_ZERO_DEL    FIELD32(0xffff0000)
1704
1705 /*
1706  * Security key table memory.
1707  *
1708  * The pairwise key table shares some memory with the beacon frame
1709  * buffers 6 and 7. That basically means that when beacon 6 & 7
1710  * are used we should only use the reduced pairwise key table which
1711  * has a maximum of 222 entries.
1712  *
1713  * ---------------------------------------------
1714  * |0x4000 | Pairwise Key   | Reduced Pairwise |
1715  * |       | Table          | Key Table        |
1716  * |       | Size: 256 * 32 | Size: 222 * 32   |
1717  * |0x5BC0 |                |-------------------
1718  * |       |                | Beacon 6         |
1719  * |0x5DC0 |                |-------------------
1720  * |       |                | Beacon 7         |
1721  * |0x5FC0 |                |-------------------
1722  * |0x5FFF |                |
1723  * --------------------------
1724  *
1725  * MAC_WCID_BASE: 8-bytes (use only 6 bytes) * 256 entry
1726  * PAIRWISE_KEY_TABLE_BASE: 32-byte * 256 entry
1727  * MAC_IVEIV_TABLE_BASE: 8-byte * 256-entry
1728  * MAC_WCID_ATTRIBUTE_BASE: 4-byte * 256-entry
1729  * SHARED_KEY_TABLE_BASE: 32-byte * 16-entry
1730  * SHARED_KEY_MODE_BASE: 4-byte * 16-entry
1731  */
1732 #define MAC_WCID_BASE                   0x1800
1733 #define PAIRWISE_KEY_TABLE_BASE         0x4000
1734 #define MAC_IVEIV_TABLE_BASE            0x6000
1735 #define MAC_WCID_ATTRIBUTE_BASE         0x6800
1736 #define SHARED_KEY_TABLE_BASE           0x6c00
1737 #define SHARED_KEY_MODE_BASE            0x7000
1738
1739 #define MAC_WCID_ENTRY(__idx) \
1740         (MAC_WCID_BASE + ((__idx) * sizeof(struct mac_wcid_entry)))
1741 #define PAIRWISE_KEY_ENTRY(__idx) \
1742         (PAIRWISE_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1743 #define MAC_IVEIV_ENTRY(__idx) \
1744         (MAC_IVEIV_TABLE_BASE + ((__idx) * sizeof(struct mac_iveiv_entry)))
1745 #define MAC_WCID_ATTR_ENTRY(__idx) \
1746         (MAC_WCID_ATTRIBUTE_BASE + ((__idx) * sizeof(u32)))
1747 #define SHARED_KEY_ENTRY(__idx) \
1748         (SHARED_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1749 #define SHARED_KEY_MODE_ENTRY(__idx) \
1750         (SHARED_KEY_MODE_BASE + ((__idx) * sizeof(u32)))
1751
1752 struct mac_wcid_entry {
1753         u8 mac[6];
1754         u8 reserved[2];
1755 } __packed;
1756
1757 struct hw_key_entry {
1758         u8 key[16];
1759         u8 tx_mic[8];
1760         u8 rx_mic[8];
1761 } __packed;
1762
1763 struct mac_iveiv_entry {
1764         u8 iv[8];
1765 } __packed;
1766
1767 /*
1768  * MAC_WCID_ATTRIBUTE:
1769  */
1770 #define MAC_WCID_ATTRIBUTE_KEYTAB       FIELD32(0x00000001)
1771 #define MAC_WCID_ATTRIBUTE_CIPHER       FIELD32(0x0000000e)
1772 #define MAC_WCID_ATTRIBUTE_BSS_IDX      FIELD32(0x00000070)
1773 #define MAC_WCID_ATTRIBUTE_RX_WIUDF     FIELD32(0x00000380)
1774 #define MAC_WCID_ATTRIBUTE_CIPHER_EXT   FIELD32(0x00000400)
1775 #define MAC_WCID_ATTRIBUTE_BSS_IDX_EXT  FIELD32(0x00000800)
1776 #define MAC_WCID_ATTRIBUTE_WAPI_MCBC    FIELD32(0x00008000)
1777 #define MAC_WCID_ATTRIBUTE_WAPI_KEY_IDX FIELD32(0xff000000)
1778
1779 /*
1780  * SHARED_KEY_MODE:
1781  */
1782 #define SHARED_KEY_MODE_BSS0_KEY0       FIELD32(0x00000007)
1783 #define SHARED_KEY_MODE_BSS0_KEY1       FIELD32(0x00000070)
1784 #define SHARED_KEY_MODE_BSS0_KEY2       FIELD32(0x00000700)
1785 #define SHARED_KEY_MODE_BSS0_KEY3       FIELD32(0x00007000)
1786 #define SHARED_KEY_MODE_BSS1_KEY0       FIELD32(0x00070000)
1787 #define SHARED_KEY_MODE_BSS1_KEY1       FIELD32(0x00700000)
1788 #define SHARED_KEY_MODE_BSS1_KEY2       FIELD32(0x07000000)
1789 #define SHARED_KEY_MODE_BSS1_KEY3       FIELD32(0x70000000)
1790
1791 /*
1792  * HOST-MCU communication
1793  */
1794
1795 /*
1796  * H2M_MAILBOX_CSR: Host-to-MCU Mailbox.
1797  * CMD_TOKEN: Command id, 0xff disable status reporting.
1798  */
1799 #define H2M_MAILBOX_CSR                 0x7010
1800 #define H2M_MAILBOX_CSR_ARG0            FIELD32(0x000000ff)
1801 #define H2M_MAILBOX_CSR_ARG1            FIELD32(0x0000ff00)
1802 #define H2M_MAILBOX_CSR_CMD_TOKEN       FIELD32(0x00ff0000)
1803 #define H2M_MAILBOX_CSR_OWNER           FIELD32(0xff000000)
1804
1805 /*
1806  * H2M_MAILBOX_CID:
1807  * Free slots contain 0xff. MCU will store command's token to lowest free slot.
1808  * If all slots are occupied status will be dropped.
1809  */
1810 #define H2M_MAILBOX_CID                 0x7014
1811 #define H2M_MAILBOX_CID_CMD0            FIELD32(0x000000ff)
1812 #define H2M_MAILBOX_CID_CMD1            FIELD32(0x0000ff00)
1813 #define H2M_MAILBOX_CID_CMD2            FIELD32(0x00ff0000)
1814 #define H2M_MAILBOX_CID_CMD3            FIELD32(0xff000000)
1815
1816 /*
1817  * H2M_MAILBOX_STATUS:
1818  * Command status will be saved to same slot as command id.
1819  */
1820 #define H2M_MAILBOX_STATUS              0x701c
1821
1822 /*
1823  * H2M_INT_SRC:
1824  */
1825 #define H2M_INT_SRC                     0x7024
1826
1827 /*
1828  * H2M_BBP_AGENT:
1829  */
1830 #define H2M_BBP_AGENT                   0x7028
1831
1832 /*
1833  * MCU_LEDCS: LED control for MCU Mailbox.
1834  */
1835 #define MCU_LEDCS_LED_MODE              FIELD8(0x1f)
1836 #define MCU_LEDCS_POLARITY              FIELD8(0x01)
1837
1838 /*
1839  * HW_CS_CTS_BASE:
1840  * Carrier-sense CTS frame base address.
1841  * It's where mac stores carrier-sense frame for carrier-sense function.
1842  */
1843 #define HW_CS_CTS_BASE                  0x7700
1844
1845 /*
1846  * HW_DFS_CTS_BASE:
1847  * DFS CTS frame base address. It's where mac stores CTS frame for DFS.
1848  */
1849 #define HW_DFS_CTS_BASE                 0x7780
1850
1851 /*
1852  * TXRX control registers - base address 0x3000
1853  */
1854
1855 /*
1856  * TXRX_CSR1:
1857  * rt2860b  UNKNOWN reg use R/O Reg Addr 0x77d0 first..
1858  */
1859 #define TXRX_CSR1                       0x77d0
1860
1861 /*
1862  * HW_DEBUG_SETTING_BASE:
1863  * since NULL frame won't be that long (256 byte)
1864  * We steal 16 tail bytes to save debugging settings
1865  */
1866 #define HW_DEBUG_SETTING_BASE           0x77f0
1867 #define HW_DEBUG_SETTING_BASE2          0x7770
1868
1869 /*
1870  * HW_BEACON_BASE
1871  * In order to support maximum 8 MBSS and its maximum length
1872  * is 512 bytes for each beacon
1873  * Three section discontinue memory segments will be used.
1874  * 1. The original region for BCN 0~3
1875  * 2. Extract memory from FCE table for BCN 4~5
1876  * 3. Extract memory from Pair-wise key table for BCN 6~7
1877  *    It occupied those memory of wcid 238~253 for BCN 6
1878  *    and wcid 222~237 for BCN 7 (see Security key table memory
1879  *    for more info).
1880  *
1881  * IMPORTANT NOTE: Not sure why legacy driver does this,
1882  * but HW_BEACON_BASE7 is 0x0200 bytes below HW_BEACON_BASE6.
1883  */
1884 #define HW_BEACON_BASE0                 0x7800
1885 #define HW_BEACON_BASE1                 0x7a00
1886 #define HW_BEACON_BASE2                 0x7c00
1887 #define HW_BEACON_BASE3                 0x7e00
1888 #define HW_BEACON_BASE4                 0x7200
1889 #define HW_BEACON_BASE5                 0x7400
1890 #define HW_BEACON_BASE6                 0x5dc0
1891 #define HW_BEACON_BASE7                 0x5bc0
1892
1893 #define HW_BEACON_OFFSET(__index) \
1894         (((__index) < 4) ? (HW_BEACON_BASE0 + (__index * 0x0200)) : \
1895           (((__index) < 6) ? (HW_BEACON_BASE4 + ((__index - 4) * 0x0200)) : \
1896           (HW_BEACON_BASE6 - ((__index - 6) * 0x0200))))
1897
1898 /*
1899  * BBP registers.
1900  * The wordsize of the BBP is 8 bits.
1901  */
1902
1903 /*
1904  * BBP 1: TX Antenna & Power Control
1905  * POWER_CTRL:
1906  * 0 - normal,
1907  * 1 - drop tx power by 6dBm,
1908  * 2 - drop tx power by 12dBm,
1909  * 3 - increase tx power by 6dBm
1910  */
1911 #define BBP1_TX_POWER_CTRL              FIELD8(0x07)
1912 #define BBP1_TX_ANTENNA                 FIELD8(0x18)
1913
1914 /*
1915  * BBP 3: RX Antenna
1916  */
1917 #define BBP3_RX_ADC                     FIELD8(0x03)
1918 #define BBP3_RX_ANTENNA                 FIELD8(0x18)
1919 #define BBP3_HT40_MINUS                 FIELD8(0x20)
1920 #define BBP3_ADC_MODE_SWITCH            FIELD8(0x40)
1921 #define BBP3_ADC_INIT_MODE              FIELD8(0x80)
1922
1923 /*
1924  * BBP 4: Bandwidth
1925  */
1926 #define BBP4_TX_BF                      FIELD8(0x01)
1927 #define BBP4_BANDWIDTH                  FIELD8(0x18)
1928 #define BBP4_MAC_IF_CTRL                FIELD8(0x40)
1929
1930 /*
1931  * BBP 47: Bandwidth
1932  */
1933 #define BBP47_TSSI_REPORT_SEL           FIELD8(0x03)
1934 #define BBP47_TSSI_UPDATE_REQ           FIELD8(0x04)
1935 #define BBP47_TSSI_TSSI_MODE            FIELD8(0x18)
1936 #define BBP47_TSSI_ADC6                 FIELD8(0x80)
1937
1938 /*
1939  * BBP 109
1940  */
1941 #define BBP109_TX0_POWER                FIELD8(0x0f)
1942 #define BBP109_TX1_POWER                FIELD8(0xf0)
1943
1944 /*
1945  * BBP 138: Unknown
1946  */
1947 #define BBP138_RX_ADC1                  FIELD8(0x02)
1948 #define BBP138_RX_ADC2                  FIELD8(0x04)
1949 #define BBP138_TX_DAC1                  FIELD8(0x20)
1950 #define BBP138_TX_DAC2                  FIELD8(0x40)
1951
1952 /*
1953  * BBP 152: Rx Ant
1954  */
1955 #define BBP152_RX_DEFAULT_ANT           FIELD8(0x80)
1956
1957 /*
1958  * RFCSR registers
1959  * The wordsize of the RFCSR is 8 bits.
1960  */
1961
1962 /*
1963  * RFCSR 1:
1964  */
1965 #define RFCSR1_RF_BLOCK_EN              FIELD8(0x01)
1966 #define RFCSR1_PLL_PD                   FIELD8(0x02)
1967 #define RFCSR1_RX0_PD                   FIELD8(0x04)
1968 #define RFCSR1_TX0_PD                   FIELD8(0x08)
1969 #define RFCSR1_RX1_PD                   FIELD8(0x10)
1970 #define RFCSR1_TX1_PD                   FIELD8(0x20)
1971 #define RFCSR1_RX2_PD                   FIELD8(0x40)
1972 #define RFCSR1_TX2_PD                   FIELD8(0x80)
1973
1974 /*
1975  * RFCSR 2:
1976  */
1977 #define RFCSR2_RESCAL_EN                FIELD8(0x80)
1978
1979 /*
1980  * RFCSR 3:
1981  */
1982 #define RFCSR3_K                        FIELD8(0x0f)
1983 /* Bits [7-4] for RF3320 (RT3370/RT3390), on other chipsets reserved */
1984 #define RFCSR3_PA1_BIAS_CCK             FIELD8(0x70);
1985 #define RFCSR3_PA2_CASCODE_BIAS_CCKK    FIELD8(0x80);
1986
1987 /*
1988  * FRCSR 5:
1989  */
1990 #define RFCSR5_R1                       FIELD8(0x0c)
1991
1992 /*
1993  * RFCSR 6:
1994  */
1995 #define RFCSR6_R1                       FIELD8(0x03)
1996 #define RFCSR6_R2                       FIELD8(0x40)
1997 #define RFCSR6_TXDIV            FIELD8(0x0c)
1998
1999 /*
2000  * RFCSR 7:
2001  */
2002 #define RFCSR7_RF_TUNING                FIELD8(0x01)
2003 #define RFCSR7_BIT1                     FIELD8(0x02)
2004 #define RFCSR7_BIT2                     FIELD8(0x04)
2005 #define RFCSR7_BIT3                     FIELD8(0x08)
2006 #define RFCSR7_BIT4                     FIELD8(0x10)
2007 #define RFCSR7_BIT5                     FIELD8(0x20)
2008 #define RFCSR7_BITS67                   FIELD8(0xc0)
2009
2010 /*
2011  * RFCSR 11:
2012  */
2013 #define RFCSR11_R                       FIELD8(0x03)
2014
2015 /*
2016  * RFCSR 12:
2017  */
2018 #define RFCSR12_TX_POWER                FIELD8(0x1f)
2019 #define RFCSR12_DR0                             FIELD8(0xe0)
2020
2021 /*
2022  * RFCSR 13:
2023  */
2024 #define RFCSR13_TX_POWER                FIELD8(0x1f)
2025 #define RFCSR13_DR0                             FIELD8(0xe0)
2026
2027 /*
2028  * RFCSR 15:
2029  */
2030 #define RFCSR15_TX_LO2_EN               FIELD8(0x08)
2031
2032 /*
2033  * RFCSR 16:
2034  */
2035 #define RFCSR16_TXMIXER_GAIN            FIELD8(0x07)
2036
2037 /*
2038  * RFCSR 17:
2039  */
2040 #define RFCSR17_TXMIXER_GAIN            FIELD8(0x07)
2041 #define RFCSR17_TX_LO1_EN               FIELD8(0x08)
2042 #define RFCSR17_R                       FIELD8(0x20)
2043 #define RFCSR17_CODE                   FIELD8(0x7f)
2044
2045 /*
2046  * RFCSR 20:
2047  */
2048 #define RFCSR20_RX_LO1_EN               FIELD8(0x08)
2049
2050 /*
2051  * RFCSR 21:
2052  */
2053 #define RFCSR21_RX_LO2_EN               FIELD8(0x08)
2054
2055 /*
2056  * RFCSR 22:
2057  */
2058 #define RFCSR22_BASEBAND_LOOPBACK       FIELD8(0x01)
2059
2060 /*
2061  * RFCSR 23:
2062  */
2063 #define RFCSR23_FREQ_OFFSET             FIELD8(0x7f)
2064
2065 /*
2066  * RFCSR 24:
2067  */
2068 #define RFCSR24_TX_AGC_FC               FIELD8(0x1f)
2069 #define RFCSR24_TX_H20M                 FIELD8(0x20)
2070 #define RFCSR24_TX_CALIB                FIELD8(0x7f)
2071
2072 /*
2073  * RFCSR 27:
2074  */
2075 #define RFCSR27_R1                      FIELD8(0x03)
2076 #define RFCSR27_R2                      FIELD8(0x04)
2077 #define RFCSR27_R3                      FIELD8(0x30)
2078 #define RFCSR27_R4                      FIELD8(0x40)
2079
2080 /*
2081  * RFCSR 29:
2082  */
2083 #define RFCSR29_ADC6_TEST               FIELD8(0x01)
2084 #define RFCSR29_ADC6_INT_TEST           FIELD8(0x02)
2085 #define RFCSR29_RSSI_RESET              FIELD8(0x04)
2086 #define RFCSR29_RSSI_ON                 FIELD8(0x08)
2087 #define RFCSR29_RSSI_RIP_CTRL           FIELD8(0x30)
2088 #define RFCSR29_RSSI_GAIN               FIELD8(0xc0)
2089
2090 /*
2091  * RFCSR 30:
2092  */
2093 #define RFCSR30_TX_H20M                 FIELD8(0x02)
2094 #define RFCSR30_RX_H20M                 FIELD8(0x04)
2095 #define RFCSR30_RX_VCM                  FIELD8(0x18)
2096 #define RFCSR30_RF_CALIBRATION          FIELD8(0x80)
2097
2098 /*
2099  * RFCSR 31:
2100  */
2101 #define RFCSR31_RX_AGC_FC               FIELD8(0x1f)
2102 #define RFCSR31_RX_H20M                 FIELD8(0x20)
2103 #define RFCSR31_RX_CALIB                FIELD8(0x7f)
2104
2105 /*
2106  * RFCSR 38:
2107  */
2108 #define RFCSR38_RX_LO1_EN               FIELD8(0x20)
2109
2110 /*
2111  * RFCSR 39:
2112  */
2113 #define RFCSR39_RX_LO2_EN               FIELD8(0x80)
2114
2115 /*
2116  * RFCSR 49:
2117  */
2118 #define RFCSR49_TX                      FIELD8(0x3f)
2119
2120 /*
2121  * RFCSR 50:
2122  */
2123 #define RFCSR50_TX                      FIELD8(0x3f)
2124
2125 /*
2126  * RF registers
2127  */
2128
2129 /*
2130  * RF 2
2131  */
2132 #define RF2_ANTENNA_RX2                 FIELD32(0x00000040)
2133 #define RF2_ANTENNA_TX1                 FIELD32(0x00004000)
2134 #define RF2_ANTENNA_RX1                 FIELD32(0x00020000)
2135
2136 /*
2137  * RF 3
2138  */
2139 #define RF3_TXPOWER_G                   FIELD32(0x00003e00)
2140 #define RF3_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000200)
2141 #define RF3_TXPOWER_A                   FIELD32(0x00003c00)
2142
2143 /*
2144  * RF 4
2145  */
2146 #define RF4_TXPOWER_G                   FIELD32(0x000007c0)
2147 #define RF4_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000040)
2148 #define RF4_TXPOWER_A                   FIELD32(0x00000780)
2149 #define RF4_FREQ_OFFSET                 FIELD32(0x001f8000)
2150 #define RF4_HT40                        FIELD32(0x00200000)
2151
2152 /*
2153  * EEPROM content.
2154  * The wordsize of the EEPROM is 16 bits.
2155  */
2156
2157 /*
2158  * Chip ID
2159  */
2160 #define EEPROM_CHIP_ID                  0x0000
2161
2162 /*
2163  * EEPROM Version
2164  */
2165 #define EEPROM_VERSION                  0x0001
2166 #define EEPROM_VERSION_FAE              FIELD16(0x00ff)
2167 #define EEPROM_VERSION_VERSION          FIELD16(0xff00)
2168
2169 /*
2170  * HW MAC address.
2171  */
2172 #define EEPROM_MAC_ADDR_0               0x0002
2173 #define EEPROM_MAC_ADDR_BYTE0           FIELD16(0x00ff)
2174 #define EEPROM_MAC_ADDR_BYTE1           FIELD16(0xff00)
2175 #define EEPROM_MAC_ADDR_1               0x0003
2176 #define EEPROM_MAC_ADDR_BYTE2           FIELD16(0x00ff)
2177 #define EEPROM_MAC_ADDR_BYTE3           FIELD16(0xff00)
2178 #define EEPROM_MAC_ADDR_2               0x0004
2179 #define EEPROM_MAC_ADDR_BYTE4           FIELD16(0x00ff)
2180 #define EEPROM_MAC_ADDR_BYTE5           FIELD16(0xff00)
2181
2182 /*
2183  * EEPROM NIC Configuration 0
2184  * RXPATH: 1: 1R, 2: 2R, 3: 3R
2185  * TXPATH: 1: 1T, 2: 2T, 3: 3T
2186  * RF_TYPE: RFIC type
2187  */
2188 #define EEPROM_NIC_CONF0                0x001a
2189 #define EEPROM_NIC_CONF0_RXPATH         FIELD16(0x000f)
2190 #define EEPROM_NIC_CONF0_TXPATH         FIELD16(0x00f0)
2191 #define EEPROM_NIC_CONF0_RF_TYPE                FIELD16(0x0f00)
2192
2193 /*
2194  * EEPROM NIC Configuration 1
2195  * HW_RADIO: 0: disable, 1: enable
2196  * EXTERNAL_TX_ALC: 0: disable, 1: enable
2197  * EXTERNAL_LNA_2G: 0: disable, 1: enable
2198  * EXTERNAL_LNA_5G: 0: disable, 1: enable
2199  * CARDBUS_ACCEL: 0: enable, 1: disable
2200  * BW40M_SB_2G: 0: disable, 1: enable
2201  * BW40M_SB_5G: 0: disable, 1: enable
2202  * WPS_PBC: 0: disable, 1: enable
2203  * BW40M_2G: 0: enable, 1: disable
2204  * BW40M_5G: 0: enable, 1: disable
2205  * BROADBAND_EXT_LNA: 0: disable, 1: enable
2206  * ANT_DIVERSITY: 00: Disable, 01: Diversity,
2207  *                                10: Main antenna, 11: Aux antenna
2208  * INTERNAL_TX_ALC: 0: disable, 1: enable
2209  * BT_COEXIST: 0: disable, 1: enable
2210  * DAC_TEST: 0: disable, 1: enable
2211  */
2212 #define EEPROM_NIC_CONF1                0x001b
2213 #define EEPROM_NIC_CONF1_HW_RADIO               FIELD16(0x0001)
2214 #define EEPROM_NIC_CONF1_EXTERNAL_TX_ALC                FIELD16(0x0002)
2215 #define EEPROM_NIC_CONF1_EXTERNAL_LNA_2G                FIELD16(0x0004)
2216 #define EEPROM_NIC_CONF1_EXTERNAL_LNA_5G                FIELD16(0x0008)
2217 #define EEPROM_NIC_CONF1_CARDBUS_ACCEL          FIELD16(0x0010)
2218 #define EEPROM_NIC_CONF1_BW40M_SB_2G            FIELD16(0x0020)
2219 #define EEPROM_NIC_CONF1_BW40M_SB_5G            FIELD16(0x0040)
2220 #define EEPROM_NIC_CONF1_WPS_PBC                FIELD16(0x0080)
2221 #define EEPROM_NIC_CONF1_BW40M_2G               FIELD16(0x0100)
2222 #define EEPROM_NIC_CONF1_BW40M_5G               FIELD16(0x0200)
2223 #define EEPROM_NIC_CONF1_BROADBAND_EXT_LNA              FIELD16(0x400)
2224 #define EEPROM_NIC_CONF1_ANT_DIVERSITY          FIELD16(0x1800)
2225 #define EEPROM_NIC_CONF1_INTERNAL_TX_ALC                FIELD16(0x2000)
2226 #define EEPROM_NIC_CONF1_BT_COEXIST             FIELD16(0x4000)
2227 #define EEPROM_NIC_CONF1_DAC_TEST               FIELD16(0x8000)
2228
2229 /*
2230  * EEPROM frequency
2231  */
2232 #define EEPROM_FREQ                     0x001d
2233 #define EEPROM_FREQ_OFFSET              FIELD16(0x00ff)
2234 #define EEPROM_FREQ_LED_MODE            FIELD16(0x7f00)
2235 #define EEPROM_FREQ_LED_POLARITY        FIELD16(0x1000)
2236
2237 /*
2238  * EEPROM LED
2239  * POLARITY_RDY_G: Polarity RDY_G setting.
2240  * POLARITY_RDY_A: Polarity RDY_A setting.
2241  * POLARITY_ACT: Polarity ACT setting.
2242  * POLARITY_GPIO_0: Polarity GPIO0 setting.
2243  * POLARITY_GPIO_1: Polarity GPIO1 setting.
2244  * POLARITY_GPIO_2: Polarity GPIO2 setting.
2245  * POLARITY_GPIO_3: Polarity GPIO3 setting.
2246  * POLARITY_GPIO_4: Polarity GPIO4 setting.
2247  * LED_MODE: Led mode.
2248  */
2249 #define EEPROM_LED_AG_CONF              0x001e
2250 #define EEPROM_LED_ACT_CONF             0x001f
2251 #define EEPROM_LED_POLARITY             0x0020
2252 #define EEPROM_LED_POLARITY_RDY_BG      FIELD16(0x0001)
2253 #define EEPROM_LED_POLARITY_RDY_A       FIELD16(0x0002)
2254 #define EEPROM_LED_POLARITY_ACT         FIELD16(0x0004)
2255 #define EEPROM_LED_POLARITY_GPIO_0      FIELD16(0x0008)
2256 #define EEPROM_LED_POLARITY_GPIO_1      FIELD16(0x0010)
2257 #define EEPROM_LED_POLARITY_GPIO_2      FIELD16(0x0020)
2258 #define EEPROM_LED_POLARITY_GPIO_3      FIELD16(0x0040)
2259 #define EEPROM_LED_POLARITY_GPIO_4      FIELD16(0x0080)
2260 #define EEPROM_LED_LED_MODE             FIELD16(0x1f00)
2261
2262 /*
2263  * EEPROM NIC Configuration 2
2264  * RX_STREAM: 0: Reserved, 1: 1 Stream, 2: 2 Stream
2265  * TX_STREAM: 0: Reserved, 1: 1 Stream, 2: 2 Stream
2266  * CRYSTAL: 00: Reserved, 01: One crystal, 10: Two crystal, 11: Reserved
2267  */
2268 #define EEPROM_NIC_CONF2                0x0021
2269 #define EEPROM_NIC_CONF2_RX_STREAM              FIELD16(0x000f)
2270 #define EEPROM_NIC_CONF2_TX_STREAM              FIELD16(0x00f0)
2271 #define EEPROM_NIC_CONF2_CRYSTAL                FIELD16(0x0600)
2272
2273 /*
2274  * EEPROM LNA
2275  */
2276 #define EEPROM_LNA                      0x0022
2277 #define EEPROM_LNA_BG                   FIELD16(0x00ff)
2278 #define EEPROM_LNA_A0                   FIELD16(0xff00)
2279
2280 /*
2281  * EEPROM RSSI BG offset
2282  */
2283 #define EEPROM_RSSI_BG                  0x0023
2284 #define EEPROM_RSSI_BG_OFFSET0          FIELD16(0x00ff)
2285 #define EEPROM_RSSI_BG_OFFSET1          FIELD16(0xff00)
2286
2287 /*
2288  * EEPROM RSSI BG2 offset
2289  */
2290 #define EEPROM_RSSI_BG2                 0x0024
2291 #define EEPROM_RSSI_BG2_OFFSET2         FIELD16(0x00ff)
2292 #define EEPROM_RSSI_BG2_LNA_A1          FIELD16(0xff00)
2293
2294 /*
2295  * EEPROM TXMIXER GAIN BG offset (note overlaps with EEPROM RSSI BG2).
2296  */
2297 #define EEPROM_TXMIXER_GAIN_BG          0x0024
2298 #define EEPROM_TXMIXER_GAIN_BG_VAL      FIELD16(0x0007)
2299
2300 /*
2301  * EEPROM RSSI A offset
2302  */
2303 #define EEPROM_RSSI_A                   0x0025
2304 #define EEPROM_RSSI_A_OFFSET0           FIELD16(0x00ff)
2305 #define EEPROM_RSSI_A_OFFSET1           FIELD16(0xff00)
2306
2307 /*
2308  * EEPROM RSSI A2 offset
2309  */
2310 #define EEPROM_RSSI_A2                  0x0026
2311 #define EEPROM_RSSI_A2_OFFSET2          FIELD16(0x00ff)
2312 #define EEPROM_RSSI_A2_LNA_A2           FIELD16(0xff00)
2313
2314 /*
2315  * EEPROM TXMIXER GAIN A offset (note overlaps with EEPROM RSSI A2).
2316  */
2317 #define EEPROM_TXMIXER_GAIN_A           0x0026
2318 #define EEPROM_TXMIXER_GAIN_A_VAL       FIELD16(0x0007)
2319
2320 /*
2321  * EEPROM EIRP Maximum TX power values(unit: dbm)
2322  */
2323 #define EEPROM_EIRP_MAX_TX_POWER        0x0027
2324 #define EEPROM_EIRP_MAX_TX_POWER_2GHZ   FIELD16(0x00ff)
2325 #define EEPROM_EIRP_MAX_TX_POWER_5GHZ   FIELD16(0xff00)
2326
2327 /*
2328  * EEPROM TXpower delta: 20MHZ AND 40 MHZ use different power.
2329  * This is delta in 40MHZ.
2330  * VALUE: Tx Power dalta value, MAX=4(unit: dbm)
2331  * TYPE: 1: Plus the delta value, 0: minus the delta value
2332  * ENABLE: enable tx power compensation for 40BW
2333  */
2334 #define EEPROM_TXPOWER_DELTA            0x0028
2335 #define EEPROM_TXPOWER_DELTA_VALUE_2G   FIELD16(0x003f)
2336 #define EEPROM_TXPOWER_DELTA_TYPE_2G    FIELD16(0x0040)
2337 #define EEPROM_TXPOWER_DELTA_ENABLE_2G  FIELD16(0x0080)
2338 #define EEPROM_TXPOWER_DELTA_VALUE_5G   FIELD16(0x3f00)
2339 #define EEPROM_TXPOWER_DELTA_TYPE_5G    FIELD16(0x4000)
2340 #define EEPROM_TXPOWER_DELTA_ENABLE_5G  FIELD16(0x8000)
2341
2342 /*
2343  * EEPROM TXPOWER 802.11BG
2344  */
2345 #define EEPROM_TXPOWER_BG1              0x0029
2346 #define EEPROM_TXPOWER_BG2              0x0030
2347 #define EEPROM_TXPOWER_BG_SIZE          7
2348 #define EEPROM_TXPOWER_BG_1             FIELD16(0x00ff)
2349 #define EEPROM_TXPOWER_BG_2             FIELD16(0xff00)
2350
2351 /*
2352  * EEPROM temperature compensation boundaries 802.11BG
2353  * MINUS4: If the actual TSSI is below this boundary, tx power needs to be
2354  *         reduced by (agc_step * -4)
2355  * MINUS3: If the actual TSSI is below this boundary, tx power needs to be
2356  *         reduced by (agc_step * -3)
2357  */
2358 #define EEPROM_TSSI_BOUND_BG1           0x0037
2359 #define EEPROM_TSSI_BOUND_BG1_MINUS4    FIELD16(0x00ff)
2360 #define EEPROM_TSSI_BOUND_BG1_MINUS3    FIELD16(0xff00)
2361
2362 /*
2363  * EEPROM temperature compensation boundaries 802.11BG
2364  * MINUS2: If the actual TSSI is below this boundary, tx power needs to be
2365  *         reduced by (agc_step * -2)
2366  * MINUS1: If the actual TSSI is below this boundary, tx power needs to be
2367  *         reduced by (agc_step * -1)
2368  */
2369 #define EEPROM_TSSI_BOUND_BG2           0x0038
2370 #define EEPROM_TSSI_BOUND_BG2_MINUS2    FIELD16(0x00ff)
2371 #define EEPROM_TSSI_BOUND_BG2_MINUS1    FIELD16(0xff00)
2372
2373 /*
2374  * EEPROM temperature compensation boundaries 802.11BG
2375  * REF: Reference TSSI value, no tx power changes needed
2376  * PLUS1: If the actual TSSI is above this boundary, tx power needs to be
2377  *        increased by (agc_step * 1)
2378  */
2379 #define EEPROM_TSSI_BOUND_BG3           0x0039
2380 #define EEPROM_TSSI_BOUND_BG3_REF       FIELD16(0x00ff)
2381 #define EEPROM_TSSI_BOUND_BG3_PLUS1     FIELD16(0xff00)
2382
2383 /*
2384  * EEPROM temperature compensation boundaries 802.11BG
2385  * PLUS2: If the actual TSSI is above this boundary, tx power needs to be
2386  *        increased by (agc_step * 2)
2387  * PLUS3: If the actual TSSI is above this boundary, tx power needs to be
2388  *        increased by (agc_step * 3)
2389  */
2390 #define EEPROM_TSSI_BOUND_BG4           0x003a
2391 #define EEPROM_TSSI_BOUND_BG4_PLUS2     FIELD16(0x00ff)
2392 #define EEPROM_TSSI_BOUND_BG4_PLUS3     FIELD16(0xff00)
2393
2394 /*
2395  * EEPROM temperature compensation boundaries 802.11BG
2396  * PLUS4: If the actual TSSI is above this boundary, tx power needs to be
2397  *        increased by (agc_step * 4)
2398  * AGC_STEP: Temperature compensation step.
2399  */
2400 #define EEPROM_TSSI_BOUND_BG5           0x003b
2401 #define EEPROM_TSSI_BOUND_BG5_PLUS4     FIELD16(0x00ff)
2402 #define EEPROM_TSSI_BOUND_BG5_AGC_STEP  FIELD16(0xff00)
2403
2404 /*
2405  * EEPROM TXPOWER 802.11A
2406  */
2407 #define EEPROM_TXPOWER_A1               0x003c
2408 #define EEPROM_TXPOWER_A2               0x0053
2409 #define EEPROM_TXPOWER_A_SIZE           6
2410 #define EEPROM_TXPOWER_A_1              FIELD16(0x00ff)
2411 #define EEPROM_TXPOWER_A_2              FIELD16(0xff00)
2412
2413 /*
2414  * EEPROM temperature compensation boundaries 802.11A
2415  * MINUS4: If the actual TSSI is below this boundary, tx power needs to be
2416  *         reduced by (agc_step * -4)
2417  * MINUS3: If the actual TSSI is below this boundary, tx power needs to be
2418  *         reduced by (agc_step * -3)
2419  */
2420 #define EEPROM_TSSI_BOUND_A1            0x006a
2421 #define EEPROM_TSSI_BOUND_A1_MINUS4     FIELD16(0x00ff)
2422 #define EEPROM_TSSI_BOUND_A1_MINUS3     FIELD16(0xff00)
2423
2424 /*
2425  * EEPROM temperature compensation boundaries 802.11A
2426  * MINUS2: If the actual TSSI is below this boundary, tx power needs to be
2427  *         reduced by (agc_step * -2)
2428  * MINUS1: If the actual TSSI is below this boundary, tx power needs to be
2429  *         reduced by (agc_step * -1)
2430  */
2431 #define EEPROM_TSSI_BOUND_A2            0x006b
2432 #define EEPROM_TSSI_BOUND_A2_MINUS2     FIELD16(0x00ff)
2433 #define EEPROM_TSSI_BOUND_A2_MINUS1     FIELD16(0xff00)
2434
2435 /*
2436  * EEPROM temperature compensation boundaries 802.11A
2437  * REF: Reference TSSI value, no tx power changes needed
2438  * PLUS1: If the actual TSSI is above this boundary, tx power needs to be
2439  *        increased by (agc_step * 1)
2440  */
2441 #define EEPROM_TSSI_BOUND_A3            0x006c
2442 #define EEPROM_TSSI_BOUND_A3_REF        FIELD16(0x00ff)
2443 #define EEPROM_TSSI_BOUND_A3_PLUS1      FIELD16(0xff00)
2444
2445 /*
2446  * EEPROM temperature compensation boundaries 802.11A
2447  * PLUS2: If the actual TSSI is above this boundary, tx power needs to be
2448  *        increased by (agc_step * 2)
2449  * PLUS3: If the actual TSSI is above this boundary, tx power needs to be
2450  *        increased by (agc_step * 3)
2451  */
2452 #define EEPROM_TSSI_BOUND_A4            0x006d
2453 #define EEPROM_TSSI_BOUND_A4_PLUS2      FIELD16(0x00ff)
2454 #define EEPROM_TSSI_BOUND_A4_PLUS3      FIELD16(0xff00)
2455
2456 /*
2457  * EEPROM temperature compensation boundaries 802.11A
2458  * PLUS4: If the actual TSSI is above this boundary, tx power needs to be
2459  *        increased by (agc_step * 4)
2460  * AGC_STEP: Temperature compensation step.
2461  */
2462 #define EEPROM_TSSI_BOUND_A5            0x006e
2463 #define EEPROM_TSSI_BOUND_A5_PLUS4      FIELD16(0x00ff)
2464 #define EEPROM_TSSI_BOUND_A5_AGC_STEP   FIELD16(0xff00)
2465
2466 /*
2467  * EEPROM TXPOWER by rate: tx power per tx rate for HT20 mode
2468  */
2469 #define EEPROM_TXPOWER_BYRATE           0x006f
2470 #define EEPROM_TXPOWER_BYRATE_SIZE      9
2471
2472 #define EEPROM_TXPOWER_BYRATE_RATE0     FIELD16(0x000f)
2473 #define EEPROM_TXPOWER_BYRATE_RATE1     FIELD16(0x00f0)
2474 #define EEPROM_TXPOWER_BYRATE_RATE2     FIELD16(0x0f00)
2475 #define EEPROM_TXPOWER_BYRATE_RATE3     FIELD16(0xf000)
2476
2477 /*
2478  * EEPROM BBP.
2479  */
2480 #define EEPROM_BBP_START                0x0078
2481 #define EEPROM_BBP_SIZE                 16
2482 #define EEPROM_BBP_VALUE                FIELD16(0x00ff)
2483 #define EEPROM_BBP_REG_ID               FIELD16(0xff00)
2484
2485 /*
2486  * MCU mailbox commands.
2487  * MCU_SLEEP - go to power-save mode.
2488  *             arg1: 1: save as much power as possible, 0: save less power.
2489  *             status: 1: success, 2: already asleep,
2490  *                     3: maybe MAC is busy so can't finish this task.
2491  * MCU_RADIO_OFF
2492  *             arg0: 0: do power-saving, NOT turn off radio.
2493  */
2494 #define MCU_SLEEP                       0x30
2495 #define MCU_WAKEUP                      0x31
2496 #define MCU_RADIO_OFF                   0x35
2497 #define MCU_CURRENT                     0x36
2498 #define MCU_LED                         0x50
2499 #define MCU_LED_STRENGTH                0x51
2500 #define MCU_LED_AG_CONF         0x52
2501 #define MCU_LED_ACT_CONF                0x53
2502 #define MCU_LED_LED_POLARITY            0x54
2503 #define MCU_RADAR                       0x60
2504 #define MCU_BOOT_SIGNAL                 0x72
2505 #define MCU_ANT_SELECT                  0X73
2506 #define MCU_BBP_SIGNAL                  0x80
2507 #define MCU_POWER_SAVE                  0x83
2508 #define MCU_BAND_SELECT         0x91
2509
2510 /*
2511  * MCU mailbox tokens
2512  */
2513 #define TOKEN_SLEEP                     1
2514 #define TOKEN_RADIO_OFF                 2
2515 #define TOKEN_WAKEUP                    3
2516
2517
2518 /*
2519  * DMA descriptor defines.
2520  */
2521 #define TXWI_DESC_SIZE                  (4 * sizeof(__le32))
2522 #define RXWI_DESC_SIZE                  (4 * sizeof(__le32))
2523
2524 /*
2525  * TX WI structure
2526  */
2527
2528 /*
2529  * Word0
2530  * FRAG: 1 To inform TKIP engine this is a fragment.
2531  * MIMO_PS: The remote peer is in dynamic MIMO-PS mode
2532  * TX_OP: 0:HT TXOP rule , 1:PIFS TX ,2:Backoff, 3:sifs
2533  * BW: Channel bandwidth 0:20MHz, 1:40 MHz (for legacy rates this will
2534  *     duplicate the frame to both channels).
2535  * STBC: 1: STBC support MCS =0-7, 2,3 : RESERVED
2536  * AMPDU: 1: this frame is eligible for AMPDU aggregation, the hw will
2537  *        aggregate consecutive frames with the same RA and QoS TID. If
2538  *        a frame A with the same RA and QoS TID but AMPDU=0 is queued
2539  *        directly after a frame B with AMPDU=1, frame A might still
2540  *        get aggregated into the AMPDU started by frame B. So, setting
2541  *        AMPDU to 0 does _not_ necessarily mean the frame is sent as
2542  *        MPDU, it can still end up in an AMPDU if the previous frame
2543  *        was tagged as AMPDU.
2544  */
2545 #define TXWI_W0_FRAG                    FIELD32(0x00000001)
2546 #define TXWI_W0_MIMO_PS                 FIELD32(0x00000002)
2547 #define TXWI_W0_CF_ACK                  FIELD32(0x00000004)
2548 #define TXWI_W0_TS                      FIELD32(0x00000008)
2549 #define TXWI_W0_AMPDU                   FIELD32(0x00000010)
2550 #define TXWI_W0_MPDU_DENSITY            FIELD32(0x000000e0)
2551 #define TXWI_W0_TX_OP                   FIELD32(0x00000300)
2552 #define TXWI_W0_MCS                     FIELD32(0x007f0000)
2553 #define TXWI_W0_BW                      FIELD32(0x00800000)
2554 #define TXWI_W0_SHORT_GI                FIELD32(0x01000000)
2555 #define TXWI_W0_STBC                    FIELD32(0x06000000)
2556 #define TXWI_W0_IFS                     FIELD32(0x08000000)
2557 #define TXWI_W0_PHYMODE                 FIELD32(0xc0000000)
2558
2559 /*
2560  * Word1
2561  * ACK: 0: No Ack needed, 1: Ack needed
2562  * NSEQ: 0: Don't assign hw sequence number, 1: Assign hw sequence number
2563  * BW_WIN_SIZE: BA windows size of the recipient
2564  * WIRELESS_CLI_ID: Client ID for WCID table access
2565  * MPDU_TOTAL_BYTE_COUNT: Length of 802.11 frame
2566  * PACKETID: Will be latched into the TX_STA_FIFO register once the according
2567  *           frame was processed. If multiple frames are aggregated together
2568  *           (AMPDU==1) the reported tx status will always contain the packet
2569  *           id of the first frame. 0: Don't report tx status for this frame.
2570  * PACKETID_QUEUE: Part of PACKETID, This is the queue index (0-3)
2571  * PACKETID_ENTRY: Part of PACKETID, THis is the queue entry index (1-3)
2572  *                 This identification number is calculated by ((idx % 3) + 1).
2573  *                 The (+1) is required to prevent PACKETID to become 0.
2574  */
2575 #define TXWI_W1_ACK                     FIELD32(0x00000001)
2576 #define TXWI_W1_NSEQ                    FIELD32(0x00000002)
2577 #define TXWI_W1_BW_WIN_SIZE             FIELD32(0x000000fc)
2578 #define TXWI_W1_WIRELESS_CLI_ID         FIELD32(0x0000ff00)
2579 #define TXWI_W1_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2580 #define TXWI_W1_PACKETID                FIELD32(0xf0000000)
2581 #define TXWI_W1_PACKETID_QUEUE          FIELD32(0x30000000)
2582 #define TXWI_W1_PACKETID_ENTRY          FIELD32(0xc0000000)
2583
2584 /*
2585  * Word2
2586  */
2587 #define TXWI_W2_IV                      FIELD32(0xffffffff)
2588
2589 /*
2590  * Word3
2591  */
2592 #define TXWI_W3_EIV                     FIELD32(0xffffffff)
2593
2594 /*
2595  * RX WI structure
2596  */
2597
2598 /*
2599  * Word0
2600  */
2601 #define RXWI_W0_WIRELESS_CLI_ID         FIELD32(0x000000ff)
2602 #define RXWI_W0_KEY_INDEX               FIELD32(0x00000300)
2603 #define RXWI_W0_BSSID                   FIELD32(0x00001c00)
2604 #define RXWI_W0_UDF                     FIELD32(0x0000e000)
2605 #define RXWI_W0_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2606 #define RXWI_W0_TID                     FIELD32(0xf0000000)
2607
2608 /*
2609  * Word1
2610  */
2611 #define RXWI_W1_FRAG                    FIELD32(0x0000000f)
2612 #define RXWI_W1_SEQUENCE                FIELD32(0x0000fff0)
2613 #define RXWI_W1_MCS                     FIELD32(0x007f0000)
2614 #define RXWI_W1_BW                      FIELD32(0x00800000)
2615 #define RXWI_W1_SHORT_GI                FIELD32(0x01000000)
2616 #define RXWI_W1_STBC                    FIELD32(0x06000000)
2617 #define RXWI_W1_PHYMODE                 FIELD32(0xc0000000)
2618
2619 /*
2620  * Word2
2621  */
2622 #define RXWI_W2_RSSI0                   FIELD32(0x000000ff)
2623 #define RXWI_W2_RSSI1                   FIELD32(0x0000ff00)
2624 #define RXWI_W2_RSSI2                   FIELD32(0x00ff0000)
2625
2626 /*
2627  * Word3
2628  */
2629 #define RXWI_W3_SNR0                    FIELD32(0x000000ff)
2630 #define RXWI_W3_SNR1                    FIELD32(0x0000ff00)
2631
2632 /*
2633  * Macros for converting txpower from EEPROM to mac80211 value
2634  * and from mac80211 value to register value.
2635  */
2636 #define MIN_G_TXPOWER   0
2637 #define MIN_A_TXPOWER   -7
2638 #define MAX_G_TXPOWER   31
2639 #define MAX_A_TXPOWER   15
2640 #define DEFAULT_TXPOWER 5
2641
2642 #define TXPOWER_G_FROM_DEV(__txpower) \
2643         ((__txpower) > MAX_G_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2644
2645 #define TXPOWER_G_TO_DEV(__txpower) \
2646         clamp_t(char, __txpower, MIN_G_TXPOWER, MAX_G_TXPOWER)
2647
2648 #define TXPOWER_A_FROM_DEV(__txpower) \
2649         ((__txpower) > MAX_A_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2650
2651 #define TXPOWER_A_TO_DEV(__txpower) \
2652         clamp_t(char, __txpower, MIN_A_TXPOWER, MAX_A_TXPOWER)
2653
2654 /*
2655  *  Board's maximun TX power limitation
2656  */
2657 #define EIRP_MAX_TX_POWER_LIMIT 0x50
2658
2659 /*
2660  * Number of TBTT intervals after which we have to adjust
2661  * the hw beacon timer.
2662  */
2663 #define BCN_TBTT_OFFSET 64
2664
2665 /*
2666  * RT2800 driver data structure
2667  */
2668 struct rt2800_drv_data {
2669         u8 calibration_bw20;
2670         u8 calibration_bw40;
2671         u8 bbp25;
2672         u8 bbp26;
2673         u8 txmixer_gain_24g;
2674         u8 txmixer_gain_5g;
2675         unsigned int tbtt_tick;
2676 };
2677
2678 #endif /* RT2800_H */