drivers/net/wireless/rockchip_wlan/rkwifi/bcmdhd/include/hndsoc.h

   1 /*
   2  * Broadcom HND chip & on-chip-interconnect-related definitions.
   3  *
   4  * $Copyright Open Broadcom Corporation$
   5  *
   6  * $Id: hndsoc.h 365041 2012-10-26 09:10:35Z $
   7  */
   8
   9 #ifndef _HNDSOC_H
  10 #define _HNDSOC_H
  11
  12 /* Include the soci specific files */
  13 #include <sbconfig.h>
  14 #include <aidmp.h>
  15
  16 /*
  17  * SOC Interconnect Address Map.
  18  * All regions may not exist on all chips.
  19  */
  20 #define SI_SDRAM_BASE           0x00000000      /* Physical SDRAM */
  21 #define SI_PCI_MEM              0x08000000      /* Host Mode sb2pcitranslation0 (64 MB) */
  22 #define SI_PCI_MEM_SZ           (64 * 1024 * 1024)
  23 #define SI_PCI_CFG              0x0c000000      /* Host Mode sb2pcitranslation1 (64 MB) */
  24 #define SI_SDRAM_SWAPPED        0x10000000      /* Byteswapped Physical SDRAM */
  25 #define SI_SDRAM_R2             0x80000000      /* Region 2 for sdram (512 MB) */
  26
  27 #define SI_ENUM_BASE            0x18000000      /* Enumeration space base */
  28
  29 #define SI_WRAP_BASE            0x18100000      /* Wrapper space base */
  30 #define SI_CORE_SIZE            0x1000          /* each core gets 4Kbytes for registers */
  31
  32 #define SI_MAXCORES             32              /* NorthStar has more cores */
  33
  34 #define SI_FASTRAM              0x19000000      /* On-chip RAM on chips that also have DDR */
  35 #define SI_FASTRAM_SWAPPED      0x19800000
  36
  37 #define SI_FLASH2               0x1c000000      /* Flash Region 2 (region 1 shadowed here) */
  38 #define SI_FLASH2_SZ            0x02000000      /* Size of Flash Region 2 */
  39 #define SI_ARMCM3_ROM           0x1e000000      /* ARM Cortex-M3 ROM */
  40 #define SI_FLASH1               0x1fc00000      /* MIPS Flash Region 1 */
  41 #define SI_FLASH1_SZ            0x00400000      /* MIPS Size of Flash Region 1 */
  42 #define SI_FLASH_WINDOW         0x01000000      /* Flash XIP Window */
  43
  44 #define SI_NS_NANDFLASH         0x1c000000      /* NorthStar NAND flash base */
  45 #define SI_NS_NORFLASH          0x1e000000      /* NorthStar NOR flash base */
  46 #define SI_NS_ROM               0xfffd0000      /* NorthStar ROM */
  47 #define SI_NS_FLASH_WINDOW      0x02000000      /* Flash XIP Window */
  48
  49 #define SI_ARM7S_ROM            0x20000000      /* ARM7TDMI-S ROM */
  50 #define SI_ARMCR4_ROM           0x000f0000      /* ARM Cortex-R4 ROM */
  51 #define SI_ARMCM3_SRAM2         0x60000000      /* ARM Cortex-M3 SRAM Region 2 */
  52 #define SI_ARM7S_SRAM2          0x80000000      /* ARM7TDMI-S SRAM Region 2 */
  53 #define SI_ARM_FLASH1           0xffff0000      /* ARM Flash Region 1 */
  54 #define SI_ARM_FLASH1_SZ        0x00010000      /* ARM Size of Flash Region 1 */
  55
  56 #define SI_PCI_DMA              0x40000000      /* Client Mode sb2pcitranslation2 (1 GB) */
  57 #define SI_PCI_DMA2             0x80000000      /* Client Mode sb2pcitranslation2 (1 GB) */
  58 #define SI_PCI_DMA_SZ           0x40000000      /* Client Mode sb2pcitranslation2 size in bytes */
  59 #define SI_PCIE_DMA_L32         0x00000000      /* PCIE Client Mode sb2pcitranslation2
  60                                                  * (2 ZettaBytes), low 32 bits
  61                                                  */
  62 #define SI_PCIE_DMA_H32         0x80000000      /* PCIE Client Mode sb2pcitranslation2
  63                                                  * (2 ZettaBytes), high 32 bits
  64                                                  */
  65
  66 /* core codes */
  67 #define NODEV_CORE_ID           0x700           /* Invalid coreid */
  68 #define CC_CORE_ID              0x800           /* chipcommon core */
  69 #define ILINE20_CORE_ID         0x801           /* iline20 core */
  70 #define SRAM_CORE_ID            0x802           /* sram core */
  71 #define SDRAM_CORE_ID           0x803           /* sdram core */
  72 #define PCI_CORE_ID             0x804           /* pci core */
  73 #define MIPS_CORE_ID            0x805           /* mips core */
  74 #define ENET_CORE_ID            0x806           /* enet mac core */
  75 #define CODEC_CORE_ID           0x807           /* v90 codec core */
  76 #define USB_CORE_ID             0x808           /* usb 1.1 host/device core */
  77 #define ADSL_CORE_ID            0x809           /* ADSL core */
  78 #define ILINE100_CORE_ID        0x80a           /* iline100 core */
  79 #define IPSEC_CORE_ID           0x80b           /* ipsec core */
  80 #define UTOPIA_CORE_ID          0x80c           /* utopia core */
  81 #define PCMCIA_CORE_ID          0x80d           /* pcmcia core */
  82 #define SOCRAM_CORE_ID          0x80e           /* internal memory core */
  83 #define MEMC_CORE_ID            0x80f           /* memc sdram core */
  84 #define OFDM_CORE_ID            0x810           /* OFDM phy core */
  85 #define EXTIF_CORE_ID           0x811           /* external interface core */
  86 #define D11_CORE_ID             0x812           /* 802.11 MAC core */
  87 #define APHY_CORE_ID            0x813           /* 802.11a phy core */
  88 #define BPHY_CORE_ID            0x814           /* 802.11b phy core */
  89 #define GPHY_CORE_ID            0x815           /* 802.11g phy core */
  90 #define MIPS33_CORE_ID          0x816           /* mips3302 core */
  91 #define USB11H_CORE_ID          0x817           /* usb 1.1 host core */
  92 #define USB11D_CORE_ID          0x818           /* usb 1.1 device core */
  93 #define USB20H_CORE_ID          0x819           /* usb 2.0 host core */
  94 #define USB20D_CORE_ID          0x81a           /* usb 2.0 device core */
  95 #define SDIOH_CORE_ID           0x81b           /* sdio host core */
  96 #define ROBO_CORE_ID            0x81c           /* roboswitch core */
  97 #define ATA100_CORE_ID          0x81d           /* parallel ATA core */
  98 #define SATAXOR_CORE_ID         0x81e           /* serial ATA & XOR DMA core */
  99 #define GIGETH_CORE_ID          0x81f           /* gigabit ethernet core */
 100 #define PCIE_CORE_ID            0x820           /* pci express core */
 101 #define NPHY_CORE_ID            0x821           /* 802.11n 2x2 phy core */
 102 #define SRAMC_CORE_ID           0x822           /* SRAM controller core */
 103 #define MINIMAC_CORE_ID         0x823           /* MINI MAC/phy core */
 104 #define ARM11_CORE_ID           0x824           /* ARM 1176 core */
 105 #define ARM7S_CORE_ID           0x825           /* ARM7tdmi-s core */
 106 #define LPPHY_CORE_ID           0x826           /* 802.11a/b/g phy core */
 107 #define PMU_CORE_ID             0x827           /* PMU core */
 108 #define SSNPHY_CORE_ID          0x828           /* 802.11n single-stream phy core */
 109 #define SDIOD_CORE_ID           0x829           /* SDIO device core */
 110 #define ARMCM3_CORE_ID          0x82a           /* ARM Cortex M3 core */
 111 #define HTPHY_CORE_ID           0x82b           /* 802.11n 4x4 phy core */
 112 #define MIPS74K_CORE_ID         0x82c           /* mips 74k core */
 113 #define GMAC_CORE_ID            0x82d           /* Gigabit MAC core */
 114 #define DMEMC_CORE_ID           0x82e           /* DDR1/2 memory controller core */
 115 #define PCIERC_CORE_ID          0x82f           /* PCIE Root Complex core */
 116 #define OCP_CORE_ID             0x830           /* OCP2OCP bridge core */
 117 #define SC_CORE_ID              0x831           /* shared common core */
 118 #define AHB_CORE_ID             0x832           /* OCP2AHB bridge core */
 119 #define SPIH_CORE_ID            0x833           /* SPI host core */
 120 #define I2S_CORE_ID             0x834           /* I2S core */
 121 #define DMEMS_CORE_ID           0x835           /* SDR/DDR1 memory controller core */
 122 #define DEF_SHIM_COMP           0x837           /* SHIM component in ubus/6362 */
 123
 124 #define ACPHY_CORE_ID           0x83b           /* Dot11 ACPHY */
 125 #define PCIE2_CORE_ID           0x83c           /* pci express Gen2 core */
 126 #define USB30D_CORE_ID          0x83d           /* usb 3.0 device core */
 127 #define ARMCR4_CORE_ID          0x83e           /* ARM CR4 CPU */
 128 #define APB_BRIDGE_CORE_ID      0x135           /* APB bridge core ID */
 129 #define AXI_CORE_ID             0x301           /* AXI/GPV core ID */
 130 #define EROM_CORE_ID            0x366           /* EROM core ID */
 131 #define OOB_ROUTER_CORE_ID      0x367           /* OOB router core ID */
 132 #define DEF_AI_COMP             0xfff           /* Default component, in ai chips it maps all
 133                                                  * unused address ranges
 134                                                  */
 135
 136 #define CC_4706_CORE_ID         0x500           /* chipcommon core */
 137 #define NS_PCIEG2_CORE_ID       0x501           /* PCIE Gen 2 core */
 138 #define NS_DMA_CORE_ID          0x502           /* DMA core */
 139 #define NS_SDIO3_CORE_ID        0x503           /* SDIO3 core */
 140 #define NS_USB20_CORE_ID        0x504           /* USB2.0 core */
 141 #define NS_USB30_CORE_ID        0x505           /* USB3.0 core */
 142 #define NS_A9JTAG_CORE_ID       0x506           /* ARM Cortex A9 JTAG core */
 143 #define NS_DDR23_CORE_ID        0x507           /* Denali DDR2/DDR3 memory controller */
 144 #define NS_ROM_CORE_ID          0x508           /* ROM core */
 145 #define NS_NAND_CORE_ID         0x509           /* NAND flash controller core */
 146 #define NS_QSPI_CORE_ID         0x50a           /* SPI flash controller core */
 147 #define NS_CCB_CORE_ID          0x50b           /* ChipcommonB core */
 148 #define SOCRAM_4706_CORE_ID     0x50e           /* internal memory core */
 149 #define NS_SOCRAM_CORE_ID       SOCRAM_4706_CORE_ID
 150 #define ARMCA9_CORE_ID          0x510           /* ARM Cortex A9 core (ihost) */
 151 #define NS_IHOST_CORE_ID        ARMCA9_CORE_ID  /* ARM Cortex A9 core (ihost) */
 152 #define GMAC_COMMON_4706_CORE_ID        0x5dc           /* Gigabit MAC core */
 153 #define GMAC_4706_CORE_ID       0x52d           /* Gigabit MAC core */
 154 #define AMEMC_CORE_ID           0x52e           /* DDR1/2 memory controller core */
 155 #define ALTA_CORE_ID            0x534           /* I2S core */
 156 #define DDR23_PHY_CORE_ID       0x5dd
 157
 158 #define SI_PCI1_MEM     0x40000000  /* Host Mode sb2pcitranslation0 (64 MB) */
 159 #define SI_PCI1_CFG     0x44000000  /* Host Mode sb2pcitranslation1 (64 MB) */
 160 #define SI_PCIE1_DMA_H32                0xc0000000      /* PCIE Client Mode sb2pcitranslation2
 161                                                  * (2 ZettaBytes), high 32 bits
 162                                                  */
 163 #define CC_4706B0_CORE_REV      0x8000001f              /* chipcommon core */
 164 #define SOCRAM_4706B0_CORE_REV  0x80000005              /* internal memory core */
 165 #define GMAC_4706B0_CORE_REV    0x80000000              /* Gigabit MAC core */
 166
 167 /* There are TWO constants on all HND chips: SI_ENUM_BASE above,
 168  * and chipcommon being the first core:
 169  */
 170 #define SI_CC_IDX               0
 171
 172 /* SOC Interconnect types (aka chip types) */
 173 #define SOCI_SB                 0
 174 #define SOCI_AI                 1
 175 #define SOCI_UBUS               2
 176 #define SOCI_NAI                3
 177
 178 /* Common core control flags */
 179 #define SICF_BIST_EN            0x8000
 180 #define SICF_PME_EN             0x4000
 181 #define SICF_CORE_BITS          0x3ffc
 182 #define SICF_FGC                0x0002
 183 #define SICF_CLOCK_EN           0x0001
 184
 185 /* Common core status flags */
 186 #define SISF_BIST_DONE          0x8000
 187 #define SISF_BIST_ERROR         0x4000
 188 #define SISF_GATED_CLK          0x2000
 189 #define SISF_DMA64              0x1000
 190 #define SISF_CORE_BITS          0x0fff
 191
 192 /* Norstar core status flags */
 193 #define SISF_NS_BOOTDEV_MASK    0x0003  /* ROM core */
 194 #define SISF_NS_BOOTDEV_NOR     0x0000  /* ROM core */
 195 #define SISF_NS_BOOTDEV_NAND    0x0001  /* ROM core */
 196 #define SISF_NS_BOOTDEV_ROM     0x0002  /* ROM core */
 197 #define SISF_NS_BOOTDEV_OFFLOAD 0x0003  /* ROM core */
 198 #define SISF_NS_SKUVEC_MASK     0x000c  /* ROM core */
 199
 200 /* A register that is common to all cores to
 201  * communicate w/PMU regarding clock control.
 202  */
 203 #define SI_CLK_CTL_ST           0x1e0           /* clock control and status */
 204
 205 /* clk_ctl_st register */
 206 #define CCS_FORCEALP            0x00000001      /* force ALP request */
 207 #define CCS_FORCEHT             0x00000002      /* force HT request */
 208 #define CCS_FORCEILP            0x00000004      /* force ILP request */
 209 #define CCS_ALPAREQ             0x00000008      /* ALP Avail Request */
 210 #define CCS_HTAREQ              0x00000010      /* HT Avail Request */
 211 #define CCS_FORCEHWREQOFF       0x00000020      /* Force HW Clock Request Off */
 212 #define CCS_HQCLKREQ            0x00000040      /* HQ Clock Required */
 213 #define CCS_USBCLKREQ           0x00000100      /* USB Clock Req */
 214 #define CCS_ERSRC_REQ_MASK      0x00000700      /* external resource requests */
 215 #define CCS_ERSRC_REQ_SHIFT     8
 216 #define CCS_ALPAVAIL            0x00010000      /* ALP is available */
 217 #define CCS_HTAVAIL             0x00020000      /* HT is available */
 218 #define CCS_BP_ON_APL           0x00040000      /* RO: Backplane is running on ALP clock */
 219 #define CCS_BP_ON_HT            0x00080000      /* RO: Backplane is running on HT clock */
 220 #define CCS_ERSRC_STS_MASK      0x07000000      /* external resource status */
 221 #define CCS_ERSRC_STS_SHIFT     24
 222
 223 #define CCS0_HTAVAIL            0x00010000      /* HT avail in chipc and pcmcia on 4328a0 */
 224 #define CCS0_ALPAVAIL           0x00020000      /* ALP avail in chipc and pcmcia on 4328a0 */
 225
 226 /* Not really related to SOC Interconnect, but a couple of software
 227  * conventions for the use the flash space:
 228  */
 229
 230 /* Minumum amount of flash we support */
 231 #define FLASH_MIN               0x00020000      /* Minimum flash size */
 232
 233 /* A boot/binary may have an embedded block that describes its size  */
 234 #define BISZ_OFFSET             0x3e0           /* At this offset into the binary */
 235 #define BISZ_MAGIC              0x4249535a      /* Marked with this value: 'BISZ' */
 236 #define BISZ_MAGIC_IDX          0               /* Word 0: magic */
 237 #define BISZ_TXTST_IDX          1               /*      1: text start */
 238 #define BISZ_TXTEND_IDX         2               /*      2: text end */
 239 #define BISZ_DATAST_IDX         3               /*      3: data start */
 240 #define BISZ_DATAEND_IDX        4               /*      4: data end */
 241 #define BISZ_BSSST_IDX          5               /*      5: bss start */
 242 #define BISZ_BSSEND_IDX         6               /*      6: bss end */
 243 #define BISZ_SIZE               7               /* descriptor size in 32-bit integers */
 244
 245 /* Boot/Kernel related defintion and functions */
 246 #define SOC_BOOTDEV_ROM         0x00000001
 247 #define SOC_BOOTDEV_PFLASH      0x00000002
 248 #define SOC_BOOTDEV_SFLASH      0x00000004
 249 #define SOC_BOOTDEV_NANDFLASH   0x00000008
 250
 251 #define SOC_KNLDEV_NORFLASH     0x00000002
 252 #define SOC_KNLDEV_NANDFLASH    0x00000004
 253
 254 #ifndef _LANGUAGE_ASSEMBLY
 255 int soc_boot_dev(void *sih);
 256 int soc_knl_dev(void *sih);
 257 #endif  /* _LANGUAGE_ASSEMBLY */
 258
 259 #endif /* _HNDSOC_H */