drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26 #include "ar9003_mci.h"
  27 #include "debug.h"
  28 #include "ath9k.h"
  29
  30 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  31
  32 MODULE_AUTHOR("Atheros Communications");
  33 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  34 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  35 MODULE_LICENSE("Dual BSD/GPL");
  36
  37 static int __init ath9k_init(void)
  38 {
  39         return 0;
  40 }
  41 module_init(ath9k_init);
  42
  43 static void __exit ath9k_exit(void)
  44 {
  45         return;
  46 }
  47 module_exit(ath9k_exit);
  48
  49 /* Private hardware callbacks */
  50
  51 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  52 {
  53         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  54 }
  55
  56 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  57 {
  58         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  59 }
  60
  61 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  62                                         struct ath9k_channel *chan)
  63 {
  64         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  65 }
  66
  67 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  68 {
  69         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  70                 return;
  71
  72         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  73 }
  74
  75 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  76 {
  77         /* You will not have this callback if using the old ANI */
  78         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  79                 return;
  80
  81         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  82 }
  83
  84 /********************/
  85 /* Helper Functions */
  86 /********************/
  87
  88 #ifdef CONFIG_ATH9K_DEBUGFS
  89
  90 void ath9k_debug_sync_cause(struct ath_common *common, u32 sync_cause)
  91 {
  92         struct ath_softc *sc = common->priv;
  93         if (sync_cause)
  94                 sc->debug.stats.istats.sync_cause_all++;
  95         if (sync_cause & AR_INTR_SYNC_RTC_IRQ)
  96                 sc->debug.stats.istats.sync_rtc_irq++;
  97         if (sync_cause & AR_INTR_SYNC_MAC_IRQ)
  98                 sc->debug.stats.istats.sync_mac_irq++;
  99         if (sync_cause & AR_INTR_SYNC_EEPROM_ILLEGAL_ACCESS)
 100                 sc->debug.stats.istats.eeprom_illegal_access++;
 101         if (sync_cause & AR_INTR_SYNC_APB_TIMEOUT)
 102                 sc->debug.stats.istats.apb_timeout++;
 103         if (sync_cause & AR_INTR_SYNC_PCI_MODE_CONFLICT)
 104                 sc->debug.stats.istats.pci_mode_conflict++;
 105         if (sync_cause & AR_INTR_SYNC_HOST1_FATAL)
 106                 sc->debug.stats.istats.host1_fatal++;
 107         if (sync_cause & AR_INTR_SYNC_HOST1_PERR)
 108                 sc->debug.stats.istats.host1_perr++;
 109         if (sync_cause & AR_INTR_SYNC_TRCV_FIFO_PERR)
 110                 sc->debug.stats.istats.trcv_fifo_perr++;
 111         if (sync_cause & AR_INTR_SYNC_RADM_CPL_EP)
 112                 sc->debug.stats.istats.radm_cpl_ep++;
 113         if (sync_cause & AR_INTR_SYNC_RADM_CPL_DLLP_ABORT)
 114                 sc->debug.stats.istats.radm_cpl_dllp_abort++;
 115         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TLP_ABORT)
 116                 sc->debug.stats.istats.radm_cpl_tlp_abort++;
 117         if (sync_cause & AR_INTR_SYNC_RADM_CPL_ECRC_ERR)
 118                 sc->debug.stats.istats.radm_cpl_ecrc_err++;
 119         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT)
 120                 sc->debug.stats.istats.radm_cpl_timeout++;
 121         if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
 122                 sc->debug.stats.istats.local_timeout++;
 123         if (sync_cause & AR_INTR_SYNC_PM_ACCESS)
 124                 sc->debug.stats.istats.pm_access++;
 125         if (sync_cause & AR_INTR_SYNC_MAC_AWAKE)
 126                 sc->debug.stats.istats.mac_awake++;
 127         if (sync_cause & AR_INTR_SYNC_MAC_ASLEEP)
 128                 sc->debug.stats.istats.mac_asleep++;
 129         if (sync_cause & AR_INTR_SYNC_MAC_SLEEP_ACCESS)
 130                 sc->debug.stats.istats.mac_sleep_access++;
 131 }
 132 #endif
 133
 134
 135 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
 136 {
 137         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 138         struct ath_common *common = ath9k_hw_common(ah);
 139         unsigned int clockrate;
 140
 141         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
 142         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
 143                 clockrate = 117;
 144         else if (!ah->curchan) /* should really check for CCK instead */
 145                 clockrate = ATH9K_CLOCK_RATE_CCK;
 146         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
 147                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 148         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 149                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 150         else
 151                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 152
 153         if (conf_is_ht40(conf))
 154                 clockrate *= 2;
 155
 156         if (ah->curchan) {
 157                 if (IS_CHAN_HALF_RATE(ah->curchan))
 158                         clockrate /= 2;
 159                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 160                         clockrate /= 4;
 161         }
 162
 163         common->clockrate = clockrate;
 164 }
 165
 166 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 167 {
 168         struct ath_common *common = ath9k_hw_common(ah);
 169
 170         return usecs * common->clockrate;
 171 }
 172
 173 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 174 {
 175         int i;
 176
 177         BUG_ON(timeout < AH_TIME_QUANTUM);
 178
 179         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 180                 if ((REG_READ(ah, reg) & mask) == val)
 181                         return true;
 182
 183                 udelay(AH_TIME_QUANTUM);
 184         }
 185
 186         ath_dbg(ath9k_hw_common(ah), ANY,
 187                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 188                 timeout, reg, REG_READ(ah, reg), mask, val);
 189
 190         return false;
 191 }
 192 EXPORT_SYMBOL(ath9k_hw_wait);
 193
 194 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 195                           int hw_delay)
 196 {
 197         if (IS_CHAN_B(chan))
 198                 hw_delay = (4 * hw_delay) / 22;
 199         else
 200                 hw_delay /= 10;
 201
 202         if (IS_CHAN_HALF_RATE(chan))
 203                 hw_delay *= 2;
 204         else if (IS_CHAN_QUARTER_RATE(chan))
 205                 hw_delay *= 4;
 206
 207         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 208 }
 209
 210 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 211                           int column, unsigned int *writecnt)
 212 {
 213         int r;
 214
 215         ENABLE_REGWRITE_BUFFER(ah);
 216         for (r = 0; r < array->ia_rows; r++) {
 217                 REG_WRITE(ah, INI_RA(array, r, 0),
 218                           INI_RA(array, r, column));
 219                 DO_DELAY(*writecnt);
 220         }
 221         REGWRITE_BUFFER_FLUSH(ah);
 222 }
 223
 224 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 225 {
 226         u32 retval;
 227         int i;
 228
 229         for (i = 0, retval = 0; i < n; i++) {
 230                 retval = (retval << 1) | (val & 1);
 231                 val >>= 1;
 232         }
 233         return retval;
 234 }
 235
 236 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 237                            u8 phy, int kbps,
 238                            u32 frameLen, u16 rateix,
 239                            bool shortPreamble)
 240 {
 241         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 242
 243         if (kbps == 0)
 244                 return 0;
 245
 246         switch (phy) {
 247         case WLAN_RC_PHY_CCK:
 248                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 249                 if (shortPreamble)
 250                         phyTime >>= 1;
 251                 numBits = frameLen << 3;
 252                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 253                 break;
 254         case WLAN_RC_PHY_OFDM:
 255                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 256                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 257                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 258                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 259                         txTime = OFDM_SIFS_TIME_QUARTER
 260                                 + OFDM_PREAMBLE_TIME_QUARTER
 261                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 262                 } else if (ah->curchan &&
 263                            IS_CHAN_HALF_RATE(ah->curchan)) {
 264                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 265                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 266                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 267                         txTime = OFDM_SIFS_TIME_HALF +
 268                                 OFDM_PREAMBLE_TIME_HALF
 269                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 270                 } else {
 271                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 272                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 273                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 274                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 275                                 + (numSymbols * OFDM_SYMBOL_TIME);
 276                 }
 277                 break;
 278         default:
 279                 ath_err(ath9k_hw_common(ah),
 280                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 281                 txTime = 0;
 282                 break;
 283         }
 284
 285         return txTime;
 286 }
 287 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 288
 289 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 290                                   struct ath9k_channel *chan,
 291                                   struct chan_centers *centers)
 292 {
 293         int8_t extoff;
 294
 295         if (!IS_CHAN_HT40(chan)) {
 296                 centers->ctl_center = centers->ext_center =
 297                         centers->synth_center = chan->channel;
 298                 return;
 299         }
 300
 301         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 302             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 303                 centers->synth_center =
 304                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 305                 extoff = 1;
 306         } else {
 307                 centers->synth_center =
 308                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 309                 extoff = -1;
 310         }
 311
 312         centers->ctl_center =
 313                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 314         /* 25 MHz spacing is supported by hw but not on upper layers */
 315         centers->ext_center =
 316                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 317 }
 318
 319 /******************/
 320 /* Chip Revisions */
 321 /******************/
 322
 323 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 324 {
 325         u32 val;
 326
 327         switch (ah->hw_version.devid) {
 328         case AR5416_AR9100_DEVID:
 329                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 330                 break;
 331         case AR9300_DEVID_AR9330:
 332                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 333                 if (ah->get_mac_revision) {
 334                         ah->hw_version.macRev = ah->get_mac_revision();
 335                 } else {
 336                         val = REG_READ(ah, AR_SREV);
 337                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 338                 }
 339                 return;
 340         case AR9300_DEVID_AR9340:
 341                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 342                 val = REG_READ(ah, AR_SREV);
 343                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 344                 return;
 345         }
 346
 347         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 348
 349         if (val == 0xFF) {
 350                 val = REG_READ(ah, AR_SREV);
 351                 ah->hw_version.macVersion =
 352                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 353                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 354
 355                 if (AR_SREV_9462(ah))
 356                         ah->is_pciexpress = true;
 357                 else
 358                         ah->is_pciexpress = (val &
 359                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 360         } else {
 361                 if (!AR_SREV_9100(ah))
 362                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 363
 364                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 365
 366                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 367                         ah->is_pciexpress = true;
 368         }
 369 }
 370
 371 /************************************/
 372 /* HW Attach, Detach, Init Routines */
 373 /************************************/
 374
 375 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 376 {
 377         if (!AR_SREV_5416(ah))
 378                 return;
 379
 380         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 381         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 382         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 383         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 384         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 385         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 386         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 387         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 388         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 389
 390         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 391 }
 392
 393 static void ath9k_hw_aspm_init(struct ath_hw *ah)
 394 {
 395         struct ath_common *common = ath9k_hw_common(ah);
 396
 397         if (common->bus_ops->aspm_init)
 398                 common->bus_ops->aspm_init(common);
 399 }
 400
 401 /* This should work for all families including legacy */
 402 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 403 {
 404         struct ath_common *common = ath9k_hw_common(ah);
 405         u32 regAddr[2] = { AR_STA_ID0 };
 406         u32 regHold[2];
 407         static const u32 patternData[4] = {
 408                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 409         };
 410         int i, j, loop_max;
 411
 412         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 413                 loop_max = 2;
 414                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 415         } else
 416                 loop_max = 1;
 417
 418         for (i = 0; i < loop_max; i++) {
 419                 u32 addr = regAddr[i];
 420                 u32 wrData, rdData;
 421
 422                 regHold[i] = REG_READ(ah, addr);
 423                 for (j = 0; j < 0x100; j++) {
 424                         wrData = (j << 16) | j;
 425                         REG_WRITE(ah, addr, wrData);
 426                         rdData = REG_READ(ah, addr);
 427                         if (rdData != wrData) {
 428                                 ath_err(common,
 429                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 430                                         addr, wrData, rdData);
 431                                 return false;
 432                         }
 433                 }
 434                 for (j = 0; j < 4; j++) {
 435                         wrData = patternData[j];
 436                         REG_WRITE(ah, addr, wrData);
 437                         rdData = REG_READ(ah, addr);
 438                         if (wrData != rdData) {
 439                                 ath_err(common,
 440                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 441                                         addr, wrData, rdData);
 442                                 return false;
 443                         }
 444                 }
 445                 REG_WRITE(ah, regAddr[i], regHold[i]);
 446         }
 447         udelay(100);
 448
 449         return true;
 450 }
 451
 452 static void ath9k_hw_init_config(struct ath_hw *ah)
 453 {
 454         int i;
 455
 456         ah->config.dma_beacon_response_time = 1;
 457         ah->config.sw_beacon_response_time = 6;
 458         ah->config.additional_swba_backoff = 0;
 459         ah->config.ack_6mb = 0x0;
 460         ah->config.cwm_ignore_extcca = 0;
 461         ah->config.pcie_clock_req = 0;
 462         ah->config.pcie_waen = 0;
 463         ah->config.analog_shiftreg = 1;
 464         ah->config.enable_ani = true;
 465
 466         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 467                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 468                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 469         }
 470
 471         /* PAPRD needs some more work to be enabled */
 472         ah->config.paprd_disable = 1;
 473
 474         ah->config.rx_intr_mitigation = true;
 475         ah->config.pcieSerDesWrite = true;
 476
 477         /*
 478          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 479          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 480          * This means we use it for all AR5416 devices, and the few
 481          * minor PCI AR9280 devices out there.
 482          *
 483          * Serialization is required because these devices do not handle
 484          * well the case of two concurrent reads/writes due to the latency
 485          * involved. During one read/write another read/write can be issued
 486          * on another CPU while the previous read/write may still be working
 487          * on our hardware, if we hit this case the hardware poops in a loop.
 488          * We prevent this by serializing reads and writes.
 489          *
 490          * This issue is not present on PCI-Express devices or pre-AR5416
 491          * devices (legacy, 802.11abg).
 492          */
 493         if (num_possible_cpus() > 1)
 494                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 495 }
 496
 497 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 498 {
 499         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 500
 501         regulatory->country_code = CTRY_DEFAULT;
 502         regulatory->power_limit = MAX_RATE_POWER;
 503
 504         ah->hw_version.magic = AR5416_MAGIC;
 505         ah->hw_version.subvendorid = 0;
 506
 507         ah->atim_window = 0;
 508         ah->sta_id1_defaults =
 509                 AR_STA_ID1_CRPT_MIC_ENABLE |
 510                 AR_STA_ID1_MCAST_KSRCH;
 511         if (AR_SREV_9100(ah))
 512                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 513         ah->slottime = ATH9K_SLOT_TIME_9;
 514         ah->globaltxtimeout = (u32) -1;
 515         ah->power_mode = ATH9K_PM_UNDEFINED;
 516         ah->htc_reset_init = true;
 517 }
 518
 519 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 520 {
 521         struct ath_common *common = ath9k_hw_common(ah);
 522         u32 sum;
 523         int i;
 524         u16 eeval;
 525         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 526
 527         sum = 0;
 528         for (i = 0; i < 3; i++) {
 529                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 530                 sum += eeval;
 531                 common->macaddr[2 * i] = eeval >> 8;
 532                 common->macaddr[2 * i + 1] = eeval & 0xff;
 533         }
 534         if (sum == 0 || sum == 0xffff * 3)
 535                 return -EADDRNOTAVAIL;
 536
 537         return 0;
 538 }
 539
 540 static int ath9k_hw_post_init(struct ath_hw *ah)
 541 {
 542         struct ath_common *common = ath9k_hw_common(ah);
 543         int ecode;
 544
 545         if (common->bus_ops->ath_bus_type != ATH_USB) {
 546                 if (!ath9k_hw_chip_test(ah))
 547                         return -ENODEV;
 548         }
 549
 550         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 551                 ecode = ar9002_hw_rf_claim(ah);
 552                 if (ecode != 0)
 553                         return ecode;
 554         }
 555
 556         ecode = ath9k_hw_eeprom_init(ah);
 557         if (ecode != 0)
 558                 return ecode;
 559
 560         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 561                 ah->eep_ops->get_eeprom_ver(ah),
 562                 ah->eep_ops->get_eeprom_rev(ah));
 563
 564         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 565         if (ecode) {
 566                 ath_err(ath9k_hw_common(ah),
 567                         "Failed allocating banks for external radio\n");
 568                 ath9k_hw_rf_free_ext_banks(ah);
 569                 return ecode;
 570         }
 571
 572         if (ah->config.enable_ani) {
 573                 ath9k_hw_ani_setup(ah);
 574                 ath9k_hw_ani_init(ah);
 575         }
 576
 577         return 0;
 578 }
 579
 580 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 581 {
 582         if (AR_SREV_9300_20_OR_LATER(ah))
 583                 ar9003_hw_attach_ops(ah);
 584         else
 585                 ar9002_hw_attach_ops(ah);
 586 }
 587
 588 /* Called for all hardware families */
 589 static int __ath9k_hw_init(struct ath_hw *ah)
 590 {
 591         struct ath_common *common = ath9k_hw_common(ah);
 592         int r = 0;
 593
 594         ath9k_hw_read_revisions(ah);
 595
 596         /*
 597          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 598          * We need to do this to avoid RMW of this register. We cannot
 599          * read the reg when chip is asleep.
 600          */
 601         ah->WARegVal = REG_READ(ah, AR_WA);
 602         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 603                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 604
 605         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 606                 ath_err(common, "Couldn't reset chip\n");
 607                 return -EIO;
 608         }
 609
 610         if (AR_SREV_9462(ah))
 611                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 612
 613         ath9k_hw_init_defaults(ah);
 614         ath9k_hw_init_config(ah);
 615
 616         ath9k_hw_attach_ops(ah);
 617
 618         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 619                 ath_err(common, "Couldn't wakeup chip\n");
 620                 return -EIO;
 621         }
 622
 623         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 624                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 625                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 626                      !ah->is_pciexpress)) {
 627                         ah->config.serialize_regmode =
 628                                 SER_REG_MODE_ON;
 629                 } else {
 630                         ah->config.serialize_regmode =
 631                                 SER_REG_MODE_OFF;
 632                 }
 633         }
 634
 635         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 636                 ah->config.serialize_regmode);
 637
 638         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 639                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 640         else
 641                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 642
 643         switch (ah->hw_version.macVersion) {
 644         case AR_SREV_VERSION_5416_PCI:
 645         case AR_SREV_VERSION_5416_PCIE:
 646         case AR_SREV_VERSION_9160:
 647         case AR_SREV_VERSION_9100:
 648         case AR_SREV_VERSION_9280:
 649         case AR_SREV_VERSION_9285:
 650         case AR_SREV_VERSION_9287:
 651         case AR_SREV_VERSION_9271:
 652         case AR_SREV_VERSION_9300:
 653         case AR_SREV_VERSION_9330:
 654         case AR_SREV_VERSION_9485:
 655         case AR_SREV_VERSION_9340:
 656         case AR_SREV_VERSION_9462:
 657                 break;
 658         default:
 659                 ath_err(common,
 660                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 661                         ah->hw_version.macVersion, ah->hw_version.macRev);
 662                 return -EOPNOTSUPP;
 663         }
 664
 665         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 666             AR_SREV_9330(ah))
 667                 ah->is_pciexpress = false;
 668
 669         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 670         ath9k_hw_init_cal_settings(ah);
 671
 672         ah->ani_function = ATH9K_ANI_ALL;
 673         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 674                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 675         if (!AR_SREV_9300_20_OR_LATER(ah))
 676                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 677
 678         /* disable ANI for 9340 */
 679         if (AR_SREV_9340(ah))
 680                 ah->config.enable_ani = false;
 681
 682         ath9k_hw_init_mode_regs(ah);
 683
 684         if (!ah->is_pciexpress)
 685                 ath9k_hw_disablepcie(ah);
 686
 687         r = ath9k_hw_post_init(ah);
 688         if (r)
 689                 return r;
 690
 691         ath9k_hw_init_mode_gain_regs(ah);
 692         r = ath9k_hw_fill_cap_info(ah);
 693         if (r)
 694                 return r;
 695
 696         if (ah->is_pciexpress)
 697                 ath9k_hw_aspm_init(ah);
 698
 699         r = ath9k_hw_init_macaddr(ah);
 700         if (r) {
 701                 ath_err(common, "Failed to initialize MAC address\n");
 702                 return r;
 703         }
 704
 705         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 706                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 707         else
 708                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 709
 710         if (AR_SREV_9330(ah))
 711                 ah->bb_watchdog_timeout_ms = 85;
 712         else
 713                 ah->bb_watchdog_timeout_ms = 25;
 714
 715         common->state = ATH_HW_INITIALIZED;
 716
 717         return 0;
 718 }
 719
 720 int ath9k_hw_init(struct ath_hw *ah)
 721 {
 722         int ret;
 723         struct ath_common *common = ath9k_hw_common(ah);
 724
 725         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 726         switch (ah->hw_version.devid) {
 727         case AR5416_DEVID_PCI:
 728         case AR5416_DEVID_PCIE:
 729         case AR5416_AR9100_DEVID:
 730         case AR9160_DEVID_PCI:
 731         case AR9280_DEVID_PCI:
 732         case AR9280_DEVID_PCIE:
 733         case AR9285_DEVID_PCIE:
 734         case AR9287_DEVID_PCI:
 735         case AR9287_DEVID_PCIE:
 736         case AR2427_DEVID_PCIE:
 737         case AR9300_DEVID_PCIE:
 738         case AR9300_DEVID_AR9485_PCIE:
 739         case AR9300_DEVID_AR9330:
 740         case AR9300_DEVID_AR9340:
 741         case AR9300_DEVID_AR9580:
 742         case AR9300_DEVID_AR9462:
 743                 break;
 744         default:
 745                 if (common->bus_ops->ath_bus_type == ATH_USB)
 746                         break;
 747                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 748                         ah->hw_version.devid);
 749                 return -EOPNOTSUPP;
 750         }
 751
 752         ret = __ath9k_hw_init(ah);
 753         if (ret) {
 754                 ath_err(common,
 755                         "Unable to initialize hardware; initialization status: %d\n",
 756                         ret);
 757                 return ret;
 758         }
 759
 760         return 0;
 761 }
 762 EXPORT_SYMBOL(ath9k_hw_init);
 763
 764 static void ath9k_hw_init_qos(struct ath_hw *ah)
 765 {
 766         ENABLE_REGWRITE_BUFFER(ah);
 767
 768         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 769         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 770
 771         REG_WRITE(ah, AR_QOS_NO_ACK,
 772                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 773                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 774                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 775
 776         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 777         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 778         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 779         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 780         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 781
 782         REGWRITE_BUFFER_FLUSH(ah);
 783 }
 784
 785 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 786 {
 787         struct ath_common *common = ath9k_hw_common(ah);
 788         int i = 0;
 789
 790         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 791         udelay(100);
 792         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 793
 794         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 795
 796                 udelay(100);
 797
 798                 if (WARN_ON_ONCE(i >= 100)) {
 799                         ath_err(common, "PLL4 meaurement not done\n");
 800                         break;
 801                 }
 802
 803                 i++;
 804         }
 805
 806         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 807 }
 808 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 809
 810 static void ath9k_hw_init_pll(struct ath_hw *ah,
 811                               struct ath9k_channel *chan)
 812 {
 813         u32 pll;
 814
 815         if (AR_SREV_9485(ah)) {
 816
 817                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 818                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 819                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 820                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 821                               AR_CH0_DPLL2_KD, 0x40);
 822                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 823                               AR_CH0_DPLL2_KI, 0x4);
 824
 825                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 826                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 827                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 828                               AR_CH0_BB_DPLL1_NINI, 0x58);
 829                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 830                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 831
 832                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 833                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 834                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 835                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 836                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 837                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 838
 839                 /* program BB PLL phase_shift to 0x6 */
 840                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 841                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 842
 843                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 844                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 845                 udelay(1000);
 846         } else if (AR_SREV_9330(ah)) {
 847                 u32 ddr_dpll2, pll_control2, kd;
 848
 849                 if (ah->is_clk_25mhz) {
 850                         ddr_dpll2 = 0x18e82f01;
 851                         pll_control2 = 0xe04a3d;
 852                         kd = 0x1d;
 853                 } else {
 854                         ddr_dpll2 = 0x19e82f01;
 855                         pll_control2 = 0x886666;
 856                         kd = 0x3d;
 857                 }
 858
 859                 /* program DDR PLL ki and kd value */
 860                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 861
 862                 /* program DDR PLL phase_shift */
 863                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 864                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 865
 866                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 867                 udelay(1000);
 868
 869                 /* program refdiv, nint, frac to RTC register */
 870                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 871
 872                 /* program BB PLL kd and ki value */
 873                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 874                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 875
 876                 /* program BB PLL phase_shift */
 877                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 878                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 879         } else if (AR_SREV_9340(ah)) {
 880                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 881
 882                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 883                 udelay(1000);
 884
 885                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 886                 udelay(100);
 887
 888                 if (ah->is_clk_25mhz) {
 889                         pll2_divint = 0x54;
 890                         pll2_divfrac = 0x1eb85;
 891                         refdiv = 3;
 892                 } else {
 893                         pll2_divint = 88;
 894                         pll2_divfrac = 0;
 895                         refdiv = 5;
 896                 }
 897
 898                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 899                 regval |= (0x1 << 16);
 900                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 901                 udelay(100);
 902
 903                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 904                           (pll2_divint << 18) | pll2_divfrac);
 905                 udelay(100);
 906
 907                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 908                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 909                          (0x4 << 26) | (0x18 << 19);
 910                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 911                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 912                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 913                 udelay(1000);
 914         }
 915
 916         pll = ath9k_hw_compute_pll_control(ah, chan);
 917
 918         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 919
 920         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah))
 921                 udelay(1000);
 922
 923         /* Switch the core clock for ar9271 to 117Mhz */
 924         if (AR_SREV_9271(ah)) {
 925                 udelay(500);
 926                 REG_WRITE(ah, 0x50040, 0x304);
 927         }
 928
 929         udelay(RTC_PLL_SETTLE_DELAY);
 930
 931         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 932
 933         if (AR_SREV_9340(ah)) {
 934                 if (ah->is_clk_25mhz) {
 935                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 936                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 937                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 938                 } else {
 939                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 940                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 941                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 942                 }
 943                 udelay(100);
 944         }
 945 }
 946
 947 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 948                                           enum nl80211_iftype opmode)
 949 {
 950         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 951         u32 imr_reg = AR_IMR_TXERR |
 952                 AR_IMR_TXURN |
 953                 AR_IMR_RXERR |
 954                 AR_IMR_RXORN |
 955                 AR_IMR_BCNMISC;
 956
 957         if (AR_SREV_9340(ah))
 958                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 959
 960         if (AR_SREV_9300_20_OR_LATER(ah)) {
 961                 imr_reg |= AR_IMR_RXOK_HP;
 962                 if (ah->config.rx_intr_mitigation)
 963                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 964                 else
 965                         imr_reg |= AR_IMR_RXOK_LP;
 966
 967         } else {
 968                 if (ah->config.rx_intr_mitigation)
 969                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 970                 else
 971                         imr_reg |= AR_IMR_RXOK;
 972         }
 973
 974         if (ah->config.tx_intr_mitigation)
 975                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 976         else
 977                 imr_reg |= AR_IMR_TXOK;
 978
 979         if (opmode == NL80211_IFTYPE_AP)
 980                 imr_reg |= AR_IMR_MIB;
 981
 982         ENABLE_REGWRITE_BUFFER(ah);
 983
 984         REG_WRITE(ah, AR_IMR, imr_reg);
 985         ah->imrs2_reg |= AR_IMR_S2_GTT;
 986         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 987
 988         if (!AR_SREV_9100(ah)) {
 989                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 990                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 991                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 992         }
 993
 994         REGWRITE_BUFFER_FLUSH(ah);
 995
 996         if (AR_SREV_9300_20_OR_LATER(ah)) {
 997                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 998                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 999                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
1000                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
1001         }
1002 }
1003
1004 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
1005 {
1006         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
1007         val = min(val, (u32) 0xFFFF);
1008         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
1009 }
1010
1011 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
1012 {
1013         u32 val = ath9k_hw_mac_to_clks(ah, us);
1014         val = min(val, (u32) 0xFFFF);
1015         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
1016 }
1017
1018 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
1019 {
1020         u32 val = ath9k_hw_mac_to_clks(ah, us);
1021         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
1022         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
1023 }
1024
1025 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
1026 {
1027         u32 val = ath9k_hw_mac_to_clks(ah, us);
1028         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1029         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1030 }
1031
1032 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1033 {
1034         if (tu > 0xFFFF) {
1035                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1036                         tu);
1037                 ah->globaltxtimeout = (u32) -1;
1038                 return false;
1039         } else {
1040                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1041                 ah->globaltxtimeout = tu;
1042                 return true;
1043         }
1044 }
1045
1046 void ath9k_hw_init_global_settings(struct ath_hw *ah)
1047 {
1048         struct ath_common *common = ath9k_hw_common(ah);
1049         struct ieee80211_conf *conf = &common->hw->conf;
1050         const struct ath9k_channel *chan = ah->curchan;
1051         int acktimeout, ctstimeout, ack_offset = 0;
1052         int slottime;
1053         int sifstime;
1054         int rx_lat = 0, tx_lat = 0, eifs = 0;
1055         u32 reg;
1056
1057         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1058                 ah->misc_mode);
1059
1060         if (!chan)
1061                 return;
1062
1063         if (ah->misc_mode != 0)
1064                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1065
1066         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1067                 rx_lat = 41;
1068         else
1069                 rx_lat = 37;
1070         tx_lat = 54;
1071
1072         if (IS_CHAN_5GHZ(chan))
1073                 sifstime = 16;
1074         else
1075                 sifstime = 10;
1076
1077         if (IS_CHAN_HALF_RATE(chan)) {
1078                 eifs = 175;
1079                 rx_lat *= 2;
1080                 tx_lat *= 2;
1081                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1082                     tx_lat += 11;
1083
1084                 sifstime *= 2;
1085                 ack_offset = 16;
1086                 slottime = 13;
1087         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1088                 eifs = 340;
1089                 rx_lat = (rx_lat * 4) - 1;
1090                 tx_lat *= 4;
1091                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1092                     tx_lat += 22;
1093
1094                 sifstime *= 4;
1095                 ack_offset = 32;
1096                 slottime = 21;
1097         } else {
1098                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1099                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1100                         reg = AR_USEC_ASYNC_FIFO;
1101                 } else {
1102                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1103                                 common->clockrate;
1104                         reg = REG_READ(ah, AR_USEC);
1105                 }
1106                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1107                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1108
1109                 slottime = ah->slottime;
1110         }
1111
1112         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1113         acktimeout = slottime + sifstime + 3 * ah->coverage_class + ack_offset;
1114         ctstimeout = acktimeout;
1115
1116         /*
1117          * Workaround for early ACK timeouts, add an offset to match the
1118          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1119          * This was initially only meant to work around an issue with delayed
1120          * BA frames in some implementations, but it has been found to fix ACK
1121          * timeout issues in other cases as well.
1122          */
1123         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ &&
1124             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1125                 acktimeout += 64 - sifstime - ah->slottime;
1126                 ctstimeout += 48 - sifstime - ah->slottime;
1127         }
1128
1129
1130         ath9k_hw_set_sifs_time(ah, sifstime);
1131         ath9k_hw_setslottime(ah, slottime);
1132         ath9k_hw_set_ack_timeout(ah, acktimeout);
1133         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1134         if (ah->globaltxtimeout != (u32) -1)
1135                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1136
1137         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1138         REG_RMW(ah, AR_USEC,
1139                 (common->clockrate - 1) |
1140                 SM(rx_lat, AR_USEC_RX_LAT) |
1141                 SM(tx_lat, AR_USEC_TX_LAT),
1142                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1143
1144 }
1145 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1146
1147 void ath9k_hw_deinit(struct ath_hw *ah)
1148 {
1149         struct ath_common *common = ath9k_hw_common(ah);
1150
1151         if (common->state < ATH_HW_INITIALIZED)
1152                 goto free_hw;
1153
1154         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1155
1156 free_hw:
1157         ath9k_hw_rf_free_ext_banks(ah);
1158 }
1159 EXPORT_SYMBOL(ath9k_hw_deinit);
1160
1161 /*******/
1162 /* INI */
1163 /*******/
1164
1165 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1166 {
1167         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1168
1169         if (IS_CHAN_B(chan))
1170                 ctl |= CTL_11B;
1171         else if (IS_CHAN_G(chan))
1172                 ctl |= CTL_11G;
1173         else
1174                 ctl |= CTL_11A;
1175
1176         return ctl;
1177 }
1178
1179 /****************************************/
1180 /* Reset and Channel Switching Routines */
1181 /****************************************/
1182
1183 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1184 {
1185         struct ath_common *common = ath9k_hw_common(ah);
1186
1187         ENABLE_REGWRITE_BUFFER(ah);
1188
1189         /*
1190          * set AHB_MODE not to do cacheline prefetches
1191         */
1192         if (!AR_SREV_9300_20_OR_LATER(ah))
1193                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1194
1195         /*
1196          * let mac dma reads be in 128 byte chunks
1197          */
1198         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1199
1200         REGWRITE_BUFFER_FLUSH(ah);
1201
1202         /*
1203          * Restore TX Trigger Level to its pre-reset value.
1204          * The initial value depends on whether aggregation is enabled, and is
1205          * adjusted whenever underruns are detected.
1206          */
1207         if (!AR_SREV_9300_20_OR_LATER(ah))
1208                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1209
1210         ENABLE_REGWRITE_BUFFER(ah);
1211
1212         /*
1213          * let mac dma writes be in 128 byte chunks
1214          */
1215         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1216
1217         /*
1218          * Setup receive FIFO threshold to hold off TX activities
1219          */
1220         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1221
1222         if (AR_SREV_9300_20_OR_LATER(ah)) {
1223                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1224                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1225
1226                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1227                         ah->caps.rx_status_len);
1228         }
1229
1230         /*
1231          * reduce the number of usable entries in PCU TXBUF to avoid
1232          * wrap around issues.
1233          */
1234         if (AR_SREV_9285(ah)) {
1235                 /* For AR9285 the number of Fifos are reduced to half.
1236                  * So set the usable tx buf size also to half to
1237                  * avoid data/delimiter underruns
1238                  */
1239                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1240                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1241         } else if (!AR_SREV_9271(ah)) {
1242                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1243                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1244         }
1245
1246         REGWRITE_BUFFER_FLUSH(ah);
1247
1248         if (AR_SREV_9300_20_OR_LATER(ah))
1249                 ath9k_hw_reset_txstatus_ring(ah);
1250 }
1251
1252 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1253 {
1254         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1255         u32 set = AR_STA_ID1_KSRCH_MODE;
1256
1257         switch (opmode) {
1258         case NL80211_IFTYPE_ADHOC:
1259         case NL80211_IFTYPE_MESH_POINT:
1260                 set |= AR_STA_ID1_ADHOC;
1261                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1262                 break;
1263         case NL80211_IFTYPE_AP:
1264                 set |= AR_STA_ID1_STA_AP;
1265                 /* fall through */
1266         case NL80211_IFTYPE_STATION:
1267                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1268                 break;
1269         default:
1270                 if (!ah->is_monitoring)
1271                         set = 0;
1272                 break;
1273         }
1274         REG_RMW(ah, AR_STA_ID1, set, mask);
1275 }
1276
1277 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1278                                    u32 *coef_mantissa, u32 *coef_exponent)
1279 {
1280         u32 coef_exp, coef_man;
1281
1282         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1283                 if ((coef_scaled >> coef_exp) & 0x1)
1284                         break;
1285
1286         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1287
1288         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1289
1290         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1291         *coef_exponent = coef_exp - 16;
1292 }
1293
1294 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1295 {
1296         u32 rst_flags;
1297         u32 tmpReg;
1298
1299         if (AR_SREV_9100(ah)) {
1300                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1301                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1302                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1303         }
1304
1305         ENABLE_REGWRITE_BUFFER(ah);
1306
1307         if (AR_SREV_9300_20_OR_LATER(ah)) {
1308                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1309                 udelay(10);
1310         }
1311
1312         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1313                   AR_RTC_FORCE_WAKE_ON_INT);
1314
1315         if (AR_SREV_9100(ah)) {
1316                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1317                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1318         } else {
1319                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1320                 if (tmpReg &
1321                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1322                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1323                         u32 val;
1324                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1325
1326                         val = AR_RC_HOSTIF;
1327                         if (!AR_SREV_9300_20_OR_LATER(ah))
1328                                 val |= AR_RC_AHB;
1329                         REG_WRITE(ah, AR_RC, val);
1330
1331                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1332                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1333
1334                 rst_flags = AR_RTC_RC_MAC_WARM;
1335                 if (type == ATH9K_RESET_COLD)
1336                         rst_flags |= AR_RTC_RC_MAC_COLD;
1337         }
1338
1339         if (AR_SREV_9330(ah)) {
1340                 int npend = 0;
1341                 int i;
1342
1343                 /* AR9330 WAR:
1344                  * call external reset function to reset WMAC if:
1345                  * - doing a cold reset
1346                  * - we have pending frames in the TX queues
1347                  */
1348
1349                 for (i = 0; i < AR_NUM_QCU; i++) {
1350                         npend = ath9k_hw_numtxpending(ah, i);
1351                         if (npend)
1352                                 break;
1353                 }
1354
1355                 if (ah->external_reset &&
1356                     (npend || type == ATH9K_RESET_COLD)) {
1357                         int reset_err = 0;
1358
1359                         ath_dbg(ath9k_hw_common(ah), RESET,
1360                                 "reset MAC via external reset\n");
1361
1362                         reset_err = ah->external_reset();
1363                         if (reset_err) {
1364                                 ath_err(ath9k_hw_common(ah),
1365                                         "External reset failed, err=%d\n",
1366                                         reset_err);
1367                                 return false;
1368                         }
1369
1370                         REG_WRITE(ah, AR_RTC_RESET, 1);
1371                 }
1372         }
1373
1374         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1375
1376         REGWRITE_BUFFER_FLUSH(ah);
1377
1378         udelay(50);
1379
1380         REG_WRITE(ah, AR_RTC_RC, 0);
1381         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1382                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1383                 return false;
1384         }
1385
1386         if (!AR_SREV_9100(ah))
1387                 REG_WRITE(ah, AR_RC, 0);
1388
1389         if (AR_SREV_9100(ah))
1390                 udelay(50);
1391
1392         return true;
1393 }
1394
1395 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1396 {
1397         ENABLE_REGWRITE_BUFFER(ah);
1398
1399         if (AR_SREV_9300_20_OR_LATER(ah)) {
1400                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1401                 udelay(10);
1402         }
1403
1404         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1405                   AR_RTC_FORCE_WAKE_ON_INT);
1406
1407         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1408                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1409
1410         REG_WRITE(ah, AR_RTC_RESET, 0);
1411
1412         REGWRITE_BUFFER_FLUSH(ah);
1413
1414         if (!AR_SREV_9300_20_OR_LATER(ah))
1415                 udelay(2);
1416
1417         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1418                 REG_WRITE(ah, AR_RC, 0);
1419
1420         REG_WRITE(ah, AR_RTC_RESET, 1);
1421
1422         if (!ath9k_hw_wait(ah,
1423                            AR_RTC_STATUS,
1424                            AR_RTC_STATUS_M,
1425                            AR_RTC_STATUS_ON,
1426                            AH_WAIT_TIMEOUT)) {
1427                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1428                 return false;
1429         }
1430
1431         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1432 }
1433
1434 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1435 {
1436         bool ret = false;
1437
1438         if (AR_SREV_9300_20_OR_LATER(ah)) {
1439                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1440                 udelay(10);
1441         }
1442
1443         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1444                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1445
1446         switch (type) {
1447         case ATH9K_RESET_POWER_ON:
1448                 ret = ath9k_hw_set_reset_power_on(ah);
1449                 break;
1450         case ATH9K_RESET_WARM:
1451         case ATH9K_RESET_COLD:
1452                 ret = ath9k_hw_set_reset(ah, type);
1453                 break;
1454         default:
1455                 break;
1456         }
1457
1458         if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
1459                 REG_WRITE(ah, AR_RTC_KEEP_AWAKE, 0x2);
1460
1461         return ret;
1462 }
1463
1464 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1465                                 struct ath9k_channel *chan)
1466 {
1467         int reset_type = ATH9K_RESET_WARM;
1468
1469         if (AR_SREV_9280(ah)) {
1470                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1471                         reset_type = ATH9K_RESET_POWER_ON;
1472                 else
1473                         reset_type = ATH9K_RESET_COLD;
1474         }
1475
1476         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1477                 return false;
1478
1479         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1480                 return false;
1481
1482         ah->chip_fullsleep = false;
1483
1484         if (AR_SREV_9330(ah))
1485                 ar9003_hw_internal_regulator_apply(ah);
1486         ath9k_hw_init_pll(ah, chan);
1487         ath9k_hw_set_rfmode(ah, chan);
1488
1489         return true;
1490 }
1491
1492 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1493                                     struct ath9k_channel *chan)
1494 {
1495         struct ath_common *common = ath9k_hw_common(ah);
1496         u32 qnum;
1497         int r;
1498         bool edma = !!(ah->caps.hw_caps & ATH9K_HW_CAP_EDMA);
1499         bool band_switch, mode_diff;
1500         u8 ini_reloaded;
1501
1502         band_switch = (chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ)) !=
1503                       (ah->curchan->channelFlags & (CHANNEL_2GHZ |
1504                                                     CHANNEL_5GHZ));
1505         mode_diff = (chan->chanmode != ah->curchan->chanmode);
1506
1507         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1508                 if (ath9k_hw_numtxpending(ah, qnum)) {
1509                         ath_dbg(common, QUEUE,
1510                                 "Transmit frames pending on queue %d\n", qnum);
1511                         return false;
1512                 }
1513         }
1514
1515         if (!ath9k_hw_rfbus_req(ah)) {
1516                 ath_err(common, "Could not kill baseband RX\n");
1517                 return false;
1518         }
1519
1520         if (edma && (band_switch || mode_diff)) {
1521                 ath9k_hw_mark_phy_inactive(ah);
1522                 udelay(5);
1523
1524                 ath9k_hw_init_pll(ah, NULL);
1525
1526                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1527                         ath_err(common, "Failed to do fast channel change\n");
1528                         return false;
1529                 }
1530         }
1531
1532         ath9k_hw_set_channel_regs(ah, chan);
1533
1534         r = ath9k_hw_rf_set_freq(ah, chan);
1535         if (r) {
1536                 ath_err(common, "Failed to set channel\n");
1537                 return false;
1538         }
1539         ath9k_hw_set_clockrate(ah);
1540         ath9k_hw_apply_txpower(ah, chan, false);
1541         ath9k_hw_rfbus_done(ah);
1542
1543         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1544                 ath9k_hw_set_delta_slope(ah, chan);
1545
1546         ath9k_hw_spur_mitigate_freq(ah, chan);
1547
1548         if (edma && (band_switch || mode_diff)) {
1549                 ah->ah_flags |= AH_FASTCC;
1550                 if (band_switch || ini_reloaded)
1551                         ah->eep_ops->set_board_values(ah, chan);
1552
1553                 ath9k_hw_init_bb(ah, chan);
1554
1555                 if (band_switch || ini_reloaded)
1556                         ath9k_hw_init_cal(ah, chan);
1557                 ah->ah_flags &= ~AH_FASTCC;
1558         }
1559
1560         return true;
1561 }
1562
1563 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1564 {
1565         u32 gpio_mask = ah->gpio_mask;
1566         int i;
1567
1568         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1569                 if (!(gpio_mask & 1))
1570                         continue;
1571
1572                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1573                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1574         }
1575 }
1576
1577 static bool ath9k_hw_check_dcs(u32 dma_dbg, u32 num_dcu_states,
1578                                int *hang_state, int *hang_pos)
1579 {
1580         static u32 dcu_chain_state[] = {5, 6, 9}; /* DCU chain stuck states */
1581         u32 chain_state, dcs_pos, i;
1582
1583         for (dcs_pos = 0; dcs_pos < num_dcu_states; dcs_pos++) {
1584                 chain_state = (dma_dbg >> (5 * dcs_pos)) & 0x1f;
1585                 for (i = 0; i < 3; i++) {
1586                         if (chain_state == dcu_chain_state[i]) {
1587                                 *hang_state = chain_state;
1588                                 *hang_pos = dcs_pos;
1589                                 return true;
1590                         }
1591                 }
1592         }
1593         return false;
1594 }
1595
1596 #define DCU_COMPLETE_STATE        1
1597 #define DCU_COMPLETE_STATE_MASK 0x3
1598 #define NUM_STATUS_READS         50
1599 static bool ath9k_hw_detect_mac_hang(struct ath_hw *ah)
1600 {
1601         u32 chain_state, comp_state, dcs_reg = AR_DMADBG_4;
1602         u32 i, hang_pos, hang_state, num_state = 6;
1603
1604         comp_state = REG_READ(ah, AR_DMADBG_6);
1605
1606         if ((comp_state & DCU_COMPLETE_STATE_MASK) != DCU_COMPLETE_STATE) {
1607                 ath_dbg(ath9k_hw_common(ah), RESET,
1608                         "MAC Hang signature not found at DCU complete\n");
1609                 return false;
1610         }
1611
1612         chain_state = REG_READ(ah, dcs_reg);
1613         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1614                 goto hang_check_iter;
1615
1616         dcs_reg = AR_DMADBG_5;
1617         num_state = 4;
1618         chain_state = REG_READ(ah, dcs_reg);
1619         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1620                 goto hang_check_iter;
1621
1622         ath_dbg(ath9k_hw_common(ah), RESET,
1623                 "MAC Hang signature 1 not found\n");
1624         return false;
1625
1626 hang_check_iter:
1627         ath_dbg(ath9k_hw_common(ah), RESET,
1628                 "DCU registers: chain %08x complete %08x Hang: state %d pos %d\n",
1629                 chain_state, comp_state, hang_state, hang_pos);
1630
1631         for (i = 0; i < NUM_STATUS_READS; i++) {
1632                 chain_state = REG_READ(ah, dcs_reg);
1633                 chain_state = (chain_state >> (5 * hang_pos)) & 0x1f;
1634                 comp_state = REG_READ(ah, AR_DMADBG_6);
1635
1636                 if (((comp_state & DCU_COMPLETE_STATE_MASK) !=
1637                                         DCU_COMPLETE_STATE) ||
1638                     (chain_state != hang_state))
1639                         return false;
1640         }
1641
1642         ath_dbg(ath9k_hw_common(ah), RESET, "MAC Hang signature 1 found\n");
1643
1644         return true;
1645 }
1646
1647 bool ath9k_hw_check_alive(struct ath_hw *ah)
1648 {
1649         int count = 50;
1650         u32 reg;
1651
1652         if (AR_SREV_9300(ah))
1653                 return !ath9k_hw_detect_mac_hang(ah);
1654
1655         if (AR_SREV_9285_12_OR_LATER(ah))
1656                 return true;
1657
1658         do {
1659                 reg = REG_READ(ah, AR_OBS_BUS_1);
1660
1661                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1662                         continue;
1663
1664                 switch (reg & 0x7E000B00) {
1665                 case 0x1E000000:
1666                 case 0x52000B00:
1667                 case 0x18000B00:
1668                         continue;
1669                 default:
1670                         return true;
1671                 }
1672         } while (count-- > 0);
1673
1674         return false;
1675 }
1676 EXPORT_SYMBOL(ath9k_hw_check_alive);
1677
1678 /*
1679  * Fast channel change:
1680  * (Change synthesizer based on channel freq without resetting chip)
1681  *
1682  * Don't do FCC when
1683  *   - Flag is not set
1684  *   - Chip is just coming out of full sleep
1685  *   - Channel to be set is same as current channel
1686  *   - Channel flags are different, (eg.,moving from 2GHz to 5GHz channel)
1687  */
1688 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1689 {
1690         struct ath_common *common = ath9k_hw_common(ah);
1691         int ret;
1692
1693         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1694                 goto fail;
1695
1696         if (ah->chip_fullsleep)
1697                 goto fail;
1698
1699         if (!ah->curchan)
1700                 goto fail;
1701
1702         if (chan->channel == ah->curchan->channel)
1703                 goto fail;
1704
1705         if ((ah->curchan->channelFlags | chan->channelFlags) &
1706             (CHANNEL_HALF | CHANNEL_QUARTER))
1707                 goto fail;
1708
1709         if ((chan->channelFlags & CHANNEL_ALL) !=
1710             (ah->curchan->channelFlags & CHANNEL_ALL))
1711                 goto fail;
1712
1713         if (!ath9k_hw_check_alive(ah))
1714                 goto fail;
1715
1716         /*
1717          * For AR9462, make sure that calibration data for
1718          * re-using are present.
1719          */
1720         if (AR_SREV_9462(ah) && (ah->caldata &&
1721                                  (!ah->caldata->done_txiqcal_once ||
1722                                   !ah->caldata->done_txclcal_once ||
1723                                   !ah->caldata->rtt_done)))
1724                 goto fail;
1725
1726         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1727                 ah->curchan->channel, chan->channel);
1728
1729         ret = ath9k_hw_channel_change(ah, chan);
1730         if (!ret)
1731                 goto fail;
1732
1733         ath9k_hw_loadnf(ah, ah->curchan);
1734         ath9k_hw_start_nfcal(ah, true);
1735
1736         if ((ah->caps.hw_caps & ATH9K_HW_CAP_MCI) && ar9003_mci_is_ready(ah))
1737                 ar9003_mci_2g5g_switch(ah, true);
1738
1739         if (AR_SREV_9271(ah))
1740                 ar9002_hw_load_ani_reg(ah, chan);
1741
1742         return 0;
1743 fail:
1744         return -EINVAL;
1745 }
1746
1747 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1748                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1749 {
1750         struct ath_common *common = ath9k_hw_common(ah);
1751         u32 saveLedState;
1752         u32 saveDefAntenna;
1753         u32 macStaId1;
1754         u64 tsf = 0;
1755         int i, r;
1756         bool start_mci_reset = false;
1757         bool mci = !!(ah->caps.hw_caps & ATH9K_HW_CAP_MCI);
1758         bool save_fullsleep = ah->chip_fullsleep;
1759
1760         if (mci) {
1761                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1762                 if (start_mci_reset)
1763                         return 0;
1764         }
1765
1766         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1767                 return -EIO;
1768
1769         if (ah->curchan && !ah->chip_fullsleep)
1770                 ath9k_hw_getnf(ah, ah->curchan);
1771
1772         ah->caldata = caldata;
1773         if (caldata &&
1774             (chan->channel != caldata->channel ||
1775              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1776              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1777                 /* Operating channel changed, reset channel calibration data */
1778                 memset(caldata, 0, sizeof(*caldata));
1779                 ath9k_init_nfcal_hist_buffer(ah, chan);
1780         }
1781         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1782
1783         if (fastcc) {
1784                 r = ath9k_hw_do_fastcc(ah, chan);
1785                 if (!r)
1786                         return r;
1787         }
1788
1789         if (mci)
1790                 ar9003_mci_stop_bt(ah, save_fullsleep);
1791
1792         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1793         if (saveDefAntenna == 0)
1794                 saveDefAntenna = 1;
1795
1796         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1797
1798         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1799         if (AR_SREV_9100(ah) ||
1800             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1801                 tsf = ath9k_hw_gettsf64(ah);
1802
1803         saveLedState = REG_READ(ah, AR_CFG_LED) &
1804                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1805                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1806
1807         ath9k_hw_mark_phy_inactive(ah);
1808
1809         ah->paprd_table_write_done = false;
1810
1811         /* Only required on the first reset */
1812         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1813                 REG_WRITE(ah,
1814                           AR9271_RESET_POWER_DOWN_CONTROL,
1815                           AR9271_RADIO_RF_RST);
1816                 udelay(50);
1817         }
1818
1819         if (!ath9k_hw_chip_reset(ah, chan)) {
1820                 ath_err(common, "Chip reset failed\n");
1821                 return -EINVAL;
1822         }
1823
1824         /* Only required on the first reset */
1825         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1826                 ah->htc_reset_init = false;
1827                 REG_WRITE(ah,
1828                           AR9271_RESET_POWER_DOWN_CONTROL,
1829                           AR9271_GATE_MAC_CTL);
1830                 udelay(50);
1831         }
1832
1833         /* Restore TSF */
1834         if (tsf)
1835                 ath9k_hw_settsf64(ah, tsf);
1836
1837         if (AR_SREV_9280_20_OR_LATER(ah))
1838                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1839
1840         if (!AR_SREV_9300_20_OR_LATER(ah))
1841                 ar9002_hw_enable_async_fifo(ah);
1842
1843         r = ath9k_hw_process_ini(ah, chan);
1844         if (r)
1845                 return r;
1846
1847         if (mci)
1848                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1849
1850         /*
1851          * Some AR91xx SoC devices frequently fail to accept TSF writes
1852          * right after the chip reset. When that happens, write a new
1853          * value after the initvals have been applied, with an offset
1854          * based on measured time difference
1855          */
1856         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1857                 tsf += 1500;
1858                 ath9k_hw_settsf64(ah, tsf);
1859         }
1860
1861         /* Setup MFP options for CCMP */
1862         if (AR_SREV_9280_20_OR_LATER(ah)) {
1863                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1864                  * frames when constructing CCMP AAD. */
1865                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1866                               0xc7ff);
1867                 ah->sw_mgmt_crypto = false;
1868         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1869                 /* Disable hardware crypto for management frames */
1870                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1871                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1872                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1873                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1874                 ah->sw_mgmt_crypto = true;
1875         } else
1876                 ah->sw_mgmt_crypto = true;
1877
1878         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1879                 ath9k_hw_set_delta_slope(ah, chan);
1880
1881         ath9k_hw_spur_mitigate_freq(ah, chan);
1882         ah->eep_ops->set_board_values(ah, chan);
1883
1884         ENABLE_REGWRITE_BUFFER(ah);
1885
1886         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1887         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1888                   | macStaId1
1889                   | AR_STA_ID1_RTS_USE_DEF
1890                   | (ah->config.
1891                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1892                   | ah->sta_id1_defaults);
1893         ath_hw_setbssidmask(common);
1894         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1895         ath9k_hw_write_associd(ah);
1896         REG_WRITE(ah, AR_ISR, ~0);
1897         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1898
1899         REGWRITE_BUFFER_FLUSH(ah);
1900
1901         ath9k_hw_set_operating_mode(ah, ah->opmode);
1902
1903         r = ath9k_hw_rf_set_freq(ah, chan);
1904         if (r)
1905                 return r;
1906
1907         ath9k_hw_set_clockrate(ah);
1908
1909         ENABLE_REGWRITE_BUFFER(ah);
1910
1911         for (i = 0; i < AR_NUM_DCU; i++)
1912                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1913
1914         REGWRITE_BUFFER_FLUSH(ah);
1915
1916         ah->intr_txqs = 0;
1917         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1918                 ath9k_hw_resettxqueue(ah, i);
1919
1920         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1921         ath9k_hw_ani_cache_ini_regs(ah);
1922         ath9k_hw_init_qos(ah);
1923
1924         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1925                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1926
1927         ath9k_hw_init_global_settings(ah);
1928
1929         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1930                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1931                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1932                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1933                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1934                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1935                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1936         }
1937
1938         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1939
1940         ath9k_hw_set_dma(ah);
1941
1942         REG_WRITE(ah, AR_OBS, 8);
1943
1944         if (ah->config.rx_intr_mitigation) {
1945                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1946                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1947         }
1948
1949         if (ah->config.tx_intr_mitigation) {
1950                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1951                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1952         }
1953
1954         ath9k_hw_init_bb(ah, chan);
1955
1956         if (caldata) {
1957                 caldata->done_txiqcal_once = false;
1958                 caldata->done_txclcal_once = false;
1959         }
1960         if (!ath9k_hw_init_cal(ah, chan))
1961                 return -EIO;
1962
1963         ath9k_hw_loadnf(ah, chan);
1964         ath9k_hw_start_nfcal(ah, true);
1965
1966         if (mci && ar9003_mci_end_reset(ah, chan, caldata))
1967                 return -EIO;
1968
1969         ENABLE_REGWRITE_BUFFER(ah);
1970
1971         ath9k_hw_restore_chainmask(ah);
1972         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1973
1974         REGWRITE_BUFFER_FLUSH(ah);
1975
1976         /*
1977          * For big endian systems turn on swapping for descriptors
1978          */
1979         if (AR_SREV_9100(ah)) {
1980                 u32 mask;
1981                 mask = REG_READ(ah, AR_CFG);
1982                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1983                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1984                                 mask);
1985                 } else {
1986                         mask =
1987                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1988                         REG_WRITE(ah, AR_CFG, mask);
1989                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1990                                 REG_READ(ah, AR_CFG));
1991                 }
1992         } else {
1993                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1994                         /* Configure AR9271 target WLAN */
1995                         if (AR_SREV_9271(ah))
1996                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1997                         else
1998                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1999                 }
2000 #ifdef __BIG_ENDIAN
2001                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah))
2002                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
2003                 else
2004                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
2005 #endif
2006         }
2007
2008         if (ath9k_hw_btcoex_is_enabled(ah))
2009                 ath9k_hw_btcoex_enable(ah);
2010
2011         if (mci)
2012                 ar9003_mci_check_bt(ah);
2013
2014         if (AR_SREV_9300_20_OR_LATER(ah)) {
2015                 ar9003_hw_bb_watchdog_config(ah);
2016
2017                 ar9003_hw_disable_phy_restart(ah);
2018         }
2019
2020         ath9k_hw_apply_gpio_override(ah);
2021
2022         return 0;
2023 }
2024 EXPORT_SYMBOL(ath9k_hw_reset);
2025
2026 /******************************/
2027 /* Power Management (Chipset) */
2028 /******************************/
2029
2030 /*
2031  * Notify Power Mgt is disabled in self-generated frames.
2032  * If requested, force chip to sleep.
2033  */
2034 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
2035 {
2036         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2037         if (setChip) {
2038                 if (AR_SREV_9462(ah)) {
2039                         REG_WRITE(ah, AR_TIMER_MODE,
2040                                   REG_READ(ah, AR_TIMER_MODE) & 0xFFFFFF00);
2041                         REG_WRITE(ah, AR_NDP2_TIMER_MODE, REG_READ(ah,
2042                                   AR_NDP2_TIMER_MODE) & 0xFFFFFF00);
2043                         REG_WRITE(ah, AR_SLP32_INC,
2044                                   REG_READ(ah, AR_SLP32_INC) & 0xFFF00000);
2045                         /* xxx Required for WLAN only case ? */
2046                         REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2047                         udelay(100);
2048                 }
2049
2050                 /*
2051                  * Clear the RTC force wake bit to allow the
2052                  * mac to go to sleep.
2053                  */
2054                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2055
2056                 if (AR_SREV_9462(ah))
2057                         udelay(100);
2058
2059                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2060                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2061
2062                 /* Shutdown chip. Active low */
2063                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2064                         REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2065                         udelay(2);
2066                 }
2067         }
2068
2069         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2070         if (AR_SREV_9300_20_OR_LATER(ah))
2071                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2072 }
2073
2074 /*
2075  * Notify Power Management is enabled in self-generating
2076  * frames. If request, set power mode of chip to
2077  * auto/normal.  Duration in units of 128us (1/8 TU).
2078  */
2079 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
2080 {
2081         u32 val;
2082
2083         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2084         if (setChip) {
2085                 struct ath9k_hw_capabilities *pCap = &ah->caps;
2086
2087                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2088                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
2089                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2090                                   AR_RTC_FORCE_WAKE_ON_INT);
2091                 } else {
2092
2093                         /* When chip goes into network sleep, it could be waken
2094                          * up by MCI_INT interrupt caused by BT's HW messages
2095                          * (LNA_xxx, CONT_xxx) which chould be in a very fast
2096                          * rate (~100us). This will cause chip to leave and
2097                          * re-enter network sleep mode frequently, which in
2098                          * consequence will have WLAN MCI HW to generate lots of
2099                          * SYS_WAKING and SYS_SLEEPING messages which will make
2100                          * BT CPU to busy to process.
2101                          */
2102                         if (AR_SREV_9462(ah)) {
2103                                 val = REG_READ(ah, AR_MCI_INTERRUPT_RX_MSG_EN) &
2104                                         ~AR_MCI_INTERRUPT_RX_HW_MSG_MASK;
2105                                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, val);
2106                         }
2107                         /*
2108                          * Clear the RTC force wake bit to allow the
2109                          * mac to go to sleep.
2110                          */
2111                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
2112                                     AR_RTC_FORCE_WAKE_EN);
2113
2114                         if (AR_SREV_9462(ah))
2115                                 udelay(30);
2116                 }
2117         }
2118
2119         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2120         if (AR_SREV_9300_20_OR_LATER(ah))
2121                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2122 }
2123
2124 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
2125 {
2126         u32 val;
2127         int i;
2128
2129         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2130         if (AR_SREV_9300_20_OR_LATER(ah)) {
2131                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2132                 udelay(10);
2133         }
2134
2135         if (setChip) {
2136                 if ((REG_READ(ah, AR_RTC_STATUS) &
2137                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2138                         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2139                                 return false;
2140                         }
2141                         if (!AR_SREV_9300_20_OR_LATER(ah))
2142                                 ath9k_hw_init_pll(ah, NULL);
2143                 }
2144                 if (AR_SREV_9100(ah))
2145                         REG_SET_BIT(ah, AR_RTC_RESET,
2146                                     AR_RTC_RESET_EN);
2147
2148                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2149                             AR_RTC_FORCE_WAKE_EN);
2150                 udelay(50);
2151
2152                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
2153                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2154                         if (val == AR_RTC_STATUS_ON)
2155                                 break;
2156                         udelay(50);
2157                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2158                                     AR_RTC_FORCE_WAKE_EN);
2159                 }
2160                 if (i == 0) {
2161                         ath_err(ath9k_hw_common(ah),
2162                                 "Failed to wakeup in %uus\n",
2163                                 POWER_UP_TIME / 20);
2164                         return false;
2165                 }
2166         }
2167
2168         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2169
2170         return true;
2171 }
2172
2173 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2174 {
2175         struct ath_common *common = ath9k_hw_common(ah);
2176         int status = true, setChip = true;
2177         static const char *modes[] = {
2178                 "AWAKE",
2179                 "FULL-SLEEP",
2180                 "NETWORK SLEEP",
2181                 "UNDEFINED"
2182         };
2183
2184         if (ah->power_mode == mode)
2185                 return status;
2186
2187         ath_dbg(common, RESET, "%s -> %s\n",
2188                 modes[ah->power_mode], modes[mode]);
2189
2190         switch (mode) {
2191         case ATH9K_PM_AWAKE:
2192                 status = ath9k_hw_set_power_awake(ah, setChip);
2193
2194                 if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
2195                         REG_WRITE(ah, AR_RTC_KEEP_AWAKE, 0x2);
2196
2197                 break;
2198         case ATH9K_PM_FULL_SLEEP:
2199                 if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
2200                         ar9003_mci_set_full_sleep(ah);
2201
2202                 ath9k_set_power_sleep(ah, setChip);
2203                 ah->chip_fullsleep = true;
2204                 break;
2205         case ATH9K_PM_NETWORK_SLEEP:
2206
2207                 if (ah->caps.hw_caps & ATH9K_HW_CAP_MCI)
2208                         REG_WRITE(ah, AR_RTC_KEEP_AWAKE, 0x2);
2209
2210                 ath9k_set_power_network_sleep(ah, setChip);
2211                 break;
2212         default:
2213                 ath_err(common, "Unknown power mode %u\n", mode);
2214                 return false;
2215         }
2216         ah->power_mode = mode;
2217
2218         /*
2219          * XXX: If this warning never comes up after a while then
2220          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2221          * ath9k_hw_setpower() return type void.
2222          */
2223
2224         if (!(ah->ah_flags & AH_UNPLUGGED))
2225                 ATH_DBG_WARN_ON_ONCE(!status);
2226
2227         return status;
2228 }
2229 EXPORT_SYMBOL(ath9k_hw_setpower);
2230
2231 /*******************/
2232 /* Beacon Handling */
2233 /*******************/
2234
2235 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2236 {
2237         int flags = 0;
2238
2239         ENABLE_REGWRITE_BUFFER(ah);
2240
2241         switch (ah->opmode) {
2242         case NL80211_IFTYPE_ADHOC:
2243         case NL80211_IFTYPE_MESH_POINT:
2244                 REG_SET_BIT(ah, AR_TXCFG,
2245                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2246                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2247                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2248                 flags |= AR_NDP_TIMER_EN;
2249         case NL80211_IFTYPE_AP:
2250                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2251                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2252                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2253                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2254                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2255                 flags |=
2256                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2257                 break;
2258         default:
2259                 ath_dbg(ath9k_hw_common(ah), BEACON,
2260                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2261                 return;
2262                 break;
2263         }
2264
2265         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2266         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2267         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2268         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2269
2270         REGWRITE_BUFFER_FLUSH(ah);
2271
2272         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2273 }
2274 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2275
2276 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2277                                     const struct ath9k_beacon_state *bs)
2278 {
2279         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2280         struct ath9k_hw_capabilities *pCap = &ah->caps;
2281         struct ath_common *common = ath9k_hw_common(ah);
2282
2283         ENABLE_REGWRITE_BUFFER(ah);
2284
2285         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2286
2287         REG_WRITE(ah, AR_BEACON_PERIOD,
2288                   TU_TO_USEC(bs->bs_intval));
2289         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2290                   TU_TO_USEC(bs->bs_intval));
2291
2292         REGWRITE_BUFFER_FLUSH(ah);
2293
2294         REG_RMW_FIELD(ah, AR_RSSI_THR,
2295                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2296
2297         beaconintval = bs->bs_intval;
2298
2299         if (bs->bs_sleepduration > beaconintval)
2300                 beaconintval = bs->bs_sleepduration;
2301
2302         dtimperiod = bs->bs_dtimperiod;
2303         if (bs->bs_sleepduration > dtimperiod)
2304                 dtimperiod = bs->bs_sleepduration;
2305
2306         if (beaconintval == dtimperiod)
2307                 nextTbtt = bs->bs_nextdtim;
2308         else
2309                 nextTbtt = bs->bs_nexttbtt;
2310
2311         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2312         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2313         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2314         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2315
2316         ENABLE_REGWRITE_BUFFER(ah);
2317
2318         REG_WRITE(ah, AR_NEXT_DTIM,
2319                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2320         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2321
2322         REG_WRITE(ah, AR_SLEEP1,
2323                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2324                   | AR_SLEEP1_ASSUME_DTIM);
2325
2326         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2327                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2328         else
2329                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2330
2331         REG_WRITE(ah, AR_SLEEP2,
2332                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2333
2334         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2335         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2336
2337         REGWRITE_BUFFER_FLUSH(ah);
2338
2339         REG_SET_BIT(ah, AR_TIMER_MODE,
2340                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2341                     AR_DTIM_TIMER_EN);
2342
2343         /* TSF Out of Range Threshold */
2344         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2345 }
2346 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2347
2348 /*******************/
2349 /* HW Capabilities */
2350 /*******************/
2351
2352 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2353 {
2354         eeprom_chainmask &= chip_chainmask;
2355         if (eeprom_chainmask)
2356                 return eeprom_chainmask;
2357         else
2358                 return chip_chainmask;
2359 }
2360
2361 /**
2362  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2363  * @ah: the atheros hardware data structure
2364  *
2365  * We enable DFS support upstream on chipsets which have passed a series
2366  * of tests. The testing requirements are going to be documented. Desired
2367  * test requirements are documented at:
2368  *
2369  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2370  *
2371  * Once a new chipset gets properly tested an individual commit can be used
2372  * to document the testing for DFS for that chipset.
2373  */
2374 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2375 {
2376
2377         switch (ah->hw_version.macVersion) {
2378         /* AR9580 will likely be our first target to get testing on */
2379         case AR_SREV_VERSION_9580:
2380         default:
2381                 return false;
2382         }
2383 }
2384
2385 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2386 {
2387         struct ath9k_hw_capabilities *pCap = &ah->caps;
2388         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2389         struct ath_common *common = ath9k_hw_common(ah);
2390         unsigned int chip_chainmask;
2391
2392         u16 eeval;
2393         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2394
2395         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2396         regulatory->current_rd = eeval;
2397
2398         if (ah->opmode != NL80211_IFTYPE_AP &&
2399             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2400                 if (regulatory->current_rd == 0x64 ||
2401                     regulatory->current_rd == 0x65)
2402                         regulatory->current_rd += 5;
2403                 else if (regulatory->current_rd == 0x41)
2404                         regulatory->current_rd = 0x43;
2405                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2406                         regulatory->current_rd);
2407         }
2408
2409         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2410         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2411                 ath_err(common,
2412                         "no band has been marked as supported in EEPROM\n");
2413                 return -EINVAL;
2414         }
2415
2416         if (eeval & AR5416_OPFLAGS_11A)
2417                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2418
2419         if (eeval & AR5416_OPFLAGS_11G)
2420                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2421
2422         if (AR_SREV_9485(ah) || AR_SREV_9285(ah) || AR_SREV_9330(ah))
2423                 chip_chainmask = 1;
2424         else if (AR_SREV_9462(ah))
2425                 chip_chainmask = 3;
2426         else if (!AR_SREV_9280_20_OR_LATER(ah))
2427                 chip_chainmask = 7;
2428         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2429                 chip_chainmask = 3;
2430         else
2431                 chip_chainmask = 7;
2432
2433         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2434         /*
2435          * For AR9271 we will temporarilly uses the rx chainmax as read from
2436          * the EEPROM.
2437          */
2438         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2439             !(eeval & AR5416_OPFLAGS_11A) &&
2440             !(AR_SREV_9271(ah)))
2441                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2442                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2443         else if (AR_SREV_9100(ah))
2444                 pCap->rx_chainmask = 0x7;
2445         else
2446                 /* Use rx_chainmask from EEPROM. */
2447                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2448
2449         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2450         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2451         ah->txchainmask = pCap->tx_chainmask;
2452         ah->rxchainmask = pCap->rx_chainmask;
2453
2454         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2455
2456         /* enable key search for every frame in an aggregate */
2457         if (AR_SREV_9300_20_OR_LATER(ah))
2458                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2459
2460         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2461
2462         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2463                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2464         else
2465                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2466
2467         if (AR_SREV_9271(ah))
2468                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2469         else if (AR_DEVID_7010(ah))
2470                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2471         else if (AR_SREV_9300_20_OR_LATER(ah))
2472                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2473         else if (AR_SREV_9287_11_OR_LATER(ah))
2474                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2475         else if (AR_SREV_9285_12_OR_LATER(ah))
2476                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2477         else if (AR_SREV_9280_20_OR_LATER(ah))
2478                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2479         else
2480                 pCap->num_gpio_pins = AR_NUM_GPIO;
2481
2482         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2483                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2484         else
2485                 pCap->rts_aggr_limit = (8 * 1024);
2486
2487 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2488         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2489         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2490                 ah->rfkill_gpio =
2491                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2492                 ah->rfkill_polarity =
2493                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2494
2495                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2496         }
2497 #endif
2498         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2499                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2500         else
2501                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2502
2503         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2504                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2505         else
2506                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2507
2508         if (AR_SREV_9300_20_OR_LATER(ah)) {
2509                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2510                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah))
2511                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2512
2513                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2514                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2515                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2516                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2517                 pCap->txs_len = sizeof(struct ar9003_txs);
2518                 if (!ah->config.paprd_disable &&
2519                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2520                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2521         } else {
2522                 pCap->tx_desc_len = sizeof(struct ath_desc);
2523                 if (AR_SREV_9280_20(ah))
2524                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2525         }
2526
2527         if (AR_SREV_9300_20_OR_LATER(ah))
2528                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2529
2530         if (AR_SREV_9300_20_OR_LATER(ah))
2531                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2532
2533         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2534                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2535
2536         if (AR_SREV_9285(ah))
2537                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2538                         ant_div_ctl1 =
2539                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2540                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2541                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2542                 }
2543         if (AR_SREV_9300_20_OR_LATER(ah)) {
2544                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2545                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2546         }
2547
2548
2549         if (AR_SREV_9330(ah) || AR_SREV_9485(ah)) {
2550                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2551                 /*
2552                  * enable the diversity-combining algorithm only when
2553                  * both enable_lna_div and enable_fast_div are set
2554                  *              Table for Diversity
2555                  * ant_div_alt_lnaconf          bit 0-1
2556                  * ant_div_main_lnaconf         bit 2-3
2557                  * ant_div_alt_gaintb           bit 4
2558                  * ant_div_main_gaintb          bit 5
2559                  * enable_ant_div_lnadiv        bit 6
2560                  * enable_ant_fast_div          bit 7
2561                  */
2562                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2563                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2564         }
2565
2566         if (AR_SREV_9485_10(ah)) {
2567                 pCap->pcie_lcr_extsync_en = true;
2568                 pCap->pcie_lcr_offset = 0x80;
2569         }
2570
2571         if (ath9k_hw_dfs_tested(ah))
2572                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2573
2574         tx_chainmask = pCap->tx_chainmask;
2575         rx_chainmask = pCap->rx_chainmask;
2576         while (tx_chainmask || rx_chainmask) {
2577                 if (tx_chainmask & BIT(0))
2578                         pCap->max_txchains++;
2579                 if (rx_chainmask & BIT(0))
2580                         pCap->max_rxchains++;
2581
2582                 tx_chainmask >>= 1;
2583                 rx_chainmask >>= 1;
2584         }
2585
2586         if (AR_SREV_9300_20_OR_LATER(ah)) {
2587                 ah->enabled_cals |= TX_IQ_CAL;
2588                 if (AR_SREV_9485_OR_LATER(ah))
2589                         ah->enabled_cals |= TX_IQ_ON_AGC_CAL;
2590         }
2591
2592         if (AR_SREV_9462(ah)) {
2593
2594                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2595                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2596
2597                 if (AR_SREV_9462_20(ah))
2598                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2599
2600         }
2601
2602
2603         return 0;
2604 }
2605
2606 /****************************/
2607 /* GPIO / RFKILL / Antennae */
2608 /****************************/
2609
2610 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2611                                          u32 gpio, u32 type)
2612 {
2613         int addr;
2614         u32 gpio_shift, tmp;
2615
2616         if (gpio > 11)
2617                 addr = AR_GPIO_OUTPUT_MUX3;
2618         else if (gpio > 5)
2619                 addr = AR_GPIO_OUTPUT_MUX2;
2620         else
2621                 addr = AR_GPIO_OUTPUT_MUX1;
2622
2623         gpio_shift = (gpio % 6) * 5;
2624
2625         if (AR_SREV_9280_20_OR_LATER(ah)
2626             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2627                 REG_RMW(ah, addr, (type << gpio_shift),
2628                         (0x1f << gpio_shift));
2629         } else {
2630                 tmp = REG_READ(ah, addr);
2631                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2632                 tmp &= ~(0x1f << gpio_shift);
2633                 tmp |= (type << gpio_shift);
2634                 REG_WRITE(ah, addr, tmp);
2635         }
2636 }
2637
2638 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2639 {
2640         u32 gpio_shift;
2641
2642         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2643
2644         if (AR_DEVID_7010(ah)) {
2645                 gpio_shift = gpio;
2646                 REG_RMW(ah, AR7010_GPIO_OE,
2647                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2648                         (AR7010_GPIO_OE_MASK << gpio_shift));
2649                 return;
2650         }
2651
2652         gpio_shift = gpio << 1;
2653         REG_RMW(ah,
2654                 AR_GPIO_OE_OUT,
2655                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2656                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2657 }
2658 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2659
2660 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2661 {
2662 #define MS_REG_READ(x, y) \
2663         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2664
2665         if (gpio >= ah->caps.num_gpio_pins)
2666                 return 0xffffffff;
2667
2668         if (AR_DEVID_7010(ah)) {
2669                 u32 val;
2670                 val = REG_READ(ah, AR7010_GPIO_IN);
2671                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2672         } else if (AR_SREV_9300_20_OR_LATER(ah))
2673                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2674                         AR_GPIO_BIT(gpio)) != 0;
2675         else if (AR_SREV_9271(ah))
2676                 return MS_REG_READ(AR9271, gpio) != 0;
2677         else if (AR_SREV_9287_11_OR_LATER(ah))
2678                 return MS_REG_READ(AR9287, gpio) != 0;
2679         else if (AR_SREV_9285_12_OR_LATER(ah))
2680                 return MS_REG_READ(AR9285, gpio) != 0;
2681         else if (AR_SREV_9280_20_OR_LATER(ah))
2682                 return MS_REG_READ(AR928X, gpio) != 0;
2683         else
2684                 return MS_REG_READ(AR, gpio) != 0;
2685 }
2686 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2687
2688 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2689                          u32 ah_signal_type)
2690 {
2691         u32 gpio_shift;
2692
2693         if (AR_DEVID_7010(ah)) {
2694                 gpio_shift = gpio;
2695                 REG_RMW(ah, AR7010_GPIO_OE,
2696                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2697                         (AR7010_GPIO_OE_MASK << gpio_shift));
2698                 return;
2699         }
2700
2701         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2702         gpio_shift = 2 * gpio;
2703         REG_RMW(ah,
2704                 AR_GPIO_OE_OUT,
2705                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2706                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2707 }
2708 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2709
2710 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2711 {
2712         if (AR_DEVID_7010(ah)) {
2713                 val = val ? 0 : 1;
2714                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2715                         AR_GPIO_BIT(gpio));
2716                 return;
2717         }
2718
2719         if (AR_SREV_9271(ah))
2720                 val = ~val;
2721
2722         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2723                 AR_GPIO_BIT(gpio));
2724 }
2725 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2726
2727 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2728 {
2729         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2730 }
2731 EXPORT_SYMBOL(ath9k_hw_setantenna);
2732
2733 /*********************/
2734 /* General Operation */
2735 /*********************/
2736
2737 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2738 {
2739         u32 bits = REG_READ(ah, AR_RX_FILTER);
2740         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2741
2742         if (phybits & AR_PHY_ERR_RADAR)
2743                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2744         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2745                 bits |= ATH9K_RX_FILTER_PHYERR;
2746
2747         return bits;
2748 }
2749 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2750
2751 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2752 {
2753         u32 phybits;
2754
2755         ENABLE_REGWRITE_BUFFER(ah);
2756
2757         if (AR_SREV_9462(ah))
2758                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2759
2760         REG_WRITE(ah, AR_RX_FILTER, bits);
2761
2762         phybits = 0;
2763         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2764                 phybits |= AR_PHY_ERR_RADAR;
2765         if (bits & ATH9K_RX_FILTER_PHYERR)
2766                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2767         REG_WRITE(ah, AR_PHY_ERR, phybits);
2768
2769         if (phybits)
2770                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2771         else
2772                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2773
2774         REGWRITE_BUFFER_FLUSH(ah);
2775 }
2776 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2777
2778 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2779 {
2780         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2781                 return false;
2782
2783         ath9k_hw_init_pll(ah, NULL);
2784         ah->htc_reset_init = true;
2785         return true;
2786 }
2787 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2788
2789 bool ath9k_hw_disable(struct ath_hw *ah)
2790 {
2791         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2792                 return false;
2793
2794         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2795                 return false;
2796
2797         ath9k_hw_init_pll(ah, NULL);
2798         return true;
2799 }
2800 EXPORT_SYMBOL(ath9k_hw_disable);
2801
2802 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2803 {
2804         enum eeprom_param gain_param;
2805
2806         if (IS_CHAN_2GHZ(chan))
2807                 gain_param = EEP_ANTENNA_GAIN_2G;
2808         else
2809                 gain_param = EEP_ANTENNA_GAIN_5G;
2810
2811         return ah->eep_ops->get_eeprom(ah, gain_param);
2812 }
2813
2814 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2815                             bool test)
2816 {
2817         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2818         struct ieee80211_channel *channel;
2819         int chan_pwr, new_pwr, max_gain;
2820         int ant_gain, ant_reduction = 0;
2821
2822         if (!chan)
2823                 return;
2824
2825         channel = chan->chan;
2826         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2827         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2828         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2829
2830         ant_gain = get_antenna_gain(ah, chan);
2831         if (ant_gain > max_gain)
2832                 ant_reduction = ant_gain - max_gain;
2833
2834         ah->eep_ops->set_txpower(ah, chan,
2835                                  ath9k_regd_get_ctl(reg, chan),
2836                                  ant_reduction, new_pwr, test);
2837 }
2838
2839 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2840 {
2841         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2842         struct ath9k_channel *chan = ah->curchan;
2843         struct ieee80211_channel *channel = chan->chan;
2844
2845         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2846         if (test)
2847                 channel->max_power = MAX_RATE_POWER / 2;
2848
2849         ath9k_hw_apply_txpower(ah, chan, test);
2850
2851         if (test)
2852                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2853 }
2854 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2855
2856 void ath9k_hw_setopmode(struct ath_hw *ah)
2857 {
2858         ath9k_hw_set_operating_mode(ah, ah->opmode);
2859 }
2860 EXPORT_SYMBOL(ath9k_hw_setopmode);
2861
2862 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2863 {
2864         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2865         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2866 }
2867 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2868
2869 void ath9k_hw_write_associd(struct ath_hw *ah)
2870 {
2871         struct ath_common *common = ath9k_hw_common(ah);
2872
2873         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2874         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2875                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2876 }
2877 EXPORT_SYMBOL(ath9k_hw_write_associd);
2878
2879 #define ATH9K_MAX_TSF_READ 10
2880
2881 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2882 {
2883         u32 tsf_lower, tsf_upper1, tsf_upper2;
2884         int i;
2885
2886         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2887         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2888                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2889                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2890                 if (tsf_upper2 == tsf_upper1)
2891                         break;
2892                 tsf_upper1 = tsf_upper2;
2893         }
2894
2895         WARN_ON( i == ATH9K_MAX_TSF_READ );
2896
2897         return (((u64)tsf_upper1 << 32) | tsf_lower);
2898 }
2899 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2900
2901 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2902 {
2903         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2904         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2905 }
2906 EXPORT_SYMBOL(ath9k_hw_settsf64);
2907
2908 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2909 {
2910         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2911                            AH_TSF_WRITE_TIMEOUT))
2912                 ath_dbg(ath9k_hw_common(ah), RESET,
2913                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2914
2915         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2916 }
2917 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2918
2919 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2920 {
2921         if (setting)
2922                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2923         else
2924                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2925 }
2926 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2927
2928 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2929 {
2930         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2931         u32 macmode;
2932
2933         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2934                 macmode = AR_2040_JOINED_RX_CLEAR;
2935         else
2936                 macmode = 0;
2937
2938         REG_WRITE(ah, AR_2040_MODE, macmode);
2939 }
2940
2941 /* HW Generic timers configuration */
2942
2943 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2944 {
2945         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2946         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2947         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2948         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2949         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2950         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2951         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2952         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2953         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2954         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2955                                 AR_NDP2_TIMER_MODE, 0x0002},
2956         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2957                                 AR_NDP2_TIMER_MODE, 0x0004},
2958         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2959                                 AR_NDP2_TIMER_MODE, 0x0008},
2960         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2961                                 AR_NDP2_TIMER_MODE, 0x0010},
2962         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2963                                 AR_NDP2_TIMER_MODE, 0x0020},
2964         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2965                                 AR_NDP2_TIMER_MODE, 0x0040},
2966         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2967                                 AR_NDP2_TIMER_MODE, 0x0080}
2968 };
2969
2970 /* HW generic timer primitives */
2971
2972 /* compute and clear index of rightmost 1 */
2973 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2974 {
2975         u32 b;
2976
2977         b = *mask;
2978         b &= (0-b);
2979         *mask &= ~b;
2980         b *= debruijn32;
2981         b >>= 27;
2982
2983         return timer_table->gen_timer_index[b];
2984 }
2985
2986 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2987 {
2988         return REG_READ(ah, AR_TSF_L32);
2989 }
2990 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2991
2992 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2993                                           void (*trigger)(void *),
2994                                           void (*overflow)(void *),
2995                                           void *arg,
2996                                           u8 timer_index)
2997 {
2998         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2999         struct ath_gen_timer *timer;
3000
3001         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
3002
3003         if (timer == NULL) {
3004                 ath_err(ath9k_hw_common(ah),
3005                         "Failed to allocate memory for hw timer[%d]\n",
3006                         timer_index);
3007                 return NULL;
3008         }
3009
3010         /* allocate a hardware generic timer slot */
3011         timer_table->timers[timer_index] = timer;
3012         timer->index = timer_index;
3013         timer->trigger = trigger;
3014         timer->overflow = overflow;
3015         timer->arg = arg;
3016
3017         return timer;
3018 }
3019 EXPORT_SYMBOL(ath_gen_timer_alloc);
3020
3021 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
3022                               struct ath_gen_timer *timer,
3023                               u32 trig_timeout,
3024                               u32 timer_period)
3025 {
3026         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3027         u32 tsf, timer_next;
3028
3029         BUG_ON(!timer_period);
3030
3031         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
3032
3033         tsf = ath9k_hw_gettsf32(ah);
3034
3035         timer_next = tsf + trig_timeout;
3036
3037         ath_dbg(ath9k_hw_common(ah), HWTIMER,
3038                 "current tsf %x period %x timer_next %x\n",
3039                 tsf, timer_period, timer_next);
3040
3041         /*
3042          * Program generic timer registers
3043          */
3044         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3045                  timer_next);
3046         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3047                   timer_period);
3048         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3049                     gen_tmr_configuration[timer->index].mode_mask);
3050
3051         if (AR_SREV_9462(ah)) {
3052                 /*
3053                  * Starting from AR9462, each generic timer can select which tsf
3054                  * to use. But we still follow the old rule, 0 - 7 use tsf and
3055                  * 8 - 15  use tsf2.
3056                  */
3057                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3058                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3059                                        (1 << timer->index));
3060                 else
3061                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3062                                        (1 << timer->index));
3063         }
3064
3065         /* Enable both trigger and thresh interrupt masks */
3066         REG_SET_BIT(ah, AR_IMR_S5,
3067                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3068                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3069 }
3070 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3071
3072 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3073 {
3074         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3075
3076         if ((timer->index < AR_FIRST_NDP_TIMER) ||
3077                 (timer->index >= ATH_MAX_GEN_TIMER)) {
3078                 return;
3079         }
3080
3081         /* Clear generic timer enable bits. */
3082         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3083                         gen_tmr_configuration[timer->index].mode_mask);
3084
3085         /* Disable both trigger and thresh interrupt masks */
3086         REG_CLR_BIT(ah, AR_IMR_S5,
3087                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3088                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3089
3090         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
3091 }
3092 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3093
3094 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3095 {
3096         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3097
3098         /* free the hardware generic timer slot */
3099         timer_table->timers[timer->index] = NULL;
3100         kfree(timer);
3101 }
3102 EXPORT_SYMBOL(ath_gen_timer_free);
3103
3104 /*
3105  * Generic Timer Interrupts handling
3106  */
3107 void ath_gen_timer_isr(struct ath_hw *ah)
3108 {
3109         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3110         struct ath_gen_timer *timer;
3111         struct ath_common *common = ath9k_hw_common(ah);
3112         u32 trigger_mask, thresh_mask, index;
3113
3114         /* get hardware generic timer interrupt status */
3115         trigger_mask = ah->intr_gen_timer_trigger;
3116         thresh_mask = ah->intr_gen_timer_thresh;
3117         trigger_mask &= timer_table->timer_mask.val;
3118         thresh_mask &= timer_table->timer_mask.val;
3119
3120         trigger_mask &= ~thresh_mask;
3121
3122         while (thresh_mask) {
3123                 index = rightmost_index(timer_table, &thresh_mask);
3124                 timer = timer_table->timers[index];
3125                 BUG_ON(!timer);
3126                 ath_dbg(common, HWTIMER, "TSF overflow for Gen timer %d\n",
3127                         index);
3128                 timer->overflow(timer->arg);
3129         }
3130
3131         while (trigger_mask) {
3132                 index = rightmost_index(timer_table, &trigger_mask);
3133                 timer = timer_table->timers[index];
3134                 BUG_ON(!timer);
3135                 ath_dbg(common, HWTIMER,
3136                         "Gen timer[%d] trigger\n", index);
3137                 timer->trigger(timer->arg);
3138         }
3139 }
3140 EXPORT_SYMBOL(ath_gen_timer_isr);
3141
3142 /********/
3143 /* HTC  */
3144 /********/
3145
3146 static struct {
3147         u32 version;
3148         const char * name;
3149 } ath_mac_bb_names[] = {
3150         /* Devices with external radios */
3151         { AR_SREV_VERSION_5416_PCI,     "5416" },
3152         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3153         { AR_SREV_VERSION_9100,         "9100" },
3154         { AR_SREV_VERSION_9160,         "9160" },
3155         /* Single-chip solutions */
3156         { AR_SREV_VERSION_9280,         "9280" },
3157         { AR_SREV_VERSION_9285,         "9285" },
3158         { AR_SREV_VERSION_9287,         "9287" },
3159         { AR_SREV_VERSION_9271,         "9271" },
3160         { AR_SREV_VERSION_9300,         "9300" },
3161         { AR_SREV_VERSION_9330,         "9330" },
3162         { AR_SREV_VERSION_9340,         "9340" },
3163         { AR_SREV_VERSION_9485,         "9485" },
3164         { AR_SREV_VERSION_9462,         "9462" },
3165 };
3166
3167 /* For devices with external radios */
3168 static struct {
3169         u16 version;
3170         const char * name;
3171 } ath_rf_names[] = {
3172         { 0,                            "5133" },
3173         { AR_RAD5133_SREV_MAJOR,        "5133" },
3174         { AR_RAD5122_SREV_MAJOR,        "5122" },
3175         { AR_RAD2133_SREV_MAJOR,        "2133" },
3176         { AR_RAD2122_SREV_MAJOR,        "2122" }
3177 };
3178
3179 /*
3180  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3181  */
3182 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3183 {
3184         int i;
3185
3186         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3187                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3188                         return ath_mac_bb_names[i].name;
3189                 }
3190         }
3191
3192         return "????";
3193 }
3194
3195 /*
3196  * Return the RF name. "????" is returned if the RF is unknown.
3197  * Used for devices with external radios.
3198  */
3199 static const char *ath9k_hw_rf_name(u16 rf_version)
3200 {
3201         int i;
3202
3203         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3204                 if (ath_rf_names[i].version == rf_version) {
3205                         return ath_rf_names[i].name;
3206                 }
3207         }
3208
3209         return "????";
3210 }
3211
3212 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3213 {
3214         int used;
3215
3216         /* chipsets >= AR9280 are single-chip */
3217         if (AR_SREV_9280_20_OR_LATER(ah)) {
3218                 used = snprintf(hw_name, len,
3219                                "Atheros AR%s Rev:%x",
3220                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3221                                ah->hw_version.macRev);
3222         }
3223         else {
3224                 used = snprintf(hw_name, len,
3225                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3226                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3227                                ah->hw_version.macRev,
3228                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
3229                                                 AR_RADIO_SREV_MAJOR)),
3230                                ah->hw_version.phyRev);
3231         }
3232
3233         hw_name[used] = '\0';
3234 }
3235 EXPORT_SYMBOL(ath9k_hw_name);