drivers/iommu/amd_iommu_types.h

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #ifndef _ASM_X86_AMD_IOMMU_TYPES_H
  21 #define _ASM_X86_AMD_IOMMU_TYPES_H
  22
  23 #include <linux/types.h>
  24 #include <linux/mutex.h>
  25 #include <linux/list.h>
  26 #include <linux/spinlock.h>
  27 #include <linux/pci.h>
  28 #include <linux/irqreturn.h>
  29
  30 /*
  31  * Maximum number of IOMMUs supported
  32  */
  33 #define MAX_IOMMUS      32
  34
  35 /*
  36  * some size calculation constants
  37  */
  38 #define DEV_TABLE_ENTRY_SIZE            32
  39 #define ALIAS_TABLE_ENTRY_SIZE          2
  40 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
  41
  42 /* Capability offsets used by the driver */
  43 #define MMIO_CAP_HDR_OFFSET     0x00
  44 #define MMIO_RANGE_OFFSET       0x0c
  45 #define MMIO_MISC_OFFSET        0x10
  46
  47 /* Masks, shifts and macros to parse the device range capability */
  48 #define MMIO_RANGE_LD_MASK      0xff000000
  49 #define MMIO_RANGE_FD_MASK      0x00ff0000
  50 #define MMIO_RANGE_BUS_MASK     0x0000ff00
  51 #define MMIO_RANGE_LD_SHIFT     24
  52 #define MMIO_RANGE_FD_SHIFT     16
  53 #define MMIO_RANGE_BUS_SHIFT    8
  54 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
  55 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
  56 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
  57 #define MMIO_MSI_NUM(x) ((x) & 0x1f)
  58
  59 /* Flag masks for the AMD IOMMU exclusion range */
  60 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
  61 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
  62
  63 /* Used offsets into the MMIO space */
  64 #define MMIO_DEV_TABLE_OFFSET   0x0000
  65 #define MMIO_CMD_BUF_OFFSET     0x0008
  66 #define MMIO_EVT_BUF_OFFSET     0x0010
  67 #define MMIO_CONTROL_OFFSET     0x0018
  68 #define MMIO_EXCL_BASE_OFFSET   0x0020
  69 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
  70 #define MMIO_EXT_FEATURES       0x0030
  71 #define MMIO_PPR_LOG_OFFSET     0x0038
  72 #define MMIO_CMD_HEAD_OFFSET    0x2000
  73 #define MMIO_CMD_TAIL_OFFSET    0x2008
  74 #define MMIO_EVT_HEAD_OFFSET    0x2010
  75 #define MMIO_EVT_TAIL_OFFSET    0x2018
  76 #define MMIO_STATUS_OFFSET      0x2020
  77 #define MMIO_PPR_HEAD_OFFSET    0x2030
  78 #define MMIO_PPR_TAIL_OFFSET    0x2038
  79 #define MMIO_CNTR_CONF_OFFSET   0x4000
  80 #define MMIO_CNTR_REG_OFFSET    0x40000
  81 #define MMIO_REG_END_OFFSET     0x80000
  82
  83
  84
  85 /* Extended Feature Bits */
  86 #define FEATURE_PREFETCH        (1ULL<<0)
  87 #define FEATURE_PPR             (1ULL<<1)
  88 #define FEATURE_X2APIC          (1ULL<<2)
  89 #define FEATURE_NX              (1ULL<<3)
  90 #define FEATURE_GT              (1ULL<<4)
  91 #define FEATURE_IA              (1ULL<<6)
  92 #define FEATURE_GA              (1ULL<<7)
  93 #define FEATURE_HE              (1ULL<<8)
  94 #define FEATURE_PC              (1ULL<<9)
  95
  96 #define FEATURE_PASID_SHIFT     32
  97 #define FEATURE_PASID_MASK      (0x1fULL << FEATURE_PASID_SHIFT)
  98
  99 #define FEATURE_GLXVAL_SHIFT    14
 100 #define FEATURE_GLXVAL_MASK     (0x03ULL << FEATURE_GLXVAL_SHIFT)
 101
 102 #define PASID_MASK              0x000fffff
 103
 104 /* MMIO status bits */
 105 #define MMIO_STATUS_EVT_INT_MASK        (1 << 1)
 106 #define MMIO_STATUS_COM_WAIT_INT_MASK   (1 << 2)
 107 #define MMIO_STATUS_PPR_INT_MASK        (1 << 6)
 108
 109 /* event logging constants */
 110 #define EVENT_ENTRY_SIZE        0x10
 111 #define EVENT_TYPE_SHIFT        28
 112 #define EVENT_TYPE_MASK         0xf
 113 #define EVENT_TYPE_ILL_DEV      0x1
 114 #define EVENT_TYPE_IO_FAULT     0x2
 115 #define EVENT_TYPE_DEV_TAB_ERR  0x3
 116 #define EVENT_TYPE_PAGE_TAB_ERR 0x4
 117 #define EVENT_TYPE_ILL_CMD      0x5
 118 #define EVENT_TYPE_CMD_HARD_ERR 0x6
 119 #define EVENT_TYPE_IOTLB_INV_TO 0x7
 120 #define EVENT_TYPE_INV_DEV_REQ  0x8
 121 #define EVENT_DEVID_MASK        0xffff
 122 #define EVENT_DEVID_SHIFT       0
 123 #define EVENT_DOMID_MASK        0xffff
 124 #define EVENT_DOMID_SHIFT       0
 125 #define EVENT_FLAGS_MASK        0xfff
 126 #define EVENT_FLAGS_SHIFT       0x10
 127
 128 /* feature control bits */
 129 #define CONTROL_IOMMU_EN        0x00ULL
 130 #define CONTROL_HT_TUN_EN       0x01ULL
 131 #define CONTROL_EVT_LOG_EN      0x02ULL
 132 #define CONTROL_EVT_INT_EN      0x03ULL
 133 #define CONTROL_COMWAIT_EN      0x04ULL
 134 #define CONTROL_INV_TIMEOUT     0x05ULL
 135 #define CONTROL_PASSPW_EN       0x08ULL
 136 #define CONTROL_RESPASSPW_EN    0x09ULL
 137 #define CONTROL_COHERENT_EN     0x0aULL
 138 #define CONTROL_ISOC_EN         0x0bULL
 139 #define CONTROL_CMDBUF_EN       0x0cULL
 140 #define CONTROL_PPFLOG_EN       0x0dULL
 141 #define CONTROL_PPFINT_EN       0x0eULL
 142 #define CONTROL_PPR_EN          0x0fULL
 143 #define CONTROL_GT_EN           0x10ULL
 144
 145 #define CTRL_INV_TO_MASK        (7 << CONTROL_INV_TIMEOUT)
 146 #define CTRL_INV_TO_NONE        0
 147 #define CTRL_INV_TO_1MS         1
 148 #define CTRL_INV_TO_10MS        2
 149 #define CTRL_INV_TO_100MS       3
 150 #define CTRL_INV_TO_1S          4
 151 #define CTRL_INV_TO_10S         5
 152 #define CTRL_INV_TO_100S        6
 153
 154 /* command specific defines */
 155 #define CMD_COMPL_WAIT          0x01
 156 #define CMD_INV_DEV_ENTRY       0x02
 157 #define CMD_INV_IOMMU_PAGES     0x03
 158 #define CMD_INV_IOTLB_PAGES     0x04
 159 #define CMD_INV_IRT             0x05
 160 #define CMD_COMPLETE_PPR        0x07
 161 #define CMD_INV_ALL             0x08
 162
 163 #define CMD_COMPL_WAIT_STORE_MASK       0x01
 164 #define CMD_COMPL_WAIT_INT_MASK         0x02
 165 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
 166 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
 167 #define CMD_INV_IOMMU_PAGES_GN_MASK     0x04
 168
 169 #define PPR_STATUS_MASK                 0xf
 170 #define PPR_STATUS_SHIFT                12
 171
 172 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
 173
 174 /* macros and definitions for device table entries */
 175 #define DEV_ENTRY_VALID         0x00
 176 #define DEV_ENTRY_TRANSLATION   0x01
 177 #define DEV_ENTRY_IR            0x3d
 178 #define DEV_ENTRY_IW            0x3e
 179 #define DEV_ENTRY_NO_PAGE_FAULT 0x62
 180 #define DEV_ENTRY_EX            0x67
 181 #define DEV_ENTRY_SYSMGT1       0x68
 182 #define DEV_ENTRY_SYSMGT2       0x69
 183 #define DEV_ENTRY_IRQ_TBL_EN    0x80
 184 #define DEV_ENTRY_INIT_PASS     0xb8
 185 #define DEV_ENTRY_EINT_PASS     0xb9
 186 #define DEV_ENTRY_NMI_PASS      0xba
 187 #define DEV_ENTRY_LINT0_PASS    0xbe
 188 #define DEV_ENTRY_LINT1_PASS    0xbf
 189 #define DEV_ENTRY_MODE_MASK     0x07
 190 #define DEV_ENTRY_MODE_SHIFT    0x09
 191
 192 #define MAX_DEV_TABLE_ENTRIES   0xffff
 193
 194 /* constants to configure the command buffer */
 195 #define CMD_BUFFER_SIZE    8192
 196 #define CMD_BUFFER_UNINITIALIZED 1
 197 #define CMD_BUFFER_ENTRIES 512
 198 #define MMIO_CMD_SIZE_SHIFT 56
 199 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
 200
 201 /* constants for event buffer handling */
 202 #define EVT_BUFFER_SIZE         8192 /* 512 entries */
 203 #define EVT_LEN_MASK            (0x9ULL << 56)
 204
 205 /* Constants for PPR Log handling */
 206 #define PPR_LOG_ENTRIES         512
 207 #define PPR_LOG_SIZE_SHIFT      56
 208 #define PPR_LOG_SIZE_512        (0x9ULL << PPR_LOG_SIZE_SHIFT)
 209 #define PPR_ENTRY_SIZE          16
 210 #define PPR_LOG_SIZE            (PPR_ENTRY_SIZE * PPR_LOG_ENTRIES)
 211
 212 #define PPR_REQ_TYPE(x)         (((x) >> 60) & 0xfULL)
 213 #define PPR_FLAGS(x)            (((x) >> 48) & 0xfffULL)
 214 #define PPR_DEVID(x)            ((x) & 0xffffULL)
 215 #define PPR_TAG(x)              (((x) >> 32) & 0x3ffULL)
 216 #define PPR_PASID1(x)           (((x) >> 16) & 0xffffULL)
 217 #define PPR_PASID2(x)           (((x) >> 42) & 0xfULL)
 218 #define PPR_PASID(x)            ((PPR_PASID2(x) << 16) | PPR_PASID1(x))
 219
 220 #define PPR_REQ_FAULT           0x01
 221
 222 #define PAGE_MODE_NONE    0x00
 223 #define PAGE_MODE_1_LEVEL 0x01
 224 #define PAGE_MODE_2_LEVEL 0x02
 225 #define PAGE_MODE_3_LEVEL 0x03
 226 #define PAGE_MODE_4_LEVEL 0x04
 227 #define PAGE_MODE_5_LEVEL 0x05
 228 #define PAGE_MODE_6_LEVEL 0x06
 229
 230 #define PM_LEVEL_SHIFT(x)       (12 + ((x) * 9))
 231 #define PM_LEVEL_SIZE(x)        (((x) < 6) ? \
 232                                   ((1ULL << PM_LEVEL_SHIFT((x))) - 1): \
 233                                    (0xffffffffffffffffULL))
 234 #define PM_LEVEL_INDEX(x, a)    (((a) >> PM_LEVEL_SHIFT((x))) & 0x1ffULL)
 235 #define PM_LEVEL_ENC(x)         (((x) << 9) & 0xe00ULL)
 236 #define PM_LEVEL_PDE(x, a)      ((a) | PM_LEVEL_ENC((x)) | \
 237                                  IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 238 #define PM_PTE_LEVEL(pte)       (((pte) >> 9) & 0x7ULL)
 239
 240 #define PM_MAP_4k               0
 241 #define PM_ADDR_MASK            0x000ffffffffff000ULL
 242 #define PM_MAP_MASK(lvl)        (PM_ADDR_MASK & \
 243                                 (~((1ULL << (12 + ((lvl) * 9))) - 1)))
 244 #define PM_ALIGNED(lvl, addr)   ((PM_MAP_MASK(lvl) & (addr)) == (addr))
 245
 246 /*
 247  * Returns the page table level to use for a given page size
 248  * Pagesize is expected to be a power-of-two
 249  */
 250 #define PAGE_SIZE_LEVEL(pagesize) \
 251                 ((__ffs(pagesize) - 12) / 9)
 252 /*
 253  * Returns the number of ptes to use for a given page size
 254  * Pagesize is expected to be a power-of-two
 255  */
 256 #define PAGE_SIZE_PTE_COUNT(pagesize) \
 257                 (1ULL << ((__ffs(pagesize) - 12) % 9))
 258
 259 /*
 260  * Aligns a given io-virtual address to a given page size
 261  * Pagesize is expected to be a power-of-two
 262  */
 263 #define PAGE_SIZE_ALIGN(address, pagesize) \
 264                 ((address) & ~((pagesize) - 1))
 265 /*
 266  * Creates an IOMMU PTE for an address and a given pagesize
 267  * The PTE has no permission bits set
 268  * Pagesize is expected to be a power-of-two larger than 4096
 269  */
 270 #define PAGE_SIZE_PTE(address, pagesize)                \
 271                 (((address) | ((pagesize) - 1)) &       \
 272                  (~(pagesize >> 1)) & PM_ADDR_MASK)
 273
 274 /*
 275  * Takes a PTE value with mode=0x07 and returns the page size it maps
 276  */
 277 #define PTE_PAGE_SIZE(pte) \
 278         (1ULL << (1 + ffz(((pte) | 0xfffULL))))
 279
 280 #define IOMMU_PTE_P  (1ULL << 0)
 281 #define IOMMU_PTE_TV (1ULL << 1)
 282 #define IOMMU_PTE_U  (1ULL << 59)
 283 #define IOMMU_PTE_FC (1ULL << 60)
 284 #define IOMMU_PTE_IR (1ULL << 61)
 285 #define IOMMU_PTE_IW (1ULL << 62)
 286
 287 #define DTE_FLAG_IOTLB  (0x01UL << 32)
 288 #define DTE_FLAG_GV     (0x01ULL << 55)
 289 #define DTE_GLX_SHIFT   (56)
 290 #define DTE_GLX_MASK    (3)
 291
 292 #define DTE_GCR3_VAL_A(x)       (((x) >> 12) & 0x00007ULL)
 293 #define DTE_GCR3_VAL_B(x)       (((x) >> 15) & 0x0ffffULL)
 294 #define DTE_GCR3_VAL_C(x)       (((x) >> 31) & 0xfffffULL)
 295
 296 #define DTE_GCR3_INDEX_A        0
 297 #define DTE_GCR3_INDEX_B        1
 298 #define DTE_GCR3_INDEX_C        1
 299
 300 #define DTE_GCR3_SHIFT_A        58
 301 #define DTE_GCR3_SHIFT_B        16
 302 #define DTE_GCR3_SHIFT_C        43
 303
 304 #define GCR3_VALID              0x01ULL
 305
 306 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
 307 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_P)
 308 #define IOMMU_PTE_PAGE(pte) (phys_to_virt((pte) & IOMMU_PAGE_MASK))
 309 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
 310
 311 #define IOMMU_PROT_MASK 0x03
 312 #define IOMMU_PROT_IR 0x01
 313 #define IOMMU_PROT_IW 0x02
 314
 315 /* IOMMU capabilities */
 316 #define IOMMU_CAP_IOTLB   24
 317 #define IOMMU_CAP_NPCACHE 26
 318 #define IOMMU_CAP_EFR     27
 319
 320 #define MAX_DOMAIN_ID 65536
 321
 322 /* Protection domain flags */
 323 #define PD_DMA_OPS_MASK         (1UL << 0) /* domain used for dma_ops */
 324 #define PD_DEFAULT_MASK         (1UL << 1) /* domain is a default dma_ops
 325                                               domain for an IOMMU */
 326 #define PD_PASSTHROUGH_MASK     (1UL << 2) /* domain has no page
 327                                               translation */
 328 #define PD_IOMMUV2_MASK         (1UL << 3) /* domain has gcr3 table */
 329
 330 extern bool amd_iommu_dump;
 331 #define DUMP_printk(format, arg...)                                     \
 332         do {                                                            \
 333                 if (amd_iommu_dump)                                             \
 334                         printk(KERN_INFO "AMD-Vi: " format, ## arg);    \
 335         } while(0);
 336
 337 /* global flag if IOMMUs cache non-present entries */
 338 extern bool amd_iommu_np_cache;
 339 /* Only true if all IOMMUs support device IOTLBs */
 340 extern bool amd_iommu_iotlb_sup;
 341
 342 #define MAX_IRQS_PER_TABLE      256
 343 #define IRQ_TABLE_ALIGNMENT     128
 344
 345 struct irq_remap_table {
 346         spinlock_t lock;
 347         unsigned min_index;
 348         u32 *table;
 349 };
 350
 351 extern struct irq_remap_table **irq_lookup_table;
 352
 353 /* Interrupt remapping feature used? */
 354 extern bool amd_iommu_irq_remap;
 355
 356 /* kmem_cache to get tables with 128 byte alignement */
 357 extern struct kmem_cache *amd_iommu_irq_cache;
 358
 359 /*
 360  * Make iterating over all IOMMUs easier
 361  */
 362 #define for_each_iommu(iommu) \
 363         list_for_each_entry((iommu), &amd_iommu_list, list)
 364 #define for_each_iommu_safe(iommu, next) \
 365         list_for_each_entry_safe((iommu), (next), &amd_iommu_list, list)
 366
 367 #define APERTURE_RANGE_SHIFT    27      /* 128 MB */
 368 #define APERTURE_RANGE_SIZE     (1ULL << APERTURE_RANGE_SHIFT)
 369 #define APERTURE_RANGE_PAGES    (APERTURE_RANGE_SIZE >> PAGE_SHIFT)
 370 #define APERTURE_MAX_RANGES     32      /* allows 4GB of DMA address space */
 371 #define APERTURE_RANGE_INDEX(a) ((a) >> APERTURE_RANGE_SHIFT)
 372 #define APERTURE_PAGE_INDEX(a)  (((a) >> 21) & 0x3fULL)
 373
 374
 375 /*
 376  * This struct is used to pass information about
 377  * incoming PPR faults around.
 378  */
 379 struct amd_iommu_fault {
 380         u64 address;    /* IO virtual address of the fault*/
 381         u32 pasid;      /* Address space identifier */
 382         u16 device_id;  /* Originating PCI device id */
 383         u16 tag;        /* PPR tag */
 384         u16 flags;      /* Fault flags */
 385
 386 };
 387
 388 #define PPR_FAULT_EXEC  (1 << 1)
 389 #define PPR_FAULT_READ  (1 << 2)
 390 #define PPR_FAULT_WRITE (1 << 5)
 391 #define PPR_FAULT_USER  (1 << 6)
 392 #define PPR_FAULT_RSVD  (1 << 7)
 393 #define PPR_FAULT_GN    (1 << 8)
 394
 395 struct iommu_domain;
 396
 397 /*
 398  * This structure contains generic data for  IOMMU protection domains
 399  * independent of their use.
 400  */
 401 struct protection_domain {
 402         struct list_head list;  /* for list of all protection domains */
 403         struct list_head dev_list; /* List of all devices in this domain */
 404         spinlock_t lock;        /* mostly used to lock the page table*/
 405         struct mutex api_lock;  /* protect page tables in the iommu-api path */
 406         u16 id;                 /* the domain id written to the device table */
 407         int mode;               /* paging mode (0-6 levels) */
 408         u64 *pt_root;           /* page table root pointer */
 409         int glx;                /* Number of levels for GCR3 table */
 410         u64 *gcr3_tbl;          /* Guest CR3 table */
 411         unsigned long flags;    /* flags to find out type of domain */
 412         bool updated;           /* complete domain flush required */
 413         unsigned dev_cnt;       /* devices assigned to this domain */
 414         unsigned dev_iommu[MAX_IOMMUS]; /* per-IOMMU reference count */
 415         void *priv;             /* private data */
 416         struct iommu_domain *iommu_domain; /* Pointer to generic
 417                                               domain structure */
 418
 419 };
 420
 421 /*
 422  * This struct contains device specific data for the IOMMU
 423  */
 424 struct iommu_dev_data {
 425         struct list_head list;            /* For domain->dev_list */
 426         struct list_head dev_data_list;   /* For global dev_data_list */
 427         struct iommu_dev_data *alias_data;/* The alias dev_data */
 428         struct protection_domain *domain; /* Domain the device is bound to */
 429         atomic_t bind;                    /* Domain attach reference count */
 430         struct iommu_group *group;        /* IOMMU group for virtual aliases */
 431         u16 devid;                        /* PCI Device ID */
 432         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 433         bool passthrough;                 /* Default for device is pt_domain */
 434         struct {
 435                 bool enabled;
 436                 int qdep;
 437         } ats;                            /* ATS state */
 438         bool pri_tlp;                     /* PASID TLB required for
 439                                              PPR completions */
 440         u32 errata;                       /* Bitmap for errata to apply */
 441 };
 442
 443 /*
 444  * For dynamic growth the aperture size is split into ranges of 128MB of
 445  * DMA address space each. This struct represents one such range.
 446  */
 447 struct aperture_range {
 448
 449         /* address allocation bitmap */
 450         unsigned long *bitmap;
 451
 452         /*
 453          * Array of PTE pages for the aperture. In this array we save all the
 454          * leaf pages of the domain page table used for the aperture. This way
 455          * we don't need to walk the page table to find a specific PTE. We can
 456          * just calculate its address in constant time.
 457          */
 458         u64 *pte_pages[64];
 459
 460         unsigned long offset;
 461 };
 462
 463 /*
 464  * Data container for a dma_ops specific protection domain
 465  */
 466 struct dma_ops_domain {
 467         struct list_head list;
 468
 469         /* generic protection domain information */
 470         struct protection_domain domain;
 471
 472         /* size of the aperture for the mappings */
 473         unsigned long aperture_size;
 474
 475         /* address we start to search for free addresses */
 476         unsigned long next_address;
 477
 478         /* address space relevant data */
 479         struct aperture_range *aperture[APERTURE_MAX_RANGES];
 480
 481         /* This will be set to true when TLB needs to be flushed */
 482         bool need_flush;
 483
 484         /*
 485          * if this is a preallocated domain, keep the device for which it was
 486          * preallocated in this variable
 487          */
 488         u16 target_dev;
 489 };
 490
 491 /*
 492  * Structure where we save information about one hardware AMD IOMMU in the
 493  * system.
 494  */
 495 struct amd_iommu {
 496         struct list_head list;
 497
 498         /* Index within the IOMMU array */
 499         int index;
 500
 501         /* locks the accesses to the hardware */
 502         spinlock_t lock;
 503
 504         /* Pointer to PCI device of this IOMMU */
 505         struct pci_dev *dev;
 506
 507         /* Cache pdev to root device for resume quirks */
 508         struct pci_dev *root_pdev;
 509
 510         /* physical address of MMIO space */
 511         u64 mmio_phys;
 512
 513         /* physical end address of MMIO space */
 514         u64 mmio_phys_end;
 515
 516         /* virtual address of MMIO space */
 517         u8 __iomem *mmio_base;
 518
 519         /* capabilities of that IOMMU read from ACPI */
 520         u32 cap;
 521
 522         /* flags read from acpi table */
 523         u8 acpi_flags;
 524
 525         /* Extended features */
 526         u64 features;
 527
 528         /* IOMMUv2 */
 529         bool is_iommu_v2;
 530
 531         /* PCI device id of the IOMMU device */
 532         u16 devid;
 533
 534         /*
 535          * Capability pointer. There could be more than one IOMMU per PCI
 536          * device function if there are more than one AMD IOMMU capability
 537          * pointers.
 538          */
 539         u16 cap_ptr;
 540
 541         /* pci domain of this IOMMU */
 542         u16 pci_seg;
 543
 544         /* first device this IOMMU handles. read from PCI */
 545         u16 first_device;
 546         /* last device this IOMMU handles. read from PCI */
 547         u16 last_device;
 548
 549         /* start of exclusion range of that IOMMU */
 550         u64 exclusion_start;
 551         /* length of exclusion range of that IOMMU */
 552         u64 exclusion_length;
 553
 554         /* command buffer virtual address */
 555         u8 *cmd_buf;
 556         /* size of command buffer */
 557         u32 cmd_buf_size;
 558
 559         /* size of event buffer */
 560         u32 evt_buf_size;
 561         /* event buffer virtual address */
 562         u8 *evt_buf;
 563
 564         /* Base of the PPR log, if present */
 565         u8 *ppr_log;
 566
 567         /* true if interrupts for this IOMMU are already enabled */
 568         bool int_enabled;
 569
 570         /* if one, we need to send a completion wait command */
 571         bool need_sync;
 572
 573         /* default dma_ops domain for that IOMMU */
 574         struct dma_ops_domain *default_dom;
 575
 576         /*
 577          * We can't rely on the BIOS to restore all values on reinit, so we
 578          * need to stash them
 579          */
 580
 581         /* The iommu BAR */
 582         u32 stored_addr_lo;
 583         u32 stored_addr_hi;
 584
 585         /*
 586          * Each iommu has 6 l1s, each of which is documented as having 0x12
 587          * registers
 588          */
 589         u32 stored_l1[6][0x12];
 590
 591         /* The l2 indirect registers */
 592         u32 stored_l2[0x83];
 593
 594         /* The maximum PC banks and counters/bank (PCSup=1) */
 595         u8 max_banks;
 596         u8 max_counters;
 597 };
 598
 599 struct devid_map {
 600         struct list_head list;
 601         u8 id;
 602         u16 devid;
 603         bool cmd_line;
 604 };
 605
 606 /* Map HPET and IOAPIC ids to the devid used by the IOMMU */
 607 extern struct list_head ioapic_map;
 608 extern struct list_head hpet_map;
 609
 610 /*
 611  * List with all IOMMUs in the system. This list is not locked because it is
 612  * only written and read at driver initialization or suspend time
 613  */
 614 extern struct list_head amd_iommu_list;
 615
 616 /*
 617  * Array with pointers to each IOMMU struct
 618  * The indices are referenced in the protection domains
 619  */
 620 extern struct amd_iommu *amd_iommus[MAX_IOMMUS];
 621
 622 /* Number of IOMMUs present in the system */
 623 extern int amd_iommus_present;
 624
 625 /*
 626  * Declarations for the global list of all protection domains
 627  */
 628 extern spinlock_t amd_iommu_pd_lock;
 629 extern struct list_head amd_iommu_pd_list;
 630
 631 /*
 632  * Structure defining one entry in the device table
 633  */
 634 struct dev_table_entry {
 635         u64 data[4];
 636 };
 637
 638 /*
 639  * One entry for unity mappings parsed out of the ACPI table.
 640  */
 641 struct unity_map_entry {
 642         struct list_head list;
 643
 644         /* starting device id this entry is used for (including) */
 645         u16 devid_start;
 646         /* end device id this entry is used for (including) */
 647         u16 devid_end;
 648
 649         /* start address to unity map (including) */
 650         u64 address_start;
 651         /* end address to unity map (including) */
 652         u64 address_end;
 653
 654         /* required protection */
 655         int prot;
 656 };
 657
 658 /*
 659  * List of all unity mappings. It is not locked because as runtime it is only
 660  * read. It is created at ACPI table parsing time.
 661  */
 662 extern struct list_head amd_iommu_unity_map;
 663
 664 /*
 665  * Data structures for device handling
 666  */
 667
 668 /*
 669  * Device table used by hardware. Read and write accesses by software are
 670  * locked with the amd_iommu_pd_table lock.
 671  */
 672 extern struct dev_table_entry *amd_iommu_dev_table;
 673
 674 /*
 675  * Alias table to find requestor ids to device ids. Not locked because only
 676  * read on runtime.
 677  */
 678 extern u16 *amd_iommu_alias_table;
 679
 680 /*
 681  * Reverse lookup table to find the IOMMU which translates a specific device.
 682  */
 683 extern struct amd_iommu **amd_iommu_rlookup_table;
 684
 685 /* size of the dma_ops aperture as power of 2 */
 686 extern unsigned amd_iommu_aperture_order;
 687
 688 /* largest PCI device id we expect translation requests for */
 689 extern u16 amd_iommu_last_bdf;
 690
 691 /* allocation bitmap for domain ids */
 692 extern unsigned long *amd_iommu_pd_alloc_bitmap;
 693
 694 /*
 695  * If true, the addresses will be flushed on unmap time, not when
 696  * they are reused
 697  */
 698 extern u32 amd_iommu_unmap_flush;
 699
 700 /* Smallest number of PASIDs supported by any IOMMU in the system */
 701 extern u32 amd_iommu_max_pasids;
 702
 703 extern bool amd_iommu_v2_present;
 704
 705 extern bool amd_iommu_force_isolation;
 706
 707 /* Max levels of glxval supported */
 708 extern int amd_iommu_max_glx_val;
 709
 710 /*
 711  * This function flushes all internal caches of
 712  * the IOMMU used by this driver.
 713  */
 714 extern void iommu_flush_all_caches(struct amd_iommu *iommu);
 715
 716 static inline int get_ioapic_devid(int id)
 717 {
 718         struct devid_map *entry;
 719
 720         list_for_each_entry(entry, &ioapic_map, list) {
 721                 if (entry->id == id)
 722                         return entry->devid;
 723         }
 724
 725         return -EINVAL;
 726 }
 727
 728 static inline int get_hpet_devid(int id)
 729 {
 730         struct devid_map *entry;
 731
 732         list_for_each_entry(entry, &hpet_map, list) {
 733                 if (entry->id == id)
 734                         return entry->devid;
 735         }
 736
 737         return -EINVAL;
 738 }
 739
 740 #ifdef CONFIG_AMD_IOMMU_STATS
 741
 742 struct __iommu_counter {
 743         char *name;
 744         struct dentry *dent;
 745         u64 value;
 746 };
 747
 748 #define DECLARE_STATS_COUNTER(nm) \
 749         static struct __iommu_counter nm = {    \
 750                 .name = #nm,                    \
 751         }
 752
 753 #define INC_STATS_COUNTER(name)         name.value += 1
 754 #define ADD_STATS_COUNTER(name, x)      name.value += (x)
 755 #define SUB_STATS_COUNTER(name, x)      name.value -= (x)
 756
 757 #else /* CONFIG_AMD_IOMMU_STATS */
 758
 759 #define DECLARE_STATS_COUNTER(name)
 760 #define INC_STATS_COUNTER(name)
 761 #define ADD_STATS_COUNTER(name, x)
 762 #define SUB_STATS_COUNTER(name, x)
 763
 764 #endif /* CONFIG_AMD_IOMMU_STATS */
 765
 766 #endif /* _ASM_X86_AMD_IOMMU_TYPES_H */