drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <linux/irqdomain.h>
  38 #include <asm/irq_remapping.h>
  39 #include <asm/io_apic.h>
  40 #include <asm/apic.h>
  41 #include <asm/hw_irq.h>
  42 #include <asm/msidef.h>
  43 #include <asm/proto.h>
  44 #include <asm/iommu.h>
  45 #include <asm/gart.h>
  46 #include <asm/dma.h>
  47
  48 #include "amd_iommu_proto.h"
  49 #include "amd_iommu_types.h"
  50 #include "irq_remapping.h"
  51
  52 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  53
  54 #define LOOP_TIMEOUT    100000
  55
  56 /*
  57  * This bitmap is used to advertise the page sizes our hardware support
  58  * to the IOMMU core, which will then use this information to split
  59  * physically contiguous memory regions it is mapping into page sizes
  60  * that we support.
  61  *
  62  * 512GB Pages are not supported due to a hardware bug
  63  */
  64 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  65
  66 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  67
  68 /* List of all available dev_data structures */
  69 static LIST_HEAD(dev_data_list);
  70 static DEFINE_SPINLOCK(dev_data_list_lock);
  71
  72 LIST_HEAD(ioapic_map);
  73 LIST_HEAD(hpet_map);
  74
  75 /*
  76  * Domain for untranslated devices - only allocated
  77  * if iommu=pt passed on kernel cmd line.
  78  */
  79 static const struct iommu_ops amd_iommu_ops;
  80
  81 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  82 int amd_iommu_max_glx_val = -1;
  83
  84 static struct dma_map_ops amd_iommu_dma_ops;
  85
  86 /*
  87  * This struct contains device specific data for the IOMMU
  88  */
  89 struct iommu_dev_data {
  90         struct list_head list;            /* For domain->dev_list */
  91         struct list_head dev_data_list;   /* For global dev_data_list */
  92         struct protection_domain *domain; /* Domain the device is bound to */
  93         u16 devid;                        /* PCI Device ID */
  94         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
  95         bool passthrough;                 /* Device is identity mapped */
  96         struct {
  97                 bool enabled;
  98                 int qdep;
  99         } ats;                            /* ATS state */
 100         bool pri_tlp;                     /* PASID TLB required for
 101                                              PPR completions */
 102         u32 errata;                       /* Bitmap for errata to apply */
 103 };
 104
 105 /*
 106  * general struct to manage commands send to an IOMMU
 107  */
 108 struct iommu_cmd {
 109         u32 data[4];
 110 };
 111
 112 struct kmem_cache *amd_iommu_irq_cache;
 113
 114 static void update_domain(struct protection_domain *domain);
 115 static int protection_domain_init(struct protection_domain *domain);
 116
 117 /****************************************************************************
 118  *
 119  * Helper functions
 120  *
 121  ****************************************************************************/
 122
 123 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 124 {
 125         return container_of(dom, struct protection_domain, domain);
 126 }
 127
 128 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 129 {
 130         struct iommu_dev_data *dev_data;
 131         unsigned long flags;
 132
 133         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 134         if (!dev_data)
 135                 return NULL;
 136
 137         dev_data->devid = devid;
 138
 139         spin_lock_irqsave(&dev_data_list_lock, flags);
 140         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 141         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 142
 143         return dev_data;
 144 }
 145
 146 static struct iommu_dev_data *search_dev_data(u16 devid)
 147 {
 148         struct iommu_dev_data *dev_data;
 149         unsigned long flags;
 150
 151         spin_lock_irqsave(&dev_data_list_lock, flags);
 152         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 153                 if (dev_data->devid == devid)
 154                         goto out_unlock;
 155         }
 156
 157         dev_data = NULL;
 158
 159 out_unlock:
 160         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 161
 162         return dev_data;
 163 }
 164
 165 static struct iommu_dev_data *find_dev_data(u16 devid)
 166 {
 167         struct iommu_dev_data *dev_data;
 168
 169         dev_data = search_dev_data(devid);
 170
 171         if (dev_data == NULL)
 172                 dev_data = alloc_dev_data(devid);
 173
 174         return dev_data;
 175 }
 176
 177 static inline u16 get_device_id(struct device *dev)
 178 {
 179         struct pci_dev *pdev = to_pci_dev(dev);
 180
 181         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 182 }
 183
 184 static struct iommu_dev_data *get_dev_data(struct device *dev)
 185 {
 186         return dev->archdata.iommu;
 187 }
 188
 189 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 190 {
 191         static const int caps[] = {
 192                 PCI_EXT_CAP_ID_ATS,
 193                 PCI_EXT_CAP_ID_PRI,
 194                 PCI_EXT_CAP_ID_PASID,
 195         };
 196         int i, pos;
 197
 198         for (i = 0; i < 3; ++i) {
 199                 pos = pci_find_ext_capability(pdev, caps[i]);
 200                 if (pos == 0)
 201                         return false;
 202         }
 203
 204         return true;
 205 }
 206
 207 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 208 {
 209         struct iommu_dev_data *dev_data;
 210
 211         dev_data = get_dev_data(&pdev->dev);
 212
 213         return dev_data->errata & (1 << erratum) ? true : false;
 214 }
 215
 216 /*
 217  * This function actually applies the mapping to the page table of the
 218  * dma_ops domain.
 219  */
 220 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 221                                 struct unity_map_entry *e)
 222 {
 223         u64 addr;
 224
 225         for (addr = e->address_start; addr < e->address_end;
 226              addr += PAGE_SIZE) {
 227                 if (addr < dma_dom->aperture_size)
 228                         __set_bit(addr >> PAGE_SHIFT,
 229                                   dma_dom->aperture[0]->bitmap);
 230         }
 231 }
 232
 233 /*
 234  * Inits the unity mappings required for a specific device
 235  */
 236 static void init_unity_mappings_for_device(struct device *dev,
 237                                            struct dma_ops_domain *dma_dom)
 238 {
 239         struct unity_map_entry *e;
 240         u16 devid;
 241
 242         devid = get_device_id(dev);
 243
 244         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 245                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 246                         continue;
 247                 alloc_unity_mapping(dma_dom, e);
 248         }
 249 }
 250
 251 /*
 252  * This function checks if the driver got a valid device from the caller to
 253  * avoid dereferencing invalid pointers.
 254  */
 255 static bool check_device(struct device *dev)
 256 {
 257         u16 devid;
 258
 259         if (!dev || !dev->dma_mask)
 260                 return false;
 261
 262         /* No PCI device */
 263         if (!dev_is_pci(dev))
 264                 return false;
 265
 266         devid = get_device_id(dev);
 267
 268         /* Out of our scope? */
 269         if (devid > amd_iommu_last_bdf)
 270                 return false;
 271
 272         if (amd_iommu_rlookup_table[devid] == NULL)
 273                 return false;
 274
 275         return true;
 276 }
 277
 278 static void init_iommu_group(struct device *dev)
 279 {
 280         struct dma_ops_domain *dma_domain;
 281         struct iommu_domain *domain;
 282         struct iommu_group *group;
 283
 284         group = iommu_group_get_for_dev(dev);
 285         if (IS_ERR(group))
 286                 return;
 287
 288         domain = iommu_group_default_domain(group);
 289         if (!domain)
 290                 goto out;
 291
 292         dma_domain = to_pdomain(domain)->priv;
 293
 294         init_unity_mappings_for_device(dev, dma_domain);
 295 out:
 296         iommu_group_put(group);
 297 }
 298
 299 static int iommu_init_device(struct device *dev)
 300 {
 301         struct pci_dev *pdev = to_pci_dev(dev);
 302         struct iommu_dev_data *dev_data;
 303
 304         if (dev->archdata.iommu)
 305                 return 0;
 306
 307         dev_data = find_dev_data(get_device_id(dev));
 308         if (!dev_data)
 309                 return -ENOMEM;
 310
 311         if (pci_iommuv2_capable(pdev)) {
 312                 struct amd_iommu *iommu;
 313
 314                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 315                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 316         }
 317
 318         dev->archdata.iommu = dev_data;
 319
 320         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 321                           dev);
 322
 323         return 0;
 324 }
 325
 326 static void iommu_ignore_device(struct device *dev)
 327 {
 328         u16 devid, alias;
 329
 330         devid = get_device_id(dev);
 331         alias = amd_iommu_alias_table[devid];
 332
 333         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 334         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 335
 336         amd_iommu_rlookup_table[devid] = NULL;
 337         amd_iommu_rlookup_table[alias] = NULL;
 338 }
 339
 340 static void iommu_uninit_device(struct device *dev)
 341 {
 342         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 343
 344         if (!dev_data)
 345                 return;
 346
 347         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 348                             dev);
 349
 350         iommu_group_remove_device(dev);
 351
 352         /* Remove dma-ops */
 353         dev->archdata.dma_ops = NULL;
 354
 355         /*
 356          * We keep dev_data around for unplugged devices and reuse it when the
 357          * device is re-plugged - not doing so would introduce a ton of races.
 358          */
 359 }
 360
 361 #ifdef CONFIG_AMD_IOMMU_STATS
 362
 363 /*
 364  * Initialization code for statistics collection
 365  */
 366
 367 DECLARE_STATS_COUNTER(compl_wait);
 368 DECLARE_STATS_COUNTER(cnt_map_single);
 369 DECLARE_STATS_COUNTER(cnt_unmap_single);
 370 DECLARE_STATS_COUNTER(cnt_map_sg);
 371 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 372 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 373 DECLARE_STATS_COUNTER(cnt_free_coherent);
 374 DECLARE_STATS_COUNTER(cross_page);
 375 DECLARE_STATS_COUNTER(domain_flush_single);
 376 DECLARE_STATS_COUNTER(domain_flush_all);
 377 DECLARE_STATS_COUNTER(alloced_io_mem);
 378 DECLARE_STATS_COUNTER(total_map_requests);
 379 DECLARE_STATS_COUNTER(complete_ppr);
 380 DECLARE_STATS_COUNTER(invalidate_iotlb);
 381 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 382 DECLARE_STATS_COUNTER(pri_requests);
 383
 384 static struct dentry *stats_dir;
 385 static struct dentry *de_fflush;
 386
 387 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 388 {
 389         if (stats_dir == NULL)
 390                 return;
 391
 392         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 393                                        &cnt->value);
 394 }
 395
 396 static void amd_iommu_stats_init(void)
 397 {
 398         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 399         if (stats_dir == NULL)
 400                 return;
 401
 402         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 403                                          &amd_iommu_unmap_flush);
 404
 405         amd_iommu_stats_add(&compl_wait);
 406         amd_iommu_stats_add(&cnt_map_single);
 407         amd_iommu_stats_add(&cnt_unmap_single);
 408         amd_iommu_stats_add(&cnt_map_sg);
 409         amd_iommu_stats_add(&cnt_unmap_sg);
 410         amd_iommu_stats_add(&cnt_alloc_coherent);
 411         amd_iommu_stats_add(&cnt_free_coherent);
 412         amd_iommu_stats_add(&cross_page);
 413         amd_iommu_stats_add(&domain_flush_single);
 414         amd_iommu_stats_add(&domain_flush_all);
 415         amd_iommu_stats_add(&alloced_io_mem);
 416         amd_iommu_stats_add(&total_map_requests);
 417         amd_iommu_stats_add(&complete_ppr);
 418         amd_iommu_stats_add(&invalidate_iotlb);
 419         amd_iommu_stats_add(&invalidate_iotlb_all);
 420         amd_iommu_stats_add(&pri_requests);
 421 }
 422
 423 #endif
 424
 425 /****************************************************************************
 426  *
 427  * Interrupt handling functions
 428  *
 429  ****************************************************************************/
 430
 431 static void dump_dte_entry(u16 devid)
 432 {
 433         int i;
 434
 435         for (i = 0; i < 4; ++i)
 436                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 437                         amd_iommu_dev_table[devid].data[i]);
 438 }
 439
 440 static void dump_command(unsigned long phys_addr)
 441 {
 442         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 443         int i;
 444
 445         for (i = 0; i < 4; ++i)
 446                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 447 }
 448
 449 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 450 {
 451         int type, devid, domid, flags;
 452         volatile u32 *event = __evt;
 453         int count = 0;
 454         u64 address;
 455
 456 retry:
 457         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 458         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 459         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 460         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 461         address = (u64)(((u64)event[3]) << 32) | event[2];
 462
 463         if (type == 0) {
 464                 /* Did we hit the erratum? */
 465                 if (++count == LOOP_TIMEOUT) {
 466                         pr_err("AMD-Vi: No event written to event log\n");
 467                         return;
 468                 }
 469                 udelay(1);
 470                 goto retry;
 471         }
 472
 473         printk(KERN_ERR "AMD-Vi: Event logged [");
 474
 475         switch (type) {
 476         case EVENT_TYPE_ILL_DEV:
 477                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 478                        "address=0x%016llx flags=0x%04x]\n",
 479                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 480                        address, flags);
 481                 dump_dte_entry(devid);
 482                 break;
 483         case EVENT_TYPE_IO_FAULT:
 484                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 485                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 486                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 487                        domid, address, flags);
 488                 break;
 489         case EVENT_TYPE_DEV_TAB_ERR:
 490                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 491                        "address=0x%016llx flags=0x%04x]\n",
 492                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 493                        address, flags);
 494                 break;
 495         case EVENT_TYPE_PAGE_TAB_ERR:
 496                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 497                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 498                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 499                        domid, address, flags);
 500                 break;
 501         case EVENT_TYPE_ILL_CMD:
 502                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 503                 dump_command(address);
 504                 break;
 505         case EVENT_TYPE_CMD_HARD_ERR:
 506                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 507                        "flags=0x%04x]\n", address, flags);
 508                 break;
 509         case EVENT_TYPE_IOTLB_INV_TO:
 510                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 511                        "address=0x%016llx]\n",
 512                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 513                        address);
 514                 break;
 515         case EVENT_TYPE_INV_DEV_REQ:
 516                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 517                        "address=0x%016llx flags=0x%04x]\n",
 518                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 519                        address, flags);
 520                 break;
 521         default:
 522                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 523         }
 524
 525         memset(__evt, 0, 4 * sizeof(u32));
 526 }
 527
 528 static void iommu_poll_events(struct amd_iommu *iommu)
 529 {
 530         u32 head, tail;
 531
 532         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 533         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 534
 535         while (head != tail) {
 536                 iommu_print_event(iommu, iommu->evt_buf + head);
 537                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 538         }
 539
 540         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 541 }
 542
 543 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 544 {
 545         struct amd_iommu_fault fault;
 546
 547         INC_STATS_COUNTER(pri_requests);
 548
 549         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 550                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 551                 return;
 552         }
 553
 554         fault.address   = raw[1];
 555         fault.pasid     = PPR_PASID(raw[0]);
 556         fault.device_id = PPR_DEVID(raw[0]);
 557         fault.tag       = PPR_TAG(raw[0]);
 558         fault.flags     = PPR_FLAGS(raw[0]);
 559
 560         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 561 }
 562
 563 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 564 {
 565         u32 head, tail;
 566
 567         if (iommu->ppr_log == NULL)
 568                 return;
 569
 570         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 571         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 572
 573         while (head != tail) {
 574                 volatile u64 *raw;
 575                 u64 entry[2];
 576                 int i;
 577
 578                 raw = (u64 *)(iommu->ppr_log + head);
 579
 580                 /*
 581                  * Hardware bug: Interrupt may arrive before the entry is
 582                  * written to memory. If this happens we need to wait for the
 583                  * entry to arrive.
 584                  */
 585                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 586                         if (PPR_REQ_TYPE(raw[0]) != 0)
 587                                 break;
 588                         udelay(1);
 589                 }
 590
 591                 /* Avoid memcpy function-call overhead */
 592                 entry[0] = raw[0];
 593                 entry[1] = raw[1];
 594
 595                 /*
 596                  * To detect the hardware bug we need to clear the entry
 597                  * back to zero.
 598                  */
 599                 raw[0] = raw[1] = 0UL;
 600
 601                 /* Update head pointer of hardware ring-buffer */
 602                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 603                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 604
 605                 /* Handle PPR entry */
 606                 iommu_handle_ppr_entry(iommu, entry);
 607
 608                 /* Refresh ring-buffer information */
 609                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 610                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 611         }
 612 }
 613
 614 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 615 {
 616         struct amd_iommu *iommu = (struct amd_iommu *) data;
 617         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 618
 619         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 620                 /* Enable EVT and PPR interrupts again */
 621                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 622                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 623
 624                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 625                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 626                         iommu_poll_events(iommu);
 627                 }
 628
 629                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 630                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 631                         iommu_poll_ppr_log(iommu);
 632                 }
 633
 634                 /*
 635                  * Hardware bug: ERBT1312
 636                  * When re-enabling interrupt (by writing 1
 637                  * to clear the bit), the hardware might also try to set
 638                  * the interrupt bit in the event status register.
 639                  * In this scenario, the bit will be set, and disable
 640                  * subsequent interrupts.
 641                  *
 642                  * Workaround: The IOMMU driver should read back the
 643                  * status register and check if the interrupt bits are cleared.
 644                  * If not, driver will need to go through the interrupt handler
 645                  * again and re-clear the bits
 646                  */
 647                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 648         }
 649         return IRQ_HANDLED;
 650 }
 651
 652 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 653 {
 654         return IRQ_WAKE_THREAD;
 655 }
 656
 657 /****************************************************************************
 658  *
 659  * IOMMU command queuing functions
 660  *
 661  ****************************************************************************/
 662
 663 static int wait_on_sem(volatile u64 *sem)
 664 {
 665         int i = 0;
 666
 667         while (*sem == 0 && i < LOOP_TIMEOUT) {
 668                 udelay(1);
 669                 i += 1;
 670         }
 671
 672         if (i == LOOP_TIMEOUT) {
 673                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 674                 return -EIO;
 675         }
 676
 677         return 0;
 678 }
 679
 680 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 681                                struct iommu_cmd *cmd,
 682                                u32 tail)
 683 {
 684         u8 *target;
 685
 686         target = iommu->cmd_buf + tail;
 687         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 688
 689         /* Copy command to buffer */
 690         memcpy(target, cmd, sizeof(*cmd));
 691
 692         /* Tell the IOMMU about it */
 693         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 694 }
 695
 696 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 697 {
 698         WARN_ON(address & 0x7ULL);
 699
 700         memset(cmd, 0, sizeof(*cmd));
 701         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 702         cmd->data[1] = upper_32_bits(__pa(address));
 703         cmd->data[2] = 1;
 704         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 705 }
 706
 707 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 708 {
 709         memset(cmd, 0, sizeof(*cmd));
 710         cmd->data[0] = devid;
 711         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 712 }
 713
 714 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 715                                   size_t size, u16 domid, int pde)
 716 {
 717         u64 pages;
 718         bool s;
 719
 720         pages = iommu_num_pages(address, size, PAGE_SIZE);
 721         s     = false;
 722
 723         if (pages > 1) {
 724                 /*
 725                  * If we have to flush more than one page, flush all
 726                  * TLB entries for this domain
 727                  */
 728                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 729                 s = true;
 730         }
 731
 732         address &= PAGE_MASK;
 733
 734         memset(cmd, 0, sizeof(*cmd));
 735         cmd->data[1] |= domid;
 736         cmd->data[2]  = lower_32_bits(address);
 737         cmd->data[3]  = upper_32_bits(address);
 738         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 739         if (s) /* size bit - we flush more than one 4kb page */
 740                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 741         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 742                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 743 }
 744
 745 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 746                                   u64 address, size_t size)
 747 {
 748         u64 pages;
 749         bool s;
 750
 751         pages = iommu_num_pages(address, size, PAGE_SIZE);
 752         s     = false;
 753
 754         if (pages > 1) {
 755                 /*
 756                  * If we have to flush more than one page, flush all
 757                  * TLB entries for this domain
 758                  */
 759                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 760                 s = true;
 761         }
 762
 763         address &= PAGE_MASK;
 764
 765         memset(cmd, 0, sizeof(*cmd));
 766         cmd->data[0]  = devid;
 767         cmd->data[0] |= (qdep & 0xff) << 24;
 768         cmd->data[1]  = devid;
 769         cmd->data[2]  = lower_32_bits(address);
 770         cmd->data[3]  = upper_32_bits(address);
 771         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 772         if (s)
 773                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 774 }
 775
 776 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 777                                   u64 address, bool size)
 778 {
 779         memset(cmd, 0, sizeof(*cmd));
 780
 781         address &= ~(0xfffULL);
 782
 783         cmd->data[0]  = pasid;
 784         cmd->data[1]  = domid;
 785         cmd->data[2]  = lower_32_bits(address);
 786         cmd->data[3]  = upper_32_bits(address);
 787         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 788         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 789         if (size)
 790                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 791         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 792 }
 793
 794 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 795                                   int qdep, u64 address, bool size)
 796 {
 797         memset(cmd, 0, sizeof(*cmd));
 798
 799         address &= ~(0xfffULL);
 800
 801         cmd->data[0]  = devid;
 802         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 803         cmd->data[0] |= (qdep  & 0xff) << 24;
 804         cmd->data[1]  = devid;
 805         cmd->data[1] |= (pasid & 0xff) << 16;
 806         cmd->data[2]  = lower_32_bits(address);
 807         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 808         cmd->data[3]  = upper_32_bits(address);
 809         if (size)
 810                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 811         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 812 }
 813
 814 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 815                                int status, int tag, bool gn)
 816 {
 817         memset(cmd, 0, sizeof(*cmd));
 818
 819         cmd->data[0]  = devid;
 820         if (gn) {
 821                 cmd->data[1]  = pasid;
 822                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 823         }
 824         cmd->data[3]  = tag & 0x1ff;
 825         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 826
 827         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 828 }
 829
 830 static void build_inv_all(struct iommu_cmd *cmd)
 831 {
 832         memset(cmd, 0, sizeof(*cmd));
 833         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 834 }
 835
 836 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 837 {
 838         memset(cmd, 0, sizeof(*cmd));
 839         cmd->data[0] = devid;
 840         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 841 }
 842
 843 /*
 844  * Writes the command to the IOMMUs command buffer and informs the
 845  * hardware about the new command.
 846  */
 847 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 848                                     struct iommu_cmd *cmd,
 849                                     bool sync)
 850 {
 851         u32 left, tail, head, next_tail;
 852         unsigned long flags;
 853
 854         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 855
 856 again:
 857         spin_lock_irqsave(&iommu->lock, flags);
 858
 859         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 860         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 861         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 862         left      = (head - next_tail) % iommu->cmd_buf_size;
 863
 864         if (left <= 2) {
 865                 struct iommu_cmd sync_cmd;
 866                 volatile u64 sem = 0;
 867                 int ret;
 868
 869                 build_completion_wait(&sync_cmd, (u64)&sem);
 870                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 871
 872                 spin_unlock_irqrestore(&iommu->lock, flags);
 873
 874                 if ((ret = wait_on_sem(&sem)) != 0)
 875                         return ret;
 876
 877                 goto again;
 878         }
 879
 880         copy_cmd_to_buffer(iommu, cmd, tail);
 881
 882         /* We need to sync now to make sure all commands are processed */
 883         iommu->need_sync = sync;
 884
 885         spin_unlock_irqrestore(&iommu->lock, flags);
 886
 887         return 0;
 888 }
 889
 890 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 891 {
 892         return iommu_queue_command_sync(iommu, cmd, true);
 893 }
 894
 895 /*
 896  * This function queues a completion wait command into the command
 897  * buffer of an IOMMU
 898  */
 899 static int iommu_completion_wait(struct amd_iommu *iommu)
 900 {
 901         struct iommu_cmd cmd;
 902         volatile u64 sem = 0;
 903         int ret;
 904
 905         if (!iommu->need_sync)
 906                 return 0;
 907
 908         build_completion_wait(&cmd, (u64)&sem);
 909
 910         ret = iommu_queue_command_sync(iommu, &cmd, false);
 911         if (ret)
 912                 return ret;
 913
 914         return wait_on_sem(&sem);
 915 }
 916
 917 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
 918 {
 919         struct iommu_cmd cmd;
 920
 921         build_inv_dte(&cmd, devid);
 922
 923         return iommu_queue_command(iommu, &cmd);
 924 }
 925
 926 static void iommu_flush_dte_all(struct amd_iommu *iommu)
 927 {
 928         u32 devid;
 929
 930         for (devid = 0; devid <= 0xffff; ++devid)
 931                 iommu_flush_dte(iommu, devid);
 932
 933         iommu_completion_wait(iommu);
 934 }
 935
 936 /*
 937  * This function uses heavy locking and may disable irqs for some time. But
 938  * this is no issue because it is only called during resume.
 939  */
 940 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
 941 {
 942         u32 dom_id;
 943
 944         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
 945                 struct iommu_cmd cmd;
 946                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
 947                                       dom_id, 1);
 948                 iommu_queue_command(iommu, &cmd);
 949         }
 950
 951         iommu_completion_wait(iommu);
 952 }
 953
 954 static void iommu_flush_all(struct amd_iommu *iommu)
 955 {
 956         struct iommu_cmd cmd;
 957
 958         build_inv_all(&cmd);
 959
 960         iommu_queue_command(iommu, &cmd);
 961         iommu_completion_wait(iommu);
 962 }
 963
 964 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
 965 {
 966         struct iommu_cmd cmd;
 967
 968         build_inv_irt(&cmd, devid);
 969
 970         iommu_queue_command(iommu, &cmd);
 971 }
 972
 973 static void iommu_flush_irt_all(struct amd_iommu *iommu)
 974 {
 975         u32 devid;
 976
 977         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
 978                 iommu_flush_irt(iommu, devid);
 979
 980         iommu_completion_wait(iommu);
 981 }
 982
 983 void iommu_flush_all_caches(struct amd_iommu *iommu)
 984 {
 985         if (iommu_feature(iommu, FEATURE_IA)) {
 986                 iommu_flush_all(iommu);
 987         } else {
 988                 iommu_flush_dte_all(iommu);
 989                 iommu_flush_irt_all(iommu);
 990                 iommu_flush_tlb_all(iommu);
 991         }
 992 }
 993
 994 /*
 995  * Command send function for flushing on-device TLB
 996  */
 997 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
 998                               u64 address, size_t size)
 999 {
1000         struct amd_iommu *iommu;
1001         struct iommu_cmd cmd;
1002         int qdep;
1003
1004         qdep     = dev_data->ats.qdep;
1005         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1006
1007         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1008
1009         return iommu_queue_command(iommu, &cmd);
1010 }
1011
1012 /*
1013  * Command send function for invalidating a device table entry
1014  */
1015 static int device_flush_dte(struct iommu_dev_data *dev_data)
1016 {
1017         struct amd_iommu *iommu;
1018         u16 alias;
1019         int ret;
1020
1021         iommu = amd_iommu_rlookup_table[dev_data->devid];
1022         alias = amd_iommu_alias_table[dev_data->devid];
1023
1024         ret = iommu_flush_dte(iommu, dev_data->devid);
1025         if (!ret && alias != dev_data->devid)
1026                 ret = iommu_flush_dte(iommu, alias);
1027         if (ret)
1028                 return ret;
1029
1030         if (dev_data->ats.enabled)
1031                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1032
1033         return ret;
1034 }
1035
1036 /*
1037  * TLB invalidation function which is called from the mapping functions.
1038  * It invalidates a single PTE if the range to flush is within a single
1039  * page. Otherwise it flushes the whole TLB of the IOMMU.
1040  */
1041 static void __domain_flush_pages(struct protection_domain *domain,
1042                                  u64 address, size_t size, int pde)
1043 {
1044         struct iommu_dev_data *dev_data;
1045         struct iommu_cmd cmd;
1046         int ret = 0, i;
1047
1048         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1049
1050         for (i = 0; i < amd_iommus_present; ++i) {
1051                 if (!domain->dev_iommu[i])
1052                         continue;
1053
1054                 /*
1055                  * Devices of this domain are behind this IOMMU
1056                  * We need a TLB flush
1057                  */
1058                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1059         }
1060
1061         list_for_each_entry(dev_data, &domain->dev_list, list) {
1062
1063                 if (!dev_data->ats.enabled)
1064                         continue;
1065
1066                 ret |= device_flush_iotlb(dev_data, address, size);
1067         }
1068
1069         WARN_ON(ret);
1070 }
1071
1072 static void domain_flush_pages(struct protection_domain *domain,
1073                                u64 address, size_t size)
1074 {
1075         __domain_flush_pages(domain, address, size, 0);
1076 }
1077
1078 /* Flush the whole IO/TLB for a given protection domain */
1079 static void domain_flush_tlb(struct protection_domain *domain)
1080 {
1081         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1082 }
1083
1084 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1085 static void domain_flush_tlb_pde(struct protection_domain *domain)
1086 {
1087         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1088 }
1089
1090 static void domain_flush_complete(struct protection_domain *domain)
1091 {
1092         int i;
1093
1094         for (i = 0; i < amd_iommus_present; ++i) {
1095                 if (!domain->dev_iommu[i])
1096                         continue;
1097
1098                 /*
1099                  * Devices of this domain are behind this IOMMU
1100                  * We need to wait for completion of all commands.
1101                  */
1102                 iommu_completion_wait(amd_iommus[i]);
1103         }
1104 }
1105
1106
1107 /*
1108  * This function flushes the DTEs for all devices in domain
1109  */
1110 static void domain_flush_devices(struct protection_domain *domain)
1111 {
1112         struct iommu_dev_data *dev_data;
1113
1114         list_for_each_entry(dev_data, &domain->dev_list, list)
1115                 device_flush_dte(dev_data);
1116 }
1117
1118 /****************************************************************************
1119  *
1120  * The functions below are used the create the page table mappings for
1121  * unity mapped regions.
1122  *
1123  ****************************************************************************/
1124
1125 /*
1126  * This function is used to add another level to an IO page table. Adding
1127  * another level increases the size of the address space by 9 bits to a size up
1128  * to 64 bits.
1129  */
1130 static bool increase_address_space(struct protection_domain *domain,
1131                                    gfp_t gfp)
1132 {
1133         u64 *pte;
1134
1135         if (domain->mode == PAGE_MODE_6_LEVEL)
1136                 /* address space already 64 bit large */
1137                 return false;
1138
1139         pte = (void *)get_zeroed_page(gfp);
1140         if (!pte)
1141                 return false;
1142
1143         *pte             = PM_LEVEL_PDE(domain->mode,
1144                                         virt_to_phys(domain->pt_root));
1145         domain->pt_root  = pte;
1146         domain->mode    += 1;
1147         domain->updated  = true;
1148
1149         return true;
1150 }
1151
1152 static u64 *alloc_pte(struct protection_domain *domain,
1153                       unsigned long address,
1154                       unsigned long page_size,
1155                       u64 **pte_page,
1156                       gfp_t gfp)
1157 {
1158         int level, end_lvl;
1159         u64 *pte, *page;
1160
1161         BUG_ON(!is_power_of_2(page_size));
1162
1163         while (address > PM_LEVEL_SIZE(domain->mode))
1164                 increase_address_space(domain, gfp);
1165
1166         level   = domain->mode - 1;
1167         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1168         address = PAGE_SIZE_ALIGN(address, page_size);
1169         end_lvl = PAGE_SIZE_LEVEL(page_size);
1170
1171         while (level > end_lvl) {
1172                 if (!IOMMU_PTE_PRESENT(*pte)) {
1173                         page = (u64 *)get_zeroed_page(gfp);
1174                         if (!page)
1175                                 return NULL;
1176                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1177                 }
1178
1179                 /* No level skipping support yet */
1180                 if (PM_PTE_LEVEL(*pte) != level)
1181                         return NULL;
1182
1183                 level -= 1;
1184
1185                 pte = IOMMU_PTE_PAGE(*pte);
1186
1187                 if (pte_page && level == end_lvl)
1188                         *pte_page = pte;
1189
1190                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1191         }
1192
1193         return pte;
1194 }
1195
1196 /*
1197  * This function checks if there is a PTE for a given dma address. If
1198  * there is one, it returns the pointer to it.
1199  */
1200 static u64 *fetch_pte(struct protection_domain *domain,
1201                       unsigned long address,
1202                       unsigned long *page_size)
1203 {
1204         int level;
1205         u64 *pte;
1206
1207         if (address > PM_LEVEL_SIZE(domain->mode))
1208                 return NULL;
1209
1210         level      =  domain->mode - 1;
1211         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1212         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1213
1214         while (level > 0) {
1215
1216                 /* Not Present */
1217                 if (!IOMMU_PTE_PRESENT(*pte))
1218                         return NULL;
1219
1220                 /* Large PTE */
1221                 if (PM_PTE_LEVEL(*pte) == 7 ||
1222                     PM_PTE_LEVEL(*pte) == 0)
1223                         break;
1224
1225                 /* No level skipping support yet */
1226                 if (PM_PTE_LEVEL(*pte) != level)
1227                         return NULL;
1228
1229                 level -= 1;
1230
1231                 /* Walk to the next level */
1232                 pte        = IOMMU_PTE_PAGE(*pte);
1233                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1234                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1235         }
1236
1237         if (PM_PTE_LEVEL(*pte) == 0x07) {
1238                 unsigned long pte_mask;
1239
1240                 /*
1241                  * If we have a series of large PTEs, make
1242                  * sure to return a pointer to the first one.
1243                  */
1244                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1245                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1246                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1247         }
1248
1249         return pte;
1250 }
1251
1252 /*
1253  * Generic mapping functions. It maps a physical address into a DMA
1254  * address space. It allocates the page table pages if necessary.
1255  * In the future it can be extended to a generic mapping function
1256  * supporting all features of AMD IOMMU page tables like level skipping
1257  * and full 64 bit address spaces.
1258  */
1259 static int iommu_map_page(struct protection_domain *dom,
1260                           unsigned long bus_addr,
1261                           unsigned long phys_addr,
1262                           int prot,
1263                           unsigned long page_size)
1264 {
1265         u64 __pte, *pte;
1266         int i, count;
1267
1268         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1269         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1270
1271         if (!(prot & IOMMU_PROT_MASK))
1272                 return -EINVAL;
1273
1274         count = PAGE_SIZE_PTE_COUNT(page_size);
1275         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1276
1277         if (!pte)
1278                 return -ENOMEM;
1279
1280         for (i = 0; i < count; ++i)
1281                 if (IOMMU_PTE_PRESENT(pte[i]))
1282                         return -EBUSY;
1283
1284         if (count > 1) {
1285                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1286                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1287         } else
1288                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1289
1290         if (prot & IOMMU_PROT_IR)
1291                 __pte |= IOMMU_PTE_IR;
1292         if (prot & IOMMU_PROT_IW)
1293                 __pte |= IOMMU_PTE_IW;
1294
1295         for (i = 0; i < count; ++i)
1296                 pte[i] = __pte;
1297
1298         update_domain(dom);
1299
1300         return 0;
1301 }
1302
1303 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1304                                       unsigned long bus_addr,
1305                                       unsigned long page_size)
1306 {
1307         unsigned long long unmapped;
1308         unsigned long unmap_size;
1309         u64 *pte;
1310
1311         BUG_ON(!is_power_of_2(page_size));
1312
1313         unmapped = 0;
1314
1315         while (unmapped < page_size) {
1316
1317                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1318
1319                 if (pte) {
1320                         int i, count;
1321
1322                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1323                         for (i = 0; i < count; i++)
1324                                 pte[i] = 0ULL;
1325                 }
1326
1327                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1328                 unmapped += unmap_size;
1329         }
1330
1331         BUG_ON(unmapped && !is_power_of_2(unmapped));
1332
1333         return unmapped;
1334 }
1335
1336 /****************************************************************************
1337  *
1338  * The next functions belong to the address allocator for the dma_ops
1339  * interface functions. They work like the allocators in the other IOMMU
1340  * drivers. Its basically a bitmap which marks the allocated pages in
1341  * the aperture. Maybe it could be enhanced in the future to a more
1342  * efficient allocator.
1343  *
1344  ****************************************************************************/
1345
1346 /*
1347  * The address allocator core functions.
1348  *
1349  * called with domain->lock held
1350  */
1351
1352 /*
1353  * Used to reserve address ranges in the aperture (e.g. for exclusion
1354  * ranges.
1355  */
1356 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1357                                       unsigned long start_page,
1358                                       unsigned int pages)
1359 {
1360         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1361
1362         if (start_page + pages > last_page)
1363                 pages = last_page - start_page;
1364
1365         for (i = start_page; i < start_page + pages; ++i) {
1366                 int index = i / APERTURE_RANGE_PAGES;
1367                 int page  = i % APERTURE_RANGE_PAGES;
1368                 __set_bit(page, dom->aperture[index]->bitmap);
1369         }
1370 }
1371
1372 /*
1373  * This function is used to add a new aperture range to an existing
1374  * aperture in case of dma_ops domain allocation or address allocation
1375  * failure.
1376  */
1377 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1378                            bool populate, gfp_t gfp)
1379 {
1380         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1381         struct amd_iommu *iommu;
1382         unsigned long i, old_size, pte_pgsize;
1383
1384 #ifdef CONFIG_IOMMU_STRESS
1385         populate = false;
1386 #endif
1387
1388         if (index >= APERTURE_MAX_RANGES)
1389                 return -ENOMEM;
1390
1391         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1392         if (!dma_dom->aperture[index])
1393                 return -ENOMEM;
1394
1395         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1396         if (!dma_dom->aperture[index]->bitmap)
1397                 goto out_free;
1398
1399         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1400
1401         if (populate) {
1402                 unsigned long address = dma_dom->aperture_size;
1403                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1404                 u64 *pte, *pte_page;
1405
1406                 for (i = 0; i < num_ptes; ++i) {
1407                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1408                                         &pte_page, gfp);
1409                         if (!pte)
1410                                 goto out_free;
1411
1412                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1413
1414                         address += APERTURE_RANGE_SIZE / 64;
1415                 }
1416         }
1417
1418         old_size                = dma_dom->aperture_size;
1419         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1420
1421         /* Reserve address range used for MSI messages */
1422         if (old_size < MSI_ADDR_BASE_LO &&
1423             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1424                 unsigned long spage;
1425                 int pages;
1426
1427                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1428                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1429
1430                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1431         }
1432
1433         /* Initialize the exclusion range if necessary */
1434         for_each_iommu(iommu) {
1435                 if (iommu->exclusion_start &&
1436                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1437                     && iommu->exclusion_start < dma_dom->aperture_size) {
1438                         unsigned long startpage;
1439                         int pages = iommu_num_pages(iommu->exclusion_start,
1440                                                     iommu->exclusion_length,
1441                                                     PAGE_SIZE);
1442                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1443                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1444                 }
1445         }
1446
1447         /*
1448          * Check for areas already mapped as present in the new aperture
1449          * range and mark those pages as reserved in the allocator. Such
1450          * mappings may already exist as a result of requested unity
1451          * mappings for devices.
1452          */
1453         for (i = dma_dom->aperture[index]->offset;
1454              i < dma_dom->aperture_size;
1455              i += pte_pgsize) {
1456                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1457                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1458                         continue;
1459
1460                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1461                                           pte_pgsize >> 12);
1462         }
1463
1464         update_domain(&dma_dom->domain);
1465
1466         return 0;
1467
1468 out_free:
1469         update_domain(&dma_dom->domain);
1470
1471         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1472
1473         kfree(dma_dom->aperture[index]);
1474         dma_dom->aperture[index] = NULL;
1475
1476         return -ENOMEM;
1477 }
1478
1479 static unsigned long dma_ops_area_alloc(struct device *dev,
1480                                         struct dma_ops_domain *dom,
1481                                         unsigned int pages,
1482                                         unsigned long align_mask,
1483                                         u64 dma_mask,
1484                                         unsigned long start)
1485 {
1486         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1487         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1488         int i = start >> APERTURE_RANGE_SHIFT;
1489         unsigned long boundary_size, mask;
1490         unsigned long address = -1;
1491         unsigned long limit;
1492
1493         next_bit >>= PAGE_SHIFT;
1494
1495         mask = dma_get_seg_boundary(dev);
1496
1497         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1498                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1499
1500         for (;i < max_index; ++i) {
1501                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1502
1503                 if (dom->aperture[i]->offset >= dma_mask)
1504                         break;
1505
1506                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1507                                                dma_mask >> PAGE_SHIFT);
1508
1509                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1510                                            limit, next_bit, pages, 0,
1511                                             boundary_size, align_mask);
1512                 if (address != -1) {
1513                         address = dom->aperture[i]->offset +
1514                                   (address << PAGE_SHIFT);
1515                         dom->next_address = address + (pages << PAGE_SHIFT);
1516                         break;
1517                 }
1518
1519                 next_bit = 0;
1520         }
1521
1522         return address;
1523 }
1524
1525 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1526                                              struct dma_ops_domain *dom,
1527                                              unsigned int pages,
1528                                              unsigned long align_mask,
1529                                              u64 dma_mask)
1530 {
1531         unsigned long address;
1532
1533 #ifdef CONFIG_IOMMU_STRESS
1534         dom->next_address = 0;
1535         dom->need_flush = true;
1536 #endif
1537
1538         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1539                                      dma_mask, dom->next_address);
1540
1541         if (address == -1) {
1542                 dom->next_address = 0;
1543                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1544                                              dma_mask, 0);
1545                 dom->need_flush = true;
1546         }
1547
1548         if (unlikely(address == -1))
1549                 address = DMA_ERROR_CODE;
1550
1551         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1552
1553         return address;
1554 }
1555
1556 /*
1557  * The address free function.
1558  *
1559  * called with domain->lock held
1560  */
1561 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1562                                    unsigned long address,
1563                                    unsigned int pages)
1564 {
1565         unsigned i = address >> APERTURE_RANGE_SHIFT;
1566         struct aperture_range *range = dom->aperture[i];
1567
1568         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1569
1570 #ifdef CONFIG_IOMMU_STRESS
1571         if (i < 4)
1572                 return;
1573 #endif
1574
1575         if (address >= dom->next_address)
1576                 dom->need_flush = true;
1577
1578         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1579
1580         bitmap_clear(range->bitmap, address, pages);
1581
1582 }
1583
1584 /****************************************************************************
1585  *
1586  * The next functions belong to the domain allocation. A domain is
1587  * allocated for every IOMMU as the default domain. If device isolation
1588  * is enabled, every device get its own domain. The most important thing
1589  * about domains is the page table mapping the DMA address space they
1590  * contain.
1591  *
1592  ****************************************************************************/
1593
1594 /*
1595  * This function adds a protection domain to the global protection domain list
1596  */
1597 static void add_domain_to_list(struct protection_domain *domain)
1598 {
1599         unsigned long flags;
1600
1601         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1602         list_add(&domain->list, &amd_iommu_pd_list);
1603         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1604 }
1605
1606 /*
1607  * This function removes a protection domain to the global
1608  * protection domain list
1609  */
1610 static void del_domain_from_list(struct protection_domain *domain)
1611 {
1612         unsigned long flags;
1613
1614         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1615         list_del(&domain->list);
1616         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1617 }
1618
1619 static u16 domain_id_alloc(void)
1620 {
1621         unsigned long flags;
1622         int id;
1623
1624         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1625         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1626         BUG_ON(id == 0);
1627         if (id > 0 && id < MAX_DOMAIN_ID)
1628                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1629         else
1630                 id = 0;
1631         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1632
1633         return id;
1634 }
1635
1636 static void domain_id_free(int id)
1637 {
1638         unsigned long flags;
1639
1640         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1641         if (id > 0 && id < MAX_DOMAIN_ID)
1642                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1643         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1644 }
1645
1646 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1647 static void free_pt_##LVL (unsigned long __pt)                  \
1648 {                                                               \
1649         unsigned long p;                                        \
1650         u64 *pt;                                                \
1651         int i;                                                  \
1652                                                                 \
1653         pt = (u64 *)__pt;                                       \
1654                                                                 \
1655         for (i = 0; i < 512; ++i) {                             \
1656                 /* PTE present? */                              \
1657                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1658                         continue;                               \
1659                                                                 \
1660                 /* Large PTE? */                                \
1661                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1662                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1663                         continue;                               \
1664                                                                 \
1665                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1666                 FN(p);                                          \
1667         }                                                       \
1668         free_page((unsigned long)pt);                           \
1669 }
1670
1671 DEFINE_FREE_PT_FN(l2, free_page)
1672 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1673 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1674 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1675 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1676
1677 static void free_pagetable(struct protection_domain *domain)
1678 {
1679         unsigned long root = (unsigned long)domain->pt_root;
1680
1681         switch (domain->mode) {
1682         case PAGE_MODE_NONE:
1683                 break;
1684         case PAGE_MODE_1_LEVEL:
1685                 free_page(root);
1686                 break;
1687         case PAGE_MODE_2_LEVEL:
1688                 free_pt_l2(root);
1689                 break;
1690         case PAGE_MODE_3_LEVEL:
1691                 free_pt_l3(root);
1692                 break;
1693         case PAGE_MODE_4_LEVEL:
1694                 free_pt_l4(root);
1695                 break;
1696         case PAGE_MODE_5_LEVEL:
1697                 free_pt_l5(root);
1698                 break;
1699         case PAGE_MODE_6_LEVEL:
1700                 free_pt_l6(root);
1701                 break;
1702         default:
1703                 BUG();
1704         }
1705 }
1706
1707 static void free_gcr3_tbl_level1(u64 *tbl)
1708 {
1709         u64 *ptr;
1710         int i;
1711
1712         for (i = 0; i < 512; ++i) {
1713                 if (!(tbl[i] & GCR3_VALID))
1714                         continue;
1715
1716                 ptr = __va(tbl[i] & PAGE_MASK);
1717
1718                 free_page((unsigned long)ptr);
1719         }
1720 }
1721
1722 static void free_gcr3_tbl_level2(u64 *tbl)
1723 {
1724         u64 *ptr;
1725         int i;
1726
1727         for (i = 0; i < 512; ++i) {
1728                 if (!(tbl[i] & GCR3_VALID))
1729                         continue;
1730
1731                 ptr = __va(tbl[i] & PAGE_MASK);
1732
1733                 free_gcr3_tbl_level1(ptr);
1734         }
1735 }
1736
1737 static void free_gcr3_table(struct protection_domain *domain)
1738 {
1739         if (domain->glx == 2)
1740                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1741         else if (domain->glx == 1)
1742                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1743         else
1744                 BUG_ON(domain->glx != 0);
1745
1746         free_page((unsigned long)domain->gcr3_tbl);
1747 }
1748
1749 /*
1750  * Free a domain, only used if something went wrong in the
1751  * allocation path and we need to free an already allocated page table
1752  */
1753 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1754 {
1755         int i;
1756
1757         if (!dom)
1758                 return;
1759
1760         del_domain_from_list(&dom->domain);
1761
1762         free_pagetable(&dom->domain);
1763
1764         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1765                 if (!dom->aperture[i])
1766                         continue;
1767                 free_page((unsigned long)dom->aperture[i]->bitmap);
1768                 kfree(dom->aperture[i]);
1769         }
1770
1771         kfree(dom);
1772 }
1773
1774 /*
1775  * Allocates a new protection domain usable for the dma_ops functions.
1776  * It also initializes the page table and the address allocator data
1777  * structures required for the dma_ops interface
1778  */
1779 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1780 {
1781         struct dma_ops_domain *dma_dom;
1782
1783         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1784         if (!dma_dom)
1785                 return NULL;
1786
1787         if (protection_domain_init(&dma_dom->domain))
1788                 goto free_dma_dom;
1789
1790         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1791         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1792         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1793         dma_dom->domain.priv = dma_dom;
1794         if (!dma_dom->domain.pt_root)
1795                 goto free_dma_dom;
1796
1797         dma_dom->need_flush = false;
1798
1799         add_domain_to_list(&dma_dom->domain);
1800
1801         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1802                 goto free_dma_dom;
1803
1804         /*
1805          * mark the first page as allocated so we never return 0 as
1806          * a valid dma-address. So we can use 0 as error value
1807          */
1808         dma_dom->aperture[0]->bitmap[0] = 1;
1809         dma_dom->next_address = 0;
1810
1811
1812         return dma_dom;
1813
1814 free_dma_dom:
1815         dma_ops_domain_free(dma_dom);
1816
1817         return NULL;
1818 }
1819
1820 /*
1821  * little helper function to check whether a given protection domain is a
1822  * dma_ops domain
1823  */
1824 static bool dma_ops_domain(struct protection_domain *domain)
1825 {
1826         return domain->flags & PD_DMA_OPS_MASK;
1827 }
1828
1829 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1830 {
1831         u64 pte_root = 0;
1832         u64 flags = 0;
1833
1834         if (domain->mode != PAGE_MODE_NONE)
1835                 pte_root = virt_to_phys(domain->pt_root);
1836
1837         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1838                     << DEV_ENTRY_MODE_SHIFT;
1839         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1840
1841         flags = amd_iommu_dev_table[devid].data[1];
1842
1843         if (ats)
1844                 flags |= DTE_FLAG_IOTLB;
1845
1846         if (domain->flags & PD_IOMMUV2_MASK) {
1847                 u64 gcr3 = __pa(domain->gcr3_tbl);
1848                 u64 glx  = domain->glx;
1849                 u64 tmp;
1850
1851                 pte_root |= DTE_FLAG_GV;
1852                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1853
1854                 /* First mask out possible old values for GCR3 table */
1855                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1856                 flags    &= ~tmp;
1857
1858                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1859                 flags    &= ~tmp;
1860
1861                 /* Encode GCR3 table into DTE */
1862                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1863                 pte_root |= tmp;
1864
1865                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1866                 flags    |= tmp;
1867
1868                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1869                 flags    |= tmp;
1870         }
1871
1872         flags &= ~(0xffffUL);
1873         flags |= domain->id;
1874
1875         amd_iommu_dev_table[devid].data[1]  = flags;
1876         amd_iommu_dev_table[devid].data[0]  = pte_root;
1877 }
1878
1879 static void clear_dte_entry(u16 devid)
1880 {
1881         /* remove entry from the device table seen by the hardware */
1882         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
1883         amd_iommu_dev_table[devid].data[1] = 0;
1884
1885         amd_iommu_apply_erratum_63(devid);
1886 }
1887
1888 static void do_attach(struct iommu_dev_data *dev_data,
1889                       struct protection_domain *domain)
1890 {
1891         struct amd_iommu *iommu;
1892         u16 alias;
1893         bool ats;
1894
1895         iommu = amd_iommu_rlookup_table[dev_data->devid];
1896         alias = amd_iommu_alias_table[dev_data->devid];
1897         ats   = dev_data->ats.enabled;
1898
1899         /* Update data structures */
1900         dev_data->domain = domain;
1901         list_add(&dev_data->list, &domain->dev_list);
1902
1903         /* Do reference counting */
1904         domain->dev_iommu[iommu->index] += 1;
1905         domain->dev_cnt                 += 1;
1906
1907         /* Update device table */
1908         set_dte_entry(dev_data->devid, domain, ats);
1909         if (alias != dev_data->devid)
1910                 set_dte_entry(dev_data->devid, domain, ats);
1911
1912         device_flush_dte(dev_data);
1913 }
1914
1915 static void do_detach(struct iommu_dev_data *dev_data)
1916 {
1917         struct amd_iommu *iommu;
1918         u16 alias;
1919
1920         iommu = amd_iommu_rlookup_table[dev_data->devid];
1921         alias = amd_iommu_alias_table[dev_data->devid];
1922
1923         /* decrease reference counters */
1924         dev_data->domain->dev_iommu[iommu->index] -= 1;
1925         dev_data->domain->dev_cnt                 -= 1;
1926
1927         /* Update data structures */
1928         dev_data->domain = NULL;
1929         list_del(&dev_data->list);
1930         clear_dte_entry(dev_data->devid);
1931         if (alias != dev_data->devid)
1932                 clear_dte_entry(alias);
1933
1934         /* Flush the DTE entry */
1935         device_flush_dte(dev_data);
1936 }
1937
1938 /*
1939  * If a device is not yet associated with a domain, this function does
1940  * assigns it visible for the hardware
1941  */
1942 static int __attach_device(struct iommu_dev_data *dev_data,
1943                            struct protection_domain *domain)
1944 {
1945         int ret;
1946
1947         /*
1948          * Must be called with IRQs disabled. Warn here to detect early
1949          * when its not.
1950          */
1951         WARN_ON(!irqs_disabled());
1952
1953         /* lock domain */
1954         spin_lock(&domain->lock);
1955
1956         ret = -EBUSY;
1957         if (dev_data->domain != NULL)
1958                 goto out_unlock;
1959
1960         /* Attach alias group root */
1961         do_attach(dev_data, domain);
1962
1963         ret = 0;
1964
1965 out_unlock:
1966
1967         /* ready */
1968         spin_unlock(&domain->lock);
1969
1970         return ret;
1971 }
1972
1973
1974 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1975 {
1976         pci_disable_ats(pdev);
1977         pci_disable_pri(pdev);
1978         pci_disable_pasid(pdev);
1979 }
1980
1981 /* FIXME: Change generic reset-function to do the same */
1982 static int pri_reset_while_enabled(struct pci_dev *pdev)
1983 {
1984         u16 control;
1985         int pos;
1986
1987         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1988         if (!pos)
1989                 return -EINVAL;
1990
1991         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1992         control |= PCI_PRI_CTRL_RESET;
1993         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1994
1995         return 0;
1996 }
1997
1998 static int pdev_iommuv2_enable(struct pci_dev *pdev)
1999 {
2000         bool reset_enable;
2001         int reqs, ret;
2002
2003         /* FIXME: Hardcode number of outstanding requests for now */
2004         reqs = 32;
2005         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2006                 reqs = 1;
2007         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2008
2009         /* Only allow access to user-accessible pages */
2010         ret = pci_enable_pasid(pdev, 0);
2011         if (ret)
2012                 goto out_err;
2013
2014         /* First reset the PRI state of the device */
2015         ret = pci_reset_pri(pdev);
2016         if (ret)
2017                 goto out_err;
2018
2019         /* Enable PRI */
2020         ret = pci_enable_pri(pdev, reqs);
2021         if (ret)
2022                 goto out_err;
2023
2024         if (reset_enable) {
2025                 ret = pri_reset_while_enabled(pdev);
2026                 if (ret)
2027                         goto out_err;
2028         }
2029
2030         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2031         if (ret)
2032                 goto out_err;
2033
2034         return 0;
2035
2036 out_err:
2037         pci_disable_pri(pdev);
2038         pci_disable_pasid(pdev);
2039
2040         return ret;
2041 }
2042
2043 /* FIXME: Move this to PCI code */
2044 #define PCI_PRI_TLP_OFF         (1 << 15)
2045
2046 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2047 {
2048         u16 status;
2049         int pos;
2050
2051         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2052         if (!pos)
2053                 return false;
2054
2055         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2056
2057         return (status & PCI_PRI_TLP_OFF) ? true : false;
2058 }
2059
2060 /*
2061  * If a device is not yet associated with a domain, this function
2062  * assigns it visible for the hardware
2063  */
2064 static int attach_device(struct device *dev,
2065                          struct protection_domain *domain)
2066 {
2067         struct pci_dev *pdev = to_pci_dev(dev);
2068         struct iommu_dev_data *dev_data;
2069         unsigned long flags;
2070         int ret;
2071
2072         dev_data = get_dev_data(dev);
2073
2074         if (domain->flags & PD_IOMMUV2_MASK) {
2075                 if (!dev_data->passthrough)
2076                         return -EINVAL;
2077
2078                 if (dev_data->iommu_v2) {
2079                         if (pdev_iommuv2_enable(pdev) != 0)
2080                                 return -EINVAL;
2081
2082                         dev_data->ats.enabled = true;
2083                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2084                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2085                 }
2086         } else if (amd_iommu_iotlb_sup &&
2087                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2088                 dev_data->ats.enabled = true;
2089                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2090         }
2091
2092         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2093         ret = __attach_device(dev_data, domain);
2094         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2095
2096         /*
2097          * We might boot into a crash-kernel here. The crashed kernel
2098          * left the caches in the IOMMU dirty. So we have to flush
2099          * here to evict all dirty stuff.
2100          */
2101         domain_flush_tlb_pde(domain);
2102
2103         return ret;
2104 }
2105
2106 /*
2107  * Removes a device from a protection domain (unlocked)
2108  */
2109 static void __detach_device(struct iommu_dev_data *dev_data)
2110 {
2111         struct protection_domain *domain;
2112
2113         /*
2114          * Must be called with IRQs disabled. Warn here to detect early
2115          * when its not.
2116          */
2117         WARN_ON(!irqs_disabled());
2118
2119         if (WARN_ON(!dev_data->domain))
2120                 return;
2121
2122         domain = dev_data->domain;
2123
2124         spin_lock(&domain->lock);
2125
2126         do_detach(dev_data);
2127
2128         spin_unlock(&domain->lock);
2129 }
2130
2131 /*
2132  * Removes a device from a protection domain (with devtable_lock held)
2133  */
2134 static void detach_device(struct device *dev)
2135 {
2136         struct protection_domain *domain;
2137         struct iommu_dev_data *dev_data;
2138         unsigned long flags;
2139
2140         dev_data = get_dev_data(dev);
2141         domain   = dev_data->domain;
2142
2143         /* lock device table */
2144         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2145         __detach_device(dev_data);
2146         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2147
2148         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2149                 pdev_iommuv2_disable(to_pci_dev(dev));
2150         else if (dev_data->ats.enabled)
2151                 pci_disable_ats(to_pci_dev(dev));
2152
2153         dev_data->ats.enabled = false;
2154 }
2155
2156 static int amd_iommu_add_device(struct device *dev)
2157 {
2158         struct iommu_dev_data *dev_data;
2159         struct iommu_domain *domain;
2160         struct amd_iommu *iommu;
2161         u16 devid;
2162         int ret;
2163
2164         if (!check_device(dev) || get_dev_data(dev))
2165                 return 0;
2166
2167         devid = get_device_id(dev);
2168         iommu = amd_iommu_rlookup_table[devid];
2169
2170         ret = iommu_init_device(dev);
2171         if (ret) {
2172                 if (ret != -ENOTSUPP)
2173                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2174                                 dev_name(dev));
2175
2176                 iommu_ignore_device(dev);
2177                 dev->archdata.dma_ops = &nommu_dma_ops;
2178                 goto out;
2179         }
2180         init_iommu_group(dev);
2181
2182         dev_data = get_dev_data(dev);
2183
2184         BUG_ON(!dev_data);
2185
2186         if (iommu_pass_through || dev_data->iommu_v2)
2187                 iommu_request_dm_for_dev(dev);
2188
2189         /* Domains are initialized for this device - have a look what we ended up with */
2190         domain = iommu_get_domain_for_dev(dev);
2191         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2192                 dev_data->passthrough = true;
2193         else
2194                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2195
2196 out:
2197         iommu_completion_wait(iommu);
2198
2199         return 0;
2200 }
2201
2202 static void amd_iommu_remove_device(struct device *dev)
2203 {
2204         struct amd_iommu *iommu;
2205         u16 devid;
2206
2207         if (!check_device(dev))
2208                 return;
2209
2210         devid = get_device_id(dev);
2211         iommu = amd_iommu_rlookup_table[devid];
2212
2213         iommu_uninit_device(dev);
2214         iommu_completion_wait(iommu);
2215 }
2216
2217 /*****************************************************************************
2218  *
2219  * The next functions belong to the dma_ops mapping/unmapping code.
2220  *
2221  *****************************************************************************/
2222
2223 /*
2224  * In the dma_ops path we only have the struct device. This function
2225  * finds the corresponding IOMMU, the protection domain and the
2226  * requestor id for a given device.
2227  * If the device is not yet associated with a domain this is also done
2228  * in this function.
2229  */
2230 static struct protection_domain *get_domain(struct device *dev)
2231 {
2232         struct protection_domain *domain;
2233         struct iommu_domain *io_domain;
2234
2235         if (!check_device(dev))
2236                 return ERR_PTR(-EINVAL);
2237
2238         io_domain = iommu_get_domain_for_dev(dev);
2239         if (!io_domain)
2240                 return NULL;
2241
2242         domain = to_pdomain(io_domain);
2243         if (!dma_ops_domain(domain))
2244                 return ERR_PTR(-EBUSY);
2245
2246         return domain;
2247 }
2248
2249 static void update_device_table(struct protection_domain *domain)
2250 {
2251         struct iommu_dev_data *dev_data;
2252
2253         list_for_each_entry(dev_data, &domain->dev_list, list)
2254                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2255 }
2256
2257 static void update_domain(struct protection_domain *domain)
2258 {
2259         if (!domain->updated)
2260                 return;
2261
2262         update_device_table(domain);
2263
2264         domain_flush_devices(domain);
2265         domain_flush_tlb_pde(domain);
2266
2267         domain->updated = false;
2268 }
2269
2270 /*
2271  * This function fetches the PTE for a given address in the aperture
2272  */
2273 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2274                             unsigned long address)
2275 {
2276         struct aperture_range *aperture;
2277         u64 *pte, *pte_page;
2278
2279         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2280         if (!aperture)
2281                 return NULL;
2282
2283         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2284         if (!pte) {
2285                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2286                                 GFP_ATOMIC);
2287                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2288         } else
2289                 pte += PM_LEVEL_INDEX(0, address);
2290
2291         update_domain(&dom->domain);
2292
2293         return pte;
2294 }
2295
2296 /*
2297  * This is the generic map function. It maps one 4kb page at paddr to
2298  * the given address in the DMA address space for the domain.
2299  */
2300 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2301                                      unsigned long address,
2302                                      phys_addr_t paddr,
2303                                      int direction)
2304 {
2305         u64 *pte, __pte;
2306
2307         WARN_ON(address > dom->aperture_size);
2308
2309         paddr &= PAGE_MASK;
2310
2311         pte  = dma_ops_get_pte(dom, address);
2312         if (!pte)
2313                 return DMA_ERROR_CODE;
2314
2315         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2316
2317         if (direction == DMA_TO_DEVICE)
2318                 __pte |= IOMMU_PTE_IR;
2319         else if (direction == DMA_FROM_DEVICE)
2320                 __pte |= IOMMU_PTE_IW;
2321         else if (direction == DMA_BIDIRECTIONAL)
2322                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2323
2324         WARN_ON(*pte);
2325
2326         *pte = __pte;
2327
2328         return (dma_addr_t)address;
2329 }
2330
2331 /*
2332  * The generic unmapping function for on page in the DMA address space.
2333  */
2334 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2335                                  unsigned long address)
2336 {
2337         struct aperture_range *aperture;
2338         u64 *pte;
2339
2340         if (address >= dom->aperture_size)
2341                 return;
2342
2343         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2344         if (!aperture)
2345                 return;
2346
2347         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2348         if (!pte)
2349                 return;
2350
2351         pte += PM_LEVEL_INDEX(0, address);
2352
2353         WARN_ON(!*pte);
2354
2355         *pte = 0ULL;
2356 }
2357
2358 /*
2359  * This function contains common code for mapping of a physically
2360  * contiguous memory region into DMA address space. It is used by all
2361  * mapping functions provided with this IOMMU driver.
2362  * Must be called with the domain lock held.
2363  */
2364 static dma_addr_t __map_single(struct device *dev,
2365                                struct dma_ops_domain *dma_dom,
2366                                phys_addr_t paddr,
2367                                size_t size,
2368                                int dir,
2369                                bool align,
2370                                u64 dma_mask)
2371 {
2372         dma_addr_t offset = paddr & ~PAGE_MASK;
2373         dma_addr_t address, start, ret;
2374         unsigned int pages;
2375         unsigned long align_mask = 0;
2376         int i;
2377
2378         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2379         paddr &= PAGE_MASK;
2380
2381         INC_STATS_COUNTER(total_map_requests);
2382
2383         if (pages > 1)
2384                 INC_STATS_COUNTER(cross_page);
2385
2386         if (align)
2387                 align_mask = (1UL << get_order(size)) - 1;
2388
2389 retry:
2390         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2391                                           dma_mask);
2392         if (unlikely(address == DMA_ERROR_CODE)) {
2393                 /*
2394                  * setting next_address here will let the address
2395                  * allocator only scan the new allocated range in the
2396                  * first run. This is a small optimization.
2397                  */
2398                 dma_dom->next_address = dma_dom->aperture_size;
2399
2400                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2401                         goto out;
2402
2403                 /*
2404                  * aperture was successfully enlarged by 128 MB, try
2405                  * allocation again
2406                  */
2407                 goto retry;
2408         }
2409
2410         start = address;
2411         for (i = 0; i < pages; ++i) {
2412                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2413                 if (ret == DMA_ERROR_CODE)
2414                         goto out_unmap;
2415
2416                 paddr += PAGE_SIZE;
2417                 start += PAGE_SIZE;
2418         }
2419         address += offset;
2420
2421         ADD_STATS_COUNTER(alloced_io_mem, size);
2422
2423         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2424                 domain_flush_tlb(&dma_dom->domain);
2425                 dma_dom->need_flush = false;
2426         } else if (unlikely(amd_iommu_np_cache))
2427                 domain_flush_pages(&dma_dom->domain, address, size);
2428
2429 out:
2430         return address;
2431
2432 out_unmap:
2433
2434         for (--i; i >= 0; --i) {
2435                 start -= PAGE_SIZE;
2436                 dma_ops_domain_unmap(dma_dom, start);
2437         }
2438
2439         dma_ops_free_addresses(dma_dom, address, pages);
2440
2441         return DMA_ERROR_CODE;
2442 }
2443
2444 /*
2445  * Does the reverse of the __map_single function. Must be called with
2446  * the domain lock held too
2447  */
2448 static void __unmap_single(struct dma_ops_domain *dma_dom,
2449                            dma_addr_t dma_addr,
2450                            size_t size,
2451                            int dir)
2452 {
2453         dma_addr_t flush_addr;
2454         dma_addr_t i, start;
2455         unsigned int pages;
2456
2457         if ((dma_addr == DMA_ERROR_CODE) ||
2458             (dma_addr + size > dma_dom->aperture_size))
2459                 return;
2460
2461         flush_addr = dma_addr;
2462         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2463         dma_addr &= PAGE_MASK;
2464         start = dma_addr;
2465
2466         for (i = 0; i < pages; ++i) {
2467                 dma_ops_domain_unmap(dma_dom, start);
2468                 start += PAGE_SIZE;
2469         }
2470
2471         SUB_STATS_COUNTER(alloced_io_mem, size);
2472
2473         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2474
2475         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2476                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2477                 dma_dom->need_flush = false;
2478         }
2479 }
2480
2481 /*
2482  * The exported map_single function for dma_ops.
2483  */
2484 static dma_addr_t map_page(struct device *dev, struct page *page,
2485                            unsigned long offset, size_t size,
2486                            enum dma_data_direction dir,
2487                            struct dma_attrs *attrs)
2488 {
2489         unsigned long flags;
2490         struct protection_domain *domain;
2491         dma_addr_t addr;
2492         u64 dma_mask;
2493         phys_addr_t paddr = page_to_phys(page) + offset;
2494
2495         INC_STATS_COUNTER(cnt_map_single);
2496
2497         domain = get_domain(dev);
2498         if (PTR_ERR(domain) == -EINVAL)
2499                 return (dma_addr_t)paddr;
2500         else if (IS_ERR(domain))
2501                 return DMA_ERROR_CODE;
2502
2503         dma_mask = *dev->dma_mask;
2504
2505         spin_lock_irqsave(&domain->lock, flags);
2506
2507         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2508                             dma_mask);
2509         if (addr == DMA_ERROR_CODE)
2510                 goto out;
2511
2512         domain_flush_complete(domain);
2513
2514 out:
2515         spin_unlock_irqrestore(&domain->lock, flags);
2516
2517         return addr;
2518 }
2519
2520 /*
2521  * The exported unmap_single function for dma_ops.
2522  */
2523 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2524                        enum dma_data_direction dir, struct dma_attrs *attrs)
2525 {
2526         unsigned long flags;
2527         struct protection_domain *domain;
2528
2529         INC_STATS_COUNTER(cnt_unmap_single);
2530
2531         domain = get_domain(dev);
2532         if (IS_ERR(domain))
2533                 return;
2534
2535         spin_lock_irqsave(&domain->lock, flags);
2536
2537         __unmap_single(domain->priv, dma_addr, size, dir);
2538
2539         domain_flush_complete(domain);
2540
2541         spin_unlock_irqrestore(&domain->lock, flags);
2542 }
2543
2544 /*
2545  * The exported map_sg function for dma_ops (handles scatter-gather
2546  * lists).
2547  */
2548 static int map_sg(struct device *dev, struct scatterlist *sglist,
2549                   int nelems, enum dma_data_direction dir,
2550                   struct dma_attrs *attrs)
2551 {
2552         unsigned long flags;
2553         struct protection_domain *domain;
2554         int i;
2555         struct scatterlist *s;
2556         phys_addr_t paddr;
2557         int mapped_elems = 0;
2558         u64 dma_mask;
2559
2560         INC_STATS_COUNTER(cnt_map_sg);
2561
2562         domain = get_domain(dev);
2563         if (IS_ERR(domain))
2564                 return 0;
2565
2566         dma_mask = *dev->dma_mask;
2567
2568         spin_lock_irqsave(&domain->lock, flags);
2569
2570         for_each_sg(sglist, s, nelems, i) {
2571                 paddr = sg_phys(s);
2572
2573                 s->dma_address = __map_single(dev, domain->priv,
2574                                               paddr, s->length, dir, false,
2575                                               dma_mask);
2576
2577                 if (s->dma_address) {
2578                         s->dma_length = s->length;
2579                         mapped_elems++;
2580                 } else
2581                         goto unmap;
2582         }
2583
2584         domain_flush_complete(domain);
2585
2586 out:
2587         spin_unlock_irqrestore(&domain->lock, flags);
2588
2589         return mapped_elems;
2590 unmap:
2591         for_each_sg(sglist, s, mapped_elems, i) {
2592                 if (s->dma_address)
2593                         __unmap_single(domain->priv, s->dma_address,
2594                                        s->dma_length, dir);
2595                 s->dma_address = s->dma_length = 0;
2596         }
2597
2598         mapped_elems = 0;
2599
2600         goto out;
2601 }
2602
2603 /*
2604  * The exported map_sg function for dma_ops (handles scatter-gather
2605  * lists).
2606  */
2607 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2608                      int nelems, enum dma_data_direction dir,
2609                      struct dma_attrs *attrs)
2610 {
2611         unsigned long flags;
2612         struct protection_domain *domain;
2613         struct scatterlist *s;
2614         int i;
2615
2616         INC_STATS_COUNTER(cnt_unmap_sg);
2617
2618         domain = get_domain(dev);
2619         if (IS_ERR(domain))
2620                 return;
2621
2622         spin_lock_irqsave(&domain->lock, flags);
2623
2624         for_each_sg(sglist, s, nelems, i) {
2625                 __unmap_single(domain->priv, s->dma_address,
2626                                s->dma_length, dir);
2627                 s->dma_address = s->dma_length = 0;
2628         }
2629
2630         domain_flush_complete(domain);
2631
2632         spin_unlock_irqrestore(&domain->lock, flags);
2633 }
2634
2635 /*
2636  * The exported alloc_coherent function for dma_ops.
2637  */
2638 static void *alloc_coherent(struct device *dev, size_t size,
2639                             dma_addr_t *dma_addr, gfp_t flag,
2640                             struct dma_attrs *attrs)
2641 {
2642         u64 dma_mask = dev->coherent_dma_mask;
2643         struct protection_domain *domain;
2644         unsigned long flags;
2645         struct page *page;
2646
2647         INC_STATS_COUNTER(cnt_alloc_coherent);
2648
2649         domain = get_domain(dev);
2650         if (PTR_ERR(domain) == -EINVAL) {
2651                 page = alloc_pages(flag, get_order(size));
2652                 *dma_addr = page_to_phys(page);
2653                 return page_address(page);
2654         } else if (IS_ERR(domain))
2655                 return NULL;
2656
2657         size      = PAGE_ALIGN(size);
2658         dma_mask  = dev->coherent_dma_mask;
2659         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2660         flag     |= __GFP_ZERO;
2661
2662         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2663         if (!page) {
2664                 if (!(flag & __GFP_WAIT))
2665                         return NULL;
2666
2667                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2668                                                  get_order(size));
2669                 if (!page)
2670                         return NULL;
2671         }
2672
2673         if (!dma_mask)
2674                 dma_mask = *dev->dma_mask;
2675
2676         spin_lock_irqsave(&domain->lock, flags);
2677
2678         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2679                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2680
2681         if (*dma_addr == DMA_ERROR_CODE) {
2682                 spin_unlock_irqrestore(&domain->lock, flags);
2683                 goto out_free;
2684         }
2685
2686         domain_flush_complete(domain);
2687
2688         spin_unlock_irqrestore(&domain->lock, flags);
2689
2690         return page_address(page);
2691
2692 out_free:
2693
2694         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2695                 __free_pages(page, get_order(size));
2696
2697         return NULL;
2698 }
2699
2700 /*
2701  * The exported free_coherent function for dma_ops.
2702  */
2703 static void free_coherent(struct device *dev, size_t size,
2704                           void *virt_addr, dma_addr_t dma_addr,
2705                           struct dma_attrs *attrs)
2706 {
2707         struct protection_domain *domain;
2708         unsigned long flags;
2709         struct page *page;
2710
2711         INC_STATS_COUNTER(cnt_free_coherent);
2712
2713         page = virt_to_page(virt_addr);
2714         size = PAGE_ALIGN(size);
2715
2716         domain = get_domain(dev);
2717         if (IS_ERR(domain))
2718                 goto free_mem;
2719
2720         spin_lock_irqsave(&domain->lock, flags);
2721
2722         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2723
2724         domain_flush_complete(domain);
2725
2726         spin_unlock_irqrestore(&domain->lock, flags);
2727
2728 free_mem:
2729         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2730                 __free_pages(page, get_order(size));
2731 }
2732
2733 /*
2734  * This function is called by the DMA layer to find out if we can handle a
2735  * particular device. It is part of the dma_ops.
2736  */
2737 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2738 {
2739         return check_device(dev);
2740 }
2741
2742 static struct dma_map_ops amd_iommu_dma_ops = {
2743         .alloc = alloc_coherent,
2744         .free = free_coherent,
2745         .map_page = map_page,
2746         .unmap_page = unmap_page,
2747         .map_sg = map_sg,
2748         .unmap_sg = unmap_sg,
2749         .dma_supported = amd_iommu_dma_supported,
2750 };
2751
2752 int __init amd_iommu_init_api(void)
2753 {
2754         return bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2755 }
2756
2757 int __init amd_iommu_init_dma_ops(void)
2758 {
2759         swiotlb        = iommu_pass_through ? 1 : 0;
2760         iommu_detected = 1;
2761
2762         /*
2763          * In case we don't initialize SWIOTLB (actually the common case
2764          * when AMD IOMMU is enabled), make sure there are global
2765          * dma_ops set as a fall-back for devices not handled by this
2766          * driver (for example non-PCI devices).
2767          */
2768         if (!swiotlb)
2769                 dma_ops = &nommu_dma_ops;
2770
2771         amd_iommu_stats_init();
2772
2773         if (amd_iommu_unmap_flush)
2774                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2775         else
2776                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2777
2778         return 0;
2779 }
2780
2781 /*****************************************************************************
2782  *
2783  * The following functions belong to the exported interface of AMD IOMMU
2784  *
2785  * This interface allows access to lower level functions of the IOMMU
2786  * like protection domain handling and assignement of devices to domains
2787  * which is not possible with the dma_ops interface.
2788  *
2789  *****************************************************************************/
2790
2791 static void cleanup_domain(struct protection_domain *domain)
2792 {
2793         struct iommu_dev_data *entry;
2794         unsigned long flags;
2795
2796         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2797
2798         while (!list_empty(&domain->dev_list)) {
2799                 entry = list_first_entry(&domain->dev_list,
2800                                          struct iommu_dev_data, list);
2801                 __detach_device(entry);
2802         }
2803
2804         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2805 }
2806
2807 static void protection_domain_free(struct protection_domain *domain)
2808 {
2809         if (!domain)
2810                 return;
2811
2812         del_domain_from_list(domain);
2813
2814         if (domain->id)
2815                 domain_id_free(domain->id);
2816
2817         kfree(domain);
2818 }
2819
2820 static int protection_domain_init(struct protection_domain *domain)
2821 {
2822         spin_lock_init(&domain->lock);
2823         mutex_init(&domain->api_lock);
2824         domain->id = domain_id_alloc();
2825         if (!domain->id)
2826                 return -ENOMEM;
2827         INIT_LIST_HEAD(&domain->dev_list);
2828
2829         return 0;
2830 }
2831
2832 static struct protection_domain *protection_domain_alloc(void)
2833 {
2834         struct protection_domain *domain;
2835
2836         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2837         if (!domain)
2838                 return NULL;
2839
2840         if (protection_domain_init(domain))
2841                 goto out_err;
2842
2843         add_domain_to_list(domain);
2844
2845         return domain;
2846
2847 out_err:
2848         kfree(domain);
2849
2850         return NULL;
2851 }
2852
2853 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2854 {
2855         struct protection_domain *pdomain;
2856         struct dma_ops_domain *dma_domain;
2857
2858         switch (type) {
2859         case IOMMU_DOMAIN_UNMANAGED:
2860                 pdomain = protection_domain_alloc();
2861                 if (!pdomain)
2862                         return NULL;
2863
2864                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2865                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2866                 if (!pdomain->pt_root) {
2867                         protection_domain_free(pdomain);
2868                         return NULL;
2869                 }
2870
2871                 pdomain->domain.geometry.aperture_start = 0;
2872                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2873                 pdomain->domain.geometry.force_aperture = true;
2874
2875                 break;
2876         case IOMMU_DOMAIN_DMA:
2877                 dma_domain = dma_ops_domain_alloc();
2878                 if (!dma_domain) {
2879                         pr_err("AMD-Vi: Failed to allocate\n");
2880                         return NULL;
2881                 }
2882                 pdomain = &dma_domain->domain;
2883                 break;
2884         case IOMMU_DOMAIN_IDENTITY:
2885                 pdomain = protection_domain_alloc();
2886                 if (!pdomain)
2887                         return NULL;
2888
2889                 pdomain->mode = PAGE_MODE_NONE;
2890                 break;
2891         default:
2892                 return NULL;
2893         }
2894
2895         return &pdomain->domain;
2896 }
2897
2898 static void amd_iommu_domain_free(struct iommu_domain *dom)
2899 {
2900         struct protection_domain *domain;
2901
2902         if (!dom)
2903                 return;
2904
2905         domain = to_pdomain(dom);
2906
2907         if (domain->dev_cnt > 0)
2908                 cleanup_domain(domain);
2909
2910         BUG_ON(domain->dev_cnt != 0);
2911
2912         if (domain->mode != PAGE_MODE_NONE)
2913                 free_pagetable(domain);
2914
2915         if (domain->flags & PD_IOMMUV2_MASK)
2916                 free_gcr3_table(domain);
2917
2918         protection_domain_free(domain);
2919 }
2920
2921 static void amd_iommu_detach_device(struct iommu_domain *dom,
2922                                     struct device *dev)
2923 {
2924         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2925         struct amd_iommu *iommu;
2926         u16 devid;
2927
2928         if (!check_device(dev))
2929                 return;
2930
2931         devid = get_device_id(dev);
2932
2933         if (dev_data->domain != NULL)
2934                 detach_device(dev);
2935
2936         iommu = amd_iommu_rlookup_table[devid];
2937         if (!iommu)
2938                 return;
2939
2940         iommu_completion_wait(iommu);
2941 }
2942
2943 static int amd_iommu_attach_device(struct iommu_domain *dom,
2944                                    struct device *dev)
2945 {
2946         struct protection_domain *domain = to_pdomain(dom);
2947         struct iommu_dev_data *dev_data;
2948         struct amd_iommu *iommu;
2949         int ret;
2950
2951         if (!check_device(dev))
2952                 return -EINVAL;
2953
2954         dev_data = dev->archdata.iommu;
2955
2956         iommu = amd_iommu_rlookup_table[dev_data->devid];
2957         if (!iommu)
2958                 return -EINVAL;
2959
2960         if (dev_data->domain)
2961                 detach_device(dev);
2962
2963         ret = attach_device(dev, domain);
2964
2965         iommu_completion_wait(iommu);
2966
2967         return ret;
2968 }
2969
2970 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
2971                          phys_addr_t paddr, size_t page_size, int iommu_prot)
2972 {
2973         struct protection_domain *domain = to_pdomain(dom);
2974         int prot = 0;
2975         int ret;
2976
2977         if (domain->mode == PAGE_MODE_NONE)
2978                 return -EINVAL;
2979
2980         if (iommu_prot & IOMMU_READ)
2981                 prot |= IOMMU_PROT_IR;
2982         if (iommu_prot & IOMMU_WRITE)
2983                 prot |= IOMMU_PROT_IW;
2984
2985         mutex_lock(&domain->api_lock);
2986         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
2987         mutex_unlock(&domain->api_lock);
2988
2989         return ret;
2990 }
2991
2992 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
2993                            size_t page_size)
2994 {
2995         struct protection_domain *domain = to_pdomain(dom);
2996         size_t unmap_size;
2997
2998         if (domain->mode == PAGE_MODE_NONE)
2999                 return -EINVAL;
3000
3001         mutex_lock(&domain->api_lock);
3002         unmap_size = iommu_unmap_page(domain, iova, page_size);
3003         mutex_unlock(&domain->api_lock);
3004
3005         domain_flush_tlb_pde(domain);
3006
3007         return unmap_size;
3008 }
3009
3010 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3011                                           dma_addr_t iova)
3012 {
3013         struct protection_domain *domain = to_pdomain(dom);
3014         unsigned long offset_mask, pte_pgsize;
3015         u64 *pte, __pte;
3016
3017         if (domain->mode == PAGE_MODE_NONE)
3018                 return iova;
3019
3020         pte = fetch_pte(domain, iova, &pte_pgsize);
3021
3022         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3023                 return 0;
3024
3025         offset_mask = pte_pgsize - 1;
3026         __pte       = *pte & PM_ADDR_MASK;
3027
3028         return (__pte & ~offset_mask) | (iova & offset_mask);
3029 }
3030
3031 static bool amd_iommu_capable(enum iommu_cap cap)
3032 {
3033         switch (cap) {
3034         case IOMMU_CAP_CACHE_COHERENCY:
3035                 return true;
3036         case IOMMU_CAP_INTR_REMAP:
3037                 return (irq_remapping_enabled == 1);
3038         case IOMMU_CAP_NOEXEC:
3039                 return false;
3040         }
3041
3042         return false;
3043 }
3044
3045 static void amd_iommu_get_dm_regions(struct device *dev,
3046                                      struct list_head *head)
3047 {
3048         struct unity_map_entry *entry;
3049         u16 devid;
3050
3051         devid = get_device_id(dev);
3052
3053         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3054                 struct iommu_dm_region *region;
3055
3056                 if (devid < entry->devid_start || devid > entry->devid_end)
3057                         continue;
3058
3059                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3060                 if (!region) {
3061                         pr_err("Out of memory allocating dm-regions for %s\n",
3062                                 dev_name(dev));
3063                         return;
3064                 }
3065
3066                 region->start = entry->address_start;
3067                 region->length = entry->address_end - entry->address_start;
3068                 if (entry->prot & IOMMU_PROT_IR)
3069                         region->prot |= IOMMU_READ;
3070                 if (entry->prot & IOMMU_PROT_IW)
3071                         region->prot |= IOMMU_WRITE;
3072
3073                 list_add_tail(&region->list, head);
3074         }
3075 }
3076
3077 static void amd_iommu_put_dm_regions(struct device *dev,
3078                                      struct list_head *head)
3079 {
3080         struct iommu_dm_region *entry, *next;
3081
3082         list_for_each_entry_safe(entry, next, head, list)
3083                 kfree(entry);
3084 }
3085
3086 static const struct iommu_ops amd_iommu_ops = {
3087         .capable = amd_iommu_capable,
3088         .domain_alloc = amd_iommu_domain_alloc,
3089         .domain_free  = amd_iommu_domain_free,
3090         .attach_dev = amd_iommu_attach_device,
3091         .detach_dev = amd_iommu_detach_device,
3092         .map = amd_iommu_map,
3093         .unmap = amd_iommu_unmap,
3094         .map_sg = default_iommu_map_sg,
3095         .iova_to_phys = amd_iommu_iova_to_phys,
3096         .add_device = amd_iommu_add_device,
3097         .remove_device = amd_iommu_remove_device,
3098         .get_dm_regions = amd_iommu_get_dm_regions,
3099         .put_dm_regions = amd_iommu_put_dm_regions,
3100         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3101 };
3102
3103 /*****************************************************************************
3104  *
3105  * The next functions do a basic initialization of IOMMU for pass through
3106  * mode
3107  *
3108  * In passthrough mode the IOMMU is initialized and enabled but not used for
3109  * DMA-API translation.
3110  *
3111  *****************************************************************************/
3112
3113 /* IOMMUv2 specific functions */
3114 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3115 {
3116         return atomic_notifier_chain_register(&ppr_notifier, nb);
3117 }
3118 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3119
3120 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3121 {
3122         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3123 }
3124 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3125
3126 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3127 {
3128         struct protection_domain *domain = to_pdomain(dom);
3129         unsigned long flags;
3130
3131         spin_lock_irqsave(&domain->lock, flags);
3132
3133         /* Update data structure */
3134         domain->mode    = PAGE_MODE_NONE;
3135         domain->updated = true;
3136
3137         /* Make changes visible to IOMMUs */
3138         update_domain(domain);
3139
3140         /* Page-table is not visible to IOMMU anymore, so free it */
3141         free_pagetable(domain);
3142
3143         spin_unlock_irqrestore(&domain->lock, flags);
3144 }
3145 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3146
3147 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3148 {
3149         struct protection_domain *domain = to_pdomain(dom);
3150         unsigned long flags;
3151         int levels, ret;
3152
3153         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3154                 return -EINVAL;
3155
3156         /* Number of GCR3 table levels required */
3157         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3158                 levels += 1;
3159
3160         if (levels > amd_iommu_max_glx_val)
3161                 return -EINVAL;
3162
3163         spin_lock_irqsave(&domain->lock, flags);
3164
3165         /*
3166          * Save us all sanity checks whether devices already in the
3167          * domain support IOMMUv2. Just force that the domain has no
3168          * devices attached when it is switched into IOMMUv2 mode.
3169          */
3170         ret = -EBUSY;
3171         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3172                 goto out;
3173
3174         ret = -ENOMEM;
3175         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3176         if (domain->gcr3_tbl == NULL)
3177                 goto out;
3178
3179         domain->glx      = levels;
3180         domain->flags   |= PD_IOMMUV2_MASK;
3181         domain->updated  = true;
3182
3183         update_domain(domain);
3184
3185         ret = 0;
3186
3187 out:
3188         spin_unlock_irqrestore(&domain->lock, flags);
3189
3190         return ret;
3191 }
3192 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3193
3194 static int __flush_pasid(struct protection_domain *domain, int pasid,
3195                          u64 address, bool size)
3196 {
3197         struct iommu_dev_data *dev_data;
3198         struct iommu_cmd cmd;
3199         int i, ret;
3200
3201         if (!(domain->flags & PD_IOMMUV2_MASK))
3202                 return -EINVAL;
3203
3204         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3205
3206         /*
3207          * IOMMU TLB needs to be flushed before Device TLB to
3208          * prevent device TLB refill from IOMMU TLB
3209          */
3210         for (i = 0; i < amd_iommus_present; ++i) {
3211                 if (domain->dev_iommu[i] == 0)
3212                         continue;
3213
3214                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3215                 if (ret != 0)
3216                         goto out;
3217         }
3218
3219         /* Wait until IOMMU TLB flushes are complete */
3220         domain_flush_complete(domain);
3221
3222         /* Now flush device TLBs */
3223         list_for_each_entry(dev_data, &domain->dev_list, list) {
3224                 struct amd_iommu *iommu;
3225                 int qdep;
3226
3227                 /*
3228                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3229                  * domain.
3230                  */
3231                 if (!dev_data->ats.enabled)
3232                         continue;
3233
3234                 qdep  = dev_data->ats.qdep;
3235                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3236
3237                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3238                                       qdep, address, size);
3239
3240                 ret = iommu_queue_command(iommu, &cmd);
3241                 if (ret != 0)
3242                         goto out;
3243         }
3244
3245         /* Wait until all device TLBs are flushed */
3246         domain_flush_complete(domain);
3247
3248         ret = 0;
3249
3250 out:
3251
3252         return ret;
3253 }
3254
3255 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3256                                   u64 address)
3257 {
3258         INC_STATS_COUNTER(invalidate_iotlb);
3259
3260         return __flush_pasid(domain, pasid, address, false);
3261 }
3262
3263 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3264                          u64 address)
3265 {
3266         struct protection_domain *domain = to_pdomain(dom);
3267         unsigned long flags;
3268         int ret;
3269
3270         spin_lock_irqsave(&domain->lock, flags);
3271         ret = __amd_iommu_flush_page(domain, pasid, address);
3272         spin_unlock_irqrestore(&domain->lock, flags);
3273
3274         return ret;
3275 }
3276 EXPORT_SYMBOL(amd_iommu_flush_page);
3277
3278 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3279 {
3280         INC_STATS_COUNTER(invalidate_iotlb_all);
3281
3282         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3283                              true);
3284 }
3285
3286 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3287 {
3288         struct protection_domain *domain = to_pdomain(dom);
3289         unsigned long flags;
3290         int ret;
3291
3292         spin_lock_irqsave(&domain->lock, flags);
3293         ret = __amd_iommu_flush_tlb(domain, pasid);
3294         spin_unlock_irqrestore(&domain->lock, flags);
3295
3296         return ret;
3297 }
3298 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3299
3300 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3301 {
3302         int index;
3303         u64 *pte;
3304
3305         while (true) {
3306
3307                 index = (pasid >> (9 * level)) & 0x1ff;
3308                 pte   = &root[index];
3309
3310                 if (level == 0)
3311                         break;
3312
3313                 if (!(*pte & GCR3_VALID)) {
3314                         if (!alloc)
3315                                 return NULL;
3316
3317                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3318                         if (root == NULL)
3319                                 return NULL;
3320
3321                         *pte = __pa(root) | GCR3_VALID;
3322                 }
3323
3324                 root = __va(*pte & PAGE_MASK);
3325
3326                 level -= 1;
3327         }
3328
3329         return pte;
3330 }
3331
3332 static int __set_gcr3(struct protection_domain *domain, int pasid,
3333                       unsigned long cr3)
3334 {
3335         u64 *pte;
3336
3337         if (domain->mode != PAGE_MODE_NONE)
3338                 return -EINVAL;
3339
3340         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3341         if (pte == NULL)
3342                 return -ENOMEM;
3343
3344         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3345
3346         return __amd_iommu_flush_tlb(domain, pasid);
3347 }
3348
3349 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3350 {
3351         u64 *pte;
3352
3353         if (domain->mode != PAGE_MODE_NONE)
3354                 return -EINVAL;
3355
3356         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3357         if (pte == NULL)
3358                 return 0;
3359
3360         *pte = 0;
3361
3362         return __amd_iommu_flush_tlb(domain, pasid);
3363 }
3364
3365 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3366                               unsigned long cr3)
3367 {
3368         struct protection_domain *domain = to_pdomain(dom);
3369         unsigned long flags;
3370         int ret;
3371
3372         spin_lock_irqsave(&domain->lock, flags);
3373         ret = __set_gcr3(domain, pasid, cr3);
3374         spin_unlock_irqrestore(&domain->lock, flags);
3375
3376         return ret;
3377 }
3378 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3379
3380 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3381 {
3382         struct protection_domain *domain = to_pdomain(dom);
3383         unsigned long flags;
3384         int ret;
3385
3386         spin_lock_irqsave(&domain->lock, flags);
3387         ret = __clear_gcr3(domain, pasid);
3388         spin_unlock_irqrestore(&domain->lock, flags);
3389
3390         return ret;
3391 }
3392 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3393
3394 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3395                            int status, int tag)
3396 {
3397         struct iommu_dev_data *dev_data;
3398         struct amd_iommu *iommu;
3399         struct iommu_cmd cmd;
3400
3401         INC_STATS_COUNTER(complete_ppr);
3402
3403         dev_data = get_dev_data(&pdev->dev);
3404         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3405
3406         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3407                            tag, dev_data->pri_tlp);
3408
3409         return iommu_queue_command(iommu, &cmd);
3410 }
3411 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3412
3413 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3414 {
3415         struct protection_domain *pdomain;
3416
3417         pdomain = get_domain(&pdev->dev);
3418         if (IS_ERR(pdomain))
3419                 return NULL;
3420
3421         /* Only return IOMMUv2 domains */
3422         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3423                 return NULL;
3424
3425         return &pdomain->domain;
3426 }
3427 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3428
3429 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3430 {
3431         struct iommu_dev_data *dev_data;
3432
3433         if (!amd_iommu_v2_supported())
3434                 return;
3435
3436         dev_data = get_dev_data(&pdev->dev);
3437         dev_data->errata |= (1 << erratum);
3438 }
3439 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3440
3441 int amd_iommu_device_info(struct pci_dev *pdev,
3442                           struct amd_iommu_device_info *info)
3443 {
3444         int max_pasids;
3445         int pos;
3446
3447         if (pdev == NULL || info == NULL)
3448                 return -EINVAL;
3449
3450         if (!amd_iommu_v2_supported())
3451                 return -EINVAL;
3452
3453         memset(info, 0, sizeof(*info));
3454
3455         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3456         if (pos)
3457                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3458
3459         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3460         if (pos)
3461                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3462
3463         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3464         if (pos) {
3465                 int features;
3466
3467                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3468                 max_pasids = min(max_pasids, (1 << 20));
3469
3470                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3471                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3472
3473                 features = pci_pasid_features(pdev);
3474                 if (features & PCI_PASID_CAP_EXEC)
3475                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3476                 if (features & PCI_PASID_CAP_PRIV)
3477                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3478         }
3479
3480         return 0;
3481 }
3482 EXPORT_SYMBOL(amd_iommu_device_info);
3483
3484 #ifdef CONFIG_IRQ_REMAP
3485
3486 /*****************************************************************************
3487  *
3488  * Interrupt Remapping Implementation
3489  *
3490  *****************************************************************************/
3491
3492 union irte {
3493         u32 val;
3494         struct {
3495                 u32 valid       : 1,
3496                     no_fault    : 1,
3497                     int_type    : 3,
3498                     rq_eoi      : 1,
3499                     dm          : 1,
3500                     rsvd_1      : 1,
3501                     destination : 8,
3502                     vector      : 8,
3503                     rsvd_2      : 8;
3504         } fields;
3505 };
3506
3507 struct irq_2_irte {
3508         u16 devid; /* Device ID for IRTE table */
3509         u16 index; /* Index into IRTE table*/
3510 };
3511
3512 struct amd_ir_data {
3513         struct irq_2_irte                       irq_2_irte;
3514         union irte                              irte_entry;
3515         union {
3516                 struct msi_msg                  msi_entry;
3517         };
3518 };
3519
3520 static struct irq_chip amd_ir_chip;
3521
3522 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3523 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3524 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3525 #define DTE_IRQ_REMAP_ENABLE    1ULL
3526
3527 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3528 {
3529         u64 dte;
3530
3531         dte     = amd_iommu_dev_table[devid].data[2];
3532         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3533         dte     |= virt_to_phys(table->table);
3534         dte     |= DTE_IRQ_REMAP_INTCTL;
3535         dte     |= DTE_IRQ_TABLE_LEN;
3536         dte     |= DTE_IRQ_REMAP_ENABLE;
3537
3538         amd_iommu_dev_table[devid].data[2] = dte;
3539 }
3540
3541 #define IRTE_ALLOCATED (~1U)
3542
3543 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3544 {
3545         struct irq_remap_table *table = NULL;
3546         struct amd_iommu *iommu;
3547         unsigned long flags;
3548         u16 alias;
3549
3550         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3551
3552         iommu = amd_iommu_rlookup_table[devid];
3553         if (!iommu)
3554                 goto out_unlock;
3555
3556         table = irq_lookup_table[devid];
3557         if (table)
3558                 goto out;
3559
3560         alias = amd_iommu_alias_table[devid];
3561         table = irq_lookup_table[alias];
3562         if (table) {
3563                 irq_lookup_table[devid] = table;
3564                 set_dte_irq_entry(devid, table);
3565                 iommu_flush_dte(iommu, devid);
3566                 goto out;
3567         }
3568
3569         /* Nothing there yet, allocate new irq remapping table */
3570         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3571         if (!table)
3572                 goto out;
3573
3574         /* Initialize table spin-lock */
3575         spin_lock_init(&table->lock);
3576
3577         if (ioapic)
3578                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3579                 table->min_index = 32;
3580
3581         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3582         if (!table->table) {
3583                 kfree(table);
3584                 table = NULL;
3585                 goto out;
3586         }
3587
3588         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3589
3590         if (ioapic) {
3591                 int i;
3592
3593                 for (i = 0; i < 32; ++i)
3594                         table->table[i] = IRTE_ALLOCATED;
3595         }
3596
3597         irq_lookup_table[devid] = table;
3598         set_dte_irq_entry(devid, table);
3599         iommu_flush_dte(iommu, devid);
3600         if (devid != alias) {
3601                 irq_lookup_table[alias] = table;
3602                 set_dte_irq_entry(alias, table);
3603                 iommu_flush_dte(iommu, alias);
3604         }
3605
3606 out:
3607         iommu_completion_wait(iommu);
3608
3609 out_unlock:
3610         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3611
3612         return table;
3613 }
3614
3615 static int alloc_irq_index(u16 devid, int count)
3616 {
3617         struct irq_remap_table *table;
3618         unsigned long flags;
3619         int index, c;
3620
3621         table = get_irq_table(devid, false);
3622         if (!table)
3623                 return -ENODEV;
3624
3625         spin_lock_irqsave(&table->lock, flags);
3626
3627         /* Scan table for free entries */
3628         for (c = 0, index = table->min_index;
3629              index < MAX_IRQS_PER_TABLE;
3630              ++index) {
3631                 if (table->table[index] == 0)
3632                         c += 1;
3633                 else
3634                         c = 0;
3635
3636                 if (c == count) {
3637                         for (; c != 0; --c)
3638                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3639
3640                         index -= count - 1;
3641                         goto out;
3642                 }
3643         }
3644
3645         index = -ENOSPC;
3646
3647 out:
3648         spin_unlock_irqrestore(&table->lock, flags);
3649
3650         return index;
3651 }
3652
3653 static int modify_irte(u16 devid, int index, union irte irte)
3654 {
3655         struct irq_remap_table *table;
3656         struct amd_iommu *iommu;
3657         unsigned long flags;
3658
3659         iommu = amd_iommu_rlookup_table[devid];
3660         if (iommu == NULL)
3661                 return -EINVAL;
3662
3663         table = get_irq_table(devid, false);
3664         if (!table)
3665                 return -ENOMEM;
3666
3667         spin_lock_irqsave(&table->lock, flags);
3668         table->table[index] = irte.val;
3669         spin_unlock_irqrestore(&table->lock, flags);
3670
3671         iommu_flush_irt(iommu, devid);
3672         iommu_completion_wait(iommu);
3673
3674         return 0;
3675 }
3676
3677 static void free_irte(u16 devid, int index)
3678 {
3679         struct irq_remap_table *table;
3680         struct amd_iommu *iommu;
3681         unsigned long flags;
3682
3683         iommu = amd_iommu_rlookup_table[devid];
3684         if (iommu == NULL)
3685                 return;
3686
3687         table = get_irq_table(devid, false);
3688         if (!table)
3689                 return;
3690
3691         spin_lock_irqsave(&table->lock, flags);
3692         table->table[index] = 0;
3693         spin_unlock_irqrestore(&table->lock, flags);
3694
3695         iommu_flush_irt(iommu, devid);
3696         iommu_completion_wait(iommu);
3697 }
3698
3699 static int get_devid(struct irq_alloc_info *info)
3700 {
3701         int devid = -1;
3702
3703         switch (info->type) {
3704         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3705                 devid     = get_ioapic_devid(info->ioapic_id);
3706                 break;
3707         case X86_IRQ_ALLOC_TYPE_HPET:
3708                 devid     = get_hpet_devid(info->hpet_id);
3709                 break;
3710         case X86_IRQ_ALLOC_TYPE_MSI:
3711         case X86_IRQ_ALLOC_TYPE_MSIX:
3712                 devid = get_device_id(&info->msi_dev->dev);
3713                 break;
3714         default:
3715                 BUG_ON(1);
3716                 break;
3717         }
3718
3719         return devid;
3720 }
3721
3722 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3723 {
3724         struct amd_iommu *iommu;
3725         int devid;
3726
3727         if (!info)
3728                 return NULL;
3729
3730         devid = get_devid(info);
3731         if (devid >= 0) {
3732                 iommu = amd_iommu_rlookup_table[devid];
3733                 if (iommu)
3734                         return iommu->ir_domain;
3735         }
3736
3737         return NULL;
3738 }
3739
3740 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3741 {
3742         struct amd_iommu *iommu;
3743         int devid;
3744
3745         if (!info)
3746                 return NULL;
3747
3748         switch (info->type) {
3749         case X86_IRQ_ALLOC_TYPE_MSI:
3750         case X86_IRQ_ALLOC_TYPE_MSIX:
3751                 devid = get_device_id(&info->msi_dev->dev);
3752                 if (devid >= 0) {
3753                         iommu = amd_iommu_rlookup_table[devid];
3754                         if (iommu)
3755                                 return iommu->msi_domain;
3756                 }
3757                 break;
3758         default:
3759                 break;
3760         }
3761
3762         return NULL;
3763 }
3764
3765 struct irq_remap_ops amd_iommu_irq_ops = {
3766         .prepare                = amd_iommu_prepare,
3767         .enable                 = amd_iommu_enable,
3768         .disable                = amd_iommu_disable,
3769         .reenable               = amd_iommu_reenable,
3770         .enable_faulting        = amd_iommu_enable_faulting,
3771         .get_ir_irq_domain      = get_ir_irq_domain,
3772         .get_irq_domain         = get_irq_domain,
3773 };
3774
3775 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3776                                        struct irq_cfg *irq_cfg,
3777                                        struct irq_alloc_info *info,
3778                                        int devid, int index, int sub_handle)
3779 {
3780         struct irq_2_irte *irte_info = &data->irq_2_irte;
3781         struct msi_msg *msg = &data->msi_entry;
3782         union irte *irte = &data->irte_entry;
3783         struct IO_APIC_route_entry *entry;
3784
3785         data->irq_2_irte.devid = devid;
3786         data->irq_2_irte.index = index + sub_handle;
3787
3788         /* Setup IRTE for IOMMU */
3789         irte->val = 0;
3790         irte->fields.vector      = irq_cfg->vector;
3791         irte->fields.int_type    = apic->irq_delivery_mode;
3792         irte->fields.destination = irq_cfg->dest_apicid;
3793         irte->fields.dm          = apic->irq_dest_mode;
3794         irte->fields.valid       = 1;
3795
3796         switch (info->type) {
3797         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3798                 /* Setup IOAPIC entry */
3799                 entry = info->ioapic_entry;
3800                 info->ioapic_entry = NULL;
3801                 memset(entry, 0, sizeof(*entry));
3802                 entry->vector        = index;
3803                 entry->mask          = 0;
3804                 entry->trigger       = info->ioapic_trigger;
3805                 entry->polarity      = info->ioapic_polarity;
3806                 /* Mask level triggered irqs. */
3807                 if (info->ioapic_trigger)
3808                         entry->mask = 1;
3809                 break;
3810
3811         case X86_IRQ_ALLOC_TYPE_HPET:
3812         case X86_IRQ_ALLOC_TYPE_MSI:
3813         case X86_IRQ_ALLOC_TYPE_MSIX:
3814                 msg->address_hi = MSI_ADDR_BASE_HI;
3815                 msg->address_lo = MSI_ADDR_BASE_LO;
3816                 msg->data = irte_info->index;
3817                 break;
3818
3819         default:
3820                 BUG_ON(1);
3821                 break;
3822         }
3823 }
3824
3825 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
3826                                unsigned int nr_irqs, void *arg)
3827 {
3828         struct irq_alloc_info *info = arg;
3829         struct irq_data *irq_data;
3830         struct amd_ir_data *data;
3831         struct irq_cfg *cfg;
3832         int i, ret, devid;
3833         int index = -1;
3834
3835         if (!info)
3836                 return -EINVAL;
3837         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
3838             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
3839                 return -EINVAL;
3840
3841         /*
3842          * With IRQ remapping enabled, don't need contiguous CPU vectors
3843          * to support multiple MSI interrupts.
3844          */
3845         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
3846                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
3847
3848         devid = get_devid(info);
3849         if (devid < 0)
3850                 return -EINVAL;
3851
3852         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
3853         if (ret < 0)
3854                 return ret;
3855
3856         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
3857                 if (get_irq_table(devid, true))
3858                         index = info->ioapic_pin;
3859                 else
3860                         ret = -ENOMEM;
3861         } else {
3862                 index = alloc_irq_index(devid, nr_irqs);
3863         }
3864         if (index < 0) {
3865                 pr_warn("Failed to allocate IRTE\n");
3866                 goto out_free_parent;
3867         }
3868
3869         for (i = 0; i < nr_irqs; i++) {
3870                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3871                 cfg = irqd_cfg(irq_data);
3872                 if (!irq_data || !cfg) {
3873                         ret = -EINVAL;
3874                         goto out_free_data;
3875                 }
3876
3877                 ret = -ENOMEM;
3878                 data = kzalloc(sizeof(*data), GFP_KERNEL);
3879                 if (!data)
3880                         goto out_free_data;
3881
3882                 irq_data->hwirq = (devid << 16) + i;
3883                 irq_data->chip_data = data;
3884                 irq_data->chip = &amd_ir_chip;
3885                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
3886                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
3887         }
3888
3889         return 0;
3890
3891 out_free_data:
3892         for (i--; i >= 0; i--) {
3893                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3894                 if (irq_data)
3895                         kfree(irq_data->chip_data);
3896         }
3897         for (i = 0; i < nr_irqs; i++)
3898                 free_irte(devid, index + i);
3899 out_free_parent:
3900         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3901         return ret;
3902 }
3903
3904 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
3905                                unsigned int nr_irqs)
3906 {
3907         struct irq_2_irte *irte_info;
3908         struct irq_data *irq_data;
3909         struct amd_ir_data *data;
3910         int i;
3911
3912         for (i = 0; i < nr_irqs; i++) {
3913                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
3914                 if (irq_data && irq_data->chip_data) {
3915                         data = irq_data->chip_data;
3916                         irte_info = &data->irq_2_irte;
3917                         free_irte(irte_info->devid, irte_info->index);
3918                         kfree(data);
3919                 }
3920         }
3921         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3922 }
3923
3924 static void irq_remapping_activate(struct irq_domain *domain,
3925                                    struct irq_data *irq_data)
3926 {
3927         struct amd_ir_data *data = irq_data->chip_data;
3928         struct irq_2_irte *irte_info = &data->irq_2_irte;
3929
3930         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
3931 }
3932
3933 static void irq_remapping_deactivate(struct irq_domain *domain,
3934                                      struct irq_data *irq_data)
3935 {
3936         struct amd_ir_data *data = irq_data->chip_data;
3937         struct irq_2_irte *irte_info = &data->irq_2_irte;
3938         union irte entry;
3939
3940         entry.val = 0;
3941         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
3942 }
3943
3944 static struct irq_domain_ops amd_ir_domain_ops = {
3945         .alloc = irq_remapping_alloc,
3946         .free = irq_remapping_free,
3947         .activate = irq_remapping_activate,
3948         .deactivate = irq_remapping_deactivate,
3949 };
3950
3951 static int amd_ir_set_affinity(struct irq_data *data,
3952                                const struct cpumask *mask, bool force)
3953 {
3954         struct amd_ir_data *ir_data = data->chip_data;
3955         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
3956         struct irq_cfg *cfg = irqd_cfg(data);
3957         struct irq_data *parent = data->parent_data;
3958         int ret;
3959
3960         ret = parent->chip->irq_set_affinity(parent, mask, force);
3961         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
3962                 return ret;
3963
3964         /*
3965          * Atomically updates the IRTE with the new destination, vector
3966          * and flushes the interrupt entry cache.
3967          */
3968         ir_data->irte_entry.fields.vector = cfg->vector;
3969         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
3970         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
3971
3972         /*
3973          * After this point, all the interrupts will start arriving
3974          * at the new destination. So, time to cleanup the previous
3975          * vector allocation.
3976          */
3977         send_cleanup_vector(cfg);
3978
3979         return IRQ_SET_MASK_OK_DONE;
3980 }
3981
3982 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
3983 {
3984         struct amd_ir_data *ir_data = irq_data->chip_data;
3985
3986         *msg = ir_data->msi_entry;
3987 }
3988
3989 static struct irq_chip amd_ir_chip = {
3990         .irq_ack = ir_ack_apic_edge,
3991         .irq_set_affinity = amd_ir_set_affinity,
3992         .irq_compose_msi_msg = ir_compose_msi_msg,
3993 };
3994
3995 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
3996 {
3997         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
3998         if (!iommu->ir_domain)
3999                 return -ENOMEM;
4000
4001         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4002         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4003
4004         return 0;
4005 }
4006 #endif