drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <asm/irq_remapping.h>
  37 #include <asm/io_apic.h>
  38 #include <asm/apic.h>
  39 #include <asm/hw_irq.h>
  40 #include <asm/msidef.h>
  41 #include <asm/proto.h>
  42 #include <asm/iommu.h>
  43 #include <asm/gart.h>
  44 #include <asm/dma.h>
  45
  46 #include "amd_iommu_proto.h"
  47 #include "amd_iommu_types.h"
  48 #include "irq_remapping.h"
  49 #include "pci.h"
  50
  51 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  52
  53 #define LOOP_TIMEOUT    100000
  54
  55 /*
  56  * This bitmap is used to advertise the page sizes our hardware support
  57  * to the IOMMU core, which will then use this information to split
  58  * physically contiguous memory regions it is mapping into page sizes
  59  * that we support.
  60  *
  61  * 512GB Pages are not supported due to a hardware bug
  62  */
  63 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  64
  65 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  66
  67 /* A list of preallocated protection domains */
  68 static LIST_HEAD(iommu_pd_list);
  69 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 LIST_HEAD(ioapic_map);
  76 LIST_HEAD(hpet_map);
  77
  78 /*
  79  * Domain for untranslated devices - only allocated
  80  * if iommu=pt passed on kernel cmd line.
  81  */
  82 static struct protection_domain *pt_domain;
  83
  84 static struct iommu_ops amd_iommu_ops;
  85
  86 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  87 int amd_iommu_max_glx_val = -1;
  88
  89 static struct dma_map_ops amd_iommu_dma_ops;
  90
  91 /*
  92  * general struct to manage commands send to an IOMMU
  93  */
  94 struct iommu_cmd {
  95         u32 data[4];
  96 };
  97
  98 struct kmem_cache *amd_iommu_irq_cache;
  99
 100 static void update_domain(struct protection_domain *domain);
 101 static int __init alloc_passthrough_domain(void);
 102
 103 /****************************************************************************
 104  *
 105  * Helper functions
 106  *
 107  ****************************************************************************/
 108
 109 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 110 {
 111         struct iommu_dev_data *dev_data;
 112         unsigned long flags;
 113
 114         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 115         if (!dev_data)
 116                 return NULL;
 117
 118         dev_data->devid = devid;
 119         atomic_set(&dev_data->bind, 0);
 120
 121         spin_lock_irqsave(&dev_data_list_lock, flags);
 122         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 123         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 124
 125         return dev_data;
 126 }
 127
 128 static void free_dev_data(struct iommu_dev_data *dev_data)
 129 {
 130         unsigned long flags;
 131
 132         spin_lock_irqsave(&dev_data_list_lock, flags);
 133         list_del(&dev_data->dev_data_list);
 134         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 135
 136         if (dev_data->group)
 137                 iommu_group_put(dev_data->group);
 138
 139         kfree(dev_data);
 140 }
 141
 142 static struct iommu_dev_data *search_dev_data(u16 devid)
 143 {
 144         struct iommu_dev_data *dev_data;
 145         unsigned long flags;
 146
 147         spin_lock_irqsave(&dev_data_list_lock, flags);
 148         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 149                 if (dev_data->devid == devid)
 150                         goto out_unlock;
 151         }
 152
 153         dev_data = NULL;
 154
 155 out_unlock:
 156         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 157
 158         return dev_data;
 159 }
 160
 161 static struct iommu_dev_data *find_dev_data(u16 devid)
 162 {
 163         struct iommu_dev_data *dev_data;
 164
 165         dev_data = search_dev_data(devid);
 166
 167         if (dev_data == NULL)
 168                 dev_data = alloc_dev_data(devid);
 169
 170         return dev_data;
 171 }
 172
 173 static inline u16 get_device_id(struct device *dev)
 174 {
 175         struct pci_dev *pdev = to_pci_dev(dev);
 176
 177         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 178 }
 179
 180 static struct iommu_dev_data *get_dev_data(struct device *dev)
 181 {
 182         return dev->archdata.iommu;
 183 }
 184
 185 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 186 {
 187         static const int caps[] = {
 188                 PCI_EXT_CAP_ID_ATS,
 189                 PCI_EXT_CAP_ID_PRI,
 190                 PCI_EXT_CAP_ID_PASID,
 191         };
 192         int i, pos;
 193
 194         for (i = 0; i < 3; ++i) {
 195                 pos = pci_find_ext_capability(pdev, caps[i]);
 196                 if (pos == 0)
 197                         return false;
 198         }
 199
 200         return true;
 201 }
 202
 203 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 204 {
 205         struct iommu_dev_data *dev_data;
 206
 207         dev_data = get_dev_data(&pdev->dev);
 208
 209         return dev_data->errata & (1 << erratum) ? true : false;
 210 }
 211
 212 /*
 213  * In this function the list of preallocated protection domains is traversed to
 214  * find the domain for a specific device
 215  */
 216 static struct dma_ops_domain *find_protection_domain(u16 devid)
 217 {
 218         struct dma_ops_domain *entry, *ret = NULL;
 219         unsigned long flags;
 220         u16 alias = amd_iommu_alias_table[devid];
 221
 222         if (list_empty(&iommu_pd_list))
 223                 return NULL;
 224
 225         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 226
 227         list_for_each_entry(entry, &iommu_pd_list, list) {
 228                 if (entry->target_dev == devid ||
 229                     entry->target_dev == alias) {
 230                         ret = entry;
 231                         break;
 232                 }
 233         }
 234
 235         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 236
 237         return ret;
 238 }
 239
 240 /*
 241  * This function checks if the driver got a valid device from the caller to
 242  * avoid dereferencing invalid pointers.
 243  */
 244 static bool check_device(struct device *dev)
 245 {
 246         u16 devid;
 247
 248         if (!dev || !dev->dma_mask)
 249                 return false;
 250
 251         /* No device or no PCI device */
 252         if (dev->bus != &pci_bus_type)
 253                 return false;
 254
 255         devid = get_device_id(dev);
 256
 257         /* Out of our scope? */
 258         if (devid > amd_iommu_last_bdf)
 259                 return false;
 260
 261         if (amd_iommu_rlookup_table[devid] == NULL)
 262                 return false;
 263
 264         return true;
 265 }
 266
 267 static struct pci_bus *find_hosted_bus(struct pci_bus *bus)
 268 {
 269         while (!bus->self) {
 270                 if (!pci_is_root_bus(bus))
 271                         bus = bus->parent;
 272                 else
 273                         return ERR_PTR(-ENODEV);
 274         }
 275
 276         return bus;
 277 }
 278
 279 #define REQ_ACS_FLAGS   (PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF)
 280
 281 static struct pci_dev *get_isolation_root(struct pci_dev *pdev)
 282 {
 283         struct pci_dev *dma_pdev = pdev;
 284
 285         /* Account for quirked devices */
 286         swap_pci_ref(&dma_pdev, pci_get_dma_source(dma_pdev));
 287
 288         /*
 289          * If it's a multifunction device that does not support our
 290          * required ACS flags, add to the same group as function 0.
 291          */
 292         if (dma_pdev->multifunction &&
 293             !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS))
 294                 swap_pci_ref(&dma_pdev,
 295                              pci_get_slot(dma_pdev->bus,
 296                                           PCI_DEVFN(PCI_SLOT(dma_pdev->devfn),
 297                                           0)));
 298
 299         /*
 300          * Devices on the root bus go through the iommu.  If that's not us,
 301          * find the next upstream device and test ACS up to the root bus.
 302          * Finding the next device may require skipping virtual buses.
 303          */
 304         while (!pci_is_root_bus(dma_pdev->bus)) {
 305                 struct pci_bus *bus = find_hosted_bus(dma_pdev->bus);
 306                 if (IS_ERR(bus))
 307                         break;
 308
 309                 if (pci_acs_path_enabled(bus->self, NULL, REQ_ACS_FLAGS))
 310                         break;
 311
 312                 swap_pci_ref(&dma_pdev, pci_dev_get(bus->self));
 313         }
 314
 315         return dma_pdev;
 316 }
 317
 318 static int use_pdev_iommu_group(struct pci_dev *pdev, struct device *dev)
 319 {
 320         struct iommu_group *group = iommu_group_get(&pdev->dev);
 321         int ret;
 322
 323         if (!group) {
 324                 group = iommu_group_alloc();
 325                 if (IS_ERR(group))
 326                         return PTR_ERR(group);
 327
 328                 WARN_ON(&pdev->dev != dev);
 329         }
 330
 331         ret = iommu_group_add_device(group, dev);
 332         iommu_group_put(group);
 333         return ret;
 334 }
 335
 336 static int use_dev_data_iommu_group(struct iommu_dev_data *dev_data,
 337                                     struct device *dev)
 338 {
 339         if (!dev_data->group) {
 340                 struct iommu_group *group = iommu_group_alloc();
 341                 if (IS_ERR(group))
 342                         return PTR_ERR(group);
 343
 344                 dev_data->group = group;
 345         }
 346
 347         return iommu_group_add_device(dev_data->group, dev);
 348 }
 349
 350 static int init_iommu_group(struct device *dev)
 351 {
 352         struct iommu_dev_data *dev_data;
 353         struct iommu_group *group;
 354         struct pci_dev *dma_pdev;
 355         int ret;
 356
 357         group = iommu_group_get(dev);
 358         if (group) {
 359                 iommu_group_put(group);
 360                 return 0;
 361         }
 362
 363         dev_data = find_dev_data(get_device_id(dev));
 364         if (!dev_data)
 365                 return -ENOMEM;
 366
 367         if (dev_data->alias_data) {
 368                 u16 alias;
 369                 struct pci_bus *bus;
 370
 371                 if (dev_data->alias_data->group)
 372                         goto use_group;
 373
 374                 /*
 375                  * If the alias device exists, it's effectively just a first
 376                  * level quirk for finding the DMA source.
 377                  */
 378                 alias = amd_iommu_alias_table[dev_data->devid];
 379                 dma_pdev = pci_get_bus_and_slot(alias >> 8, alias & 0xff);
 380                 if (dma_pdev) {
 381                         dma_pdev = get_isolation_root(dma_pdev);
 382                         goto use_pdev;
 383                 }
 384
 385                 /*
 386                  * If the alias is virtual, try to find a parent device
 387                  * and test whether the IOMMU group is actualy rooted above
 388                  * the alias.  Be careful to also test the parent device if
 389                  * we think the alias is the root of the group.
 390                  */
 391                 bus = pci_find_bus(0, alias >> 8);
 392                 if (!bus)
 393                         goto use_group;
 394
 395                 bus = find_hosted_bus(bus);
 396                 if (IS_ERR(bus) || !bus->self)
 397                         goto use_group;
 398
 399                 dma_pdev = get_isolation_root(pci_dev_get(bus->self));
 400                 if (dma_pdev != bus->self || (dma_pdev->multifunction &&
 401                     !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS)))
 402                         goto use_pdev;
 403
 404                 pci_dev_put(dma_pdev);
 405                 goto use_group;
 406         }
 407
 408         dma_pdev = get_isolation_root(pci_dev_get(to_pci_dev(dev)));
 409 use_pdev:
 410         ret = use_pdev_iommu_group(dma_pdev, dev);
 411         pci_dev_put(dma_pdev);
 412         return ret;
 413 use_group:
 414         return use_dev_data_iommu_group(dev_data->alias_data, dev);
 415 }
 416
 417 static int iommu_init_device(struct device *dev)
 418 {
 419         struct pci_dev *pdev = to_pci_dev(dev);
 420         struct iommu_dev_data *dev_data;
 421         u16 alias;
 422         int ret;
 423
 424         if (dev->archdata.iommu)
 425                 return 0;
 426
 427         dev_data = find_dev_data(get_device_id(dev));
 428         if (!dev_data)
 429                 return -ENOMEM;
 430
 431         alias = amd_iommu_alias_table[dev_data->devid];
 432         if (alias != dev_data->devid) {
 433                 struct iommu_dev_data *alias_data;
 434
 435                 alias_data = find_dev_data(alias);
 436                 if (alias_data == NULL) {
 437                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 438                                         dev_name(dev));
 439                         free_dev_data(dev_data);
 440                         return -ENOTSUPP;
 441                 }
 442                 dev_data->alias_data = alias_data;
 443         }
 444
 445         ret = init_iommu_group(dev);
 446         if (ret)
 447                 return ret;
 448
 449         if (pci_iommuv2_capable(pdev)) {
 450                 struct amd_iommu *iommu;
 451
 452                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 453                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 454         }
 455
 456         dev->archdata.iommu = dev_data;
 457
 458         return 0;
 459 }
 460
 461 static void iommu_ignore_device(struct device *dev)
 462 {
 463         u16 devid, alias;
 464
 465         devid = get_device_id(dev);
 466         alias = amd_iommu_alias_table[devid];
 467
 468         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 469         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 470
 471         amd_iommu_rlookup_table[devid] = NULL;
 472         amd_iommu_rlookup_table[alias] = NULL;
 473 }
 474
 475 static void iommu_uninit_device(struct device *dev)
 476 {
 477         iommu_group_remove_device(dev);
 478
 479         /*
 480          * Nothing to do here - we keep dev_data around for unplugged devices
 481          * and reuse it when the device is re-plugged - not doing so would
 482          * introduce a ton of races.
 483          */
 484 }
 485
 486 void __init amd_iommu_uninit_devices(void)
 487 {
 488         struct iommu_dev_data *dev_data, *n;
 489         struct pci_dev *pdev = NULL;
 490
 491         for_each_pci_dev(pdev) {
 492
 493                 if (!check_device(&pdev->dev))
 494                         continue;
 495
 496                 iommu_uninit_device(&pdev->dev);
 497         }
 498
 499         /* Free all of our dev_data structures */
 500         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 501                 free_dev_data(dev_data);
 502 }
 503
 504 int __init amd_iommu_init_devices(void)
 505 {
 506         struct pci_dev *pdev = NULL;
 507         int ret = 0;
 508
 509         for_each_pci_dev(pdev) {
 510
 511                 if (!check_device(&pdev->dev))
 512                         continue;
 513
 514                 ret = iommu_init_device(&pdev->dev);
 515                 if (ret == -ENOTSUPP)
 516                         iommu_ignore_device(&pdev->dev);
 517                 else if (ret)
 518                         goto out_free;
 519         }
 520
 521         return 0;
 522
 523 out_free:
 524
 525         amd_iommu_uninit_devices();
 526
 527         return ret;
 528 }
 529 #ifdef CONFIG_AMD_IOMMU_STATS
 530
 531 /*
 532  * Initialization code for statistics collection
 533  */
 534
 535 DECLARE_STATS_COUNTER(compl_wait);
 536 DECLARE_STATS_COUNTER(cnt_map_single);
 537 DECLARE_STATS_COUNTER(cnt_unmap_single);
 538 DECLARE_STATS_COUNTER(cnt_map_sg);
 539 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 540 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 541 DECLARE_STATS_COUNTER(cnt_free_coherent);
 542 DECLARE_STATS_COUNTER(cross_page);
 543 DECLARE_STATS_COUNTER(domain_flush_single);
 544 DECLARE_STATS_COUNTER(domain_flush_all);
 545 DECLARE_STATS_COUNTER(alloced_io_mem);
 546 DECLARE_STATS_COUNTER(total_map_requests);
 547 DECLARE_STATS_COUNTER(complete_ppr);
 548 DECLARE_STATS_COUNTER(invalidate_iotlb);
 549 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 550 DECLARE_STATS_COUNTER(pri_requests);
 551
 552 static struct dentry *stats_dir;
 553 static struct dentry *de_fflush;
 554
 555 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 556 {
 557         if (stats_dir == NULL)
 558                 return;
 559
 560         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 561                                        &cnt->value);
 562 }
 563
 564 static void amd_iommu_stats_init(void)
 565 {
 566         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 567         if (stats_dir == NULL)
 568                 return;
 569
 570         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 571                                          &amd_iommu_unmap_flush);
 572
 573         amd_iommu_stats_add(&compl_wait);
 574         amd_iommu_stats_add(&cnt_map_single);
 575         amd_iommu_stats_add(&cnt_unmap_single);
 576         amd_iommu_stats_add(&cnt_map_sg);
 577         amd_iommu_stats_add(&cnt_unmap_sg);
 578         amd_iommu_stats_add(&cnt_alloc_coherent);
 579         amd_iommu_stats_add(&cnt_free_coherent);
 580         amd_iommu_stats_add(&cross_page);
 581         amd_iommu_stats_add(&domain_flush_single);
 582         amd_iommu_stats_add(&domain_flush_all);
 583         amd_iommu_stats_add(&alloced_io_mem);
 584         amd_iommu_stats_add(&total_map_requests);
 585         amd_iommu_stats_add(&complete_ppr);
 586         amd_iommu_stats_add(&invalidate_iotlb);
 587         amd_iommu_stats_add(&invalidate_iotlb_all);
 588         amd_iommu_stats_add(&pri_requests);
 589 }
 590
 591 #endif
 592
 593 /****************************************************************************
 594  *
 595  * Interrupt handling functions
 596  *
 597  ****************************************************************************/
 598
 599 static void dump_dte_entry(u16 devid)
 600 {
 601         int i;
 602
 603         for (i = 0; i < 4; ++i)
 604                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 605                         amd_iommu_dev_table[devid].data[i]);
 606 }
 607
 608 static void dump_command(unsigned long phys_addr)
 609 {
 610         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 611         int i;
 612
 613         for (i = 0; i < 4; ++i)
 614                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 615 }
 616
 617 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 618 {
 619         int type, devid, domid, flags;
 620         volatile u32 *event = __evt;
 621         int count = 0;
 622         u64 address;
 623
 624 retry:
 625         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 626         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 627         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 628         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 629         address = (u64)(((u64)event[3]) << 32) | event[2];
 630
 631         if (type == 0) {
 632                 /* Did we hit the erratum? */
 633                 if (++count == LOOP_TIMEOUT) {
 634                         pr_err("AMD-Vi: No event written to event log\n");
 635                         return;
 636                 }
 637                 udelay(1);
 638                 goto retry;
 639         }
 640
 641         printk(KERN_ERR "AMD-Vi: Event logged [");
 642
 643         switch (type) {
 644         case EVENT_TYPE_ILL_DEV:
 645                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 646                        "address=0x%016llx flags=0x%04x]\n",
 647                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 648                        address, flags);
 649                 dump_dte_entry(devid);
 650                 break;
 651         case EVENT_TYPE_IO_FAULT:
 652                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 653                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 654                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 655                        domid, address, flags);
 656                 break;
 657         case EVENT_TYPE_DEV_TAB_ERR:
 658                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 659                        "address=0x%016llx flags=0x%04x]\n",
 660                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 661                        address, flags);
 662                 break;
 663         case EVENT_TYPE_PAGE_TAB_ERR:
 664                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 665                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 666                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 667                        domid, address, flags);
 668                 break;
 669         case EVENT_TYPE_ILL_CMD:
 670                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 671                 dump_command(address);
 672                 break;
 673         case EVENT_TYPE_CMD_HARD_ERR:
 674                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 675                        "flags=0x%04x]\n", address, flags);
 676                 break;
 677         case EVENT_TYPE_IOTLB_INV_TO:
 678                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 679                        "address=0x%016llx]\n",
 680                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 681                        address);
 682                 break;
 683         case EVENT_TYPE_INV_DEV_REQ:
 684                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 685                        "address=0x%016llx flags=0x%04x]\n",
 686                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 687                        address, flags);
 688                 break;
 689         default:
 690                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 691         }
 692
 693         memset(__evt, 0, 4 * sizeof(u32));
 694 }
 695
 696 static void iommu_poll_events(struct amd_iommu *iommu)
 697 {
 698         u32 head, tail;
 699
 700         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 701         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 702
 703         while (head != tail) {
 704                 iommu_print_event(iommu, iommu->evt_buf + head);
 705                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 706         }
 707
 708         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 709 }
 710
 711 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 712 {
 713         struct amd_iommu_fault fault;
 714
 715         INC_STATS_COUNTER(pri_requests);
 716
 717         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 718                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 719                 return;
 720         }
 721
 722         fault.address   = raw[1];
 723         fault.pasid     = PPR_PASID(raw[0]);
 724         fault.device_id = PPR_DEVID(raw[0]);
 725         fault.tag       = PPR_TAG(raw[0]);
 726         fault.flags     = PPR_FLAGS(raw[0]);
 727
 728         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 729 }
 730
 731 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 732 {
 733         u32 head, tail;
 734
 735         if (iommu->ppr_log == NULL)
 736                 return;
 737
 738         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 739         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 740
 741         while (head != tail) {
 742                 volatile u64 *raw;
 743                 u64 entry[2];
 744                 int i;
 745
 746                 raw = (u64 *)(iommu->ppr_log + head);
 747
 748                 /*
 749                  * Hardware bug: Interrupt may arrive before the entry is
 750                  * written to memory. If this happens we need to wait for the
 751                  * entry to arrive.
 752                  */
 753                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 754                         if (PPR_REQ_TYPE(raw[0]) != 0)
 755                                 break;
 756                         udelay(1);
 757                 }
 758
 759                 /* Avoid memcpy function-call overhead */
 760                 entry[0] = raw[0];
 761                 entry[1] = raw[1];
 762
 763                 /*
 764                  * To detect the hardware bug we need to clear the entry
 765                  * back to zero.
 766                  */
 767                 raw[0] = raw[1] = 0UL;
 768
 769                 /* Update head pointer of hardware ring-buffer */
 770                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 771                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 772
 773                 /* Handle PPR entry */
 774                 iommu_handle_ppr_entry(iommu, entry);
 775
 776                 /* Refresh ring-buffer information */
 777                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 778                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 779         }
 780 }
 781
 782 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 783 {
 784         struct amd_iommu *iommu = (struct amd_iommu *) data;
 785         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 786
 787         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 788                 /* Enable EVT and PPR interrupts again */
 789                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 790                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 791
 792                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 793                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 794                         iommu_poll_events(iommu);
 795                 }
 796
 797                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 798                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 799                         iommu_poll_ppr_log(iommu);
 800                 }
 801
 802                 /*
 803                  * Hardware bug: ERBT1312
 804                  * When re-enabling interrupt (by writing 1
 805                  * to clear the bit), the hardware might also try to set
 806                  * the interrupt bit in the event status register.
 807                  * In this scenario, the bit will be set, and disable
 808                  * subsequent interrupts.
 809                  *
 810                  * Workaround: The IOMMU driver should read back the
 811                  * status register and check if the interrupt bits are cleared.
 812                  * If not, driver will need to go through the interrupt handler
 813                  * again and re-clear the bits
 814                  */
 815                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 816         }
 817         return IRQ_HANDLED;
 818 }
 819
 820 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 821 {
 822         return IRQ_WAKE_THREAD;
 823 }
 824
 825 /****************************************************************************
 826  *
 827  * IOMMU command queuing functions
 828  *
 829  ****************************************************************************/
 830
 831 static int wait_on_sem(volatile u64 *sem)
 832 {
 833         int i = 0;
 834
 835         while (*sem == 0 && i < LOOP_TIMEOUT) {
 836                 udelay(1);
 837                 i += 1;
 838         }
 839
 840         if (i == LOOP_TIMEOUT) {
 841                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 842                 return -EIO;
 843         }
 844
 845         return 0;
 846 }
 847
 848 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 849                                struct iommu_cmd *cmd,
 850                                u32 tail)
 851 {
 852         u8 *target;
 853
 854         target = iommu->cmd_buf + tail;
 855         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 856
 857         /* Copy command to buffer */
 858         memcpy(target, cmd, sizeof(*cmd));
 859
 860         /* Tell the IOMMU about it */
 861         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 862 }
 863
 864 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 865 {
 866         WARN_ON(address & 0x7ULL);
 867
 868         memset(cmd, 0, sizeof(*cmd));
 869         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 870         cmd->data[1] = upper_32_bits(__pa(address));
 871         cmd->data[2] = 1;
 872         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 873 }
 874
 875 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 876 {
 877         memset(cmd, 0, sizeof(*cmd));
 878         cmd->data[0] = devid;
 879         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 880 }
 881
 882 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 883                                   size_t size, u16 domid, int pde)
 884 {
 885         u64 pages;
 886         int s;
 887
 888         pages = iommu_num_pages(address, size, PAGE_SIZE);
 889         s     = 0;
 890
 891         if (pages > 1) {
 892                 /*
 893                  * If we have to flush more than one page, flush all
 894                  * TLB entries for this domain
 895                  */
 896                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 897                 s = 1;
 898         }
 899
 900         address &= PAGE_MASK;
 901
 902         memset(cmd, 0, sizeof(*cmd));
 903         cmd->data[1] |= domid;
 904         cmd->data[2]  = lower_32_bits(address);
 905         cmd->data[3]  = upper_32_bits(address);
 906         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 907         if (s) /* size bit - we flush more than one 4kb page */
 908                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 909         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 910                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 911 }
 912
 913 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 914                                   u64 address, size_t size)
 915 {
 916         u64 pages;
 917         int s;
 918
 919         pages = iommu_num_pages(address, size, PAGE_SIZE);
 920         s     = 0;
 921
 922         if (pages > 1) {
 923                 /*
 924                  * If we have to flush more than one page, flush all
 925                  * TLB entries for this domain
 926                  */
 927                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 928                 s = 1;
 929         }
 930
 931         address &= PAGE_MASK;
 932
 933         memset(cmd, 0, sizeof(*cmd));
 934         cmd->data[0]  = devid;
 935         cmd->data[0] |= (qdep & 0xff) << 24;
 936         cmd->data[1]  = devid;
 937         cmd->data[2]  = lower_32_bits(address);
 938         cmd->data[3]  = upper_32_bits(address);
 939         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 940         if (s)
 941                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 942 }
 943
 944 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 945                                   u64 address, bool size)
 946 {
 947         memset(cmd, 0, sizeof(*cmd));
 948
 949         address &= ~(0xfffULL);
 950
 951         cmd->data[0]  = pasid & PASID_MASK;
 952         cmd->data[1]  = domid;
 953         cmd->data[2]  = lower_32_bits(address);
 954         cmd->data[3]  = upper_32_bits(address);
 955         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 956         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 957         if (size)
 958                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 959         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 960 }
 961
 962 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 963                                   int qdep, u64 address, bool size)
 964 {
 965         memset(cmd, 0, sizeof(*cmd));
 966
 967         address &= ~(0xfffULL);
 968
 969         cmd->data[0]  = devid;
 970         cmd->data[0] |= (pasid & 0xff) << 16;
 971         cmd->data[0] |= (qdep  & 0xff) << 24;
 972         cmd->data[1]  = devid;
 973         cmd->data[1] |= ((pasid >> 8) & 0xfff) << 16;
 974         cmd->data[2]  = lower_32_bits(address);
 975         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 976         cmd->data[3]  = upper_32_bits(address);
 977         if (size)
 978                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 979         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 980 }
 981
 982 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 983                                int status, int tag, bool gn)
 984 {
 985         memset(cmd, 0, sizeof(*cmd));
 986
 987         cmd->data[0]  = devid;
 988         if (gn) {
 989                 cmd->data[1]  = pasid & PASID_MASK;
 990                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 991         }
 992         cmd->data[3]  = tag & 0x1ff;
 993         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 994
 995         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 996 }
 997
 998 static void build_inv_all(struct iommu_cmd *cmd)
 999 {
1000         memset(cmd, 0, sizeof(*cmd));
1001         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1002 }
1003
1004 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1005 {
1006         memset(cmd, 0, sizeof(*cmd));
1007         cmd->data[0] = devid;
1008         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1009 }
1010
1011 /*
1012  * Writes the command to the IOMMUs command buffer and informs the
1013  * hardware about the new command.
1014  */
1015 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1016                                     struct iommu_cmd *cmd,
1017                                     bool sync)
1018 {
1019         u32 left, tail, head, next_tail;
1020         unsigned long flags;
1021
1022         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
1023
1024 again:
1025         spin_lock_irqsave(&iommu->lock, flags);
1026
1027         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
1028         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
1029         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
1030         left      = (head - next_tail) % iommu->cmd_buf_size;
1031
1032         if (left <= 2) {
1033                 struct iommu_cmd sync_cmd;
1034                 volatile u64 sem = 0;
1035                 int ret;
1036
1037                 build_completion_wait(&sync_cmd, (u64)&sem);
1038                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1039
1040                 spin_unlock_irqrestore(&iommu->lock, flags);
1041
1042                 if ((ret = wait_on_sem(&sem)) != 0)
1043                         return ret;
1044
1045                 goto again;
1046         }
1047
1048         copy_cmd_to_buffer(iommu, cmd, tail);
1049
1050         /* We need to sync now to make sure all commands are processed */
1051         iommu->need_sync = sync;
1052
1053         spin_unlock_irqrestore(&iommu->lock, flags);
1054
1055         return 0;
1056 }
1057
1058 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1059 {
1060         return iommu_queue_command_sync(iommu, cmd, true);
1061 }
1062
1063 /*
1064  * This function queues a completion wait command into the command
1065  * buffer of an IOMMU
1066  */
1067 static int iommu_completion_wait(struct amd_iommu *iommu)
1068 {
1069         struct iommu_cmd cmd;
1070         volatile u64 sem = 0;
1071         int ret;
1072
1073         if (!iommu->need_sync)
1074                 return 0;
1075
1076         build_completion_wait(&cmd, (u64)&sem);
1077
1078         ret = iommu_queue_command_sync(iommu, &cmd, false);
1079         if (ret)
1080                 return ret;
1081
1082         return wait_on_sem(&sem);
1083 }
1084
1085 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1086 {
1087         struct iommu_cmd cmd;
1088
1089         build_inv_dte(&cmd, devid);
1090
1091         return iommu_queue_command(iommu, &cmd);
1092 }
1093
1094 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1095 {
1096         u32 devid;
1097
1098         for (devid = 0; devid <= 0xffff; ++devid)
1099                 iommu_flush_dte(iommu, devid);
1100
1101         iommu_completion_wait(iommu);
1102 }
1103
1104 /*
1105  * This function uses heavy locking and may disable irqs for some time. But
1106  * this is no issue because it is only called during resume.
1107  */
1108 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1109 {
1110         u32 dom_id;
1111
1112         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1113                 struct iommu_cmd cmd;
1114                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1115                                       dom_id, 1);
1116                 iommu_queue_command(iommu, &cmd);
1117         }
1118
1119         iommu_completion_wait(iommu);
1120 }
1121
1122 static void iommu_flush_all(struct amd_iommu *iommu)
1123 {
1124         struct iommu_cmd cmd;
1125
1126         build_inv_all(&cmd);
1127
1128         iommu_queue_command(iommu, &cmd);
1129         iommu_completion_wait(iommu);
1130 }
1131
1132 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1133 {
1134         struct iommu_cmd cmd;
1135
1136         build_inv_irt(&cmd, devid);
1137
1138         iommu_queue_command(iommu, &cmd);
1139 }
1140
1141 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1142 {
1143         u32 devid;
1144
1145         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1146                 iommu_flush_irt(iommu, devid);
1147
1148         iommu_completion_wait(iommu);
1149 }
1150
1151 void iommu_flush_all_caches(struct amd_iommu *iommu)
1152 {
1153         if (iommu_feature(iommu, FEATURE_IA)) {
1154                 iommu_flush_all(iommu);
1155         } else {
1156                 iommu_flush_dte_all(iommu);
1157                 iommu_flush_irt_all(iommu);
1158                 iommu_flush_tlb_all(iommu);
1159         }
1160 }
1161
1162 /*
1163  * Command send function for flushing on-device TLB
1164  */
1165 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1166                               u64 address, size_t size)
1167 {
1168         struct amd_iommu *iommu;
1169         struct iommu_cmd cmd;
1170         int qdep;
1171
1172         qdep     = dev_data->ats.qdep;
1173         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1174
1175         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1176
1177         return iommu_queue_command(iommu, &cmd);
1178 }
1179
1180 /*
1181  * Command send function for invalidating a device table entry
1182  */
1183 static int device_flush_dte(struct iommu_dev_data *dev_data)
1184 {
1185         struct amd_iommu *iommu;
1186         int ret;
1187
1188         iommu = amd_iommu_rlookup_table[dev_data->devid];
1189
1190         ret = iommu_flush_dte(iommu, dev_data->devid);
1191         if (ret)
1192                 return ret;
1193
1194         if (dev_data->ats.enabled)
1195                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1196
1197         return ret;
1198 }
1199
1200 /*
1201  * TLB invalidation function which is called from the mapping functions.
1202  * It invalidates a single PTE if the range to flush is within a single
1203  * page. Otherwise it flushes the whole TLB of the IOMMU.
1204  */
1205 static void __domain_flush_pages(struct protection_domain *domain,
1206                                  u64 address, size_t size, int pde)
1207 {
1208         struct iommu_dev_data *dev_data;
1209         struct iommu_cmd cmd;
1210         int ret = 0, i;
1211
1212         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1213
1214         for (i = 0; i < amd_iommus_present; ++i) {
1215                 if (!domain->dev_iommu[i])
1216                         continue;
1217
1218                 /*
1219                  * Devices of this domain are behind this IOMMU
1220                  * We need a TLB flush
1221                  */
1222                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1223         }
1224
1225         list_for_each_entry(dev_data, &domain->dev_list, list) {
1226
1227                 if (!dev_data->ats.enabled)
1228                         continue;
1229
1230                 ret |= device_flush_iotlb(dev_data, address, size);
1231         }
1232
1233         WARN_ON(ret);
1234 }
1235
1236 static void domain_flush_pages(struct protection_domain *domain,
1237                                u64 address, size_t size)
1238 {
1239         __domain_flush_pages(domain, address, size, 0);
1240 }
1241
1242 /* Flush the whole IO/TLB for a given protection domain */
1243 static void domain_flush_tlb(struct protection_domain *domain)
1244 {
1245         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1246 }
1247
1248 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1249 static void domain_flush_tlb_pde(struct protection_domain *domain)
1250 {
1251         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1252 }
1253
1254 static void domain_flush_complete(struct protection_domain *domain)
1255 {
1256         int i;
1257
1258         for (i = 0; i < amd_iommus_present; ++i) {
1259                 if (!domain->dev_iommu[i])
1260                         continue;
1261
1262                 /*
1263                  * Devices of this domain are behind this IOMMU
1264                  * We need to wait for completion of all commands.
1265                  */
1266                 iommu_completion_wait(amd_iommus[i]);
1267         }
1268 }
1269
1270
1271 /*
1272  * This function flushes the DTEs for all devices in domain
1273  */
1274 static void domain_flush_devices(struct protection_domain *domain)
1275 {
1276         struct iommu_dev_data *dev_data;
1277
1278         list_for_each_entry(dev_data, &domain->dev_list, list)
1279                 device_flush_dte(dev_data);
1280 }
1281
1282 /****************************************************************************
1283  *
1284  * The functions below are used the create the page table mappings for
1285  * unity mapped regions.
1286  *
1287  ****************************************************************************/
1288
1289 /*
1290  * This function is used to add another level to an IO page table. Adding
1291  * another level increases the size of the address space by 9 bits to a size up
1292  * to 64 bits.
1293  */
1294 static bool increase_address_space(struct protection_domain *domain,
1295                                    gfp_t gfp)
1296 {
1297         u64 *pte;
1298
1299         if (domain->mode == PAGE_MODE_6_LEVEL)
1300                 /* address space already 64 bit large */
1301                 return false;
1302
1303         pte = (void *)get_zeroed_page(gfp);
1304         if (!pte)
1305                 return false;
1306
1307         *pte             = PM_LEVEL_PDE(domain->mode,
1308                                         virt_to_phys(domain->pt_root));
1309         domain->pt_root  = pte;
1310         domain->mode    += 1;
1311         domain->updated  = true;
1312
1313         return true;
1314 }
1315
1316 static u64 *alloc_pte(struct protection_domain *domain,
1317                       unsigned long address,
1318                       unsigned long page_size,
1319                       u64 **pte_page,
1320                       gfp_t gfp)
1321 {
1322         int level, end_lvl;
1323         u64 *pte, *page;
1324
1325         BUG_ON(!is_power_of_2(page_size));
1326
1327         while (address > PM_LEVEL_SIZE(domain->mode))
1328                 increase_address_space(domain, gfp);
1329
1330         level   = domain->mode - 1;
1331         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1332         address = PAGE_SIZE_ALIGN(address, page_size);
1333         end_lvl = PAGE_SIZE_LEVEL(page_size);
1334
1335         while (level > end_lvl) {
1336                 if (!IOMMU_PTE_PRESENT(*pte)) {
1337                         page = (u64 *)get_zeroed_page(gfp);
1338                         if (!page)
1339                                 return NULL;
1340                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1341                 }
1342
1343                 /* No level skipping support yet */
1344                 if (PM_PTE_LEVEL(*pte) != level)
1345                         return NULL;
1346
1347                 level -= 1;
1348
1349                 pte = IOMMU_PTE_PAGE(*pte);
1350
1351                 if (pte_page && level == end_lvl)
1352                         *pte_page = pte;
1353
1354                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1355         }
1356
1357         return pte;
1358 }
1359
1360 /*
1361  * This function checks if there is a PTE for a given dma address. If
1362  * there is one, it returns the pointer to it.
1363  */
1364 static u64 *fetch_pte(struct protection_domain *domain, unsigned long address)
1365 {
1366         int level;
1367         u64 *pte;
1368
1369         if (address > PM_LEVEL_SIZE(domain->mode))
1370                 return NULL;
1371
1372         level   =  domain->mode - 1;
1373         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1374
1375         while (level > 0) {
1376
1377                 /* Not Present */
1378                 if (!IOMMU_PTE_PRESENT(*pte))
1379                         return NULL;
1380
1381                 /* Large PTE */
1382                 if (PM_PTE_LEVEL(*pte) == 0x07) {
1383                         unsigned long pte_mask, __pte;
1384
1385                         /*
1386                          * If we have a series of large PTEs, make
1387                          * sure to return a pointer to the first one.
1388                          */
1389                         pte_mask = PTE_PAGE_SIZE(*pte);
1390                         pte_mask = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1391                         __pte    = ((unsigned long)pte) & pte_mask;
1392
1393                         return (u64 *)__pte;
1394                 }
1395
1396                 /* No level skipping support yet */
1397                 if (PM_PTE_LEVEL(*pte) != level)
1398                         return NULL;
1399
1400                 level -= 1;
1401
1402                 /* Walk to the next level */
1403                 pte = IOMMU_PTE_PAGE(*pte);
1404                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1405         }
1406
1407         return pte;
1408 }
1409
1410 /*
1411  * Generic mapping functions. It maps a physical address into a DMA
1412  * address space. It allocates the page table pages if necessary.
1413  * In the future it can be extended to a generic mapping function
1414  * supporting all features of AMD IOMMU page tables like level skipping
1415  * and full 64 bit address spaces.
1416  */
1417 static int iommu_map_page(struct protection_domain *dom,
1418                           unsigned long bus_addr,
1419                           unsigned long phys_addr,
1420                           int prot,
1421                           unsigned long page_size)
1422 {
1423         u64 __pte, *pte;
1424         int i, count;
1425
1426         if (!(prot & IOMMU_PROT_MASK))
1427                 return -EINVAL;
1428
1429         bus_addr  = PAGE_ALIGN(bus_addr);
1430         phys_addr = PAGE_ALIGN(phys_addr);
1431         count     = PAGE_SIZE_PTE_COUNT(page_size);
1432         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1433
1434         for (i = 0; i < count; ++i)
1435                 if (IOMMU_PTE_PRESENT(pte[i]))
1436                         return -EBUSY;
1437
1438         if (page_size > PAGE_SIZE) {
1439                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1440                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1441         } else
1442                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1443
1444         if (prot & IOMMU_PROT_IR)
1445                 __pte |= IOMMU_PTE_IR;
1446         if (prot & IOMMU_PROT_IW)
1447                 __pte |= IOMMU_PTE_IW;
1448
1449         for (i = 0; i < count; ++i)
1450                 pte[i] = __pte;
1451
1452         update_domain(dom);
1453
1454         return 0;
1455 }
1456
1457 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1458                                       unsigned long bus_addr,
1459                                       unsigned long page_size)
1460 {
1461         unsigned long long unmap_size, unmapped;
1462         u64 *pte;
1463
1464         BUG_ON(!is_power_of_2(page_size));
1465
1466         unmapped = 0;
1467
1468         while (unmapped < page_size) {
1469
1470                 pte = fetch_pte(dom, bus_addr);
1471
1472                 if (!pte) {
1473                         /*
1474                          * No PTE for this address
1475                          * move forward in 4kb steps
1476                          */
1477                         unmap_size = PAGE_SIZE;
1478                 } else if (PM_PTE_LEVEL(*pte) == 0) {
1479                         /* 4kb PTE found for this address */
1480                         unmap_size = PAGE_SIZE;
1481                         *pte       = 0ULL;
1482                 } else {
1483                         int count, i;
1484
1485                         /* Large PTE found which maps this address */
1486                         unmap_size = PTE_PAGE_SIZE(*pte);
1487
1488                         /* Only unmap from the first pte in the page */
1489                         if ((unmap_size - 1) & bus_addr)
1490                                 break;
1491                         count      = PAGE_SIZE_PTE_COUNT(unmap_size);
1492                         for (i = 0; i < count; i++)
1493                                 pte[i] = 0ULL;
1494                 }
1495
1496                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1497                 unmapped += unmap_size;
1498         }
1499
1500         BUG_ON(unmapped && !is_power_of_2(unmapped));
1501
1502         return unmapped;
1503 }
1504
1505 /*
1506  * This function checks if a specific unity mapping entry is needed for
1507  * this specific IOMMU.
1508  */
1509 static int iommu_for_unity_map(struct amd_iommu *iommu,
1510                                struct unity_map_entry *entry)
1511 {
1512         u16 bdf, i;
1513
1514         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1515                 bdf = amd_iommu_alias_table[i];
1516                 if (amd_iommu_rlookup_table[bdf] == iommu)
1517                         return 1;
1518         }
1519
1520         return 0;
1521 }
1522
1523 /*
1524  * This function actually applies the mapping to the page table of the
1525  * dma_ops domain.
1526  */
1527 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1528                              struct unity_map_entry *e)
1529 {
1530         u64 addr;
1531         int ret;
1532
1533         for (addr = e->address_start; addr < e->address_end;
1534              addr += PAGE_SIZE) {
1535                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1536                                      PAGE_SIZE);
1537                 if (ret)
1538                         return ret;
1539                 /*
1540                  * if unity mapping is in aperture range mark the page
1541                  * as allocated in the aperture
1542                  */
1543                 if (addr < dma_dom->aperture_size)
1544                         __set_bit(addr >> PAGE_SHIFT,
1545                                   dma_dom->aperture[0]->bitmap);
1546         }
1547
1548         return 0;
1549 }
1550
1551 /*
1552  * Init the unity mappings for a specific IOMMU in the system
1553  *
1554  * Basically iterates over all unity mapping entries and applies them to
1555  * the default domain DMA of that IOMMU if necessary.
1556  */
1557 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1558 {
1559         struct unity_map_entry *entry;
1560         int ret;
1561
1562         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1563                 if (!iommu_for_unity_map(iommu, entry))
1564                         continue;
1565                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1566                 if (ret)
1567                         return ret;
1568         }
1569
1570         return 0;
1571 }
1572
1573 /*
1574  * Inits the unity mappings required for a specific device
1575  */
1576 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1577                                           u16 devid)
1578 {
1579         struct unity_map_entry *e;
1580         int ret;
1581
1582         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1583                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1584                         continue;
1585                 ret = dma_ops_unity_map(dma_dom, e);
1586                 if (ret)
1587                         return ret;
1588         }
1589
1590         return 0;
1591 }
1592
1593 /****************************************************************************
1594  *
1595  * The next functions belong to the address allocator for the dma_ops
1596  * interface functions. They work like the allocators in the other IOMMU
1597  * drivers. Its basically a bitmap which marks the allocated pages in
1598  * the aperture. Maybe it could be enhanced in the future to a more
1599  * efficient allocator.
1600  *
1601  ****************************************************************************/
1602
1603 /*
1604  * The address allocator core functions.
1605  *
1606  * called with domain->lock held
1607  */
1608
1609 /*
1610  * Used to reserve address ranges in the aperture (e.g. for exclusion
1611  * ranges.
1612  */
1613 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1614                                       unsigned long start_page,
1615                                       unsigned int pages)
1616 {
1617         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1618
1619         if (start_page + pages > last_page)
1620                 pages = last_page - start_page;
1621
1622         for (i = start_page; i < start_page + pages; ++i) {
1623                 int index = i / APERTURE_RANGE_PAGES;
1624                 int page  = i % APERTURE_RANGE_PAGES;
1625                 __set_bit(page, dom->aperture[index]->bitmap);
1626         }
1627 }
1628
1629 /*
1630  * This function is used to add a new aperture range to an existing
1631  * aperture in case of dma_ops domain allocation or address allocation
1632  * failure.
1633  */
1634 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1635                            bool populate, gfp_t gfp)
1636 {
1637         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1638         struct amd_iommu *iommu;
1639         unsigned long i, old_size;
1640
1641 #ifdef CONFIG_IOMMU_STRESS
1642         populate = false;
1643 #endif
1644
1645         if (index >= APERTURE_MAX_RANGES)
1646                 return -ENOMEM;
1647
1648         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1649         if (!dma_dom->aperture[index])
1650                 return -ENOMEM;
1651
1652         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1653         if (!dma_dom->aperture[index]->bitmap)
1654                 goto out_free;
1655
1656         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1657
1658         if (populate) {
1659                 unsigned long address = dma_dom->aperture_size;
1660                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1661                 u64 *pte, *pte_page;
1662
1663                 for (i = 0; i < num_ptes; ++i) {
1664                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1665                                         &pte_page, gfp);
1666                         if (!pte)
1667                                 goto out_free;
1668
1669                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1670
1671                         address += APERTURE_RANGE_SIZE / 64;
1672                 }
1673         }
1674
1675         old_size                = dma_dom->aperture_size;
1676         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1677
1678         /* Reserve address range used for MSI messages */
1679         if (old_size < MSI_ADDR_BASE_LO &&
1680             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1681                 unsigned long spage;
1682                 int pages;
1683
1684                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1685                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1686
1687                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1688         }
1689
1690         /* Initialize the exclusion range if necessary */
1691         for_each_iommu(iommu) {
1692                 if (iommu->exclusion_start &&
1693                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1694                     && iommu->exclusion_start < dma_dom->aperture_size) {
1695                         unsigned long startpage;
1696                         int pages = iommu_num_pages(iommu->exclusion_start,
1697                                                     iommu->exclusion_length,
1698                                                     PAGE_SIZE);
1699                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1700                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1701                 }
1702         }
1703
1704         /*
1705          * Check for areas already mapped as present in the new aperture
1706          * range and mark those pages as reserved in the allocator. Such
1707          * mappings may already exist as a result of requested unity
1708          * mappings for devices.
1709          */
1710         for (i = dma_dom->aperture[index]->offset;
1711              i < dma_dom->aperture_size;
1712              i += PAGE_SIZE) {
1713                 u64 *pte = fetch_pte(&dma_dom->domain, i);
1714                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1715                         continue;
1716
1717                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1718         }
1719
1720         update_domain(&dma_dom->domain);
1721
1722         return 0;
1723
1724 out_free:
1725         update_domain(&dma_dom->domain);
1726
1727         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1728
1729         kfree(dma_dom->aperture[index]);
1730         dma_dom->aperture[index] = NULL;
1731
1732         return -ENOMEM;
1733 }
1734
1735 static unsigned long dma_ops_area_alloc(struct device *dev,
1736                                         struct dma_ops_domain *dom,
1737                                         unsigned int pages,
1738                                         unsigned long align_mask,
1739                                         u64 dma_mask,
1740                                         unsigned long start)
1741 {
1742         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1743         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1744         int i = start >> APERTURE_RANGE_SHIFT;
1745         unsigned long boundary_size;
1746         unsigned long address = -1;
1747         unsigned long limit;
1748
1749         next_bit >>= PAGE_SHIFT;
1750
1751         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1752                         PAGE_SIZE) >> PAGE_SHIFT;
1753
1754         for (;i < max_index; ++i) {
1755                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1756
1757                 if (dom->aperture[i]->offset >= dma_mask)
1758                         break;
1759
1760                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1761                                                dma_mask >> PAGE_SHIFT);
1762
1763                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1764                                            limit, next_bit, pages, 0,
1765                                             boundary_size, align_mask);
1766                 if (address != -1) {
1767                         address = dom->aperture[i]->offset +
1768                                   (address << PAGE_SHIFT);
1769                         dom->next_address = address + (pages << PAGE_SHIFT);
1770                         break;
1771                 }
1772
1773                 next_bit = 0;
1774         }
1775
1776         return address;
1777 }
1778
1779 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1780                                              struct dma_ops_domain *dom,
1781                                              unsigned int pages,
1782                                              unsigned long align_mask,
1783                                              u64 dma_mask)
1784 {
1785         unsigned long address;
1786
1787 #ifdef CONFIG_IOMMU_STRESS
1788         dom->next_address = 0;
1789         dom->need_flush = true;
1790 #endif
1791
1792         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1793                                      dma_mask, dom->next_address);
1794
1795         if (address == -1) {
1796                 dom->next_address = 0;
1797                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1798                                              dma_mask, 0);
1799                 dom->need_flush = true;
1800         }
1801
1802         if (unlikely(address == -1))
1803                 address = DMA_ERROR_CODE;
1804
1805         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1806
1807         return address;
1808 }
1809
1810 /*
1811  * The address free function.
1812  *
1813  * called with domain->lock held
1814  */
1815 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1816                                    unsigned long address,
1817                                    unsigned int pages)
1818 {
1819         unsigned i = address >> APERTURE_RANGE_SHIFT;
1820         struct aperture_range *range = dom->aperture[i];
1821
1822         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1823
1824 #ifdef CONFIG_IOMMU_STRESS
1825         if (i < 4)
1826                 return;
1827 #endif
1828
1829         if (address >= dom->next_address)
1830                 dom->need_flush = true;
1831
1832         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1833
1834         bitmap_clear(range->bitmap, address, pages);
1835
1836 }
1837
1838 /****************************************************************************
1839  *
1840  * The next functions belong to the domain allocation. A domain is
1841  * allocated for every IOMMU as the default domain. If device isolation
1842  * is enabled, every device get its own domain. The most important thing
1843  * about domains is the page table mapping the DMA address space they
1844  * contain.
1845  *
1846  ****************************************************************************/
1847
1848 /*
1849  * This function adds a protection domain to the global protection domain list
1850  */
1851 static void add_domain_to_list(struct protection_domain *domain)
1852 {
1853         unsigned long flags;
1854
1855         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1856         list_add(&domain->list, &amd_iommu_pd_list);
1857         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1858 }
1859
1860 /*
1861  * This function removes a protection domain to the global
1862  * protection domain list
1863  */
1864 static void del_domain_from_list(struct protection_domain *domain)
1865 {
1866         unsigned long flags;
1867
1868         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1869         list_del(&domain->list);
1870         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1871 }
1872
1873 static u16 domain_id_alloc(void)
1874 {
1875         unsigned long flags;
1876         int id;
1877
1878         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1879         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1880         BUG_ON(id == 0);
1881         if (id > 0 && id < MAX_DOMAIN_ID)
1882                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1883         else
1884                 id = 0;
1885         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1886
1887         return id;
1888 }
1889
1890 static void domain_id_free(int id)
1891 {
1892         unsigned long flags;
1893
1894         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1895         if (id > 0 && id < MAX_DOMAIN_ID)
1896                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1897         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1898 }
1899
1900 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1901 static void free_pt_##LVL (unsigned long __pt)                  \
1902 {                                                               \
1903         unsigned long p;                                        \
1904         u64 *pt;                                                \
1905         int i;                                                  \
1906                                                                 \
1907         pt = (u64 *)__pt;                                       \
1908                                                                 \
1909         for (i = 0; i < 512; ++i) {                             \
1910                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1911                         continue;                               \
1912                                                                 \
1913                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1914                 FN(p);                                          \
1915         }                                                       \
1916         free_page((unsigned long)pt);                           \
1917 }
1918
1919 DEFINE_FREE_PT_FN(l2, free_page)
1920 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1921 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1922 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1923 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1924
1925 static void free_pagetable(struct protection_domain *domain)
1926 {
1927         unsigned long root = (unsigned long)domain->pt_root;
1928
1929         switch (domain->mode) {
1930         case PAGE_MODE_NONE:
1931                 break;
1932         case PAGE_MODE_1_LEVEL:
1933                 free_page(root);
1934                 break;
1935         case PAGE_MODE_2_LEVEL:
1936                 free_pt_l2(root);
1937                 break;
1938         case PAGE_MODE_3_LEVEL:
1939                 free_pt_l3(root);
1940                 break;
1941         case PAGE_MODE_4_LEVEL:
1942                 free_pt_l4(root);
1943                 break;
1944         case PAGE_MODE_5_LEVEL:
1945                 free_pt_l5(root);
1946                 break;
1947         case PAGE_MODE_6_LEVEL:
1948                 free_pt_l6(root);
1949                 break;
1950         default:
1951                 BUG();
1952         }
1953 }
1954
1955 static void free_gcr3_tbl_level1(u64 *tbl)
1956 {
1957         u64 *ptr;
1958         int i;
1959
1960         for (i = 0; i < 512; ++i) {
1961                 if (!(tbl[i] & GCR3_VALID))
1962                         continue;
1963
1964                 ptr = __va(tbl[i] & PAGE_MASK);
1965
1966                 free_page((unsigned long)ptr);
1967         }
1968 }
1969
1970 static void free_gcr3_tbl_level2(u64 *tbl)
1971 {
1972         u64 *ptr;
1973         int i;
1974
1975         for (i = 0; i < 512; ++i) {
1976                 if (!(tbl[i] & GCR3_VALID))
1977                         continue;
1978
1979                 ptr = __va(tbl[i] & PAGE_MASK);
1980
1981                 free_gcr3_tbl_level1(ptr);
1982         }
1983 }
1984
1985 static void free_gcr3_table(struct protection_domain *domain)
1986 {
1987         if (domain->glx == 2)
1988                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1989         else if (domain->glx == 1)
1990                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1991         else if (domain->glx != 0)
1992                 BUG();
1993
1994         free_page((unsigned long)domain->gcr3_tbl);
1995 }
1996
1997 /*
1998  * Free a domain, only used if something went wrong in the
1999  * allocation path and we need to free an already allocated page table
2000  */
2001 static void dma_ops_domain_free(struct dma_ops_domain *dom)
2002 {
2003         int i;
2004
2005         if (!dom)
2006                 return;
2007
2008         del_domain_from_list(&dom->domain);
2009
2010         free_pagetable(&dom->domain);
2011
2012         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
2013                 if (!dom->aperture[i])
2014                         continue;
2015                 free_page((unsigned long)dom->aperture[i]->bitmap);
2016                 kfree(dom->aperture[i]);
2017         }
2018
2019         kfree(dom);
2020 }
2021
2022 /*
2023  * Allocates a new protection domain usable for the dma_ops functions.
2024  * It also initializes the page table and the address allocator data
2025  * structures required for the dma_ops interface
2026  */
2027 static struct dma_ops_domain *dma_ops_domain_alloc(void)
2028 {
2029         struct dma_ops_domain *dma_dom;
2030
2031         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
2032         if (!dma_dom)
2033                 return NULL;
2034
2035         spin_lock_init(&dma_dom->domain.lock);
2036
2037         dma_dom->domain.id = domain_id_alloc();
2038         if (dma_dom->domain.id == 0)
2039                 goto free_dma_dom;
2040         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
2041         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
2042         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2043         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2044         dma_dom->domain.priv = dma_dom;
2045         if (!dma_dom->domain.pt_root)
2046                 goto free_dma_dom;
2047
2048         dma_dom->need_flush = false;
2049         dma_dom->target_dev = 0xffff;
2050
2051         add_domain_to_list(&dma_dom->domain);
2052
2053         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2054                 goto free_dma_dom;
2055
2056         /*
2057          * mark the first page as allocated so we never return 0 as
2058          * a valid dma-address. So we can use 0 as error value
2059          */
2060         dma_dom->aperture[0]->bitmap[0] = 1;
2061         dma_dom->next_address = 0;
2062
2063
2064         return dma_dom;
2065
2066 free_dma_dom:
2067         dma_ops_domain_free(dma_dom);
2068
2069         return NULL;
2070 }
2071
2072 /*
2073  * little helper function to check whether a given protection domain is a
2074  * dma_ops domain
2075  */
2076 static bool dma_ops_domain(struct protection_domain *domain)
2077 {
2078         return domain->flags & PD_DMA_OPS_MASK;
2079 }
2080
2081 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2082 {
2083         u64 pte_root = 0;
2084         u64 flags = 0;
2085
2086         if (domain->mode != PAGE_MODE_NONE)
2087                 pte_root = virt_to_phys(domain->pt_root);
2088
2089         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2090                     << DEV_ENTRY_MODE_SHIFT;
2091         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2092
2093         flags = amd_iommu_dev_table[devid].data[1];
2094
2095         if (ats)
2096                 flags |= DTE_FLAG_IOTLB;
2097
2098         if (domain->flags & PD_IOMMUV2_MASK) {
2099                 u64 gcr3 = __pa(domain->gcr3_tbl);
2100                 u64 glx  = domain->glx;
2101                 u64 tmp;
2102
2103                 pte_root |= DTE_FLAG_GV;
2104                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2105
2106                 /* First mask out possible old values for GCR3 table */
2107                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2108                 flags    &= ~tmp;
2109
2110                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2111                 flags    &= ~tmp;
2112
2113                 /* Encode GCR3 table into DTE */
2114                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2115                 pte_root |= tmp;
2116
2117                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2118                 flags    |= tmp;
2119
2120                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2121                 flags    |= tmp;
2122         }
2123
2124         flags &= ~(0xffffUL);
2125         flags |= domain->id;
2126
2127         amd_iommu_dev_table[devid].data[1]  = flags;
2128         amd_iommu_dev_table[devid].data[0]  = pte_root;
2129 }
2130
2131 static void clear_dte_entry(u16 devid)
2132 {
2133         /* remove entry from the device table seen by the hardware */
2134         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
2135         amd_iommu_dev_table[devid].data[1] = 0;
2136
2137         amd_iommu_apply_erratum_63(devid);
2138 }
2139
2140 static void do_attach(struct iommu_dev_data *dev_data,
2141                       struct protection_domain *domain)
2142 {
2143         struct amd_iommu *iommu;
2144         bool ats;
2145
2146         iommu = amd_iommu_rlookup_table[dev_data->devid];
2147         ats   = dev_data->ats.enabled;
2148
2149         /* Update data structures */
2150         dev_data->domain = domain;
2151         list_add(&dev_data->list, &domain->dev_list);
2152         set_dte_entry(dev_data->devid, domain, ats);
2153
2154         /* Do reference counting */
2155         domain->dev_iommu[iommu->index] += 1;
2156         domain->dev_cnt                 += 1;
2157
2158         /* Flush the DTE entry */
2159         device_flush_dte(dev_data);
2160 }
2161
2162 static void do_detach(struct iommu_dev_data *dev_data)
2163 {
2164         struct amd_iommu *iommu;
2165
2166         iommu = amd_iommu_rlookup_table[dev_data->devid];
2167
2168         /* decrease reference counters */
2169         dev_data->domain->dev_iommu[iommu->index] -= 1;
2170         dev_data->domain->dev_cnt                 -= 1;
2171
2172         /* Update data structures */
2173         dev_data->domain = NULL;
2174         list_del(&dev_data->list);
2175         clear_dte_entry(dev_data->devid);
2176
2177         /* Flush the DTE entry */
2178         device_flush_dte(dev_data);
2179 }
2180
2181 /*
2182  * If a device is not yet associated with a domain, this function does
2183  * assigns it visible for the hardware
2184  */
2185 static int __attach_device(struct iommu_dev_data *dev_data,
2186                            struct protection_domain *domain)
2187 {
2188         int ret;
2189
2190         /* lock domain */
2191         spin_lock(&domain->lock);
2192
2193         if (dev_data->alias_data != NULL) {
2194                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2195
2196                 /* Some sanity checks */
2197                 ret = -EBUSY;
2198                 if (alias_data->domain != NULL &&
2199                                 alias_data->domain != domain)
2200                         goto out_unlock;
2201
2202                 if (dev_data->domain != NULL &&
2203                                 dev_data->domain != domain)
2204                         goto out_unlock;
2205
2206                 /* Do real assignment */
2207                 if (alias_data->domain == NULL)
2208                         do_attach(alias_data, domain);
2209
2210                 atomic_inc(&alias_data->bind);
2211         }
2212
2213         if (dev_data->domain == NULL)
2214                 do_attach(dev_data, domain);
2215
2216         atomic_inc(&dev_data->bind);
2217
2218         ret = 0;
2219
2220 out_unlock:
2221
2222         /* ready */
2223         spin_unlock(&domain->lock);
2224
2225         return ret;
2226 }
2227
2228
2229 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2230 {
2231         pci_disable_ats(pdev);
2232         pci_disable_pri(pdev);
2233         pci_disable_pasid(pdev);
2234 }
2235
2236 /* FIXME: Change generic reset-function to do the same */
2237 static int pri_reset_while_enabled(struct pci_dev *pdev)
2238 {
2239         u16 control;
2240         int pos;
2241
2242         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2243         if (!pos)
2244                 return -EINVAL;
2245
2246         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2247         control |= PCI_PRI_CTRL_RESET;
2248         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2249
2250         return 0;
2251 }
2252
2253 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2254 {
2255         bool reset_enable;
2256         int reqs, ret;
2257
2258         /* FIXME: Hardcode number of outstanding requests for now */
2259         reqs = 32;
2260         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2261                 reqs = 1;
2262         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2263
2264         /* Only allow access to user-accessible pages */
2265         ret = pci_enable_pasid(pdev, 0);
2266         if (ret)
2267                 goto out_err;
2268
2269         /* First reset the PRI state of the device */
2270         ret = pci_reset_pri(pdev);
2271         if (ret)
2272                 goto out_err;
2273
2274         /* Enable PRI */
2275         ret = pci_enable_pri(pdev, reqs);
2276         if (ret)
2277                 goto out_err;
2278
2279         if (reset_enable) {
2280                 ret = pri_reset_while_enabled(pdev);
2281                 if (ret)
2282                         goto out_err;
2283         }
2284
2285         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2286         if (ret)
2287                 goto out_err;
2288
2289         return 0;
2290
2291 out_err:
2292         pci_disable_pri(pdev);
2293         pci_disable_pasid(pdev);
2294
2295         return ret;
2296 }
2297
2298 /* FIXME: Move this to PCI code */
2299 #define PCI_PRI_TLP_OFF         (1 << 15)
2300
2301 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2302 {
2303         u16 status;
2304         int pos;
2305
2306         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2307         if (!pos)
2308                 return false;
2309
2310         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2311
2312         return (status & PCI_PRI_TLP_OFF) ? true : false;
2313 }
2314
2315 /*
2316  * If a device is not yet associated with a domain, this function
2317  * assigns it visible for the hardware
2318  */
2319 static int attach_device(struct device *dev,
2320                          struct protection_domain *domain)
2321 {
2322         struct pci_dev *pdev = to_pci_dev(dev);
2323         struct iommu_dev_data *dev_data;
2324         unsigned long flags;
2325         int ret;
2326
2327         dev_data = get_dev_data(dev);
2328
2329         if (domain->flags & PD_IOMMUV2_MASK) {
2330                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2331                         return -EINVAL;
2332
2333                 if (pdev_iommuv2_enable(pdev) != 0)
2334                         return -EINVAL;
2335
2336                 dev_data->ats.enabled = true;
2337                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2338                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2339         } else if (amd_iommu_iotlb_sup &&
2340                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2341                 dev_data->ats.enabled = true;
2342                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2343         }
2344
2345         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2346         ret = __attach_device(dev_data, domain);
2347         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2348
2349         /*
2350          * We might boot into a crash-kernel here. The crashed kernel
2351          * left the caches in the IOMMU dirty. So we have to flush
2352          * here to evict all dirty stuff.
2353          */
2354         domain_flush_tlb_pde(domain);
2355
2356         return ret;
2357 }
2358
2359 /*
2360  * Removes a device from a protection domain (unlocked)
2361  */
2362 static void __detach_device(struct iommu_dev_data *dev_data)
2363 {
2364         struct protection_domain *domain;
2365         unsigned long flags;
2366
2367         BUG_ON(!dev_data->domain);
2368
2369         domain = dev_data->domain;
2370
2371         spin_lock_irqsave(&domain->lock, flags);
2372
2373         if (dev_data->alias_data != NULL) {
2374                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2375
2376                 if (atomic_dec_and_test(&alias_data->bind))
2377                         do_detach(alias_data);
2378         }
2379
2380         if (atomic_dec_and_test(&dev_data->bind))
2381                 do_detach(dev_data);
2382
2383         spin_unlock_irqrestore(&domain->lock, flags);
2384
2385         /*
2386          * If we run in passthrough mode the device must be assigned to the
2387          * passthrough domain if it is detached from any other domain.
2388          * Make sure we can deassign from the pt_domain itself.
2389          */
2390         if (dev_data->passthrough &&
2391             (dev_data->domain == NULL && domain != pt_domain))
2392                 __attach_device(dev_data, pt_domain);
2393 }
2394
2395 /*
2396  * Removes a device from a protection domain (with devtable_lock held)
2397  */
2398 static void detach_device(struct device *dev)
2399 {
2400         struct protection_domain *domain;
2401         struct iommu_dev_data *dev_data;
2402         unsigned long flags;
2403
2404         dev_data = get_dev_data(dev);
2405         domain   = dev_data->domain;
2406
2407         /* lock device table */
2408         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2409         __detach_device(dev_data);
2410         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2411
2412         if (domain->flags & PD_IOMMUV2_MASK)
2413                 pdev_iommuv2_disable(to_pci_dev(dev));
2414         else if (dev_data->ats.enabled)
2415                 pci_disable_ats(to_pci_dev(dev));
2416
2417         dev_data->ats.enabled = false;
2418 }
2419
2420 /*
2421  * Find out the protection domain structure for a given PCI device. This
2422  * will give us the pointer to the page table root for example.
2423  */
2424 static struct protection_domain *domain_for_device(struct device *dev)
2425 {
2426         struct iommu_dev_data *dev_data;
2427         struct protection_domain *dom = NULL;
2428         unsigned long flags;
2429
2430         dev_data   = get_dev_data(dev);
2431
2432         if (dev_data->domain)
2433                 return dev_data->domain;
2434
2435         if (dev_data->alias_data != NULL) {
2436                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2437
2438                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2439                 if (alias_data->domain != NULL) {
2440                         __attach_device(dev_data, alias_data->domain);
2441                         dom = alias_data->domain;
2442                 }
2443                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2444         }
2445
2446         return dom;
2447 }
2448
2449 static int device_change_notifier(struct notifier_block *nb,
2450                                   unsigned long action, void *data)
2451 {
2452         struct dma_ops_domain *dma_domain;
2453         struct protection_domain *domain;
2454         struct iommu_dev_data *dev_data;
2455         struct device *dev = data;
2456         struct amd_iommu *iommu;
2457         unsigned long flags;
2458         u16 devid;
2459
2460         if (!check_device(dev))
2461                 return 0;
2462
2463         devid    = get_device_id(dev);
2464         iommu    = amd_iommu_rlookup_table[devid];
2465         dev_data = get_dev_data(dev);
2466
2467         switch (action) {
2468         case BUS_NOTIFY_UNBOUND_DRIVER:
2469
2470                 domain = domain_for_device(dev);
2471
2472                 if (!domain)
2473                         goto out;
2474                 if (dev_data->passthrough)
2475                         break;
2476                 detach_device(dev);
2477                 break;
2478         case BUS_NOTIFY_ADD_DEVICE:
2479
2480                 iommu_init_device(dev);
2481
2482                 /*
2483                  * dev_data is still NULL and
2484                  * got initialized in iommu_init_device
2485                  */
2486                 dev_data = get_dev_data(dev);
2487
2488                 if (iommu_pass_through || dev_data->iommu_v2) {
2489                         dev_data->passthrough = true;
2490                         attach_device(dev, pt_domain);
2491                         break;
2492                 }
2493
2494                 domain = domain_for_device(dev);
2495
2496                 /* allocate a protection domain if a device is added */
2497                 dma_domain = find_protection_domain(devid);
2498                 if (!dma_domain) {
2499                         dma_domain = dma_ops_domain_alloc();
2500                         if (!dma_domain)
2501                                 goto out;
2502                         dma_domain->target_dev = devid;
2503
2504                         spin_lock_irqsave(&iommu_pd_list_lock, flags);
2505                         list_add_tail(&dma_domain->list, &iommu_pd_list);
2506                         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2507                 }
2508
2509                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2510
2511                 break;
2512         case BUS_NOTIFY_DEL_DEVICE:
2513
2514                 iommu_uninit_device(dev);
2515
2516         default:
2517                 goto out;
2518         }
2519
2520         iommu_completion_wait(iommu);
2521
2522 out:
2523         return 0;
2524 }
2525
2526 static struct notifier_block device_nb = {
2527         .notifier_call = device_change_notifier,
2528 };
2529
2530 void amd_iommu_init_notifier(void)
2531 {
2532         bus_register_notifier(&pci_bus_type, &device_nb);
2533 }
2534
2535 /*****************************************************************************
2536  *
2537  * The next functions belong to the dma_ops mapping/unmapping code.
2538  *
2539  *****************************************************************************/
2540
2541 /*
2542  * In the dma_ops path we only have the struct device. This function
2543  * finds the corresponding IOMMU, the protection domain and the
2544  * requestor id for a given device.
2545  * If the device is not yet associated with a domain this is also done
2546  * in this function.
2547  */
2548 static struct protection_domain *get_domain(struct device *dev)
2549 {
2550         struct protection_domain *domain;
2551         struct dma_ops_domain *dma_dom;
2552         u16 devid = get_device_id(dev);
2553
2554         if (!check_device(dev))
2555                 return ERR_PTR(-EINVAL);
2556
2557         domain = domain_for_device(dev);
2558         if (domain != NULL && !dma_ops_domain(domain))
2559                 return ERR_PTR(-EBUSY);
2560
2561         if (domain != NULL)
2562                 return domain;
2563
2564         /* Device not bound yet - bind it */
2565         dma_dom = find_protection_domain(devid);
2566         if (!dma_dom)
2567                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2568         attach_device(dev, &dma_dom->domain);
2569         DUMP_printk("Using protection domain %d for device %s\n",
2570                     dma_dom->domain.id, dev_name(dev));
2571
2572         return &dma_dom->domain;
2573 }
2574
2575 static void update_device_table(struct protection_domain *domain)
2576 {
2577         struct iommu_dev_data *dev_data;
2578
2579         list_for_each_entry(dev_data, &domain->dev_list, list)
2580                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2581 }
2582
2583 static void update_domain(struct protection_domain *domain)
2584 {
2585         if (!domain->updated)
2586                 return;
2587
2588         update_device_table(domain);
2589
2590         domain_flush_devices(domain);
2591         domain_flush_tlb_pde(domain);
2592
2593         domain->updated = false;
2594 }
2595
2596 /*
2597  * This function fetches the PTE for a given address in the aperture
2598  */
2599 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2600                             unsigned long address)
2601 {
2602         struct aperture_range *aperture;
2603         u64 *pte, *pte_page;
2604
2605         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2606         if (!aperture)
2607                 return NULL;
2608
2609         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2610         if (!pte) {
2611                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2612                                 GFP_ATOMIC);
2613                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2614         } else
2615                 pte += PM_LEVEL_INDEX(0, address);
2616
2617         update_domain(&dom->domain);
2618
2619         return pte;
2620 }
2621
2622 /*
2623  * This is the generic map function. It maps one 4kb page at paddr to
2624  * the given address in the DMA address space for the domain.
2625  */
2626 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2627                                      unsigned long address,
2628                                      phys_addr_t paddr,
2629                                      int direction)
2630 {
2631         u64 *pte, __pte;
2632
2633         WARN_ON(address > dom->aperture_size);
2634
2635         paddr &= PAGE_MASK;
2636
2637         pte  = dma_ops_get_pte(dom, address);
2638         if (!pte)
2639                 return DMA_ERROR_CODE;
2640
2641         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2642
2643         if (direction == DMA_TO_DEVICE)
2644                 __pte |= IOMMU_PTE_IR;
2645         else if (direction == DMA_FROM_DEVICE)
2646                 __pte |= IOMMU_PTE_IW;
2647         else if (direction == DMA_BIDIRECTIONAL)
2648                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2649
2650         WARN_ON(*pte);
2651
2652         *pte = __pte;
2653
2654         return (dma_addr_t)address;
2655 }
2656
2657 /*
2658  * The generic unmapping function for on page in the DMA address space.
2659  */
2660 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2661                                  unsigned long address)
2662 {
2663         struct aperture_range *aperture;
2664         u64 *pte;
2665
2666         if (address >= dom->aperture_size)
2667                 return;
2668
2669         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2670         if (!aperture)
2671                 return;
2672
2673         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2674         if (!pte)
2675                 return;
2676
2677         pte += PM_LEVEL_INDEX(0, address);
2678
2679         WARN_ON(!*pte);
2680
2681         *pte = 0ULL;
2682 }
2683
2684 /*
2685  * This function contains common code for mapping of a physically
2686  * contiguous memory region into DMA address space. It is used by all
2687  * mapping functions provided with this IOMMU driver.
2688  * Must be called with the domain lock held.
2689  */
2690 static dma_addr_t __map_single(struct device *dev,
2691                                struct dma_ops_domain *dma_dom,
2692                                phys_addr_t paddr,
2693                                size_t size,
2694                                int dir,
2695                                bool align,
2696                                u64 dma_mask)
2697 {
2698         dma_addr_t offset = paddr & ~PAGE_MASK;
2699         dma_addr_t address, start, ret;
2700         unsigned int pages;
2701         unsigned long align_mask = 0;
2702         int i;
2703
2704         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2705         paddr &= PAGE_MASK;
2706
2707         INC_STATS_COUNTER(total_map_requests);
2708
2709         if (pages > 1)
2710                 INC_STATS_COUNTER(cross_page);
2711
2712         if (align)
2713                 align_mask = (1UL << get_order(size)) - 1;
2714
2715 retry:
2716         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2717                                           dma_mask);
2718         if (unlikely(address == DMA_ERROR_CODE)) {
2719                 /*
2720                  * setting next_address here will let the address
2721                  * allocator only scan the new allocated range in the
2722                  * first run. This is a small optimization.
2723                  */
2724                 dma_dom->next_address = dma_dom->aperture_size;
2725
2726                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2727                         goto out;
2728
2729                 /*
2730                  * aperture was successfully enlarged by 128 MB, try
2731                  * allocation again
2732                  */
2733                 goto retry;
2734         }
2735
2736         start = address;
2737         for (i = 0; i < pages; ++i) {
2738                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2739                 if (ret == DMA_ERROR_CODE)
2740                         goto out_unmap;
2741
2742                 paddr += PAGE_SIZE;
2743                 start += PAGE_SIZE;
2744         }
2745         address += offset;
2746
2747         ADD_STATS_COUNTER(alloced_io_mem, size);
2748
2749         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2750                 domain_flush_tlb(&dma_dom->domain);
2751                 dma_dom->need_flush = false;
2752         } else if (unlikely(amd_iommu_np_cache))
2753                 domain_flush_pages(&dma_dom->domain, address, size);
2754
2755 out:
2756         return address;
2757
2758 out_unmap:
2759
2760         for (--i; i >= 0; --i) {
2761                 start -= PAGE_SIZE;
2762                 dma_ops_domain_unmap(dma_dom, start);
2763         }
2764
2765         dma_ops_free_addresses(dma_dom, address, pages);
2766
2767         return DMA_ERROR_CODE;
2768 }
2769
2770 /*
2771  * Does the reverse of the __map_single function. Must be called with
2772  * the domain lock held too
2773  */
2774 static void __unmap_single(struct dma_ops_domain *dma_dom,
2775                            dma_addr_t dma_addr,
2776                            size_t size,
2777                            int dir)
2778 {
2779         dma_addr_t flush_addr;
2780         dma_addr_t i, start;
2781         unsigned int pages;
2782
2783         if ((dma_addr == DMA_ERROR_CODE) ||
2784             (dma_addr + size > dma_dom->aperture_size))
2785                 return;
2786
2787         flush_addr = dma_addr;
2788         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2789         dma_addr &= PAGE_MASK;
2790         start = dma_addr;
2791
2792         for (i = 0; i < pages; ++i) {
2793                 dma_ops_domain_unmap(dma_dom, start);
2794                 start += PAGE_SIZE;
2795         }
2796
2797         SUB_STATS_COUNTER(alloced_io_mem, size);
2798
2799         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2800
2801         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2802                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2803                 dma_dom->need_flush = false;
2804         }
2805 }
2806
2807 /*
2808  * The exported map_single function for dma_ops.
2809  */
2810 static dma_addr_t map_page(struct device *dev, struct page *page,
2811                            unsigned long offset, size_t size,
2812                            enum dma_data_direction dir,
2813                            struct dma_attrs *attrs)
2814 {
2815         unsigned long flags;
2816         struct protection_domain *domain;
2817         dma_addr_t addr;
2818         u64 dma_mask;
2819         phys_addr_t paddr = page_to_phys(page) + offset;
2820
2821         INC_STATS_COUNTER(cnt_map_single);
2822
2823         domain = get_domain(dev);
2824         if (PTR_ERR(domain) == -EINVAL)
2825                 return (dma_addr_t)paddr;
2826         else if (IS_ERR(domain))
2827                 return DMA_ERROR_CODE;
2828
2829         dma_mask = *dev->dma_mask;
2830
2831         spin_lock_irqsave(&domain->lock, flags);
2832
2833         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2834                             dma_mask);
2835         if (addr == DMA_ERROR_CODE)
2836                 goto out;
2837
2838         domain_flush_complete(domain);
2839
2840 out:
2841         spin_unlock_irqrestore(&domain->lock, flags);
2842
2843         return addr;
2844 }
2845
2846 /*
2847  * The exported unmap_single function for dma_ops.
2848  */
2849 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2850                        enum dma_data_direction dir, struct dma_attrs *attrs)
2851 {
2852         unsigned long flags;
2853         struct protection_domain *domain;
2854
2855         INC_STATS_COUNTER(cnt_unmap_single);
2856
2857         domain = get_domain(dev);
2858         if (IS_ERR(domain))
2859                 return;
2860
2861         spin_lock_irqsave(&domain->lock, flags);
2862
2863         __unmap_single(domain->priv, dma_addr, size, dir);
2864
2865         domain_flush_complete(domain);
2866
2867         spin_unlock_irqrestore(&domain->lock, flags);
2868 }
2869
2870 /*
2871  * The exported map_sg function for dma_ops (handles scatter-gather
2872  * lists).
2873  */
2874 static int map_sg(struct device *dev, struct scatterlist *sglist,
2875                   int nelems, enum dma_data_direction dir,
2876                   struct dma_attrs *attrs)
2877 {
2878         unsigned long flags;
2879         struct protection_domain *domain;
2880         int i;
2881         struct scatterlist *s;
2882         phys_addr_t paddr;
2883         int mapped_elems = 0;
2884         u64 dma_mask;
2885
2886         INC_STATS_COUNTER(cnt_map_sg);
2887
2888         domain = get_domain(dev);
2889         if (IS_ERR(domain))
2890                 return 0;
2891
2892         dma_mask = *dev->dma_mask;
2893
2894         spin_lock_irqsave(&domain->lock, flags);
2895
2896         for_each_sg(sglist, s, nelems, i) {
2897                 paddr = sg_phys(s);
2898
2899                 s->dma_address = __map_single(dev, domain->priv,
2900                                               paddr, s->length, dir, false,
2901                                               dma_mask);
2902
2903                 if (s->dma_address) {
2904                         s->dma_length = s->length;
2905                         mapped_elems++;
2906                 } else
2907                         goto unmap;
2908         }
2909
2910         domain_flush_complete(domain);
2911
2912 out:
2913         spin_unlock_irqrestore(&domain->lock, flags);
2914
2915         return mapped_elems;
2916 unmap:
2917         for_each_sg(sglist, s, mapped_elems, i) {
2918                 if (s->dma_address)
2919                         __unmap_single(domain->priv, s->dma_address,
2920                                        s->dma_length, dir);
2921                 s->dma_address = s->dma_length = 0;
2922         }
2923
2924         mapped_elems = 0;
2925
2926         goto out;
2927 }
2928
2929 /*
2930  * The exported map_sg function for dma_ops (handles scatter-gather
2931  * lists).
2932  */
2933 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2934                      int nelems, enum dma_data_direction dir,
2935                      struct dma_attrs *attrs)
2936 {
2937         unsigned long flags;
2938         struct protection_domain *domain;
2939         struct scatterlist *s;
2940         int i;
2941
2942         INC_STATS_COUNTER(cnt_unmap_sg);
2943
2944         domain = get_domain(dev);
2945         if (IS_ERR(domain))
2946                 return;
2947
2948         spin_lock_irqsave(&domain->lock, flags);
2949
2950         for_each_sg(sglist, s, nelems, i) {
2951                 __unmap_single(domain->priv, s->dma_address,
2952                                s->dma_length, dir);
2953                 s->dma_address = s->dma_length = 0;
2954         }
2955
2956         domain_flush_complete(domain);
2957
2958         spin_unlock_irqrestore(&domain->lock, flags);
2959 }
2960
2961 /*
2962  * The exported alloc_coherent function for dma_ops.
2963  */
2964 static void *alloc_coherent(struct device *dev, size_t size,
2965                             dma_addr_t *dma_addr, gfp_t flag,
2966                             struct dma_attrs *attrs)
2967 {
2968         unsigned long flags;
2969         void *virt_addr;
2970         struct protection_domain *domain;
2971         phys_addr_t paddr;
2972         u64 dma_mask = dev->coherent_dma_mask;
2973
2974         INC_STATS_COUNTER(cnt_alloc_coherent);
2975
2976         domain = get_domain(dev);
2977         if (PTR_ERR(domain) == -EINVAL) {
2978                 virt_addr = (void *)__get_free_pages(flag, get_order(size));
2979                 *dma_addr = __pa(virt_addr);
2980                 return virt_addr;
2981         } else if (IS_ERR(domain))
2982                 return NULL;
2983
2984         dma_mask  = dev->coherent_dma_mask;
2985         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2986         flag     |= __GFP_ZERO;
2987
2988         virt_addr = (void *)__get_free_pages(flag, get_order(size));
2989         if (!virt_addr)
2990                 return NULL;
2991
2992         paddr = virt_to_phys(virt_addr);
2993
2994         if (!dma_mask)
2995                 dma_mask = *dev->dma_mask;
2996
2997         spin_lock_irqsave(&domain->lock, flags);
2998
2999         *dma_addr = __map_single(dev, domain->priv, paddr,
3000                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
3001
3002         if (*dma_addr == DMA_ERROR_CODE) {
3003                 spin_unlock_irqrestore(&domain->lock, flags);
3004                 goto out_free;
3005         }
3006
3007         domain_flush_complete(domain);
3008
3009         spin_unlock_irqrestore(&domain->lock, flags);
3010
3011         return virt_addr;
3012
3013 out_free:
3014
3015         free_pages((unsigned long)virt_addr, get_order(size));
3016
3017         return NULL;
3018 }
3019
3020 /*
3021  * The exported free_coherent function for dma_ops.
3022  */
3023 static void free_coherent(struct device *dev, size_t size,
3024                           void *virt_addr, dma_addr_t dma_addr,
3025                           struct dma_attrs *attrs)
3026 {
3027         unsigned long flags;
3028         struct protection_domain *domain;
3029
3030         INC_STATS_COUNTER(cnt_free_coherent);
3031
3032         domain = get_domain(dev);
3033         if (IS_ERR(domain))
3034                 goto free_mem;
3035
3036         spin_lock_irqsave(&domain->lock, flags);
3037
3038         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
3039
3040         domain_flush_complete(domain);
3041
3042         spin_unlock_irqrestore(&domain->lock, flags);
3043
3044 free_mem:
3045         free_pages((unsigned long)virt_addr, get_order(size));
3046 }
3047
3048 /*
3049  * This function is called by the DMA layer to find out if we can handle a
3050  * particular device. It is part of the dma_ops.
3051  */
3052 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
3053 {
3054         return check_device(dev);
3055 }
3056
3057 /*
3058  * The function for pre-allocating protection domains.
3059  *
3060  * If the driver core informs the DMA layer if a driver grabs a device
3061  * we don't need to preallocate the protection domains anymore.
3062  * For now we have to.
3063  */
3064 static void __init prealloc_protection_domains(void)
3065 {
3066         struct iommu_dev_data *dev_data;
3067         struct dma_ops_domain *dma_dom;
3068         struct pci_dev *dev = NULL;
3069         u16 devid;
3070
3071         for_each_pci_dev(dev) {
3072
3073                 /* Do we handle this device? */
3074                 if (!check_device(&dev->dev))
3075                         continue;
3076
3077                 dev_data = get_dev_data(&dev->dev);
3078                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
3079                         /* Make sure passthrough domain is allocated */
3080                         alloc_passthrough_domain();
3081                         dev_data->passthrough = true;
3082                         attach_device(&dev->dev, pt_domain);
3083                         pr_info("AMD-Vi: Using passthrough domain for device %s\n",
3084                                 dev_name(&dev->dev));
3085                 }
3086
3087                 /* Is there already any domain for it? */
3088                 if (domain_for_device(&dev->dev))
3089                         continue;
3090
3091                 devid = get_device_id(&dev->dev);
3092
3093                 dma_dom = dma_ops_domain_alloc();
3094                 if (!dma_dom)
3095                         continue;
3096                 init_unity_mappings_for_device(dma_dom, devid);
3097                 dma_dom->target_dev = devid;
3098
3099                 attach_device(&dev->dev, &dma_dom->domain);
3100
3101                 list_add_tail(&dma_dom->list, &iommu_pd_list);
3102         }
3103 }
3104
3105 static struct dma_map_ops amd_iommu_dma_ops = {
3106         .alloc = alloc_coherent,
3107         .free = free_coherent,
3108         .map_page = map_page,
3109         .unmap_page = unmap_page,
3110         .map_sg = map_sg,
3111         .unmap_sg = unmap_sg,
3112         .dma_supported = amd_iommu_dma_supported,
3113 };
3114
3115 static unsigned device_dma_ops_init(void)
3116 {
3117         struct iommu_dev_data *dev_data;
3118         struct pci_dev *pdev = NULL;
3119         unsigned unhandled = 0;
3120
3121         for_each_pci_dev(pdev) {
3122                 if (!check_device(&pdev->dev)) {
3123
3124                         iommu_ignore_device(&pdev->dev);
3125
3126                         unhandled += 1;
3127                         continue;
3128                 }
3129
3130                 dev_data = get_dev_data(&pdev->dev);
3131
3132                 if (!dev_data->passthrough)
3133                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
3134                 else
3135                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
3136         }
3137
3138         return unhandled;
3139 }
3140
3141 /*
3142  * The function which clues the AMD IOMMU driver into dma_ops.
3143  */
3144
3145 void __init amd_iommu_init_api(void)
3146 {
3147         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
3148 }
3149
3150 int __init amd_iommu_init_dma_ops(void)
3151 {
3152         struct amd_iommu *iommu;
3153         int ret, unhandled;
3154
3155         /*
3156          * first allocate a default protection domain for every IOMMU we
3157          * found in the system. Devices not assigned to any other
3158          * protection domain will be assigned to the default one.
3159          */
3160         for_each_iommu(iommu) {
3161                 iommu->default_dom = dma_ops_domain_alloc();
3162                 if (iommu->default_dom == NULL)
3163                         return -ENOMEM;
3164                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
3165                 ret = iommu_init_unity_mappings(iommu);
3166                 if (ret)
3167                         goto free_domains;
3168         }
3169
3170         /*
3171          * Pre-allocate the protection domains for each device.
3172          */
3173         prealloc_protection_domains();
3174
3175         iommu_detected = 1;
3176         swiotlb = 0;
3177
3178         /* Make the driver finally visible to the drivers */
3179         unhandled = device_dma_ops_init();
3180         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3181                 /* There are unhandled devices - initialize swiotlb for them */
3182                 swiotlb = 1;
3183         }
3184
3185         amd_iommu_stats_init();
3186
3187         if (amd_iommu_unmap_flush)
3188                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3189         else
3190                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3191
3192         return 0;
3193
3194 free_domains:
3195
3196         for_each_iommu(iommu) {
3197                 dma_ops_domain_free(iommu->default_dom);
3198         }
3199
3200         return ret;
3201 }
3202
3203 /*****************************************************************************
3204  *
3205  * The following functions belong to the exported interface of AMD IOMMU
3206  *
3207  * This interface allows access to lower level functions of the IOMMU
3208  * like protection domain handling and assignement of devices to domains
3209  * which is not possible with the dma_ops interface.
3210  *
3211  *****************************************************************************/
3212
3213 static void cleanup_domain(struct protection_domain *domain)
3214 {
3215         struct iommu_dev_data *dev_data, *next;
3216         unsigned long flags;
3217
3218         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3219
3220         list_for_each_entry_safe(dev_data, next, &domain->dev_list, list) {
3221                 __detach_device(dev_data);
3222                 atomic_set(&dev_data->bind, 0);
3223         }
3224
3225         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3226 }
3227
3228 static void protection_domain_free(struct protection_domain *domain)
3229 {
3230         if (!domain)
3231                 return;
3232
3233         del_domain_from_list(domain);
3234
3235         if (domain->id)
3236                 domain_id_free(domain->id);
3237
3238         kfree(domain);
3239 }
3240
3241 static struct protection_domain *protection_domain_alloc(void)
3242 {
3243         struct protection_domain *domain;
3244
3245         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3246         if (!domain)
3247                 return NULL;
3248
3249         spin_lock_init(&domain->lock);
3250         mutex_init(&domain->api_lock);
3251         domain->id = domain_id_alloc();
3252         if (!domain->id)
3253                 goto out_err;
3254         INIT_LIST_HEAD(&domain->dev_list);
3255
3256         add_domain_to_list(domain);
3257
3258         return domain;
3259
3260 out_err:
3261         kfree(domain);
3262
3263         return NULL;
3264 }
3265
3266 static int __init alloc_passthrough_domain(void)
3267 {
3268         if (pt_domain != NULL)
3269                 return 0;
3270
3271         /* allocate passthrough domain */
3272         pt_domain = protection_domain_alloc();
3273         if (!pt_domain)
3274                 return -ENOMEM;
3275
3276         pt_domain->mode = PAGE_MODE_NONE;
3277
3278         return 0;
3279 }
3280 static int amd_iommu_domain_init(struct iommu_domain *dom)
3281 {
3282         struct protection_domain *domain;
3283
3284         domain = protection_domain_alloc();
3285         if (!domain)
3286                 goto out_free;
3287
3288         domain->mode    = PAGE_MODE_3_LEVEL;
3289         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3290         if (!domain->pt_root)
3291                 goto out_free;
3292
3293         domain->iommu_domain = dom;
3294
3295         dom->priv = domain;
3296
3297         dom->geometry.aperture_start = 0;
3298         dom->geometry.aperture_end   = ~0ULL;
3299         dom->geometry.force_aperture = true;
3300
3301         return 0;
3302
3303 out_free:
3304         protection_domain_free(domain);
3305
3306         return -ENOMEM;
3307 }
3308
3309 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3310 {
3311         struct protection_domain *domain = dom->priv;
3312
3313         if (!domain)
3314                 return;
3315
3316         if (domain->dev_cnt > 0)
3317                 cleanup_domain(domain);
3318
3319         BUG_ON(domain->dev_cnt != 0);
3320
3321         if (domain->mode != PAGE_MODE_NONE)
3322                 free_pagetable(domain);
3323
3324         if (domain->flags & PD_IOMMUV2_MASK)
3325                 free_gcr3_table(domain);
3326
3327         protection_domain_free(domain);
3328
3329         dom->priv = NULL;
3330 }
3331
3332 static void amd_iommu_detach_device(struct iommu_domain *dom,
3333                                     struct device *dev)
3334 {
3335         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3336         struct amd_iommu *iommu;
3337         u16 devid;
3338
3339         if (!check_device(dev))
3340                 return;
3341
3342         devid = get_device_id(dev);
3343
3344         if (dev_data->domain != NULL)
3345                 detach_device(dev);
3346
3347         iommu = amd_iommu_rlookup_table[devid];
3348         if (!iommu)
3349                 return;
3350
3351         iommu_completion_wait(iommu);
3352 }
3353
3354 static int amd_iommu_attach_device(struct iommu_domain *dom,
3355                                    struct device *dev)
3356 {
3357         struct protection_domain *domain = dom->priv;
3358         struct iommu_dev_data *dev_data;
3359         struct amd_iommu *iommu;
3360         int ret;
3361
3362         if (!check_device(dev))
3363                 return -EINVAL;
3364
3365         dev_data = dev->archdata.iommu;
3366
3367         iommu = amd_iommu_rlookup_table[dev_data->devid];
3368         if (!iommu)
3369                 return -EINVAL;
3370
3371         if (dev_data->domain)
3372                 detach_device(dev);
3373
3374         ret = attach_device(dev, domain);
3375
3376         iommu_completion_wait(iommu);
3377
3378         return ret;
3379 }
3380
3381 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3382                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3383 {
3384         struct protection_domain *domain = dom->priv;
3385         int prot = 0;
3386         int ret;
3387
3388         if (domain->mode == PAGE_MODE_NONE)
3389                 return -EINVAL;
3390
3391         if (iommu_prot & IOMMU_READ)
3392                 prot |= IOMMU_PROT_IR;
3393         if (iommu_prot & IOMMU_WRITE)
3394                 prot |= IOMMU_PROT_IW;
3395
3396         mutex_lock(&domain->api_lock);
3397         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3398         mutex_unlock(&domain->api_lock);
3399
3400         return ret;
3401 }
3402
3403 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3404                            size_t page_size)
3405 {
3406         struct protection_domain *domain = dom->priv;
3407         size_t unmap_size;
3408
3409         if (domain->mode == PAGE_MODE_NONE)
3410                 return -EINVAL;
3411
3412         mutex_lock(&domain->api_lock);
3413         unmap_size = iommu_unmap_page(domain, iova, page_size);
3414         mutex_unlock(&domain->api_lock);
3415
3416         domain_flush_tlb_pde(domain);
3417
3418         return unmap_size;
3419 }
3420
3421 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3422                                           dma_addr_t iova)
3423 {
3424         struct protection_domain *domain = dom->priv;
3425         unsigned long offset_mask;
3426         phys_addr_t paddr;
3427         u64 *pte, __pte;
3428
3429         if (domain->mode == PAGE_MODE_NONE)
3430                 return iova;
3431
3432         pte = fetch_pte(domain, iova);
3433
3434         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3435                 return 0;
3436
3437         if (PM_PTE_LEVEL(*pte) == 0)
3438                 offset_mask = PAGE_SIZE - 1;
3439         else
3440                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3441
3442         __pte = *pte & PM_ADDR_MASK;
3443         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3444
3445         return paddr;
3446 }
3447
3448 static int amd_iommu_domain_has_cap(struct iommu_domain *domain,
3449                                     unsigned long cap)
3450 {
3451         switch (cap) {
3452         case IOMMU_CAP_CACHE_COHERENCY:
3453                 return 1;
3454         case IOMMU_CAP_INTR_REMAP:
3455                 return irq_remapping_enabled;
3456         }
3457
3458         return 0;
3459 }
3460
3461 static struct iommu_ops amd_iommu_ops = {
3462         .domain_init = amd_iommu_domain_init,
3463         .domain_destroy = amd_iommu_domain_destroy,
3464         .attach_dev = amd_iommu_attach_device,
3465         .detach_dev = amd_iommu_detach_device,
3466         .map = amd_iommu_map,
3467         .unmap = amd_iommu_unmap,
3468         .iova_to_phys = amd_iommu_iova_to_phys,
3469         .domain_has_cap = amd_iommu_domain_has_cap,
3470         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3471 };
3472
3473 /*****************************************************************************
3474  *
3475  * The next functions do a basic initialization of IOMMU for pass through
3476  * mode
3477  *
3478  * In passthrough mode the IOMMU is initialized and enabled but not used for
3479  * DMA-API translation.
3480  *
3481  *****************************************************************************/
3482
3483 int __init amd_iommu_init_passthrough(void)
3484 {
3485         struct iommu_dev_data *dev_data;
3486         struct pci_dev *dev = NULL;
3487         struct amd_iommu *iommu;
3488         u16 devid;
3489         int ret;
3490
3491         ret = alloc_passthrough_domain();
3492         if (ret)
3493                 return ret;
3494
3495         for_each_pci_dev(dev) {
3496                 if (!check_device(&dev->dev))
3497                         continue;
3498
3499                 dev_data = get_dev_data(&dev->dev);
3500                 dev_data->passthrough = true;
3501
3502                 devid = get_device_id(&dev->dev);
3503
3504                 iommu = amd_iommu_rlookup_table[devid];
3505                 if (!iommu)
3506                         continue;
3507
3508                 attach_device(&dev->dev, pt_domain);
3509         }
3510
3511         amd_iommu_stats_init();
3512
3513         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3514
3515         return 0;
3516 }
3517
3518 /* IOMMUv2 specific functions */
3519 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3520 {
3521         return atomic_notifier_chain_register(&ppr_notifier, nb);
3522 }
3523 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3524
3525 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3526 {
3527         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3528 }
3529 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3530
3531 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3532 {
3533         struct protection_domain *domain = dom->priv;
3534         unsigned long flags;
3535
3536         spin_lock_irqsave(&domain->lock, flags);
3537
3538         /* Update data structure */
3539         domain->mode    = PAGE_MODE_NONE;
3540         domain->updated = true;
3541
3542         /* Make changes visible to IOMMUs */
3543         update_domain(domain);
3544
3545         /* Page-table is not visible to IOMMU anymore, so free it */
3546         free_pagetable(domain);
3547
3548         spin_unlock_irqrestore(&domain->lock, flags);
3549 }
3550 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3551
3552 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3553 {
3554         struct protection_domain *domain = dom->priv;
3555         unsigned long flags;
3556         int levels, ret;
3557
3558         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3559                 return -EINVAL;
3560
3561         /* Number of GCR3 table levels required */
3562         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3563                 levels += 1;
3564
3565         if (levels > amd_iommu_max_glx_val)
3566                 return -EINVAL;
3567
3568         spin_lock_irqsave(&domain->lock, flags);
3569
3570         /*
3571          * Save us all sanity checks whether devices already in the
3572          * domain support IOMMUv2. Just force that the domain has no
3573          * devices attached when it is switched into IOMMUv2 mode.
3574          */
3575         ret = -EBUSY;
3576         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3577                 goto out;
3578
3579         ret = -ENOMEM;
3580         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3581         if (domain->gcr3_tbl == NULL)
3582                 goto out;
3583
3584         domain->glx      = levels;
3585         domain->flags   |= PD_IOMMUV2_MASK;
3586         domain->updated  = true;
3587
3588         update_domain(domain);
3589
3590         ret = 0;
3591
3592 out:
3593         spin_unlock_irqrestore(&domain->lock, flags);
3594
3595         return ret;
3596 }
3597 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3598
3599 static int __flush_pasid(struct protection_domain *domain, int pasid,
3600                          u64 address, bool size)
3601 {
3602         struct iommu_dev_data *dev_data;
3603         struct iommu_cmd cmd;
3604         int i, ret;
3605
3606         if (!(domain->flags & PD_IOMMUV2_MASK))
3607                 return -EINVAL;
3608
3609         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3610
3611         /*
3612          * IOMMU TLB needs to be flushed before Device TLB to
3613          * prevent device TLB refill from IOMMU TLB
3614          */
3615         for (i = 0; i < amd_iommus_present; ++i) {
3616                 if (domain->dev_iommu[i] == 0)
3617                         continue;
3618
3619                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3620                 if (ret != 0)
3621                         goto out;
3622         }
3623
3624         /* Wait until IOMMU TLB flushes are complete */
3625         domain_flush_complete(domain);
3626
3627         /* Now flush device TLBs */
3628         list_for_each_entry(dev_data, &domain->dev_list, list) {
3629                 struct amd_iommu *iommu;
3630                 int qdep;
3631
3632                 BUG_ON(!dev_data->ats.enabled);
3633
3634                 qdep  = dev_data->ats.qdep;
3635                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3636
3637                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3638                                       qdep, address, size);
3639
3640                 ret = iommu_queue_command(iommu, &cmd);
3641                 if (ret != 0)
3642                         goto out;
3643         }
3644
3645         /* Wait until all device TLBs are flushed */
3646         domain_flush_complete(domain);
3647
3648         ret = 0;
3649
3650 out:
3651
3652         return ret;
3653 }
3654
3655 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3656                                   u64 address)
3657 {
3658         INC_STATS_COUNTER(invalidate_iotlb);
3659
3660         return __flush_pasid(domain, pasid, address, false);
3661 }
3662
3663 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3664                          u64 address)
3665 {
3666         struct protection_domain *domain = dom->priv;
3667         unsigned long flags;
3668         int ret;
3669
3670         spin_lock_irqsave(&domain->lock, flags);
3671         ret = __amd_iommu_flush_page(domain, pasid, address);
3672         spin_unlock_irqrestore(&domain->lock, flags);
3673
3674         return ret;
3675 }
3676 EXPORT_SYMBOL(amd_iommu_flush_page);
3677
3678 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3679 {
3680         INC_STATS_COUNTER(invalidate_iotlb_all);
3681
3682         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3683                              true);
3684 }
3685
3686 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3687 {
3688         struct protection_domain *domain = dom->priv;
3689         unsigned long flags;
3690         int ret;
3691
3692         spin_lock_irqsave(&domain->lock, flags);
3693         ret = __amd_iommu_flush_tlb(domain, pasid);
3694         spin_unlock_irqrestore(&domain->lock, flags);
3695
3696         return ret;
3697 }
3698 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3699
3700 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3701 {
3702         int index;
3703         u64 *pte;
3704
3705         while (true) {
3706
3707                 index = (pasid >> (9 * level)) & 0x1ff;
3708                 pte   = &root[index];
3709
3710                 if (level == 0)
3711                         break;
3712
3713                 if (!(*pte & GCR3_VALID)) {
3714                         if (!alloc)
3715                                 return NULL;
3716
3717                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3718                         if (root == NULL)
3719                                 return NULL;
3720
3721                         *pte = __pa(root) | GCR3_VALID;
3722                 }
3723
3724                 root = __va(*pte & PAGE_MASK);
3725
3726                 level -= 1;
3727         }
3728
3729         return pte;
3730 }
3731
3732 static int __set_gcr3(struct protection_domain *domain, int pasid,
3733                       unsigned long cr3)
3734 {
3735         u64 *pte;
3736
3737         if (domain->mode != PAGE_MODE_NONE)
3738                 return -EINVAL;
3739
3740         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3741         if (pte == NULL)
3742                 return -ENOMEM;
3743
3744         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3745
3746         return __amd_iommu_flush_tlb(domain, pasid);
3747 }
3748
3749 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3750 {
3751         u64 *pte;
3752
3753         if (domain->mode != PAGE_MODE_NONE)
3754                 return -EINVAL;
3755
3756         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3757         if (pte == NULL)
3758                 return 0;
3759
3760         *pte = 0;
3761
3762         return __amd_iommu_flush_tlb(domain, pasid);
3763 }
3764
3765 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3766                               unsigned long cr3)
3767 {
3768         struct protection_domain *domain = dom->priv;
3769         unsigned long flags;
3770         int ret;
3771
3772         spin_lock_irqsave(&domain->lock, flags);
3773         ret = __set_gcr3(domain, pasid, cr3);
3774         spin_unlock_irqrestore(&domain->lock, flags);
3775
3776         return ret;
3777 }
3778 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3779
3780 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3781 {
3782         struct protection_domain *domain = dom->priv;
3783         unsigned long flags;
3784         int ret;
3785
3786         spin_lock_irqsave(&domain->lock, flags);
3787         ret = __clear_gcr3(domain, pasid);
3788         spin_unlock_irqrestore(&domain->lock, flags);
3789
3790         return ret;
3791 }
3792 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3793
3794 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3795                            int status, int tag)
3796 {
3797         struct iommu_dev_data *dev_data;
3798         struct amd_iommu *iommu;
3799         struct iommu_cmd cmd;
3800
3801         INC_STATS_COUNTER(complete_ppr);
3802
3803         dev_data = get_dev_data(&pdev->dev);
3804         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3805
3806         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3807                            tag, dev_data->pri_tlp);
3808
3809         return iommu_queue_command(iommu, &cmd);
3810 }
3811 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3812
3813 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3814 {
3815         struct protection_domain *domain;
3816
3817         domain = get_domain(&pdev->dev);
3818         if (IS_ERR(domain))
3819                 return NULL;
3820
3821         /* Only return IOMMUv2 domains */
3822         if (!(domain->flags & PD_IOMMUV2_MASK))
3823                 return NULL;
3824
3825         return domain->iommu_domain;
3826 }
3827 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3828
3829 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3830 {
3831         struct iommu_dev_data *dev_data;
3832
3833         if (!amd_iommu_v2_supported())
3834                 return;
3835
3836         dev_data = get_dev_data(&pdev->dev);
3837         dev_data->errata |= (1 << erratum);
3838 }
3839 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3840
3841 int amd_iommu_device_info(struct pci_dev *pdev,
3842                           struct amd_iommu_device_info *info)
3843 {
3844         int max_pasids;
3845         int pos;
3846
3847         if (pdev == NULL || info == NULL)
3848                 return -EINVAL;
3849
3850         if (!amd_iommu_v2_supported())
3851                 return -EINVAL;
3852
3853         memset(info, 0, sizeof(*info));
3854
3855         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3856         if (pos)
3857                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3858
3859         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3860         if (pos)
3861                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3862
3863         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3864         if (pos) {
3865                 int features;
3866
3867                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3868                 max_pasids = min(max_pasids, (1 << 20));
3869
3870                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3871                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3872
3873                 features = pci_pasid_features(pdev);
3874                 if (features & PCI_PASID_CAP_EXEC)
3875                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3876                 if (features & PCI_PASID_CAP_PRIV)
3877                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3878         }
3879
3880         return 0;
3881 }
3882 EXPORT_SYMBOL(amd_iommu_device_info);
3883
3884 #ifdef CONFIG_IRQ_REMAP
3885
3886 /*****************************************************************************
3887  *
3888  * Interrupt Remapping Implementation
3889  *
3890  *****************************************************************************/
3891
3892 union irte {
3893         u32 val;
3894         struct {
3895                 u32 valid       : 1,
3896                     no_fault    : 1,
3897                     int_type    : 3,
3898                     rq_eoi      : 1,
3899                     dm          : 1,
3900                     rsvd_1      : 1,
3901                     destination : 8,
3902                     vector      : 8,
3903                     rsvd_2      : 8;
3904         } fields;
3905 };
3906
3907 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3908 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3909 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3910 #define DTE_IRQ_REMAP_ENABLE    1ULL
3911
3912 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3913 {
3914         u64 dte;
3915
3916         dte     = amd_iommu_dev_table[devid].data[2];
3917         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3918         dte     |= virt_to_phys(table->table);
3919         dte     |= DTE_IRQ_REMAP_INTCTL;
3920         dte     |= DTE_IRQ_TABLE_LEN;
3921         dte     |= DTE_IRQ_REMAP_ENABLE;
3922
3923         amd_iommu_dev_table[devid].data[2] = dte;
3924 }
3925
3926 #define IRTE_ALLOCATED (~1U)
3927
3928 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3929 {
3930         struct irq_remap_table *table = NULL;
3931         struct amd_iommu *iommu;
3932         unsigned long flags;
3933         u16 alias;
3934
3935         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3936
3937         iommu = amd_iommu_rlookup_table[devid];
3938         if (!iommu)
3939                 goto out_unlock;
3940
3941         table = irq_lookup_table[devid];
3942         if (table)
3943                 goto out;
3944
3945         alias = amd_iommu_alias_table[devid];
3946         table = irq_lookup_table[alias];
3947         if (table) {
3948                 irq_lookup_table[devid] = table;
3949                 set_dte_irq_entry(devid, table);
3950                 iommu_flush_dte(iommu, devid);
3951                 goto out;
3952         }
3953
3954         /* Nothing there yet, allocate new irq remapping table */
3955         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3956         if (!table)
3957                 goto out;
3958
3959         /* Initialize table spin-lock */
3960         spin_lock_init(&table->lock);
3961
3962         if (ioapic)
3963                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3964                 table->min_index = 32;
3965
3966         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3967         if (!table->table) {
3968                 kfree(table);
3969                 table = NULL;
3970                 goto out;
3971         }
3972
3973         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3974
3975         if (ioapic) {
3976                 int i;
3977
3978                 for (i = 0; i < 32; ++i)
3979                         table->table[i] = IRTE_ALLOCATED;
3980         }
3981
3982         irq_lookup_table[devid] = table;
3983         set_dte_irq_entry(devid, table);
3984         iommu_flush_dte(iommu, devid);
3985         if (devid != alias) {
3986                 irq_lookup_table[alias] = table;
3987                 set_dte_irq_entry(devid, table);
3988                 iommu_flush_dte(iommu, alias);
3989         }
3990
3991 out:
3992         iommu_completion_wait(iommu);
3993
3994 out_unlock:
3995         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3996
3997         return table;
3998 }
3999
4000 static int alloc_irq_index(struct irq_cfg *cfg, u16 devid, int count)
4001 {
4002         struct irq_remap_table *table;
4003         unsigned long flags;
4004         int index, c;
4005
4006         table = get_irq_table(devid, false);
4007         if (!table)
4008                 return -ENODEV;
4009
4010         spin_lock_irqsave(&table->lock, flags);
4011
4012         /* Scan table for free entries */
4013         for (c = 0, index = table->min_index;
4014              index < MAX_IRQS_PER_TABLE;
4015              ++index) {
4016                 if (table->table[index] == 0)
4017                         c += 1;
4018                 else
4019                         c = 0;
4020
4021                 if (c == count) {
4022                         struct irq_2_irte *irte_info;
4023
4024                         for (; c != 0; --c)
4025                                 table->table[index - c + 1] = IRTE_ALLOCATED;
4026
4027                         index -= count - 1;
4028
4029                         cfg->remapped         = 1;
4030                         irte_info             = &cfg->irq_2_irte;
4031                         irte_info->devid      = devid;
4032                         irte_info->index      = index;
4033
4034                         goto out;
4035                 }
4036         }
4037
4038         index = -ENOSPC;
4039
4040 out:
4041         spin_unlock_irqrestore(&table->lock, flags);
4042
4043         return index;
4044 }
4045
4046 static int get_irte(u16 devid, int index, union irte *irte)
4047 {
4048         struct irq_remap_table *table;
4049         unsigned long flags;
4050
4051         table = get_irq_table(devid, false);
4052         if (!table)
4053                 return -ENOMEM;
4054
4055         spin_lock_irqsave(&table->lock, flags);
4056         irte->val = table->table[index];
4057         spin_unlock_irqrestore(&table->lock, flags);
4058
4059         return 0;
4060 }
4061
4062 static int modify_irte(u16 devid, int index, union irte irte)
4063 {
4064         struct irq_remap_table *table;
4065         struct amd_iommu *iommu;
4066         unsigned long flags;
4067
4068         iommu = amd_iommu_rlookup_table[devid];
4069         if (iommu == NULL)
4070                 return -EINVAL;
4071
4072         table = get_irq_table(devid, false);
4073         if (!table)
4074                 return -ENOMEM;
4075
4076         spin_lock_irqsave(&table->lock, flags);
4077         table->table[index] = irte.val;
4078         spin_unlock_irqrestore(&table->lock, flags);
4079
4080         iommu_flush_irt(iommu, devid);
4081         iommu_completion_wait(iommu);
4082
4083         return 0;
4084 }
4085
4086 static void free_irte(u16 devid, int index)
4087 {
4088         struct irq_remap_table *table;
4089         struct amd_iommu *iommu;
4090         unsigned long flags;
4091
4092         iommu = amd_iommu_rlookup_table[devid];
4093         if (iommu == NULL)
4094                 return;
4095
4096         table = get_irq_table(devid, false);
4097         if (!table)
4098                 return;
4099
4100         spin_lock_irqsave(&table->lock, flags);
4101         table->table[index] = 0;
4102         spin_unlock_irqrestore(&table->lock, flags);
4103
4104         iommu_flush_irt(iommu, devid);
4105         iommu_completion_wait(iommu);
4106 }
4107
4108 static int setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
4109                               unsigned int destination, int vector,
4110                               struct io_apic_irq_attr *attr)
4111 {
4112         struct irq_remap_table *table;
4113         struct irq_2_irte *irte_info;
4114         struct irq_cfg *cfg;
4115         union irte irte;
4116         int ioapic_id;
4117         int index;
4118         int devid;
4119         int ret;
4120
4121         cfg = irq_get_chip_data(irq);
4122         if (!cfg)
4123                 return -EINVAL;
4124
4125         irte_info = &cfg->irq_2_irte;
4126         ioapic_id = mpc_ioapic_id(attr->ioapic);
4127         devid     = get_ioapic_devid(ioapic_id);
4128
4129         if (devid < 0)
4130                 return devid;
4131
4132         table = get_irq_table(devid, true);
4133         if (table == NULL)
4134                 return -ENOMEM;
4135
4136         index = attr->ioapic_pin;
4137
4138         /* Setup IRQ remapping info */
4139         cfg->remapped         = 1;
4140         irte_info->devid      = devid;
4141         irte_info->index      = index;
4142
4143         /* Setup IRTE for IOMMU */
4144         irte.val                = 0;
4145         irte.fields.vector      = vector;
4146         irte.fields.int_type    = apic->irq_delivery_mode;
4147         irte.fields.destination = destination;
4148         irte.fields.dm          = apic->irq_dest_mode;
4149         irte.fields.valid       = 1;
4150
4151         ret = modify_irte(devid, index, irte);
4152         if (ret)
4153                 return ret;
4154
4155         /* Setup IOAPIC entry */
4156         memset(entry, 0, sizeof(*entry));
4157
4158         entry->vector        = index;
4159         entry->mask          = 0;
4160         entry->trigger       = attr->trigger;
4161         entry->polarity      = attr->polarity;
4162
4163         /*
4164          * Mask level triggered irqs.
4165          */
4166         if (attr->trigger)
4167                 entry->mask = 1;
4168
4169         return 0;
4170 }
4171
4172 static int set_affinity(struct irq_data *data, const struct cpumask *mask,
4173                         bool force)
4174 {
4175         struct irq_2_irte *irte_info;
4176         unsigned int dest, irq;
4177         struct irq_cfg *cfg;
4178         union irte irte;
4179         int err;
4180
4181         if (!config_enabled(CONFIG_SMP))
4182                 return -1;
4183
4184         cfg       = data->chip_data;
4185         irq       = data->irq;
4186         irte_info = &cfg->irq_2_irte;
4187
4188         if (!cpumask_intersects(mask, cpu_online_mask))
4189                 return -EINVAL;
4190
4191         if (get_irte(irte_info->devid, irte_info->index, &irte))
4192                 return -EBUSY;
4193
4194         if (assign_irq_vector(irq, cfg, mask))
4195                 return -EBUSY;
4196
4197         err = apic->cpu_mask_to_apicid_and(cfg->domain, mask, &dest);
4198         if (err) {
4199                 if (assign_irq_vector(irq, cfg, data->affinity))
4200                         pr_err("AMD-Vi: Failed to recover vector for irq %d\n", irq);
4201                 return err;
4202         }
4203
4204         irte.fields.vector      = cfg->vector;
4205         irte.fields.destination = dest;
4206
4207         modify_irte(irte_info->devid, irte_info->index, irte);
4208
4209         if (cfg->move_in_progress)
4210                 send_cleanup_vector(cfg);
4211
4212         cpumask_copy(data->affinity, mask);
4213
4214         return 0;
4215 }
4216
4217 static int free_irq(int irq)
4218 {
4219         struct irq_2_irte *irte_info;
4220         struct irq_cfg *cfg;
4221
4222         cfg = irq_get_chip_data(irq);
4223         if (!cfg)
4224                 return -EINVAL;
4225
4226         irte_info = &cfg->irq_2_irte;
4227
4228         free_irte(irte_info->devid, irte_info->index);
4229
4230         return 0;
4231 }
4232
4233 static void compose_msi_msg(struct pci_dev *pdev,
4234                             unsigned int irq, unsigned int dest,
4235                             struct msi_msg *msg, u8 hpet_id)
4236 {
4237         struct irq_2_irte *irte_info;
4238         struct irq_cfg *cfg;
4239         union irte irte;
4240
4241         cfg = irq_get_chip_data(irq);
4242         if (!cfg)
4243                 return;
4244
4245         irte_info = &cfg->irq_2_irte;
4246
4247         irte.val                = 0;
4248         irte.fields.vector      = cfg->vector;
4249         irte.fields.int_type    = apic->irq_delivery_mode;
4250         irte.fields.destination = dest;
4251         irte.fields.dm          = apic->irq_dest_mode;
4252         irte.fields.valid       = 1;
4253
4254         modify_irte(irte_info->devid, irte_info->index, irte);
4255
4256         msg->address_hi = MSI_ADDR_BASE_HI;
4257         msg->address_lo = MSI_ADDR_BASE_LO;
4258         msg->data       = irte_info->index;
4259 }
4260
4261 static int msi_alloc_irq(struct pci_dev *pdev, int irq, int nvec)
4262 {
4263         struct irq_cfg *cfg;
4264         int index;
4265         u16 devid;
4266
4267         if (!pdev)
4268                 return -EINVAL;
4269
4270         cfg = irq_get_chip_data(irq);
4271         if (!cfg)
4272                 return -EINVAL;
4273
4274         devid = get_device_id(&pdev->dev);
4275         index = alloc_irq_index(cfg, devid, nvec);
4276
4277         return index < 0 ? MAX_IRQS_PER_TABLE : index;
4278 }
4279
4280 static int msi_setup_irq(struct pci_dev *pdev, unsigned int irq,
4281                          int index, int offset)
4282 {
4283         struct irq_2_irte *irte_info;
4284         struct irq_cfg *cfg;
4285         u16 devid;
4286
4287         if (!pdev)
4288                 return -EINVAL;
4289
4290         cfg = irq_get_chip_data(irq);
4291         if (!cfg)
4292                 return -EINVAL;
4293
4294         if (index >= MAX_IRQS_PER_TABLE)
4295                 return 0;
4296
4297         devid           = get_device_id(&pdev->dev);
4298         irte_info       = &cfg->irq_2_irte;
4299
4300         cfg->remapped         = 1;
4301         irte_info->devid      = devid;
4302         irte_info->index      = index + offset;
4303
4304         return 0;
4305 }
4306
4307 static int setup_hpet_msi(unsigned int irq, unsigned int id)
4308 {
4309         struct irq_2_irte *irte_info;
4310         struct irq_cfg *cfg;
4311         int index, devid;
4312
4313         cfg = irq_get_chip_data(irq);
4314         if (!cfg)
4315                 return -EINVAL;
4316
4317         irte_info = &cfg->irq_2_irte;
4318         devid     = get_hpet_devid(id);
4319         if (devid < 0)
4320                 return devid;
4321
4322         index = alloc_irq_index(cfg, devid, 1);
4323         if (index < 0)
4324                 return index;
4325
4326         cfg->remapped         = 1;
4327         irte_info->devid      = devid;
4328         irte_info->index      = index;
4329
4330         return 0;
4331 }
4332
4333 struct irq_remap_ops amd_iommu_irq_ops = {
4334         .supported              = amd_iommu_supported,
4335         .prepare                = amd_iommu_prepare,
4336         .enable                 = amd_iommu_enable,
4337         .disable                = amd_iommu_disable,
4338         .reenable               = amd_iommu_reenable,
4339         .enable_faulting        = amd_iommu_enable_faulting,
4340         .setup_ioapic_entry     = setup_ioapic_entry,
4341         .set_affinity           = set_affinity,
4342         .free_irq               = free_irq,
4343         .compose_msi_msg        = compose_msi_msg,
4344         .msi_alloc_irq          = msi_alloc_irq,
4345         .msi_setup_irq          = msi_setup_irq,
4346         .setup_hpet_msi         = setup_hpet_msi,
4347 };
4348 #endif