drivers/gpu/drm/radeon/radeon_device.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #include <linux/console.h>
  29 #include <linux/slab.h>
  30 #include <drm/drmP.h>
  31 #include <drm/drm_crtc_helper.h>
  32 #include <drm/radeon_drm.h>
  33 #include <linux/vgaarb.h>
  34 #include <linux/vga_switcheroo.h>
  35 #include <linux/efi.h>
  36 #include "radeon_reg.h"
  37 #include "radeon.h"
  38 #include "atom.h"
  39
  40 static const char radeon_family_name[][16] = {
  41         "R100",
  42         "RV100",
  43         "RS100",
  44         "RV200",
  45         "RS200",
  46         "R200",
  47         "RV250",
  48         "RS300",
  49         "RV280",
  50         "R300",
  51         "R350",
  52         "RV350",
  53         "RV380",
  54         "R420",
  55         "R423",
  56         "RV410",
  57         "RS400",
  58         "RS480",
  59         "RS600",
  60         "RS690",
  61         "RS740",
  62         "RV515",
  63         "R520",
  64         "RV530",
  65         "RV560",
  66         "RV570",
  67         "R580",
  68         "R600",
  69         "RV610",
  70         "RV630",
  71         "RV670",
  72         "RV620",
  73         "RV635",
  74         "RS780",
  75         "RS880",
  76         "RV770",
  77         "RV730",
  78         "RV710",
  79         "RV740",
  80         "CEDAR",
  81         "REDWOOD",
  82         "JUNIPER",
  83         "CYPRESS",
  84         "HEMLOCK",
  85         "PALM",
  86         "SUMO",
  87         "SUMO2",
  88         "BARTS",
  89         "TURKS",
  90         "CAICOS",
  91         "CAYMAN",
  92         "ARUBA",
  93         "TAHITI",
  94         "PITCAIRN",
  95         "VERDE",
  96         "OLAND",
  97         "HAINAN",
  98         "BONAIRE",
  99         "KAVERI",
 100         "KABINI",
 101         "HAWAII",
 102         "LAST",
 103 };
 104
 105 #if defined(CONFIG_VGA_SWITCHEROO)
 106 bool radeon_is_px(void);
 107 #else
 108 static inline bool radeon_is_px(void) { return false; }
 109 #endif
 110
 111 /**
 112  * radeon_program_register_sequence - program an array of registers.
 113  *
 114  * @rdev: radeon_device pointer
 115  * @registers: pointer to the register array
 116  * @array_size: size of the register array
 117  *
 118  * Programs an array or registers with and and or masks.
 119  * This is a helper for setting golden registers.
 120  */
 121 void radeon_program_register_sequence(struct radeon_device *rdev,
 122                                       const u32 *registers,
 123                                       const u32 array_size)
 124 {
 125         u32 tmp, reg, and_mask, or_mask;
 126         int i;
 127
 128         if (array_size % 3)
 129                 return;
 130
 131         for (i = 0; i < array_size; i +=3) {
 132                 reg = registers[i + 0];
 133                 and_mask = registers[i + 1];
 134                 or_mask = registers[i + 2];
 135
 136                 if (and_mask == 0xffffffff) {
 137                         tmp = or_mask;
 138                 } else {
 139                         tmp = RREG32(reg);
 140                         tmp &= ~and_mask;
 141                         tmp |= or_mask;
 142                 }
 143                 WREG32(reg, tmp);
 144         }
 145 }
 146
 147 /**
 148  * radeon_surface_init - Clear GPU surface registers.
 149  *
 150  * @rdev: radeon_device pointer
 151  *
 152  * Clear GPU surface registers (r1xx-r5xx).
 153  */
 154 void radeon_surface_init(struct radeon_device *rdev)
 155 {
 156         /* FIXME: check this out */
 157         if (rdev->family < CHIP_R600) {
 158                 int i;
 159
 160                 for (i = 0; i < RADEON_GEM_MAX_SURFACES; i++) {
 161                         if (rdev->surface_regs[i].bo)
 162                                 radeon_bo_get_surface_reg(rdev->surface_regs[i].bo);
 163                         else
 164                                 radeon_clear_surface_reg(rdev, i);
 165                 }
 166                 /* enable surfaces */
 167                 WREG32(RADEON_SURFACE_CNTL, 0);
 168         }
 169 }
 170
 171 /*
 172  * GPU scratch registers helpers function.
 173  */
 174 /**
 175  * radeon_scratch_init - Init scratch register driver information.
 176  *
 177  * @rdev: radeon_device pointer
 178  *
 179  * Init CP scratch register driver information (r1xx-r5xx)
 180  */
 181 void radeon_scratch_init(struct radeon_device *rdev)
 182 {
 183         int i;
 184
 185         /* FIXME: check this out */
 186         if (rdev->family < CHIP_R300) {
 187                 rdev->scratch.num_reg = 5;
 188         } else {
 189                 rdev->scratch.num_reg = 7;
 190         }
 191         rdev->scratch.reg_base = RADEON_SCRATCH_REG0;
 192         for (i = 0; i < rdev->scratch.num_reg; i++) {
 193                 rdev->scratch.free[i] = true;
 194                 rdev->scratch.reg[i] = rdev->scratch.reg_base + (i * 4);
 195         }
 196 }
 197
 198 /**
 199  * radeon_scratch_get - Allocate a scratch register
 200  *
 201  * @rdev: radeon_device pointer
 202  * @reg: scratch register mmio offset
 203  *
 204  * Allocate a CP scratch register for use by the driver (all asics).
 205  * Returns 0 on success or -EINVAL on failure.
 206  */
 207 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg)
 208 {
 209         int i;
 210
 211         for (i = 0; i < rdev->scratch.num_reg; i++) {
 212                 if (rdev->scratch.free[i]) {
 213                         rdev->scratch.free[i] = false;
 214                         *reg = rdev->scratch.reg[i];
 215                         return 0;
 216                 }
 217         }
 218         return -EINVAL;
 219 }
 220
 221 /**
 222  * radeon_scratch_free - Free a scratch register
 223  *
 224  * @rdev: radeon_device pointer
 225  * @reg: scratch register mmio offset
 226  *
 227  * Free a CP scratch register allocated for use by the driver (all asics)
 228  */
 229 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg)
 230 {
 231         int i;
 232
 233         for (i = 0; i < rdev->scratch.num_reg; i++) {
 234                 if (rdev->scratch.reg[i] == reg) {
 235                         rdev->scratch.free[i] = true;
 236                         return;
 237                 }
 238         }
 239 }
 240
 241 /*
 242  * GPU doorbell aperture helpers function.
 243  */
 244 /**
 245  * radeon_doorbell_init - Init doorbell driver information.
 246  *
 247  * @rdev: radeon_device pointer
 248  *
 249  * Init doorbell driver information (CIK)
 250  * Returns 0 on success, error on failure.
 251  */
 252 int radeon_doorbell_init(struct radeon_device *rdev)
 253 {
 254         int i;
 255
 256         /* doorbell bar mapping */
 257         rdev->doorbell.base = pci_resource_start(rdev->pdev, 2);
 258         rdev->doorbell.size = pci_resource_len(rdev->pdev, 2);
 259
 260         /* limit to 4 MB for now */
 261         if (rdev->doorbell.size > (4 * 1024 * 1024))
 262                 rdev->doorbell.size = 4 * 1024 * 1024;
 263
 264         rdev->doorbell.ptr = ioremap(rdev->doorbell.base, rdev->doorbell.size);
 265         if (rdev->doorbell.ptr == NULL) {
 266                 return -ENOMEM;
 267         }
 268         DRM_INFO("doorbell mmio base: 0x%08X\n", (uint32_t)rdev->doorbell.base);
 269         DRM_INFO("doorbell mmio size: %u\n", (unsigned)rdev->doorbell.size);
 270
 271         rdev->doorbell.num_pages = rdev->doorbell.size / PAGE_SIZE;
 272
 273         for (i = 0; i < rdev->doorbell.num_pages; i++) {
 274                 rdev->doorbell.free[i] = true;
 275         }
 276         return 0;
 277 }
 278
 279 /**
 280  * radeon_doorbell_fini - Tear down doorbell driver information.
 281  *
 282  * @rdev: radeon_device pointer
 283  *
 284  * Tear down doorbell driver information (CIK)
 285  */
 286 void radeon_doorbell_fini(struct radeon_device *rdev)
 287 {
 288         iounmap(rdev->doorbell.ptr);
 289         rdev->doorbell.ptr = NULL;
 290 }
 291
 292 /**
 293  * radeon_doorbell_get - Allocate a doorbell page
 294  *
 295  * @rdev: radeon_device pointer
 296  * @doorbell: doorbell page number
 297  *
 298  * Allocate a doorbell page for use by the driver (all asics).
 299  * Returns 0 on success or -EINVAL on failure.
 300  */
 301 int radeon_doorbell_get(struct radeon_device *rdev, u32 *doorbell)
 302 {
 303         int i;
 304
 305         for (i = 0; i < rdev->doorbell.num_pages; i++) {
 306                 if (rdev->doorbell.free[i]) {
 307                         rdev->doorbell.free[i] = false;
 308                         *doorbell = i;
 309                         return 0;
 310                 }
 311         }
 312         return -EINVAL;
 313 }
 314
 315 /**
 316  * radeon_doorbell_free - Free a doorbell page
 317  *
 318  * @rdev: radeon_device pointer
 319  * @doorbell: doorbell page number
 320  *
 321  * Free a doorbell page allocated for use by the driver (all asics)
 322  */
 323 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell)
 324 {
 325         if (doorbell < rdev->doorbell.num_pages)
 326                 rdev->doorbell.free[doorbell] = true;
 327 }
 328
 329 /*
 330  * radeon_wb_*()
 331  * Writeback is the the method by which the the GPU updates special pages
 332  * in memory with the status of certain GPU events (fences, ring pointers,
 333  * etc.).
 334  */
 335
 336 /**
 337  * radeon_wb_disable - Disable Writeback
 338  *
 339  * @rdev: radeon_device pointer
 340  *
 341  * Disables Writeback (all asics).  Used for suspend.
 342  */
 343 void radeon_wb_disable(struct radeon_device *rdev)
 344 {
 345         rdev->wb.enabled = false;
 346 }
 347
 348 /**
 349  * radeon_wb_fini - Disable Writeback and free memory
 350  *
 351  * @rdev: radeon_device pointer
 352  *
 353  * Disables Writeback and frees the Writeback memory (all asics).
 354  * Used at driver shutdown.
 355  */
 356 void radeon_wb_fini(struct radeon_device *rdev)
 357 {
 358         radeon_wb_disable(rdev);
 359         if (rdev->wb.wb_obj) {
 360                 if (!radeon_bo_reserve(rdev->wb.wb_obj, false)) {
 361                         radeon_bo_kunmap(rdev->wb.wb_obj);
 362                         radeon_bo_unpin(rdev->wb.wb_obj);
 363                         radeon_bo_unreserve(rdev->wb.wb_obj);
 364                 }
 365                 radeon_bo_unref(&rdev->wb.wb_obj);
 366                 rdev->wb.wb = NULL;
 367                 rdev->wb.wb_obj = NULL;
 368         }
 369 }
 370
 371 /**
 372  * radeon_wb_init- Init Writeback driver info and allocate memory
 373  *
 374  * @rdev: radeon_device pointer
 375  *
 376  * Disables Writeback and frees the Writeback memory (all asics).
 377  * Used at driver startup.
 378  * Returns 0 on success or an -error on failure.
 379  */
 380 int radeon_wb_init(struct radeon_device *rdev)
 381 {
 382         int r;
 383
 384         if (rdev->wb.wb_obj == NULL) {
 385                 r = radeon_bo_create(rdev, RADEON_GPU_PAGE_SIZE, PAGE_SIZE, true,
 386                                      RADEON_GEM_DOMAIN_GTT, NULL, &rdev->wb.wb_obj);
 387                 if (r) {
 388                         dev_warn(rdev->dev, "(%d) create WB bo failed\n", r);
 389                         return r;
 390                 }
 391                 r = radeon_bo_reserve(rdev->wb.wb_obj, false);
 392                 if (unlikely(r != 0)) {
 393                         radeon_wb_fini(rdev);
 394                         return r;
 395                 }
 396                 r = radeon_bo_pin(rdev->wb.wb_obj, RADEON_GEM_DOMAIN_GTT,
 397                                 &rdev->wb.gpu_addr);
 398                 if (r) {
 399                         radeon_bo_unreserve(rdev->wb.wb_obj);
 400                         dev_warn(rdev->dev, "(%d) pin WB bo failed\n", r);
 401                         radeon_wb_fini(rdev);
 402                         return r;
 403                 }
 404                 r = radeon_bo_kmap(rdev->wb.wb_obj, (void **)&rdev->wb.wb);
 405                 radeon_bo_unreserve(rdev->wb.wb_obj);
 406                 if (r) {
 407                         dev_warn(rdev->dev, "(%d) map WB bo failed\n", r);
 408                         radeon_wb_fini(rdev);
 409                         return r;
 410                 }
 411         }
 412
 413         /* clear wb memory */
 414         memset((char *)rdev->wb.wb, 0, RADEON_GPU_PAGE_SIZE);
 415         /* disable event_write fences */
 416         rdev->wb.use_event = false;
 417         /* disabled via module param */
 418         if (radeon_no_wb == 1) {
 419                 rdev->wb.enabled = false;
 420         } else {
 421                 if (rdev->flags & RADEON_IS_AGP) {
 422                         /* often unreliable on AGP */
 423                         rdev->wb.enabled = false;
 424                 } else if (rdev->family < CHIP_R300) {
 425                         /* often unreliable on pre-r300 */
 426                         rdev->wb.enabled = false;
 427                 } else {
 428                         rdev->wb.enabled = true;
 429                         /* event_write fences are only available on r600+ */
 430                         if (rdev->family >= CHIP_R600) {
 431                                 rdev->wb.use_event = true;
 432                         }
 433                 }
 434         }
 435         /* always use writeback/events on NI, APUs */
 436         if (rdev->family >= CHIP_PALM) {
 437                 rdev->wb.enabled = true;
 438                 rdev->wb.use_event = true;
 439         }
 440
 441         dev_info(rdev->dev, "WB %sabled\n", rdev->wb.enabled ? "en" : "dis");
 442
 443         return 0;
 444 }
 445
 446 /**
 447  * radeon_vram_location - try to find VRAM location
 448  * @rdev: radeon device structure holding all necessary informations
 449  * @mc: memory controller structure holding memory informations
 450  * @base: base address at which to put VRAM
 451  *
 452  * Function will place try to place VRAM at base address provided
 453  * as parameter (which is so far either PCI aperture address or
 454  * for IGP TOM base address).
 455  *
 456  * If there is not enough space to fit the unvisible VRAM in the 32bits
 457  * address space then we limit the VRAM size to the aperture.
 458  *
 459  * If we are using AGP and if the AGP aperture doesn't allow us to have
 460  * room for all the VRAM than we restrict the VRAM to the PCI aperture
 461  * size and print a warning.
 462  *
 463  * This function will never fails, worst case are limiting VRAM.
 464  *
 465  * Note: GTT start, end, size should be initialized before calling this
 466  * function on AGP platform.
 467  *
 468  * Note: We don't explicitly enforce VRAM start to be aligned on VRAM size,
 469  * this shouldn't be a problem as we are using the PCI aperture as a reference.
 470  * Otherwise this would be needed for rv280, all r3xx, and all r4xx, but
 471  * not IGP.
 472  *
 473  * Note: we use mc_vram_size as on some board we need to program the mc to
 474  * cover the whole aperture even if VRAM size is inferior to aperture size
 475  * Novell bug 204882 + along with lots of ubuntu ones
 476  *
 477  * Note: when limiting vram it's safe to overwritte real_vram_size because
 478  * we are not in case where real_vram_size is inferior to mc_vram_size (ie
 479  * note afected by bogus hw of Novell bug 204882 + along with lots of ubuntu
 480  * ones)
 481  *
 482  * Note: IGP TOM addr should be the same as the aperture addr, we don't
 483  * explicitly check for that thought.
 484  *
 485  * FIXME: when reducing VRAM size align new size on power of 2.
 486  */
 487 void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base)
 488 {
 489         uint64_t limit = (uint64_t)radeon_vram_limit << 20;
 490
 491         mc->vram_start = base;
 492         if (mc->mc_vram_size > (rdev->mc.mc_mask - base + 1)) {
 493                 dev_warn(rdev->dev, "limiting VRAM to PCI aperture size\n");
 494                 mc->real_vram_size = mc->aper_size;
 495                 mc->mc_vram_size = mc->aper_size;
 496         }
 497         mc->vram_end = mc->vram_start + mc->mc_vram_size - 1;
 498         if (rdev->flags & RADEON_IS_AGP && mc->vram_end > mc->gtt_start && mc->vram_start <= mc->gtt_end) {
 499                 dev_warn(rdev->dev, "limiting VRAM to PCI aperture size\n");
 500                 mc->real_vram_size = mc->aper_size;
 501                 mc->mc_vram_size = mc->aper_size;
 502         }
 503         mc->vram_end = mc->vram_start + mc->mc_vram_size - 1;
 504         if (limit && limit < mc->real_vram_size)
 505                 mc->real_vram_size = limit;
 506         dev_info(rdev->dev, "VRAM: %lluM 0x%016llX - 0x%016llX (%lluM used)\n",
 507                         mc->mc_vram_size >> 20, mc->vram_start,
 508                         mc->vram_end, mc->real_vram_size >> 20);
 509 }
 510
 511 /**
 512  * radeon_gtt_location - try to find GTT location
 513  * @rdev: radeon device structure holding all necessary informations
 514  * @mc: memory controller structure holding memory informations
 515  *
 516  * Function will place try to place GTT before or after VRAM.
 517  *
 518  * If GTT size is bigger than space left then we ajust GTT size.
 519  * Thus function will never fails.
 520  *
 521  * FIXME: when reducing GTT size align new size on power of 2.
 522  */
 523 void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc)
 524 {
 525         u64 size_af, size_bf;
 526
 527         size_af = ((rdev->mc.mc_mask - mc->vram_end) + mc->gtt_base_align) & ~mc->gtt_base_align;
 528         size_bf = mc->vram_start & ~mc->gtt_base_align;
 529         if (size_bf > size_af) {
 530                 if (mc->gtt_size > size_bf) {
 531                         dev_warn(rdev->dev, "limiting GTT\n");
 532                         mc->gtt_size = size_bf;
 533                 }
 534                 mc->gtt_start = (mc->vram_start & ~mc->gtt_base_align) - mc->gtt_size;
 535         } else {
 536                 if (mc->gtt_size > size_af) {
 537                         dev_warn(rdev->dev, "limiting GTT\n");
 538                         mc->gtt_size = size_af;
 539                 }
 540                 mc->gtt_start = (mc->vram_end + 1 + mc->gtt_base_align) & ~mc->gtt_base_align;
 541         }
 542         mc->gtt_end = mc->gtt_start + mc->gtt_size - 1;
 543         dev_info(rdev->dev, "GTT: %lluM 0x%016llX - 0x%016llX\n",
 544                         mc->gtt_size >> 20, mc->gtt_start, mc->gtt_end);
 545 }
 546
 547 /*
 548  * GPU helpers function.
 549  */
 550 /**
 551  * radeon_card_posted - check if the hw has already been initialized
 552  *
 553  * @rdev: radeon_device pointer
 554  *
 555  * Check if the asic has been initialized (all asics).
 556  * Used at driver startup.
 557  * Returns true if initialized or false if not.
 558  */
 559 bool radeon_card_posted(struct radeon_device *rdev)
 560 {
 561         uint32_t reg;
 562
 563         /* required for EFI mode on macbook2,1 which uses an r5xx asic */
 564         if (efi_enabled(EFI_BOOT) &&
 565             (rdev->pdev->subsystem_vendor == PCI_VENDOR_ID_APPLE) &&
 566             (rdev->family < CHIP_R600))
 567                 return false;
 568
 569         if (ASIC_IS_NODCE(rdev))
 570                 goto check_memsize;
 571
 572         /* first check CRTCs */
 573         if (ASIC_IS_DCE4(rdev)) {
 574                 reg = RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC0_REGISTER_OFFSET) |
 575                         RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC1_REGISTER_OFFSET);
 576                         if (rdev->num_crtc >= 4) {
 577                                 reg |= RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC2_REGISTER_OFFSET) |
 578                                         RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC3_REGISTER_OFFSET);
 579                         }
 580                         if (rdev->num_crtc >= 6) {
 581                                 reg |= RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC4_REGISTER_OFFSET) |
 582                                         RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC5_REGISTER_OFFSET);
 583                         }
 584                 if (reg & EVERGREEN_CRTC_MASTER_EN)
 585                         return true;
 586         } else if (ASIC_IS_AVIVO(rdev)) {
 587                 reg = RREG32(AVIVO_D1CRTC_CONTROL) |
 588                       RREG32(AVIVO_D2CRTC_CONTROL);
 589                 if (reg & AVIVO_CRTC_EN) {
 590                         return true;
 591                 }
 592         } else {
 593                 reg = RREG32(RADEON_CRTC_GEN_CNTL) |
 594                       RREG32(RADEON_CRTC2_GEN_CNTL);
 595                 if (reg & RADEON_CRTC_EN) {
 596                         return true;
 597                 }
 598         }
 599
 600 check_memsize:
 601         /* then check MEM_SIZE, in case the crtcs are off */
 602         if (rdev->family >= CHIP_R600)
 603                 reg = RREG32(R600_CONFIG_MEMSIZE);
 604         else
 605                 reg = RREG32(RADEON_CONFIG_MEMSIZE);
 606
 607         if (reg)
 608                 return true;
 609
 610         return false;
 611
 612 }
 613
 614 /**
 615  * radeon_update_bandwidth_info - update display bandwidth params
 616  *
 617  * @rdev: radeon_device pointer
 618  *
 619  * Used when sclk/mclk are switched or display modes are set.
 620  * params are used to calculate display watermarks (all asics)
 621  */
 622 void radeon_update_bandwidth_info(struct radeon_device *rdev)
 623 {
 624         fixed20_12 a;
 625         u32 sclk = rdev->pm.current_sclk;
 626         u32 mclk = rdev->pm.current_mclk;
 627
 628         /* sclk/mclk in Mhz */
 629         a.full = dfixed_const(100);
 630         rdev->pm.sclk.full = dfixed_const(sclk);
 631         rdev->pm.sclk.full = dfixed_div(rdev->pm.sclk, a);
 632         rdev->pm.mclk.full = dfixed_const(mclk);
 633         rdev->pm.mclk.full = dfixed_div(rdev->pm.mclk, a);
 634
 635         if (rdev->flags & RADEON_IS_IGP) {
 636                 a.full = dfixed_const(16);
 637                 /* core_bandwidth = sclk(Mhz) * 16 */
 638                 rdev->pm.core_bandwidth.full = dfixed_div(rdev->pm.sclk, a);
 639         }
 640 }
 641
 642 /**
 643  * radeon_boot_test_post_card - check and possibly initialize the hw
 644  *
 645  * @rdev: radeon_device pointer
 646  *
 647  * Check if the asic is initialized and if not, attempt to initialize
 648  * it (all asics).
 649  * Returns true if initialized or false if not.
 650  */
 651 bool radeon_boot_test_post_card(struct radeon_device *rdev)
 652 {
 653         if (radeon_card_posted(rdev))
 654                 return true;
 655
 656         if (rdev->bios) {
 657                 DRM_INFO("GPU not posted. posting now...\n");
 658                 if (rdev->is_atom_bios)
 659                         atom_asic_init(rdev->mode_info.atom_context);
 660                 else
 661                         radeon_combios_asic_init(rdev->ddev);
 662                 return true;
 663         } else {
 664                 dev_err(rdev->dev, "Card not posted and no BIOS - ignoring\n");
 665                 return false;
 666         }
 667 }
 668
 669 /**
 670  * radeon_dummy_page_init - init dummy page used by the driver
 671  *
 672  * @rdev: radeon_device pointer
 673  *
 674  * Allocate the dummy page used by the driver (all asics).
 675  * This dummy page is used by the driver as a filler for gart entries
 676  * when pages are taken out of the GART
 677  * Returns 0 on sucess, -ENOMEM on failure.
 678  */
 679 int radeon_dummy_page_init(struct radeon_device *rdev)
 680 {
 681         if (rdev->dummy_page.page)
 682                 return 0;
 683         rdev->dummy_page.page = alloc_page(GFP_DMA32 | GFP_KERNEL | __GFP_ZERO);
 684         if (rdev->dummy_page.page == NULL)
 685                 return -ENOMEM;
 686         rdev->dummy_page.addr = pci_map_page(rdev->pdev, rdev->dummy_page.page,
 687                                         0, PAGE_SIZE, PCI_DMA_BIDIRECTIONAL);
 688         if (pci_dma_mapping_error(rdev->pdev, rdev->dummy_page.addr)) {
 689                 dev_err(&rdev->pdev->dev, "Failed to DMA MAP the dummy page\n");
 690                 __free_page(rdev->dummy_page.page);
 691                 rdev->dummy_page.page = NULL;
 692                 return -ENOMEM;
 693         }
 694         return 0;
 695 }
 696
 697 /**
 698  * radeon_dummy_page_fini - free dummy page used by the driver
 699  *
 700  * @rdev: radeon_device pointer
 701  *
 702  * Frees the dummy page used by the driver (all asics).
 703  */
 704 void radeon_dummy_page_fini(struct radeon_device *rdev)
 705 {
 706         if (rdev->dummy_page.page == NULL)
 707                 return;
 708         pci_unmap_page(rdev->pdev, rdev->dummy_page.addr,
 709                         PAGE_SIZE, PCI_DMA_BIDIRECTIONAL);
 710         __free_page(rdev->dummy_page.page);
 711         rdev->dummy_page.page = NULL;
 712 }
 713
 714
 715 /* ATOM accessor methods */
 716 /*
 717  * ATOM is an interpreted byte code stored in tables in the vbios.  The
 718  * driver registers callbacks to access registers and the interpreter
 719  * in the driver parses the tables and executes then to program specific
 720  * actions (set display modes, asic init, etc.).  See radeon_atombios.c,
 721  * atombios.h, and atom.c
 722  */
 723
 724 /**
 725  * cail_pll_read - read PLL register
 726  *
 727  * @info: atom card_info pointer
 728  * @reg: PLL register offset
 729  *
 730  * Provides a PLL register accessor for the atom interpreter (r4xx+).
 731  * Returns the value of the PLL register.
 732  */
 733 static uint32_t cail_pll_read(struct card_info *info, uint32_t reg)
 734 {
 735         struct radeon_device *rdev = info->dev->dev_private;
 736         uint32_t r;
 737
 738         r = rdev->pll_rreg(rdev, reg);
 739         return r;
 740 }
 741
 742 /**
 743  * cail_pll_write - write PLL register
 744  *
 745  * @info: atom card_info pointer
 746  * @reg: PLL register offset
 747  * @val: value to write to the pll register
 748  *
 749  * Provides a PLL register accessor for the atom interpreter (r4xx+).
 750  */
 751 static void cail_pll_write(struct card_info *info, uint32_t reg, uint32_t val)
 752 {
 753         struct radeon_device *rdev = info->dev->dev_private;
 754
 755         rdev->pll_wreg(rdev, reg, val);
 756 }
 757
 758 /**
 759  * cail_mc_read - read MC (Memory Controller) register
 760  *
 761  * @info: atom card_info pointer
 762  * @reg: MC register offset
 763  *
 764  * Provides an MC register accessor for the atom interpreter (r4xx+).
 765  * Returns the value of the MC register.
 766  */
 767 static uint32_t cail_mc_read(struct card_info *info, uint32_t reg)
 768 {
 769         struct radeon_device *rdev = info->dev->dev_private;
 770         uint32_t r;
 771
 772         r = rdev->mc_rreg(rdev, reg);
 773         return r;
 774 }
 775
 776 /**
 777  * cail_mc_write - write MC (Memory Controller) register
 778  *
 779  * @info: atom card_info pointer
 780  * @reg: MC register offset
 781  * @val: value to write to the pll register
 782  *
 783  * Provides a MC register accessor for the atom interpreter (r4xx+).
 784  */
 785 static void cail_mc_write(struct card_info *info, uint32_t reg, uint32_t val)
 786 {
 787         struct radeon_device *rdev = info->dev->dev_private;
 788
 789         rdev->mc_wreg(rdev, reg, val);
 790 }
 791
 792 /**
 793  * cail_reg_write - write MMIO register
 794  *
 795  * @info: atom card_info pointer
 796  * @reg: MMIO register offset
 797  * @val: value to write to the pll register
 798  *
 799  * Provides a MMIO register accessor for the atom interpreter (r4xx+).
 800  */
 801 static void cail_reg_write(struct card_info *info, uint32_t reg, uint32_t val)
 802 {
 803         struct radeon_device *rdev = info->dev->dev_private;
 804
 805         WREG32(reg*4, val);
 806 }
 807
 808 /**
 809  * cail_reg_read - read MMIO register
 810  *
 811  * @info: atom card_info pointer
 812  * @reg: MMIO register offset
 813  *
 814  * Provides an MMIO register accessor for the atom interpreter (r4xx+).
 815  * Returns the value of the MMIO register.
 816  */
 817 static uint32_t cail_reg_read(struct card_info *info, uint32_t reg)
 818 {
 819         struct radeon_device *rdev = info->dev->dev_private;
 820         uint32_t r;
 821
 822         r = RREG32(reg*4);
 823         return r;
 824 }
 825
 826 /**
 827  * cail_ioreg_write - write IO register
 828  *
 829  * @info: atom card_info pointer
 830  * @reg: IO register offset
 831  * @val: value to write to the pll register
 832  *
 833  * Provides a IO register accessor for the atom interpreter (r4xx+).
 834  */
 835 static void cail_ioreg_write(struct card_info *info, uint32_t reg, uint32_t val)
 836 {
 837         struct radeon_device *rdev = info->dev->dev_private;
 838
 839         WREG32_IO(reg*4, val);
 840 }
 841
 842 /**
 843  * cail_ioreg_read - read IO register
 844  *
 845  * @info: atom card_info pointer
 846  * @reg: IO register offset
 847  *
 848  * Provides an IO register accessor for the atom interpreter (r4xx+).
 849  * Returns the value of the IO register.
 850  */
 851 static uint32_t cail_ioreg_read(struct card_info *info, uint32_t reg)
 852 {
 853         struct radeon_device *rdev = info->dev->dev_private;
 854         uint32_t r;
 855
 856         r = RREG32_IO(reg*4);
 857         return r;
 858 }
 859
 860 /**
 861  * radeon_atombios_init - init the driver info and callbacks for atombios
 862  *
 863  * @rdev: radeon_device pointer
 864  *
 865  * Initializes the driver info and register access callbacks for the
 866  * ATOM interpreter (r4xx+).
 867  * Returns 0 on sucess, -ENOMEM on failure.
 868  * Called at driver startup.
 869  */
 870 int radeon_atombios_init(struct radeon_device *rdev)
 871 {
 872         struct card_info *atom_card_info =
 873             kzalloc(sizeof(struct card_info), GFP_KERNEL);
 874
 875         if (!atom_card_info)
 876                 return -ENOMEM;
 877
 878         rdev->mode_info.atom_card_info = atom_card_info;
 879         atom_card_info->dev = rdev->ddev;
 880         atom_card_info->reg_read = cail_reg_read;
 881         atom_card_info->reg_write = cail_reg_write;
 882         /* needed for iio ops */
 883         if (rdev->rio_mem) {
 884                 atom_card_info->ioreg_read = cail_ioreg_read;
 885                 atom_card_info->ioreg_write = cail_ioreg_write;
 886         } else {
 887                 DRM_ERROR("Unable to find PCI I/O BAR; using MMIO for ATOM IIO\n");
 888                 atom_card_info->ioreg_read = cail_reg_read;
 889                 atom_card_info->ioreg_write = cail_reg_write;
 890         }
 891         atom_card_info->mc_read = cail_mc_read;
 892         atom_card_info->mc_write = cail_mc_write;
 893         atom_card_info->pll_read = cail_pll_read;
 894         atom_card_info->pll_write = cail_pll_write;
 895
 896         rdev->mode_info.atom_context = atom_parse(atom_card_info, rdev->bios);
 897         if (!rdev->mode_info.atom_context) {
 898                 radeon_atombios_fini(rdev);
 899                 return -ENOMEM;
 900         }
 901
 902         mutex_init(&rdev->mode_info.atom_context->mutex);
 903         radeon_atom_initialize_bios_scratch_regs(rdev->ddev);
 904         atom_allocate_fb_scratch(rdev->mode_info.atom_context);
 905         return 0;
 906 }
 907
 908 /**
 909  * radeon_atombios_fini - free the driver info and callbacks for atombios
 910  *
 911  * @rdev: radeon_device pointer
 912  *
 913  * Frees the driver info and register access callbacks for the ATOM
 914  * interpreter (r4xx+).
 915  * Called at driver shutdown.
 916  */
 917 void radeon_atombios_fini(struct radeon_device *rdev)
 918 {
 919         if (rdev->mode_info.atom_context) {
 920                 kfree(rdev->mode_info.atom_context->scratch);
 921         }
 922         kfree(rdev->mode_info.atom_context);
 923         rdev->mode_info.atom_context = NULL;
 924         kfree(rdev->mode_info.atom_card_info);
 925         rdev->mode_info.atom_card_info = NULL;
 926 }
 927
 928 /* COMBIOS */
 929 /*
 930  * COMBIOS is the bios format prior to ATOM. It provides
 931  * command tables similar to ATOM, but doesn't have a unified
 932  * parser.  See radeon_combios.c
 933  */
 934
 935 /**
 936  * radeon_combios_init - init the driver info for combios
 937  *
 938  * @rdev: radeon_device pointer
 939  *
 940  * Initializes the driver info for combios (r1xx-r3xx).
 941  * Returns 0 on sucess.
 942  * Called at driver startup.
 943  */
 944 int radeon_combios_init(struct radeon_device *rdev)
 945 {
 946         radeon_combios_initialize_bios_scratch_regs(rdev->ddev);
 947         return 0;
 948 }
 949
 950 /**
 951  * radeon_combios_fini - free the driver info for combios
 952  *
 953  * @rdev: radeon_device pointer
 954  *
 955  * Frees the driver info for combios (r1xx-r3xx).
 956  * Called at driver shutdown.
 957  */
 958 void radeon_combios_fini(struct radeon_device *rdev)
 959 {
 960 }
 961
 962 /* if we get transitioned to only one device, take VGA back */
 963 /**
 964  * radeon_vga_set_decode - enable/disable vga decode
 965  *
 966  * @cookie: radeon_device pointer
 967  * @state: enable/disable vga decode
 968  *
 969  * Enable/disable vga decode (all asics).
 970  * Returns VGA resource flags.
 971  */
 972 static unsigned int radeon_vga_set_decode(void *cookie, bool state)
 973 {
 974         struct radeon_device *rdev = cookie;
 975         radeon_vga_set_state(rdev, state);
 976         if (state)
 977                 return VGA_RSRC_LEGACY_IO | VGA_RSRC_LEGACY_MEM |
 978                        VGA_RSRC_NORMAL_IO | VGA_RSRC_NORMAL_MEM;
 979         else
 980                 return VGA_RSRC_NORMAL_IO | VGA_RSRC_NORMAL_MEM;
 981 }
 982
 983 /**
 984  * radeon_check_pot_argument - check that argument is a power of two
 985  *
 986  * @arg: value to check
 987  *
 988  * Validates that a certain argument is a power of two (all asics).
 989  * Returns true if argument is valid.
 990  */
 991 static bool radeon_check_pot_argument(int arg)
 992 {
 993         return (arg & (arg - 1)) == 0;
 994 }
 995
 996 /**
 997  * radeon_check_arguments - validate module params
 998  *
 999  * @rdev: radeon_device pointer
1000  *
1001  * Validates certain module parameters and updates
1002  * the associated values used by the driver (all asics).
1003  */
1004 static void radeon_check_arguments(struct radeon_device *rdev)
1005 {
1006         /* vramlimit must be a power of two */
1007         if (!radeon_check_pot_argument(radeon_vram_limit)) {
1008                 dev_warn(rdev->dev, "vram limit (%d) must be a power of 2\n",
1009                                 radeon_vram_limit);
1010                 radeon_vram_limit = 0;
1011         }
1012
1013         if (radeon_gart_size == -1) {
1014                 /* default to a larger gart size on newer asics */
1015                 if (rdev->family >= CHIP_RV770)
1016                         radeon_gart_size = 1024;
1017                 else
1018                         radeon_gart_size = 512;
1019         }
1020         /* gtt size must be power of two and greater or equal to 32M */
1021         if (radeon_gart_size < 32) {
1022                 dev_warn(rdev->dev, "gart size (%d) too small\n",
1023                                 radeon_gart_size);
1024                 if (rdev->family >= CHIP_RV770)
1025                         radeon_gart_size = 1024;
1026                 else
1027                         radeon_gart_size = 512;
1028         } else if (!radeon_check_pot_argument(radeon_gart_size)) {
1029                 dev_warn(rdev->dev, "gart size (%d) must be a power of 2\n",
1030                                 radeon_gart_size);
1031                 if (rdev->family >= CHIP_RV770)
1032                         radeon_gart_size = 1024;
1033                 else
1034                         radeon_gart_size = 512;
1035         }
1036         rdev->mc.gtt_size = (uint64_t)radeon_gart_size << 20;
1037
1038         /* AGP mode can only be -1, 1, 2, 4, 8 */
1039         switch (radeon_agpmode) {
1040         case -1:
1041         case 0:
1042         case 1:
1043         case 2:
1044         case 4:
1045         case 8:
1046                 break;
1047         default:
1048                 dev_warn(rdev->dev, "invalid AGP mode %d (valid mode: "
1049                                 "-1, 0, 1, 2, 4, 8)\n", radeon_agpmode);
1050                 radeon_agpmode = 0;
1051                 break;
1052         }
1053 }
1054
1055 /**
1056  * radeon_switcheroo_quirk_long_wakeup - return true if longer d3 delay is
1057  * needed for waking up.
1058  *
1059  * @pdev: pci dev pointer
1060  */
1061 static bool radeon_switcheroo_quirk_long_wakeup(struct pci_dev *pdev)
1062 {
1063
1064         /* 6600m in a macbook pro */
1065         if (pdev->subsystem_vendor == PCI_VENDOR_ID_APPLE &&
1066             pdev->subsystem_device == 0x00e2) {
1067                 printk(KERN_INFO "radeon: quirking longer d3 wakeup delay\n");
1068                 return true;
1069         }
1070
1071         return false;
1072 }
1073
1074 /**
1075  * radeon_switcheroo_set_state - set switcheroo state
1076  *
1077  * @pdev: pci dev pointer
1078  * @state: vga switcheroo state
1079  *
1080  * Callback for the switcheroo driver.  Suspends or resumes the
1081  * the asics before or after it is powered up using ACPI methods.
1082  */
1083 static void radeon_switcheroo_set_state(struct pci_dev *pdev, enum vga_switcheroo_state state)
1084 {
1085         struct drm_device *dev = pci_get_drvdata(pdev);
1086
1087         if (radeon_is_px() && state == VGA_SWITCHEROO_OFF)
1088                 return;
1089
1090         if (state == VGA_SWITCHEROO_ON) {
1091                 unsigned d3_delay = dev->pdev->d3_delay;
1092
1093                 printk(KERN_INFO "radeon: switched on\n");
1094                 /* don't suspend or resume card normally */
1095                 dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1096
1097                 if (d3_delay < 20 && radeon_switcheroo_quirk_long_wakeup(pdev))
1098                         dev->pdev->d3_delay = 20;
1099
1100                 radeon_resume_kms(dev, true, true);
1101
1102                 dev->pdev->d3_delay = d3_delay;
1103
1104                 dev->switch_power_state = DRM_SWITCH_POWER_ON;
1105                 drm_kms_helper_poll_enable(dev);
1106         } else {
1107                 printk(KERN_INFO "radeon: switched off\n");
1108                 drm_kms_helper_poll_disable(dev);
1109                 dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1110                 radeon_suspend_kms(dev, true, true);
1111                 dev->switch_power_state = DRM_SWITCH_POWER_OFF;
1112         }
1113 }
1114
1115 /**
1116  * radeon_switcheroo_can_switch - see if switcheroo state can change
1117  *
1118  * @pdev: pci dev pointer
1119  *
1120  * Callback for the switcheroo driver.  Check of the switcheroo
1121  * state can be changed.
1122  * Returns true if the state can be changed, false if not.
1123  */
1124 static bool radeon_switcheroo_can_switch(struct pci_dev *pdev)
1125 {
1126         struct drm_device *dev = pci_get_drvdata(pdev);
1127         bool can_switch;
1128
1129         spin_lock(&dev->count_lock);
1130         can_switch = (dev->open_count == 0);
1131         spin_unlock(&dev->count_lock);
1132         return can_switch;
1133 }
1134
1135 static const struct vga_switcheroo_client_ops radeon_switcheroo_ops = {
1136         .set_gpu_state = radeon_switcheroo_set_state,
1137         .reprobe = NULL,
1138         .can_switch = radeon_switcheroo_can_switch,
1139 };
1140
1141 /**
1142  * radeon_device_init - initialize the driver
1143  *
1144  * @rdev: radeon_device pointer
1145  * @pdev: drm dev pointer
1146  * @pdev: pci dev pointer
1147  * @flags: driver flags
1148  *
1149  * Initializes the driver info and hw (all asics).
1150  * Returns 0 for success or an error on failure.
1151  * Called at driver startup.
1152  */
1153 int radeon_device_init(struct radeon_device *rdev,
1154                        struct drm_device *ddev,
1155                        struct pci_dev *pdev,
1156                        uint32_t flags)
1157 {
1158         int r, i;
1159         int dma_bits;
1160         bool runtime = false;
1161
1162         rdev->shutdown = false;
1163         rdev->dev = &pdev->dev;
1164         rdev->ddev = ddev;
1165         rdev->pdev = pdev;
1166         rdev->flags = flags;
1167         rdev->family = flags & RADEON_FAMILY_MASK;
1168         rdev->is_atom_bios = false;
1169         rdev->usec_timeout = RADEON_MAX_USEC_TIMEOUT;
1170         rdev->mc.gtt_size = 512 * 1024 * 1024;
1171         rdev->accel_working = false;
1172         /* set up ring ids */
1173         for (i = 0; i < RADEON_NUM_RINGS; i++) {
1174                 rdev->ring[i].idx = i;
1175         }
1176
1177         DRM_INFO("initializing kernel modesetting (%s 0x%04X:0x%04X 0x%04X:0x%04X).\n",
1178                 radeon_family_name[rdev->family], pdev->vendor, pdev->device,
1179                 pdev->subsystem_vendor, pdev->subsystem_device);
1180
1181         /* mutex initialization are all done here so we
1182          * can recall function without having locking issues */
1183         mutex_init(&rdev->ring_lock);
1184         mutex_init(&rdev->dc_hw_i2c_mutex);
1185         atomic_set(&rdev->ih.lock, 0);
1186         mutex_init(&rdev->gem.mutex);
1187         mutex_init(&rdev->pm.mutex);
1188         mutex_init(&rdev->gpu_clock_mutex);
1189         mutex_init(&rdev->srbm_mutex);
1190         init_rwsem(&rdev->pm.mclk_lock);
1191         init_rwsem(&rdev->exclusive_lock);
1192         init_waitqueue_head(&rdev->irq.vblank_queue);
1193         r = radeon_gem_init(rdev);
1194         if (r)
1195                 return r;
1196         /* initialize vm here */
1197         mutex_init(&rdev->vm_manager.lock);
1198         /* Adjust VM size here.
1199          * Currently set to 4GB ((1 << 20) 4k pages).
1200          * Max GPUVM size for cayman and SI is 40 bits.
1201          */
1202         rdev->vm_manager.max_pfn = 1 << 20;
1203         INIT_LIST_HEAD(&rdev->vm_manager.lru_vm);
1204
1205         /* Set asic functions */
1206         r = radeon_asic_init(rdev);
1207         if (r)
1208                 return r;
1209         radeon_check_arguments(rdev);
1210
1211         /* all of the newer IGP chips have an internal gart
1212          * However some rs4xx report as AGP, so remove that here.
1213          */
1214         if ((rdev->family >= CHIP_RS400) &&
1215             (rdev->flags & RADEON_IS_IGP)) {
1216                 rdev->flags &= ~RADEON_IS_AGP;
1217         }
1218
1219         if (rdev->flags & RADEON_IS_AGP && radeon_agpmode == -1) {
1220                 radeon_agp_disable(rdev);
1221         }
1222
1223         /* Set the internal MC address mask
1224          * This is the max address of the GPU's
1225          * internal address space.
1226          */
1227         if (rdev->family >= CHIP_CAYMAN)
1228                 rdev->mc.mc_mask = 0xffffffffffULL; /* 40 bit MC */
1229         else if (rdev->family >= CHIP_CEDAR)
1230                 rdev->mc.mc_mask = 0xfffffffffULL; /* 36 bit MC */
1231         else
1232                 rdev->mc.mc_mask = 0xffffffffULL; /* 32 bit MC */
1233
1234         /* set DMA mask + need_dma32 flags.
1235          * PCIE - can handle 40-bits.
1236          * IGP - can handle 40-bits
1237          * AGP - generally dma32 is safest
1238          * PCI - dma32 for legacy pci gart, 40 bits on newer asics
1239          */
1240         rdev->need_dma32 = false;
1241         if (rdev->flags & RADEON_IS_AGP)
1242                 rdev->need_dma32 = true;
1243         if ((rdev->flags & RADEON_IS_PCI) &&
1244             (rdev->family <= CHIP_RS740))
1245                 rdev->need_dma32 = true;
1246
1247         dma_bits = rdev->need_dma32 ? 32 : 40;
1248         r = pci_set_dma_mask(rdev->pdev, DMA_BIT_MASK(dma_bits));
1249         if (r) {
1250                 rdev->need_dma32 = true;
1251                 dma_bits = 32;
1252                 printk(KERN_WARNING "radeon: No suitable DMA available.\n");
1253         }
1254         r = pci_set_consistent_dma_mask(rdev->pdev, DMA_BIT_MASK(dma_bits));
1255         if (r) {
1256                 pci_set_consistent_dma_mask(rdev->pdev, DMA_BIT_MASK(32));
1257                 printk(KERN_WARNING "radeon: No coherent DMA available.\n");
1258         }
1259
1260         /* Registers mapping */
1261         /* TODO: block userspace mapping of io register */
1262         spin_lock_init(&rdev->mmio_idx_lock);
1263         spin_lock_init(&rdev->smc_idx_lock);
1264         spin_lock_init(&rdev->pll_idx_lock);
1265         spin_lock_init(&rdev->mc_idx_lock);
1266         spin_lock_init(&rdev->pcie_idx_lock);
1267         spin_lock_init(&rdev->pciep_idx_lock);
1268         spin_lock_init(&rdev->pif_idx_lock);
1269         spin_lock_init(&rdev->cg_idx_lock);
1270         spin_lock_init(&rdev->uvd_idx_lock);
1271         spin_lock_init(&rdev->rcu_idx_lock);
1272         spin_lock_init(&rdev->didt_idx_lock);
1273         spin_lock_init(&rdev->end_idx_lock);
1274         if (rdev->family >= CHIP_BONAIRE) {
1275                 rdev->rmmio_base = pci_resource_start(rdev->pdev, 5);
1276                 rdev->rmmio_size = pci_resource_len(rdev->pdev, 5);
1277         } else {
1278                 rdev->rmmio_base = pci_resource_start(rdev->pdev, 2);
1279                 rdev->rmmio_size = pci_resource_len(rdev->pdev, 2);
1280         }
1281         rdev->rmmio = ioremap(rdev->rmmio_base, rdev->rmmio_size);
1282         if (rdev->rmmio == NULL) {
1283                 return -ENOMEM;
1284         }
1285         DRM_INFO("register mmio base: 0x%08X\n", (uint32_t)rdev->rmmio_base);
1286         DRM_INFO("register mmio size: %u\n", (unsigned)rdev->rmmio_size);
1287
1288         /* doorbell bar mapping */
1289         if (rdev->family >= CHIP_BONAIRE)
1290                 radeon_doorbell_init(rdev);
1291
1292         /* io port mapping */
1293         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
1294                 if (pci_resource_flags(rdev->pdev, i) & IORESOURCE_IO) {
1295                         rdev->rio_mem_size = pci_resource_len(rdev->pdev, i);
1296                         rdev->rio_mem = pci_iomap(rdev->pdev, i, rdev->rio_mem_size);
1297                         break;
1298                 }
1299         }
1300         if (rdev->rio_mem == NULL)
1301                 DRM_ERROR("Unable to find PCI I/O BAR\n");
1302
1303         /* if we have > 1 VGA cards, then disable the radeon VGA resources */
1304         /* this will fail for cards that aren't VGA class devices, just
1305          * ignore it */
1306         vga_client_register(rdev->pdev, rdev, NULL, radeon_vga_set_decode);
1307
1308         if (radeon_runtime_pm == 1)
1309                 runtime = true;
1310         if ((radeon_runtime_pm == -1) && radeon_is_px())
1311                 runtime = true;
1312         vga_switcheroo_register_client(rdev->pdev, &radeon_switcheroo_ops, runtime);
1313         if (runtime)
1314                 vga_switcheroo_init_domain_pm_ops(rdev->dev, &rdev->vga_pm_domain);
1315
1316         r = radeon_init(rdev);
1317         if (r)
1318                 return r;
1319
1320         r = radeon_ib_ring_tests(rdev);
1321         if (r)
1322                 DRM_ERROR("ib ring test failed (%d).\n", r);
1323
1324         r = radeon_gem_debugfs_init(rdev);
1325         if (r) {
1326                 DRM_ERROR("registering gem debugfs failed (%d).\n", r);
1327         }
1328
1329         if (rdev->flags & RADEON_IS_AGP && !rdev->accel_working) {
1330                 /* Acceleration not working on AGP card try again
1331                  * with fallback to PCI or PCIE GART
1332                  */
1333                 radeon_asic_reset(rdev);
1334                 radeon_fini(rdev);
1335                 radeon_agp_disable(rdev);
1336                 r = radeon_init(rdev);
1337                 if (r)
1338                         return r;
1339         }
1340         if ((radeon_testing & 1)) {
1341                 if (rdev->accel_working)
1342                         radeon_test_moves(rdev);
1343                 else
1344                         DRM_INFO("radeon: acceleration disabled, skipping move tests\n");
1345         }
1346         if ((radeon_testing & 2)) {
1347                 if (rdev->accel_working)
1348                         radeon_test_syncing(rdev);
1349                 else
1350                         DRM_INFO("radeon: acceleration disabled, skipping sync tests\n");
1351         }
1352         if (radeon_benchmarking) {
1353                 if (rdev->accel_working)
1354                         radeon_benchmark(rdev, radeon_benchmarking);
1355                 else
1356                         DRM_INFO("radeon: acceleration disabled, skipping benchmarks\n");
1357         }
1358         return 0;
1359 }
1360
1361 static void radeon_debugfs_remove_files(struct radeon_device *rdev);
1362
1363 /**
1364  * radeon_device_fini - tear down the driver
1365  *
1366  * @rdev: radeon_device pointer
1367  *
1368  * Tear down the driver info (all asics).
1369  * Called at driver shutdown.
1370  */
1371 void radeon_device_fini(struct radeon_device *rdev)
1372 {
1373         DRM_INFO("radeon: finishing device.\n");
1374         rdev->shutdown = true;
1375         /* evict vram memory */
1376         radeon_bo_evict_vram(rdev);
1377         radeon_fini(rdev);
1378         vga_switcheroo_unregister_client(rdev->pdev);
1379         vga_client_register(rdev->pdev, NULL, NULL, NULL);
1380         if (rdev->rio_mem)
1381                 pci_iounmap(rdev->pdev, rdev->rio_mem);
1382         rdev->rio_mem = NULL;
1383         iounmap(rdev->rmmio);
1384         rdev->rmmio = NULL;
1385         if (rdev->family >= CHIP_BONAIRE)
1386                 radeon_doorbell_fini(rdev);
1387         radeon_debugfs_remove_files(rdev);
1388 }
1389
1390
1391 /*
1392  * Suspend & resume.
1393  */
1394 /**
1395  * radeon_suspend_kms - initiate device suspend
1396  *
1397  * @pdev: drm dev pointer
1398  * @state: suspend state
1399  *
1400  * Puts the hw in the suspend state (all asics).
1401  * Returns 0 for success or an error on failure.
1402  * Called at driver suspend.
1403  */
1404 int radeon_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon)
1405 {
1406         struct radeon_device *rdev;
1407         struct drm_crtc *crtc;
1408         struct drm_connector *connector;
1409         int i, r;
1410         bool force_completion = false;
1411
1412         if (dev == NULL || dev->dev_private == NULL) {
1413                 return -ENODEV;
1414         }
1415
1416         rdev = dev->dev_private;
1417
1418         if (dev->switch_power_state == DRM_SWITCH_POWER_OFF)
1419                 return 0;
1420
1421         drm_kms_helper_poll_disable(dev);
1422
1423         /* turn off display hw */
1424         list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
1425                 drm_helper_connector_dpms(connector, DRM_MODE_DPMS_OFF);
1426         }
1427
1428         /* unpin the front buffers */
1429         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head) {
1430                 struct radeon_framebuffer *rfb = to_radeon_framebuffer(crtc->fb);
1431                 struct radeon_bo *robj;
1432
1433                 if (rfb == NULL || rfb->obj == NULL) {
1434                         continue;
1435                 }
1436                 robj = gem_to_radeon_bo(rfb->obj);
1437                 /* don't unpin kernel fb objects */
1438                 if (!radeon_fbdev_robj_is_fb(rdev, robj)) {
1439                         r = radeon_bo_reserve(robj, false);
1440                         if (r == 0) {
1441                                 radeon_bo_unpin(robj);
1442                                 radeon_bo_unreserve(robj);
1443                         }
1444                 }
1445         }
1446         /* evict vram memory */
1447         radeon_bo_evict_vram(rdev);
1448
1449         mutex_lock(&rdev->ring_lock);
1450         /* wait for gpu to finish processing current batch */
1451         for (i = 0; i < RADEON_NUM_RINGS; i++) {
1452                 r = radeon_fence_wait_empty_locked(rdev, i);
1453                 if (r) {
1454                         /* delay GPU reset to resume */
1455                         force_completion = true;
1456                 }
1457         }
1458         if (force_completion) {
1459                 radeon_fence_driver_force_completion(rdev);
1460         }
1461         mutex_unlock(&rdev->ring_lock);
1462
1463         radeon_save_bios_scratch_regs(rdev);
1464
1465         radeon_pm_suspend(rdev);
1466         radeon_suspend(rdev);
1467         radeon_hpd_fini(rdev);
1468         /* evict remaining vram memory */
1469         radeon_bo_evict_vram(rdev);
1470
1471         radeon_agp_suspend(rdev);
1472
1473         pci_save_state(dev->pdev);
1474         if (suspend) {
1475                 /* Shut down the device */
1476                 pci_disable_device(dev->pdev);
1477                 pci_set_power_state(dev->pdev, PCI_D3hot);
1478         }
1479
1480         if (fbcon) {
1481                 console_lock();
1482                 radeon_fbdev_set_suspend(rdev, 1);
1483                 console_unlock();
1484         }
1485         return 0;
1486 }
1487
1488 /**
1489  * radeon_resume_kms - initiate device resume
1490  *
1491  * @pdev: drm dev pointer
1492  *
1493  * Bring the hw back to operating state (all asics).
1494  * Returns 0 for success or an error on failure.
1495  * Called at driver resume.
1496  */
1497 int radeon_resume_kms(struct drm_device *dev, bool resume, bool fbcon)
1498 {
1499         struct drm_connector *connector;
1500         struct radeon_device *rdev = dev->dev_private;
1501         int r;
1502
1503         if (dev->switch_power_state == DRM_SWITCH_POWER_OFF)
1504                 return 0;
1505
1506         if (fbcon) {
1507                 console_lock();
1508         }
1509         if (resume) {
1510                 pci_set_power_state(dev->pdev, PCI_D0);
1511                 pci_restore_state(dev->pdev);
1512                 if (pci_enable_device(dev->pdev)) {
1513                         if (fbcon)
1514                                 console_unlock();
1515                         return -1;
1516                 }
1517         }
1518         /* resume AGP if in use */
1519         radeon_agp_resume(rdev);
1520         radeon_resume(rdev);
1521
1522         r = radeon_ib_ring_tests(rdev);
1523         if (r)
1524                 DRM_ERROR("ib ring test failed (%d).\n", r);
1525
1526         radeon_pm_resume(rdev);
1527         radeon_restore_bios_scratch_regs(rdev);
1528
1529         if (fbcon) {
1530                 radeon_fbdev_set_suspend(rdev, 0);
1531                 console_unlock();
1532         }
1533
1534         /* init dig PHYs, disp eng pll */
1535         if (rdev->is_atom_bios) {
1536                 radeon_atom_encoder_init(rdev);
1537                 radeon_atom_disp_eng_pll_init(rdev);
1538                 /* turn on the BL */
1539                 if (rdev->mode_info.bl_encoder) {
1540                         u8 bl_level = radeon_get_backlight_level(rdev,
1541                                                                  rdev->mode_info.bl_encoder);
1542                         radeon_set_backlight_level(rdev, rdev->mode_info.bl_encoder,
1543                                                    bl_level);
1544                 }
1545         }
1546         /* reset hpd state */
1547         radeon_hpd_init(rdev);
1548         /* blat the mode back in */
1549         drm_helper_resume_force_mode(dev);
1550         /* turn on display hw */
1551         list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
1552                 drm_helper_connector_dpms(connector, DRM_MODE_DPMS_ON);
1553         }
1554
1555         drm_kms_helper_poll_enable(dev);
1556         return 0;
1557 }
1558
1559 /**
1560  * radeon_gpu_reset - reset the asic
1561  *
1562  * @rdev: radeon device pointer
1563  *
1564  * Attempt the reset the GPU if it has hung (all asics).
1565  * Returns 0 for success or an error on failure.
1566  */
1567 int radeon_gpu_reset(struct radeon_device *rdev)
1568 {
1569         unsigned ring_sizes[RADEON_NUM_RINGS];
1570         uint32_t *ring_data[RADEON_NUM_RINGS];
1571
1572         bool saved = false;
1573
1574         int i, r;
1575         int resched;
1576
1577         down_write(&rdev->exclusive_lock);
1578
1579         if (!rdev->needs_reset) {
1580                 up_write(&rdev->exclusive_lock);
1581                 return 0;
1582         }
1583
1584         rdev->needs_reset = false;
1585
1586         radeon_save_bios_scratch_regs(rdev);
1587         /* block TTM */
1588         resched = ttm_bo_lock_delayed_workqueue(&rdev->mman.bdev);
1589         radeon_pm_suspend(rdev);
1590         radeon_suspend(rdev);
1591
1592         for (i = 0; i < RADEON_NUM_RINGS; ++i) {
1593                 ring_sizes[i] = radeon_ring_backup(rdev, &rdev->ring[i],
1594                                                    &ring_data[i]);
1595                 if (ring_sizes[i]) {
1596                         saved = true;
1597                         dev_info(rdev->dev, "Saved %d dwords of commands "
1598                                  "on ring %d.\n", ring_sizes[i], i);
1599                 }
1600         }
1601
1602 retry:
1603         r = radeon_asic_reset(rdev);
1604         if (!r) {
1605                 dev_info(rdev->dev, "GPU reset succeeded, trying to resume\n");
1606                 radeon_resume(rdev);
1607         }
1608
1609         radeon_restore_bios_scratch_regs(rdev);
1610
1611         if (!r) {
1612                 for (i = 0; i < RADEON_NUM_RINGS; ++i) {
1613                         radeon_ring_restore(rdev, &rdev->ring[i],
1614                                             ring_sizes[i], ring_data[i]);
1615                         ring_sizes[i] = 0;
1616                         ring_data[i] = NULL;
1617                 }
1618
1619                 r = radeon_ib_ring_tests(rdev);
1620                 if (r) {
1621                         dev_err(rdev->dev, "ib ring test failed (%d).\n", r);
1622                         if (saved) {
1623                                 saved = false;
1624                                 radeon_suspend(rdev);
1625                                 goto retry;
1626                         }
1627                 }
1628         } else {
1629                 radeon_fence_driver_force_completion(rdev);
1630                 for (i = 0; i < RADEON_NUM_RINGS; ++i) {
1631                         kfree(ring_data[i]);
1632                 }
1633         }
1634
1635         radeon_pm_resume(rdev);
1636         drm_helper_resume_force_mode(rdev->ddev);
1637
1638         ttm_bo_unlock_delayed_workqueue(&rdev->mman.bdev, resched);
1639         if (r) {
1640                 /* bad news, how to tell it to userspace ? */
1641                 dev_info(rdev->dev, "GPU reset failed\n");
1642         }
1643
1644         up_write(&rdev->exclusive_lock);
1645         return r;
1646 }
1647
1648
1649 /*
1650  * Debugfs
1651  */
1652 int radeon_debugfs_add_files(struct radeon_device *rdev,
1653                              struct drm_info_list *files,
1654                              unsigned nfiles)
1655 {
1656         unsigned i;
1657
1658         for (i = 0; i < rdev->debugfs_count; i++) {
1659                 if (rdev->debugfs[i].files == files) {
1660                         /* Already registered */
1661                         return 0;
1662                 }
1663         }
1664
1665         i = rdev->debugfs_count + 1;
1666         if (i > RADEON_DEBUGFS_MAX_COMPONENTS) {
1667                 DRM_ERROR("Reached maximum number of debugfs components.\n");
1668                 DRM_ERROR("Report so we increase "
1669                           "RADEON_DEBUGFS_MAX_COMPONENTS.\n");
1670                 return -EINVAL;
1671         }
1672         rdev->debugfs[rdev->debugfs_count].files = files;
1673         rdev->debugfs[rdev->debugfs_count].num_files = nfiles;
1674         rdev->debugfs_count = i;
1675 #if defined(CONFIG_DEBUG_FS)
1676         drm_debugfs_create_files(files, nfiles,
1677                                  rdev->ddev->control->debugfs_root,
1678                                  rdev->ddev->control);
1679         drm_debugfs_create_files(files, nfiles,
1680                                  rdev->ddev->primary->debugfs_root,
1681                                  rdev->ddev->primary);
1682 #endif
1683         return 0;
1684 }
1685
1686 static void radeon_debugfs_remove_files(struct radeon_device *rdev)
1687 {
1688 #if defined(CONFIG_DEBUG_FS)
1689         unsigned i;
1690
1691         for (i = 0; i < rdev->debugfs_count; i++) {
1692                 drm_debugfs_remove_files(rdev->debugfs[i].files,
1693                                          rdev->debugfs[i].num_files,
1694                                          rdev->ddev->control);
1695                 drm_debugfs_remove_files(rdev->debugfs[i].files,
1696                                          rdev->debugfs[i].num_files,
1697                                          rdev->ddev->primary);
1698         }
1699 #endif
1700 }
1701
1702 #if defined(CONFIG_DEBUG_FS)
1703 int radeon_debugfs_init(struct drm_minor *minor)
1704 {
1705         return 0;
1706 }
1707
1708 void radeon_debugfs_cleanup(struct drm_minor *minor)
1709 {
1710 }
1711 #endif