drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98 extern int radeon_fastfb;
  99
 100 /*
 101  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 102  * symbol;
 103  */
 104 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 105 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 106 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 107 #define RADEON_IB_POOL_SIZE                     16
 108 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 109 #define RADEONFB_CONN_LIMIT                     4
 110 #define RADEON_BIOS_NUM_SCRATCH                 8
 111
 112 /* max number of rings */
 113 #define RADEON_NUM_RINGS                        6
 114
 115 /* fence seq are set to this number when signaled */
 116 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 117
 118 /* internal ring indices */
 119 /* r1xx+ has gfx CP ring */
 120 #define RADEON_RING_TYPE_GFX_INDEX      0
 121
 122 /* cayman has 2 compute CP rings */
 123 #define CAYMAN_RING_TYPE_CP1_INDEX      1
 124 #define CAYMAN_RING_TYPE_CP2_INDEX      2
 125
 126 /* R600+ has an async dma ring */
 127 #define R600_RING_TYPE_DMA_INDEX                3
 128 /* cayman add a second async dma ring */
 129 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 130
 131 /* R600+ */
 132 #define R600_RING_TYPE_UVD_INDEX        5
 133
 134 /* hardcode those limit for now */
 135 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 136 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 137 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 138
 139 /* reset flags */
 140 #define RADEON_RESET_GFX                        (1 << 0)
 141 #define RADEON_RESET_COMPUTE                    (1 << 1)
 142 #define RADEON_RESET_DMA                        (1 << 2)
 143 #define RADEON_RESET_CP                         (1 << 3)
 144 #define RADEON_RESET_GRBM                       (1 << 4)
 145 #define RADEON_RESET_DMA1                       (1 << 5)
 146 #define RADEON_RESET_RLC                        (1 << 6)
 147 #define RADEON_RESET_SEM                        (1 << 7)
 148 #define RADEON_RESET_IH                         (1 << 8)
 149 #define RADEON_RESET_VMC                        (1 << 9)
 150 #define RADEON_RESET_MC                         (1 << 10)
 151 #define RADEON_RESET_DISPLAY                    (1 << 11)
 152
 153 /*
 154  * Errata workarounds.
 155  */
 156 enum radeon_pll_errata {
 157         CHIP_ERRATA_R300_CG             = 0x00000001,
 158         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 159         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 160 };
 161
 162
 163 struct radeon_device;
 164
 165
 166 /*
 167  * BIOS.
 168  */
 169 bool radeon_get_bios(struct radeon_device *rdev);
 170
 171 /*
 172  * Dummy page
 173  */
 174 struct radeon_dummy_page {
 175         struct page     *page;
 176         dma_addr_t      addr;
 177 };
 178 int radeon_dummy_page_init(struct radeon_device *rdev);
 179 void radeon_dummy_page_fini(struct radeon_device *rdev);
 180
 181
 182 /*
 183  * Clocks
 184  */
 185 struct radeon_clock {
 186         struct radeon_pll p1pll;
 187         struct radeon_pll p2pll;
 188         struct radeon_pll dcpll;
 189         struct radeon_pll spll;
 190         struct radeon_pll mpll;
 191         /* 10 Khz units */
 192         uint32_t default_mclk;
 193         uint32_t default_sclk;
 194         uint32_t default_dispclk;
 195         uint32_t dp_extclk;
 196         uint32_t max_pixel_clock;
 197 };
 198
 199 /*
 200  * Power management
 201  */
 202 int radeon_pm_init(struct radeon_device *rdev);
 203 void radeon_pm_fini(struct radeon_device *rdev);
 204 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 205 void radeon_pm_suspend(struct radeon_device *rdev);
 206 void radeon_pm_resume(struct radeon_device *rdev);
 207 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 208 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 209 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 210                                    u8 clock_type,
 211                                    u32 clock,
 212                                    bool strobe_mode,
 213                                    struct atom_clock_dividers *dividers);
 214 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 215 void rs690_pm_info(struct radeon_device *rdev);
 216 extern int rv6xx_get_temp(struct radeon_device *rdev);
 217 extern int rv770_get_temp(struct radeon_device *rdev);
 218 extern int evergreen_get_temp(struct radeon_device *rdev);
 219 extern int sumo_get_temp(struct radeon_device *rdev);
 220 extern int si_get_temp(struct radeon_device *rdev);
 221 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 222                                     unsigned *bankh, unsigned *mtaspect,
 223                                     unsigned *tile_split);
 224
 225 /*
 226  * Fences.
 227  */
 228 struct radeon_fence_driver {
 229         uint32_t                        scratch_reg;
 230         uint64_t                        gpu_addr;
 231         volatile uint32_t               *cpu_addr;
 232         /* sync_seq is protected by ring emission lock */
 233         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 234         atomic64_t                      last_seq;
 235         unsigned long                   last_activity;
 236         bool                            initialized;
 237 };
 238
 239 struct radeon_fence {
 240         struct radeon_device            *rdev;
 241         struct kref                     kref;
 242         /* protected by radeon_fence.lock */
 243         uint64_t                        seq;
 244         /* RB, DMA, etc. */
 245         unsigned                        ring;
 246 };
 247
 248 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 249 int radeon_fence_driver_init(struct radeon_device *rdev);
 250 void radeon_fence_driver_fini(struct radeon_device *rdev);
 251 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 252 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 253 void radeon_fence_process(struct radeon_device *rdev, int ring);
 254 bool radeon_fence_signaled(struct radeon_fence *fence);
 255 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 256 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 257 int radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 258 int radeon_fence_wait_any(struct radeon_device *rdev,
 259                           struct radeon_fence **fences,
 260                           bool intr);
 261 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 262 void radeon_fence_unref(struct radeon_fence **fence);
 263 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 264 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 265 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 266 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 267                                                       struct radeon_fence *b)
 268 {
 269         if (!a) {
 270                 return b;
 271         }
 272
 273         if (!b) {
 274                 return a;
 275         }
 276
 277         BUG_ON(a->ring != b->ring);
 278
 279         if (a->seq > b->seq) {
 280                 return a;
 281         } else {
 282                 return b;
 283         }
 284 }
 285
 286 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 287                                            struct radeon_fence *b)
 288 {
 289         if (!a) {
 290                 return false;
 291         }
 292
 293         if (!b) {
 294                 return true;
 295         }
 296
 297         BUG_ON(a->ring != b->ring);
 298
 299         return a->seq < b->seq;
 300 }
 301
 302 /*
 303  * Tiling registers
 304  */
 305 struct radeon_surface_reg {
 306         struct radeon_bo *bo;
 307 };
 308
 309 #define RADEON_GEM_MAX_SURFACES 8
 310
 311 /*
 312  * TTM.
 313  */
 314 struct radeon_mman {
 315         struct ttm_bo_global_ref        bo_global_ref;
 316         struct drm_global_reference     mem_global_ref;
 317         struct ttm_bo_device            bdev;
 318         bool                            mem_global_referenced;
 319         bool                            initialized;
 320 };
 321
 322 /* bo virtual address in a specific vm */
 323 struct radeon_bo_va {
 324         /* protected by bo being reserved */
 325         struct list_head                bo_list;
 326         uint64_t                        soffset;
 327         uint64_t                        eoffset;
 328         uint32_t                        flags;
 329         bool                            valid;
 330         unsigned                        ref_count;
 331
 332         /* protected by vm mutex */
 333         struct list_head                vm_list;
 334
 335         /* constant after initialization */
 336         struct radeon_vm                *vm;
 337         struct radeon_bo                *bo;
 338 };
 339
 340 struct radeon_bo {
 341         /* Protected by gem.mutex */
 342         struct list_head                list;
 343         /* Protected by tbo.reserved */
 344         u32                             placements[3];
 345         struct ttm_placement            placement;
 346         struct ttm_buffer_object        tbo;
 347         struct ttm_bo_kmap_obj          kmap;
 348         unsigned                        pin_count;
 349         void                            *kptr;
 350         u32                             tiling_flags;
 351         u32                             pitch;
 352         int                             surface_reg;
 353         /* list of all virtual address to which this bo
 354          * is associated to
 355          */
 356         struct list_head                va;
 357         /* Constant after initialization */
 358         struct radeon_device            *rdev;
 359         struct drm_gem_object           gem_base;
 360
 361         struct ttm_bo_kmap_obj          dma_buf_vmap;
 362         pid_t                           pid;
 363 };
 364 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 365
 366 struct radeon_bo_list {
 367         struct ttm_validate_buffer tv;
 368         struct radeon_bo        *bo;
 369         uint64_t                gpu_offset;
 370         bool                    written;
 371         unsigned                domain;
 372         unsigned                alt_domain;
 373         u32                     tiling_flags;
 374 };
 375
 376 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 377
 378 /* sub-allocation manager, it has to be protected by another lock.
 379  * By conception this is an helper for other part of the driver
 380  * like the indirect buffer or semaphore, which both have their
 381  * locking.
 382  *
 383  * Principe is simple, we keep a list of sub allocation in offset
 384  * order (first entry has offset == 0, last entry has the highest
 385  * offset).
 386  *
 387  * When allocating new object we first check if there is room at
 388  * the end total_size - (last_object_offset + last_object_size) >=
 389  * alloc_size. If so we allocate new object there.
 390  *
 391  * When there is not enough room at the end, we start waiting for
 392  * each sub object until we reach object_offset+object_size >=
 393  * alloc_size, this object then become the sub object we return.
 394  *
 395  * Alignment can't be bigger than page size.
 396  *
 397  * Hole are not considered for allocation to keep things simple.
 398  * Assumption is that there won't be hole (all object on same
 399  * alignment).
 400  */
 401 struct radeon_sa_manager {
 402         wait_queue_head_t       wq;
 403         struct radeon_bo        *bo;
 404         struct list_head        *hole;
 405         struct list_head        flist[RADEON_NUM_RINGS];
 406         struct list_head        olist;
 407         unsigned                size;
 408         uint64_t                gpu_addr;
 409         void                    *cpu_ptr;
 410         uint32_t                domain;
 411         uint32_t                align;
 412 };
 413
 414 struct radeon_sa_bo;
 415
 416 /* sub-allocation buffer */
 417 struct radeon_sa_bo {
 418         struct list_head                olist;
 419         struct list_head                flist;
 420         struct radeon_sa_manager        *manager;
 421         unsigned                        soffset;
 422         unsigned                        eoffset;
 423         struct radeon_fence             *fence;
 424 };
 425
 426 /*
 427  * GEM objects.
 428  */
 429 struct radeon_gem {
 430         struct mutex            mutex;
 431         struct list_head        objects;
 432 };
 433
 434 int radeon_gem_init(struct radeon_device *rdev);
 435 void radeon_gem_fini(struct radeon_device *rdev);
 436 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 437                                 int alignment, int initial_domain,
 438                                 bool discardable, bool kernel,
 439                                 struct drm_gem_object **obj);
 440
 441 int radeon_mode_dumb_create(struct drm_file *file_priv,
 442                             struct drm_device *dev,
 443                             struct drm_mode_create_dumb *args);
 444 int radeon_mode_dumb_mmap(struct drm_file *filp,
 445                           struct drm_device *dev,
 446                           uint32_t handle, uint64_t *offset_p);
 447 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 448                              struct drm_device *dev,
 449                              uint32_t handle);
 450
 451 /*
 452  * Semaphores.
 453  */
 454 /* everything here is constant */
 455 struct radeon_semaphore {
 456         struct radeon_sa_bo             *sa_bo;
 457         signed                          waiters;
 458         uint64_t                        gpu_addr;
 459 };
 460
 461 int radeon_semaphore_create(struct radeon_device *rdev,
 462                             struct radeon_semaphore **semaphore);
 463 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 464                                   struct radeon_semaphore *semaphore);
 465 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 466                                 struct radeon_semaphore *semaphore);
 467 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 468                                 struct radeon_semaphore *semaphore,
 469                                 int signaler, int waiter);
 470 void radeon_semaphore_free(struct radeon_device *rdev,
 471                            struct radeon_semaphore **semaphore,
 472                            struct radeon_fence *fence);
 473
 474 /*
 475  * GART structures, functions & helpers
 476  */
 477 struct radeon_mc;
 478
 479 #define RADEON_GPU_PAGE_SIZE 4096
 480 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 481 #define RADEON_GPU_PAGE_SHIFT 12
 482 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 483
 484 struct radeon_gart {
 485         dma_addr_t                      table_addr;
 486         struct radeon_bo                *robj;
 487         void                            *ptr;
 488         unsigned                        num_gpu_pages;
 489         unsigned                        num_cpu_pages;
 490         unsigned                        table_size;
 491         struct page                     **pages;
 492         dma_addr_t                      *pages_addr;
 493         bool                            ready;
 494 };
 495
 496 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 497 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 498 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 499 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 500 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 501 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 502 int radeon_gart_init(struct radeon_device *rdev);
 503 void radeon_gart_fini(struct radeon_device *rdev);
 504 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 505                         int pages);
 506 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 507                      int pages, struct page **pagelist,
 508                      dma_addr_t *dma_addr);
 509 void radeon_gart_restore(struct radeon_device *rdev);
 510
 511
 512 /*
 513  * GPU MC structures, functions & helpers
 514  */
 515 struct radeon_mc {
 516         resource_size_t         aper_size;
 517         resource_size_t         aper_base;
 518         resource_size_t         agp_base;
 519         /* for some chips with <= 32MB we need to lie
 520          * about vram size near mc fb location */
 521         u64                     mc_vram_size;
 522         u64                     visible_vram_size;
 523         u64                     gtt_size;
 524         u64                     gtt_start;
 525         u64                     gtt_end;
 526         u64                     vram_start;
 527         u64                     vram_end;
 528         unsigned                vram_width;
 529         u64                     real_vram_size;
 530         int                     vram_mtrr;
 531         bool                    vram_is_ddr;
 532         bool                    igp_sideport_enabled;
 533         u64                     gtt_base_align;
 534         u64                     mc_mask;
 535 };
 536
 537 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 538 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 539
 540 /*
 541  * GPU scratch registers structures, functions & helpers
 542  */
 543 struct radeon_scratch {
 544         unsigned                num_reg;
 545         uint32_t                reg_base;
 546         bool                    free[32];
 547         uint32_t                reg[32];
 548 };
 549
 550 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 551 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 552
 553
 554 /*
 555  * IRQS.
 556  */
 557
 558 struct radeon_unpin_work {
 559         struct work_struct work;
 560         struct radeon_device *rdev;
 561         int crtc_id;
 562         struct radeon_fence *fence;
 563         struct drm_pending_vblank_event *event;
 564         struct radeon_bo *old_rbo;
 565         u64 new_crtc_base;
 566 };
 567
 568 struct r500_irq_stat_regs {
 569         u32 disp_int;
 570         u32 hdmi0_status;
 571 };
 572
 573 struct r600_irq_stat_regs {
 574         u32 disp_int;
 575         u32 disp_int_cont;
 576         u32 disp_int_cont2;
 577         u32 d1grph_int;
 578         u32 d2grph_int;
 579         u32 hdmi0_status;
 580         u32 hdmi1_status;
 581 };
 582
 583 struct evergreen_irq_stat_regs {
 584         u32 disp_int;
 585         u32 disp_int_cont;
 586         u32 disp_int_cont2;
 587         u32 disp_int_cont3;
 588         u32 disp_int_cont4;
 589         u32 disp_int_cont5;
 590         u32 d1grph_int;
 591         u32 d2grph_int;
 592         u32 d3grph_int;
 593         u32 d4grph_int;
 594         u32 d5grph_int;
 595         u32 d6grph_int;
 596         u32 afmt_status1;
 597         u32 afmt_status2;
 598         u32 afmt_status3;
 599         u32 afmt_status4;
 600         u32 afmt_status5;
 601         u32 afmt_status6;
 602 };
 603
 604 union radeon_irq_stat_regs {
 605         struct r500_irq_stat_regs r500;
 606         struct r600_irq_stat_regs r600;
 607         struct evergreen_irq_stat_regs evergreen;
 608 };
 609
 610 #define RADEON_MAX_HPD_PINS 6
 611 #define RADEON_MAX_CRTCS 6
 612 #define RADEON_MAX_AFMT_BLOCKS 6
 613
 614 struct radeon_irq {
 615         bool                            installed;
 616         spinlock_t                      lock;
 617         atomic_t                        ring_int[RADEON_NUM_RINGS];
 618         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 619         atomic_t                        pflip[RADEON_MAX_CRTCS];
 620         wait_queue_head_t               vblank_queue;
 621         bool                            hpd[RADEON_MAX_HPD_PINS];
 622         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 623         union radeon_irq_stat_regs      stat_regs;
 624 };
 625
 626 int radeon_irq_kms_init(struct radeon_device *rdev);
 627 void radeon_irq_kms_fini(struct radeon_device *rdev);
 628 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 629 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 630 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 631 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 632 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 633 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 634 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 635 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 636
 637 /*
 638  * CP & rings.
 639  */
 640
 641 struct radeon_ib {
 642         struct radeon_sa_bo             *sa_bo;
 643         uint32_t                        length_dw;
 644         uint64_t                        gpu_addr;
 645         uint32_t                        *ptr;
 646         int                             ring;
 647         struct radeon_fence             *fence;
 648         struct radeon_vm                *vm;
 649         bool                            is_const_ib;
 650         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 651         struct radeon_semaphore         *semaphore;
 652 };
 653
 654 struct radeon_ring {
 655         struct radeon_bo        *ring_obj;
 656         volatile uint32_t       *ring;
 657         unsigned                rptr;
 658         unsigned                rptr_offs;
 659         unsigned                rptr_reg;
 660         unsigned                rptr_save_reg;
 661         u64                     next_rptr_gpu_addr;
 662         volatile u32            *next_rptr_cpu_addr;
 663         unsigned                wptr;
 664         unsigned                wptr_old;
 665         unsigned                wptr_reg;
 666         unsigned                ring_size;
 667         unsigned                ring_free_dw;
 668         int                     count_dw;
 669         unsigned long           last_activity;
 670         unsigned                last_rptr;
 671         uint64_t                gpu_addr;
 672         uint32_t                align_mask;
 673         uint32_t                ptr_mask;
 674         bool                    ready;
 675         u32                     ptr_reg_shift;
 676         u32                     ptr_reg_mask;
 677         u32                     nop;
 678         u32                     idx;
 679         u64                     last_semaphore_signal_addr;
 680         u64                     last_semaphore_wait_addr;
 681 };
 682
 683 /*
 684  * VM
 685  */
 686
 687 /* maximum number of VMIDs */
 688 #define RADEON_NUM_VM   16
 689
 690 /* defines number of bits in page table versus page directory,
 691  * a page is 4KB so we have 12 bits offset, 9 bits in the page
 692  * table and the remaining 19 bits are in the page directory */
 693 #define RADEON_VM_BLOCK_SIZE   9
 694
 695 /* number of entries in page table */
 696 #define RADEON_VM_PTE_COUNT (1 << RADEON_VM_BLOCK_SIZE)
 697
 698 struct radeon_vm {
 699         struct list_head                list;
 700         struct list_head                va;
 701         unsigned                        id;
 702
 703         /* contains the page directory */
 704         struct radeon_sa_bo             *page_directory;
 705         uint64_t                        pd_gpu_addr;
 706
 707         /* array of page tables, one for each page directory entry */
 708         struct radeon_sa_bo             **page_tables;
 709
 710         struct mutex                    mutex;
 711         /* last fence for cs using this vm */
 712         struct radeon_fence             *fence;
 713         /* last flush or NULL if we still need to flush */
 714         struct radeon_fence             *last_flush;
 715 };
 716
 717 struct radeon_vm_manager {
 718         struct mutex                    lock;
 719         struct list_head                lru_vm;
 720         struct radeon_fence             *active[RADEON_NUM_VM];
 721         struct radeon_sa_manager        sa_manager;
 722         uint32_t                        max_pfn;
 723         /* number of VMIDs */
 724         unsigned                        nvm;
 725         /* vram base address for page table entry  */
 726         u64                             vram_base_offset;
 727         /* is vm enabled? */
 728         bool                            enabled;
 729 };
 730
 731 /*
 732  * file private structure
 733  */
 734 struct radeon_fpriv {
 735         struct radeon_vm                vm;
 736 };
 737
 738 /*
 739  * R6xx+ IH ring
 740  */
 741 struct r600_ih {
 742         struct radeon_bo        *ring_obj;
 743         volatile uint32_t       *ring;
 744         unsigned                rptr;
 745         unsigned                ring_size;
 746         uint64_t                gpu_addr;
 747         uint32_t                ptr_mask;
 748         atomic_t                lock;
 749         bool                    enabled;
 750 };
 751
 752 struct r600_blit_cp_primitives {
 753         void (*set_render_target)(struct radeon_device *rdev, int format,
 754                                   int w, int h, u64 gpu_addr);
 755         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 756                                     u32 sync_type, u32 size,
 757                                     u64 mc_addr);
 758         void (*set_shaders)(struct radeon_device *rdev);
 759         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 760         void (*set_tex_resource)(struct radeon_device *rdev,
 761                                  int format, int w, int h, int pitch,
 762                                  u64 gpu_addr, u32 size);
 763         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 764                              int x2, int y2);
 765         void (*draw_auto)(struct radeon_device *rdev);
 766         void (*set_default_state)(struct radeon_device *rdev);
 767 };
 768
 769 struct r600_blit {
 770         struct radeon_bo        *shader_obj;
 771         struct r600_blit_cp_primitives primitives;
 772         int max_dim;
 773         int ring_size_common;
 774         int ring_size_per_loop;
 775         u64 shader_gpu_addr;
 776         u32 vs_offset, ps_offset;
 777         u32 state_offset;
 778         u32 state_len;
 779 };
 780
 781 /*
 782  * SI RLC stuff
 783  */
 784 struct si_rlc {
 785         /* for power gating */
 786         struct radeon_bo        *save_restore_obj;
 787         uint64_t                save_restore_gpu_addr;
 788         /* for clear state */
 789         struct radeon_bo        *clear_state_obj;
 790         uint64_t                clear_state_gpu_addr;
 791 };
 792
 793 int radeon_ib_get(struct radeon_device *rdev, int ring,
 794                   struct radeon_ib *ib, struct radeon_vm *vm,
 795                   unsigned size);
 796 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 797 void radeon_ib_sync_to(struct radeon_ib *ib, struct radeon_fence *fence);
 798 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 799                        struct radeon_ib *const_ib);
 800 int radeon_ib_pool_init(struct radeon_device *rdev);
 801 void radeon_ib_pool_fini(struct radeon_device *rdev);
 802 int radeon_ib_ring_tests(struct radeon_device *rdev);
 803 /* Ring access between begin & end cannot sleep */
 804 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 805                                       struct radeon_ring *ring);
 806 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 807 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 808 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 809 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 810 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 811 void radeon_ring_undo(struct radeon_ring *ring);
 812 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 813 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 814 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 815 void radeon_ring_lockup_update(struct radeon_ring *ring);
 816 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 817 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 818                             uint32_t **data);
 819 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 820                         unsigned size, uint32_t *data);
 821 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 822                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 823                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 824 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 825
 826
 827 /* r600 async dma */
 828 void r600_dma_stop(struct radeon_device *rdev);
 829 int r600_dma_resume(struct radeon_device *rdev);
 830 void r600_dma_fini(struct radeon_device *rdev);
 831
 832 void cayman_dma_stop(struct radeon_device *rdev);
 833 int cayman_dma_resume(struct radeon_device *rdev);
 834 void cayman_dma_fini(struct radeon_device *rdev);
 835
 836 /*
 837  * CS.
 838  */
 839 struct radeon_cs_reloc {
 840         struct drm_gem_object           *gobj;
 841         struct radeon_bo                *robj;
 842         struct radeon_bo_list           lobj;
 843         uint32_t                        handle;
 844         uint32_t                        flags;
 845 };
 846
 847 struct radeon_cs_chunk {
 848         uint32_t                chunk_id;
 849         uint32_t                length_dw;
 850         int                     kpage_idx[2];
 851         uint32_t                *kpage[2];
 852         uint32_t                *kdata;
 853         void __user             *user_ptr;
 854         int                     last_copied_page;
 855         int                     last_page_index;
 856 };
 857
 858 struct radeon_cs_parser {
 859         struct device           *dev;
 860         struct radeon_device    *rdev;
 861         struct drm_file         *filp;
 862         /* chunks */
 863         unsigned                nchunks;
 864         struct radeon_cs_chunk  *chunks;
 865         uint64_t                *chunks_array;
 866         /* IB */
 867         unsigned                idx;
 868         /* relocations */
 869         unsigned                nrelocs;
 870         struct radeon_cs_reloc  *relocs;
 871         struct radeon_cs_reloc  **relocs_ptr;
 872         struct list_head        validated;
 873         unsigned                dma_reloc_idx;
 874         /* indices of various chunks */
 875         int                     chunk_ib_idx;
 876         int                     chunk_relocs_idx;
 877         int                     chunk_flags_idx;
 878         int                     chunk_const_ib_idx;
 879         struct radeon_ib        ib;
 880         struct radeon_ib        const_ib;
 881         void                    *track;
 882         unsigned                family;
 883         int                     parser_error;
 884         u32                     cs_flags;
 885         u32                     ring;
 886         s32                     priority;
 887 };
 888
 889 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 890 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 891
 892 struct radeon_cs_packet {
 893         unsigned        idx;
 894         unsigned        type;
 895         unsigned        reg;
 896         unsigned        opcode;
 897         int             count;
 898         unsigned        one_reg_wr;
 899 };
 900
 901 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 902                                       struct radeon_cs_packet *pkt,
 903                                       unsigned idx, unsigned reg);
 904 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 905                                       struct radeon_cs_packet *pkt);
 906
 907
 908 /*
 909  * AGP
 910  */
 911 int radeon_agp_init(struct radeon_device *rdev);
 912 void radeon_agp_resume(struct radeon_device *rdev);
 913 void radeon_agp_suspend(struct radeon_device *rdev);
 914 void radeon_agp_fini(struct radeon_device *rdev);
 915
 916
 917 /*
 918  * Writeback
 919  */
 920 struct radeon_wb {
 921         struct radeon_bo        *wb_obj;
 922         volatile uint32_t       *wb;
 923         uint64_t                gpu_addr;
 924         bool                    enabled;
 925         bool                    use_event;
 926 };
 927
 928 #define RADEON_WB_SCRATCH_OFFSET 0
 929 #define RADEON_WB_RING0_NEXT_RPTR 256
 930 #define RADEON_WB_CP_RPTR_OFFSET 1024
 931 #define RADEON_WB_CP1_RPTR_OFFSET 1280
 932 #define RADEON_WB_CP2_RPTR_OFFSET 1536
 933 #define R600_WB_DMA_RPTR_OFFSET   1792
 934 #define R600_WB_IH_WPTR_OFFSET   2048
 935 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
 936 #define R600_WB_UVD_RPTR_OFFSET  2560
 937 #define R600_WB_EVENT_OFFSET     3072
 938
 939 /**
 940  * struct radeon_pm - power management datas
 941  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 942  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 943  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 944  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 945  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 946  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 947  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 948  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 949  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 950  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
 951  * @needed_bandwidth:   current bandwidth needs
 952  *
 953  * It keeps track of various data needed to take powermanagement decision.
 954  * Bandwidth need is used to determine minimun clock of the GPU and memory.
 955  * Equation between gpu/memory clock and available bandwidth is hw dependent
 956  * (type of memory, bus size, efficiency, ...)
 957  */
 958
 959 enum radeon_pm_method {
 960         PM_METHOD_PROFILE,
 961         PM_METHOD_DYNPM,
 962 };
 963
 964 enum radeon_dynpm_state {
 965         DYNPM_STATE_DISABLED,
 966         DYNPM_STATE_MINIMUM,
 967         DYNPM_STATE_PAUSED,
 968         DYNPM_STATE_ACTIVE,
 969         DYNPM_STATE_SUSPENDED,
 970 };
 971 enum radeon_dynpm_action {
 972         DYNPM_ACTION_NONE,
 973         DYNPM_ACTION_MINIMUM,
 974         DYNPM_ACTION_DOWNCLOCK,
 975         DYNPM_ACTION_UPCLOCK,
 976         DYNPM_ACTION_DEFAULT
 977 };
 978
 979 enum radeon_voltage_type {
 980         VOLTAGE_NONE = 0,
 981         VOLTAGE_GPIO,
 982         VOLTAGE_VDDC,
 983         VOLTAGE_SW
 984 };
 985
 986 enum radeon_pm_state_type {
 987         POWER_STATE_TYPE_DEFAULT,
 988         POWER_STATE_TYPE_POWERSAVE,
 989         POWER_STATE_TYPE_BATTERY,
 990         POWER_STATE_TYPE_BALANCED,
 991         POWER_STATE_TYPE_PERFORMANCE,
 992 };
 993
 994 enum radeon_pm_profile_type {
 995         PM_PROFILE_DEFAULT,
 996         PM_PROFILE_AUTO,
 997         PM_PROFILE_LOW,
 998         PM_PROFILE_MID,
 999         PM_PROFILE_HIGH,
1000 };
1001
1002 #define PM_PROFILE_DEFAULT_IDX 0
1003 #define PM_PROFILE_LOW_SH_IDX  1
1004 #define PM_PROFILE_MID_SH_IDX  2
1005 #define PM_PROFILE_HIGH_SH_IDX 3
1006 #define PM_PROFILE_LOW_MH_IDX  4
1007 #define PM_PROFILE_MID_MH_IDX  5
1008 #define PM_PROFILE_HIGH_MH_IDX 6
1009 #define PM_PROFILE_MAX         7
1010
1011 struct radeon_pm_profile {
1012         int dpms_off_ps_idx;
1013         int dpms_on_ps_idx;
1014         int dpms_off_cm_idx;
1015         int dpms_on_cm_idx;
1016 };
1017
1018 enum radeon_int_thermal_type {
1019         THERMAL_TYPE_NONE,
1020         THERMAL_TYPE_RV6XX,
1021         THERMAL_TYPE_RV770,
1022         THERMAL_TYPE_EVERGREEN,
1023         THERMAL_TYPE_SUMO,
1024         THERMAL_TYPE_NI,
1025         THERMAL_TYPE_SI,
1026 };
1027
1028 struct radeon_voltage {
1029         enum radeon_voltage_type type;
1030         /* gpio voltage */
1031         struct radeon_gpio_rec gpio;
1032         u32 delay; /* delay in usec from voltage drop to sclk change */
1033         bool active_high; /* voltage drop is active when bit is high */
1034         /* VDDC voltage */
1035         u8 vddc_id; /* index into vddc voltage table */
1036         u8 vddci_id; /* index into vddci voltage table */
1037         bool vddci_enabled;
1038         /* r6xx+ sw */
1039         u16 voltage;
1040         /* evergreen+ vddci */
1041         u16 vddci;
1042 };
1043
1044 /* clock mode flags */
1045 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1046
1047 struct radeon_pm_clock_info {
1048         /* memory clock */
1049         u32 mclk;
1050         /* engine clock */
1051         u32 sclk;
1052         /* voltage info */
1053         struct radeon_voltage voltage;
1054         /* standardized clock flags */
1055         u32 flags;
1056 };
1057
1058 /* state flags */
1059 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1060
1061 struct radeon_power_state {
1062         enum radeon_pm_state_type type;
1063         struct radeon_pm_clock_info *clock_info;
1064         /* number of valid clock modes in this power state */
1065         int num_clock_modes;
1066         struct radeon_pm_clock_info *default_clock_mode;
1067         /* standardized state flags */
1068         u32 flags;
1069         u32 misc; /* vbios specific flags */
1070         u32 misc2; /* vbios specific flags */
1071         int pcie_lanes; /* pcie lanes */
1072 };
1073
1074 /*
1075  * Some modes are overclocked by very low value, accept them
1076  */
1077 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1078
1079 struct radeon_pm {
1080         struct mutex            mutex;
1081         /* write locked while reprogramming mclk */
1082         struct rw_semaphore     mclk_lock;
1083         u32                     active_crtcs;
1084         int                     active_crtc_count;
1085         int                     req_vblank;
1086         bool                    vblank_sync;
1087         fixed20_12              max_bandwidth;
1088         fixed20_12              igp_sideport_mclk;
1089         fixed20_12              igp_system_mclk;
1090         fixed20_12              igp_ht_link_clk;
1091         fixed20_12              igp_ht_link_width;
1092         fixed20_12              k8_bandwidth;
1093         fixed20_12              sideport_bandwidth;
1094         fixed20_12              ht_bandwidth;
1095         fixed20_12              core_bandwidth;
1096         fixed20_12              sclk;
1097         fixed20_12              mclk;
1098         fixed20_12              needed_bandwidth;
1099         struct radeon_power_state *power_state;
1100         /* number of valid power states */
1101         int                     num_power_states;
1102         int                     current_power_state_index;
1103         int                     current_clock_mode_index;
1104         int                     requested_power_state_index;
1105         int                     requested_clock_mode_index;
1106         int                     default_power_state_index;
1107         u32                     current_sclk;
1108         u32                     current_mclk;
1109         u16                     current_vddc;
1110         u16                     current_vddci;
1111         u32                     default_sclk;
1112         u32                     default_mclk;
1113         u16                     default_vddc;
1114         u16                     default_vddci;
1115         struct radeon_i2c_chan *i2c_bus;
1116         /* selected pm method */
1117         enum radeon_pm_method     pm_method;
1118         /* dynpm power management */
1119         struct delayed_work     dynpm_idle_work;
1120         enum radeon_dynpm_state dynpm_state;
1121         enum radeon_dynpm_action        dynpm_planned_action;
1122         unsigned long           dynpm_action_timeout;
1123         bool                    dynpm_can_upclock;
1124         bool                    dynpm_can_downclock;
1125         /* profile-based power management */
1126         enum radeon_pm_profile_type profile;
1127         int                     profile_index;
1128         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1129         /* internal thermal controller on rv6xx+ */
1130         enum radeon_int_thermal_type int_thermal_type;
1131         struct device           *int_hwmon_dev;
1132 };
1133
1134 int radeon_pm_get_type_index(struct radeon_device *rdev,
1135                              enum radeon_pm_state_type ps_type,
1136                              int instance);
1137 /*
1138  * UVD
1139  */
1140 #define RADEON_MAX_UVD_HANDLES  10
1141 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1142 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1143
1144 struct radeon_uvd {
1145         struct radeon_bo        *vcpu_bo;
1146         void                    *cpu_addr;
1147         uint64_t                gpu_addr;
1148         void                    *saved_bo;
1149         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1150         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1151         struct delayed_work     idle_work;
1152 };
1153
1154 int radeon_uvd_init(struct radeon_device *rdev);
1155 void radeon_uvd_fini(struct radeon_device *rdev);
1156 int radeon_uvd_suspend(struct radeon_device *rdev);
1157 int radeon_uvd_resume(struct radeon_device *rdev);
1158 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1159                               uint32_t handle, struct radeon_fence **fence);
1160 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1161                                uint32_t handle, struct radeon_fence **fence);
1162 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo);
1163 void radeon_uvd_free_handles(struct radeon_device *rdev,
1164                              struct drm_file *filp);
1165 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1166 void radeon_uvd_note_usage(struct radeon_device *rdev);
1167 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1168                                   unsigned vclk, unsigned dclk,
1169                                   unsigned vco_min, unsigned vco_max,
1170                                   unsigned fb_factor, unsigned fb_mask,
1171                                   unsigned pd_min, unsigned pd_max,
1172                                   unsigned pd_even,
1173                                   unsigned *optimal_fb_div,
1174                                   unsigned *optimal_vclk_div,
1175                                   unsigned *optimal_dclk_div);
1176 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1177                                 unsigned cg_upll_func_cntl);
1178
1179 struct r600_audio {
1180         int                     channels;
1181         int                     rate;
1182         int                     bits_per_sample;
1183         u8                      status_bits;
1184         u8                      category_code;
1185 };
1186
1187 /*
1188  * Benchmarking
1189  */
1190 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1191
1192
1193 /*
1194  * Testing
1195  */
1196 void radeon_test_moves(struct radeon_device *rdev);
1197 void radeon_test_ring_sync(struct radeon_device *rdev,
1198                            struct radeon_ring *cpA,
1199                            struct radeon_ring *cpB);
1200 void radeon_test_syncing(struct radeon_device *rdev);
1201
1202
1203 /*
1204  * Debugfs
1205  */
1206 struct radeon_debugfs {
1207         struct drm_info_list    *files;
1208         unsigned                num_files;
1209 };
1210
1211 int radeon_debugfs_add_files(struct radeon_device *rdev,
1212                              struct drm_info_list *files,
1213                              unsigned nfiles);
1214 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1215
1216
1217 /*
1218  * ASIC specific functions.
1219  */
1220 struct radeon_asic {
1221         int (*init)(struct radeon_device *rdev);
1222         void (*fini)(struct radeon_device *rdev);
1223         int (*resume)(struct radeon_device *rdev);
1224         int (*suspend)(struct radeon_device *rdev);
1225         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1226         int (*asic_reset)(struct radeon_device *rdev);
1227         /* ioctl hw specific callback. Some hw might want to perform special
1228          * operation on specific ioctl. For instance on wait idle some hw
1229          * might want to perform and HDP flush through MMIO as it seems that
1230          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1231          * through ring.
1232          */
1233         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1234         /* check if 3D engine is idle */
1235         bool (*gui_idle)(struct radeon_device *rdev);
1236         /* wait for mc_idle */
1237         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1238         /* get the reference clock */
1239         u32 (*get_xclk)(struct radeon_device *rdev);
1240         /* get the gpu clock counter */
1241         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1242         /* gart */
1243         struct {
1244                 void (*tlb_flush)(struct radeon_device *rdev);
1245                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1246         } gart;
1247         struct {
1248                 int (*init)(struct radeon_device *rdev);
1249                 void (*fini)(struct radeon_device *rdev);
1250
1251                 u32 pt_ring_index;
1252                 void (*set_page)(struct radeon_device *rdev,
1253                                  struct radeon_ib *ib,
1254                                  uint64_t pe,
1255                                  uint64_t addr, unsigned count,
1256                                  uint32_t incr, uint32_t flags);
1257         } vm;
1258         /* ring specific callbacks */
1259         struct {
1260                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1261                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1262                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1263                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1264                                        struct radeon_semaphore *semaphore, bool emit_wait);
1265                 int (*cs_parse)(struct radeon_cs_parser *p);
1266                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1267                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1268                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1269                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1270                 void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1271         } ring[RADEON_NUM_RINGS];
1272         /* irqs */
1273         struct {
1274                 int (*set)(struct radeon_device *rdev);
1275                 int (*process)(struct radeon_device *rdev);
1276         } irq;
1277         /* displays */
1278         struct {
1279                 /* display watermarks */
1280                 void (*bandwidth_update)(struct radeon_device *rdev);
1281                 /* get frame count */
1282                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1283                 /* wait for vblank */
1284                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1285                 /* set backlight level */
1286                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1287                 /* get backlight level */
1288                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1289                 /* audio callbacks */
1290                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1291                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1292         } display;
1293         /* copy functions for bo handling */
1294         struct {
1295                 int (*blit)(struct radeon_device *rdev,
1296                             uint64_t src_offset,
1297                             uint64_t dst_offset,
1298                             unsigned num_gpu_pages,
1299                             struct radeon_fence **fence);
1300                 u32 blit_ring_index;
1301                 int (*dma)(struct radeon_device *rdev,
1302                            uint64_t src_offset,
1303                            uint64_t dst_offset,
1304                            unsigned num_gpu_pages,
1305                            struct radeon_fence **fence);
1306                 u32 dma_ring_index;
1307                 /* method used for bo copy */
1308                 int (*copy)(struct radeon_device *rdev,
1309                             uint64_t src_offset,
1310                             uint64_t dst_offset,
1311                             unsigned num_gpu_pages,
1312                             struct radeon_fence **fence);
1313                 /* ring used for bo copies */
1314                 u32 copy_ring_index;
1315         } copy;
1316         /* surfaces */
1317         struct {
1318                 int (*set_reg)(struct radeon_device *rdev, int reg,
1319                                        uint32_t tiling_flags, uint32_t pitch,
1320                                        uint32_t offset, uint32_t obj_size);
1321                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1322         } surface;
1323         /* hotplug detect */
1324         struct {
1325                 void (*init)(struct radeon_device *rdev);
1326                 void (*fini)(struct radeon_device *rdev);
1327                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1328                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1329         } hpd;
1330         /* power management */
1331         struct {
1332                 void (*misc)(struct radeon_device *rdev);
1333                 void (*prepare)(struct radeon_device *rdev);
1334                 void (*finish)(struct radeon_device *rdev);
1335                 void (*init_profile)(struct radeon_device *rdev);
1336                 void (*get_dynpm_state)(struct radeon_device *rdev);
1337                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1338                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1339                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1340                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1341                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1342                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1343                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1344                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1345         } pm;
1346         /* pageflipping */
1347         struct {
1348                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1349                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1350                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1351         } pflip;
1352 };
1353
1354 /*
1355  * Asic structures
1356  */
1357 struct r100_asic {
1358         const unsigned          *reg_safe_bm;
1359         unsigned                reg_safe_bm_size;
1360         u32                     hdp_cntl;
1361 };
1362
1363 struct r300_asic {
1364         const unsigned          *reg_safe_bm;
1365         unsigned                reg_safe_bm_size;
1366         u32                     resync_scratch;
1367         u32                     hdp_cntl;
1368 };
1369
1370 struct r600_asic {
1371         unsigned                max_pipes;
1372         unsigned                max_tile_pipes;
1373         unsigned                max_simds;
1374         unsigned                max_backends;
1375         unsigned                max_gprs;
1376         unsigned                max_threads;
1377         unsigned                max_stack_entries;
1378         unsigned                max_hw_contexts;
1379         unsigned                max_gs_threads;
1380         unsigned                sx_max_export_size;
1381         unsigned                sx_max_export_pos_size;
1382         unsigned                sx_max_export_smx_size;
1383         unsigned                sq_num_cf_insts;
1384         unsigned                tiling_nbanks;
1385         unsigned                tiling_npipes;
1386         unsigned                tiling_group_size;
1387         unsigned                tile_config;
1388         unsigned                backend_map;
1389 };
1390
1391 struct rv770_asic {
1392         unsigned                max_pipes;
1393         unsigned                max_tile_pipes;
1394         unsigned                max_simds;
1395         unsigned                max_backends;
1396         unsigned                max_gprs;
1397         unsigned                max_threads;
1398         unsigned                max_stack_entries;
1399         unsigned                max_hw_contexts;
1400         unsigned                max_gs_threads;
1401         unsigned                sx_max_export_size;
1402         unsigned                sx_max_export_pos_size;
1403         unsigned                sx_max_export_smx_size;
1404         unsigned                sq_num_cf_insts;
1405         unsigned                sx_num_of_sets;
1406         unsigned                sc_prim_fifo_size;
1407         unsigned                sc_hiz_tile_fifo_size;
1408         unsigned                sc_earlyz_tile_fifo_fize;
1409         unsigned                tiling_nbanks;
1410         unsigned                tiling_npipes;
1411         unsigned                tiling_group_size;
1412         unsigned                tile_config;
1413         unsigned                backend_map;
1414 };
1415
1416 struct evergreen_asic {
1417         unsigned num_ses;
1418         unsigned max_pipes;
1419         unsigned max_tile_pipes;
1420         unsigned max_simds;
1421         unsigned max_backends;
1422         unsigned max_gprs;
1423         unsigned max_threads;
1424         unsigned max_stack_entries;
1425         unsigned max_hw_contexts;
1426         unsigned max_gs_threads;
1427         unsigned sx_max_export_size;
1428         unsigned sx_max_export_pos_size;
1429         unsigned sx_max_export_smx_size;
1430         unsigned sq_num_cf_insts;
1431         unsigned sx_num_of_sets;
1432         unsigned sc_prim_fifo_size;
1433         unsigned sc_hiz_tile_fifo_size;
1434         unsigned sc_earlyz_tile_fifo_size;
1435         unsigned tiling_nbanks;
1436         unsigned tiling_npipes;
1437         unsigned tiling_group_size;
1438         unsigned tile_config;
1439         unsigned backend_map;
1440 };
1441
1442 struct cayman_asic {
1443         unsigned max_shader_engines;
1444         unsigned max_pipes_per_simd;
1445         unsigned max_tile_pipes;
1446         unsigned max_simds_per_se;
1447         unsigned max_backends_per_se;
1448         unsigned max_texture_channel_caches;
1449         unsigned max_gprs;
1450         unsigned max_threads;
1451         unsigned max_gs_threads;
1452         unsigned max_stack_entries;
1453         unsigned sx_num_of_sets;
1454         unsigned sx_max_export_size;
1455         unsigned sx_max_export_pos_size;
1456         unsigned sx_max_export_smx_size;
1457         unsigned max_hw_contexts;
1458         unsigned sq_num_cf_insts;
1459         unsigned sc_prim_fifo_size;
1460         unsigned sc_hiz_tile_fifo_size;
1461         unsigned sc_earlyz_tile_fifo_size;
1462
1463         unsigned num_shader_engines;
1464         unsigned num_shader_pipes_per_simd;
1465         unsigned num_tile_pipes;
1466         unsigned num_simds_per_se;
1467         unsigned num_backends_per_se;
1468         unsigned backend_disable_mask_per_asic;
1469         unsigned backend_map;
1470         unsigned num_texture_channel_caches;
1471         unsigned mem_max_burst_length_bytes;
1472         unsigned mem_row_size_in_kb;
1473         unsigned shader_engine_tile_size;
1474         unsigned num_gpus;
1475         unsigned multi_gpu_tile_size;
1476
1477         unsigned tile_config;
1478 };
1479
1480 struct si_asic {
1481         unsigned max_shader_engines;
1482         unsigned max_tile_pipes;
1483         unsigned max_cu_per_sh;
1484         unsigned max_sh_per_se;
1485         unsigned max_backends_per_se;
1486         unsigned max_texture_channel_caches;
1487         unsigned max_gprs;
1488         unsigned max_gs_threads;
1489         unsigned max_hw_contexts;
1490         unsigned sc_prim_fifo_size_frontend;
1491         unsigned sc_prim_fifo_size_backend;
1492         unsigned sc_hiz_tile_fifo_size;
1493         unsigned sc_earlyz_tile_fifo_size;
1494
1495         unsigned num_tile_pipes;
1496         unsigned num_backends_per_se;
1497         unsigned backend_disable_mask_per_asic;
1498         unsigned backend_map;
1499         unsigned num_texture_channel_caches;
1500         unsigned mem_max_burst_length_bytes;
1501         unsigned mem_row_size_in_kb;
1502         unsigned shader_engine_tile_size;
1503         unsigned num_gpus;
1504         unsigned multi_gpu_tile_size;
1505
1506         unsigned tile_config;
1507         uint32_t tile_mode_array[32];
1508 };
1509
1510 union radeon_asic_config {
1511         struct r300_asic        r300;
1512         struct r100_asic        r100;
1513         struct r600_asic        r600;
1514         struct rv770_asic       rv770;
1515         struct evergreen_asic   evergreen;
1516         struct cayman_asic      cayman;
1517         struct si_asic          si;
1518 };
1519
1520 /*
1521  * asic initizalization from radeon_asic.c
1522  */
1523 void radeon_agp_disable(struct radeon_device *rdev);
1524 int radeon_asic_init(struct radeon_device *rdev);
1525
1526
1527 /*
1528  * IOCTL.
1529  */
1530 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1531                           struct drm_file *filp);
1532 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1533                             struct drm_file *filp);
1534 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1535                          struct drm_file *file_priv);
1536 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1537                            struct drm_file *file_priv);
1538 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1539                             struct drm_file *file_priv);
1540 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1541                            struct drm_file *file_priv);
1542 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1543                                 struct drm_file *filp);
1544 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1545                           struct drm_file *filp);
1546 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1547                           struct drm_file *filp);
1548 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1549                               struct drm_file *filp);
1550 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1551                           struct drm_file *filp);
1552 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1553 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1554                                 struct drm_file *filp);
1555 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1556                                 struct drm_file *filp);
1557
1558 /* VRAM scratch page for HDP bug, default vram page */
1559 struct r600_vram_scratch {
1560         struct radeon_bo                *robj;
1561         volatile uint32_t               *ptr;
1562         u64                             gpu_addr;
1563 };
1564
1565 /*
1566  * ACPI
1567  */
1568 struct radeon_atif_notification_cfg {
1569         bool enabled;
1570         int command_code;
1571 };
1572
1573 struct radeon_atif_notifications {
1574         bool display_switch;
1575         bool expansion_mode_change;
1576         bool thermal_state;
1577         bool forced_power_state;
1578         bool system_power_state;
1579         bool display_conf_change;
1580         bool px_gfx_switch;
1581         bool brightness_change;
1582         bool dgpu_display_event;
1583 };
1584
1585 struct radeon_atif_functions {
1586         bool system_params;
1587         bool sbios_requests;
1588         bool select_active_disp;
1589         bool lid_state;
1590         bool get_tv_standard;
1591         bool set_tv_standard;
1592         bool get_panel_expansion_mode;
1593         bool set_panel_expansion_mode;
1594         bool temperature_change;
1595         bool graphics_device_types;
1596 };
1597
1598 struct radeon_atif {
1599         struct radeon_atif_notifications notifications;
1600         struct radeon_atif_functions functions;
1601         struct radeon_atif_notification_cfg notification_cfg;
1602         struct radeon_encoder *encoder_for_bl;
1603 };
1604
1605 struct radeon_atcs_functions {
1606         bool get_ext_state;
1607         bool pcie_perf_req;
1608         bool pcie_dev_rdy;
1609         bool pcie_bus_width;
1610 };
1611
1612 struct radeon_atcs {
1613         struct radeon_atcs_functions functions;
1614 };
1615
1616 /*
1617  * Core structure, functions and helpers.
1618  */
1619 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1620 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1621
1622 struct radeon_device {
1623         struct device                   *dev;
1624         struct drm_device               *ddev;
1625         struct pci_dev                  *pdev;
1626         struct rw_semaphore             exclusive_lock;
1627         /* ASIC */
1628         union radeon_asic_config        config;
1629         enum radeon_family              family;
1630         unsigned long                   flags;
1631         int                             usec_timeout;
1632         enum radeon_pll_errata          pll_errata;
1633         int                             num_gb_pipes;
1634         int                             num_z_pipes;
1635         int                             disp_priority;
1636         /* BIOS */
1637         uint8_t                         *bios;
1638         bool                            is_atom_bios;
1639         uint16_t                        bios_header_start;
1640         struct radeon_bo                *stollen_vga_memory;
1641         /* Register mmio */
1642         resource_size_t                 rmmio_base;
1643         resource_size_t                 rmmio_size;
1644         /* protects concurrent MM_INDEX/DATA based register access */
1645         spinlock_t mmio_idx_lock;
1646         void __iomem                    *rmmio;
1647         radeon_rreg_t                   mc_rreg;
1648         radeon_wreg_t                   mc_wreg;
1649         radeon_rreg_t                   pll_rreg;
1650         radeon_wreg_t                   pll_wreg;
1651         uint32_t                        pcie_reg_mask;
1652         radeon_rreg_t                   pciep_rreg;
1653         radeon_wreg_t                   pciep_wreg;
1654         /* io port */
1655         void __iomem                    *rio_mem;
1656         resource_size_t                 rio_mem_size;
1657         struct radeon_clock             clock;
1658         struct radeon_mc                mc;
1659         struct radeon_gart              gart;
1660         struct radeon_mode_info         mode_info;
1661         struct radeon_scratch           scratch;
1662         struct radeon_mman              mman;
1663         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1664         wait_queue_head_t               fence_queue;
1665         struct mutex                    ring_lock;
1666         struct radeon_ring              ring[RADEON_NUM_RINGS];
1667         bool                            ib_pool_ready;
1668         struct radeon_sa_manager        ring_tmp_bo;
1669         struct radeon_irq               irq;
1670         struct radeon_asic              *asic;
1671         struct radeon_gem               gem;
1672         struct radeon_pm                pm;
1673         struct radeon_uvd               uvd;
1674         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1675         struct radeon_wb                wb;
1676         struct radeon_dummy_page        dummy_page;
1677         bool                            shutdown;
1678         bool                            suspend;
1679         bool                            need_dma32;
1680         bool                            accel_working;
1681         bool                            fastfb_working; /* IGP feature*/
1682         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1683         const struct firmware *me_fw;   /* all family ME firmware */
1684         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1685         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1686         const struct firmware *mc_fw;   /* NI MC firmware */
1687         const struct firmware *ce_fw;   /* SI CE firmware */
1688         const struct firmware *uvd_fw;  /* UVD firmware */
1689         struct r600_blit r600_blit;
1690         struct r600_vram_scratch vram_scratch;
1691         int msi_enabled; /* msi enabled */
1692         struct r600_ih ih; /* r6/700 interrupt ring */
1693         struct si_rlc rlc;
1694         struct work_struct hotplug_work;
1695         struct work_struct audio_work;
1696         int num_crtc; /* number of crtcs */
1697         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1698         bool audio_enabled;
1699         bool has_uvd;
1700         struct r600_audio audio_status; /* audio stuff */
1701         struct notifier_block acpi_nb;
1702         /* only one userspace can use Hyperz features or CMASK at a time */
1703         struct drm_file *hyperz_filp;
1704         struct drm_file *cmask_filp;
1705         /* i2c buses */
1706         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1707         /* debugfs */
1708         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1709         unsigned                debugfs_count;
1710         /* virtual memory */
1711         struct radeon_vm_manager        vm_manager;
1712         struct mutex                    gpu_clock_mutex;
1713         /* ACPI interface */
1714         struct radeon_atif              atif;
1715         struct radeon_atcs              atcs;
1716 };
1717
1718 int radeon_device_init(struct radeon_device *rdev,
1719                        struct drm_device *ddev,
1720                        struct pci_dev *pdev,
1721                        uint32_t flags);
1722 void radeon_device_fini(struct radeon_device *rdev);
1723 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1724
1725 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
1726                       bool always_indirect);
1727 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
1728                   bool always_indirect);
1729 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1730 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1731
1732 /*
1733  * Cast helper
1734  */
1735 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1736
1737 /*
1738  * Registers read & write functions.
1739  */
1740 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1741 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1742 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1743 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1744 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
1745 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
1746 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
1747 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
1748 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
1749 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1750 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1751 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1752 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1753 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1754 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1755 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1756 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1757 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
1758 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1759 #define WREG32_P(reg, val, mask)                                \
1760         do {                                                    \
1761                 uint32_t tmp_ = RREG32(reg);                    \
1762                 tmp_ &= (mask);                                 \
1763                 tmp_ |= ((val) & ~(mask));                      \
1764                 WREG32(reg, tmp_);                              \
1765         } while (0)
1766 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1767 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1768 #define WREG32_PLL_P(reg, val, mask)                            \
1769         do {                                                    \
1770                 uint32_t tmp_ = RREG32_PLL(reg);                \
1771                 tmp_ &= (mask);                                 \
1772                 tmp_ |= ((val) & ~(mask));                      \
1773                 WREG32_PLL(reg, tmp_);                          \
1774         } while (0)
1775 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
1776 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1777 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1778
1779 /*
1780  * Indirect registers accessor
1781  */
1782 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1783 {
1784         uint32_t r;
1785
1786         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1787         r = RREG32(RADEON_PCIE_DATA);
1788         return r;
1789 }
1790
1791 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1792 {
1793         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1794         WREG32(RADEON_PCIE_DATA, (v));
1795 }
1796
1797 void r100_pll_errata_after_index(struct radeon_device *rdev);
1798
1799
1800 /*
1801  * ASICs helpers.
1802  */
1803 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1804                             (rdev->pdev->device == 0x5969))
1805 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1806                 (rdev->family == CHIP_RV200) || \
1807                 (rdev->family == CHIP_RS100) || \
1808                 (rdev->family == CHIP_RS200) || \
1809                 (rdev->family == CHIP_RV250) || \
1810                 (rdev->family == CHIP_RV280) || \
1811                 (rdev->family == CHIP_RS300))
1812 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1813                 (rdev->family == CHIP_RV350) ||                 \
1814                 (rdev->family == CHIP_R350)  ||                 \
1815                 (rdev->family == CHIP_RV380) ||                 \
1816                 (rdev->family == CHIP_R420)  ||                 \
1817                 (rdev->family == CHIP_R423)  ||                 \
1818                 (rdev->family == CHIP_RV410) ||                 \
1819                 (rdev->family == CHIP_RS400) ||                 \
1820                 (rdev->family == CHIP_RS480))
1821 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1822                 (rdev->ddev->pdev->device == 0x9443) || \
1823                 (rdev->ddev->pdev->device == 0x944B) || \
1824                 (rdev->ddev->pdev->device == 0x9506) || \
1825                 (rdev->ddev->pdev->device == 0x9509) || \
1826                 (rdev->ddev->pdev->device == 0x950F) || \
1827                 (rdev->ddev->pdev->device == 0x689C) || \
1828                 (rdev->ddev->pdev->device == 0x689D))
1829 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1830 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1831                             (rdev->family == CHIP_RS690)  ||    \
1832                             (rdev->family == CHIP_RS740)  ||    \
1833                             (rdev->family >= CHIP_R600))
1834 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1835 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1836 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1837 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1838                              (rdev->flags & RADEON_IS_IGP))
1839 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1840 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
1841 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
1842                              (rdev->flags & RADEON_IS_IGP))
1843 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
1844 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
1845
1846 /*
1847  * BIOS helpers.
1848  */
1849 #define RBIOS8(i) (rdev->bios[i])
1850 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1851 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1852
1853 int radeon_combios_init(struct radeon_device *rdev);
1854 void radeon_combios_fini(struct radeon_device *rdev);
1855 int radeon_atombios_init(struct radeon_device *rdev);
1856 void radeon_atombios_fini(struct radeon_device *rdev);
1857
1858
1859 /*
1860  * RING helpers.
1861  */
1862 #if DRM_DEBUG_CODE == 0
1863 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1864 {
1865         ring->ring[ring->wptr++] = v;
1866         ring->wptr &= ring->ptr_mask;
1867         ring->count_dw--;
1868         ring->ring_free_dw--;
1869 }
1870 #else
1871 /* With debugging this is just too big to inline */
1872 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1873 #endif
1874
1875 /*
1876  * ASICs macro.
1877  */
1878 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1879 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1880 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1881 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1882 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
1883 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1884 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1885 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
1886 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
1887 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
1888 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
1889 #define radeon_asic_vm_set_page(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
1890 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
1891 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
1892 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
1893 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1894 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1895 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
1896 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)].vm_flush((rdev), (r), (vm))
1897 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
1898 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
1899 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
1900 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
1901 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
1902 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
1903 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
1904 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1905 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1906 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
1907 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
1908 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
1909 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
1910 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
1911 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
1912 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
1913 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
1914 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
1915 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
1916 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
1917 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
1918 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
1919 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
1920 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
1921 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
1922 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
1923 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
1924 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
1925 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
1926 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
1927 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1928 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
1929 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
1930 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
1931 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
1932 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
1933 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
1934 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
1935 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
1936 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
1937 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
1938 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
1939 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
1940
1941 /* Common functions */
1942 /* AGP */
1943 extern int radeon_gpu_reset(struct radeon_device *rdev);
1944 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
1945 extern void radeon_agp_disable(struct radeon_device *rdev);
1946 extern int radeon_modeset_init(struct radeon_device *rdev);
1947 extern void radeon_modeset_fini(struct radeon_device *rdev);
1948 extern bool radeon_card_posted(struct radeon_device *rdev);
1949 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1950 extern void radeon_update_display_priority(struct radeon_device *rdev);
1951 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1952 extern void radeon_scratch_init(struct radeon_device *rdev);
1953 extern void radeon_wb_fini(struct radeon_device *rdev);
1954 extern int radeon_wb_init(struct radeon_device *rdev);
1955 extern void radeon_wb_disable(struct radeon_device *rdev);
1956 extern void radeon_surface_init(struct radeon_device *rdev);
1957 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1958 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1959 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1960 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1961 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1962 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1963 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1964 extern int radeon_resume_kms(struct drm_device *dev);
1965 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1966 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1967 extern void radeon_program_register_sequence(struct radeon_device *rdev,
1968                                              const u32 *registers,
1969                                              const u32 array_size);
1970
1971 /*
1972  * vm
1973  */
1974 int radeon_vm_manager_init(struct radeon_device *rdev);
1975 void radeon_vm_manager_fini(struct radeon_device *rdev);
1976 void radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1977 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1978 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
1979 void radeon_vm_add_to_lru(struct radeon_device *rdev, struct radeon_vm *vm);
1980 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
1981                                        struct radeon_vm *vm, int ring);
1982 void radeon_vm_fence(struct radeon_device *rdev,
1983                      struct radeon_vm *vm,
1984                      struct radeon_fence *fence);
1985 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
1986 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1987                             struct radeon_vm *vm,
1988                             struct radeon_bo *bo,
1989                             struct ttm_mem_reg *mem);
1990 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1991                              struct radeon_bo *bo);
1992 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
1993                                        struct radeon_bo *bo);
1994 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
1995                                       struct radeon_vm *vm,
1996                                       struct radeon_bo *bo);
1997 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
1998                           struct radeon_bo_va *bo_va,
1999                           uint64_t offset,
2000                           uint32_t flags);
2001 int radeon_vm_bo_rmv(struct radeon_device *rdev,
2002                      struct radeon_bo_va *bo_va);
2003
2004 /* audio */
2005 void r600_audio_update_hdmi(struct work_struct *work);
2006
2007 /*
2008  * R600 vram scratch functions
2009  */
2010 int r600_vram_scratch_init(struct radeon_device *rdev);
2011 void r600_vram_scratch_fini(struct radeon_device *rdev);
2012
2013 /*
2014  * r600 cs checking helper
2015  */
2016 unsigned r600_mip_minify(unsigned size, unsigned level);
2017 bool r600_fmt_is_valid_color(u32 format);
2018 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
2019 int r600_fmt_get_blocksize(u32 format);
2020 int r600_fmt_get_nblocksx(u32 format, u32 w);
2021 int r600_fmt_get_nblocksy(u32 format, u32 h);
2022
2023 /*
2024  * r600 functions used by radeon_encoder.c
2025  */
2026 struct radeon_hdmi_acr {
2027         u32 clock;
2028
2029         int n_32khz;
2030         int cts_32khz;
2031
2032         int n_44_1khz;
2033         int cts_44_1khz;
2034
2035         int n_48khz;
2036         int cts_48khz;
2037
2038 };
2039
2040 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
2041
2042 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
2043                                      u32 tiling_pipe_num,
2044                                      u32 max_rb_num,
2045                                      u32 total_max_rb_num,
2046                                      u32 enabled_rb_mask);
2047
2048 /*
2049  * evergreen functions used by radeon_encoder.c
2050  */
2051
2052 extern int ni_init_microcode(struct radeon_device *rdev);
2053 extern int ni_mc_load_microcode(struct radeon_device *rdev);
2054
2055 /* radeon_acpi.c */
2056 #if defined(CONFIG_ACPI)
2057 extern int radeon_acpi_init(struct radeon_device *rdev);
2058 extern void radeon_acpi_fini(struct radeon_device *rdev);
2059 #else
2060 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
2061 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
2062 #endif
2063
2064 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
2065                            struct radeon_cs_packet *pkt,
2066                            unsigned idx);
2067 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
2068 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
2069                            struct radeon_cs_packet *pkt);
2070 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
2071                                 struct radeon_cs_reloc **cs_reloc,
2072                                 int nomm);
2073 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
2074                                uint32_t *vline_start_end,
2075                                uint32_t *vline_status);
2076
2077 #include "radeon_object.h"
2078
2079 #endif