drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "intel_lrc.h"
  39 #include "i915_gem_gtt.h"
  40 #include "i915_gem_render_state.h"
  41 #include <linux/io-mapping.h>
  42 #include <linux/i2c.h>
  43 #include <linux/i2c-algo-bit.h>
  44 #include <drm/intel-gtt.h>
  45 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
  46 #include <drm/drm_gem.h>
  47 #include <linux/backlight.h>
  48 #include <linux/hashtable.h>
  49 #include <linux/intel-iommu.h>
  50 #include <linux/kref.h>
  51 #include <linux/pm_qos.h>
  52
  53 /* General customization:
  54  */
  55
  56 #define DRIVER_NAME             "i915"
  57 #define DRIVER_DESC             "Intel Graphics"
  58 #define DRIVER_DATE             "20141205"
  59
  60 #undef WARN_ON
  61 /* Many gcc seem to no see through this and fall over :( */
  62 #if 0
  63 #define WARN_ON(x) ({ \
  64         bool __i915_warn_cond = (x); \
  65         if (__builtin_constant_p(__i915_warn_cond)) \
  66                 BUILD_BUG_ON(__i915_warn_cond); \
  67         WARN(__i915_warn_cond, "WARN_ON(" #x ")"); })
  68 #else
  69 #define WARN_ON(x) WARN((x), "WARN_ON(" #x ")")
  70 #endif
  71
  72 #define MISSING_CASE(x) WARN(1, "Missing switch case (%lu) in %s\n", \
  73                              (long) (x), __func__);
  74
  75 enum pipe {
  76         INVALID_PIPE = -1,
  77         PIPE_A = 0,
  78         PIPE_B,
  79         PIPE_C,
  80         _PIPE_EDP,
  81         I915_MAX_PIPES = _PIPE_EDP
  82 };
  83 #define pipe_name(p) ((p) + 'A')
  84
  85 enum transcoder {
  86         TRANSCODER_A = 0,
  87         TRANSCODER_B,
  88         TRANSCODER_C,
  89         TRANSCODER_EDP,
  90         I915_MAX_TRANSCODERS
  91 };
  92 #define transcoder_name(t) ((t) + 'A')
  93
  94 /*
  95  * This is the maximum (across all platforms) number of planes (primary +
  96  * sprites) that can be active at the same time on one pipe.
  97  *
  98  * This value doesn't count the cursor plane.
  99  */
 100 #define I915_MAX_PLANES 3
 101
 102 enum plane {
 103         PLANE_A = 0,
 104         PLANE_B,
 105         PLANE_C,
 106 };
 107 #define plane_name(p) ((p) + 'A')
 108
 109 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
 110
 111 enum port {
 112         PORT_A = 0,
 113         PORT_B,
 114         PORT_C,
 115         PORT_D,
 116         PORT_E,
 117         I915_MAX_PORTS
 118 };
 119 #define port_name(p) ((p) + 'A')
 120
 121 #define I915_NUM_PHYS_VLV 2
 122
 123 enum dpio_channel {
 124         DPIO_CH0,
 125         DPIO_CH1
 126 };
 127
 128 enum dpio_phy {
 129         DPIO_PHY0,
 130         DPIO_PHY1
 131 };
 132
 133 enum intel_display_power_domain {
 134         POWER_DOMAIN_PIPE_A,
 135         POWER_DOMAIN_PIPE_B,
 136         POWER_DOMAIN_PIPE_C,
 137         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 138         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 139         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 140         POWER_DOMAIN_TRANSCODER_A,
 141         POWER_DOMAIN_TRANSCODER_B,
 142         POWER_DOMAIN_TRANSCODER_C,
 143         POWER_DOMAIN_TRANSCODER_EDP,
 144         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 145         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 146         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 147         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 148         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 149         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 150         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 151         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 152         POWER_DOMAIN_PORT_DSI,
 153         POWER_DOMAIN_PORT_CRT,
 154         POWER_DOMAIN_PORT_OTHER,
 155         POWER_DOMAIN_VGA,
 156         POWER_DOMAIN_AUDIO,
 157         POWER_DOMAIN_PLLS,
 158         POWER_DOMAIN_INIT,
 159
 160         POWER_DOMAIN_NUM,
 161 };
 162
 163 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 164 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 165                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 166 #define POWER_DOMAIN_TRANSCODER(tran) \
 167         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 168          (tran) + POWER_DOMAIN_TRANSCODER_A)
 169
 170 enum hpd_pin {
 171         HPD_NONE = 0,
 172         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 173         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 174         HPD_CRT,
 175         HPD_SDVO_B,
 176         HPD_SDVO_C,
 177         HPD_PORT_B,
 178         HPD_PORT_C,
 179         HPD_PORT_D,
 180         HPD_NUM_PINS
 181 };
 182
 183 #define I915_GEM_GPU_DOMAINS \
 184         (I915_GEM_DOMAIN_RENDER | \
 185          I915_GEM_DOMAIN_SAMPLER | \
 186          I915_GEM_DOMAIN_COMMAND | \
 187          I915_GEM_DOMAIN_INSTRUCTION | \
 188          I915_GEM_DOMAIN_VERTEX)
 189
 190 #define for_each_pipe(__dev_priv, __p) \
 191         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
 192 #define for_each_plane(pipe, p) \
 193         for ((p) = 0; (p) < INTEL_INFO(dev)->num_sprites[(pipe)] + 1; (p)++)
 194 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 195
 196 #define for_each_crtc(dev, crtc) \
 197         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 198
 199 #define for_each_intel_crtc(dev, intel_crtc) \
 200         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 201
 202 #define for_each_intel_encoder(dev, intel_encoder)              \
 203         list_for_each_entry(intel_encoder,                      \
 204                             &(dev)->mode_config.encoder_list,   \
 205                             base.head)
 206
 207 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 208         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 209                 if ((intel_encoder)->base.crtc == (__crtc))
 210
 211 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 212         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 213                 if ((intel_connector)->base.encoder == (__encoder))
 214
 215 #define for_each_power_domain(domain, mask)                             \
 216         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 217                 if ((1 << (domain)) & (mask))
 218
 219 struct drm_i915_private;
 220 struct i915_mm_struct;
 221 struct i915_mmu_object;
 222
 223 enum intel_dpll_id {
 224         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 225         /* real shared dpll ids must be >= 0 */
 226         DPLL_ID_PCH_PLL_A = 0,
 227         DPLL_ID_PCH_PLL_B = 1,
 228         /* hsw/bdw */
 229         DPLL_ID_WRPLL1 = 0,
 230         DPLL_ID_WRPLL2 = 1,
 231         /* skl */
 232         DPLL_ID_SKL_DPLL1 = 0,
 233         DPLL_ID_SKL_DPLL2 = 1,
 234         DPLL_ID_SKL_DPLL3 = 2,
 235 };
 236 #define I915_NUM_PLLS 3
 237
 238 struct intel_dpll_hw_state {
 239         /* i9xx, pch plls */
 240         uint32_t dpll;
 241         uint32_t dpll_md;
 242         uint32_t fp0;
 243         uint32_t fp1;
 244
 245         /* hsw, bdw */
 246         uint32_t wrpll;
 247
 248         /* skl */
 249         /*
 250          * DPLL_CTRL1 has 6 bits for each each this DPLL. We store those in
 251          * lower part of crtl1 and they get shifted into position when writing
 252          * the register.  This allows us to easily compare the state to share
 253          * the DPLL.
 254          */
 255         uint32_t ctrl1;
 256         /* HDMI only, 0 when used for DP */
 257         uint32_t cfgcr1, cfgcr2;
 258 };
 259
 260 struct intel_shared_dpll_config {
 261         unsigned crtc_mask; /* mask of CRTCs sharing this PLL */
 262         struct intel_dpll_hw_state hw_state;
 263 };
 264
 265 struct intel_shared_dpll {
 266         struct intel_shared_dpll_config config;
 267         struct intel_shared_dpll_config *new_config;
 268
 269         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 270         bool on; /* is the PLL actually active? Disabled during modeset */
 271         const char *name;
 272         /* should match the index in the dev_priv->shared_dplls array */
 273         enum intel_dpll_id id;
 274         /* The mode_set hook is optional and should be used together with the
 275          * intel_prepare_shared_dpll function. */
 276         void (*mode_set)(struct drm_i915_private *dev_priv,
 277                          struct intel_shared_dpll *pll);
 278         void (*enable)(struct drm_i915_private *dev_priv,
 279                        struct intel_shared_dpll *pll);
 280         void (*disable)(struct drm_i915_private *dev_priv,
 281                         struct intel_shared_dpll *pll);
 282         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 283                              struct intel_shared_dpll *pll,
 284                              struct intel_dpll_hw_state *hw_state);
 285 };
 286
 287 #define SKL_DPLL0 0
 288 #define SKL_DPLL1 1
 289 #define SKL_DPLL2 2
 290 #define SKL_DPLL3 3
 291
 292 /* Used by dp and fdi links */
 293 struct intel_link_m_n {
 294         uint32_t        tu;
 295         uint32_t        gmch_m;
 296         uint32_t        gmch_n;
 297         uint32_t        link_m;
 298         uint32_t        link_n;
 299 };
 300
 301 void intel_link_compute_m_n(int bpp, int nlanes,
 302                             int pixel_clock, int link_clock,
 303                             struct intel_link_m_n *m_n);
 304
 305 /* Interface history:
 306  *
 307  * 1.1: Original.
 308  * 1.2: Add Power Management
 309  * 1.3: Add vblank support
 310  * 1.4: Fix cmdbuffer path, add heap destroy
 311  * 1.5: Add vblank pipe configuration
 312  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 313  *      - Support vertical blank on secondary display pipe
 314  */
 315 #define DRIVER_MAJOR            1
 316 #define DRIVER_MINOR            6
 317 #define DRIVER_PATCHLEVEL       0
 318
 319 #define WATCH_LISTS     0
 320
 321 struct opregion_header;
 322 struct opregion_acpi;
 323 struct opregion_swsci;
 324 struct opregion_asle;
 325
 326 struct intel_opregion {
 327         struct opregion_header __iomem *header;
 328         struct opregion_acpi __iomem *acpi;
 329         struct opregion_swsci __iomem *swsci;
 330         u32 swsci_gbda_sub_functions;
 331         u32 swsci_sbcb_sub_functions;
 332         struct opregion_asle __iomem *asle;
 333         void __iomem *vbt;
 334         u32 __iomem *lid_state;
 335         struct work_struct asle_work;
 336 };
 337 #define OPREGION_SIZE            (8*1024)
 338
 339 struct intel_overlay;
 340 struct intel_overlay_error_state;
 341
 342 #define I915_FENCE_REG_NONE -1
 343 #define I915_MAX_NUM_FENCES 32
 344 /* 32 fences + sign bit for FENCE_REG_NONE */
 345 #define I915_MAX_NUM_FENCE_BITS 6
 346
 347 struct drm_i915_fence_reg {
 348         struct list_head lru_list;
 349         struct drm_i915_gem_object *obj;
 350         int pin_count;
 351 };
 352
 353 struct sdvo_device_mapping {
 354         u8 initialized;
 355         u8 dvo_port;
 356         u8 slave_addr;
 357         u8 dvo_wiring;
 358         u8 i2c_pin;
 359         u8 ddc_pin;
 360 };
 361
 362 struct intel_display_error_state;
 363
 364 struct drm_i915_error_state {
 365         struct kref ref;
 366         struct timeval time;
 367
 368         char error_msg[128];
 369         u32 reset_count;
 370         u32 suspend_count;
 371
 372         /* Generic register state */
 373         u32 eir;
 374         u32 pgtbl_er;
 375         u32 ier;
 376         u32 gtier[4];
 377         u32 ccid;
 378         u32 derrmr;
 379         u32 forcewake;
 380         u32 error; /* gen6+ */
 381         u32 err_int; /* gen7 */
 382         u32 done_reg;
 383         u32 gac_eco;
 384         u32 gam_ecochk;
 385         u32 gab_ctl;
 386         u32 gfx_mode;
 387         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 388         u64 fence[I915_MAX_NUM_FENCES];
 389         struct intel_overlay_error_state *overlay;
 390         struct intel_display_error_state *display;
 391         struct drm_i915_error_object *semaphore_obj;
 392
 393         struct drm_i915_error_ring {
 394                 bool valid;
 395                 /* Software tracked state */
 396                 bool waiting;
 397                 int hangcheck_score;
 398                 enum intel_ring_hangcheck_action hangcheck_action;
 399                 int num_requests;
 400
 401                 /* our own tracking of ring head and tail */
 402                 u32 cpu_ring_head;
 403                 u32 cpu_ring_tail;
 404
 405                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 406
 407                 /* Register state */
 408                 u32 tail;
 409                 u32 head;
 410                 u32 ctl;
 411                 u32 hws;
 412                 u32 ipeir;
 413                 u32 ipehr;
 414                 u32 instdone;
 415                 u32 bbstate;
 416                 u32 instpm;
 417                 u32 instps;
 418                 u32 seqno;
 419                 u64 bbaddr;
 420                 u64 acthd;
 421                 u32 fault_reg;
 422                 u64 faddr;
 423                 u32 rc_psmi; /* sleep state */
 424                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 425
 426                 struct drm_i915_error_object {
 427                         int page_count;
 428                         u32 gtt_offset;
 429                         u32 *pages[0];
 430                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 431
 432                 struct drm_i915_error_request {
 433                         long jiffies;
 434                         u32 seqno;
 435                         u32 tail;
 436                 } *requests;
 437
 438                 struct {
 439                         u32 gfx_mode;
 440                         union {
 441                                 u64 pdp[4];
 442                                 u32 pp_dir_base;
 443                         };
 444                 } vm_info;
 445
 446                 pid_t pid;
 447                 char comm[TASK_COMM_LEN];
 448         } ring[I915_NUM_RINGS];
 449
 450         struct drm_i915_error_buffer {
 451                 u32 size;
 452                 u32 name;
 453                 u32 rseqno, wseqno;
 454                 u32 gtt_offset;
 455                 u32 read_domains;
 456                 u32 write_domain;
 457                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 458                 s32 pinned:2;
 459                 u32 tiling:2;
 460                 u32 dirty:1;
 461                 u32 purgeable:1;
 462                 u32 userptr:1;
 463                 s32 ring:4;
 464                 u32 cache_level:3;
 465         } **active_bo, **pinned_bo;
 466
 467         u32 *active_bo_count, *pinned_bo_count;
 468         u32 vm_count;
 469 };
 470
 471 struct intel_connector;
 472 struct intel_encoder;
 473 struct intel_crtc_config;
 474 struct intel_plane_config;
 475 struct intel_crtc;
 476 struct intel_limit;
 477 struct dpll;
 478
 479 struct drm_i915_display_funcs {
 480         bool (*fbc_enabled)(struct drm_device *dev);
 481         void (*enable_fbc)(struct drm_crtc *crtc);
 482         void (*disable_fbc)(struct drm_device *dev);
 483         int (*get_display_clock_speed)(struct drm_device *dev);
 484         int (*get_fifo_size)(struct drm_device *dev, int plane);
 485         /**
 486          * find_dpll() - Find the best values for the PLL
 487          * @limit: limits for the PLL
 488          * @crtc: current CRTC
 489          * @target: target frequency in kHz
 490          * @refclk: reference clock frequency in kHz
 491          * @match_clock: if provided, @best_clock P divider must
 492          *               match the P divider from @match_clock
 493          *               used for LVDS downclocking
 494          * @best_clock: best PLL values found
 495          *
 496          * Returns true on success, false on failure.
 497          */
 498         bool (*find_dpll)(const struct intel_limit *limit,
 499                           struct intel_crtc *crtc,
 500                           int target, int refclk,
 501                           struct dpll *match_clock,
 502                           struct dpll *best_clock);
 503         void (*update_wm)(struct drm_crtc *crtc);
 504         void (*update_sprite_wm)(struct drm_plane *plane,
 505                                  struct drm_crtc *crtc,
 506                                  uint32_t sprite_width, uint32_t sprite_height,
 507                                  int pixel_size, bool enable, bool scaled);
 508         void (*modeset_global_resources)(struct drm_device *dev);
 509         /* Returns the active state of the crtc, and if the crtc is active,
 510          * fills out the pipe-config with the hw state. */
 511         bool (*get_pipe_config)(struct intel_crtc *,
 512                                 struct intel_crtc_config *);
 513         void (*get_plane_config)(struct intel_crtc *,
 514                                  struct intel_plane_config *);
 515         int (*crtc_compute_clock)(struct intel_crtc *crtc);
 516         void (*crtc_enable)(struct drm_crtc *crtc);
 517         void (*crtc_disable)(struct drm_crtc *crtc);
 518         void (*off)(struct drm_crtc *crtc);
 519         void (*audio_codec_enable)(struct drm_connector *connector,
 520                                    struct intel_encoder *encoder,
 521                                    struct drm_display_mode *mode);
 522         void (*audio_codec_disable)(struct intel_encoder *encoder);
 523         void (*fdi_link_train)(struct drm_crtc *crtc);
 524         void (*init_clock_gating)(struct drm_device *dev);
 525         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 526                           struct drm_framebuffer *fb,
 527                           struct drm_i915_gem_object *obj,
 528                           struct intel_engine_cs *ring,
 529                           uint32_t flags);
 530         void (*update_primary_plane)(struct drm_crtc *crtc,
 531                                      struct drm_framebuffer *fb,
 532                                      int x, int y);
 533         void (*hpd_irq_setup)(struct drm_device *dev);
 534         /* clock updates for mode set */
 535         /* cursor updates */
 536         /* render clock increase/decrease */
 537         /* display clock increase/decrease */
 538         /* pll clock increase/decrease */
 539
 540         int (*setup_backlight)(struct intel_connector *connector, enum pipe pipe);
 541         uint32_t (*get_backlight)(struct intel_connector *connector);
 542         void (*set_backlight)(struct intel_connector *connector,
 543                               uint32_t level);
 544         void (*disable_backlight)(struct intel_connector *connector);
 545         void (*enable_backlight)(struct intel_connector *connector);
 546 };
 547
 548 struct intel_uncore_funcs {
 549         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 550                                                         int fw_engine);
 551         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 552                                                         int fw_engine);
 553
 554         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 555         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 556         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 557         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 558
 559         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 560                                 uint8_t val, bool trace);
 561         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 562                                 uint16_t val, bool trace);
 563         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 564                                 uint32_t val, bool trace);
 565         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 566                                 uint64_t val, bool trace);
 567 };
 568
 569 struct intel_uncore {
 570         spinlock_t lock; /** lock is also taken in irq contexts. */
 571
 572         struct intel_uncore_funcs funcs;
 573
 574         unsigned fifo_count;
 575         unsigned forcewake_count;
 576
 577         unsigned fw_rendercount;
 578         unsigned fw_mediacount;
 579         unsigned fw_blittercount;
 580
 581         struct timer_list force_wake_timer;
 582 };
 583
 584 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 585         func(is_mobile) sep \
 586         func(is_i85x) sep \
 587         func(is_i915g) sep \
 588         func(is_i945gm) sep \
 589         func(is_g33) sep \
 590         func(need_gfx_hws) sep \
 591         func(is_g4x) sep \
 592         func(is_pineview) sep \
 593         func(is_broadwater) sep \
 594         func(is_crestline) sep \
 595         func(is_ivybridge) sep \
 596         func(is_valleyview) sep \
 597         func(is_haswell) sep \
 598         func(is_skylake) sep \
 599         func(is_preliminary) sep \
 600         func(has_fbc) sep \
 601         func(has_pipe_cxsr) sep \
 602         func(has_hotplug) sep \
 603         func(cursor_needs_physical) sep \
 604         func(has_overlay) sep \
 605         func(overlay_needs_physical) sep \
 606         func(supports_tv) sep \
 607         func(has_llc) sep \
 608         func(has_ddi) sep \
 609         func(has_fpga_dbg)
 610
 611 #define DEFINE_FLAG(name) u8 name:1
 612 #define SEP_SEMICOLON ;
 613
 614 struct intel_device_info {
 615         u32 display_mmio_offset;
 616         u16 device_id;
 617         u8 num_pipes:3;
 618         u8 num_sprites[I915_MAX_PIPES];
 619         u8 gen;
 620         u8 ring_mask; /* Rings supported by the HW */
 621         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 622         /* Register offsets for the various display pipes and transcoders */
 623         int pipe_offsets[I915_MAX_TRANSCODERS];
 624         int trans_offsets[I915_MAX_TRANSCODERS];
 625         int palette_offsets[I915_MAX_PIPES];
 626         int cursor_offsets[I915_MAX_PIPES];
 627 };
 628
 629 #undef DEFINE_FLAG
 630 #undef SEP_SEMICOLON
 631
 632 enum i915_cache_level {
 633         I915_CACHE_NONE = 0,
 634         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 635         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 636                               caches, eg sampler/render caches, and the
 637                               large Last-Level-Cache. LLC is coherent with
 638                               the CPU, but L3 is only visible to the GPU. */
 639         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 640 };
 641
 642 struct i915_ctx_hang_stats {
 643         /* This context had batch pending when hang was declared */
 644         unsigned batch_pending;
 645
 646         /* This context had batch active when hang was declared */
 647         unsigned batch_active;
 648
 649         /* Time when this context was last blamed for a GPU reset */
 650         unsigned long guilty_ts;
 651
 652         /* This context is banned to submit more work */
 653         bool banned;
 654 };
 655
 656 /* This must match up with the value previously used for execbuf2.rsvd1. */
 657 #define DEFAULT_CONTEXT_HANDLE 0
 658 /**
 659  * struct intel_context - as the name implies, represents a context.
 660  * @ref: reference count.
 661  * @user_handle: userspace tracking identity for this context.
 662  * @remap_slice: l3 row remapping information.
 663  * @file_priv: filp associated with this context (NULL for global default
 664  *             context).
 665  * @hang_stats: information about the role of this context in possible GPU
 666  *              hangs.
 667  * @vm: virtual memory space used by this context.
 668  * @legacy_hw_ctx: render context backing object and whether it is correctly
 669  *                initialized (legacy ring submission mechanism only).
 670  * @link: link in the global list of contexts.
 671  *
 672  * Contexts are memory images used by the hardware to store copies of their
 673  * internal state.
 674  */
 675 struct intel_context {
 676         struct kref ref;
 677         int user_handle;
 678         uint8_t remap_slice;
 679         struct drm_i915_file_private *file_priv;
 680         struct i915_ctx_hang_stats hang_stats;
 681         struct i915_hw_ppgtt *ppgtt;
 682
 683         /* Legacy ring buffer submission */
 684         struct {
 685                 struct drm_i915_gem_object *rcs_state;
 686                 bool initialized;
 687         } legacy_hw_ctx;
 688
 689         /* Execlists */
 690         bool rcs_initialized;
 691         struct {
 692                 struct drm_i915_gem_object *state;
 693                 struct intel_ringbuffer *ringbuf;
 694                 int unpin_count;
 695         } engine[I915_NUM_RINGS];
 696
 697         struct list_head link;
 698 };
 699
 700 struct i915_fbc {
 701         unsigned long size;
 702         unsigned threshold;
 703         unsigned int fb_id;
 704         enum plane plane;
 705         int y;
 706
 707         struct drm_mm_node compressed_fb;
 708         struct drm_mm_node *compressed_llb;
 709
 710         bool false_color;
 711
 712         /* Tracks whether the HW is actually enabled, not whether the feature is
 713          * possible. */
 714         bool enabled;
 715
 716         /* On gen8 some rings cannont perform fbc clean operation so for now
 717          * we are doing this on SW with mmio.
 718          * This variable works in the opposite information direction
 719          * of ring->fbc_dirty telling software on frontbuffer tracking
 720          * to perform the cache clean on sw side.
 721          */
 722         bool need_sw_cache_clean;
 723
 724         struct intel_fbc_work {
 725                 struct delayed_work work;
 726                 struct drm_crtc *crtc;
 727                 struct drm_framebuffer *fb;
 728         } *fbc_work;
 729
 730         enum no_fbc_reason {
 731                 FBC_OK, /* FBC is enabled */
 732                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 733                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 734                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 735                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 736                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 737                 FBC_BAD_PLANE, /* fbc not supported on plane */
 738                 FBC_NOT_TILED, /* buffer not tiled */
 739                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 740                 FBC_MODULE_PARAM,
 741                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 742         } no_fbc_reason;
 743 };
 744
 745 struct i915_drrs {
 746         struct intel_connector *connector;
 747 };
 748
 749 struct intel_dp;
 750 struct i915_psr {
 751         struct mutex lock;
 752         bool sink_support;
 753         bool source_ok;
 754         struct intel_dp *enabled;
 755         bool active;
 756         struct delayed_work work;
 757         unsigned busy_frontbuffer_bits;
 758 };
 759
 760 enum intel_pch {
 761         PCH_NONE = 0,   /* No PCH present */
 762         PCH_IBX,        /* Ibexpeak PCH */
 763         PCH_CPT,        /* Cougarpoint PCH */
 764         PCH_LPT,        /* Lynxpoint PCH */
 765         PCH_SPT,        /* Sunrisepoint PCH */
 766         PCH_NOP,
 767 };
 768
 769 enum intel_sbi_destination {
 770         SBI_ICLK,
 771         SBI_MPHY,
 772 };
 773
 774 #define QUIRK_PIPEA_FORCE (1<<0)
 775 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 776 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 777 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 778 #define QUIRK_PIPEB_FORCE (1<<4)
 779 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
 780
 781 struct intel_fbdev;
 782 struct intel_fbc_work;
 783
 784 struct intel_gmbus {
 785         struct i2c_adapter adapter;
 786         u32 force_bit;
 787         u32 reg0;
 788         u32 gpio_reg;
 789         struct i2c_algo_bit_data bit_algo;
 790         struct drm_i915_private *dev_priv;
 791 };
 792
 793 struct i915_suspend_saved_registers {
 794         u8 saveLBB;
 795         u32 saveDSPACNTR;
 796         u32 saveDSPBCNTR;
 797         u32 saveDSPARB;
 798         u32 savePIPEACONF;
 799         u32 savePIPEBCONF;
 800         u32 savePIPEASRC;
 801         u32 savePIPEBSRC;
 802         u32 saveFPA0;
 803         u32 saveFPA1;
 804         u32 saveDPLL_A;
 805         u32 saveDPLL_A_MD;
 806         u32 saveHTOTAL_A;
 807         u32 saveHBLANK_A;
 808         u32 saveHSYNC_A;
 809         u32 saveVTOTAL_A;
 810         u32 saveVBLANK_A;
 811         u32 saveVSYNC_A;
 812         u32 saveBCLRPAT_A;
 813         u32 saveTRANSACONF;
 814         u32 saveTRANS_HTOTAL_A;
 815         u32 saveTRANS_HBLANK_A;
 816         u32 saveTRANS_HSYNC_A;
 817         u32 saveTRANS_VTOTAL_A;
 818         u32 saveTRANS_VBLANK_A;
 819         u32 saveTRANS_VSYNC_A;
 820         u32 savePIPEASTAT;
 821         u32 saveDSPASTRIDE;
 822         u32 saveDSPASIZE;
 823         u32 saveDSPAPOS;
 824         u32 saveDSPAADDR;
 825         u32 saveDSPASURF;
 826         u32 saveDSPATILEOFF;
 827         u32 savePFIT_PGM_RATIOS;
 828         u32 saveBLC_HIST_CTL;
 829         u32 saveBLC_PWM_CTL;
 830         u32 saveBLC_PWM_CTL2;
 831         u32 saveBLC_CPU_PWM_CTL;
 832         u32 saveBLC_CPU_PWM_CTL2;
 833         u32 saveFPB0;
 834         u32 saveFPB1;
 835         u32 saveDPLL_B;
 836         u32 saveDPLL_B_MD;
 837         u32 saveHTOTAL_B;
 838         u32 saveHBLANK_B;
 839         u32 saveHSYNC_B;
 840         u32 saveVTOTAL_B;
 841         u32 saveVBLANK_B;
 842         u32 saveVSYNC_B;
 843         u32 saveBCLRPAT_B;
 844         u32 saveTRANSBCONF;
 845         u32 saveTRANS_HTOTAL_B;
 846         u32 saveTRANS_HBLANK_B;
 847         u32 saveTRANS_HSYNC_B;
 848         u32 saveTRANS_VTOTAL_B;
 849         u32 saveTRANS_VBLANK_B;
 850         u32 saveTRANS_VSYNC_B;
 851         u32 savePIPEBSTAT;
 852         u32 saveDSPBSTRIDE;
 853         u32 saveDSPBSIZE;
 854         u32 saveDSPBPOS;
 855         u32 saveDSPBADDR;
 856         u32 saveDSPBSURF;
 857         u32 saveDSPBTILEOFF;
 858         u32 saveVGA0;
 859         u32 saveVGA1;
 860         u32 saveVGA_PD;
 861         u32 saveVGACNTRL;
 862         u32 saveADPA;
 863         u32 saveLVDS;
 864         u32 savePP_ON_DELAYS;
 865         u32 savePP_OFF_DELAYS;
 866         u32 saveDVOA;
 867         u32 saveDVOB;
 868         u32 saveDVOC;
 869         u32 savePP_ON;
 870         u32 savePP_OFF;
 871         u32 savePP_CONTROL;
 872         u32 savePP_DIVISOR;
 873         u32 savePFIT_CONTROL;
 874         u32 save_palette_a[256];
 875         u32 save_palette_b[256];
 876         u32 saveFBC_CONTROL;
 877         u32 saveIER;
 878         u32 saveIIR;
 879         u32 saveIMR;
 880         u32 saveDEIER;
 881         u32 saveDEIMR;
 882         u32 saveGTIER;
 883         u32 saveGTIMR;
 884         u32 saveFDI_RXA_IMR;
 885         u32 saveFDI_RXB_IMR;
 886         u32 saveCACHE_MODE_0;
 887         u32 saveMI_ARB_STATE;
 888         u32 saveSWF0[16];
 889         u32 saveSWF1[16];
 890         u32 saveSWF2[3];
 891         u8 saveMSR;
 892         u8 saveSR[8];
 893         u8 saveGR[25];
 894         u8 saveAR_INDEX;
 895         u8 saveAR[21];
 896         u8 saveDACMASK;
 897         u8 saveCR[37];
 898         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 899         u32 saveCURACNTR;
 900         u32 saveCURAPOS;
 901         u32 saveCURABASE;
 902         u32 saveCURBCNTR;
 903         u32 saveCURBPOS;
 904         u32 saveCURBBASE;
 905         u32 saveCURSIZE;
 906         u32 saveDP_B;
 907         u32 saveDP_C;
 908         u32 saveDP_D;
 909         u32 savePIPEA_GMCH_DATA_M;
 910         u32 savePIPEB_GMCH_DATA_M;
 911         u32 savePIPEA_GMCH_DATA_N;
 912         u32 savePIPEB_GMCH_DATA_N;
 913         u32 savePIPEA_DP_LINK_M;
 914         u32 savePIPEB_DP_LINK_M;
 915         u32 savePIPEA_DP_LINK_N;
 916         u32 savePIPEB_DP_LINK_N;
 917         u32 saveFDI_RXA_CTL;
 918         u32 saveFDI_TXA_CTL;
 919         u32 saveFDI_RXB_CTL;
 920         u32 saveFDI_TXB_CTL;
 921         u32 savePFA_CTL_1;
 922         u32 savePFB_CTL_1;
 923         u32 savePFA_WIN_SZ;
 924         u32 savePFB_WIN_SZ;
 925         u32 savePFA_WIN_POS;
 926         u32 savePFB_WIN_POS;
 927         u32 savePCH_DREF_CONTROL;
 928         u32 saveDISP_ARB_CTL;
 929         u32 savePIPEA_DATA_M1;
 930         u32 savePIPEA_DATA_N1;
 931         u32 savePIPEA_LINK_M1;
 932         u32 savePIPEA_LINK_N1;
 933         u32 savePIPEB_DATA_M1;
 934         u32 savePIPEB_DATA_N1;
 935         u32 savePIPEB_LINK_M1;
 936         u32 savePIPEB_LINK_N1;
 937         u32 saveMCHBAR_RENDER_STANDBY;
 938         u32 savePCH_PORT_HOTPLUG;
 939 };
 940
 941 struct vlv_s0ix_state {
 942         /* GAM */
 943         u32 wr_watermark;
 944         u32 gfx_prio_ctrl;
 945         u32 arb_mode;
 946         u32 gfx_pend_tlb0;
 947         u32 gfx_pend_tlb1;
 948         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 949         u32 media_max_req_count;
 950         u32 gfx_max_req_count;
 951         u32 render_hwsp;
 952         u32 ecochk;
 953         u32 bsd_hwsp;
 954         u32 blt_hwsp;
 955         u32 tlb_rd_addr;
 956
 957         /* MBC */
 958         u32 g3dctl;
 959         u32 gsckgctl;
 960         u32 mbctl;
 961
 962         /* GCP */
 963         u32 ucgctl1;
 964         u32 ucgctl3;
 965         u32 rcgctl1;
 966         u32 rcgctl2;
 967         u32 rstctl;
 968         u32 misccpctl;
 969
 970         /* GPM */
 971         u32 gfxpause;
 972         u32 rpdeuhwtc;
 973         u32 rpdeuc;
 974         u32 ecobus;
 975         u32 pwrdwnupctl;
 976         u32 rp_down_timeout;
 977         u32 rp_deucsw;
 978         u32 rcubmabdtmr;
 979         u32 rcedata;
 980         u32 spare2gh;
 981
 982         /* Display 1 CZ domain */
 983         u32 gt_imr;
 984         u32 gt_ier;
 985         u32 pm_imr;
 986         u32 pm_ier;
 987         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 988
 989         /* GT SA CZ domain */
 990         u32 tilectl;
 991         u32 gt_fifoctl;
 992         u32 gtlc_wake_ctrl;
 993         u32 gtlc_survive;
 994         u32 pmwgicz;
 995
 996         /* Display 2 CZ domain */
 997         u32 gu_ctl0;
 998         u32 gu_ctl1;
 999         u32 clock_gate_dis2;
1000 };
1001
1002 struct intel_rps_ei {
1003         u32 cz_clock;
1004         u32 render_c0;
1005         u32 media_c0;
1006 };
1007
1008 struct intel_gen6_power_mgmt {
1009         /*
1010          * work, interrupts_enabled and pm_iir are protected by
1011          * dev_priv->irq_lock
1012          */
1013         struct work_struct work;
1014         bool interrupts_enabled;
1015         u32 pm_iir;
1016
1017         /* Frequencies are stored in potentially platform dependent multiples.
1018          * In other words, *_freq needs to be multiplied by X to be interesting.
1019          * Soft limits are those which are used for the dynamic reclocking done
1020          * by the driver (raise frequencies under heavy loads, and lower for
1021          * lighter loads). Hard limits are those imposed by the hardware.
1022          *
1023          * A distinction is made for overclocking, which is never enabled by
1024          * default, and is considered to be above the hard limit if it's
1025          * possible at all.
1026          */
1027         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
1028         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
1029         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
1030         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
1031         u8 min_freq;            /* AKA RPn. Minimum frequency */
1032         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
1033         u8 rp1_freq;            /* "less than" RP0 power/freqency */
1034         u8 rp0_freq;            /* Non-overclocked max frequency. */
1035         u32 cz_freq;
1036
1037         u32 ei_interrupt_count;
1038
1039         int last_adj;
1040         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
1041
1042         bool enabled;
1043         struct delayed_work delayed_resume_work;
1044
1045         /* manual wa residency calculations */
1046         struct intel_rps_ei up_ei, down_ei;
1047
1048         /*
1049          * Protects RPS/RC6 register access and PCU communication.
1050          * Must be taken after struct_mutex if nested.
1051          */
1052         struct mutex hw_lock;
1053 };
1054
1055 /* defined intel_pm.c */
1056 extern spinlock_t mchdev_lock;
1057
1058 struct intel_ilk_power_mgmt {
1059         u8 cur_delay;
1060         u8 min_delay;
1061         u8 max_delay;
1062         u8 fmax;
1063         u8 fstart;
1064
1065         u64 last_count1;
1066         unsigned long last_time1;
1067         unsigned long chipset_power;
1068         u64 last_count2;
1069         u64 last_time2;
1070         unsigned long gfx_power;
1071         u8 corr;
1072
1073         int c_m;
1074         int r_t;
1075
1076         struct drm_i915_gem_object *pwrctx;
1077         struct drm_i915_gem_object *renderctx;
1078 };
1079
1080 struct drm_i915_private;
1081 struct i915_power_well;
1082
1083 struct i915_power_well_ops {
1084         /*
1085          * Synchronize the well's hw state to match the current sw state, for
1086          * example enable/disable it based on the current refcount. Called
1087          * during driver init and resume time, possibly after first calling
1088          * the enable/disable handlers.
1089          */
1090         void (*sync_hw)(struct drm_i915_private *dev_priv,
1091                         struct i915_power_well *power_well);
1092         /*
1093          * Enable the well and resources that depend on it (for example
1094          * interrupts located on the well). Called after the 0->1 refcount
1095          * transition.
1096          */
1097         void (*enable)(struct drm_i915_private *dev_priv,
1098                        struct i915_power_well *power_well);
1099         /*
1100          * Disable the well and resources that depend on it. Called after
1101          * the 1->0 refcount transition.
1102          */
1103         void (*disable)(struct drm_i915_private *dev_priv,
1104                         struct i915_power_well *power_well);
1105         /* Returns the hw enabled state. */
1106         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1107                            struct i915_power_well *power_well);
1108 };
1109
1110 /* Power well structure for haswell */
1111 struct i915_power_well {
1112         const char *name;
1113         bool always_on;
1114         /* power well enable/disable usage count */
1115         int count;
1116         /* cached hw enabled state */
1117         bool hw_enabled;
1118         unsigned long domains;
1119         unsigned long data;
1120         const struct i915_power_well_ops *ops;
1121 };
1122
1123 struct i915_power_domains {
1124         /*
1125          * Power wells needed for initialization at driver init and suspend
1126          * time are on. They are kept on until after the first modeset.
1127          */
1128         bool init_power_on;
1129         bool initializing;
1130         int power_well_count;
1131
1132         struct mutex lock;
1133         int domain_use_count[POWER_DOMAIN_NUM];
1134         struct i915_power_well *power_wells;
1135 };
1136
1137 #define MAX_L3_SLICES 2
1138 struct intel_l3_parity {
1139         u32 *remap_info[MAX_L3_SLICES];
1140         struct work_struct error_work;
1141         int which_slice;
1142 };
1143
1144 struct i915_gem_batch_pool {
1145         struct drm_device *dev;
1146         struct list_head cache_list;
1147 };
1148
1149 struct i915_gem_mm {
1150         /** Memory allocator for GTT stolen memory */
1151         struct drm_mm stolen;
1152         /** List of all objects in gtt_space. Used to restore gtt
1153          * mappings on resume */
1154         struct list_head bound_list;
1155         /**
1156          * List of objects which are not bound to the GTT (thus
1157          * are idle and not used by the GPU) but still have
1158          * (presumably uncached) pages still attached.
1159          */
1160         struct list_head unbound_list;
1161
1162         /*
1163          * A pool of objects to use as shadow copies of client batch buffers
1164          * when the command parser is enabled. Prevents the client from
1165          * modifying the batch contents after software parsing.
1166          */
1167         struct i915_gem_batch_pool batch_pool;
1168
1169         /** Usable portion of the GTT for GEM */
1170         unsigned long stolen_base; /* limited to low memory (32-bit) */
1171
1172         /** PPGTT used for aliasing the PPGTT with the GTT */
1173         struct i915_hw_ppgtt *aliasing_ppgtt;
1174
1175         struct notifier_block oom_notifier;
1176         struct shrinker shrinker;
1177         bool shrinker_no_lock_stealing;
1178
1179         /** LRU list of objects with fence regs on them. */
1180         struct list_head fence_list;
1181
1182         /**
1183          * We leave the user IRQ off as much as possible,
1184          * but this means that requests will finish and never
1185          * be retired once the system goes idle. Set a timer to
1186          * fire periodically while the ring is running. When it
1187          * fires, go retire requests.
1188          */
1189         struct delayed_work retire_work;
1190
1191         /**
1192          * When we detect an idle GPU, we want to turn on
1193          * powersaving features. So once we see that there
1194          * are no more requests outstanding and no more
1195          * arrive within a small period of time, we fire
1196          * off the idle_work.
1197          */
1198         struct delayed_work idle_work;
1199
1200         /**
1201          * Are we in a non-interruptible section of code like
1202          * modesetting?
1203          */
1204         bool interruptible;
1205
1206         /**
1207          * Is the GPU currently considered idle, or busy executing userspace
1208          * requests?  Whilst idle, we attempt to power down the hardware and
1209          * display clocks. In order to reduce the effect on performance, there
1210          * is a slight delay before we do so.
1211          */
1212         bool busy;
1213
1214         /* the indicator for dispatch video commands on two BSD rings */
1215         int bsd_ring_dispatch_index;
1216
1217         /** Bit 6 swizzling required for X tiling */
1218         uint32_t bit_6_swizzle_x;
1219         /** Bit 6 swizzling required for Y tiling */
1220         uint32_t bit_6_swizzle_y;
1221
1222         /* accounting, useful for userland debugging */
1223         spinlock_t object_stat_lock;
1224         size_t object_memory;
1225         u32 object_count;
1226 };
1227
1228 struct drm_i915_error_state_buf {
1229         struct drm_i915_private *i915;
1230         unsigned bytes;
1231         unsigned size;
1232         int err;
1233         u8 *buf;
1234         loff_t start;
1235         loff_t pos;
1236 };
1237
1238 struct i915_error_state_file_priv {
1239         struct drm_device *dev;
1240         struct drm_i915_error_state *error;
1241 };
1242
1243 struct i915_gpu_error {
1244         /* For hangcheck timer */
1245 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1246 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1247         /* Hang gpu twice in this window and your context gets banned */
1248 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1249
1250         struct timer_list hangcheck_timer;
1251
1252         /* For reset and error_state handling. */
1253         spinlock_t lock;
1254         /* Protected by the above dev->gpu_error.lock. */
1255         struct drm_i915_error_state *first_error;
1256         struct work_struct work;
1257
1258
1259         unsigned long missed_irq_rings;
1260
1261         /**
1262          * State variable controlling the reset flow and count
1263          *
1264          * This is a counter which gets incremented when reset is triggered,
1265          * and again when reset has been handled. So odd values (lowest bit set)
1266          * means that reset is in progress and even values that
1267          * (reset_counter >> 1):th reset was successfully completed.
1268          *
1269          * If reset is not completed succesfully, the I915_WEDGE bit is
1270          * set meaning that hardware is terminally sour and there is no
1271          * recovery. All waiters on the reset_queue will be woken when
1272          * that happens.
1273          *
1274          * This counter is used by the wait_seqno code to notice that reset
1275          * event happened and it needs to restart the entire ioctl (since most
1276          * likely the seqno it waited for won't ever signal anytime soon).
1277          *
1278          * This is important for lock-free wait paths, where no contended lock
1279          * naturally enforces the correct ordering between the bail-out of the
1280          * waiter and the gpu reset work code.
1281          */
1282         atomic_t reset_counter;
1283
1284 #define I915_RESET_IN_PROGRESS_FLAG     1
1285 #define I915_WEDGED                     (1 << 31)
1286
1287         /**
1288          * Waitqueue to signal when the reset has completed. Used by clients
1289          * that wait for dev_priv->mm.wedged to settle.
1290          */
1291         wait_queue_head_t reset_queue;
1292
1293         /* Userspace knobs for gpu hang simulation;
1294          * combines both a ring mask, and extra flags
1295          */
1296         u32 stop_rings;
1297 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1298 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1299
1300         /* For missed irq/seqno simulation. */
1301         unsigned int test_irq_rings;
1302
1303         /* Used to prevent gem_check_wedged returning -EAGAIN during gpu reset   */
1304         bool reload_in_reset;
1305 };
1306
1307 enum modeset_restore {
1308         MODESET_ON_LID_OPEN,
1309         MODESET_DONE,
1310         MODESET_SUSPENDED,
1311 };
1312
1313 struct ddi_vbt_port_info {
1314         /*
1315          * This is an index in the HDMI/DVI DDI buffer translation table.
1316          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1317          * populate this field.
1318          */
1319 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1320         uint8_t hdmi_level_shift;
1321
1322         uint8_t supports_dvi:1;
1323         uint8_t supports_hdmi:1;
1324         uint8_t supports_dp:1;
1325 };
1326
1327 enum drrs_support_type {
1328         DRRS_NOT_SUPPORTED = 0,
1329         STATIC_DRRS_SUPPORT = 1,
1330         SEAMLESS_DRRS_SUPPORT = 2
1331 };
1332
1333 enum psr_lines_to_wait {
1334         PSR_0_LINES_TO_WAIT = 0,
1335         PSR_1_LINE_TO_WAIT,
1336         PSR_4_LINES_TO_WAIT,
1337         PSR_8_LINES_TO_WAIT
1338 };
1339
1340 struct intel_vbt_data {
1341         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1342         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1343
1344         /* Feature bits */
1345         unsigned int int_tv_support:1;
1346         unsigned int lvds_dither:1;
1347         unsigned int lvds_vbt:1;
1348         unsigned int int_crt_support:1;
1349         unsigned int lvds_use_ssc:1;
1350         unsigned int display_clock_mode:1;
1351         unsigned int fdi_rx_polarity_inverted:1;
1352         unsigned int has_mipi:1;
1353         int lvds_ssc_freq;
1354         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1355
1356         enum drrs_support_type drrs_type;
1357
1358         /* eDP */
1359         int edp_rate;
1360         int edp_lanes;
1361         int edp_preemphasis;
1362         int edp_vswing;
1363         bool edp_initialized;
1364         bool edp_support;
1365         int edp_bpp;
1366         struct edp_power_seq edp_pps;
1367
1368         struct {
1369                 bool full_link;
1370                 bool require_aux_wakeup;
1371                 int idle_frames;
1372                 enum psr_lines_to_wait lines_to_wait;
1373                 int tp1_wakeup_time;
1374                 int tp2_tp3_wakeup_time;
1375         } psr;
1376
1377         struct {
1378                 u16 pwm_freq_hz;
1379                 bool present;
1380                 bool active_low_pwm;
1381                 u8 min_brightness;      /* min_brightness/255 of max */
1382                 u8 controller;          /* brightness controller number */
1383         } backlight;
1384
1385         /* MIPI DSI */
1386         struct {
1387                 u16 port;
1388                 u16 panel_id;
1389                 struct mipi_config *config;
1390                 struct mipi_pps_data *pps;
1391                 u8 seq_version;
1392                 u32 size;
1393                 u8 *data;
1394                 u8 *sequence[MIPI_SEQ_MAX];
1395         } dsi;
1396
1397         int crt_ddc_pin;
1398
1399         int child_dev_num;
1400         union child_device_config *child_dev;
1401
1402         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1403 };
1404
1405 enum intel_ddb_partitioning {
1406         INTEL_DDB_PART_1_2,
1407         INTEL_DDB_PART_5_6, /* IVB+ */
1408 };
1409
1410 struct intel_wm_level {
1411         bool enable;
1412         uint32_t pri_val;
1413         uint32_t spr_val;
1414         uint32_t cur_val;
1415         uint32_t fbc_val;
1416 };
1417
1418 struct ilk_wm_values {
1419         uint32_t wm_pipe[3];
1420         uint32_t wm_lp[3];
1421         uint32_t wm_lp_spr[3];
1422         uint32_t wm_linetime[3];
1423         bool enable_fbc_wm;
1424         enum intel_ddb_partitioning partitioning;
1425 };
1426
1427 struct skl_ddb_entry {
1428         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1429 };
1430
1431 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1432 {
1433         return entry->end - entry->start;
1434 }
1435
1436 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1437                                        const struct skl_ddb_entry *e2)
1438 {
1439         if (e1->start == e2->start && e1->end == e2->end)
1440                 return true;
1441
1442         return false;
1443 }
1444
1445 struct skl_ddb_allocation {
1446         struct skl_ddb_entry pipe[I915_MAX_PIPES];
1447         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES];
1448         struct skl_ddb_entry cursor[I915_MAX_PIPES];
1449 };
1450
1451 struct skl_wm_values {
1452         bool dirty[I915_MAX_PIPES];
1453         struct skl_ddb_allocation ddb;
1454         uint32_t wm_linetime[I915_MAX_PIPES];
1455         uint32_t plane[I915_MAX_PIPES][I915_MAX_PLANES][8];
1456         uint32_t cursor[I915_MAX_PIPES][8];
1457         uint32_t plane_trans[I915_MAX_PIPES][I915_MAX_PLANES];
1458         uint32_t cursor_trans[I915_MAX_PIPES];
1459 };
1460
1461 struct skl_wm_level {
1462         bool plane_en[I915_MAX_PLANES];
1463         bool cursor_en;
1464         uint16_t plane_res_b[I915_MAX_PLANES];
1465         uint8_t plane_res_l[I915_MAX_PLANES];
1466         uint16_t cursor_res_b;
1467         uint8_t cursor_res_l;
1468 };
1469
1470 /*
1471  * This struct helps tracking the state needed for runtime PM, which puts the
1472  * device in PCI D3 state. Notice that when this happens, nothing on the
1473  * graphics device works, even register access, so we don't get interrupts nor
1474  * anything else.
1475  *
1476  * Every piece of our code that needs to actually touch the hardware needs to
1477  * either call intel_runtime_pm_get or call intel_display_power_get with the
1478  * appropriate power domain.
1479  *
1480  * Our driver uses the autosuspend delay feature, which means we'll only really
1481  * suspend if we stay with zero refcount for a certain amount of time. The
1482  * default value is currently very conservative (see intel_runtime_pm_enable), but
1483  * it can be changed with the standard runtime PM files from sysfs.
1484  *
1485  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1486  * goes back to false exactly before we reenable the IRQs. We use this variable
1487  * to check if someone is trying to enable/disable IRQs while they're supposed
1488  * to be disabled. This shouldn't happen and we'll print some error messages in
1489  * case it happens.
1490  *
1491  * For more, read the Documentation/power/runtime_pm.txt.
1492  */
1493 struct i915_runtime_pm {
1494         bool suspended;
1495         bool irqs_enabled;
1496 };
1497
1498 enum intel_pipe_crc_source {
1499         INTEL_PIPE_CRC_SOURCE_NONE,
1500         INTEL_PIPE_CRC_SOURCE_PLANE1,
1501         INTEL_PIPE_CRC_SOURCE_PLANE2,
1502         INTEL_PIPE_CRC_SOURCE_PF,
1503         INTEL_PIPE_CRC_SOURCE_PIPE,
1504         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1505         INTEL_PIPE_CRC_SOURCE_TV,
1506         INTEL_PIPE_CRC_SOURCE_DP_B,
1507         INTEL_PIPE_CRC_SOURCE_DP_C,
1508         INTEL_PIPE_CRC_SOURCE_DP_D,
1509         INTEL_PIPE_CRC_SOURCE_AUTO,
1510         INTEL_PIPE_CRC_SOURCE_MAX,
1511 };
1512
1513 struct intel_pipe_crc_entry {
1514         uint32_t frame;
1515         uint32_t crc[5];
1516 };
1517
1518 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1519 struct intel_pipe_crc {
1520         spinlock_t lock;
1521         bool opened;            /* exclusive access to the result file */
1522         struct intel_pipe_crc_entry *entries;
1523         enum intel_pipe_crc_source source;
1524         int head, tail;
1525         wait_queue_head_t wq;
1526 };
1527
1528 struct i915_frontbuffer_tracking {
1529         struct mutex lock;
1530
1531         /*
1532          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1533          * scheduled flips.
1534          */
1535         unsigned busy_bits;
1536         unsigned flip_bits;
1537 };
1538
1539 struct i915_wa_reg {
1540         u32 addr;
1541         u32 value;
1542         /* bitmask representing WA bits */
1543         u32 mask;
1544 };
1545
1546 #define I915_MAX_WA_REGS 16
1547
1548 struct i915_workarounds {
1549         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1550         u32 count;
1551 };
1552
1553 struct drm_i915_private {
1554         struct drm_device *dev;
1555         struct kmem_cache *slab;
1556
1557         const struct intel_device_info info;
1558
1559         int relative_constants_mode;
1560
1561         void __iomem *regs;
1562
1563         struct intel_uncore uncore;
1564
1565         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1566
1567
1568         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1569          * controller on different i2c buses. */
1570         struct mutex gmbus_mutex;
1571
1572         /**
1573          * Base address of the gmbus and gpio block.
1574          */
1575         uint32_t gpio_mmio_base;
1576
1577         /* MMIO base address for MIPI regs */
1578         uint32_t mipi_mmio_base;
1579
1580         wait_queue_head_t gmbus_wait_queue;
1581
1582         struct pci_dev *bridge_dev;
1583         struct intel_engine_cs ring[I915_NUM_RINGS];
1584         struct drm_i915_gem_object *semaphore_obj;
1585         uint32_t last_seqno, next_seqno;
1586
1587         struct drm_dma_handle *status_page_dmah;
1588         struct resource mch_res;
1589
1590         /* protects the irq masks */
1591         spinlock_t irq_lock;
1592
1593         /* protects the mmio flip data */
1594         spinlock_t mmio_flip_lock;
1595
1596         bool display_irqs_enabled;
1597
1598         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1599         struct pm_qos_request pm_qos;
1600
1601         /* DPIO indirect register protection */
1602         struct mutex dpio_lock;
1603
1604         /** Cached value of IMR to avoid reads in updating the bitfield */
1605         union {
1606                 u32 irq_mask;
1607                 u32 de_irq_mask[I915_MAX_PIPES];
1608         };
1609         u32 gt_irq_mask;
1610         u32 pm_irq_mask;
1611         u32 pm_rps_events;
1612         u32 pipestat_irq_mask[I915_MAX_PIPES];
1613
1614         struct work_struct hotplug_work;
1615         struct {
1616                 unsigned long hpd_last_jiffies;
1617                 int hpd_cnt;
1618                 enum {
1619                         HPD_ENABLED = 0,
1620                         HPD_DISABLED = 1,
1621                         HPD_MARK_DISABLED = 2
1622                 } hpd_mark;
1623         } hpd_stats[HPD_NUM_PINS];
1624         u32 hpd_event_bits;
1625         struct delayed_work hotplug_reenable_work;
1626
1627         struct i915_fbc fbc;
1628         struct i915_drrs drrs;
1629         struct intel_opregion opregion;
1630         struct intel_vbt_data vbt;
1631
1632         bool preserve_bios_swizzle;
1633
1634         /* overlay */
1635         struct intel_overlay *overlay;
1636
1637         /* backlight registers and fields in struct intel_panel */
1638         struct mutex backlight_lock;
1639
1640         /* LVDS info */
1641         bool no_aux_handshake;
1642
1643         /* protects panel power sequencer state */
1644         struct mutex pps_mutex;
1645
1646         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1647         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1648         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1649
1650         unsigned int fsb_freq, mem_freq, is_ddr3;
1651         unsigned int vlv_cdclk_freq;
1652         unsigned int hpll_freq;
1653
1654         /**
1655          * wq - Driver workqueue for GEM.
1656          *
1657          * NOTE: Work items scheduled here are not allowed to grab any modeset
1658          * locks, for otherwise the flushing done in the pageflip code will
1659          * result in deadlocks.
1660          */
1661         struct workqueue_struct *wq;
1662
1663         /* Display functions */
1664         struct drm_i915_display_funcs display;
1665
1666         /* PCH chipset type */
1667         enum intel_pch pch_type;
1668         unsigned short pch_id;
1669
1670         unsigned long quirks;
1671
1672         enum modeset_restore modeset_restore;
1673         struct mutex modeset_restore_lock;
1674
1675         struct list_head vm_list; /* Global list of all address spaces */
1676         struct i915_gtt gtt; /* VM representing the global address space */
1677
1678         struct i915_gem_mm mm;
1679         DECLARE_HASHTABLE(mm_structs, 7);
1680         struct mutex mm_lock;
1681
1682         /* Kernel Modesetting */
1683
1684         struct sdvo_device_mapping sdvo_mappings[2];
1685
1686         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1687         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1688         wait_queue_head_t pending_flip_queue;
1689
1690 #ifdef CONFIG_DEBUG_FS
1691         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1692 #endif
1693
1694         int num_shared_dpll;
1695         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1696         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1697
1698         struct i915_workarounds workarounds;
1699
1700         /* Reclocking support */
1701         bool render_reclock_avail;
1702         bool lvds_downclock_avail;
1703         /* indicates the reduced downclock for LVDS*/
1704         int lvds_downclock;
1705
1706         struct i915_frontbuffer_tracking fb_tracking;
1707
1708         u16 orig_clock;
1709
1710         bool mchbar_need_disable;
1711
1712         struct intel_l3_parity l3_parity;
1713
1714         /* Cannot be determined by PCIID. You must always read a register. */
1715         size_t ellc_size;
1716
1717         /* gen6+ rps state */
1718         struct intel_gen6_power_mgmt rps;
1719
1720         /* ilk-only ips/rps state. Everything in here is protected by the global
1721          * mchdev_lock in intel_pm.c */
1722         struct intel_ilk_power_mgmt ips;
1723
1724         struct i915_power_domains power_domains;
1725
1726         struct i915_psr psr;
1727
1728         struct i915_gpu_error gpu_error;
1729
1730         struct drm_i915_gem_object *vlv_pctx;
1731
1732 #ifdef CONFIG_DRM_I915_FBDEV
1733         /* list of fbdev register on this device */
1734         struct intel_fbdev *fbdev;
1735         struct work_struct fbdev_suspend_work;
1736 #endif
1737
1738         struct drm_property *broadcast_rgb_property;
1739         struct drm_property *force_audio_property;
1740
1741         uint32_t hw_context_size;
1742         struct list_head context_list;
1743
1744         u32 fdi_rx_config;
1745
1746         u32 suspend_count;
1747         struct i915_suspend_saved_registers regfile;
1748         struct vlv_s0ix_state vlv_s0ix_state;
1749
1750         struct {
1751                 /*
1752                  * Raw watermark latency values:
1753                  * in 0.1us units for WM0,
1754                  * in 0.5us units for WM1+.
1755                  */
1756                 /* primary */
1757                 uint16_t pri_latency[5];
1758                 /* sprite */
1759                 uint16_t spr_latency[5];
1760                 /* cursor */
1761                 uint16_t cur_latency[5];
1762                 /*
1763                  * Raw watermark memory latency values
1764                  * for SKL for all 8 levels
1765                  * in 1us units.
1766                  */
1767                 uint16_t skl_latency[8];
1768
1769                 /*
1770                  * The skl_wm_values structure is a bit too big for stack
1771                  * allocation, so we keep the staging struct where we store
1772                  * intermediate results here instead.
1773                  */
1774                 struct skl_wm_values skl_results;
1775
1776                 /* current hardware state */
1777                 union {
1778                         struct ilk_wm_values hw;
1779                         struct skl_wm_values skl_hw;
1780                 };
1781         } wm;
1782
1783         struct i915_runtime_pm pm;
1784
1785         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1786         u32 long_hpd_port_mask;
1787         u32 short_hpd_port_mask;
1788         struct work_struct dig_port_work;
1789
1790         /*
1791          * if we get a HPD irq from DP and a HPD irq from non-DP
1792          * the non-DP HPD could block the workqueue on a mode config
1793          * mutex getting, that userspace may have taken. However
1794          * userspace is waiting on the DP workqueue to run which is
1795          * blocked behind the non-DP one.
1796          */
1797         struct workqueue_struct *dp_wq;
1798
1799         uint32_t bios_vgacntr;
1800
1801         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
1802         struct {
1803                 int (*do_execbuf)(struct drm_device *dev, struct drm_file *file,
1804                                   struct intel_engine_cs *ring,
1805                                   struct intel_context *ctx,
1806                                   struct drm_i915_gem_execbuffer2 *args,
1807                                   struct list_head *vmas,
1808                                   struct drm_i915_gem_object *batch_obj,
1809                                   u64 exec_start, u32 flags);
1810                 int (*init_rings)(struct drm_device *dev);
1811                 void (*cleanup_ring)(struct intel_engine_cs *ring);
1812                 void (*stop_ring)(struct intel_engine_cs *ring);
1813         } gt;
1814
1815         uint32_t request_uniq;
1816
1817         /*
1818          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1819          * will be rejected. Instead look for a better place.
1820          */
1821 };
1822
1823 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1824 {
1825         return dev->dev_private;
1826 }
1827
1828 /* Iterate over initialised rings */
1829 #define for_each_ring(ring__, dev_priv__, i__) \
1830         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1831                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1832
1833 enum hdmi_force_audio {
1834         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1835         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1836         HDMI_AUDIO_AUTO,                /* trust EDID */
1837         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1838 };
1839
1840 #define I915_GTT_OFFSET_NONE ((u32)-1)
1841
1842 struct drm_i915_gem_object_ops {
1843         /* Interface between the GEM object and its backing storage.
1844          * get_pages() is called once prior to the use of the associated set
1845          * of pages before to binding them into the GTT, and put_pages() is
1846          * called after we no longer need them. As we expect there to be
1847          * associated cost with migrating pages between the backing storage
1848          * and making them available for the GPU (e.g. clflush), we may hold
1849          * onto the pages after they are no longer referenced by the GPU
1850          * in case they may be used again shortly (for example migrating the
1851          * pages to a different memory domain within the GTT). put_pages()
1852          * will therefore most likely be called when the object itself is
1853          * being released or under memory pressure (where we attempt to
1854          * reap pages for the shrinker).
1855          */
1856         int (*get_pages)(struct drm_i915_gem_object *);
1857         void (*put_pages)(struct drm_i915_gem_object *);
1858         int (*dmabuf_export)(struct drm_i915_gem_object *);
1859         void (*release)(struct drm_i915_gem_object *);
1860 };
1861
1862 /*
1863  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1864  * considered to be the frontbuffer for the given plane interface-vise. This
1865  * doesn't mean that the hw necessarily already scans it out, but that any
1866  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1867  *
1868  * We have one bit per pipe and per scanout plane type.
1869  */
1870 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1871 #define INTEL_FRONTBUFFER_BITS \
1872         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1873 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1874         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1875 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1876         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1877 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1878         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1879 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1880         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1881 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1882         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1883
1884 struct drm_i915_gem_object {
1885         struct drm_gem_object base;
1886
1887         const struct drm_i915_gem_object_ops *ops;
1888
1889         /** List of VMAs backed by this object */
1890         struct list_head vma_list;
1891
1892         /** Stolen memory for this object, instead of being backed by shmem. */
1893         struct drm_mm_node *stolen;
1894         struct list_head global_list;
1895
1896         struct list_head ring_list;
1897         /** Used in execbuf to temporarily hold a ref */
1898         struct list_head obj_exec_link;
1899
1900         struct list_head batch_pool_list;
1901
1902         /**
1903          * This is set if the object is on the active lists (has pending
1904          * rendering and so a non-zero seqno), and is not set if it i s on
1905          * inactive (ready to be unbound) list.
1906          */
1907         unsigned int active:1;
1908
1909         /**
1910          * This is set if the object has been written to since last bound
1911          * to the GTT
1912          */
1913         unsigned int dirty:1;
1914
1915         /**
1916          * Fence register bits (if any) for this object.  Will be set
1917          * as needed when mapped into the GTT.
1918          * Protected by dev->struct_mutex.
1919          */
1920         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1921
1922         /**
1923          * Advice: are the backing pages purgeable?
1924          */
1925         unsigned int madv:2;
1926
1927         /**
1928          * Current tiling mode for the object.
1929          */
1930         unsigned int tiling_mode:2;
1931         /**
1932          * Whether the tiling parameters for the currently associated fence
1933          * register have changed. Note that for the purposes of tracking
1934          * tiling changes we also treat the unfenced register, the register
1935          * slot that the object occupies whilst it executes a fenced
1936          * command (such as BLT on gen2/3), as a "fence".
1937          */
1938         unsigned int fence_dirty:1;
1939
1940         /**
1941          * Is the object at the current location in the gtt mappable and
1942          * fenceable? Used to avoid costly recalculations.
1943          */
1944         unsigned int map_and_fenceable:1;
1945
1946         /**
1947          * Whether the current gtt mapping needs to be mappable (and isn't just
1948          * mappable by accident). Track pin and fault separate for a more
1949          * accurate mappable working set.
1950          */
1951         unsigned int fault_mappable:1;
1952         unsigned int pin_mappable:1;
1953         unsigned int pin_display:1;
1954
1955         /*
1956          * Is the object to be mapped as read-only to the GPU
1957          * Only honoured if hardware has relevant pte bit
1958          */
1959         unsigned long gt_ro:1;
1960         unsigned int cache_level:3;
1961
1962         unsigned int has_dma_mapping:1;
1963
1964         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1965
1966         struct sg_table *pages;
1967         int pages_pin_count;
1968
1969         /* prime dma-buf support */
1970         void *dma_buf_vmapping;
1971         int vmapping_count;
1972
1973         /** Breadcrumb of last rendering to the buffer. */
1974         struct drm_i915_gem_request *last_read_req;
1975         struct drm_i915_gem_request *last_write_req;
1976         /** Breadcrumb of last fenced GPU access to the buffer. */
1977         struct drm_i915_gem_request *last_fenced_req;
1978
1979         /** Current tiling stride for the object, if it's tiled. */
1980         uint32_t stride;
1981
1982         /** References from framebuffers, locks out tiling changes. */
1983         unsigned long framebuffer_references;
1984
1985         /** Record of address bit 17 of each page at last unbind. */
1986         unsigned long *bit_17;
1987
1988         union {
1989                 /** for phy allocated objects */
1990                 struct drm_dma_handle *phys_handle;
1991
1992                 struct i915_gem_userptr {
1993                         uintptr_t ptr;
1994                         unsigned read_only :1;
1995                         unsigned workers :4;
1996 #define I915_GEM_USERPTR_MAX_WORKERS 15
1997
1998                         struct i915_mm_struct *mm;
1999                         struct i915_mmu_object *mmu_object;
2000                         struct work_struct *work;
2001                 } userptr;
2002         };
2003 };
2004 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
2005
2006 void i915_gem_track_fb(struct drm_i915_gem_object *old,
2007                        struct drm_i915_gem_object *new,
2008                        unsigned frontbuffer_bits);
2009
2010 /**
2011  * Request queue structure.
2012  *
2013  * The request queue allows us to note sequence numbers that have been emitted
2014  * and may be associated with active buffers to be retired.
2015  *
2016  * By keeping this list, we can avoid having to do questionable sequence
2017  * number comparisons on buffer last_read|write_seqno. It also allows an
2018  * emission time to be associated with the request for tracking how far ahead
2019  * of the GPU the submission is.
2020  */
2021 struct drm_i915_gem_request {
2022         struct kref ref;
2023
2024         /** On Which ring this request was generated */
2025         struct intel_engine_cs *ring;
2026
2027         /** GEM sequence number associated with this request. */
2028         uint32_t seqno;
2029
2030         /** Position in the ringbuffer of the start of the request */
2031         u32 head;
2032
2033         /** Position in the ringbuffer of the end of the request */
2034         u32 tail;
2035
2036         /** Context related to this request */
2037         struct intel_context *ctx;
2038
2039         /** Batch buffer related to this request if any */
2040         struct drm_i915_gem_object *batch_obj;
2041
2042         /** Time at which this request was emitted, in jiffies. */
2043         unsigned long emitted_jiffies;
2044
2045         /** global list entry for this request */
2046         struct list_head list;
2047
2048         struct drm_i915_file_private *file_priv;
2049         /** file_priv list entry for this request */
2050         struct list_head client_list;
2051
2052         uint32_t uniq;
2053 };
2054
2055 void i915_gem_request_free(struct kref *req_ref);
2056
2057 static inline uint32_t
2058 i915_gem_request_get_seqno(struct drm_i915_gem_request *req)
2059 {
2060         return req ? req->seqno : 0;
2061 }
2062
2063 static inline struct intel_engine_cs *
2064 i915_gem_request_get_ring(struct drm_i915_gem_request *req)
2065 {
2066         return req ? req->ring : NULL;
2067 }
2068
2069 static inline void
2070 i915_gem_request_reference(struct drm_i915_gem_request *req)
2071 {
2072         kref_get(&req->ref);
2073 }
2074
2075 static inline void
2076 i915_gem_request_unreference(struct drm_i915_gem_request *req)
2077 {
2078         WARN_ON(!mutex_is_locked(&req->ring->dev->struct_mutex));
2079         kref_put(&req->ref, i915_gem_request_free);
2080 }
2081
2082 static inline void i915_gem_request_assign(struct drm_i915_gem_request **pdst,
2083                                            struct drm_i915_gem_request *src)
2084 {
2085         if (src)
2086                 i915_gem_request_reference(src);
2087
2088         if (*pdst)
2089                 i915_gem_request_unreference(*pdst);
2090
2091         *pdst = src;
2092 }
2093
2094 /*
2095  * XXX: i915_gem_request_completed should be here but currently needs the
2096  * definition of i915_seqno_passed() which is below. It will be moved in
2097  * a later patch when the call to i915_seqno_passed() is obsoleted...
2098  */
2099
2100 struct drm_i915_file_private {
2101         struct drm_i915_private *dev_priv;
2102         struct drm_file *file;
2103
2104         struct {
2105                 spinlock_t lock;
2106                 struct list_head request_list;
2107                 struct delayed_work idle_work;
2108         } mm;
2109         struct idr context_idr;
2110
2111         atomic_t rps_wait_boost;
2112         struct  intel_engine_cs *bsd_ring;
2113 };
2114
2115 /*
2116  * A command that requires special handling by the command parser.
2117  */
2118 struct drm_i915_cmd_descriptor {
2119         /*
2120          * Flags describing how the command parser processes the command.
2121          *
2122          * CMD_DESC_FIXED: The command has a fixed length if this is set,
2123          *                 a length mask if not set
2124          * CMD_DESC_SKIP: The command is allowed but does not follow the
2125          *                standard length encoding for the opcode range in
2126          *                which it falls
2127          * CMD_DESC_REJECT: The command is never allowed
2128          * CMD_DESC_REGISTER: The command should be checked against the
2129          *                    register whitelist for the appropriate ring
2130          * CMD_DESC_MASTER: The command is allowed if the submitting process
2131          *                  is the DRM master
2132          */
2133         u32 flags;
2134 #define CMD_DESC_FIXED    (1<<0)
2135 #define CMD_DESC_SKIP     (1<<1)
2136 #define CMD_DESC_REJECT   (1<<2)
2137 #define CMD_DESC_REGISTER (1<<3)
2138 #define CMD_DESC_BITMASK  (1<<4)
2139 #define CMD_DESC_MASTER   (1<<5)
2140
2141         /*
2142          * The command's unique identification bits and the bitmask to get them.
2143          * This isn't strictly the opcode field as defined in the spec and may
2144          * also include type, subtype, and/or subop fields.
2145          */
2146         struct {
2147                 u32 value;
2148                 u32 mask;
2149         } cmd;
2150
2151         /*
2152          * The command's length. The command is either fixed length (i.e. does
2153          * not include a length field) or has a length field mask. The flag
2154          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
2155          * a length mask. All command entries in a command table must include
2156          * length information.
2157          */
2158         union {
2159                 u32 fixed;
2160                 u32 mask;
2161         } length;
2162
2163         /*
2164          * Describes where to find a register address in the command to check
2165          * against the ring's register whitelist. Only valid if flags has the
2166          * CMD_DESC_REGISTER bit set.
2167          */
2168         struct {
2169                 u32 offset;
2170                 u32 mask;
2171         } reg;
2172
2173 #define MAX_CMD_DESC_BITMASKS 3
2174         /*
2175          * Describes command checks where a particular dword is masked and
2176          * compared against an expected value. If the command does not match
2177          * the expected value, the parser rejects it. Only valid if flags has
2178          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
2179          * are valid.
2180          *
2181          * If the check specifies a non-zero condition_mask then the parser
2182          * only performs the check when the bits specified by condition_mask
2183          * are non-zero.
2184          */
2185         struct {
2186                 u32 offset;
2187                 u32 mask;
2188                 u32 expected;
2189                 u32 condition_offset;
2190                 u32 condition_mask;
2191         } bits[MAX_CMD_DESC_BITMASKS];
2192 };
2193
2194 /*
2195  * A table of commands requiring special handling by the command parser.
2196  *
2197  * Each ring has an array of tables. Each table consists of an array of command
2198  * descriptors, which must be sorted with command opcodes in ascending order.
2199  */
2200 struct drm_i915_cmd_table {
2201         const struct drm_i915_cmd_descriptor *table;
2202         int count;
2203 };
2204
2205 /* Note that the (struct drm_i915_private *) cast is just to shut up gcc. */
2206 #define __I915__(p) ({ \
2207         struct drm_i915_private *__p; \
2208         if (__builtin_types_compatible_p(typeof(*p), struct drm_i915_private)) \
2209                 __p = (struct drm_i915_private *)p; \
2210         else if (__builtin_types_compatible_p(typeof(*p), struct drm_device)) \
2211                 __p = to_i915((struct drm_device *)p); \
2212         else \
2213                 BUILD_BUG(); \
2214         __p; \
2215 })
2216 #define INTEL_INFO(p)   (&__I915__(p)->info)
2217 #define INTEL_DEVID(p)  (INTEL_INFO(p)->device_id)
2218
2219 #define IS_I830(dev)            (INTEL_DEVID(dev) == 0x3577)
2220 #define IS_845G(dev)            (INTEL_DEVID(dev) == 0x2562)
2221 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
2222 #define IS_I865G(dev)           (INTEL_DEVID(dev) == 0x2572)
2223 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
2224 #define IS_I915GM(dev)          (INTEL_DEVID(dev) == 0x2592)
2225 #define IS_I945G(dev)           (INTEL_DEVID(dev) == 0x2772)
2226 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2227 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2228 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2229 #define IS_GM45(dev)            (INTEL_DEVID(dev) == 0x2A42)
2230 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2231 #define IS_PINEVIEW_G(dev)      (INTEL_DEVID(dev) == 0xa001)
2232 #define IS_PINEVIEW_M(dev)      (INTEL_DEVID(dev) == 0xa011)
2233 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2234 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2235 #define IS_IRONLAKE_M(dev)      (INTEL_DEVID(dev) == 0x0046)
2236 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2237 #define IS_IVB_GT1(dev)         (INTEL_DEVID(dev) == 0x0156 || \
2238                                  INTEL_DEVID(dev) == 0x0152 || \
2239                                  INTEL_DEVID(dev) == 0x015a)
2240 #define IS_SNB_GT1(dev)         (INTEL_DEVID(dev) == 0x0102 || \
2241                                  INTEL_DEVID(dev) == 0x0106 || \
2242                                  INTEL_DEVID(dev) == 0x010A)
2243 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2244 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2245 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2246 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2247 #define IS_SKYLAKE(dev) (INTEL_INFO(dev)->is_skylake)
2248 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2249 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2250                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0C00)
2251 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2252                                  ((INTEL_DEVID(dev) & 0xf) == 0x2  || \
2253                                  (INTEL_DEVID(dev) & 0xf) == 0x6 || \
2254                                  (INTEL_DEVID(dev) & 0xf) == 0xe))
2255 #define IS_BDW_GT3(dev)         (IS_BROADWELL(dev) && \
2256                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2257 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2258                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0A00)
2259 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2260                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2261 /* ULX machines are also considered ULT. */
2262 #define IS_HSW_ULX(dev)         (INTEL_DEVID(dev) == 0x0A0E || \
2263                                  INTEL_DEVID(dev) == 0x0A1E)
2264 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2265
2266 /*
2267  * The genX designation typically refers to the render engine, so render
2268  * capability related checks should use IS_GEN, while display and other checks
2269  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2270  * chips, etc.).
2271  */
2272 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2273 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2274 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2275 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2276 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2277 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2278 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2279 #define IS_GEN9(dev)    (INTEL_INFO(dev)->gen == 9)
2280
2281 #define RENDER_RING             (1<<RCS)
2282 #define BSD_RING                (1<<VCS)
2283 #define BLT_RING                (1<<BCS)
2284 #define VEBOX_RING              (1<<VECS)
2285 #define BSD2_RING               (1<<VCS2)
2286 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2287 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2288 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2289 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2290 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2291 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2292                                  __I915__(dev)->ellc_size)
2293 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2294
2295 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2296 #define HAS_LOGICAL_RING_CONTEXTS(dev)  (INTEL_INFO(dev)->gen >= 8)
2297 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2298 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt == 2)
2299
2300 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2301 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2302
2303 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2304 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2305 /*
2306  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2307  * even when in MSI mode. This results in spurious interrupt warnings if the
2308  * legacy irq no. is shared with another device. The kernel then disables that
2309  * interrupt source and so prevents the other device from working properly.
2310  */
2311 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2312 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2313
2314 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2315  * rows, which changed the alignment requirements and fence programming.
2316  */
2317 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2318                                                       IS_I915GM(dev)))
2319 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2320 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2321 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2322 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2323 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2324
2325 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2326 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2327 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2328
2329 #define HAS_IPS(dev)            (IS_HSW_ULT(dev) || IS_BROADWELL(dev))
2330
2331 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2332 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2333 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev) || \
2334                                  IS_VALLEYVIEW(dev) || IS_CHERRYVIEW(dev))
2335 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2336                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2337 #define HAS_RC6(dev)            (INTEL_INFO(dev)->gen >= 6)
2338 #define HAS_RC6p(dev)           (INTEL_INFO(dev)->gen == 6 || IS_IVYBRIDGE(dev))
2339
2340 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2341 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2342 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2343 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2344 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2345 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2346 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2347 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2348
2349 #define INTEL_PCH_TYPE(dev) (__I915__(dev)->pch_type)
2350 #define HAS_PCH_SPT(dev) (INTEL_PCH_TYPE(dev) == PCH_SPT)
2351 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2352 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2353 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2354 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2355 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2356
2357 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2358
2359 /* DPF == dynamic parity feature */
2360 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2361 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2362
2363 #define GT_FREQUENCY_MULTIPLIER 50
2364
2365 #include "i915_trace.h"
2366
2367 extern const struct drm_ioctl_desc i915_ioctls[];
2368 extern int i915_max_ioctl;
2369
2370 extern int i915_suspend_legacy(struct drm_device *dev, pm_message_t state);
2371 extern int i915_resume_legacy(struct drm_device *dev);
2372 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2373 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2374
2375 /* i915_params.c */
2376 struct i915_params {
2377         int modeset;
2378         int panel_ignore_lid;
2379         unsigned int powersave;
2380         int semaphores;
2381         unsigned int lvds_downclock;
2382         int lvds_channel_mode;
2383         int panel_use_ssc;
2384         int vbt_sdvo_panel_type;
2385         int enable_rc6;
2386         int enable_fbc;
2387         int enable_ppgtt;
2388         int enable_execlists;
2389         int enable_psr;
2390         unsigned int preliminary_hw_support;
2391         int disable_power_well;
2392         int enable_ips;
2393         int invert_brightness;
2394         int enable_cmd_parser;
2395         /* leave bools at the end to not create holes */
2396         bool enable_hangcheck;
2397         bool fastboot;
2398         bool prefault_disable;
2399         bool reset;
2400         bool disable_display;
2401         bool disable_vtd_wa;
2402         int use_mmio_flip;
2403         bool mmio_debug;
2404 };
2405 extern struct i915_params i915 __read_mostly;
2406
2407                                 /* i915_dma.c */
2408 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2409 extern int i915_driver_unload(struct drm_device *);
2410 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2411 extern void i915_driver_lastclose(struct drm_device * dev);
2412 extern void i915_driver_preclose(struct drm_device *dev,
2413                                  struct drm_file *file);
2414 extern void i915_driver_postclose(struct drm_device *dev,
2415                                   struct drm_file *file);
2416 extern int i915_driver_device_is_agp(struct drm_device * dev);
2417 #ifdef CONFIG_COMPAT
2418 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2419                               unsigned long arg);
2420 #endif
2421 extern int intel_gpu_reset(struct drm_device *dev);
2422 extern int i915_reset(struct drm_device *dev);
2423 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2424 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2425 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2426 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2427 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2428 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2429
2430 /* i915_irq.c */
2431 void i915_queue_hangcheck(struct drm_device *dev);
2432 __printf(3, 4)
2433 void i915_handle_error(struct drm_device *dev, bool wedged,
2434                        const char *fmt, ...);
2435
2436 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2437 extern void intel_hpd_init(struct drm_i915_private *dev_priv);
2438 int intel_irq_install(struct drm_i915_private *dev_priv);
2439 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2440
2441 extern void intel_uncore_sanitize(struct drm_device *dev);
2442 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2443                                         bool restore_forcewake);
2444 extern void intel_uncore_init(struct drm_device *dev);
2445 extern void intel_uncore_check_errors(struct drm_device *dev);
2446 extern void intel_uncore_fini(struct drm_device *dev);
2447 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2448
2449 void
2450 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2451                      u32 status_mask);
2452
2453 void
2454 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2455                       u32 status_mask);
2456
2457 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2458 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2459 void
2460 ironlake_enable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2461 void
2462 ironlake_disable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2463 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2464                                   uint32_t interrupt_mask,
2465                                   uint32_t enabled_irq_mask);
2466 #define ibx_enable_display_interrupt(dev_priv, bits) \
2467         ibx_display_interrupt_update((dev_priv), (bits), (bits))
2468 #define ibx_disable_display_interrupt(dev_priv, bits) \
2469         ibx_display_interrupt_update((dev_priv), (bits), 0)
2470
2471 /* i915_gem.c */
2472 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2473                           struct drm_file *file_priv);
2474 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2475                          struct drm_file *file_priv);
2476 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2477                           struct drm_file *file_priv);
2478 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2479                         struct drm_file *file_priv);
2480 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2481                         struct drm_file *file_priv);
2482 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2483                               struct drm_file *file_priv);
2484 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2485                              struct drm_file *file_priv);
2486 void i915_gem_execbuffer_move_to_active(struct list_head *vmas,
2487                                         struct intel_engine_cs *ring);
2488 void i915_gem_execbuffer_retire_commands(struct drm_device *dev,
2489                                          struct drm_file *file,
2490                                          struct intel_engine_cs *ring,
2491                                          struct drm_i915_gem_object *obj);
2492 int i915_gem_ringbuffer_submission(struct drm_device *dev,
2493                                    struct drm_file *file,
2494                                    struct intel_engine_cs *ring,
2495                                    struct intel_context *ctx,
2496                                    struct drm_i915_gem_execbuffer2 *args,
2497                                    struct list_head *vmas,
2498                                    struct drm_i915_gem_object *batch_obj,
2499                                    u64 exec_start, u32 flags);
2500 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2501                         struct drm_file *file_priv);
2502 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2503                          struct drm_file *file_priv);
2504 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2505                         struct drm_file *file_priv);
2506 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2507                                struct drm_file *file);
2508 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2509                                struct drm_file *file);
2510 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2511                             struct drm_file *file_priv);
2512 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2513                            struct drm_file *file_priv);
2514 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2515                         struct drm_file *file_priv);
2516 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2517                         struct drm_file *file_priv);
2518 int i915_gem_init_userptr(struct drm_device *dev);
2519 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2520                            struct drm_file *file);
2521 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2522                                 struct drm_file *file_priv);
2523 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2524                         struct drm_file *file_priv);
2525 void i915_gem_load(struct drm_device *dev);
2526 unsigned long i915_gem_shrink(struct drm_i915_private *dev_priv,
2527                               long target,
2528                               unsigned flags);
2529 #define I915_SHRINK_PURGEABLE 0x1
2530 #define I915_SHRINK_UNBOUND 0x2
2531 #define I915_SHRINK_BOUND 0x4
2532 void *i915_gem_object_alloc(struct drm_device *dev);
2533 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2534 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2535                          const struct drm_i915_gem_object_ops *ops);
2536 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2537                                                   size_t size);
2538 void i915_init_vm(struct drm_i915_private *dev_priv,
2539                   struct i915_address_space *vm);
2540 void i915_gem_free_object(struct drm_gem_object *obj);
2541 void i915_gem_vma_destroy(struct i915_vma *vma);
2542
2543 #define PIN_MAPPABLE 0x1
2544 #define PIN_NONBLOCK 0x2
2545 #define PIN_GLOBAL 0x4
2546 #define PIN_OFFSET_BIAS 0x8
2547 #define PIN_OFFSET_MASK (~4095)
2548 int __must_check i915_gem_object_pin_view(struct drm_i915_gem_object *obj,
2549                                           struct i915_address_space *vm,
2550                                           uint32_t alignment,
2551                                           uint64_t flags,
2552                                           const struct i915_ggtt_view *view);
2553 static inline
2554 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2555                                      struct i915_address_space *vm,
2556                                      uint32_t alignment,
2557                                      uint64_t flags)
2558 {
2559         return i915_gem_object_pin_view(obj, vm, alignment, flags,
2560                                                 &i915_ggtt_view_normal);
2561 }
2562
2563 int i915_vma_bind(struct i915_vma *vma, enum i915_cache_level cache_level,
2564                   u32 flags);
2565 int __must_check i915_vma_unbind(struct i915_vma *vma);
2566 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2567 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2568 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2569
2570 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2571                                     int *needs_clflush);
2572
2573 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2574 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2575 {
2576         struct sg_page_iter sg_iter;
2577
2578         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2579                 return sg_page_iter_page(&sg_iter);
2580
2581         return NULL;
2582 }
2583 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2584 {
2585         BUG_ON(obj->pages == NULL);
2586         obj->pages_pin_count++;
2587 }
2588 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2589 {
2590         BUG_ON(obj->pages_pin_count == 0);
2591         obj->pages_pin_count--;
2592 }
2593
2594 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2595 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2596                          struct intel_engine_cs *to);
2597 void i915_vma_move_to_active(struct i915_vma *vma,
2598                              struct intel_engine_cs *ring);
2599 int i915_gem_dumb_create(struct drm_file *file_priv,
2600                          struct drm_device *dev,
2601                          struct drm_mode_create_dumb *args);
2602 int i915_gem_dumb_map_offset(struct drm_file *file_priv,
2603                              struct drm_device *dev, uint32_t handle,
2604                              uint64_t *offset);
2605 /**
2606  * Returns true if seq1 is later than seq2.
2607  */
2608 static inline bool
2609 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2610 {
2611         return (int32_t)(seq1 - seq2) >= 0;
2612 }
2613
2614 static inline bool i915_gem_request_completed(struct drm_i915_gem_request *req,
2615                                               bool lazy_coherency)
2616 {
2617         u32 seqno;
2618
2619         BUG_ON(req == NULL);
2620
2621         seqno = req->ring->get_seqno(req->ring, lazy_coherency);
2622
2623         return i915_seqno_passed(seqno, req->seqno);
2624 }
2625
2626 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2627 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2628 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2629 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2630
2631 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2632 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2633
2634 struct drm_i915_gem_request *
2635 i915_gem_find_active_request(struct intel_engine_cs *ring);
2636
2637 bool i915_gem_retire_requests(struct drm_device *dev);
2638 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2639 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2640                                       bool interruptible);
2641 int __must_check i915_gem_check_olr(struct drm_i915_gem_request *req);
2642
2643 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2644 {
2645         return unlikely(atomic_read(&error->reset_counter)
2646                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2647 }
2648
2649 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2650 {
2651         return atomic_read(&error->reset_counter) & I915_WEDGED;
2652 }
2653
2654 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2655 {
2656         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2657 }
2658
2659 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2660 {
2661         return dev_priv->gpu_error.stop_rings == 0 ||
2662                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2663 }
2664
2665 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2666 {
2667         return dev_priv->gpu_error.stop_rings == 0 ||
2668                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2669 }
2670
2671 void i915_gem_reset(struct drm_device *dev);
2672 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2673 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2674 int __must_check i915_gem_init(struct drm_device *dev);
2675 int i915_gem_init_rings(struct drm_device *dev);
2676 int __must_check i915_gem_init_hw(struct drm_device *dev);
2677 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2678 void i915_gem_init_swizzling(struct drm_device *dev);
2679 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2680 int __must_check i915_gpu_idle(struct drm_device *dev);
2681 int __must_check i915_gem_suspend(struct drm_device *dev);
2682 int __i915_add_request(struct intel_engine_cs *ring,
2683                        struct drm_file *file,
2684                        struct drm_i915_gem_object *batch_obj);
2685 #define i915_add_request(ring) \
2686         __i915_add_request(ring, NULL, NULL)
2687 int __i915_wait_request(struct drm_i915_gem_request *req,
2688                         unsigned reset_counter,
2689                         bool interruptible,
2690                         s64 *timeout,
2691                         struct drm_i915_file_private *file_priv);
2692 int __must_check i915_wait_request(struct drm_i915_gem_request *req);
2693 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2694 int __must_check
2695 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2696                                   bool write);
2697 int __must_check
2698 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2699 int __must_check
2700 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2701                                      u32 alignment,
2702                                      struct intel_engine_cs *pipelined);
2703 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2704 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2705                                 int align);
2706 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2707 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2708
2709 uint32_t
2710 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2711 uint32_t
2712 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2713                             int tiling_mode, bool fenced);
2714
2715 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2716                                     enum i915_cache_level cache_level);
2717
2718 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2719                                 struct dma_buf *dma_buf);
2720
2721 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2722                                 struct drm_gem_object *gem_obj, int flags);
2723
2724 void i915_gem_restore_fences(struct drm_device *dev);
2725
2726 unsigned long i915_gem_obj_offset_view(struct drm_i915_gem_object *o,
2727                                        struct i915_address_space *vm,
2728                                        enum i915_ggtt_view_type view);
2729 static inline
2730 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2731                                   struct i915_address_space *vm)
2732 {
2733         return i915_gem_obj_offset_view(o, vm, I915_GGTT_VIEW_NORMAL);
2734 }
2735 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2736 bool i915_gem_obj_bound_view(struct drm_i915_gem_object *o,
2737                              struct i915_address_space *vm,
2738                              enum i915_ggtt_view_type view);
2739 static inline
2740 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2741                         struct i915_address_space *vm)
2742 {
2743         return i915_gem_obj_bound_view(o, vm, I915_GGTT_VIEW_NORMAL);
2744 }
2745
2746 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2747                                 struct i915_address_space *vm);
2748 struct i915_vma *i915_gem_obj_to_vma_view(struct drm_i915_gem_object *obj,
2749                                           struct i915_address_space *vm,
2750                                           const struct i915_ggtt_view *view);
2751 static inline
2752 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2753                                      struct i915_address_space *vm)
2754 {
2755         return i915_gem_obj_to_vma_view(obj, vm, &i915_ggtt_view_normal);
2756 }
2757
2758 struct i915_vma *
2759 i915_gem_obj_lookup_or_create_vma_view(struct drm_i915_gem_object *obj,
2760                                        struct i915_address_space *vm,
2761                                        const struct i915_ggtt_view *view);
2762
2763 static inline
2764 struct i915_vma *
2765 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2766                                   struct i915_address_space *vm)
2767 {
2768         return i915_gem_obj_lookup_or_create_vma_view(obj, vm,
2769                                                 &i915_ggtt_view_normal);
2770 }
2771
2772 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2773 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2774         struct i915_vma *vma;
2775         list_for_each_entry(vma, &obj->vma_list, vma_link)
2776                 if (vma->pin_count > 0)
2777                         return true;
2778         return false;
2779 }
2780
2781 /* Some GGTT VM helpers */
2782 #define i915_obj_to_ggtt(obj) \
2783         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2784 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2785 {
2786         struct i915_address_space *ggtt =
2787                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2788         return vm == ggtt;
2789 }
2790
2791 static inline struct i915_hw_ppgtt *
2792 i915_vm_to_ppgtt(struct i915_address_space *vm)
2793 {
2794         WARN_ON(i915_is_ggtt(vm));
2795
2796         return container_of(vm, struct i915_hw_ppgtt, base);
2797 }
2798
2799
2800 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2801 {
2802         return i915_gem_obj_bound(obj, i915_obj_to_ggtt(obj));
2803 }
2804
2805 static inline unsigned long
2806 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2807 {
2808         return i915_gem_obj_offset(obj, i915_obj_to_ggtt(obj));
2809 }
2810
2811 static inline unsigned long
2812 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2813 {
2814         return i915_gem_obj_size(obj, i915_obj_to_ggtt(obj));
2815 }
2816
2817 static inline int __must_check
2818 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2819                       uint32_t alignment,
2820                       unsigned flags)
2821 {
2822         return i915_gem_object_pin(obj, i915_obj_to_ggtt(obj),
2823                                    alignment, flags | PIN_GLOBAL);
2824 }
2825
2826 static inline int
2827 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2828 {
2829         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2830 }
2831
2832 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2833
2834 /* i915_gem_context.c */
2835 int __must_check i915_gem_context_init(struct drm_device *dev);
2836 void i915_gem_context_fini(struct drm_device *dev);
2837 void i915_gem_context_reset(struct drm_device *dev);
2838 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2839 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2840 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2841 int i915_switch_context(struct intel_engine_cs *ring,
2842                         struct intel_context *to);
2843 struct intel_context *
2844 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2845 void i915_gem_context_free(struct kref *ctx_ref);
2846 struct drm_i915_gem_object *
2847 i915_gem_alloc_context_obj(struct drm_device *dev, size_t size);
2848 static inline void i915_gem_context_reference(struct intel_context *ctx)
2849 {
2850         kref_get(&ctx->ref);
2851 }
2852
2853 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2854 {
2855         kref_put(&ctx->ref, i915_gem_context_free);
2856 }
2857
2858 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2859 {
2860         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2861 }
2862
2863 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2864                                   struct drm_file *file);
2865 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2866                                    struct drm_file *file);
2867
2868 /* i915_gem_evict.c */
2869 int __must_check i915_gem_evict_something(struct drm_device *dev,
2870                                           struct i915_address_space *vm,
2871                                           int min_size,
2872                                           unsigned alignment,
2873                                           unsigned cache_level,
2874                                           unsigned long start,
2875                                           unsigned long end,
2876                                           unsigned flags);
2877 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2878 int i915_gem_evict_everything(struct drm_device *dev);
2879
2880 /* belongs in i915_gem_gtt.h */
2881 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2882 {
2883         if (INTEL_INFO(dev)->gen < 6)
2884                 intel_gtt_chipset_flush();
2885 }
2886
2887 /* i915_gem_stolen.c */
2888 int i915_gem_init_stolen(struct drm_device *dev);
2889 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2890 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2891 void i915_gem_cleanup_stolen(struct drm_device *dev);
2892 struct drm_i915_gem_object *
2893 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2894 struct drm_i915_gem_object *
2895 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2896                                                u32 stolen_offset,
2897                                                u32 gtt_offset,
2898                                                u32 size);
2899
2900 /* i915_gem_tiling.c */
2901 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2902 {
2903         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2904
2905         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2906                 obj->tiling_mode != I915_TILING_NONE;
2907 }
2908
2909 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2910 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2911 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2912
2913 /* i915_gem_debug.c */
2914 #if WATCH_LISTS
2915 int i915_verify_lists(struct drm_device *dev);
2916 #else
2917 #define i915_verify_lists(dev) 0
2918 #endif
2919
2920 /* i915_debugfs.c */
2921 int i915_debugfs_init(struct drm_minor *minor);
2922 void i915_debugfs_cleanup(struct drm_minor *minor);
2923 #ifdef CONFIG_DEBUG_FS
2924 void intel_display_crc_init(struct drm_device *dev);
2925 #else
2926 static inline void intel_display_crc_init(struct drm_device *dev) {}
2927 #endif
2928
2929 /* i915_gpu_error.c */
2930 __printf(2, 3)
2931 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2932 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2933                             const struct i915_error_state_file_priv *error);
2934 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2935                               struct drm_i915_private *i915,
2936                               size_t count, loff_t pos);
2937 static inline void i915_error_state_buf_release(
2938         struct drm_i915_error_state_buf *eb)
2939 {
2940         kfree(eb->buf);
2941 }
2942 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2943                               const char *error_msg);
2944 void i915_error_state_get(struct drm_device *dev,
2945                           struct i915_error_state_file_priv *error_priv);
2946 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2947 void i915_destroy_error_state(struct drm_device *dev);
2948
2949 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2950 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
2951
2952 /* i915_gem_batch_pool.c */
2953 void i915_gem_batch_pool_init(struct drm_device *dev,
2954                               struct i915_gem_batch_pool *pool);
2955 void i915_gem_batch_pool_fini(struct i915_gem_batch_pool *pool);
2956 struct drm_i915_gem_object*
2957 i915_gem_batch_pool_get(struct i915_gem_batch_pool *pool, size_t size);
2958
2959 /* i915_cmd_parser.c */
2960 int i915_cmd_parser_get_version(void);
2961 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2962 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2963 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2964 int i915_parse_cmds(struct intel_engine_cs *ring,
2965                     struct drm_i915_gem_object *batch_obj,
2966                     struct drm_i915_gem_object *shadow_batch_obj,
2967                     u32 batch_start_offset,
2968                     u32 batch_len,
2969                     bool is_master);
2970
2971 /* i915_suspend.c */
2972 extern int i915_save_state(struct drm_device *dev);
2973 extern int i915_restore_state(struct drm_device *dev);
2974
2975 /* i915_ums.c */
2976 void i915_save_display_reg(struct drm_device *dev);
2977 void i915_restore_display_reg(struct drm_device *dev);
2978
2979 /* i915_sysfs.c */
2980 void i915_setup_sysfs(struct drm_device *dev_priv);
2981 void i915_teardown_sysfs(struct drm_device *dev_priv);
2982
2983 /* intel_i2c.c */
2984 extern int intel_setup_gmbus(struct drm_device *dev);
2985 extern void intel_teardown_gmbus(struct drm_device *dev);
2986 static inline bool intel_gmbus_is_port_valid(unsigned port)
2987 {
2988         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2989 }
2990
2991 extern struct i2c_adapter *intel_gmbus_get_adapter(
2992                 struct drm_i915_private *dev_priv, unsigned port);
2993 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2994 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2995 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2996 {
2997         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2998 }
2999 extern void intel_i2c_reset(struct drm_device *dev);
3000
3001 /* intel_opregion.c */
3002 #ifdef CONFIG_ACPI
3003 extern int intel_opregion_setup(struct drm_device *dev);
3004 extern void intel_opregion_init(struct drm_device *dev);
3005 extern void intel_opregion_fini(struct drm_device *dev);
3006 extern void intel_opregion_asle_intr(struct drm_device *dev);
3007 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
3008                                          bool enable);
3009 extern int intel_opregion_notify_adapter(struct drm_device *dev,
3010                                          pci_power_t state);
3011 #else
3012 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
3013 static inline void intel_opregion_init(struct drm_device *dev) { return; }
3014 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
3015 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
3016 static inline int
3017 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
3018 {
3019         return 0;
3020 }
3021 static inline int
3022 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
3023 {
3024         return 0;
3025 }
3026 #endif
3027
3028 /* intel_acpi.c */
3029 #ifdef CONFIG_ACPI
3030 extern void intel_register_dsm_handler(void);
3031 extern void intel_unregister_dsm_handler(void);
3032 #else
3033 static inline void intel_register_dsm_handler(void) { return; }
3034 static inline void intel_unregister_dsm_handler(void) { return; }
3035 #endif /* CONFIG_ACPI */
3036
3037 /* modesetting */
3038 extern void intel_modeset_init_hw(struct drm_device *dev);
3039 extern void intel_modeset_init(struct drm_device *dev);
3040 extern void intel_modeset_gem_init(struct drm_device *dev);
3041 extern void intel_modeset_cleanup(struct drm_device *dev);
3042 extern void intel_connector_unregister(struct intel_connector *);
3043 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
3044 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
3045                                          bool force_restore);
3046 extern void i915_redisable_vga(struct drm_device *dev);
3047 extern void i915_redisable_vga_power_on(struct drm_device *dev);
3048 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
3049 extern void intel_init_pch_refclk(struct drm_device *dev);
3050 extern void gen6_set_rps(struct drm_device *dev, u8 val);
3051 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
3052 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
3053                                   bool enable);
3054 extern void intel_detect_pch(struct drm_device *dev);
3055 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
3056 extern int intel_enable_rc6(const struct drm_device *dev);
3057
3058 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
3059 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
3060                         struct drm_file *file);
3061 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
3062                                struct drm_file *file);
3063
3064 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
3065
3066 /* overlay */
3067 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
3068 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
3069                                             struct intel_overlay_error_state *error);
3070
3071 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
3072 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
3073                                             struct drm_device *dev,
3074                                             struct intel_display_error_state *error);
3075
3076 /* On SNB platform, before reading ring registers forcewake bit
3077  * must be set to prevent GT core from power down and stale values being
3078  * returned.
3079  */
3080 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
3081 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
3082 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
3083
3084 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u32 mbox, u32 *val);
3085 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u32 mbox, u32 val);
3086
3087 /* intel_sideband.c */
3088 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
3089 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
3090 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
3091 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
3092 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3093 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
3094 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3095 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
3096 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3097 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
3098 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3099 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
3100 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3101 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
3102 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
3103 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
3104                    enum intel_sbi_destination destination);
3105 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
3106                      enum intel_sbi_destination destination);
3107 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
3108 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3109
3110 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
3111 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
3112
3113 #define FORCEWAKE_RENDER        (1 << 0)
3114 #define FORCEWAKE_MEDIA         (1 << 1)
3115 #define FORCEWAKE_BLITTER       (1 << 2)
3116 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA | \
3117                                         FORCEWAKE_BLITTER)
3118
3119
3120 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
3121 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
3122
3123 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
3124 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
3125 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
3126 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
3127
3128 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
3129 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
3130 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
3131 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
3132
3133 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
3134  * will be implemented using 2 32-bit writes in an arbitrary order with
3135  * an arbitrary delay between them. This can cause the hardware to
3136  * act upon the intermediate value, possibly leading to corruption and
3137  * machine death. You have been warned.
3138  */
3139 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
3140 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
3141
3142 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
3143                 u32 upper = I915_READ(upper_reg);                       \
3144                 u32 lower = I915_READ(lower_reg);                       \
3145                 u32 tmp = I915_READ(upper_reg);                         \
3146                 if (upper != tmp) {                                     \
3147                         upper = tmp;                                    \
3148                         lower = I915_READ(lower_reg);                   \
3149                         WARN_ON(I915_READ(upper_reg) != upper);         \
3150                 }                                                       \
3151                 (u64)upper << 32 | lower; })
3152
3153 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
3154 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
3155
3156 /* "Broadcast RGB" property */
3157 #define INTEL_BROADCAST_RGB_AUTO 0
3158 #define INTEL_BROADCAST_RGB_FULL 1
3159 #define INTEL_BROADCAST_RGB_LIMITED 2
3160
3161 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
3162 {
3163         if (IS_VALLEYVIEW(dev))
3164                 return VLV_VGACNTRL;
3165         else if (INTEL_INFO(dev)->gen >= 5)
3166                 return CPU_VGACNTRL;
3167         else
3168                 return VGACNTRL;
3169 }
3170
3171 static inline void __user *to_user_ptr(u64 address)
3172 {
3173         return (void __user *)(uintptr_t)address;
3174 }
3175
3176 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
3177 {
3178         unsigned long j = msecs_to_jiffies(m);
3179
3180         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3181 }
3182
3183 static inline unsigned long
3184 timespec_to_jiffies_timeout(const struct timespec *value)
3185 {
3186         unsigned long j = timespec_to_jiffies(value);
3187
3188         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3189 }
3190
3191 /*
3192  * If you need to wait X milliseconds between events A and B, but event B
3193  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
3194  * when event A happened, then just before event B you call this function and
3195  * pass the timestamp as the first argument, and X as the second argument.
3196  */
3197 static inline void
3198 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
3199 {
3200         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
3201
3202         /*
3203          * Don't re-read the value of "jiffies" every time since it may change
3204          * behind our back and break the math.
3205          */
3206         tmp_jiffies = jiffies;
3207         target_jiffies = timestamp_jiffies +
3208                          msecs_to_jiffies_timeout(to_wait_ms);
3209
3210         if (time_after(target_jiffies, tmp_jiffies)) {
3211                 remaining_jiffies = target_jiffies - tmp_jiffies;
3212                 while (remaining_jiffies)
3213                         remaining_jiffies =
3214                             schedule_timeout_uninterruptible(remaining_jiffies);
3215         }
3216 }
3217
3218 static inline void i915_trace_irq_get(struct intel_engine_cs *ring,
3219                                       struct drm_i915_gem_request *req)
3220 {
3221         if (ring->trace_irq_req == NULL && ring->irq_get(ring))
3222                 i915_gem_request_assign(&ring->trace_irq_req, req);
3223 }
3224
3225 #endif