drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <linux/i2c-algo-bit.h>
  39 #include <drm/intel-gtt.h>
  40 #include <linux/backlight.h>
  41
  42 /* General customization:
  43  */
  44
  45 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  46
  47 #define DRIVER_NAME             "i915"
  48 #define DRIVER_DESC             "Intel Graphics"
  49 #define DRIVER_DATE             "20080730"
  50
  51 enum pipe {
  52         PIPE_A = 0,
  53         PIPE_B,
  54         PIPE_C,
  55         I915_MAX_PIPES
  56 };
  57 #define pipe_name(p) ((p) + 'A')
  58
  59 enum plane {
  60         PLANE_A = 0,
  61         PLANE_B,
  62         PLANE_C,
  63 };
  64 #define plane_name(p) ((p) + 'A')
  65
  66 enum port {
  67         PORT_A = 0,
  68         PORT_B,
  69         PORT_C,
  70         PORT_D,
  71         PORT_E,
  72         I915_MAX_PORTS
  73 };
  74 #define port_name(p) ((p) + 'A')
  75
  76 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  77
  78 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  79
  80 /* Interface history:
  81  *
  82  * 1.1: Original.
  83  * 1.2: Add Power Management
  84  * 1.3: Add vblank support
  85  * 1.4: Fix cmdbuffer path, add heap destroy
  86  * 1.5: Add vblank pipe configuration
  87  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  88  *      - Support vertical blank on secondary display pipe
  89  */
  90 #define DRIVER_MAJOR            1
  91 #define DRIVER_MINOR            6
  92 #define DRIVER_PATCHLEVEL       0
  93
  94 #define WATCH_COHERENCY 0
  95 #define WATCH_LISTS     0
  96
  97 #define I915_GEM_PHYS_CURSOR_0 1
  98 #define I915_GEM_PHYS_CURSOR_1 2
  99 #define I915_GEM_PHYS_OVERLAY_REGS 3
 100 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 101
 102 struct drm_i915_gem_phys_object {
 103         int id;
 104         struct page **page_list;
 105         drm_dma_handle_t *handle;
 106         struct drm_i915_gem_object *cur_obj;
 107 };
 108
 109 struct mem_block {
 110         struct mem_block *next;
 111         struct mem_block *prev;
 112         int start;
 113         int size;
 114         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 115 };
 116
 117 struct opregion_header;
 118 struct opregion_acpi;
 119 struct opregion_swsci;
 120 struct opregion_asle;
 121 struct drm_i915_private;
 122
 123 struct intel_opregion {
 124         struct opregion_header *header;
 125         struct opregion_acpi *acpi;
 126         struct opregion_swsci *swsci;
 127         struct opregion_asle *asle;
 128         void *vbt;
 129         u32 __iomem *lid_state;
 130 };
 131 #define OPREGION_SIZE            (8*1024)
 132
 133 struct intel_overlay;
 134 struct intel_overlay_error_state;
 135
 136 struct drm_i915_master_private {
 137         drm_local_map_t *sarea;
 138         struct _drm_i915_sarea *sarea_priv;
 139 };
 140 #define I915_FENCE_REG_NONE -1
 141 #define I915_MAX_NUM_FENCES 16
 142 /* 16 fences + sign bit for FENCE_REG_NONE */
 143 #define I915_MAX_NUM_FENCE_BITS 5
 144
 145 struct drm_i915_fence_reg {
 146         struct list_head lru_list;
 147         struct drm_i915_gem_object *obj;
 148         uint32_t setup_seqno;
 149         int pin_count;
 150 };
 151
 152 struct sdvo_device_mapping {
 153         u8 initialized;
 154         u8 dvo_port;
 155         u8 slave_addr;
 156         u8 dvo_wiring;
 157         u8 i2c_pin;
 158         u8 ddc_pin;
 159 };
 160
 161 struct intel_display_error_state;
 162
 163 struct drm_i915_error_state {
 164         u32 eir;
 165         u32 pgtbl_er;
 166         u32 pipestat[I915_MAX_PIPES];
 167         u32 tail[I915_NUM_RINGS];
 168         u32 head[I915_NUM_RINGS];
 169         u32 ipeir[I915_NUM_RINGS];
 170         u32 ipehr[I915_NUM_RINGS];
 171         u32 instdone[I915_NUM_RINGS];
 172         u32 acthd[I915_NUM_RINGS];
 173         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 174         /* our own tracking of ring head and tail */
 175         u32 cpu_ring_head[I915_NUM_RINGS];
 176         u32 cpu_ring_tail[I915_NUM_RINGS];
 177         u32 error; /* gen6+ */
 178         u32 instpm[I915_NUM_RINGS];
 179         u32 instps[I915_NUM_RINGS];
 180         u32 instdone1;
 181         u32 seqno[I915_NUM_RINGS];
 182         u64 bbaddr;
 183         u32 fault_reg[I915_NUM_RINGS];
 184         u32 done_reg;
 185         u32 faddr[I915_NUM_RINGS];
 186         u64 fence[I915_MAX_NUM_FENCES];
 187         struct timeval time;
 188         struct drm_i915_error_ring {
 189                 struct drm_i915_error_object {
 190                         int page_count;
 191                         u32 gtt_offset;
 192                         u32 *pages[0];
 193                 } *ringbuffer, *batchbuffer;
 194                 struct drm_i915_error_request {
 195                         long jiffies;
 196                         u32 seqno;
 197                         u32 tail;
 198                 } *requests;
 199                 int num_requests;
 200         } ring[I915_NUM_RINGS];
 201         struct drm_i915_error_buffer {
 202                 u32 size;
 203                 u32 name;
 204                 u32 seqno;
 205                 u32 gtt_offset;
 206                 u32 read_domains;
 207                 u32 write_domain;
 208                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 209                 s32 pinned:2;
 210                 u32 tiling:2;
 211                 u32 dirty:1;
 212                 u32 purgeable:1;
 213                 s32 ring:4;
 214                 u32 cache_level:2;
 215         } *active_bo, *pinned_bo;
 216         u32 active_bo_count, pinned_bo_count;
 217         struct intel_overlay_error_state *overlay;
 218         struct intel_display_error_state *display;
 219 };
 220
 221 struct drm_i915_display_funcs {
 222         void (*dpms)(struct drm_crtc *crtc, int mode);
 223         bool (*fbc_enabled)(struct drm_device *dev);
 224         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 225         void (*disable_fbc)(struct drm_device *dev);
 226         int (*get_display_clock_speed)(struct drm_device *dev);
 227         int (*get_fifo_size)(struct drm_device *dev, int plane);
 228         void (*update_wm)(struct drm_device *dev);
 229         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 230                                  uint32_t sprite_width, int pixel_size);
 231         int (*crtc_mode_set)(struct drm_crtc *crtc,
 232                              struct drm_display_mode *mode,
 233                              struct drm_display_mode *adjusted_mode,
 234                              int x, int y,
 235                              struct drm_framebuffer *old_fb);
 236         void (*write_eld)(struct drm_connector *connector,
 237                           struct drm_crtc *crtc);
 238         void (*fdi_link_train)(struct drm_crtc *crtc);
 239         void (*init_clock_gating)(struct drm_device *dev);
 240         void (*init_pch_clock_gating)(struct drm_device *dev);
 241         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 242                           struct drm_framebuffer *fb,
 243                           struct drm_i915_gem_object *obj);
 244         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 245                             int x, int y);
 246         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 247         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 248         /* clock updates for mode set */
 249         /* cursor updates */
 250         /* render clock increase/decrease */
 251         /* display clock increase/decrease */
 252         /* pll clock increase/decrease */
 253 };
 254
 255 struct intel_device_info {
 256         u8 gen;
 257         u8 is_mobile:1;
 258         u8 is_i85x:1;
 259         u8 is_i915g:1;
 260         u8 is_i945gm:1;
 261         u8 is_g33:1;
 262         u8 need_gfx_hws:1;
 263         u8 is_g4x:1;
 264         u8 is_pineview:1;
 265         u8 is_broadwater:1;
 266         u8 is_crestline:1;
 267         u8 is_ivybridge:1;
 268         u8 is_valleyview:1;
 269         u8 has_pch_split:1;
 270         u8 is_haswell:1;
 271         u8 has_fbc:1;
 272         u8 has_pipe_cxsr:1;
 273         u8 has_hotplug:1;
 274         u8 cursor_needs_physical:1;
 275         u8 has_overlay:1;
 276         u8 overlay_needs_physical:1;
 277         u8 supports_tv:1;
 278         u8 has_bsd_ring:1;
 279         u8 has_blt_ring:1;
 280         u8 has_llc:1;
 281 };
 282
 283 #define I915_PPGTT_PD_ENTRIES 512
 284 #define I915_PPGTT_PT_ENTRIES 1024
 285 struct i915_hw_ppgtt {
 286         unsigned num_pd_entries;
 287         struct page **pt_pages;
 288         uint32_t pd_offset;
 289         dma_addr_t *pt_dma_addr;
 290         dma_addr_t scratch_page_dma_addr;
 291 };
 292
 293 enum no_fbc_reason {
 294         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 295         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 296         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 297         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 298         FBC_BAD_PLANE, /* fbc not supported on plane */
 299         FBC_NOT_TILED, /* buffer not tiled */
 300         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 301         FBC_MODULE_PARAM,
 302 };
 303
 304 enum intel_pch {
 305         PCH_IBX,        /* Ibexpeak PCH */
 306         PCH_CPT,        /* Cougarpoint PCH */
 307         PCH_LPT,        /* Lynxpoint PCH */
 308 };
 309
 310 #define QUIRK_PIPEA_FORCE (1<<0)
 311 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 312 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 313
 314 struct intel_fbdev;
 315 struct intel_fbc_work;
 316
 317 struct intel_gmbus {
 318         struct i2c_adapter adapter;
 319         bool force_bit;
 320         u32 reg0;
 321         u32 gpio_reg;
 322         struct i2c_algo_bit_data bit_algo;
 323         struct drm_i915_private *dev_priv;
 324 };
 325
 326 typedef struct drm_i915_private {
 327         struct drm_device *dev;
 328
 329         const struct intel_device_info *info;
 330
 331         int has_gem;
 332         int relative_constants_mode;
 333
 334         void __iomem *regs;
 335         /** gt_fifo_count and the subsequent register write are synchronized
 336          * with dev->struct_mutex. */
 337         unsigned gt_fifo_count;
 338         /** forcewake_count is protected by gt_lock */
 339         unsigned forcewake_count;
 340         /** gt_lock is also taken in irq contexts. */
 341         struct spinlock gt_lock;
 342
 343         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 344
 345         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 346          * controller on different i2c buses. */
 347         struct mutex gmbus_mutex;
 348
 349         /**
 350          * Base address of the gmbus and gpio block.
 351          */
 352         uint32_t gpio_mmio_base;
 353
 354         struct pci_dev *bridge_dev;
 355         struct intel_ring_buffer ring[I915_NUM_RINGS];
 356         uint32_t next_seqno;
 357
 358         drm_dma_handle_t *status_page_dmah;
 359         uint32_t counter;
 360         drm_local_map_t hws_map;
 361         struct drm_i915_gem_object *pwrctx;
 362         struct drm_i915_gem_object *renderctx;
 363
 364         struct resource mch_res;
 365
 366         unsigned int cpp;
 367         int back_offset;
 368         int front_offset;
 369         int current_page;
 370         int page_flipping;
 371
 372         atomic_t irq_received;
 373
 374         /* protects the irq masks */
 375         spinlock_t irq_lock;
 376
 377         /* DPIO indirect register protection */
 378         spinlock_t dpio_lock;
 379
 380         /** Cached value of IMR to avoid reads in updating the bitfield */
 381         u32 pipestat[2];
 382         u32 irq_mask;
 383         u32 gt_irq_mask;
 384         u32 pch_irq_mask;
 385
 386         u32 hotplug_supported_mask;
 387         struct work_struct hotplug_work;
 388
 389         int tex_lru_log_granularity;
 390         int allow_batchbuffer;
 391         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 392         int vblank_pipe;
 393         int num_pipe;
 394
 395         /* For hangcheck timer */
 396 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 397         struct timer_list hangcheck_timer;
 398         int hangcheck_count;
 399         uint32_t last_acthd;
 400         uint32_t last_acthd_bsd;
 401         uint32_t last_acthd_blt;
 402         uint32_t last_instdone;
 403         uint32_t last_instdone1;
 404
 405         unsigned long cfb_size;
 406         unsigned int cfb_fb;
 407         enum plane cfb_plane;
 408         int cfb_y;
 409         struct intel_fbc_work *fbc_work;
 410
 411         struct intel_opregion opregion;
 412
 413         /* overlay */
 414         struct intel_overlay *overlay;
 415         bool sprite_scaling_enabled;
 416
 417         /* LVDS info */
 418         int backlight_level;  /* restore backlight to this value */
 419         bool backlight_enabled;
 420         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 421         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 422
 423         /* Feature bits from the VBIOS */
 424         unsigned int int_tv_support:1;
 425         unsigned int lvds_dither:1;
 426         unsigned int lvds_vbt:1;
 427         unsigned int int_crt_support:1;
 428         unsigned int lvds_use_ssc:1;
 429         unsigned int display_clock_mode:1;
 430         int lvds_ssc_freq;
 431         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 432         unsigned int lvds_val; /* used for checking LVDS channel mode */
 433         struct {
 434                 int rate;
 435                 int lanes;
 436                 int preemphasis;
 437                 int vswing;
 438
 439                 bool initialized;
 440                 bool support;
 441                 int bpp;
 442                 struct edp_power_seq pps;
 443         } edp;
 444         bool no_aux_handshake;
 445
 446         struct notifier_block lid_notifier;
 447
 448         int crt_ddc_pin;
 449         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 450         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 451         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 452
 453         unsigned int fsb_freq, mem_freq, is_ddr3;
 454
 455         spinlock_t error_lock;
 456         struct drm_i915_error_state *first_error;
 457         struct work_struct error_work;
 458         struct completion error_completion;
 459         struct workqueue_struct *wq;
 460
 461         /* Display functions */
 462         struct drm_i915_display_funcs display;
 463
 464         /* PCH chipset type */
 465         enum intel_pch pch_type;
 466
 467         unsigned long quirks;
 468
 469         /* Register state */
 470         bool modeset_on_lid;
 471         u8 saveLBB;
 472         u32 saveDSPACNTR;
 473         u32 saveDSPBCNTR;
 474         u32 saveDSPARB;
 475         u32 saveHWS;
 476         u32 savePIPEACONF;
 477         u32 savePIPEBCONF;
 478         u32 savePIPEASRC;
 479         u32 savePIPEBSRC;
 480         u32 saveFPA0;
 481         u32 saveFPA1;
 482         u32 saveDPLL_A;
 483         u32 saveDPLL_A_MD;
 484         u32 saveHTOTAL_A;
 485         u32 saveHBLANK_A;
 486         u32 saveHSYNC_A;
 487         u32 saveVTOTAL_A;
 488         u32 saveVBLANK_A;
 489         u32 saveVSYNC_A;
 490         u32 saveBCLRPAT_A;
 491         u32 saveTRANSACONF;
 492         u32 saveTRANS_HTOTAL_A;
 493         u32 saveTRANS_HBLANK_A;
 494         u32 saveTRANS_HSYNC_A;
 495         u32 saveTRANS_VTOTAL_A;
 496         u32 saveTRANS_VBLANK_A;
 497         u32 saveTRANS_VSYNC_A;
 498         u32 savePIPEASTAT;
 499         u32 saveDSPASTRIDE;
 500         u32 saveDSPASIZE;
 501         u32 saveDSPAPOS;
 502         u32 saveDSPAADDR;
 503         u32 saveDSPASURF;
 504         u32 saveDSPATILEOFF;
 505         u32 savePFIT_PGM_RATIOS;
 506         u32 saveBLC_HIST_CTL;
 507         u32 saveBLC_PWM_CTL;
 508         u32 saveBLC_PWM_CTL2;
 509         u32 saveBLC_CPU_PWM_CTL;
 510         u32 saveBLC_CPU_PWM_CTL2;
 511         u32 saveFPB0;
 512         u32 saveFPB1;
 513         u32 saveDPLL_B;
 514         u32 saveDPLL_B_MD;
 515         u32 saveHTOTAL_B;
 516         u32 saveHBLANK_B;
 517         u32 saveHSYNC_B;
 518         u32 saveVTOTAL_B;
 519         u32 saveVBLANK_B;
 520         u32 saveVSYNC_B;
 521         u32 saveBCLRPAT_B;
 522         u32 saveTRANSBCONF;
 523         u32 saveTRANS_HTOTAL_B;
 524         u32 saveTRANS_HBLANK_B;
 525         u32 saveTRANS_HSYNC_B;
 526         u32 saveTRANS_VTOTAL_B;
 527         u32 saveTRANS_VBLANK_B;
 528         u32 saveTRANS_VSYNC_B;
 529         u32 savePIPEBSTAT;
 530         u32 saveDSPBSTRIDE;
 531         u32 saveDSPBSIZE;
 532         u32 saveDSPBPOS;
 533         u32 saveDSPBADDR;
 534         u32 saveDSPBSURF;
 535         u32 saveDSPBTILEOFF;
 536         u32 saveVGA0;
 537         u32 saveVGA1;
 538         u32 saveVGA_PD;
 539         u32 saveVGACNTRL;
 540         u32 saveADPA;
 541         u32 saveLVDS;
 542         u32 savePP_ON_DELAYS;
 543         u32 savePP_OFF_DELAYS;
 544         u32 saveDVOA;
 545         u32 saveDVOB;
 546         u32 saveDVOC;
 547         u32 savePP_ON;
 548         u32 savePP_OFF;
 549         u32 savePP_CONTROL;
 550         u32 savePP_DIVISOR;
 551         u32 savePFIT_CONTROL;
 552         u32 save_palette_a[256];
 553         u32 save_palette_b[256];
 554         u32 saveDPFC_CB_BASE;
 555         u32 saveFBC_CFB_BASE;
 556         u32 saveFBC_LL_BASE;
 557         u32 saveFBC_CONTROL;
 558         u32 saveFBC_CONTROL2;
 559         u32 saveIER;
 560         u32 saveIIR;
 561         u32 saveIMR;
 562         u32 saveDEIER;
 563         u32 saveDEIMR;
 564         u32 saveGTIER;
 565         u32 saveGTIMR;
 566         u32 saveFDI_RXA_IMR;
 567         u32 saveFDI_RXB_IMR;
 568         u32 saveCACHE_MODE_0;
 569         u32 saveMI_ARB_STATE;
 570         u32 saveSWF0[16];
 571         u32 saveSWF1[16];
 572         u32 saveSWF2[3];
 573         u8 saveMSR;
 574         u8 saveSR[8];
 575         u8 saveGR[25];
 576         u8 saveAR_INDEX;
 577         u8 saveAR[21];
 578         u8 saveDACMASK;
 579         u8 saveCR[37];
 580         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 581         u32 saveCURACNTR;
 582         u32 saveCURAPOS;
 583         u32 saveCURABASE;
 584         u32 saveCURBCNTR;
 585         u32 saveCURBPOS;
 586         u32 saveCURBBASE;
 587         u32 saveCURSIZE;
 588         u32 saveDP_B;
 589         u32 saveDP_C;
 590         u32 saveDP_D;
 591         u32 savePIPEA_GMCH_DATA_M;
 592         u32 savePIPEB_GMCH_DATA_M;
 593         u32 savePIPEA_GMCH_DATA_N;
 594         u32 savePIPEB_GMCH_DATA_N;
 595         u32 savePIPEA_DP_LINK_M;
 596         u32 savePIPEB_DP_LINK_M;
 597         u32 savePIPEA_DP_LINK_N;
 598         u32 savePIPEB_DP_LINK_N;
 599         u32 saveFDI_RXA_CTL;
 600         u32 saveFDI_TXA_CTL;
 601         u32 saveFDI_RXB_CTL;
 602         u32 saveFDI_TXB_CTL;
 603         u32 savePFA_CTL_1;
 604         u32 savePFB_CTL_1;
 605         u32 savePFA_WIN_SZ;
 606         u32 savePFB_WIN_SZ;
 607         u32 savePFA_WIN_POS;
 608         u32 savePFB_WIN_POS;
 609         u32 savePCH_DREF_CONTROL;
 610         u32 saveDISP_ARB_CTL;
 611         u32 savePIPEA_DATA_M1;
 612         u32 savePIPEA_DATA_N1;
 613         u32 savePIPEA_LINK_M1;
 614         u32 savePIPEA_LINK_N1;
 615         u32 savePIPEB_DATA_M1;
 616         u32 savePIPEB_DATA_N1;
 617         u32 savePIPEB_LINK_M1;
 618         u32 savePIPEB_LINK_N1;
 619         u32 saveMCHBAR_RENDER_STANDBY;
 620         u32 savePCH_PORT_HOTPLUG;
 621
 622         struct {
 623                 /** Bridge to intel-gtt-ko */
 624                 const struct intel_gtt *gtt;
 625                 /** Memory allocator for GTT stolen memory */
 626                 struct drm_mm stolen;
 627                 /** Memory allocator for GTT */
 628                 struct drm_mm gtt_space;
 629                 /** List of all objects in gtt_space. Used to restore gtt
 630                  * mappings on resume */
 631                 struct list_head gtt_list;
 632
 633                 /** Usable portion of the GTT for GEM */
 634                 unsigned long gtt_start;
 635                 unsigned long gtt_mappable_end;
 636                 unsigned long gtt_end;
 637
 638                 struct io_mapping *gtt_mapping;
 639                 int gtt_mtrr;
 640
 641                 /** PPGTT used for aliasing the PPGTT with the GTT */
 642                 struct i915_hw_ppgtt *aliasing_ppgtt;
 643
 644                 struct shrinker inactive_shrinker;
 645
 646                 /**
 647                  * List of objects currently involved in rendering.
 648                  *
 649                  * Includes buffers having the contents of their GPU caches
 650                  * flushed, not necessarily primitives.  last_rendering_seqno
 651                  * represents when the rendering involved will be completed.
 652                  *
 653                  * A reference is held on the buffer while on this list.
 654                  */
 655                 struct list_head active_list;
 656
 657                 /**
 658                  * List of objects which are not in the ringbuffer but which
 659                  * still have a write_domain which needs to be flushed before
 660                  * unbinding.
 661                  *
 662                  * last_rendering_seqno is 0 while an object is in this list.
 663                  *
 664                  * A reference is held on the buffer while on this list.
 665                  */
 666                 struct list_head flushing_list;
 667
 668                 /**
 669                  * LRU list of objects which are not in the ringbuffer and
 670                  * are ready to unbind, but are still in the GTT.
 671                  *
 672                  * last_rendering_seqno is 0 while an object is in this list.
 673                  *
 674                  * A reference is not held on the buffer while on this list,
 675                  * as merely being GTT-bound shouldn't prevent its being
 676                  * freed, and we'll pull it off the list in the free path.
 677                  */
 678                 struct list_head inactive_list;
 679
 680                 /**
 681                  * LRU list of objects which are not in the ringbuffer but
 682                  * are still pinned in the GTT.
 683                  */
 684                 struct list_head pinned_list;
 685
 686                 /** LRU list of objects with fence regs on them. */
 687                 struct list_head fence_list;
 688
 689                 /**
 690                  * List of objects currently pending being freed.
 691                  *
 692                  * These objects are no longer in use, but due to a signal
 693                  * we were prevented from freeing them at the appointed time.
 694                  */
 695                 struct list_head deferred_free_list;
 696
 697                 /**
 698                  * We leave the user IRQ off as much as possible,
 699                  * but this means that requests will finish and never
 700                  * be retired once the system goes idle. Set a timer to
 701                  * fire periodically while the ring is running. When it
 702                  * fires, go retire requests.
 703                  */
 704                 struct delayed_work retire_work;
 705
 706                 /**
 707                  * Are we in a non-interruptible section of code like
 708                  * modesetting?
 709                  */
 710                 bool interruptible;
 711
 712                 /**
 713                  * Flag if the X Server, and thus DRM, is not currently in
 714                  * control of the device.
 715                  *
 716                  * This is set between LeaveVT and EnterVT.  It needs to be
 717                  * replaced with a semaphore.  It also needs to be
 718                  * transitioned away from for kernel modesetting.
 719                  */
 720                 int suspended;
 721
 722                 /**
 723                  * Flag if the hardware appears to be wedged.
 724                  *
 725                  * This is set when attempts to idle the device timeout.
 726                  * It prevents command submission from occurring and makes
 727                  * every pending request fail
 728                  */
 729                 atomic_t wedged;
 730
 731                 /** Bit 6 swizzling required for X tiling */
 732                 uint32_t bit_6_swizzle_x;
 733                 /** Bit 6 swizzling required for Y tiling */
 734                 uint32_t bit_6_swizzle_y;
 735
 736                 /* storage for physical objects */
 737                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 738
 739                 /* accounting, useful for userland debugging */
 740                 size_t gtt_total;
 741                 size_t mappable_gtt_total;
 742                 size_t object_memory;
 743                 u32 object_count;
 744         } mm;
 745         struct sdvo_device_mapping sdvo_mappings[2];
 746         /* indicate whether the LVDS_BORDER should be enabled or not */
 747         unsigned int lvds_border_bits;
 748         /* Panel fitter placement and size for Ironlake+ */
 749         u32 pch_pf_pos, pch_pf_size;
 750
 751         struct drm_crtc *plane_to_crtc_mapping[3];
 752         struct drm_crtc *pipe_to_crtc_mapping[3];
 753         wait_queue_head_t pending_flip_queue;
 754         bool flip_pending_is_done;
 755
 756         /* Reclocking support */
 757         bool render_reclock_avail;
 758         bool lvds_downclock_avail;
 759         /* indicates the reduced downclock for LVDS*/
 760         int lvds_downclock;
 761         struct work_struct idle_work;
 762         struct timer_list idle_timer;
 763         bool busy;
 764         u16 orig_clock;
 765         int child_dev_num;
 766         struct child_device_config *child_dev;
 767         struct drm_connector *int_lvds_connector;
 768         struct drm_connector *int_edp_connector;
 769
 770         bool mchbar_need_disable;
 771
 772         struct work_struct rps_work;
 773         spinlock_t rps_lock;
 774         u32 pm_iir;
 775
 776         u8 cur_delay;
 777         u8 min_delay;
 778         u8 max_delay;
 779         u8 fmax;
 780         u8 fstart;
 781
 782         u64 last_count1;
 783         unsigned long last_time1;
 784         unsigned long chipset_power;
 785         u64 last_count2;
 786         struct timespec last_time2;
 787         unsigned long gfx_power;
 788         int c_m;
 789         int r_t;
 790         u8 corr;
 791         spinlock_t *mchdev_lock;
 792
 793         enum no_fbc_reason no_fbc_reason;
 794
 795         struct drm_mm_node *compressed_fb;
 796         struct drm_mm_node *compressed_llb;
 797
 798         unsigned long last_gpu_reset;
 799
 800         /* list of fbdev register on this device */
 801         struct intel_fbdev *fbdev;
 802
 803         struct backlight_device *backlight;
 804
 805         struct drm_property *broadcast_rgb_property;
 806         struct drm_property *force_audio_property;
 807 } drm_i915_private_t;
 808
 809 enum hdmi_force_audio {
 810         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
 811         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
 812         HDMI_AUDIO_AUTO,                /* trust EDID */
 813         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
 814 };
 815
 816 enum i915_cache_level {
 817         I915_CACHE_NONE,
 818         I915_CACHE_LLC,
 819         I915_CACHE_LLC_MLC, /* gen6+ */
 820 };
 821
 822 struct drm_i915_gem_object {
 823         struct drm_gem_object base;
 824
 825         /** Current space allocated to this object in the GTT, if any. */
 826         struct drm_mm_node *gtt_space;
 827         struct list_head gtt_list;
 828
 829         /** This object's place on the active/flushing/inactive lists */
 830         struct list_head ring_list;
 831         struct list_head mm_list;
 832         /** This object's place on GPU write list */
 833         struct list_head gpu_write_list;
 834         /** This object's place in the batchbuffer or on the eviction list */
 835         struct list_head exec_list;
 836
 837         /**
 838          * This is set if the object is on the active or flushing lists
 839          * (has pending rendering), and is not set if it's on inactive (ready
 840          * to be unbound).
 841          */
 842         unsigned int active:1;
 843
 844         /**
 845          * This is set if the object has been written to since last bound
 846          * to the GTT
 847          */
 848         unsigned int dirty:1;
 849
 850         /**
 851          * This is set if the object has been written to since the last
 852          * GPU flush.
 853          */
 854         unsigned int pending_gpu_write:1;
 855
 856         /**
 857          * Fence register bits (if any) for this object.  Will be set
 858          * as needed when mapped into the GTT.
 859          * Protected by dev->struct_mutex.
 860          */
 861         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
 862
 863         /**
 864          * Advice: are the backing pages purgeable?
 865          */
 866         unsigned int madv:2;
 867
 868         /**
 869          * Current tiling mode for the object.
 870          */
 871         unsigned int tiling_mode:2;
 872         unsigned int tiling_changed:1;
 873
 874         /** How many users have pinned this object in GTT space. The following
 875          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 876          * (via user_pin_count), execbuffer (objects are not allowed multiple
 877          * times for the same batchbuffer), and the framebuffer code. When
 878          * switching/pageflipping, the framebuffer code has at most two buffers
 879          * pinned per crtc.
 880          *
 881          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 882          * bits with absolutely no headroom. So use 4 bits. */
 883         unsigned int pin_count:4;
 884 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 885
 886         /**
 887          * Is the object at the current location in the gtt mappable and
 888          * fenceable? Used to avoid costly recalculations.
 889          */
 890         unsigned int map_and_fenceable:1;
 891
 892         /**
 893          * Whether the current gtt mapping needs to be mappable (and isn't just
 894          * mappable by accident). Track pin and fault separate for a more
 895          * accurate mappable working set.
 896          */
 897         unsigned int fault_mappable:1;
 898         unsigned int pin_mappable:1;
 899
 900         /*
 901          * Is the GPU currently using a fence to access this buffer,
 902          */
 903         unsigned int pending_fenced_gpu_access:1;
 904         unsigned int fenced_gpu_access:1;
 905
 906         unsigned int cache_level:2;
 907
 908         unsigned int has_aliasing_ppgtt_mapping:1;
 909         unsigned int has_global_gtt_mapping:1;
 910
 911         struct page **pages;
 912
 913         /**
 914          * DMAR support
 915          */
 916         struct scatterlist *sg_list;
 917         int num_sg;
 918
 919         /**
 920          * Used for performing relocations during execbuffer insertion.
 921          */
 922         struct hlist_node exec_node;
 923         unsigned long exec_handle;
 924         struct drm_i915_gem_exec_object2 *exec_entry;
 925
 926         /**
 927          * Current offset of the object in GTT space.
 928          *
 929          * This is the same as gtt_space->start
 930          */
 931         uint32_t gtt_offset;
 932
 933         /** Breadcrumb of last rendering to the buffer. */
 934         uint32_t last_rendering_seqno;
 935         struct intel_ring_buffer *ring;
 936
 937         /** Breadcrumb of last fenced GPU access to the buffer. */
 938         uint32_t last_fenced_seqno;
 939         struct intel_ring_buffer *last_fenced_ring;
 940
 941         /** Current tiling stride for the object, if it's tiled. */
 942         uint32_t stride;
 943
 944         /** Record of address bit 17 of each page at last unbind. */
 945         unsigned long *bit_17;
 946
 947         /** User space pin count and filp owning the pin */
 948         uint32_t user_pin_count;
 949         struct drm_file *pin_filp;
 950
 951         /** for phy allocated objects */
 952         struct drm_i915_gem_phys_object *phys_obj;
 953
 954         /**
 955          * Number of crtcs where this object is currently the fb, but
 956          * will be page flipped away on the next vblank.  When it
 957          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 958          */
 959         atomic_t pending_flip;
 960 };
 961
 962 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 963
 964 /**
 965  * Request queue structure.
 966  *
 967  * The request queue allows us to note sequence numbers that have been emitted
 968  * and may be associated with active buffers to be retired.
 969  *
 970  * By keeping this list, we can avoid having to do questionable
 971  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 972  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 973  */
 974 struct drm_i915_gem_request {
 975         /** On Which ring this request was generated */
 976         struct intel_ring_buffer *ring;
 977
 978         /** GEM sequence number associated with this request. */
 979         uint32_t seqno;
 980
 981         /** Postion in the ringbuffer of the end of the request */
 982         u32 tail;
 983
 984         /** Time at which this request was emitted, in jiffies. */
 985         unsigned long emitted_jiffies;
 986
 987         /** global list entry for this request */
 988         struct list_head list;
 989
 990         struct drm_i915_file_private *file_priv;
 991         /** file_priv list entry for this request */
 992         struct list_head client_list;
 993 };
 994
 995 struct drm_i915_file_private {
 996         struct {
 997                 struct spinlock lock;
 998                 struct list_head request_list;
 999         } mm;
1000 };
1001
1002 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1003
1004 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1005 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1006 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1007 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1008 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1009 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1010 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1011 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1012 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1013 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1014 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1015 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1016 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1017 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1018 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1019 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1020 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1021 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1022 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1023 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1024 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1025 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1026
1027 /*
1028  * The genX designation typically refers to the render engine, so render
1029  * capability related checks should use IS_GEN, while display and other checks
1030  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1031  * chips, etc.).
1032  */
1033 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1034 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1035 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1036 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1037 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1038 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1039
1040 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1041 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1042 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1043 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1044
1045 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6)
1046
1047 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1048 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1049
1050 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1051  * rows, which changed the alignment requirements and fence programming.
1052  */
1053 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1054                                                       IS_I915GM(dev)))
1055 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1056 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1057 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1058 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1059 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1060 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1061 /* dsparb controlled by hw only */
1062 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1063
1064 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1065 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1066 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1067
1068 #define HAS_PCH_SPLIT(dev) (INTEL_INFO(dev)->has_pch_split)
1069 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1070
1071 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1072 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1073 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1074 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1075
1076 #include "i915_trace.h"
1077
1078 /**
1079  * RC6 is a special power stage which allows the GPU to enter an very
1080  * low-voltage mode when idle, using down to 0V while at this stage.  This
1081  * stage is entered automatically when the GPU is idle when RC6 support is
1082  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1083  *
1084  * There are different RC6 modes available in Intel GPU, which differentiate
1085  * among each other with the latency required to enter and leave RC6 and
1086  * voltage consumed by the GPU in different states.
1087  *
1088  * The combination of the following flags define which states GPU is allowed
1089  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1090  * RC6pp is deepest RC6. Their support by hardware varies according to the
1091  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1092  * which brings the most power savings; deeper states save more power, but
1093  * require higher latency to switch to and wake up.
1094  */
1095 #define INTEL_RC6_ENABLE                        (1<<0)
1096 #define INTEL_RC6p_ENABLE                       (1<<1)
1097 #define INTEL_RC6pp_ENABLE                      (1<<2)
1098
1099 extern struct drm_ioctl_desc i915_ioctls[];
1100 extern int i915_max_ioctl;
1101 extern unsigned int i915_fbpercrtc __always_unused;
1102 extern int i915_panel_ignore_lid __read_mostly;
1103 extern unsigned int i915_powersave __read_mostly;
1104 extern int i915_semaphores __read_mostly;
1105 extern unsigned int i915_lvds_downclock __read_mostly;
1106 extern int i915_lvds_channel_mode __read_mostly;
1107 extern int i915_panel_use_ssc __read_mostly;
1108 extern int i915_vbt_sdvo_panel_type __read_mostly;
1109 extern int i915_enable_rc6 __read_mostly;
1110 extern int i915_enable_fbc __read_mostly;
1111 extern bool i915_enable_hangcheck __read_mostly;
1112 extern int i915_enable_ppgtt __read_mostly;
1113
1114 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1115 extern int i915_resume(struct drm_device *dev);
1116 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1117 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1118
1119                                 /* i915_dma.c */
1120 extern void i915_kernel_lost_context(struct drm_device * dev);
1121 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1122 extern int i915_driver_unload(struct drm_device *);
1123 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1124 extern void i915_driver_lastclose(struct drm_device * dev);
1125 extern void i915_driver_preclose(struct drm_device *dev,
1126                                  struct drm_file *file_priv);
1127 extern void i915_driver_postclose(struct drm_device *dev,
1128                                   struct drm_file *file_priv);
1129 extern int i915_driver_device_is_agp(struct drm_device * dev);
1130 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1131                               unsigned long arg);
1132 extern int i915_emit_box(struct drm_device *dev,
1133                          struct drm_clip_rect *box,
1134                          int DR1, int DR4);
1135 extern int i915_reset(struct drm_device *dev, u8 flags);
1136 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1137 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1138 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1139 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1140
1141
1142 /* i915_irq.c */
1143 void i915_hangcheck_elapsed(unsigned long data);
1144 void i915_handle_error(struct drm_device *dev, bool wedged);
1145 extern int i915_irq_emit(struct drm_device *dev, void *data,
1146                          struct drm_file *file_priv);
1147 extern int i915_irq_wait(struct drm_device *dev, void *data,
1148                          struct drm_file *file_priv);
1149
1150 extern void intel_irq_init(struct drm_device *dev);
1151
1152 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
1153                                 struct drm_file *file_priv);
1154 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
1155                                 struct drm_file *file_priv);
1156 extern int i915_vblank_swap(struct drm_device *dev, void *data,
1157                             struct drm_file *file_priv);
1158
1159 void
1160 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1161
1162 void
1163 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1164
1165 void intel_enable_asle(struct drm_device *dev);
1166
1167 #ifdef CONFIG_DEBUG_FS
1168 extern void i915_destroy_error_state(struct drm_device *dev);
1169 #else
1170 #define i915_destroy_error_state(x)
1171 #endif
1172
1173
1174 /* i915_gem.c */
1175 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1176                         struct drm_file *file_priv);
1177 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1178                           struct drm_file *file_priv);
1179 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1180                          struct drm_file *file_priv);
1181 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1182                           struct drm_file *file_priv);
1183 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1184                         struct drm_file *file_priv);
1185 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1186                         struct drm_file *file_priv);
1187 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1188                               struct drm_file *file_priv);
1189 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1190                              struct drm_file *file_priv);
1191 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1192                         struct drm_file *file_priv);
1193 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1194                          struct drm_file *file_priv);
1195 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1196                        struct drm_file *file_priv);
1197 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1198                          struct drm_file *file_priv);
1199 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1200                         struct drm_file *file_priv);
1201 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1202                             struct drm_file *file_priv);
1203 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1204                            struct drm_file *file_priv);
1205 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1206                            struct drm_file *file_priv);
1207 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1208                            struct drm_file *file_priv);
1209 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1210                         struct drm_file *file_priv);
1211 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1212                         struct drm_file *file_priv);
1213 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1214                                 struct drm_file *file_priv);
1215 void i915_gem_load(struct drm_device *dev);
1216 int i915_gem_init_object(struct drm_gem_object *obj);
1217 int __must_check i915_gem_flush_ring(struct intel_ring_buffer *ring,
1218                                      uint32_t invalidate_domains,
1219                                      uint32_t flush_domains);
1220 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1221                                                   size_t size);
1222 void i915_gem_free_object(struct drm_gem_object *obj);
1223 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1224                                      uint32_t alignment,
1225                                      bool map_and_fenceable);
1226 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1227 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1228 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1229 void i915_gem_lastclose(struct drm_device *dev);
1230
1231 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1232 int __must_check i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj);
1233 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1234                                     struct intel_ring_buffer *ring,
1235                                     u32 seqno);
1236
1237 int i915_gem_dumb_create(struct drm_file *file_priv,
1238                          struct drm_device *dev,
1239                          struct drm_mode_create_dumb *args);
1240 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1241                       uint32_t handle, uint64_t *offset);
1242 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1243                           uint32_t handle);
1244 /**
1245  * Returns true if seq1 is later than seq2.
1246  */
1247 static inline bool
1248 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1249 {
1250         return (int32_t)(seq1 - seq2) >= 0;
1251 }
1252
1253 u32 i915_gem_next_request_seqno(struct intel_ring_buffer *ring);
1254
1255 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj,
1256                                            struct intel_ring_buffer *pipelined);
1257 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1258
1259 static inline void
1260 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1261 {
1262         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1263                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1264                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1265         }
1266 }
1267
1268 static inline void
1269 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1270 {
1271         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1272                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1273                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1274         }
1275 }
1276
1277 void i915_gem_retire_requests(struct drm_device *dev);
1278 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1279
1280 void i915_gem_reset(struct drm_device *dev);
1281 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1282 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1283                                             uint32_t read_domains,
1284                                             uint32_t write_domain);
1285 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1286 int __must_check i915_gem_init_hw(struct drm_device *dev);
1287 void i915_gem_init_swizzling(struct drm_device *dev);
1288 void i915_gem_init_ppgtt(struct drm_device *dev);
1289 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1290 int __must_check i915_gpu_idle(struct drm_device *dev, bool do_retire);
1291 int __must_check i915_gem_idle(struct drm_device *dev);
1292 int __must_check i915_add_request(struct intel_ring_buffer *ring,
1293                                   struct drm_file *file,
1294                                   struct drm_i915_gem_request *request);
1295 int __must_check i915_wait_request(struct intel_ring_buffer *ring,
1296                                    uint32_t seqno,
1297                                    bool do_retire);
1298 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1299 int __must_check
1300 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1301                                   bool write);
1302 int __must_check
1303 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1304 int __must_check
1305 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1306                                      u32 alignment,
1307                                      struct intel_ring_buffer *pipelined);
1308 int i915_gem_attach_phys_object(struct drm_device *dev,
1309                                 struct drm_i915_gem_object *obj,
1310                                 int id,
1311                                 int align);
1312 void i915_gem_detach_phys_object(struct drm_device *dev,
1313                                  struct drm_i915_gem_object *obj);
1314 void i915_gem_free_all_phys_object(struct drm_device *dev);
1315 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1316
1317 uint32_t
1318 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1319                                     uint32_t size,
1320                                     int tiling_mode);
1321
1322 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1323                                     enum i915_cache_level cache_level);
1324
1325 /* i915_gem_gtt.c */
1326 int __must_check i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1327 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1328 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1329                             struct drm_i915_gem_object *obj,
1330                             enum i915_cache_level cache_level);
1331 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1332                               struct drm_i915_gem_object *obj);
1333
1334 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1335 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1336 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1337                                 enum i915_cache_level cache_level);
1338 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1339 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1340 void i915_gem_init_global_gtt(struct drm_device *dev,
1341                               unsigned long start,
1342                               unsigned long mappable_end,
1343                               unsigned long end);
1344
1345 /* i915_gem_evict.c */
1346 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1347                                           unsigned alignment, bool mappable);
1348 int __must_check i915_gem_evict_everything(struct drm_device *dev,
1349                                            bool purgeable_only);
1350 int __must_check i915_gem_evict_inactive(struct drm_device *dev,
1351                                          bool purgeable_only);
1352
1353 /* i915_gem_tiling.c */
1354 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1355 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1356 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1357
1358 /* i915_gem_debug.c */
1359 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1360                           const char *where, uint32_t mark);
1361 #if WATCH_LISTS
1362 int i915_verify_lists(struct drm_device *dev);
1363 #else
1364 #define i915_verify_lists(dev) 0
1365 #endif
1366 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1367                                      int handle);
1368 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1369                           const char *where, uint32_t mark);
1370
1371 /* i915_debugfs.c */
1372 int i915_debugfs_init(struct drm_minor *minor);
1373 void i915_debugfs_cleanup(struct drm_minor *minor);
1374
1375 /* i915_suspend.c */
1376 extern int i915_save_state(struct drm_device *dev);
1377 extern int i915_restore_state(struct drm_device *dev);
1378
1379 /* i915_suspend.c */
1380 extern int i915_save_state(struct drm_device *dev);
1381 extern int i915_restore_state(struct drm_device *dev);
1382
1383 /* intel_i2c.c */
1384 extern int intel_setup_gmbus(struct drm_device *dev);
1385 extern void intel_teardown_gmbus(struct drm_device *dev);
1386 extern inline bool intel_gmbus_is_port_valid(unsigned port)
1387 {
1388         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1389 }
1390
1391 extern struct i2c_adapter *intel_gmbus_get_adapter(
1392                 struct drm_i915_private *dev_priv, unsigned port);
1393 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1394 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1395 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1396 {
1397         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1398 }
1399 extern void intel_i2c_reset(struct drm_device *dev);
1400
1401 /* intel_opregion.c */
1402 extern int intel_opregion_setup(struct drm_device *dev);
1403 #ifdef CONFIG_ACPI
1404 extern void intel_opregion_init(struct drm_device *dev);
1405 extern void intel_opregion_fini(struct drm_device *dev);
1406 extern void intel_opregion_asle_intr(struct drm_device *dev);
1407 extern void intel_opregion_gse_intr(struct drm_device *dev);
1408 extern void intel_opregion_enable_asle(struct drm_device *dev);
1409 #else
1410 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1411 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1412 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1413 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1414 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1415 #endif
1416
1417 /* intel_acpi.c */
1418 #ifdef CONFIG_ACPI
1419 extern void intel_register_dsm_handler(void);
1420 extern void intel_unregister_dsm_handler(void);
1421 #else
1422 static inline void intel_register_dsm_handler(void) { return; }
1423 static inline void intel_unregister_dsm_handler(void) { return; }
1424 #endif /* CONFIG_ACPI */
1425
1426 /* modesetting */
1427 extern void intel_modeset_init(struct drm_device *dev);
1428 extern void intel_modeset_gem_init(struct drm_device *dev);
1429 extern void intel_modeset_cleanup(struct drm_device *dev);
1430 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1431 extern bool intel_fbc_enabled(struct drm_device *dev);
1432 extern void intel_disable_fbc(struct drm_device *dev);
1433 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1434 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1435 extern void ironlake_enable_rc6(struct drm_device *dev);
1436 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1437 extern void intel_detect_pch(struct drm_device *dev);
1438 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1439
1440 extern void __gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1441 extern void __gen6_gt_force_wake_mt_get(struct drm_i915_private *dev_priv);
1442 extern void __gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1443 extern void __gen6_gt_force_wake_mt_put(struct drm_i915_private *dev_priv);
1444
1445 extern void vlv_force_wake_get(struct drm_i915_private *dev_priv);
1446 extern void vlv_force_wake_put(struct drm_i915_private *dev_priv);
1447
1448 /* overlay */
1449 #ifdef CONFIG_DEBUG_FS
1450 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1451 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1452
1453 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1454 extern void intel_display_print_error_state(struct seq_file *m,
1455                                             struct drm_device *dev,
1456                                             struct intel_display_error_state *error);
1457 #endif
1458
1459 #define LP_RING(d) (&((struct drm_i915_private *)(d))->ring[RCS])
1460
1461 #define BEGIN_LP_RING(n) \
1462         intel_ring_begin(LP_RING(dev_priv), (n))
1463
1464 #define OUT_RING(x) \
1465         intel_ring_emit(LP_RING(dev_priv), x)
1466
1467 #define ADVANCE_LP_RING() \
1468         intel_ring_advance(LP_RING(dev_priv))
1469
1470 /**
1471  * Lock test for when it's just for synchronization of ring access.
1472  *
1473  * In that case, we don't need to do it when GEM is initialized as nobody else
1474  * has access to the ring.
1475  */
1476 #define RING_LOCK_TEST_WITH_RETURN(dev, file) do {                      \
1477         if (LP_RING(dev->dev_private)->obj == NULL)                     \
1478                 LOCK_TEST_WITH_RETURN(dev, file);                       \
1479 } while (0)
1480
1481 /* On SNB platform, before reading ring registers forcewake bit
1482  * must be set to prevent GT core from power down and stale values being
1483  * returned.
1484  */
1485 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1486 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1487 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1488
1489 #define __i915_read(x, y) \
1490         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1491
1492 __i915_read(8, b)
1493 __i915_read(16, w)
1494 __i915_read(32, l)
1495 __i915_read(64, q)
1496 #undef __i915_read
1497
1498 #define __i915_write(x, y) \
1499         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1500
1501 __i915_write(8, b)
1502 __i915_write(16, w)
1503 __i915_write(32, l)
1504 __i915_write(64, q)
1505 #undef __i915_write
1506
1507 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1508 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1509
1510 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1511 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1512 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1513 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1514
1515 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1516 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1517 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1518 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1519
1520 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1521 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1522
1523 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1524 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1525
1526
1527 #endif