drivers/gpu/arm/midgard/mali_midg_regmap.h

   1 /*
   2  *
   3  * (C) COPYRIGHT ARM Limited. All rights reserved.
   4  *
   5  * This program is free software and is provided to you under the terms of the
   6  * GNU General Public License version 2 as published by the Free Software
   7  * Foundation, and any use by you of this program is subject to the terms
   8  * of such GNU licence.
   9  *
  10  * A copy of the licence is included with the program, and can also be obtained
  11  * from Free Software Foundation, Inc., 51 Franklin Street, Fifth Floor,
  12  * Boston, MA  02110-1301, USA.
  13  *
  14  */
  15
  16
  17
  18
  19
  20 #ifndef _MIDGARD_REGMAP_H_
  21 #define _MIDGARD_REGMAP_H_
  22
  23 /*
  24  * Begin Register Offsets
  25  */
  26
  27 #define GPU_CONTROL_BASE        0x0000
  28 #define GPU_CONTROL_REG(r)      (GPU_CONTROL_BASE + (r))
  29 #define GPU_ID                  0x000   /* (RO) GPU and revision identifier */
  30 #define L2_FEATURES             0x004   /* (RO) Level 2 cache features */
  31 #define L3_FEATURES             0x008   /* (RO) Level 3 cache features */
  32 #define TILER_FEATURES          0x00C   /* (RO) Tiler Features */
  33 #define MEM_FEATURES            0x010   /* (RO) Memory system features */
  34 #define MMU_FEATURES            0x014   /* (RO) MMU features */
  35 #define AS_PRESENT              0x018   /* (RO) Address space slots present */
  36 #define JS_PRESENT              0x01C   /* (RO) Job slots present */
  37 #define GPU_IRQ_RAWSTAT         0x020   /* (RW) */
  38 #define GPU_IRQ_CLEAR           0x024   /* (WO) */
  39 #define GPU_IRQ_MASK            0x028   /* (RW) */
  40 #define GPU_IRQ_STATUS          0x02C   /* (RO) */
  41
  42 /* IRQ flags */
  43 #define GPU_FAULT               (1 << 0)        /* A GPU Fault has occurred */
  44 #define MULTIPLE_GPU_FAULTS     (1 << 7)        /* More than one GPU Fault occurred. */
  45 #define RESET_COMPLETED         (1 << 8)        /* Set when a reset has completed. Intended to use with SOFT_RESET
  46                                                    commands which may take time. */
  47 #define POWER_CHANGED_SINGLE    (1 << 9)        /* Set when a single core has finished powering up or down. */
  48 #define POWER_CHANGED_ALL       (1 << 10)       /* Set when all cores have finished powering up or down
  49                                                    and the power manager is idle. */
  50
  51 #define PRFCNT_SAMPLE_COMPLETED (1 << 16)       /* Set when a performance count sample has completed. */
  52 #define CLEAN_CACHES_COMPLETED  (1 << 17)       /* Set when a cache clean operation has completed. */
  53
  54 #define GPU_IRQ_REG_ALL (GPU_FAULT | MULTIPLE_GPU_FAULTS | RESET_COMPLETED \
  55                         | POWER_CHANGED_ALL | PRFCNT_SAMPLE_COMPLETED)
  56
  57 #define GPU_COMMAND             0x030   /* (WO) */
  58 #define GPU_STATUS              0x034   /* (RO) */
  59
  60 #define GROUPS_L2_COHERENT      (1 << 0)        /* Cores groups are l2 coherent */
  61 #define GROUPS_L3_COHERENT      (1 << 1)        /* Cores groups are l3 coherent */
  62
  63 #define GPU_FAULTSTATUS         0x03C   /* (RO) GPU exception type and fault status */
  64 #define GPU_FAULTADDRESS_LO     0x040   /* (RO) GPU exception fault address, low word */
  65 #define GPU_FAULTADDRESS_HI     0x044   /* (RO) GPU exception fault address, high word */
  66
  67 #define PWR_KEY                 0x050   /* (WO) Power manager key register */
  68 #define PWR_OVERRIDE0           0x054   /* (RW) Power manager override settings */
  69 #define PWR_OVERRIDE1           0x058   /* (RW) Power manager override settings */
  70
  71 #define PRFCNT_BASE_LO          0x060   /* (RW) Performance counter memory region base address, low word */
  72 #define PRFCNT_BASE_HI          0x064   /* (RW) Performance counter memory region base address, high word */
  73 #define PRFCNT_CONFIG           0x068   /* (RW) Performance counter configuration */
  74 #define PRFCNT_JM_EN            0x06C   /* (RW) Performance counter enable flags for Job Manager */
  75 #define PRFCNT_SHADER_EN        0x070   /* (RW) Performance counter enable flags for shader cores */
  76 #define PRFCNT_TILER_EN         0x074   /* (RW) Performance counter enable flags for tiler */
  77 #define PRFCNT_L3_CACHE_EN      0x078   /* (RW) Performance counter enable flags for L3 cache */
  78 #define PRFCNT_MMU_L2_EN        0x07C   /* (RW) Performance counter enable flags for MMU/L2 cache */
  79
  80 #define CYCLE_COUNT_LO          0x090   /* (RO) Cycle counter, low word */
  81 #define CYCLE_COUNT_HI          0x094   /* (RO) Cycle counter, high word */
  82 #define TIMESTAMP_LO            0x098   /* (RO) Global time stamp counter, low word */
  83 #define TIMESTAMP_HI            0x09C   /* (RO) Global time stamp counter, high word */
  84
  85 #define THREAD_MAX_THREADS              0x0A0   /* (RO) Maximum number of threads per core */
  86 #define THREAD_MAX_WORKGROUP_SIZE 0x0A4 /* (RO) Maximum workgroup size */
  87 #define THREAD_MAX_BARRIER_SIZE 0x0A8   /* (RO) Maximum threads waiting at a barrier */
  88 #define THREAD_FEATURES         0x0AC   /* (RO) Thread features */
  89
  90 #define TEXTURE_FEATURES_0      0x0B0   /* (RO) Support flags for indexed texture formats 0..31 */
  91 #define TEXTURE_FEATURES_1      0x0B4   /* (RO) Support flags for indexed texture formats 32..63 */
  92 #define TEXTURE_FEATURES_2      0x0B8   /* (RO) Support flags for indexed texture formats 64..95 */
  93
  94 #define TEXTURE_FEATURES_REG(n) GPU_CONTROL_REG(TEXTURE_FEATURES_0 + ((n) << 2))
  95
  96 #define JS0_FEATURES            0x0C0   /* (RO) Features of job slot 0 */
  97 #define JS1_FEATURES            0x0C4   /* (RO) Features of job slot 1 */
  98 #define JS2_FEATURES            0x0C8   /* (RO) Features of job slot 2 */
  99 #define JS3_FEATURES            0x0CC   /* (RO) Features of job slot 3 */
 100 #define JS4_FEATURES            0x0D0   /* (RO) Features of job slot 4 */
 101 #define JS5_FEATURES            0x0D4   /* (RO) Features of job slot 5 */
 102 #define JS6_FEATURES            0x0D8   /* (RO) Features of job slot 6 */
 103 #define JS7_FEATURES            0x0DC   /* (RO) Features of job slot 7 */
 104 #define JS8_FEATURES            0x0E0   /* (RO) Features of job slot 8 */
 105 #define JS9_FEATURES            0x0E4   /* (RO) Features of job slot 9 */
 106 #define JS10_FEATURES           0x0E8   /* (RO) Features of job slot 10 */
 107 #define JS11_FEATURES           0x0EC   /* (RO) Features of job slot 11 */
 108 #define JS12_FEATURES           0x0F0   /* (RO) Features of job slot 12 */
 109 #define JS13_FEATURES           0x0F4   /* (RO) Features of job slot 13 */
 110 #define JS14_FEATURES           0x0F8   /* (RO) Features of job slot 14 */
 111 #define JS15_FEATURES           0x0FC   /* (RO) Features of job slot 15 */
 112
 113 #define JS_FEATURES_REG(n)      GPU_CONTROL_REG(JS0_FEATURES + ((n) << 2))
 114
 115 #define SHADER_PRESENT_LO       0x100   /* (RO) Shader core present bitmap, low word */
 116 #define SHADER_PRESENT_HI       0x104   /* (RO) Shader core present bitmap, high word */
 117
 118 #define TILER_PRESENT_LO        0x110   /* (RO) Tiler core present bitmap, low word */
 119 #define TILER_PRESENT_HI        0x114   /* (RO) Tiler core present bitmap, high word */
 120
 121 #define L2_PRESENT_LO           0x120   /* (RO) Level 2 cache present bitmap, low word */
 122 #define L2_PRESENT_HI           0x124   /* (RO) Level 2 cache present bitmap, high word */
 123
 124 #define L3_PRESENT_LO           0x130   /* (RO) Level 3 cache present bitmap, low word */
 125 #define L3_PRESENT_HI           0x134   /* (RO) Level 3 cache present bitmap, high word */
 126
 127 #define SHADER_READY_LO         0x140   /* (RO) Shader core ready bitmap, low word */
 128 #define SHADER_READY_HI         0x144   /* (RO) Shader core ready bitmap, high word */
 129
 130 #define TILER_READY_LO          0x150   /* (RO) Tiler core ready bitmap, low word */
 131 #define TILER_READY_HI          0x154   /* (RO) Tiler core ready bitmap, high word */
 132
 133 #define L2_READY_LO             0x160   /* (RO) Level 2 cache ready bitmap, low word */
 134 #define L2_READY_HI             0x164   /* (RO) Level 2 cache ready bitmap, high word */
 135
 136 #define L3_READY_LO             0x170   /* (RO) Level 3 cache ready bitmap, low word */
 137 #define L3_READY_HI             0x174   /* (RO) Level 3 cache ready bitmap, high word */
 138
 139 #define SHADER_PWRON_LO         0x180   /* (WO) Shader core power on bitmap, low word */
 140 #define SHADER_PWRON_HI         0x184   /* (WO) Shader core power on bitmap, high word */
 141
 142 #define TILER_PWRON_LO          0x190   /* (WO) Tiler core power on bitmap, low word */
 143 #define TILER_PWRON_HI          0x194   /* (WO) Tiler core power on bitmap, high word */
 144
 145 #define L2_PWRON_LO             0x1A0   /* (WO) Level 2 cache power on bitmap, low word */
 146 #define L2_PWRON_HI             0x1A4   /* (WO) Level 2 cache power on bitmap, high word */
 147
 148 #define L3_PWRON_LO             0x1B0   /* (WO) Level 3 cache power on bitmap, low word */
 149 #define L3_PWRON_HI             0x1B4   /* (WO) Level 3 cache power on bitmap, high word */
 150
 151 #define SHADER_PWROFF_LO        0x1C0   /* (WO) Shader core power off bitmap, low word */
 152 #define SHADER_PWROFF_HI        0x1C4   /* (WO) Shader core power off bitmap, high word */
 153
 154 #define TILER_PWROFF_LO         0x1D0   /* (WO) Tiler core power off bitmap, low word */
 155 #define TILER_PWROFF_HI         0x1D4   /* (WO) Tiler core power off bitmap, high word */
 156
 157 #define L2_PWROFF_LO            0x1E0   /* (WO) Level 2 cache power off bitmap, low word */
 158 #define L2_PWROFF_HI            0x1E4   /* (WO) Level 2 cache power off bitmap, high word */
 159
 160 #define L3_PWROFF_LO            0x1F0   /* (WO) Level 3 cache power off bitmap, low word */
 161 #define L3_PWROFF_HI            0x1F4   /* (WO) Level 3 cache power off bitmap, high word */
 162
 163 #define SHADER_PWRTRANS_LO      0x200   /* (RO) Shader core power transition bitmap, low word */
 164 #define SHADER_PWRTRANS_HI      0x204   /* (RO) Shader core power transition bitmap, high word */
 165
 166 #define TILER_PWRTRANS_LO       0x210   /* (RO) Tiler core power transition bitmap, low word */
 167 #define TILER_PWRTRANS_HI       0x214   /* (RO) Tiler core power transition bitmap, high word */
 168
 169 #define L2_PWRTRANS_LO          0x220   /* (RO) Level 2 cache power transition bitmap, low word */
 170 #define L2_PWRTRANS_HI          0x224   /* (RO) Level 2 cache power transition bitmap, high word */
 171
 172 #define L3_PWRTRANS_LO          0x230   /* (RO) Level 3 cache power transition bitmap, low word */
 173 #define L3_PWRTRANS_HI          0x234   /* (RO) Level 3 cache power transition bitmap, high word */
 174
 175 #define SHADER_PWRACTIVE_LO     0x240   /* (RO) Shader core active bitmap, low word */
 176 #define SHADER_PWRACTIVE_HI     0x244   /* (RO) Shader core active bitmap, high word */
 177
 178 #define TILER_PWRACTIVE_LO      0x250   /* (RO) Tiler core active bitmap, low word */
 179 #define TILER_PWRACTIVE_HI      0x254   /* (RO) Tiler core active bitmap, high word */
 180
 181 #define L2_PWRACTIVE_LO         0x260   /* (RO) Level 2 cache active bitmap, low word */
 182 #define L2_PWRACTIVE_HI         0x264   /* (RO) Level 2 cache active bitmap, high word */
 183
 184 #define L3_PWRACTIVE_LO         0x270   /* (RO) Level 3 cache active bitmap, low word */
 185 #define L3_PWRACTIVE_HI         0x274   /* (RO) Level 3 cache active bitmap, high word */
 186
 187 #define SHADER_CONFIG           0xF04   /* (RW) Shader core configuration settings (Mali-T60x additional register) */
 188 #define L2_MMU_CONFIG           0xF0C   /* (RW) Configuration of the L2 cache and MMU (Mali-T60x additional register) */
 189
 190 #define JOB_CONTROL_BASE        0x1000
 191
 192 #define JOB_CONTROL_REG(r)      (JOB_CONTROL_BASE + (r))
 193
 194 #define JOB_IRQ_RAWSTAT         0x000   /* Raw interrupt status register */
 195 #define JOB_IRQ_CLEAR           0x004   /* Interrupt clear register */
 196 #define JOB_IRQ_MASK            0x008   /* Interrupt mask register */
 197 #define JOB_IRQ_STATUS          0x00C   /* Interrupt status register */
 198 #define JOB_IRQ_JS_STATE        0x010   /* status==active and _next == busy snapshot from last JOB_IRQ_CLEAR */
 199 #define JOB_IRQ_THROTTLE        0x014   /* cycles to delay delivering an interrupt externally. The JOB_IRQ_STATUS is NOT affected by this, just the delivery of the interrupt.  */
 200
 201 #define JOB_SLOT0               0x800   /* Configuration registers for job slot 0 */
 202 #define JOB_SLOT1               0x880   /* Configuration registers for job slot 1 */
 203 #define JOB_SLOT2               0x900   /* Configuration registers for job slot 2 */
 204 #define JOB_SLOT3               0x980   /* Configuration registers for job slot 3 */
 205 #define JOB_SLOT4               0xA00   /* Configuration registers for job slot 4 */
 206 #define JOB_SLOT5               0xA80   /* Configuration registers for job slot 5 */
 207 #define JOB_SLOT6               0xB00   /* Configuration registers for job slot 6 */
 208 #define JOB_SLOT7               0xB80   /* Configuration registers for job slot 7 */
 209 #define JOB_SLOT8               0xC00   /* Configuration registers for job slot 8 */
 210 #define JOB_SLOT9               0xC80   /* Configuration registers for job slot 9 */
 211 #define JOB_SLOT10              0xD00   /* Configuration registers for job slot 10 */
 212 #define JOB_SLOT11              0xD80   /* Configuration registers for job slot 11 */
 213 #define JOB_SLOT12              0xE00   /* Configuration registers for job slot 12 */
 214 #define JOB_SLOT13              0xE80   /* Configuration registers for job slot 13 */
 215 #define JOB_SLOT14              0xF00   /* Configuration registers for job slot 14 */
 216 #define JOB_SLOT15              0xF80   /* Configuration registers for job slot 15 */
 217
 218 #define JOB_SLOT_REG(n, r)      (JOB_CONTROL_REG(JOB_SLOT0 + ((n) << 7)) + (r))
 219
 220 #define JSn_HEAD_LO             0x00    /* (RO) Job queue head pointer for job slot n, low word */
 221 #define JSn_HEAD_HI             0x04    /* (RO) Job queue head pointer for job slot n, high word */
 222 #define JSn_TAIL_LO             0x08    /* (RO) Job queue tail pointer for job slot n, low word */
 223 #define JSn_TAIL_HI             0x0C    /* (RO) Job queue tail pointer for job slot n, high word */
 224 #define JSn_AFFINITY_LO         0x10    /* (RO) Core affinity mask for job slot n, low word */
 225 #define JSn_AFFINITY_HI         0x14    /* (RO) Core affinity mask for job slot n, high word */
 226 #define JSn_CONFIG              0x18    /* (RO) Configuration settings for job slot n */
 227
 228 #define JSn_COMMAND             0x20    /* (WO) Command register for job slot n */
 229 #define JSn_STATUS              0x24    /* (RO) Status register for job slot n */
 230
 231 #define JSn_HEAD_NEXT_LO        0x40    /* (RW) Next job queue head pointer for job slot n, low word */
 232 #define JSn_HEAD_NEXT_HI        0x44    /* (RW) Next job queue head pointer for job slot n, high word */
 233
 234 #define JSn_AFFINITY_NEXT_LO    0x50    /* (RW) Next core affinity mask for job slot n, low word */
 235 #define JSn_AFFINITY_NEXT_HI    0x54    /* (RW) Next core affinity mask for job slot n, high word */
 236 #define JSn_CONFIG_NEXT         0x58    /* (RW) Next configuration settings for job slot n */
 237
 238 #define JSn_COMMAND_NEXT        0x60    /* (RW) Next command register for job slot n */
 239
 240 #define MEMORY_MANAGEMENT_BASE  0x2000
 241 #define MMU_REG(r)              (MEMORY_MANAGEMENT_BASE + (r))
 242
 243 #define MMU_IRQ_RAWSTAT         0x000   /* (RW) Raw interrupt status register */
 244 #define MMU_IRQ_CLEAR           0x004   /* (WO) Interrupt clear register */
 245 #define MMU_IRQ_MASK            0x008   /* (RW) Interrupt mask register */
 246 #define MMU_IRQ_STATUS          0x00C   /* (RO) Interrupt status register */
 247
 248 #define MMU_AS0                 0x400   /* Configuration registers for address space 0 */
 249 #define MMU_AS1                 0x440   /* Configuration registers for address space 1 */
 250 #define MMU_AS2                 0x480   /* Configuration registers for address space 2 */
 251 #define MMU_AS3                 0x4C0   /* Configuration registers for address space 3 */
 252 #define MMU_AS4                 0x500   /* Configuration registers for address space 4 */
 253 #define MMU_AS5                 0x540   /* Configuration registers for address space 5 */
 254 #define MMU_AS6                 0x580   /* Configuration registers for address space 6 */
 255 #define MMU_AS7                 0x5C0   /* Configuration registers for address space 7 */
 256 #define MMU_AS8                 0x600   /* Configuration registers for address space 8 */
 257 #define MMU_AS9                 0x640   /* Configuration registers for address space 9 */
 258 #define MMU_AS10                0x680   /* Configuration registers for address space 10 */
 259 #define MMU_AS11                0x6C0   /* Configuration registers for address space 11 */
 260 #define MMU_AS12                0x700   /* Configuration registers for address space 12 */
 261 #define MMU_AS13                0x740   /* Configuration registers for address space 13 */
 262 #define MMU_AS14                0x780   /* Configuration registers for address space 14 */
 263 #define MMU_AS15                0x7C0   /* Configuration registers for address space 15 */
 264
 265 #define MMU_AS_REG(n, r)        (MMU_REG(MMU_AS0 + ((n) << 6)) + (r))
 266
 267 #define ASn_TRANSTAB_LO         0x00    /* (RW) Translation Table Base Address for address space n, low word */
 268 #define ASn_TRANSTAB_HI         0x04    /* (RW) Translation Table Base Address for address space n, high word */
 269 #define ASn_MEMATTR_LO          0x08    /* (RW) Memory attributes for address space n, low word. */
 270 #define ASn_MEMATTR_HI          0x0C    /* (RW) Memory attributes for address space n, high word. */
 271 #define ASn_LOCKADDR_LO         0x10    /* (RW) Lock region address for address space n, low word */
 272 #define ASn_LOCKADDR_HI         0x14    /* (RW) Lock region address for address space n, high word */
 273 #define ASn_COMMAND             0x18    /* (WO) MMU command register for address space n */
 274 #define ASn_FAULTSTATUS         0x1C    /* (RO) MMU fault status register for address space n */
 275 #define ASn_FAULTADDRESS_LO     0x20    /* (RO) Fault Address for address space n, low word */
 276 #define ASn_FAULTADDRESS_HI     0x24    /* (RO) Fault Address for address space n, high word */
 277 #define ASn_STATUS              0x28    /* (RO) Status flags for address space n */
 278
 279 /* End Register Offsets */
 280
 281 /*
 282  * MMU_IRQ_RAWSTAT register values. Values are valid also for
 283    MMU_IRQ_CLEAR, MMU_IRQ_MASK, MMU_IRQ_STATUS registers.
 284  */
 285
 286 #define MMU_REGS_PAGE_FAULT_FLAGS   16
 287
 288 /* Macros return bit number to retrvie page fault or bus eror flag from MMU registers */
 289 #define MMU_REGS_PAGE_FAULT_FLAG(n) (n)
 290 #define MMU_REGS_BUS_ERROR_FLAG(n)  (n + MMU_REGS_PAGE_FAULT_FLAGS)
 291
 292 /*
 293  * Begin MMU TRANSTAB register values
 294  */
 295 #define ASn_TRANSTAB_ADDR_SPACE_MASK   0xfffff000
 296 #define ASn_TRANSTAB_ADRMODE_UNMAPPED  (0u << 0)
 297 #define ASn_TRANSTAB_ADRMODE_IDENTITY  (1u << 1)
 298 #define ASn_TRANSTAB_ADRMODE_TABLE     (3u << 0)
 299 #define ASn_TRANSTAB_READ_INNER        (1u << 2)
 300 #define ASn_TRANSTAB_SHARE_OUTER       (1u << 4)
 301
 302 #define MMU_TRANSTAB_ADRMODE_MASK      0x00000003
 303
 304 /*
 305  * Begin MMU STATUS register values
 306  */
 307 #define ASn_STATUS_FLUSH_ACTIVE 0x01
 308
 309 #define ASn_FAULTSTATUS_ACCESS_TYPE_MASK    (0x3<<8)
 310 #define ASn_FAULTSTATUS_ACCESS_TYPE_EX      (0x1<<8)
 311 #define ASn_FAULTSTATUS_ACCESS_TYPE_READ    (0x2<<8)
 312 #define ASn_FAULTSTATUS_ACCESS_TYPE_WRITE   (0x3<<8)
 313
 314 /*
 315  * Begin Command Values
 316  */
 317
 318 /* JSn_COMMAND register commands */
 319 #define JSn_COMMAND_NOP         0x00    /* NOP Operation. Writing this value is ignored */
 320 #define JSn_COMMAND_START       0x01    /* Start processing a job chain. Writing this value is ignored */
 321 #define JSn_COMMAND_SOFT_STOP   0x02    /* Gently stop processing a job chain */
 322 #define JSn_COMMAND_HARD_STOP   0x03    /* Rudely stop processing a job chain */
 323 #define JSn_COMMAND_SOFT_STOP_0 0x04    /* Execute SOFT_STOP if JOB_CHAIN_FLAG is 0 */
 324 #define JSn_COMMAND_HARD_STOP_0 0x05    /* Execute HARD_STOP if JOB_CHAIN_FLAG is 0 */
 325 #define JSn_COMMAND_SOFT_STOP_1 0x06    /* Execute SOFT_STOP if JOB_CHAIN_FLAG is 1 */
 326 #define JSn_COMMAND_HARD_STOP_1 0x07    /* Execute HARD_STOP if JOB_CHAIN_FLAG is 1 */
 327
 328 /* ASn_COMMAND register commands */
 329 #define ASn_COMMAND_NOP         0x00    /* NOP Operation */
 330 #define ASn_COMMAND_UPDATE      0x01    /* Broadcasts the values in ASn_TRANSTAB and ASn_MEMATTR to all MMUs */
 331 #define ASn_COMMAND_LOCK        0x02    /* Issue a lock region command to all MMUs */
 332 #define ASn_COMMAND_UNLOCK      0x03    /* Issue a flush region command to all MMUs */
 333 #define ASn_COMMAND_FLUSH       0x04    /* Flush all L2 caches then issue a flush region command to all MMUs
 334                                            (deprecated - only for use with T60x) */
 335 #define ASn_COMMAND_FLUSH_PT    0x04    /* Flush all L2 caches then issue a flush region command to all MMUs */
 336 #define ASn_COMMAND_FLUSH_MEM   0x05    /* Wait for memory accesses to complete, flush all the L1s cache then
 337                                            flush all L2 caches then issue a flush region command to all MMUs */
 338
 339 /* Possible values of JSn_CONFIG and JSn_CONFIG_NEXT registers */
 340 #define JSn_CONFIG_START_FLUSH_NO_ACTION        (0u << 0)
 341 #define JSn_CONFIG_START_FLUSH_CLEAN            (1u << 8)
 342 #define JSn_CONFIG_START_FLUSH_CLEAN_INVALIDATE (3u << 8)
 343 #define JSn_CONFIG_START_MMU                    (1u << 10)
 344 #define JSn_CONFIG_JOB_CHAIN_FLAG               (1u << 11)
 345 #define JSn_CONFIG_END_FLUSH_NO_ACTION          JSn_CONFIG_START_FLUSH_NO_ACTION
 346 #define JSn_CONFIG_END_FLUSH_CLEAN              (1u << 12)
 347 #define JSn_CONFIG_END_FLUSH_CLEAN_INVALIDATE   (3u << 12)
 348 #define JSn_CONFIG_THREAD_PRI(n)                ((n) << 16)
 349
 350 /* JSn_STATUS register values */
 351
 352 /* NOTE: Please keep this values in sync with enum base_jd_event_code in mali_base_kernel.h.
 353  * The values are separated to avoid dependency of userspace and kernel code.
 354  */
 355
 356 /* Group of values representing the job status insead a particular fault */
 357 #define JSn_STATUS_NO_EXCEPTION_BASE   0x00
 358 #define JSn_STATUS_INTERRUPTED         (JSn_STATUS_NO_EXCEPTION_BASE + 0x02)    /* 0x02 means INTERRUPTED */
 359 #define JSn_STATUS_STOPPED             (JSn_STATUS_NO_EXCEPTION_BASE + 0x03)    /* 0x03 means STOPPED */
 360 #define JSn_STATUS_TERMINATED          (JSn_STATUS_NO_EXCEPTION_BASE + 0x04)    /* 0x04 means TERMINATED */
 361
 362 /* General fault values */
 363 #define JSn_STATUS_FAULT_BASE          0x40
 364 #define JSn_STATUS_CONFIG_FAULT        (JSn_STATUS_FAULT_BASE)  /* 0x40 means CONFIG FAULT */
 365 #define JSn_STATUS_POWER_FAULT         (JSn_STATUS_FAULT_BASE + 0x01)   /* 0x41 means POWER FAULT */
 366 #define JSn_STATUS_READ_FAULT          (JSn_STATUS_FAULT_BASE + 0x02)   /* 0x42 means READ FAULT */
 367 #define JSn_STATUS_WRITE_FAULT         (JSn_STATUS_FAULT_BASE + 0x03)   /* 0x43 means WRITE FAULT */
 368 #define JSn_STATUS_AFFINITY_FAULT      (JSn_STATUS_FAULT_BASE + 0x04)   /* 0x44 means AFFINITY FAULT */
 369 #define JSn_STATUS_BUS_FAULT           (JSn_STATUS_FAULT_BASE + 0x08)   /* 0x48 means BUS FAULT */
 370
 371 /* Instruction or data faults */
 372 #define JSn_STATUS_INSTRUCTION_FAULT_BASE  0x50
 373 #define JSn_STATUS_INSTR_INVALID_PC        (JSn_STATUS_INSTRUCTION_FAULT_BASE)  /* 0x50 means INSTR INVALID PC */
 374 #define JSn_STATUS_INSTR_INVALID_ENC       (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x01)   /* 0x51 means INSTR INVALID ENC */
 375 #define JSn_STATUS_INSTR_TYPE_MISMATCH     (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x02)   /* 0x52 means INSTR TYPE MISMATCH */
 376 #define JSn_STATUS_INSTR_OPERAND_FAULT     (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x03)   /* 0x53 means INSTR OPERAND FAULT */
 377 #define JSn_STATUS_INSTR_TLS_FAULT         (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x04)   /* 0x54 means INSTR TLS FAULT */
 378 #define JSn_STATUS_INSTR_BARRIER_FAULT     (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x05)   /* 0x55 means INSTR BARRIER FAULT */
 379 #define JSn_STATUS_INSTR_ALIGN_FAULT       (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x06)   /* 0x56 means INSTR ALIGN FAULT */
 380 /* NOTE: No fault with 0x57 code defined in spec. */
 381 #define JSn_STATUS_DATA_INVALID_FAULT      (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x08)   /* 0x58 means DATA INVALID FAULT */
 382 #define JSn_STATUS_TILE_RANGE_FAULT        (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x09)   /* 0x59 means TILE RANGE FAULT */
 383 #define JSn_STATUS_ADDRESS_RANGE_FAULT     (JSn_STATUS_INSTRUCTION_FAULT_BASE + 0x0A)   /* 0x5A means ADDRESS RANGE FAULT */
 384
 385 /* Other faults */
 386 #define JSn_STATUS_MEMORY_FAULT_BASE   0x60
 387 #define JSn_STATUS_OUT_OF_MEMORY       (JSn_STATUS_MEMORY_FAULT_BASE)   /* 0x60 means OUT OF MEMORY */
 388 #define JSn_STATUS_UNKNOWN             0x7F     /* 0x7F means UNKNOWN */
 389
 390 /* GPU_COMMAND values */
 391 #define GPU_COMMAND_NOP                0x00     /* No operation, nothing happens */
 392 #define GPU_COMMAND_SOFT_RESET         0x01     /* Stop all external bus interfaces, and then reset the entire GPU. */
 393 #define GPU_COMMAND_HARD_RESET         0x02     /* Immediately reset the entire GPU. */
 394 #define GPU_COMMAND_PRFCNT_CLEAR       0x03     /* Clear all performance counters, setting them all to zero. */
 395 #define GPU_COMMAND_PRFCNT_SAMPLE      0x04     /* Sample all performance counters, writing them out to memory */
 396 #define GPU_COMMAND_CYCLE_COUNT_START  0x05     /* Starts the cycle counter, and system timestamp propagation */
 397 #define GPU_COMMAND_CYCLE_COUNT_STOP   0x06     /* Stops the cycle counter, and system timestamp propagation */
 398 #define GPU_COMMAND_CLEAN_CACHES       0x07     /* Clean all caches */
 399 #define GPU_COMMAND_CLEAN_INV_CACHES   0x08     /* Clean and invalidate all caches */
 400
 401 /* End Command Values */
 402
 403 /* GPU_STATUS values */
 404 #define GPU_STATUS_PRFCNT_ACTIVE           (1 << 2)     /* Set if the performance counters are active. */
 405
 406 /* PRFCNT_CONFIG register values */
 407 #define PRFCNT_CONFIG_AS_SHIFT    4     /* address space bitmap starts from bit 4 of the register */
 408 #define PRFCNT_CONFIG_MODE_OFF    0     /* The performance counters are disabled. */
 409 #define PRFCNT_CONFIG_MODE_MANUAL 1     /* The performance counters are enabled, but are only written out when a PRFCNT_SAMPLE command is issued using the GPU_COMMAND register. */
 410 #define PRFCNT_CONFIG_MODE_TILE   2     /* The performance counters are enabled, and are written out each time a tile finishes rendering. */
 411
 412 /* AS<n>_MEMATTR values: */
 413 /* Use GPU implementation-defined  caching policy. */
 414 #define ASn_MEMATTR_IMPL_DEF_CACHE_POLICY 0x48
 415 /* The attribute set to force all resources to be cached. */
 416 #define ASn_MEMATTR_FORCE_TO_CACHE_ALL    0x4F
 417 /* Inner write-alloc cache setup, no outer caching */
 418 #define ASn_MEMATTR_WRITE_ALLOC           0x4D
 419 /* symbol for default MEMATTR to use */
 420 #define ASn_MEMATTR_INDEX_DEFAULT               0
 421 /* HW implementation defined caching */
 422 #define ASn_MEMATTR_INDEX_IMPL_DEF_CACHE_POLICY 0
 423 /* Force cache on */
 424 #define ASn_MEMATTR_INDEX_FORCE_TO_CACHE_ALL    1
 425 /* Write-alloc inner */
 426 #define ASn_MEMATTR_INDEX_WRITE_ALLOC           2
 427
 428 /* GPU_ID register */
 429 #define GPU_ID_VERSION_STATUS_SHIFT       0
 430 #define GPU_ID_VERSION_MINOR_SHIFT        4
 431 #define GPU_ID_VERSION_MAJOR_SHIFT        12
 432 #define GPU_ID_VERSION_PRODUCT_ID_SHIFT   16
 433 #define GPU_ID_VERSION_STATUS             (0xF  << GPU_ID_VERSION_STATUS_SHIFT)
 434 #define GPU_ID_VERSION_MINOR              (0xFF << GPU_ID_VERSION_MINOR_SHIFT)
 435 #define GPU_ID_VERSION_MAJOR              (0xF  << GPU_ID_VERSION_MAJOR_SHIFT)
 436 #define GPU_ID_VERSION_PRODUCT_ID         (0xFFFF << GPU_ID_VERSION_PRODUCT_ID_SHIFT)
 437
 438 /* Values for GPU_ID_VERSION_PRODUCT_ID bitfield */
 439 #define GPU_ID_PI_T60X                    0x6956
 440 #define GPU_ID_PI_T62X                    0x0620
 441 #define GPU_ID_PI_T67X                    0x0670
 442 #define GPU_ID_PI_T76X                    0x0750
 443 #define GPU_ID_PI_T72X                    0x0720
 444
 445 /* Values for GPU_ID_VERSION_STATUS field for PRODUCT_ID GPU_ID_PI_T60X */
 446 #define GPU_ID_S_15DEV0                   0x1
 447 #define GPU_ID_S_EAC                      0x2
 448
 449 /* Helper macro to create a GPU_ID assuming valid values for id, major, minor, status */
 450 #define GPU_ID_MAKE(id, major, minor, status) \
 451                 (((id) << GPU_ID_VERSION_PRODUCT_ID_SHIFT) | \
 452                 ((major) << GPU_ID_VERSION_MAJOR_SHIFT) |   \
 453                 ((minor) << GPU_ID_VERSION_MINOR_SHIFT) |   \
 454                 ((status) << GPU_ID_VERSION_STATUS_SHIFT))
 455
 456 /* End GPU_ID register */
 457
 458 /* JS<n>_FEATURES register */
 459
 460 #define JSn_FEATURE_NULL_JOB              (1u << 1)
 461 #define JSn_FEATURE_SET_VALUE_JOB         (1u << 2)
 462 #define JSn_FEATURE_CACHE_FLUSH_JOB       (1u << 3)
 463 #define JSn_FEATURE_COMPUTE_JOB           (1u << 4)
 464 #define JSn_FEATURE_VERTEX_JOB            (1u << 5)
 465 #define JSn_FEATURE_GEOMETRY_JOB          (1u << 6)
 466 #define JSn_FEATURE_TILER_JOB             (1u << 7)
 467 #define JSn_FEATURE_FUSED_JOB             (1u << 8)
 468 #define JSn_FEATURE_FRAGMENT_JOB          (1u << 9)
 469
 470 /* End JS<n>_FEATURES register */
 471
 472 /* L2_MMU_CONFIG register */
 473 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_SHIFT        (24)
 474 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_READS              (0x3 << L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_SHIFT)
 475 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_OCTANT       (0x1 << L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_SHIFT)
 476 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_QUARTER      (0x2 << L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_SHIFT)
 477 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_HALF         (0x3 << L2_MMU_CONFIG_LIMIT_EXTERNAL_READS_SHIFT)
 478
 479 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_SHIFT       (26)
 480 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES             (0x3 << L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_SHIFT)
 481 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_OCTANT      (0x1 << L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_SHIFT)
 482 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_QUARTER     (0x2 << L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_SHIFT)
 483 #define L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_HALF        (0x3 << L2_MMU_CONFIG_LIMIT_EXTERNAL_WRITES_SHIFT)
 484 /* End L2_MMU_CONFIG register */
 485
 486 /* THREAD_* registers */
 487
 488 /* THREAD_FEATURES IMPLEMENTATION_TECHNOLOGY values */
 489 #define IMPLEMENTATION_UNSPECIFIED  0
 490 #define IMPLEMENTATION_SILICON      1
 491 #define IMPLEMENTATION_FPGA         2
 492 #define IMPLEMENTATION_MODEL        3
 493
 494 /* Default values when registers are not supported by the implemented hardware */
 495 #define THREAD_MT_DEFAULT     256
 496 #define THREAD_MWS_DEFAULT    256
 497 #define THREAD_MBS_DEFAULT    256
 498 #define THREAD_MR_DEFAULT     1024
 499 #define THREAD_MTQ_DEFAULT    4
 500 #define THREAD_MTGS_DEFAULT   10
 501
 502 /* End THREAD_* registers */
 503
 504 /* SHADER_CONFIG register */
 505
 506 #define SC_ALT_COUNTERS             (1ul << 3)
 507 #define SC_OVERRIDE_FWD_PIXEL_KILL  (1ul << 4)
 508 #define SC_SDC_DISABLE_OQ_DISCARD   (1ul << 6)
 509 #define SC_LS_PAUSEBUFFER_DISABLE   (1ul << 16)
 510 #define SC_ENABLE_TEXGRD_FLAGS      (1ul << 25)
 511 /* End SHADER_CONFIG register */
 512
 513 #endif                          /* _MIDGARD_REGMAP_H_ */