regmap: rbtree: Fixed node range check on sync
[firefly-linux-kernel-4.4.55.git] / drivers / clk / mxs / clk-imx28.c
1 /*
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7  *
8  * http://www.opensource.org/licenses/gpl-license.html
9  * http://www.gnu.org/copyleft/gpl.html
10  */
11
12 #include <linux/clk.h>
13 #include <linux/clkdev.h>
14 #include <linux/err.h>
15 #include <linux/init.h>
16 #include <linux/io.h>
17 #include <linux/of.h>
18 #include <linux/of_address.h>
19 #include "clk.h"
20
21 static void __iomem *clkctrl;
22 #define CLKCTRL clkctrl
23
24 #define PLL0CTRL0               (CLKCTRL + 0x0000)
25 #define PLL1CTRL0               (CLKCTRL + 0x0020)
26 #define PLL2CTRL0               (CLKCTRL + 0x0040)
27 #define CPU                     (CLKCTRL + 0x0050)
28 #define HBUS                    (CLKCTRL + 0x0060)
29 #define XBUS                    (CLKCTRL + 0x0070)
30 #define XTAL                    (CLKCTRL + 0x0080)
31 #define SSP0                    (CLKCTRL + 0x0090)
32 #define SSP1                    (CLKCTRL + 0x00a0)
33 #define SSP2                    (CLKCTRL + 0x00b0)
34 #define SSP3                    (CLKCTRL + 0x00c0)
35 #define GPMI                    (CLKCTRL + 0x00d0)
36 #define SPDIF                   (CLKCTRL + 0x00e0)
37 #define EMI                     (CLKCTRL + 0x00f0)
38 #define SAIF0                   (CLKCTRL + 0x0100)
39 #define SAIF1                   (CLKCTRL + 0x0110)
40 #define LCDIF                   (CLKCTRL + 0x0120)
41 #define ETM                     (CLKCTRL + 0x0130)
42 #define ENET                    (CLKCTRL + 0x0140)
43 #define FLEXCAN                 (CLKCTRL + 0x0160)
44 #define FRAC0                   (CLKCTRL + 0x01b0)
45 #define FRAC1                   (CLKCTRL + 0x01c0)
46 #define CLKSEQ                  (CLKCTRL + 0x01d0)
47
48 #define BP_CPU_INTERRUPT_WAIT   12
49 #define BP_SAIF_DIV_FRAC_EN     16
50 #define BP_ENET_DIV_TIME        21
51 #define BP_ENET_SLEEP           31
52 #define BP_CLKSEQ_BYPASS_SAIF0  0
53 #define BP_CLKSEQ_BYPASS_SSP0   3
54 #define BP_FRAC0_IO1FRAC        16
55 #define BP_FRAC0_IO0FRAC        24
56
57 static void __iomem *digctrl;
58 #define DIGCTRL digctrl
59 #define BP_SAIF_CLKMUX          10
60
61 /*
62  * HW_SAIF_CLKMUX_SEL:
63  *  DIRECT(0x0): SAIF0 clock pins selected for SAIF0 input clocks, and SAIF1
64  *              clock pins selected for SAIF1 input clocks.
65  *  CROSSINPUT(0x1): SAIF1 clock inputs selected for SAIF0 input clocks, and
66  *              SAIF0 clock inputs selected for SAIF1 input clocks.
67  *  EXTMSTR0(0x2): SAIF0 clock pin selected for both SAIF0 and SAIF1 input
68  *              clocks.
69  *  EXTMSTR1(0x3): SAIF1 clock pin selected for both SAIF0 and SAIF1 input
70  *              clocks.
71  */
72 int mxs_saif_clkmux_select(unsigned int clkmux)
73 {
74         if (clkmux > 0x3)
75                 return -EINVAL;
76
77         writel_relaxed(0x3 << BP_SAIF_CLKMUX, DIGCTRL + CLR);
78         writel_relaxed(clkmux << BP_SAIF_CLKMUX, DIGCTRL + SET);
79
80         return 0;
81 }
82
83 static void __init clk_misc_init(void)
84 {
85         u32 val;
86
87         /* Gate off cpu clock in WFI for power saving */
88         writel_relaxed(1 << BP_CPU_INTERRUPT_WAIT, CPU + SET);
89
90         /* 0 is a bad default value for a divider */
91         writel_relaxed(1 << BP_ENET_DIV_TIME, ENET + SET);
92
93         /* Clear BYPASS for SAIF */
94         writel_relaxed(0x3 << BP_CLKSEQ_BYPASS_SAIF0, CLKSEQ + CLR);
95
96         /* SAIF has to use frac div for functional operation */
97         val = readl_relaxed(SAIF0);
98         val |= 1 << BP_SAIF_DIV_FRAC_EN;
99         writel_relaxed(val, SAIF0);
100
101         val = readl_relaxed(SAIF1);
102         val |= 1 << BP_SAIF_DIV_FRAC_EN;
103         writel_relaxed(val, SAIF1);
104
105         /* Extra fec clock setting */
106         val = readl_relaxed(ENET);
107         val &= ~(1 << BP_ENET_SLEEP);
108         writel_relaxed(val, ENET);
109
110         /*
111          * Source ssp clock from ref_io than ref_xtal,
112          * as ref_xtal only provides 24 MHz as maximum.
113          */
114         writel_relaxed(0xf << BP_CLKSEQ_BYPASS_SSP0, CLKSEQ + CLR);
115
116         /*
117          * 480 MHz seems too high to be ssp clock source directly,
118          * so set frac0 to get a 288 MHz ref_io0 and ref_io1.
119          */
120         val = readl_relaxed(FRAC0);
121         val &= ~((0x3f << BP_FRAC0_IO0FRAC) | (0x3f << BP_FRAC0_IO1FRAC));
122         val |= (30 << BP_FRAC0_IO0FRAC) | (30 << BP_FRAC0_IO1FRAC);
123         writel_relaxed(val, FRAC0);
124 }
125
126 static const char *sel_cpu[]  __initconst = { "ref_cpu", "ref_xtal", };
127 static const char *sel_io0[]  __initconst = { "ref_io0", "ref_xtal", };
128 static const char *sel_io1[]  __initconst = { "ref_io1", "ref_xtal", };
129 static const char *sel_pix[]  __initconst = { "ref_pix", "ref_xtal", };
130 static const char *sel_gpmi[] __initconst = { "ref_gpmi", "ref_xtal", };
131 static const char *sel_pll0[] __initconst = { "pll0", "ref_xtal", };
132 static const char *cpu_sels[] __initconst = { "cpu_pll", "cpu_xtal", };
133 static const char *emi_sels[] __initconst = { "emi_pll", "emi_xtal", };
134 static const char *ptp_sels[] __initconst = { "ref_xtal", "pll0", };
135
136 enum imx28_clk {
137         ref_xtal, pll0, pll1, pll2, ref_cpu, ref_emi, ref_io0, ref_io1,
138         ref_pix, ref_hsadc, ref_gpmi, saif0_sel, saif1_sel, gpmi_sel,
139         ssp0_sel, ssp1_sel, ssp2_sel, ssp3_sel, emi_sel, etm_sel,
140         lcdif_sel, cpu, ptp_sel, cpu_pll, cpu_xtal, hbus, xbus,
141         ssp0_div, ssp1_div, ssp2_div, ssp3_div, gpmi_div, emi_pll,
142         emi_xtal, lcdif_div, etm_div, ptp, saif0_div, saif1_div,
143         clk32k_div, rtc, lradc, spdif_div, clk32k, pwm, uart, ssp0,
144         ssp1, ssp2, ssp3, gpmi, spdif, emi, saif0, saif1, lcdif, etm,
145         fec, can0, can1, usb0, usb1, usb0_phy, usb1_phy, enet_out,
146         clk_max
147 };
148
149 static struct clk *clks[clk_max];
150 static struct clk_onecell_data clk_data;
151
152 static enum imx28_clk clks_init_on[] __initdata = {
153         cpu, hbus, xbus, emi, uart,
154 };
155
156 int __init mx28_clocks_init(void)
157 {
158         struct device_node *np;
159         u32 i;
160
161         np = of_find_compatible_node(NULL, NULL, "fsl,imx28-digctl");
162         digctrl = of_iomap(np, 0);
163         WARN_ON(!digctrl);
164
165         np = of_find_compatible_node(NULL, NULL, "fsl,imx28-clkctrl");
166         clkctrl = of_iomap(np, 0);
167         WARN_ON(!clkctrl);
168
169         clk_misc_init();
170
171         clks[ref_xtal] = mxs_clk_fixed("ref_xtal", 24000000);
172         clks[pll0] = mxs_clk_pll("pll0", "ref_xtal", PLL0CTRL0, 17, 480000000);
173         clks[pll1] = mxs_clk_pll("pll1", "ref_xtal", PLL1CTRL0, 17, 480000000);
174         clks[pll2] = mxs_clk_pll("pll2", "ref_xtal", PLL2CTRL0, 23, 50000000);
175         clks[ref_cpu] = mxs_clk_ref("ref_cpu", "pll0", FRAC0, 0);
176         clks[ref_emi] = mxs_clk_ref("ref_emi", "pll0", FRAC0, 1);
177         clks[ref_io1] = mxs_clk_ref("ref_io1", "pll0", FRAC0, 2);
178         clks[ref_io0] = mxs_clk_ref("ref_io0", "pll0", FRAC0, 3);
179         clks[ref_pix] = mxs_clk_ref("ref_pix", "pll0", FRAC1, 0);
180         clks[ref_hsadc] = mxs_clk_ref("ref_hsadc", "pll0", FRAC1, 1);
181         clks[ref_gpmi] = mxs_clk_ref("ref_gpmi", "pll0", FRAC1, 2);
182         clks[saif0_sel] = mxs_clk_mux("saif0_sel", CLKSEQ, 0, 1, sel_pll0, ARRAY_SIZE(sel_pll0));
183         clks[saif1_sel] = mxs_clk_mux("saif1_sel", CLKSEQ, 1, 1, sel_pll0, ARRAY_SIZE(sel_pll0));
184         clks[gpmi_sel] = mxs_clk_mux("gpmi_sel", CLKSEQ, 2, 1, sel_gpmi, ARRAY_SIZE(sel_gpmi));
185         clks[ssp0_sel] = mxs_clk_mux("ssp0_sel", CLKSEQ, 3, 1, sel_io0, ARRAY_SIZE(sel_io0));
186         clks[ssp1_sel] = mxs_clk_mux("ssp1_sel", CLKSEQ, 4, 1, sel_io0, ARRAY_SIZE(sel_io0));
187         clks[ssp2_sel] = mxs_clk_mux("ssp2_sel", CLKSEQ, 5, 1, sel_io1, ARRAY_SIZE(sel_io1));
188         clks[ssp3_sel] = mxs_clk_mux("ssp3_sel", CLKSEQ, 6, 1, sel_io1, ARRAY_SIZE(sel_io1));
189         clks[emi_sel] = mxs_clk_mux("emi_sel", CLKSEQ, 7, 1, emi_sels, ARRAY_SIZE(emi_sels));
190         clks[etm_sel] = mxs_clk_mux("etm_sel", CLKSEQ, 8, 1, sel_cpu, ARRAY_SIZE(sel_cpu));
191         clks[lcdif_sel] = mxs_clk_mux("lcdif_sel", CLKSEQ, 14, 1, sel_pix, ARRAY_SIZE(sel_pix));
192         clks[cpu] = mxs_clk_mux("cpu", CLKSEQ, 18, 1, cpu_sels, ARRAY_SIZE(cpu_sels));
193         clks[ptp_sel] = mxs_clk_mux("ptp_sel", ENET, 19, 1, ptp_sels, ARRAY_SIZE(ptp_sels));
194         clks[cpu_pll] = mxs_clk_div("cpu_pll", "ref_cpu", CPU, 0, 6, 28);
195         clks[cpu_xtal] = mxs_clk_div("cpu_xtal", "ref_xtal", CPU, 16, 10, 29);
196         clks[hbus] = mxs_clk_div("hbus", "cpu", HBUS, 0, 5, 31);
197         clks[xbus] = mxs_clk_div("xbus", "ref_xtal", XBUS, 0, 10, 31);
198         clks[ssp0_div] = mxs_clk_div("ssp0_div", "ssp0_sel", SSP0, 0, 9, 29);
199         clks[ssp1_div] = mxs_clk_div("ssp1_div", "ssp1_sel", SSP1, 0, 9, 29);
200         clks[ssp2_div] = mxs_clk_div("ssp2_div", "ssp2_sel", SSP2, 0, 9, 29);
201         clks[ssp3_div] = mxs_clk_div("ssp3_div", "ssp3_sel", SSP3, 0, 9, 29);
202         clks[gpmi_div] = mxs_clk_div("gpmi_div", "gpmi_sel", GPMI, 0, 10, 29);
203         clks[emi_pll] = mxs_clk_div("emi_pll", "ref_emi", EMI, 0, 6, 28);
204         clks[emi_xtal] = mxs_clk_div("emi_xtal", "ref_xtal", EMI, 8, 4, 29);
205         clks[lcdif_div] = mxs_clk_div("lcdif_div", "lcdif_sel", LCDIF, 0, 13, 29);
206         clks[etm_div] = mxs_clk_div("etm_div", "etm_sel", ETM, 0, 7, 29);
207         clks[ptp] = mxs_clk_div("ptp", "ptp_sel", ENET, 21, 6, 27);
208         clks[saif0_div] = mxs_clk_frac("saif0_div", "saif0_sel", SAIF0, 0, 16, 29);
209         clks[saif1_div] = mxs_clk_frac("saif1_div", "saif1_sel", SAIF1, 0, 16, 29);
210         clks[clk32k_div] = mxs_clk_fixed_factor("clk32k_div", "ref_xtal", 1, 750);
211         clks[rtc] = mxs_clk_fixed_factor("rtc", "ref_xtal", 1, 768);
212         clks[lradc] = mxs_clk_fixed_factor("lradc", "clk32k", 1, 16);
213         clks[spdif_div] = mxs_clk_fixed_factor("spdif_div", "pll0", 1, 4);
214         clks[clk32k] = mxs_clk_gate("clk32k", "clk32k_div", XTAL, 26);
215         clks[pwm] = mxs_clk_gate("pwm", "ref_xtal", XTAL, 29);
216         clks[uart] = mxs_clk_gate("uart", "ref_xtal", XTAL, 31);
217         clks[ssp0] = mxs_clk_gate("ssp0", "ssp0_div", SSP0, 31);
218         clks[ssp1] = mxs_clk_gate("ssp1", "ssp1_div", SSP1, 31);
219         clks[ssp2] = mxs_clk_gate("ssp2", "ssp2_div", SSP2, 31);
220         clks[ssp3] = mxs_clk_gate("ssp3", "ssp3_div", SSP3, 31);
221         clks[gpmi] = mxs_clk_gate("gpmi", "gpmi_div", GPMI, 31);
222         clks[spdif] = mxs_clk_gate("spdif", "spdif_div", SPDIF, 31);
223         clks[emi] = mxs_clk_gate("emi", "emi_sel", EMI, 31);
224         clks[saif0] = mxs_clk_gate("saif0", "saif0_div", SAIF0, 31);
225         clks[saif1] = mxs_clk_gate("saif1", "saif1_div", SAIF1, 31);
226         clks[lcdif] = mxs_clk_gate("lcdif", "lcdif_div", LCDIF, 31);
227         clks[etm] = mxs_clk_gate("etm", "etm_div", ETM, 31);
228         clks[fec] = mxs_clk_gate("fec", "hbus", ENET, 30);
229         clks[can0] = mxs_clk_gate("can0", "ref_xtal", FLEXCAN, 30);
230         clks[can1] = mxs_clk_gate("can1", "ref_xtal", FLEXCAN, 28);
231         clks[usb0] = mxs_clk_gate("usb0", "usb0_phy", DIGCTRL, 2);
232         clks[usb1] = mxs_clk_gate("usb1", "usb1_phy", DIGCTRL, 16);
233         clks[usb0_phy] = clk_register_gate(NULL, "usb0_phy", "pll0", 0, PLL0CTRL0, 18, 0, &mxs_lock);
234         clks[usb1_phy] = clk_register_gate(NULL, "usb1_phy", "pll1", 0, PLL1CTRL0, 18, 0, &mxs_lock);
235         clks[enet_out] = clk_register_gate(NULL, "enet_out", "pll2", 0, ENET, 18, 0, &mxs_lock);
236
237         for (i = 0; i < ARRAY_SIZE(clks); i++)
238                 if (IS_ERR(clks[i])) {
239                         pr_err("i.MX28 clk %d: register failed with %ld\n",
240                                 i, PTR_ERR(clks[i]));
241                         return PTR_ERR(clks[i]);
242                 }
243
244         clk_data.clks = clks;
245         clk_data.clk_num = ARRAY_SIZE(clks);
246         of_clk_add_provider(np, of_clk_src_onecell_get, &clk_data);
247
248         clk_register_clkdev(clks[enet_out], NULL, "enet_out");
249
250         for (i = 0; i < ARRAY_SIZE(clks_init_on); i++)
251                 clk_prepare_enable(clks[clks_init_on[i]]);
252
253         return 0;
254 }