arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/init.h>
  30 #include <linux/cache.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 /*
  39  * TLB load/store/modify handlers.
  40  *
  41  * Only the fastpath gets synthesized at runtime, the slowpath for
  42  * do_page_fault remains normal asm.
  43  */
  44 extern void tlb_do_page_fault_0(void);
  45 extern void tlb_do_page_fault_1(void);
  46
  47 struct work_registers {
  48         int r1;
  49         int r2;
  50         int r3;
  51 };
  52
  53 struct tlb_reg_save {
  54         unsigned long a;
  55         unsigned long b;
  56 } ____cacheline_aligned_in_smp;
  57
  58 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  59
  60 static inline int r45k_bvahwbug(void)
  61 {
  62         /* XXX: We should probe for the presence of this bug, but we don't. */
  63         return 0;
  64 }
  65
  66 static inline int r4k_250MHZhwbug(void)
  67 {
  68         /* XXX: We should probe for the presence of this bug, but we don't. */
  69         return 0;
  70 }
  71
  72 static inline int __maybe_unused bcm1250_m3_war(void)
  73 {
  74         return BCM1250_M3_WAR;
  75 }
  76
  77 static inline int __maybe_unused r10000_llsc_war(void)
  78 {
  79         return R10000_LLSC_WAR;
  80 }
  81
  82 static int use_bbit_insns(void)
  83 {
  84         switch (current_cpu_type()) {
  85         case CPU_CAVIUM_OCTEON:
  86         case CPU_CAVIUM_OCTEON_PLUS:
  87         case CPU_CAVIUM_OCTEON2:
  88                 return 1;
  89         default:
  90                 return 0;
  91         }
  92 }
  93
  94 static int use_lwx_insns(void)
  95 {
  96         switch (current_cpu_type()) {
  97         case CPU_CAVIUM_OCTEON2:
  98                 return 1;
  99         default:
 100                 return 0;
 101         }
 102 }
 103 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 104     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 105 static bool scratchpad_available(void)
 106 {
 107         return true;
 108 }
 109 static int scratchpad_offset(int i)
 110 {
 111         /*
 112          * CVMSEG starts at address -32768 and extends for
 113          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 114          */
 115         i += 1; /* Kernel use starts at the top and works down. */
 116         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 117 }
 118 #else
 119 static bool scratchpad_available(void)
 120 {
 121         return false;
 122 }
 123 static int scratchpad_offset(int i)
 124 {
 125         BUG();
 126         /* Really unreachable, but evidently some GCC want this. */
 127         return 0;
 128 }
 129 #endif
 130 /*
 131  * Found by experiment: At least some revisions of the 4kc throw under
 132  * some circumstances a machine check exception, triggered by invalid
 133  * values in the index register.  Delaying the tlbp instruction until
 134  * after the next branch,  plus adding an additional nop in front of
 135  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 136  * why; it's not an issue caused by the core RTL.
 137  *
 138  */
 139 static int __cpuinit m4kc_tlbp_war(void)
 140 {
 141         return (current_cpu_data.processor_id & 0xffff00) ==
 142                (PRID_COMP_MIPS | PRID_IMP_4KC);
 143 }
 144
 145 /* Handle labels (which must be positive integers). */
 146 enum label_id {
 147         label_second_part = 1,
 148         label_leave,
 149         label_vmalloc,
 150         label_vmalloc_done,
 151         label_tlbw_hazard_0,
 152         label_split = label_tlbw_hazard_0 + 8,
 153         label_tlbl_goaround1,
 154         label_tlbl_goaround2,
 155         label_nopage_tlbl,
 156         label_nopage_tlbs,
 157         label_nopage_tlbm,
 158         label_smp_pgtable_change,
 159         label_r3000_write_probe_fail,
 160         label_large_segbits_fault,
 161 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 162         label_tlb_huge_update,
 163 #endif
 164 };
 165
 166 UASM_L_LA(_second_part)
 167 UASM_L_LA(_leave)
 168 UASM_L_LA(_vmalloc)
 169 UASM_L_LA(_vmalloc_done)
 170 /* _tlbw_hazard_x is handled differently.  */
 171 UASM_L_LA(_split)
 172 UASM_L_LA(_tlbl_goaround1)
 173 UASM_L_LA(_tlbl_goaround2)
 174 UASM_L_LA(_nopage_tlbl)
 175 UASM_L_LA(_nopage_tlbs)
 176 UASM_L_LA(_nopage_tlbm)
 177 UASM_L_LA(_smp_pgtable_change)
 178 UASM_L_LA(_r3000_write_probe_fail)
 179 UASM_L_LA(_large_segbits_fault)
 180 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 181 UASM_L_LA(_tlb_huge_update)
 182 #endif
 183
 184 static int __cpuinitdata hazard_instance;
 185
 186 static void __cpuinit uasm_bgezl_hazard(u32 **p,
 187                                         struct uasm_reloc **r,
 188                                         int instance)
 189 {
 190         switch (instance) {
 191         case 0 ... 7:
 192                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 193                 return;
 194         default:
 195                 BUG();
 196         }
 197 }
 198
 199 static void __cpuinit uasm_bgezl_label(struct uasm_label **l,
 200                                        u32 **p,
 201                                        int instance)
 202 {
 203         switch (instance) {
 204         case 0 ... 7:
 205                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 206                 break;
 207         default:
 208                 BUG();
 209         }
 210 }
 211
 212 /*
 213  * pgtable bits are assigned dynamically depending on processor feature
 214  * and statically based on kernel configuration.  This spits out the actual
 215  * values the kernel is using.  Required to make sense from disassembled
 216  * TLB exception handlers.
 217  */
 218 static void output_pgtable_bits_defines(void)
 219 {
 220 #define pr_define(fmt, ...)                                     \
 221         pr_debug("#define " fmt, ##__VA_ARGS__)
 222
 223         pr_debug("#include <asm/asm.h>\n");
 224         pr_debug("#include <asm/regdef.h>\n");
 225         pr_debug("\n");
 226
 227         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 228         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 229         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 230         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 231         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 232 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 233         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 234         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 235 #endif
 236         if (cpu_has_rixi) {
 237 #ifdef _PAGE_NO_EXEC_SHIFT
 238                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 239 #endif
 240 #ifdef _PAGE_NO_READ_SHIFT
 241                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 242 #endif
 243         }
 244         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 245         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 246         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 247         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 248         pr_debug("\n");
 249 }
 250
 251 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 252 {
 253         int i;
 254
 255         pr_debug("LEAF(%s)\n", symbol);
 256
 257         pr_debug("\t.set push\n");
 258         pr_debug("\t.set noreorder\n");
 259
 260         for (i = 0; i < count; i++)
 261                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 262
 263         pr_debug("\t.set\tpop\n");
 264
 265         pr_debug("\tEND(%s)\n", symbol);
 266 }
 267
 268 /* The only general purpose registers allowed in TLB handlers. */
 269 #define K0              26
 270 #define K1              27
 271
 272 /* Some CP0 registers */
 273 #define C0_INDEX        0, 0
 274 #define C0_ENTRYLO0     2, 0
 275 #define C0_TCBIND       2, 2
 276 #define C0_ENTRYLO1     3, 0
 277 #define C0_CONTEXT      4, 0
 278 #define C0_PAGEMASK     5, 0
 279 #define C0_BADVADDR     8, 0
 280 #define C0_ENTRYHI      10, 0
 281 #define C0_EPC          14, 0
 282 #define C0_XCONTEXT     20, 0
 283
 284 #ifdef CONFIG_64BIT
 285 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 286 #else
 287 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 288 #endif
 289
 290 /* The worst case length of the handler is around 18 instructions for
 291  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 292  * Maximum space available is 32 instructions for R3000 and 64
 293  * instructions for R4000.
 294  *
 295  * We deliberately chose a buffer size of 128, so we won't scribble
 296  * over anything important on overflow before we panic.
 297  */
 298 static u32 tlb_handler[128] __cpuinitdata;
 299
 300 /* simply assume worst case size for labels and relocs */
 301 static struct uasm_label labels[128] __cpuinitdata;
 302 static struct uasm_reloc relocs[128] __cpuinitdata;
 303
 304 static int check_for_high_segbits __cpuinitdata;
 305
 306 static unsigned int kscratch_used_mask __cpuinitdata;
 307
 308 static int __cpuinit allocate_kscratch(void)
 309 {
 310         int r;
 311         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 312
 313         r = ffs(a);
 314
 315         if (r == 0)
 316                 return -1;
 317
 318         r--; /* make it zero based */
 319
 320         kscratch_used_mask |= (1 << r);
 321
 322         return r;
 323 }
 324
 325 static int scratch_reg __cpuinitdata;
 326 static int pgd_reg __cpuinitdata;
 327 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 328
 329 static struct work_registers __cpuinit build_get_work_registers(u32 **p)
 330 {
 331         struct work_registers r;
 332
 333         int smp_processor_id_reg;
 334         int smp_processor_id_sel;
 335         int smp_processor_id_shift;
 336
 337         if (scratch_reg > 0) {
 338                 /* Save in CPU local C0_KScratch? */
 339                 UASM_i_MTC0(p, 1, 31, scratch_reg);
 340                 r.r1 = K0;
 341                 r.r2 = K1;
 342                 r.r3 = 1;
 343                 return r;
 344         }
 345
 346         if (num_possible_cpus() > 1) {
 347 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 348                 smp_processor_id_shift = 51;
 349                 smp_processor_id_reg = 20; /* XContext */
 350                 smp_processor_id_sel = 0;
 351 #else
 352 # ifdef CONFIG_32BIT
 353                 smp_processor_id_shift = 25;
 354                 smp_processor_id_reg = 4; /* Context */
 355                 smp_processor_id_sel = 0;
 356 # endif
 357 # ifdef CONFIG_64BIT
 358                 smp_processor_id_shift = 26;
 359                 smp_processor_id_reg = 4; /* Context */
 360                 smp_processor_id_sel = 0;
 361 # endif
 362 #endif
 363                 /* Get smp_processor_id */
 364                 UASM_i_MFC0(p, K0, smp_processor_id_reg, smp_processor_id_sel);
 365                 UASM_i_SRL_SAFE(p, K0, K0, smp_processor_id_shift);
 366
 367                 /* handler_reg_save index in K0 */
 368                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 369
 370                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 371                 UASM_i_ADDU(p, K0, K0, K1);
 372         } else {
 373                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 374         }
 375         /* K0 now points to save area, save $1 and $2  */
 376         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 377         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 378
 379         r.r1 = K1;
 380         r.r2 = 1;
 381         r.r3 = 2;
 382         return r;
 383 }
 384
 385 static void __cpuinit build_restore_work_registers(u32 **p)
 386 {
 387         if (scratch_reg > 0) {
 388                 UASM_i_MFC0(p, 1, 31, scratch_reg);
 389                 return;
 390         }
 391         /* K0 already points to save area, restore $1 and $2  */
 392         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 393         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 394 }
 395
 396 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 397
 398 /*
 399  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 400  * we cannot do r3000 under these circumstances.
 401  *
 402  * Declare pgd_current here instead of including mmu_context.h to avoid type
 403  * conflicts for tlbmiss_handler_setup_pgd
 404  */
 405 extern unsigned long pgd_current[];
 406
 407 /*
 408  * The R3000 TLB handler is simple.
 409  */
 410 static void __cpuinit build_r3000_tlb_refill_handler(void)
 411 {
 412         long pgdc = (long)pgd_current;
 413         u32 *p;
 414
 415         memset(tlb_handler, 0, sizeof(tlb_handler));
 416         p = tlb_handler;
 417
 418         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 419         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 420         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 421         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 422         uasm_i_sll(&p, K0, K0, 2);
 423         uasm_i_addu(&p, K1, K1, K0);
 424         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 425         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 426         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 427         uasm_i_addu(&p, K1, K1, K0);
 428         uasm_i_lw(&p, K0, 0, K1);
 429         uasm_i_nop(&p); /* load delay */
 430         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 431         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 432         uasm_i_tlbwr(&p); /* cp0 delay */
 433         uasm_i_jr(&p, K1);
 434         uasm_i_rfe(&p); /* branch delay */
 435
 436         if (p > tlb_handler + 32)
 437                 panic("TLB refill handler space exceeded");
 438
 439         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 440                  (unsigned int)(p - tlb_handler));
 441
 442         memcpy((void *)ebase, tlb_handler, 0x80);
 443
 444         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 445 }
 446 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 447
 448 /*
 449  * The R4000 TLB handler is much more complicated. We have two
 450  * consecutive handler areas with 32 instructions space each.
 451  * Since they aren't used at the same time, we can overflow in the
 452  * other one.To keep things simple, we first assume linear space,
 453  * then we relocate it to the final handler layout as needed.
 454  */
 455 static u32 final_handler[64] __cpuinitdata;
 456
 457 /*
 458  * Hazards
 459  *
 460  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 461  * 2. A timing hazard exists for the TLBP instruction.
 462  *
 463  *      stalling_instruction
 464  *      TLBP
 465  *
 466  * The JTLB is being read for the TLBP throughout the stall generated by the
 467  * previous instruction. This is not really correct as the stalling instruction
 468  * can modify the address used to access the JTLB.  The failure symptom is that
 469  * the TLBP instruction will use an address created for the stalling instruction
 470  * and not the address held in C0_ENHI and thus report the wrong results.
 471  *
 472  * The software work-around is to not allow the instruction preceding the TLBP
 473  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 474  *
 475  * Errata 2 will not be fixed.  This errata is also on the R5000.
 476  *
 477  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 478  */
 479 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 480 {
 481         switch (current_cpu_type()) {
 482         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 483         case CPU_R4600:
 484         case CPU_R4700:
 485         case CPU_R5000:
 486         case CPU_NEVADA:
 487                 uasm_i_nop(p);
 488                 uasm_i_tlbp(p);
 489                 break;
 490
 491         default:
 492                 uasm_i_tlbp(p);
 493                 break;
 494         }
 495 }
 496
 497 /*
 498  * Write random or indexed TLB entry, and care about the hazards from
 499  * the preceding mtc0 and for the following eret.
 500  */
 501 enum tlb_write_entry { tlb_random, tlb_indexed };
 502
 503 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 504                                          struct uasm_reloc **r,
 505                                          enum tlb_write_entry wmode)
 506 {
 507         void(*tlbw)(u32 **) = NULL;
 508
 509         switch (wmode) {
 510         case tlb_random: tlbw = uasm_i_tlbwr; break;
 511         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 512         }
 513
 514         if (cpu_has_mips_r2) {
 515                 /*
 516                  * The architecture spec says an ehb is required here,
 517                  * but a number of cores do not have the hazard and
 518                  * using an ehb causes an expensive pipeline stall.
 519                  */
 520                 switch (current_cpu_type()) {
 521                 case CPU_M14KC:
 522                 case CPU_74K:
 523                         break;
 524
 525                 default:
 526                         uasm_i_ehb(p);
 527                         break;
 528                 }
 529                 tlbw(p);
 530                 return;
 531         }
 532
 533         switch (current_cpu_type()) {
 534         case CPU_R4000PC:
 535         case CPU_R4000SC:
 536         case CPU_R4000MC:
 537         case CPU_R4400PC:
 538         case CPU_R4400SC:
 539         case CPU_R4400MC:
 540                 /*
 541                  * This branch uses up a mtc0 hazard nop slot and saves
 542                  * two nops after the tlbw instruction.
 543                  */
 544                 uasm_bgezl_hazard(p, r, hazard_instance);
 545                 tlbw(p);
 546                 uasm_bgezl_label(l, p, hazard_instance);
 547                 hazard_instance++;
 548                 uasm_i_nop(p);
 549                 break;
 550
 551         case CPU_R4600:
 552         case CPU_R4700:
 553                 uasm_i_nop(p);
 554                 tlbw(p);
 555                 uasm_i_nop(p);
 556                 break;
 557
 558         case CPU_R5000:
 559         case CPU_NEVADA:
 560                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 561                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 562                 tlbw(p);
 563                 break;
 564
 565         case CPU_R4300:
 566         case CPU_5KC:
 567         case CPU_TX49XX:
 568         case CPU_PR4450:
 569         case CPU_XLR:
 570                 uasm_i_nop(p);
 571                 tlbw(p);
 572                 break;
 573
 574         case CPU_R10000:
 575         case CPU_R12000:
 576         case CPU_R14000:
 577         case CPU_4KC:
 578         case CPU_4KEC:
 579         case CPU_M14KC:
 580         case CPU_M14KEC:
 581         case CPU_SB1:
 582         case CPU_SB1A:
 583         case CPU_4KSC:
 584         case CPU_20KC:
 585         case CPU_25KF:
 586         case CPU_BMIPS32:
 587         case CPU_BMIPS3300:
 588         case CPU_BMIPS4350:
 589         case CPU_BMIPS4380:
 590         case CPU_BMIPS5000:
 591         case CPU_LOONGSON2:
 592         case CPU_R5500:
 593                 if (m4kc_tlbp_war())
 594                         uasm_i_nop(p);
 595         case CPU_ALCHEMY:
 596                 tlbw(p);
 597                 break;
 598
 599         case CPU_RM7000:
 600                 uasm_i_nop(p);
 601                 uasm_i_nop(p);
 602                 uasm_i_nop(p);
 603                 uasm_i_nop(p);
 604                 tlbw(p);
 605                 break;
 606
 607         case CPU_VR4111:
 608         case CPU_VR4121:
 609         case CPU_VR4122:
 610         case CPU_VR4181:
 611         case CPU_VR4181A:
 612                 uasm_i_nop(p);
 613                 uasm_i_nop(p);
 614                 tlbw(p);
 615                 uasm_i_nop(p);
 616                 uasm_i_nop(p);
 617                 break;
 618
 619         case CPU_VR4131:
 620         case CPU_VR4133:
 621         case CPU_R5432:
 622                 uasm_i_nop(p);
 623                 uasm_i_nop(p);
 624                 tlbw(p);
 625                 break;
 626
 627         case CPU_JZRISC:
 628                 tlbw(p);
 629                 uasm_i_nop(p);
 630                 break;
 631
 632         default:
 633                 panic("No TLB refill handler yet (CPU type: %d)",
 634                       current_cpu_data.cputype);
 635                 break;
 636         }
 637 }
 638
 639 static __cpuinit __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 640                                                                   unsigned int reg)
 641 {
 642         if (cpu_has_rixi) {
 643                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 644         } else {
 645 #ifdef CONFIG_64BIT_PHYS_ADDR
 646                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 647 #else
 648                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 649 #endif
 650         }
 651 }
 652
 653 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 654
 655 static __cpuinit void build_restore_pagemask(u32 **p,
 656                                              struct uasm_reloc **r,
 657                                              unsigned int tmp,
 658                                              enum label_id lid,
 659                                              int restore_scratch)
 660 {
 661         if (restore_scratch) {
 662                 /* Reset default page size */
 663                 if (PM_DEFAULT_MASK >> 16) {
 664                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 665                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 666                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 667                         uasm_il_b(p, r, lid);
 668                 } else if (PM_DEFAULT_MASK) {
 669                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 670                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 671                         uasm_il_b(p, r, lid);
 672                 } else {
 673                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 674                         uasm_il_b(p, r, lid);
 675                 }
 676                 if (scratch_reg > 0)
 677                         UASM_i_MFC0(p, 1, 31, scratch_reg);
 678                 else
 679                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 680         } else {
 681                 /* Reset default page size */
 682                 if (PM_DEFAULT_MASK >> 16) {
 683                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 684                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 685                         uasm_il_b(p, r, lid);
 686                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 687                 } else if (PM_DEFAULT_MASK) {
 688                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 689                         uasm_il_b(p, r, lid);
 690                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 691                 } else {
 692                         uasm_il_b(p, r, lid);
 693                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 694                 }
 695         }
 696 }
 697
 698 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 699                                                  struct uasm_label **l,
 700                                                  struct uasm_reloc **r,
 701                                                  unsigned int tmp,
 702                                                  enum tlb_write_entry wmode,
 703                                                  int restore_scratch)
 704 {
 705         /* Set huge page tlb entry size */
 706         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 707         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 708         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 709
 710         build_tlb_write_entry(p, l, r, wmode);
 711
 712         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 713 }
 714
 715 /*
 716  * Check if Huge PTE is present, if so then jump to LABEL.
 717  */
 718 static void __cpuinit
 719 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 720                 unsigned int pmd, int lid)
 721 {
 722         UASM_i_LW(p, tmp, 0, pmd);
 723         if (use_bbit_insns()) {
 724                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 725         } else {
 726                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 727                 uasm_il_bnez(p, r, tmp, lid);
 728         }
 729 }
 730
 731 static __cpuinit void build_huge_update_entries(u32 **p,
 732                                                 unsigned int pte,
 733                                                 unsigned int tmp)
 734 {
 735         int small_sequence;
 736
 737         /*
 738          * A huge PTE describes an area the size of the
 739          * configured huge page size. This is twice the
 740          * of the large TLB entry size we intend to use.
 741          * A TLB entry half the size of the configured
 742          * huge page size is configured into entrylo0
 743          * and entrylo1 to cover the contiguous huge PTE
 744          * address space.
 745          */
 746         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 747
 748         /* We can clobber tmp.  It isn't used after this.*/
 749         if (!small_sequence)
 750                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 751
 752         build_convert_pte_to_entrylo(p, pte);
 753         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 754         /* convert to entrylo1 */
 755         if (small_sequence)
 756                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 757         else
 758                 UASM_i_ADDU(p, pte, pte, tmp);
 759
 760         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 761 }
 762
 763 static __cpuinit void build_huge_handler_tail(u32 **p,
 764                                               struct uasm_reloc **r,
 765                                               struct uasm_label **l,
 766                                               unsigned int pte,
 767                                               unsigned int ptr)
 768 {
 769 #ifdef CONFIG_SMP
 770         UASM_i_SC(p, pte, 0, ptr);
 771         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 772         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 773 #else
 774         UASM_i_SW(p, pte, 0, ptr);
 775 #endif
 776         build_huge_update_entries(p, pte, ptr);
 777         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 778 }
 779 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 780
 781 #ifdef CONFIG_64BIT
 782 /*
 783  * TMP and PTR are scratch.
 784  * TMP will be clobbered, PTR will hold the pmd entry.
 785  */
 786 static void __cpuinit
 787 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 788                  unsigned int tmp, unsigned int ptr)
 789 {
 790 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 791         long pgdc = (long)pgd_current;
 792 #endif
 793         /*
 794          * The vmalloc handling is not in the hotpath.
 795          */
 796         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 797
 798         if (check_for_high_segbits) {
 799                 /*
 800                  * The kernel currently implicitely assumes that the
 801                  * MIPS SEGBITS parameter for the processor is
 802                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 803                  * allocate virtual addresses outside the maximum
 804                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 805                  * that doesn't prevent user code from accessing the
 806                  * higher xuseg addresses.  Here, we make sure that
 807                  * everything but the lower xuseg addresses goes down
 808                  * the module_alloc/vmalloc path.
 809                  */
 810                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 811                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 812         } else {
 813                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 814         }
 815         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 816
 817 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 818         if (pgd_reg != -1) {
 819                 /* pgd is in pgd_reg */
 820                 UASM_i_MFC0(p, ptr, 31, pgd_reg);
 821         } else {
 822                 /*
 823                  * &pgd << 11 stored in CONTEXT [23..63].
 824                  */
 825                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 826
 827                 /* Clear lower 23 bits of context. */
 828                 uasm_i_dins(p, ptr, 0, 0, 23);
 829
 830                 /* 1 0  1 0 1  << 6  xkphys cached */
 831                 uasm_i_ori(p, ptr, ptr, 0x540);
 832                 uasm_i_drotr(p, ptr, ptr, 11);
 833         }
 834 #elif defined(CONFIG_SMP)
 835 # ifdef  CONFIG_MIPS_MT_SMTC
 836         /*
 837          * SMTC uses TCBind value as "CPU" index
 838          */
 839         uasm_i_mfc0(p, ptr, C0_TCBIND);
 840         uasm_i_dsrl_safe(p, ptr, ptr, 19);
 841 # else
 842         /*
 843          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 844          * stored in CONTEXT.
 845          */
 846         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 847         uasm_i_dsrl_safe(p, ptr, ptr, 23);
 848 # endif
 849         UASM_i_LA_mostly(p, tmp, pgdc);
 850         uasm_i_daddu(p, ptr, ptr, tmp);
 851         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 852         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 853 #else
 854         UASM_i_LA_mostly(p, ptr, pgdc);
 855         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 856 #endif
 857
 858         uasm_l_vmalloc_done(l, *p);
 859
 860         /* get pgd offset in bytes */
 861         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 862
 863         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 864         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 865 #ifndef __PAGETABLE_PMD_FOLDED
 866         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 867         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 868         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 869         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 870         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 871 #endif
 872 }
 873
 874 /*
 875  * BVADDR is the faulting address, PTR is scratch.
 876  * PTR will hold the pgd for vmalloc.
 877  */
 878 static void __cpuinit
 879 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 880                         unsigned int bvaddr, unsigned int ptr,
 881                         enum vmalloc64_mode mode)
 882 {
 883         long swpd = (long)swapper_pg_dir;
 884         int single_insn_swpd;
 885         int did_vmalloc_branch = 0;
 886
 887         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 888
 889         uasm_l_vmalloc(l, *p);
 890
 891         if (mode != not_refill && check_for_high_segbits) {
 892                 if (single_insn_swpd) {
 893                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 894                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 895                         did_vmalloc_branch = 1;
 896                         /* fall through */
 897                 } else {
 898                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 899                 }
 900         }
 901         if (!did_vmalloc_branch) {
 902                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 903                         uasm_il_b(p, r, label_vmalloc_done);
 904                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 905                 } else {
 906                         UASM_i_LA_mostly(p, ptr, swpd);
 907                         uasm_il_b(p, r, label_vmalloc_done);
 908                         if (uasm_in_compat_space_p(swpd))
 909                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 910                         else
 911                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 912                 }
 913         }
 914         if (mode != not_refill && check_for_high_segbits) {
 915                 uasm_l_large_segbits_fault(l, *p);
 916                 /*
 917                  * We get here if we are an xsseg address, or if we are
 918                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 919                  *
 920                  * Ignoring xsseg (assume disabled so would generate
 921                  * (address errors?), the only remaining possibility
 922                  * is the upper xuseg addresses.  On processors with
 923                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 924                  * addresses would have taken an address error. We try
 925                  * to mimic that here by taking a load/istream page
 926                  * fault.
 927                  */
 928                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 929                 uasm_i_jr(p, ptr);
 930
 931                 if (mode == refill_scratch) {
 932                         if (scratch_reg > 0)
 933                                 UASM_i_MFC0(p, 1, 31, scratch_reg);
 934                         else
 935                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 936                 } else {
 937                         uasm_i_nop(p);
 938                 }
 939         }
 940 }
 941
 942 #else /* !CONFIG_64BIT */
 943
 944 /*
 945  * TMP and PTR are scratch.
 946  * TMP will be clobbered, PTR will hold the pgd entry.
 947  */
 948 static void __cpuinit __maybe_unused
 949 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 950 {
 951         long pgdc = (long)pgd_current;
 952
 953         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 954 #ifdef CONFIG_SMP
 955 #ifdef  CONFIG_MIPS_MT_SMTC
 956         /*
 957          * SMTC uses TCBind value as "CPU" index
 958          */
 959         uasm_i_mfc0(p, ptr, C0_TCBIND);
 960         UASM_i_LA_mostly(p, tmp, pgdc);
 961         uasm_i_srl(p, ptr, ptr, 19);
 962 #else
 963         /*
 964          * smp_processor_id() << 3 is stored in CONTEXT.
 965          */
 966         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 967         UASM_i_LA_mostly(p, tmp, pgdc);
 968         uasm_i_srl(p, ptr, ptr, 23);
 969 #endif
 970         uasm_i_addu(p, ptr, tmp, ptr);
 971 #else
 972         UASM_i_LA_mostly(p, ptr, pgdc);
 973 #endif
 974         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 975         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 976         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 977         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 978         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 979 }
 980
 981 #endif /* !CONFIG_64BIT */
 982
 983 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 984 {
 985         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 986         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 987
 988         switch (current_cpu_type()) {
 989         case CPU_VR41XX:
 990         case CPU_VR4111:
 991         case CPU_VR4121:
 992         case CPU_VR4122:
 993         case CPU_VR4131:
 994         case CPU_VR4181:
 995         case CPU_VR4181A:
 996         case CPU_VR4133:
 997                 shift += 2;
 998                 break;
 999
1000         default:
1001                 break;
1002         }
1003
1004         if (shift)
1005                 UASM_i_SRL(p, ctx, ctx, shift);
1006         uasm_i_andi(p, ctx, ctx, mask);
1007 }
1008
1009 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
1010 {
1011         /*
1012          * Bug workaround for the Nevada. It seems as if under certain
1013          * circumstances the move from cp0_context might produce a
1014          * bogus result when the mfc0 instruction and its consumer are
1015          * in a different cacheline or a load instruction, probably any
1016          * memory reference, is between them.
1017          */
1018         switch (current_cpu_type()) {
1019         case CPU_NEVADA:
1020                 UASM_i_LW(p, ptr, 0, ptr);
1021                 GET_CONTEXT(p, tmp); /* get context reg */
1022                 break;
1023
1024         default:
1025                 GET_CONTEXT(p, tmp); /* get context reg */
1026                 UASM_i_LW(p, ptr, 0, ptr);
1027                 break;
1028         }
1029
1030         build_adjust_context(p, tmp);
1031         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1032 }
1033
1034 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
1035                                         unsigned int ptep)
1036 {
1037         /*
1038          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1039          * Kernel is a special case. Only a few CPUs use it.
1040          */
1041 #ifdef CONFIG_64BIT_PHYS_ADDR
1042         if (cpu_has_64bits) {
1043                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1044                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1045                 if (cpu_has_rixi) {
1046                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1047                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1048                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1049                 } else {
1050                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1051                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1052                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1053                 }
1054                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1055         } else {
1056                 int pte_off_even = sizeof(pte_t) / 2;
1057                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1058
1059                 /* The pte entries are pre-shifted */
1060                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
1061                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1062                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
1063                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1064         }
1065 #else
1066         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1067         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1068         if (r45k_bvahwbug())
1069                 build_tlb_probe_entry(p);
1070         if (cpu_has_rixi) {
1071                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1072                 if (r4k_250MHZhwbug())
1073                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1074                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1075                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1076         } else {
1077                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1078                 if (r4k_250MHZhwbug())
1079                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1080                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1081                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1082                 if (r45k_bvahwbug())
1083                         uasm_i_mfc0(p, tmp, C0_INDEX);
1084         }
1085         if (r4k_250MHZhwbug())
1086                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1087         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1088 #endif
1089 }
1090
1091 struct mips_huge_tlb_info {
1092         int huge_pte;
1093         int restore_scratch;
1094         bool need_reload_pte;
1095 };
1096
1097 static struct mips_huge_tlb_info __cpuinit
1098 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1099                                struct uasm_reloc **r, unsigned int tmp,
1100                                unsigned int ptr, int c0_scratch)
1101 {
1102         struct mips_huge_tlb_info rv;
1103         unsigned int even, odd;
1104         int vmalloc_branch_delay_filled = 0;
1105         const int scratch = 1; /* Our extra working register */
1106
1107         rv.huge_pte = scratch;
1108         rv.restore_scratch = 0;
1109         rv.need_reload_pte = false;
1110
1111         if (check_for_high_segbits) {
1112                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1113
1114                 if (pgd_reg != -1)
1115                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1116                 else
1117                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1118
1119                 if (c0_scratch >= 0)
1120                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1121                 else
1122                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1123
1124                 uasm_i_dsrl_safe(p, scratch, tmp,
1125                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1126                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1127
1128                 if (pgd_reg == -1) {
1129                         vmalloc_branch_delay_filled = 1;
1130                         /* Clear lower 23 bits of context. */
1131                         uasm_i_dins(p, ptr, 0, 0, 23);
1132                 }
1133         } else {
1134                 if (pgd_reg != -1)
1135                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1136                 else
1137                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1138
1139                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1140
1141                 if (c0_scratch >= 0)
1142                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1143                 else
1144                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1145
1146                 if (pgd_reg == -1)
1147                         /* Clear lower 23 bits of context. */
1148                         uasm_i_dins(p, ptr, 0, 0, 23);
1149
1150                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1151         }
1152
1153         if (pgd_reg == -1) {
1154                 vmalloc_branch_delay_filled = 1;
1155                 /* 1 0  1 0 1  << 6  xkphys cached */
1156                 uasm_i_ori(p, ptr, ptr, 0x540);
1157                 uasm_i_drotr(p, ptr, ptr, 11);
1158         }
1159
1160 #ifdef __PAGETABLE_PMD_FOLDED
1161 #define LOC_PTEP scratch
1162 #else
1163 #define LOC_PTEP ptr
1164 #endif
1165
1166         if (!vmalloc_branch_delay_filled)
1167                 /* get pgd offset in bytes */
1168                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1169
1170         uasm_l_vmalloc_done(l, *p);
1171
1172         /*
1173          *                         tmp          ptr
1174          * fall-through case =   badvaddr  *pgd_current
1175          * vmalloc case      =   badvaddr  swapper_pg_dir
1176          */
1177
1178         if (vmalloc_branch_delay_filled)
1179                 /* get pgd offset in bytes */
1180                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1181
1182 #ifdef __PAGETABLE_PMD_FOLDED
1183         GET_CONTEXT(p, tmp); /* get context reg */
1184 #endif
1185         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1186
1187         if (use_lwx_insns()) {
1188                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1189         } else {
1190                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1191                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1192         }
1193
1194 #ifndef __PAGETABLE_PMD_FOLDED
1195         /* get pmd offset in bytes */
1196         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1197         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1198         GET_CONTEXT(p, tmp); /* get context reg */
1199
1200         if (use_lwx_insns()) {
1201                 UASM_i_LWX(p, scratch, scratch, ptr);
1202         } else {
1203                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1204                 UASM_i_LW(p, scratch, 0, ptr);
1205         }
1206 #endif
1207         /* Adjust the context during the load latency. */
1208         build_adjust_context(p, tmp);
1209
1210 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1211         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1212         /*
1213          * The in the LWX case we don't want to do the load in the
1214          * delay slot.  It cannot issue in the same cycle and may be
1215          * speculative and unneeded.
1216          */
1217         if (use_lwx_insns())
1218                 uasm_i_nop(p);
1219 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1220
1221
1222         /* build_update_entries */
1223         if (use_lwx_insns()) {
1224                 even = ptr;
1225                 odd = tmp;
1226                 UASM_i_LWX(p, even, scratch, tmp);
1227                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1228                 UASM_i_LWX(p, odd, scratch, tmp);
1229         } else {
1230                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1231                 even = tmp;
1232                 odd = ptr;
1233                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1234                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1235         }
1236         if (cpu_has_rixi) {
1237                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1238                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1239                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1240         } else {
1241                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1242                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1243                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1244         }
1245         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1246
1247         if (c0_scratch >= 0) {
1248                 UASM_i_MFC0(p, scratch, 31, c0_scratch);
1249                 build_tlb_write_entry(p, l, r, tlb_random);
1250                 uasm_l_leave(l, *p);
1251                 rv.restore_scratch = 1;
1252         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1253                 build_tlb_write_entry(p, l, r, tlb_random);
1254                 uasm_l_leave(l, *p);
1255                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1256         } else {
1257                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1258                 build_tlb_write_entry(p, l, r, tlb_random);
1259                 uasm_l_leave(l, *p);
1260                 rv.restore_scratch = 1;
1261         }
1262
1263         uasm_i_eret(p); /* return from trap */
1264
1265         return rv;
1266 }
1267
1268 /*
1269  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1270  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1271  * slots before the XTLB refill exception handler which belong to the
1272  * unused TLB refill exception.
1273  */
1274 #define MIPS64_REFILL_INSNS 32
1275
1276 static void __cpuinit build_r4000_tlb_refill_handler(void)
1277 {
1278         u32 *p = tlb_handler;
1279         struct uasm_label *l = labels;
1280         struct uasm_reloc *r = relocs;
1281         u32 *f;
1282         unsigned int final_len;
1283         struct mips_huge_tlb_info htlb_info __maybe_unused;
1284         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1285
1286         memset(tlb_handler, 0, sizeof(tlb_handler));
1287         memset(labels, 0, sizeof(labels));
1288         memset(relocs, 0, sizeof(relocs));
1289         memset(final_handler, 0, sizeof(final_handler));
1290
1291         if ((scratch_reg > 0 || scratchpad_available()) && use_bbit_insns()) {
1292                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1293                                                           scratch_reg);
1294                 vmalloc_mode = refill_scratch;
1295         } else {
1296                 htlb_info.huge_pte = K0;
1297                 htlb_info.restore_scratch = 0;
1298                 htlb_info.need_reload_pte = true;
1299                 vmalloc_mode = refill_noscratch;
1300                 /*
1301                  * create the plain linear handler
1302                  */
1303                 if (bcm1250_m3_war()) {
1304                         unsigned int segbits = 44;
1305
1306                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1307                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1308                         uasm_i_xor(&p, K0, K0, K1);
1309                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1310                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1311                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1312                         uasm_i_or(&p, K0, K0, K1);
1313                         uasm_il_bnez(&p, &r, K0, label_leave);
1314                         /* No need for uasm_i_nop */
1315                 }
1316
1317 #ifdef CONFIG_64BIT
1318                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1319 #else
1320                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1321 #endif
1322
1323 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1324                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1325 #endif
1326
1327                 build_get_ptep(&p, K0, K1);
1328                 build_update_entries(&p, K0, K1);
1329                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1330                 uasm_l_leave(&l, p);
1331                 uasm_i_eret(&p); /* return from trap */
1332         }
1333 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1334         uasm_l_tlb_huge_update(&l, p);
1335         if (htlb_info.need_reload_pte)
1336                 UASM_i_LW(&p, htlb_info.huge_pte, 0, K1);
1337         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1338         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1339                                    htlb_info.restore_scratch);
1340 #endif
1341
1342 #ifdef CONFIG_64BIT
1343         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1344 #endif
1345
1346         /*
1347          * Overflow check: For the 64bit handler, we need at least one
1348          * free instruction slot for the wrap-around branch. In worst
1349          * case, if the intended insertion point is a delay slot, we
1350          * need three, with the second nop'ed and the third being
1351          * unused.
1352          */
1353         /* Loongson2 ebase is different than r4k, we have more space */
1354 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1355         if ((p - tlb_handler) > 64)
1356                 panic("TLB refill handler space exceeded");
1357 #else
1358         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1359             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1360                 && uasm_insn_has_bdelay(relocs,
1361                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1362                 panic("TLB refill handler space exceeded");
1363 #endif
1364
1365         /*
1366          * Now fold the handler in the TLB refill handler space.
1367          */
1368 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1369         f = final_handler;
1370         /* Simplest case, just copy the handler. */
1371         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1372         final_len = p - tlb_handler;
1373 #else /* CONFIG_64BIT */
1374         f = final_handler + MIPS64_REFILL_INSNS;
1375         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1376                 /* Just copy the handler. */
1377                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1378                 final_len = p - tlb_handler;
1379         } else {
1380 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1381                 const enum label_id ls = label_tlb_huge_update;
1382 #else
1383                 const enum label_id ls = label_vmalloc;
1384 #endif
1385                 u32 *split;
1386                 int ov = 0;
1387                 int i;
1388
1389                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1390                         ;
1391                 BUG_ON(i == ARRAY_SIZE(labels));
1392                 split = labels[i].addr;
1393
1394                 /*
1395                  * See if we have overflown one way or the other.
1396                  */
1397                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1398                     split < p - MIPS64_REFILL_INSNS)
1399                         ov = 1;
1400
1401                 if (ov) {
1402                         /*
1403                          * Split two instructions before the end.  One
1404                          * for the branch and one for the instruction
1405                          * in the delay slot.
1406                          */
1407                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1408
1409                         /*
1410                          * If the branch would fall in a delay slot,
1411                          * we must back up an additional instruction
1412                          * so that it is no longer in a delay slot.
1413                          */
1414                         if (uasm_insn_has_bdelay(relocs, split - 1))
1415                                 split--;
1416                 }
1417                 /* Copy first part of the handler. */
1418                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1419                 f += split - tlb_handler;
1420
1421                 if (ov) {
1422                         /* Insert branch. */
1423                         uasm_l_split(&l, final_handler);
1424                         uasm_il_b(&f, &r, label_split);
1425                         if (uasm_insn_has_bdelay(relocs, split))
1426                                 uasm_i_nop(&f);
1427                         else {
1428                                 uasm_copy_handler(relocs, labels,
1429                                                   split, split + 1, f);
1430                                 uasm_move_labels(labels, f, f + 1, -1);
1431                                 f++;
1432                                 split++;
1433                         }
1434                 }
1435
1436                 /* Copy the rest of the handler. */
1437                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1438                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1439                             (p - split);
1440         }
1441 #endif /* CONFIG_64BIT */
1442
1443         uasm_resolve_relocs(relocs, labels);
1444         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1445                  final_len);
1446
1447         memcpy((void *)ebase, final_handler, 0x100);
1448
1449         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1450 }
1451
1452 /*
1453  * 128 instructions for the fastpath handler is generous and should
1454  * never be exceeded.
1455  */
1456 #define FASTPATH_SIZE 128
1457
1458 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
1459 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
1460 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
1461 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1462 u32 tlbmiss_handler_setup_pgd_array[16] __cacheline_aligned;
1463
1464 static void __cpuinit build_r4000_setup_pgd(void)
1465 {
1466         const int a0 = 4;
1467         const int a1 = 5;
1468         u32 *p = tlbmiss_handler_setup_pgd_array;
1469         struct uasm_label *l = labels;
1470         struct uasm_reloc *r = relocs;
1471
1472         memset(tlbmiss_handler_setup_pgd_array, 0, sizeof(tlbmiss_handler_setup_pgd_array));
1473         memset(labels, 0, sizeof(labels));
1474         memset(relocs, 0, sizeof(relocs));
1475
1476         pgd_reg = allocate_kscratch();
1477
1478         if (pgd_reg == -1) {
1479                 /* PGD << 11 in c0_Context */
1480                 /*
1481                  * If it is a ckseg0 address, convert to a physical
1482                  * address.  Shifting right by 29 and adding 4 will
1483                  * result in zero for these addresses.
1484                  *
1485                  */
1486                 UASM_i_SRA(&p, a1, a0, 29);
1487                 UASM_i_ADDIU(&p, a1, a1, 4);
1488                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1489                 uasm_i_nop(&p);
1490                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1491                 uasm_l_tlbl_goaround1(&l, p);
1492                 UASM_i_SLL(&p, a0, a0, 11);
1493                 uasm_i_jr(&p, 31);
1494                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1495         } else {
1496                 /* PGD in c0_KScratch */
1497                 uasm_i_jr(&p, 31);
1498                 UASM_i_MTC0(&p, a0, 31, pgd_reg);
1499         }
1500         if (p - tlbmiss_handler_setup_pgd_array > ARRAY_SIZE(tlbmiss_handler_setup_pgd_array))
1501                 panic("tlbmiss_handler_setup_pgd_array space exceeded");
1502         uasm_resolve_relocs(relocs, labels);
1503         pr_debug("Wrote tlbmiss_handler_setup_pgd_array (%u instructions).\n",
1504                  (unsigned int)(p - tlbmiss_handler_setup_pgd_array));
1505
1506         dump_handler("tlbmiss_handler",
1507                      tlbmiss_handler_setup_pgd_array,
1508                      ARRAY_SIZE(tlbmiss_handler_setup_pgd_array));
1509 }
1510 #endif
1511
1512 static void __cpuinit
1513 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1514 {
1515 #ifdef CONFIG_SMP
1516 # ifdef CONFIG_64BIT_PHYS_ADDR
1517         if (cpu_has_64bits)
1518                 uasm_i_lld(p, pte, 0, ptr);
1519         else
1520 # endif
1521                 UASM_i_LL(p, pte, 0, ptr);
1522 #else
1523 # ifdef CONFIG_64BIT_PHYS_ADDR
1524         if (cpu_has_64bits)
1525                 uasm_i_ld(p, pte, 0, ptr);
1526         else
1527 # endif
1528                 UASM_i_LW(p, pte, 0, ptr);
1529 #endif
1530 }
1531
1532 static void __cpuinit
1533 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1534         unsigned int mode)
1535 {
1536 #ifdef CONFIG_64BIT_PHYS_ADDR
1537         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1538 #endif
1539
1540         uasm_i_ori(p, pte, pte, mode);
1541 #ifdef CONFIG_SMP
1542 # ifdef CONFIG_64BIT_PHYS_ADDR
1543         if (cpu_has_64bits)
1544                 uasm_i_scd(p, pte, 0, ptr);
1545         else
1546 # endif
1547                 UASM_i_SC(p, pte, 0, ptr);
1548
1549         if (r10000_llsc_war())
1550                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1551         else
1552                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1553
1554 # ifdef CONFIG_64BIT_PHYS_ADDR
1555         if (!cpu_has_64bits) {
1556                 /* no uasm_i_nop needed */
1557                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1558                 uasm_i_ori(p, pte, pte, hwmode);
1559                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1560                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1561                 /* no uasm_i_nop needed */
1562                 uasm_i_lw(p, pte, 0, ptr);
1563         } else
1564                 uasm_i_nop(p);
1565 # else
1566         uasm_i_nop(p);
1567 # endif
1568 #else
1569 # ifdef CONFIG_64BIT_PHYS_ADDR
1570         if (cpu_has_64bits)
1571                 uasm_i_sd(p, pte, 0, ptr);
1572         else
1573 # endif
1574                 UASM_i_SW(p, pte, 0, ptr);
1575
1576 # ifdef CONFIG_64BIT_PHYS_ADDR
1577         if (!cpu_has_64bits) {
1578                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1579                 uasm_i_ori(p, pte, pte, hwmode);
1580                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1581                 uasm_i_lw(p, pte, 0, ptr);
1582         }
1583 # endif
1584 #endif
1585 }
1586
1587 /*
1588  * Check if PTE is present, if not then jump to LABEL. PTR points to
1589  * the page table where this PTE is located, PTE will be re-loaded
1590  * with it's original value.
1591  */
1592 static void __cpuinit
1593 build_pte_present(u32 **p, struct uasm_reloc **r,
1594                   int pte, int ptr, int scratch, enum label_id lid)
1595 {
1596         int t = scratch >= 0 ? scratch : pte;
1597
1598         if (cpu_has_rixi) {
1599                 if (use_bbit_insns()) {
1600                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1601                         uasm_i_nop(p);
1602                 } else {
1603                         uasm_i_andi(p, t, pte, _PAGE_PRESENT);
1604                         uasm_il_beqz(p, r, t, lid);
1605                         if (pte == t)
1606                                 /* You lose the SMP race :-(*/
1607                                 iPTE_LW(p, pte, ptr);
1608                 }
1609         } else {
1610                 uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_READ);
1611                 uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_READ);
1612                 uasm_il_bnez(p, r, t, lid);
1613                 if (pte == t)
1614                         /* You lose the SMP race :-(*/
1615                         iPTE_LW(p, pte, ptr);
1616         }
1617 }
1618
1619 /* Make PTE valid, store result in PTR. */
1620 static void __cpuinit
1621 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1622                  unsigned int ptr)
1623 {
1624         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1625
1626         iPTE_SW(p, r, pte, ptr, mode);
1627 }
1628
1629 /*
1630  * Check if PTE can be written to, if not branch to LABEL. Regardless
1631  * restore PTE with value from PTR when done.
1632  */
1633 static void __cpuinit
1634 build_pte_writable(u32 **p, struct uasm_reloc **r,
1635                    unsigned int pte, unsigned int ptr, int scratch,
1636                    enum label_id lid)
1637 {
1638         int t = scratch >= 0 ? scratch : pte;
1639
1640         uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_WRITE);
1641         uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_WRITE);
1642         uasm_il_bnez(p, r, t, lid);
1643         if (pte == t)
1644                 /* You lose the SMP race :-(*/
1645                 iPTE_LW(p, pte, ptr);
1646         else
1647                 uasm_i_nop(p);
1648 }
1649
1650 /* Make PTE writable, update software status bits as well, then store
1651  * at PTR.
1652  */
1653 static void __cpuinit
1654 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1655                  unsigned int ptr)
1656 {
1657         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1658                              | _PAGE_DIRTY);
1659
1660         iPTE_SW(p, r, pte, ptr, mode);
1661 }
1662
1663 /*
1664  * Check if PTE can be modified, if not branch to LABEL. Regardless
1665  * restore PTE with value from PTR when done.
1666  */
1667 static void __cpuinit
1668 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1669                      unsigned int pte, unsigned int ptr, int scratch,
1670                      enum label_id lid)
1671 {
1672         if (use_bbit_insns()) {
1673                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1674                 uasm_i_nop(p);
1675         } else {
1676                 int t = scratch >= 0 ? scratch : pte;
1677                 uasm_i_andi(p, t, pte, _PAGE_WRITE);
1678                 uasm_il_beqz(p, r, t, lid);
1679                 if (pte == t)
1680                         /* You lose the SMP race :-(*/
1681                         iPTE_LW(p, pte, ptr);
1682         }
1683 }
1684
1685 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1686
1687
1688 /*
1689  * R3000 style TLB load/store/modify handlers.
1690  */
1691
1692 /*
1693  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1694  * Then it returns.
1695  */
1696 static void __cpuinit
1697 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1698 {
1699         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1700         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1701         uasm_i_tlbwi(p);
1702         uasm_i_jr(p, tmp);
1703         uasm_i_rfe(p); /* branch delay */
1704 }
1705
1706 /*
1707  * This places the pte into ENTRYLO0 and writes it with tlbwi
1708  * or tlbwr as appropriate.  This is because the index register
1709  * may have the probe fail bit set as a result of a trap on a
1710  * kseg2 access, i.e. without refill.  Then it returns.
1711  */
1712 static void __cpuinit
1713 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1714                              struct uasm_reloc **r, unsigned int pte,
1715                              unsigned int tmp)
1716 {
1717         uasm_i_mfc0(p, tmp, C0_INDEX);
1718         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1719         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1720         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1721         uasm_i_tlbwi(p); /* cp0 delay */
1722         uasm_i_jr(p, tmp);
1723         uasm_i_rfe(p); /* branch delay */
1724         uasm_l_r3000_write_probe_fail(l, *p);
1725         uasm_i_tlbwr(p); /* cp0 delay */
1726         uasm_i_jr(p, tmp);
1727         uasm_i_rfe(p); /* branch delay */
1728 }
1729
1730 static void __cpuinit
1731 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1732                                    unsigned int ptr)
1733 {
1734         long pgdc = (long)pgd_current;
1735
1736         uasm_i_mfc0(p, pte, C0_BADVADDR);
1737         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1738         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1739         uasm_i_srl(p, pte, pte, 22); /* load delay */
1740         uasm_i_sll(p, pte, pte, 2);
1741         uasm_i_addu(p, ptr, ptr, pte);
1742         uasm_i_mfc0(p, pte, C0_CONTEXT);
1743         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1744         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1745         uasm_i_addu(p, ptr, ptr, pte);
1746         uasm_i_lw(p, pte, 0, ptr);
1747         uasm_i_tlbp(p); /* load delay */
1748 }
1749
1750 static void __cpuinit build_r3000_tlb_load_handler(void)
1751 {
1752         u32 *p = handle_tlbl;
1753         struct uasm_label *l = labels;
1754         struct uasm_reloc *r = relocs;
1755
1756         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1757         memset(labels, 0, sizeof(labels));
1758         memset(relocs, 0, sizeof(relocs));
1759
1760         build_r3000_tlbchange_handler_head(&p, K0, K1);
1761         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1762         uasm_i_nop(&p); /* load delay */
1763         build_make_valid(&p, &r, K0, K1);
1764         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1765
1766         uasm_l_nopage_tlbl(&l, p);
1767         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1768         uasm_i_nop(&p);
1769
1770         if ((p - handle_tlbl) > FASTPATH_SIZE)
1771                 panic("TLB load handler fastpath space exceeded");
1772
1773         uasm_resolve_relocs(relocs, labels);
1774         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1775                  (unsigned int)(p - handle_tlbl));
1776
1777         dump_handler("r3000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
1778 }
1779
1780 static void __cpuinit build_r3000_tlb_store_handler(void)
1781 {
1782         u32 *p = handle_tlbs;
1783         struct uasm_label *l = labels;
1784         struct uasm_reloc *r = relocs;
1785
1786         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1787         memset(labels, 0, sizeof(labels));
1788         memset(relocs, 0, sizeof(relocs));
1789
1790         build_r3000_tlbchange_handler_head(&p, K0, K1);
1791         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1792         uasm_i_nop(&p); /* load delay */
1793         build_make_write(&p, &r, K0, K1);
1794         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1795
1796         uasm_l_nopage_tlbs(&l, p);
1797         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1798         uasm_i_nop(&p);
1799
1800         if ((p - handle_tlbs) > FASTPATH_SIZE)
1801                 panic("TLB store handler fastpath space exceeded");
1802
1803         uasm_resolve_relocs(relocs, labels);
1804         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1805                  (unsigned int)(p - handle_tlbs));
1806
1807         dump_handler("r3000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
1808 }
1809
1810 static void __cpuinit build_r3000_tlb_modify_handler(void)
1811 {
1812         u32 *p = handle_tlbm;
1813         struct uasm_label *l = labels;
1814         struct uasm_reloc *r = relocs;
1815
1816         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1817         memset(labels, 0, sizeof(labels));
1818         memset(relocs, 0, sizeof(relocs));
1819
1820         build_r3000_tlbchange_handler_head(&p, K0, K1);
1821         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1822         uasm_i_nop(&p); /* load delay */
1823         build_make_write(&p, &r, K0, K1);
1824         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1825
1826         uasm_l_nopage_tlbm(&l, p);
1827         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1828         uasm_i_nop(&p);
1829
1830         if ((p - handle_tlbm) > FASTPATH_SIZE)
1831                 panic("TLB modify handler fastpath space exceeded");
1832
1833         uasm_resolve_relocs(relocs, labels);
1834         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1835                  (unsigned int)(p - handle_tlbm));
1836
1837         dump_handler("r3000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
1838 }
1839 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1840
1841 /*
1842  * R4000 style TLB load/store/modify handlers.
1843  */
1844 static struct work_registers __cpuinit
1845 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1846                                    struct uasm_reloc **r)
1847 {
1848         struct work_registers wr = build_get_work_registers(p);
1849
1850 #ifdef CONFIG_64BIT
1851         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1852 #else
1853         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1854 #endif
1855
1856 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1857         /*
1858          * For huge tlb entries, pmd doesn't contain an address but
1859          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1860          * see if we need to jump to huge tlb processing.
1861          */
1862         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1863 #endif
1864
1865         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1866         UASM_i_LW(p, wr.r2, 0, wr.r2);
1867         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1868         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1869         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1870
1871 #ifdef CONFIG_SMP
1872         uasm_l_smp_pgtable_change(l, *p);
1873 #endif
1874         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1875         if (!m4kc_tlbp_war())
1876                 build_tlb_probe_entry(p);
1877         return wr;
1878 }
1879
1880 static void __cpuinit
1881 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1882                                    struct uasm_reloc **r, unsigned int tmp,
1883                                    unsigned int ptr)
1884 {
1885         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1886         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1887         build_update_entries(p, tmp, ptr);
1888         build_tlb_write_entry(p, l, r, tlb_indexed);
1889         uasm_l_leave(l, *p);
1890         build_restore_work_registers(p);
1891         uasm_i_eret(p); /* return from trap */
1892
1893 #ifdef CONFIG_64BIT
1894         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1895 #endif
1896 }
1897
1898 static void __cpuinit build_r4000_tlb_load_handler(void)
1899 {
1900         u32 *p = handle_tlbl;
1901         struct uasm_label *l = labels;
1902         struct uasm_reloc *r = relocs;
1903         struct work_registers wr;
1904
1905         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1906         memset(labels, 0, sizeof(labels));
1907         memset(relocs, 0, sizeof(relocs));
1908
1909         if (bcm1250_m3_war()) {
1910                 unsigned int segbits = 44;
1911
1912                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1913                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1914                 uasm_i_xor(&p, K0, K0, K1);
1915                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1916                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1917                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1918                 uasm_i_or(&p, K0, K0, K1);
1919                 uasm_il_bnez(&p, &r, K0, label_leave);
1920                 /* No need for uasm_i_nop */
1921         }
1922
1923         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1924         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1925         if (m4kc_tlbp_war())
1926                 build_tlb_probe_entry(&p);
1927
1928         if (cpu_has_rixi) {
1929                 /*
1930                  * If the page is not _PAGE_VALID, RI or XI could not
1931                  * have triggered it.  Skip the expensive test..
1932                  */
1933                 if (use_bbit_insns()) {
1934                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1935                                       label_tlbl_goaround1);
1936                 } else {
1937                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1938                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1939                 }
1940                 uasm_i_nop(&p);
1941
1942                 uasm_i_tlbr(&p);
1943                 /* Examine  entrylo 0 or 1 based on ptr. */
1944                 if (use_bbit_insns()) {
1945                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
1946                 } else {
1947                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
1948                         uasm_i_beqz(&p, wr.r3, 8);
1949                 }
1950                 /* load it in the delay slot*/
1951                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
1952                 /* load it if ptr is odd */
1953                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
1954                 /*
1955                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
1956                  * XI must have triggered it.
1957                  */
1958                 if (use_bbit_insns()) {
1959                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
1960                         uasm_i_nop(&p);
1961                         uasm_l_tlbl_goaround1(&l, p);
1962                 } else {
1963                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
1964                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
1965                         uasm_i_nop(&p);
1966                 }
1967                 uasm_l_tlbl_goaround1(&l, p);
1968         }
1969         build_make_valid(&p, &r, wr.r1, wr.r2);
1970         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
1971
1972 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1973         /*
1974          * This is the entry point when build_r4000_tlbchange_handler_head
1975          * spots a huge page.
1976          */
1977         uasm_l_tlb_huge_update(&l, p);
1978         iPTE_LW(&p, wr.r1, wr.r2);
1979         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1980         build_tlb_probe_entry(&p);
1981
1982         if (cpu_has_rixi) {
1983                 /*
1984                  * If the page is not _PAGE_VALID, RI or XI could not
1985                  * have triggered it.  Skip the expensive test..
1986                  */
1987                 if (use_bbit_insns()) {
1988                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1989                                       label_tlbl_goaround2);
1990                 } else {
1991                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1992                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
1993                 }
1994                 uasm_i_nop(&p);
1995
1996                 uasm_i_tlbr(&p);
1997                 /* Examine  entrylo 0 or 1 based on ptr. */
1998                 if (use_bbit_insns()) {
1999                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2000                 } else {
2001                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2002                         uasm_i_beqz(&p, wr.r3, 8);
2003                 }
2004                 /* load it in the delay slot*/
2005                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2006                 /* load it if ptr is odd */
2007                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2008                 /*
2009                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2010                  * XI must have triggered it.
2011                  */
2012                 if (use_bbit_insns()) {
2013                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2014                 } else {
2015                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2016                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2017                 }
2018                 if (PM_DEFAULT_MASK == 0)
2019                         uasm_i_nop(&p);
2020                 /*
2021                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2022                  * it is restored in build_huge_tlb_write_entry.
2023                  */
2024                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2025
2026                 uasm_l_tlbl_goaround2(&l, p);
2027         }
2028         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2029         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2030 #endif
2031
2032         uasm_l_nopage_tlbl(&l, p);
2033         build_restore_work_registers(&p);
2034 #ifdef CONFIG_CPU_MICROMIPS
2035         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2036                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2037                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2038                 uasm_i_jr(&p, K0);
2039         } else
2040 #endif
2041         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2042         uasm_i_nop(&p);
2043
2044         if ((p - handle_tlbl) > FASTPATH_SIZE)
2045                 panic("TLB load handler fastpath space exceeded");
2046
2047         uasm_resolve_relocs(relocs, labels);
2048         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2049                  (unsigned int)(p - handle_tlbl));
2050
2051         dump_handler("r4000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
2052 }
2053
2054 static void __cpuinit build_r4000_tlb_store_handler(void)
2055 {
2056         u32 *p = handle_tlbs;
2057         struct uasm_label *l = labels;
2058         struct uasm_reloc *r = relocs;
2059         struct work_registers wr;
2060
2061         memset(handle_tlbs, 0, sizeof(handle_tlbs));
2062         memset(labels, 0, sizeof(labels));
2063         memset(relocs, 0, sizeof(relocs));
2064
2065         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2066         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2067         if (m4kc_tlbp_war())
2068                 build_tlb_probe_entry(&p);
2069         build_make_write(&p, &r, wr.r1, wr.r2);
2070         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2071
2072 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2073         /*
2074          * This is the entry point when
2075          * build_r4000_tlbchange_handler_head spots a huge page.
2076          */
2077         uasm_l_tlb_huge_update(&l, p);
2078         iPTE_LW(&p, wr.r1, wr.r2);
2079         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2080         build_tlb_probe_entry(&p);
2081         uasm_i_ori(&p, wr.r1, wr.r1,
2082                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2083         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2084 #endif
2085
2086         uasm_l_nopage_tlbs(&l, p);
2087         build_restore_work_registers(&p);
2088 #ifdef CONFIG_CPU_MICROMIPS
2089         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2090                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2091                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2092                 uasm_i_jr(&p, K0);
2093         } else
2094 #endif
2095         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2096         uasm_i_nop(&p);
2097
2098         if ((p - handle_tlbs) > FASTPATH_SIZE)
2099                 panic("TLB store handler fastpath space exceeded");
2100
2101         uasm_resolve_relocs(relocs, labels);
2102         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2103                  (unsigned int)(p - handle_tlbs));
2104
2105         dump_handler("r4000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
2106 }
2107
2108 static void __cpuinit build_r4000_tlb_modify_handler(void)
2109 {
2110         u32 *p = handle_tlbm;
2111         struct uasm_label *l = labels;
2112         struct uasm_reloc *r = relocs;
2113         struct work_registers wr;
2114
2115         memset(handle_tlbm, 0, sizeof(handle_tlbm));
2116         memset(labels, 0, sizeof(labels));
2117         memset(relocs, 0, sizeof(relocs));
2118
2119         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2120         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2121         if (m4kc_tlbp_war())
2122                 build_tlb_probe_entry(&p);
2123         /* Present and writable bits set, set accessed and dirty bits. */
2124         build_make_write(&p, &r, wr.r1, wr.r2);
2125         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2126
2127 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2128         /*
2129          * This is the entry point when
2130          * build_r4000_tlbchange_handler_head spots a huge page.
2131          */
2132         uasm_l_tlb_huge_update(&l, p);
2133         iPTE_LW(&p, wr.r1, wr.r2);
2134         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2135         build_tlb_probe_entry(&p);
2136         uasm_i_ori(&p, wr.r1, wr.r1,
2137                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2138         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2139 #endif
2140
2141         uasm_l_nopage_tlbm(&l, p);
2142         build_restore_work_registers(&p);
2143 #ifdef CONFIG_CPU_MICROMIPS
2144         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2145                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2146                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2147                 uasm_i_jr(&p, K0);
2148         } else
2149 #endif
2150         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2151         uasm_i_nop(&p);
2152
2153         if ((p - handle_tlbm) > FASTPATH_SIZE)
2154                 panic("TLB modify handler fastpath space exceeded");
2155
2156         uasm_resolve_relocs(relocs, labels);
2157         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2158                  (unsigned int)(p - handle_tlbm));
2159
2160         dump_handler("r4000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
2161 }
2162
2163 void __cpuinit build_tlb_refill_handler(void)
2164 {
2165         /*
2166          * The refill handler is generated per-CPU, multi-node systems
2167          * may have local storage for it. The other handlers are only
2168          * needed once.
2169          */
2170         static int run_once = 0;
2171
2172         output_pgtable_bits_defines();
2173
2174 #ifdef CONFIG_64BIT
2175         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2176 #endif
2177
2178         switch (current_cpu_type()) {
2179         case CPU_R2000:
2180         case CPU_R3000:
2181         case CPU_R3000A:
2182         case CPU_R3081E:
2183         case CPU_TX3912:
2184         case CPU_TX3922:
2185         case CPU_TX3927:
2186 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2187                 if (cpu_has_local_ebase)
2188                         build_r3000_tlb_refill_handler();
2189                 if (!run_once) {
2190                         if (!cpu_has_local_ebase)
2191                                 build_r3000_tlb_refill_handler();
2192                         build_r3000_tlb_load_handler();
2193                         build_r3000_tlb_store_handler();
2194                         build_r3000_tlb_modify_handler();
2195                         run_once++;
2196                 }
2197 #else
2198                 panic("No R3000 TLB refill handler");
2199 #endif
2200                 break;
2201
2202         case CPU_R6000:
2203         case CPU_R6000A:
2204                 panic("No R6000 TLB refill handler yet");
2205                 break;
2206
2207         case CPU_R8000:
2208                 panic("No R8000 TLB refill handler yet");
2209                 break;
2210
2211         default:
2212                 if (!run_once) {
2213                         scratch_reg = allocate_kscratch();
2214 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2215                         build_r4000_setup_pgd();
2216 #endif
2217                         build_r4000_tlb_load_handler();
2218                         build_r4000_tlb_store_handler();
2219                         build_r4000_tlb_modify_handler();
2220                         if (!cpu_has_local_ebase)
2221                                 build_r4000_tlb_refill_handler();
2222                         run_once++;
2223                 }
2224                 if (cpu_has_local_ebase)
2225                         build_r4000_tlb_refill_handler();
2226         }
2227 }
2228
2229 void __cpuinit flush_tlb_handlers(void)
2230 {
2231         local_flush_icache_range((unsigned long)handle_tlbl,
2232                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
2233         local_flush_icache_range((unsigned long)handle_tlbs,
2234                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
2235         local_flush_icache_range((unsigned long)handle_tlbm,
2236                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
2237 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2238         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd_array,
2239                            (unsigned long)tlbmiss_handler_setup_pgd_array + sizeof(handle_tlbm));
2240 #endif
2241 }