arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
  12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
  13  */
  14 #include <linux/init.h>
  15 #include <linux/mm.h>
  16 #include <linux/module.h>
  17 #include <linux/sched.h>
  18 #include <linux/smp.h>
  19 #include <linux/smp_lock.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/kallsyms.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/interrupt.h>
  24
  25 #include <asm/bootinfo.h>
  26 #include <asm/branch.h>
  27 #include <asm/break.h>
  28 #include <asm/cpu.h>
  29 #include <asm/dsp.h>
  30 #include <asm/fpu.h>
  31 #include <asm/mipsregs.h>
  32 #include <asm/mipsmtregs.h>
  33 #include <asm/module.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/ptrace.h>
  36 #include <asm/sections.h>
  37 #include <asm/system.h>
  38 #include <asm/tlbdebug.h>
  39 #include <asm/traps.h>
  40 #include <asm/uaccess.h>
  41 #include <asm/mmu_context.h>
  42 #include <asm/watch.h>
  43 #include <asm/types.h>
  44 #include <asm/stacktrace.h>
  45
  46 extern asmlinkage void handle_int(void);
  47 extern asmlinkage void handle_tlbm(void);
  48 extern asmlinkage void handle_tlbl(void);
  49 extern asmlinkage void handle_tlbs(void);
  50 extern asmlinkage void handle_adel(void);
  51 extern asmlinkage void handle_ades(void);
  52 extern asmlinkage void handle_ibe(void);
  53 extern asmlinkage void handle_dbe(void);
  54 extern asmlinkage void handle_sys(void);
  55 extern asmlinkage void handle_bp(void);
  56 extern asmlinkage void handle_ri(void);
  57 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  58 extern asmlinkage void handle_ri_rdhwr(void);
  59 extern asmlinkage void handle_cpu(void);
  60 extern asmlinkage void handle_ov(void);
  61 extern asmlinkage void handle_tr(void);
  62 extern asmlinkage void handle_fpe(void);
  63 extern asmlinkage void handle_mdmx(void);
  64 extern asmlinkage void handle_watch(void);
  65 extern asmlinkage void handle_mt(void);
  66 extern asmlinkage void handle_dsp(void);
  67 extern asmlinkage void handle_mcheck(void);
  68 extern asmlinkage void handle_reserved(void);
  69
  70 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
  71         struct mips_fpu_struct *ctx, int has_fpu);
  72
  73 void (*board_be_init)(void);
  74 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  75 void (*board_nmi_handler_setup)(void);
  76 void (*board_ejtag_handler_setup)(void);
  77 void (*board_bind_eic_interrupt)(int irq, int regset);
  78
  79
  80 static void show_raw_backtrace(unsigned long reg29)
  81 {
  82         unsigned long *sp = (unsigned long *)reg29;
  83         unsigned long addr;
  84
  85         printk("Call Trace:");
  86 #ifdef CONFIG_KALLSYMS
  87         printk("\n");
  88 #endif
  89         while (!kstack_end(sp)) {
  90                 addr = *sp++;
  91                 if (__kernel_text_address(addr))
  92                         print_ip_sym(addr);
  93         }
  94         printk("\n");
  95 }
  96
  97 #ifdef CONFIG_KALLSYMS
  98 int raw_show_trace;
  99 static int __init set_raw_show_trace(char *str)
 100 {
 101         raw_show_trace = 1;
 102         return 1;
 103 }
 104 __setup("raw_show_trace", set_raw_show_trace);
 105 #endif
 106
 107 static void show_backtrace(struct task_struct *task, struct pt_regs *regs)
 108 {
 109         unsigned long sp = regs->regs[29];
 110         unsigned long ra = regs->regs[31];
 111         unsigned long pc = regs->cp0_epc;
 112
 113         if (raw_show_trace || !__kernel_text_address(pc)) {
 114                 show_raw_backtrace(sp);
 115                 return;
 116         }
 117         printk("Call Trace:\n");
 118         do {
 119                 print_ip_sym(pc);
 120                 pc = unwind_stack(task, &sp, pc, &ra);
 121         } while (pc);
 122         printk("\n");
 123 }
 124
 125 /*
 126  * This routine abuses get_user()/put_user() to reference pointers
 127  * with at least a bit of error checking ...
 128  */
 129 static void show_stacktrace(struct task_struct *task, struct pt_regs *regs)
 130 {
 131         const int field = 2 * sizeof(unsigned long);
 132         long stackdata;
 133         int i;
 134         unsigned long *sp = (unsigned long *)regs->regs[29];
 135
 136         printk("Stack :");
 137         i = 0;
 138         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 139                 if (i && ((i % (64 / field)) == 0))
 140                         printk("\n       ");
 141                 if (i > 39) {
 142                         printk(" ...");
 143                         break;
 144                 }
 145
 146                 if (__get_user(stackdata, sp++)) {
 147                         printk(" (Bad stack address)");
 148                         break;
 149                 }
 150
 151                 printk(" %0*lx", field, stackdata);
 152                 i++;
 153         }
 154         printk("\n");
 155         show_backtrace(task, regs);
 156 }
 157
 158 void show_stack(struct task_struct *task, unsigned long *sp)
 159 {
 160         struct pt_regs regs;
 161         if (sp) {
 162                 regs.regs[29] = (unsigned long)sp;
 163                 regs.regs[31] = 0;
 164                 regs.cp0_epc = 0;
 165         } else {
 166                 if (task && task != current) {
 167                         regs.regs[29] = task->thread.reg29;
 168                         regs.regs[31] = 0;
 169                         regs.cp0_epc = task->thread.reg31;
 170                 } else {
 171                         prepare_frametrace(&regs);
 172                 }
 173         }
 174         show_stacktrace(task, &regs);
 175 }
 176
 177 /*
 178  * The architecture-independent dump_stack generator
 179  */
 180 void dump_stack(void)
 181 {
 182         struct pt_regs regs;
 183
 184         prepare_frametrace(&regs);
 185         show_backtrace(current, &regs);
 186 }
 187
 188 EXPORT_SYMBOL(dump_stack);
 189
 190 void show_code(unsigned int *pc)
 191 {
 192         long i;
 193
 194         printk("\nCode:");
 195
 196         for(i = -3 ; i < 6 ; i++) {
 197                 unsigned int insn;
 198                 if (__get_user(insn, pc + i)) {
 199                         printk(" (Bad address in epc)\n");
 200                         break;
 201                 }
 202                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
 203         }
 204 }
 205
 206 void show_regs(struct pt_regs *regs)
 207 {
 208         const int field = 2 * sizeof(unsigned long);
 209         unsigned int cause = regs->cp0_cause;
 210         int i;
 211
 212         printk("Cpu %d\n", smp_processor_id());
 213
 214         /*
 215          * Saved main processor registers
 216          */
 217         for (i = 0; i < 32; ) {
 218                 if ((i % 4) == 0)
 219                         printk("$%2d   :", i);
 220                 if (i == 0)
 221                         printk(" %0*lx", field, 0UL);
 222                 else if (i == 26 || i == 27)
 223                         printk(" %*s", field, "");
 224                 else
 225                         printk(" %0*lx", field, regs->regs[i]);
 226
 227                 i++;
 228                 if ((i % 4) == 0)
 229                         printk("\n");
 230         }
 231
 232         printk("Hi    : %0*lx\n", field, regs->hi);
 233         printk("Lo    : %0*lx\n", field, regs->lo);
 234
 235         /*
 236          * Saved cp0 registers
 237          */
 238         printk("epc   : %0*lx ", field, regs->cp0_epc);
 239         print_symbol("%s ", regs->cp0_epc);
 240         printk("    %s\n", print_tainted());
 241         printk("ra    : %0*lx ", field, regs->regs[31]);
 242         print_symbol("%s\n", regs->regs[31]);
 243
 244         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 245
 246         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
 247                 if (regs->cp0_status & ST0_KUO)
 248                         printk("KUo ");
 249                 if (regs->cp0_status & ST0_IEO)
 250                         printk("IEo ");
 251                 if (regs->cp0_status & ST0_KUP)
 252                         printk("KUp ");
 253                 if (regs->cp0_status & ST0_IEP)
 254                         printk("IEp ");
 255                 if (regs->cp0_status & ST0_KUC)
 256                         printk("KUc ");
 257                 if (regs->cp0_status & ST0_IEC)
 258                         printk("IEc ");
 259         } else {
 260                 if (regs->cp0_status & ST0_KX)
 261                         printk("KX ");
 262                 if (regs->cp0_status & ST0_SX)
 263                         printk("SX ");
 264                 if (regs->cp0_status & ST0_UX)
 265                         printk("UX ");
 266                 switch (regs->cp0_status & ST0_KSU) {
 267                 case KSU_USER:
 268                         printk("USER ");
 269                         break;
 270                 case KSU_SUPERVISOR:
 271                         printk("SUPERVISOR ");
 272                         break;
 273                 case KSU_KERNEL:
 274                         printk("KERNEL ");
 275                         break;
 276                 default:
 277                         printk("BAD_MODE ");
 278                         break;
 279                 }
 280                 if (regs->cp0_status & ST0_ERL)
 281                         printk("ERL ");
 282                 if (regs->cp0_status & ST0_EXL)
 283                         printk("EXL ");
 284                 if (regs->cp0_status & ST0_IE)
 285                         printk("IE ");
 286         }
 287         printk("\n");
 288
 289         printk("Cause : %08x\n", cause);
 290
 291         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 292         if (1 <= cause && cause <= 5)
 293                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 294
 295         printk("PrId  : %08x\n", read_c0_prid());
 296 }
 297
 298 void show_registers(struct pt_regs *regs)
 299 {
 300         show_regs(regs);
 301         print_modules();
 302         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
 303                 current->comm, current->pid, current_thread_info(), current);
 304         show_stacktrace(current, regs);
 305         show_code((unsigned int *) regs->cp0_epc);
 306         printk("\n");
 307 }
 308
 309 static DEFINE_SPINLOCK(die_lock);
 310
 311 NORET_TYPE void ATTRIB_NORET die(const char * str, struct pt_regs * regs)
 312 {
 313         static int die_counter;
 314 #ifdef CONFIG_MIPS_MT_SMTC
 315         unsigned long dvpret = dvpe();
 316 #endif /* CONFIG_MIPS_MT_SMTC */
 317
 318         console_verbose();
 319         spin_lock_irq(&die_lock);
 320         bust_spinlocks(1);
 321 #ifdef CONFIG_MIPS_MT_SMTC
 322         mips_mt_regdump(dvpret);
 323 #endif /* CONFIG_MIPS_MT_SMTC */
 324         printk("%s[#%d]:\n", str, ++die_counter);
 325         show_registers(regs);
 326         spin_unlock_irq(&die_lock);
 327
 328         if (in_interrupt())
 329                 panic("Fatal exception in interrupt");
 330
 331         if (panic_on_oops) {
 332                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
 333                 ssleep(5);
 334                 panic("Fatal exception");
 335         }
 336
 337         do_exit(SIGSEGV);
 338 }
 339
 340 extern const struct exception_table_entry __start___dbe_table[];
 341 extern const struct exception_table_entry __stop___dbe_table[];
 342
 343 void __declare_dbe_table(void)
 344 {
 345         __asm__ __volatile__(
 346         ".section\t__dbe_table,\"a\"\n\t"
 347         ".previous"
 348         );
 349 }
 350
 351 /* Given an address, look for it in the exception tables. */
 352 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 353 {
 354         const struct exception_table_entry *e;
 355
 356         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 357         if (!e)
 358                 e = search_module_dbetables(addr);
 359         return e;
 360 }
 361
 362 asmlinkage void do_be(struct pt_regs *regs)
 363 {
 364         const int field = 2 * sizeof(unsigned long);
 365         const struct exception_table_entry *fixup = NULL;
 366         int data = regs->cp0_cause & 4;
 367         int action = MIPS_BE_FATAL;
 368
 369         /* XXX For now.  Fixme, this searches the wrong table ...  */
 370         if (data && !user_mode(regs))
 371                 fixup = search_dbe_tables(exception_epc(regs));
 372
 373         if (fixup)
 374                 action = MIPS_BE_FIXUP;
 375
 376         if (board_be_handler)
 377                 action = board_be_handler(regs, fixup != 0);
 378
 379         switch (action) {
 380         case MIPS_BE_DISCARD:
 381                 return;
 382         case MIPS_BE_FIXUP:
 383                 if (fixup) {
 384                         regs->cp0_epc = fixup->nextinsn;
 385                         return;
 386                 }
 387                 break;
 388         default:
 389                 break;
 390         }
 391
 392         /*
 393          * Assume it would be too dangerous to continue ...
 394          */
 395         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 396                data ? "Data" : "Instruction",
 397                field, regs->cp0_epc, field, regs->regs[31]);
 398         die_if_kernel("Oops", regs);
 399         force_sig(SIGBUS, current);
 400 }
 401
 402 /*
 403  * ll/sc emulation
 404  */
 405
 406 #define OPCODE 0xfc000000
 407 #define BASE   0x03e00000
 408 #define RT     0x001f0000
 409 #define OFFSET 0x0000ffff
 410 #define LL     0xc0000000
 411 #define SC     0xe0000000
 412 #define SPEC3  0x7c000000
 413 #define RD     0x0000f800
 414 #define FUNC   0x0000003f
 415 #define RDHWR  0x0000003b
 416
 417 /*
 418  * The ll_bit is cleared by r*_switch.S
 419  */
 420
 421 unsigned long ll_bit;
 422
 423 static struct task_struct *ll_task = NULL;
 424
 425 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
 426 {
 427         unsigned long value, __user *vaddr;
 428         long offset;
 429         int signal = 0;
 430
 431         /*
 432          * analyse the ll instruction that just caused a ri exception
 433          * and put the referenced address to addr.
 434          */
 435
 436         /* sign extend offset */
 437         offset = opcode & OFFSET;
 438         offset <<= 16;
 439         offset >>= 16;
 440
 441         vaddr = (unsigned long __user *)
 442                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 443
 444         if ((unsigned long)vaddr & 3) {
 445                 signal = SIGBUS;
 446                 goto sig;
 447         }
 448         if (get_user(value, vaddr)) {
 449                 signal = SIGSEGV;
 450                 goto sig;
 451         }
 452
 453         preempt_disable();
 454
 455         if (ll_task == NULL || ll_task == current) {
 456                 ll_bit = 1;
 457         } else {
 458                 ll_bit = 0;
 459         }
 460         ll_task = current;
 461
 462         preempt_enable();
 463
 464         compute_return_epc(regs);
 465
 466         regs->regs[(opcode & RT) >> 16] = value;
 467
 468         return;
 469
 470 sig:
 471         force_sig(signal, current);
 472 }
 473
 474 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
 475 {
 476         unsigned long __user *vaddr;
 477         unsigned long reg;
 478         long offset;
 479         int signal = 0;
 480
 481         /*
 482          * analyse the sc instruction that just caused a ri exception
 483          * and put the referenced address to addr.
 484          */
 485
 486         /* sign extend offset */
 487         offset = opcode & OFFSET;
 488         offset <<= 16;
 489         offset >>= 16;
 490
 491         vaddr = (unsigned long __user *)
 492                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 493         reg = (opcode & RT) >> 16;
 494
 495         if ((unsigned long)vaddr & 3) {
 496                 signal = SIGBUS;
 497                 goto sig;
 498         }
 499
 500         preempt_disable();
 501
 502         if (ll_bit == 0 || ll_task != current) {
 503                 compute_return_epc(regs);
 504                 regs->regs[reg] = 0;
 505                 preempt_enable();
 506                 return;
 507         }
 508
 509         preempt_enable();
 510
 511         if (put_user(regs->regs[reg], vaddr)) {
 512                 signal = SIGSEGV;
 513                 goto sig;
 514         }
 515
 516         compute_return_epc(regs);
 517         regs->regs[reg] = 1;
 518
 519         return;
 520
 521 sig:
 522         force_sig(signal, current);
 523 }
 524
 525 /*
 526  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 527  * opcodes are supposed to result in coprocessor unusable exceptions if
 528  * executed on ll/sc-less processors.  That's the theory.  In practice a
 529  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 530  * instead, so we're doing the emulation thing in both exception handlers.
 531  */
 532 static inline int simulate_llsc(struct pt_regs *regs)
 533 {
 534         unsigned int opcode;
 535
 536         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 537                 goto out_sigsegv;
 538
 539         if ((opcode & OPCODE) == LL) {
 540                 simulate_ll(regs, opcode);
 541                 return 0;
 542         }
 543         if ((opcode & OPCODE) == SC) {
 544                 simulate_sc(regs, opcode);
 545                 return 0;
 546         }
 547
 548         return -EFAULT;                 /* Strange things going on ... */
 549
 550 out_sigsegv:
 551         force_sig(SIGSEGV, current);
 552         return -EFAULT;
 553 }
 554
 555 /*
 556  * Simulate trapping 'rdhwr' instructions to provide user accessible
 557  * registers not implemented in hardware.  The only current use of this
 558  * is the thread area pointer.
 559  */
 560 static inline int simulate_rdhwr(struct pt_regs *regs)
 561 {
 562         struct thread_info *ti = task_thread_info(current);
 563         unsigned int opcode;
 564
 565         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 566                 goto out_sigsegv;
 567
 568         if (unlikely(compute_return_epc(regs)))
 569                 return -EFAULT;
 570
 571         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 572                 int rd = (opcode & RD) >> 11;
 573                 int rt = (opcode & RT) >> 16;
 574                 switch (rd) {
 575                         case 29:
 576                                 regs->regs[rt] = ti->tp_value;
 577                                 return 0;
 578                         default:
 579                                 return -EFAULT;
 580                 }
 581         }
 582
 583         /* Not ours.  */
 584         return -EFAULT;
 585
 586 out_sigsegv:
 587         force_sig(SIGSEGV, current);
 588         return -EFAULT;
 589 }
 590
 591 asmlinkage void do_ov(struct pt_regs *regs)
 592 {
 593         siginfo_t info;
 594
 595         die_if_kernel("Integer overflow", regs);
 596
 597         info.si_code = FPE_INTOVF;
 598         info.si_signo = SIGFPE;
 599         info.si_errno = 0;
 600         info.si_addr = (void __user *) regs->cp0_epc;
 601         force_sig_info(SIGFPE, &info, current);
 602 }
 603
 604 /*
 605  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 606  */
 607 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 608 {
 609         die_if_kernel("FP exception in kernel code", regs);
 610
 611         if (fcr31 & FPU_CSR_UNI_X) {
 612                 int sig;
 613
 614                 preempt_disable();
 615
 616 #ifdef CONFIG_PREEMPT
 617                 if (!is_fpu_owner()) {
 618                         /* We might lose fpu before disabling preempt... */
 619                         own_fpu();
 620                         BUG_ON(!used_math());
 621                         restore_fp(current);
 622                 }
 623 #endif
 624                 /*
 625                  * Unimplemented operation exception.  If we've got the full
 626                  * software emulator on-board, let's use it...
 627                  *
 628                  * Force FPU to dump state into task/thread context.  We're
 629                  * moving a lot of data here for what is probably a single
 630                  * instruction, but the alternative is to pre-decode the FP
 631                  * register operands before invoking the emulator, which seems
 632                  * a bit extreme for what should be an infrequent event.
 633                  */
 634                 save_fp(current);
 635                 /* Ensure 'resume' not overwrite saved fp context again. */
 636                 lose_fpu();
 637
 638                 preempt_enable();
 639
 640                 /* Run the emulator */
 641                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu, 1);
 642
 643                 preempt_disable();
 644
 645                 own_fpu();      /* Using the FPU again.  */
 646                 /*
 647                  * We can't allow the emulated instruction to leave any of
 648                  * the cause bit set in $fcr31.
 649                  */
 650                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 651
 652                 /* Restore the hardware register state */
 653                 restore_fp(current);
 654
 655                 preempt_enable();
 656
 657                 /* If something went wrong, signal */
 658                 if (sig)
 659                         force_sig(sig, current);
 660
 661                 return;
 662         }
 663
 664         force_sig(SIGFPE, current);
 665 }
 666
 667 asmlinkage void do_bp(struct pt_regs *regs)
 668 {
 669         unsigned int opcode, bcode;
 670         siginfo_t info;
 671
 672         die_if_kernel("Break instruction in kernel code", regs);
 673
 674         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 675                 goto out_sigsegv;
 676
 677         /*
 678          * There is the ancient bug in the MIPS assemblers that the break
 679          * code starts left to bit 16 instead to bit 6 in the opcode.
 680          * Gas is bug-compatible, but not always, grrr...
 681          * We handle both cases with a simple heuristics.  --macro
 682          */
 683         bcode = ((opcode >> 6) & ((1 << 20) - 1));
 684         if (bcode < (1 << 10))
 685                 bcode <<= 10;
 686
 687         /*
 688          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
 689          * insns, even for break codes that indicate arithmetic failures.
 690          * Weird ...)
 691          * But should we continue the brokenness???  --macro
 692          */
 693         switch (bcode) {
 694         case BRK_OVERFLOW << 10:
 695         case BRK_DIVZERO << 10:
 696                 if (bcode == (BRK_DIVZERO << 10))
 697                         info.si_code = FPE_INTDIV;
 698                 else
 699                         info.si_code = FPE_INTOVF;
 700                 info.si_signo = SIGFPE;
 701                 info.si_errno = 0;
 702                 info.si_addr = (void __user *) regs->cp0_epc;
 703                 force_sig_info(SIGFPE, &info, current);
 704                 break;
 705         default:
 706                 force_sig(SIGTRAP, current);
 707         }
 708
 709 out_sigsegv:
 710         force_sig(SIGSEGV, current);
 711 }
 712
 713 asmlinkage void do_tr(struct pt_regs *regs)
 714 {
 715         unsigned int opcode, tcode = 0;
 716         siginfo_t info;
 717
 718         die_if_kernel("Trap instruction in kernel code", regs);
 719
 720         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 721                 goto out_sigsegv;
 722
 723         /* Immediate versions don't provide a code.  */
 724         if (!(opcode & OPCODE))
 725                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
 726
 727         /*
 728          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
 729          * insns, even for trap codes that indicate arithmetic failures.
 730          * Weird ...)
 731          * But should we continue the brokenness???  --macro
 732          */
 733         switch (tcode) {
 734         case BRK_OVERFLOW:
 735         case BRK_DIVZERO:
 736                 if (tcode == BRK_DIVZERO)
 737                         info.si_code = FPE_INTDIV;
 738                 else
 739                         info.si_code = FPE_INTOVF;
 740                 info.si_signo = SIGFPE;
 741                 info.si_errno = 0;
 742                 info.si_addr = (void __user *) regs->cp0_epc;
 743                 force_sig_info(SIGFPE, &info, current);
 744                 break;
 745         default:
 746                 force_sig(SIGTRAP, current);
 747         }
 748
 749 out_sigsegv:
 750         force_sig(SIGSEGV, current);
 751 }
 752
 753 asmlinkage void do_ri(struct pt_regs *regs)
 754 {
 755         die_if_kernel("Reserved instruction in kernel code", regs);
 756
 757         if (!cpu_has_llsc)
 758                 if (!simulate_llsc(regs))
 759                         return;
 760
 761         if (!simulate_rdhwr(regs))
 762                 return;
 763
 764         force_sig(SIGILL, current);
 765 }
 766
 767 asmlinkage void do_cpu(struct pt_regs *regs)
 768 {
 769         unsigned int cpid;
 770
 771         die_if_kernel("do_cpu invoked from kernel context!", regs);
 772
 773         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
 774
 775         switch (cpid) {
 776         case 0:
 777                 if (!cpu_has_llsc)
 778                         if (!simulate_llsc(regs))
 779                                 return;
 780
 781                 if (!simulate_rdhwr(regs))
 782                         return;
 783
 784                 break;
 785
 786         case 1:
 787                 preempt_disable();
 788
 789                 own_fpu();
 790                 if (used_math()) {      /* Using the FPU again.  */
 791                         restore_fp(current);
 792                 } else {                        /* First time FPU user.  */
 793                         init_fpu();
 794                         set_used_math();
 795                 }
 796
 797                 if (cpu_has_fpu) {
 798                         preempt_enable();
 799                 } else {
 800                         int sig;
 801                         preempt_enable();
 802                         sig = fpu_emulator_cop1Handler(regs,
 803                                                 &current->thread.fpu, 0);
 804                         if (sig)
 805                                 force_sig(sig, current);
 806 #ifdef CONFIG_MIPS_MT_FPAFF
 807                         else {
 808                         /*
 809                          * MIPS MT processors may have fewer FPU contexts
 810                          * than CPU threads. If we've emulated more than
 811                          * some threshold number of instructions, force
 812                          * migration to a "CPU" that has FP support.
 813                          */
 814                          if(mt_fpemul_threshold > 0
 815                          && ((current->thread.emulated_fp++
 816                             > mt_fpemul_threshold))) {
 817                           /*
 818                            * If there's no FPU present, or if the
 819                            * application has already restricted
 820                            * the allowed set to exclude any CPUs
 821                            * with FPUs, we'll skip the procedure.
 822                            */
 823                           if (cpus_intersects(current->cpus_allowed,
 824                                                 mt_fpu_cpumask)) {
 825                             cpumask_t tmask;
 826
 827                             cpus_and(tmask,
 828                                         current->thread.user_cpus_allowed,
 829                                         mt_fpu_cpumask);
 830                             set_cpus_allowed(current, tmask);
 831                             current->thread.mflags |= MF_FPUBOUND;
 832                           }
 833                          }
 834                         }
 835 #endif /* CONFIG_MIPS_MT_FPAFF */
 836                 }
 837
 838                 return;
 839
 840         case 2:
 841         case 3:
 842                 die_if_kernel("do_cpu invoked from kernel context!", regs);
 843                 break;
 844         }
 845
 846         force_sig(SIGILL, current);
 847 }
 848
 849 asmlinkage void do_mdmx(struct pt_regs *regs)
 850 {
 851         force_sig(SIGILL, current);
 852 }
 853
 854 asmlinkage void do_watch(struct pt_regs *regs)
 855 {
 856         /*
 857          * We use the watch exception where available to detect stack
 858          * overflows.
 859          */
 860         dump_tlb_all();
 861         show_regs(regs);
 862         panic("Caught WATCH exception - probably caused by stack overflow.");
 863 }
 864
 865 asmlinkage void do_mcheck(struct pt_regs *regs)
 866 {
 867         const int field = 2 * sizeof(unsigned long);
 868         int multi_match = regs->cp0_status & ST0_TS;
 869
 870         show_regs(regs);
 871
 872         if (multi_match) {
 873                 printk("Index   : %0x\n", read_c0_index());
 874                 printk("Pagemask: %0x\n", read_c0_pagemask());
 875                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
 876                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
 877                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
 878                 printk("\n");
 879                 dump_tlb_all();
 880         }
 881
 882         show_code((unsigned int *) regs->cp0_epc);
 883
 884         /*
 885          * Some chips may have other causes of machine check (e.g. SB1
 886          * graduation timer)
 887          */
 888         panic("Caught Machine Check exception - %scaused by multiple "
 889               "matching entries in the TLB.",
 890               (multi_match) ? "" : "not ");
 891 }
 892
 893 asmlinkage void do_mt(struct pt_regs *regs)
 894 {
 895         int subcode;
 896
 897         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
 898                         >> VPECONTROL_EXCPT_SHIFT;
 899         switch (subcode) {
 900         case 0:
 901                 printk(KERN_DEBUG "Thread Underflow\n");
 902                 break;
 903         case 1:
 904                 printk(KERN_DEBUG "Thread Overflow\n");
 905                 break;
 906         case 2:
 907                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
 908                 break;
 909         case 3:
 910                 printk(KERN_DEBUG "Gating Storage Exception\n");
 911                 break;
 912         case 4:
 913                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
 914                 break;
 915         case 5:
 916                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
 917                 break;
 918         default:
 919                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
 920                         subcode);
 921                 break;
 922         }
 923         die_if_kernel("MIPS MT Thread exception in kernel", regs);
 924
 925         force_sig(SIGILL, current);
 926 }
 927
 928
 929 asmlinkage void do_dsp(struct pt_regs *regs)
 930 {
 931         if (cpu_has_dsp)
 932                 panic("Unexpected DSP exception\n");
 933
 934         force_sig(SIGILL, current);
 935 }
 936
 937 asmlinkage void do_reserved(struct pt_regs *regs)
 938 {
 939         /*
 940          * Game over - no way to handle this if it ever occurs.  Most probably
 941          * caused by a new unknown cpu type or after another deadly
 942          * hard/software error.
 943          */
 944         show_regs(regs);
 945         panic("Caught reserved exception %ld - should not happen.",
 946               (regs->cp0_cause & 0x7f) >> 2);
 947 }
 948
 949 asmlinkage void do_default_vi(struct pt_regs *regs)
 950 {
 951         show_regs(regs);
 952         panic("Caught unexpected vectored interrupt.");
 953 }
 954
 955 /*
 956  * Some MIPS CPUs can enable/disable for cache parity detection, but do
 957  * it different ways.
 958  */
 959 static inline void parity_protection_init(void)
 960 {
 961         switch (current_cpu_data.cputype) {
 962         case CPU_24K:
 963         case CPU_34K:
 964         case CPU_5KC:
 965                 write_c0_ecc(0x80000000);
 966                 back_to_back_c0_hazard();
 967                 /* Set the PE bit (bit 31) in the c0_errctl register. */
 968                 printk(KERN_INFO "Cache parity protection %sabled\n",
 969                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
 970                 break;
 971         case CPU_20KC:
 972         case CPU_25KF:
 973                 /* Clear the DE bit (bit 16) in the c0_status register. */
 974                 printk(KERN_INFO "Enable cache parity protection for "
 975                        "MIPS 20KC/25KF CPUs.\n");
 976                 clear_c0_status(ST0_DE);
 977                 break;
 978         default:
 979                 break;
 980         }
 981 }
 982
 983 asmlinkage void cache_parity_error(void)
 984 {
 985         const int field = 2 * sizeof(unsigned long);
 986         unsigned int reg_val;
 987
 988         /* For the moment, report the problem and hang. */
 989         printk("Cache error exception:\n");
 990         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
 991         reg_val = read_c0_cacheerr();
 992         printk("c0_cacheerr == %08x\n", reg_val);
 993
 994         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
 995                reg_val & (1<<30) ? "secondary" : "primary",
 996                reg_val & (1<<31) ? "data" : "insn");
 997         printk("Error bits: %s%s%s%s%s%s%s\n",
 998                reg_val & (1<<29) ? "ED " : "",
 999                reg_val & (1<<28) ? "ET " : "",
1000                reg_val & (1<<26) ? "EE " : "",
1001                reg_val & (1<<25) ? "EB " : "",
1002                reg_val & (1<<24) ? "EI " : "",
1003                reg_val & (1<<23) ? "E1 " : "",
1004                reg_val & (1<<22) ? "E0 " : "");
1005         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1006
1007 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1008         if (reg_val & (1<<22))
1009                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1010
1011         if (reg_val & (1<<23))
1012                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1013 #endif
1014
1015         panic("Can't handle the cache error!");
1016 }
1017
1018 /*
1019  * SDBBP EJTAG debug exception handler.
1020  * We skip the instruction and return to the next instruction.
1021  */
1022 void ejtag_exception_handler(struct pt_regs *regs)
1023 {
1024         const int field = 2 * sizeof(unsigned long);
1025         unsigned long depc, old_epc;
1026         unsigned int debug;
1027
1028         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1029         depc = read_c0_depc();
1030         debug = read_c0_debug();
1031         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1032         if (debug & 0x80000000) {
1033                 /*
1034                  * In branch delay slot.
1035                  * We cheat a little bit here and use EPC to calculate the
1036                  * debug return address (DEPC). EPC is restored after the
1037                  * calculation.
1038                  */
1039                 old_epc = regs->cp0_epc;
1040                 regs->cp0_epc = depc;
1041                 __compute_return_epc(regs);
1042                 depc = regs->cp0_epc;
1043                 regs->cp0_epc = old_epc;
1044         } else
1045                 depc += 4;
1046         write_c0_depc(depc);
1047
1048 #if 0
1049         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1050         write_c0_debug(debug | 0x100);
1051 #endif
1052 }
1053
1054 /*
1055  * NMI exception handler.
1056  */
1057 void nmi_exception_handler(struct pt_regs *regs)
1058 {
1059 #ifdef CONFIG_MIPS_MT_SMTC
1060         unsigned long dvpret = dvpe();
1061         bust_spinlocks(1);
1062         printk("NMI taken!!!!\n");
1063         mips_mt_regdump(dvpret);
1064 #else
1065         bust_spinlocks(1);
1066         printk("NMI taken!!!!\n");
1067 #endif /* CONFIG_MIPS_MT_SMTC */
1068         die("NMI", regs);
1069         while(1) ;
1070 }
1071
1072 #define VECTORSPACING 0x100     /* for EI/VI mode */
1073
1074 unsigned long ebase;
1075 unsigned long exception_handlers[32];
1076 unsigned long vi_handlers[64];
1077
1078 /*
1079  * As a side effect of the way this is implemented we're limited
1080  * to interrupt handlers in the address range from
1081  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1082  */
1083 void *set_except_vector(int n, void *addr)
1084 {
1085         unsigned long handler = (unsigned long) addr;
1086         unsigned long old_handler = exception_handlers[n];
1087
1088         exception_handlers[n] = handler;
1089         if (n == 0 && cpu_has_divec) {
1090                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1091                                                  (0x03ffffff & (handler >> 2));
1092                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1093         }
1094         return (void *)old_handler;
1095 }
1096
1097 #ifdef CONFIG_CPU_MIPSR2_SRS
1098 /*
1099  * MIPSR2 shadow register set allocation
1100  * FIXME: SMP...
1101  */
1102
1103 static struct shadow_registers {
1104         /*
1105          * Number of shadow register sets supported
1106          */
1107         unsigned long sr_supported;
1108         /*
1109          * Bitmap of allocated shadow registers
1110          */
1111         unsigned long sr_allocated;
1112 } shadow_registers;
1113
1114 static void mips_srs_init(void)
1115 {
1116         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1117         printk(KERN_INFO "%ld MIPSR2 register sets available\n",
1118                shadow_registers.sr_supported);
1119         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1120 }
1121
1122 int mips_srs_max(void)
1123 {
1124         return shadow_registers.sr_supported;
1125 }
1126
1127 int mips_srs_alloc(void)
1128 {
1129         struct shadow_registers *sr = &shadow_registers;
1130         int set;
1131
1132 again:
1133         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1134         if (set >= sr->sr_supported)
1135                 return -1;
1136
1137         if (test_and_set_bit(set, &sr->sr_allocated))
1138                 goto again;
1139
1140         return set;
1141 }
1142
1143 void mips_srs_free(int set)
1144 {
1145         struct shadow_registers *sr = &shadow_registers;
1146
1147         clear_bit(set, &sr->sr_allocated);
1148 }
1149
1150 static void *set_vi_srs_handler(int n, void *addr, int srs)
1151 {
1152         unsigned long handler;
1153         unsigned long old_handler = vi_handlers[n];
1154         u32 *w;
1155         unsigned char *b;
1156
1157         if (!cpu_has_veic && !cpu_has_vint)
1158                 BUG();
1159
1160         if (addr == NULL) {
1161                 handler = (unsigned long) do_default_vi;
1162                 srs = 0;
1163         } else
1164                 handler = (unsigned long) addr;
1165         vi_handlers[n] = (unsigned long) addr;
1166
1167         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1168
1169         if (srs >= mips_srs_max())
1170                 panic("Shadow register set %d not supported", srs);
1171
1172         if (cpu_has_veic) {
1173                 if (board_bind_eic_interrupt)
1174                         board_bind_eic_interrupt (n, srs);
1175         } else if (cpu_has_vint) {
1176                 /* SRSMap is only defined if shadow sets are implemented */
1177                 if (mips_srs_max() > 1)
1178                         change_c0_srsmap (0xf << n*4, srs << n*4);
1179         }
1180
1181         if (srs == 0) {
1182                 /*
1183                  * If no shadow set is selected then use the default handler
1184                  * that does normal register saving and a standard interrupt exit
1185                  */
1186
1187                 extern char except_vec_vi, except_vec_vi_lui;
1188                 extern char except_vec_vi_ori, except_vec_vi_end;
1189 #ifdef CONFIG_MIPS_MT_SMTC
1190                 /*
1191                  * We need to provide the SMTC vectored interrupt handler
1192                  * not only with the address of the handler, but with the
1193                  * Status.IM bit to be masked before going there.
1194                  */
1195                 extern char except_vec_vi_mori;
1196                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1197 #endif /* CONFIG_MIPS_MT_SMTC */
1198                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1199                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1200                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1201
1202                 if (handler_len > VECTORSPACING) {
1203                         /*
1204                          * Sigh... panicing won't help as the console
1205                          * is probably not configured :(
1206                          */
1207                         panic ("VECTORSPACING too small");
1208                 }
1209
1210                 memcpy (b, &except_vec_vi, handler_len);
1211 #ifdef CONFIG_MIPS_MT_SMTC
1212                 if (n > 7)
1213                         printk("Vector index %d exceeds SMTC maximum\n", n);
1214                 w = (u32 *)(b + mori_offset);
1215                 *w = (*w & 0xffff0000) | (0x100 << n);
1216 #endif /* CONFIG_MIPS_MT_SMTC */
1217                 w = (u32 *)(b + lui_offset);
1218                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1219                 w = (u32 *)(b + ori_offset);
1220                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1221                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1222         }
1223         else {
1224                 /*
1225                  * In other cases jump directly to the interrupt handler
1226                  *
1227                  * It is the handlers responsibility to save registers if required
1228                  * (eg hi/lo) and return from the exception using "eret"
1229                  */
1230                 w = (u32 *)b;
1231                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1232                 *w = 0;
1233                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1234         }
1235
1236         return (void *)old_handler;
1237 }
1238
1239 void *set_vi_handler(int n, void *addr)
1240 {
1241         return set_vi_srs_handler(n, addr, 0);
1242 }
1243
1244 #else
1245
1246 static inline void mips_srs_init(void)
1247 {
1248 }
1249
1250 #endif /* CONFIG_CPU_MIPSR2_SRS */
1251
1252 /*
1253  * This is used by native signal handling
1254  */
1255 asmlinkage int (*save_fp_context)(struct sigcontext *sc);
1256 asmlinkage int (*restore_fp_context)(struct sigcontext *sc);
1257
1258 extern asmlinkage int _save_fp_context(struct sigcontext *sc);
1259 extern asmlinkage int _restore_fp_context(struct sigcontext *sc);
1260
1261 extern asmlinkage int fpu_emulator_save_context(struct sigcontext *sc);
1262 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext *sc);
1263
1264 #ifdef CONFIG_SMP
1265 static int smp_save_fp_context(struct sigcontext *sc)
1266 {
1267         return cpu_has_fpu
1268                ? _save_fp_context(sc)
1269                : fpu_emulator_save_context(sc);
1270 }
1271
1272 static int smp_restore_fp_context(struct sigcontext *sc)
1273 {
1274         return cpu_has_fpu
1275                ? _restore_fp_context(sc)
1276                : fpu_emulator_restore_context(sc);
1277 }
1278 #endif
1279
1280 static inline void signal_init(void)
1281 {
1282 #ifdef CONFIG_SMP
1283         /* For now just do the cpu_has_fpu check when the functions are invoked */
1284         save_fp_context = smp_save_fp_context;
1285         restore_fp_context = smp_restore_fp_context;
1286 #else
1287         if (cpu_has_fpu) {
1288                 save_fp_context = _save_fp_context;
1289                 restore_fp_context = _restore_fp_context;
1290         } else {
1291                 save_fp_context = fpu_emulator_save_context;
1292                 restore_fp_context = fpu_emulator_restore_context;
1293         }
1294 #endif
1295 }
1296
1297 #ifdef CONFIG_MIPS32_COMPAT
1298
1299 /*
1300  * This is used by 32-bit signal stuff on the 64-bit kernel
1301  */
1302 asmlinkage int (*save_fp_context32)(struct sigcontext32 *sc);
1303 asmlinkage int (*restore_fp_context32)(struct sigcontext32 *sc);
1304
1305 extern asmlinkage int _save_fp_context32(struct sigcontext32 *sc);
1306 extern asmlinkage int _restore_fp_context32(struct sigcontext32 *sc);
1307
1308 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 *sc);
1309 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 *sc);
1310
1311 static inline void signal32_init(void)
1312 {
1313         if (cpu_has_fpu) {
1314                 save_fp_context32 = _save_fp_context32;
1315                 restore_fp_context32 = _restore_fp_context32;
1316         } else {
1317                 save_fp_context32 = fpu_emulator_save_context32;
1318                 restore_fp_context32 = fpu_emulator_restore_context32;
1319         }
1320 }
1321 #endif
1322
1323 extern void cpu_cache_init(void);
1324 extern void tlb_init(void);
1325 extern void flush_tlb_handlers(void);
1326
1327 void __init per_cpu_trap_init(void)
1328 {
1329         unsigned int cpu = smp_processor_id();
1330         unsigned int status_set = ST0_CU0;
1331 #ifdef CONFIG_MIPS_MT_SMTC
1332         int secondaryTC = 0;
1333         int bootTC = (cpu == 0);
1334
1335         /*
1336          * Only do per_cpu_trap_init() for first TC of Each VPE.
1337          * Note that this hack assumes that the SMTC init code
1338          * assigns TCs consecutively and in ascending order.
1339          */
1340
1341         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1342             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1343                 secondaryTC = 1;
1344 #endif /* CONFIG_MIPS_MT_SMTC */
1345
1346         /*
1347          * Disable coprocessors and select 32-bit or 64-bit addressing
1348          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1349          * flag that some firmware may have left set and the TS bit (for
1350          * IP27).  Set XX for ISA IV code to work.
1351          */
1352 #ifdef CONFIG_64BIT
1353         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1354 #endif
1355         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1356                 status_set |= ST0_XX;
1357         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1358                          status_set);
1359
1360         if (cpu_has_dsp)
1361                 set_c0_status(ST0_MX);
1362
1363 #ifdef CONFIG_CPU_MIPSR2
1364         write_c0_hwrena (0x0000000f); /* Allow rdhwr to all registers */
1365 #endif
1366
1367 #ifdef CONFIG_MIPS_MT_SMTC
1368         if (!secondaryTC) {
1369 #endif /* CONFIG_MIPS_MT_SMTC */
1370
1371         /*
1372          * Interrupt handling.
1373          */
1374         if (cpu_has_veic || cpu_has_vint) {
1375                 write_c0_ebase (ebase);
1376                 /* Setting vector spacing enables EI/VI mode  */
1377                 change_c0_intctl (0x3e0, VECTORSPACING);
1378         }
1379         if (cpu_has_divec) {
1380                 if (cpu_has_mipsmt) {
1381                         unsigned int vpflags = dvpe();
1382                         set_c0_cause(CAUSEF_IV);
1383                         evpe(vpflags);
1384                 } else
1385                         set_c0_cause(CAUSEF_IV);
1386         }
1387 #ifdef CONFIG_MIPS_MT_SMTC
1388         }
1389 #endif /* CONFIG_MIPS_MT_SMTC */
1390
1391         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1392         TLBMISS_HANDLER_SETUP();
1393
1394         atomic_inc(&init_mm.mm_count);
1395         current->active_mm = &init_mm;
1396         BUG_ON(current->mm);
1397         enter_lazy_tlb(&init_mm, current);
1398
1399 #ifdef CONFIG_MIPS_MT_SMTC
1400         if (bootTC) {
1401 #endif /* CONFIG_MIPS_MT_SMTC */
1402                 cpu_cache_init();
1403                 tlb_init();
1404 #ifdef CONFIG_MIPS_MT_SMTC
1405         }
1406 #endif /* CONFIG_MIPS_MT_SMTC */
1407 }
1408
1409 /* Install CPU exception handler */
1410 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1411 {
1412         memcpy((void *)(ebase + offset), addr, size);
1413         flush_icache_range(ebase + offset, ebase + offset + size);
1414 }
1415
1416 /* Install uncached CPU exception handler */
1417 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1418 {
1419 #ifdef CONFIG_32BIT
1420         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1421 #endif
1422 #ifdef CONFIG_64BIT
1423         unsigned long uncached_ebase = TO_UNCAC(ebase);
1424 #endif
1425
1426         memcpy((void *)(uncached_ebase + offset), addr, size);
1427 }
1428
1429 static int __initdata rdhwr_noopt;
1430 static int __init set_rdhwr_noopt(char *str)
1431 {
1432         rdhwr_noopt = 1;
1433         return 1;
1434 }
1435
1436 __setup("rdhwr_noopt", set_rdhwr_noopt);
1437
1438 void __init trap_init(void)
1439 {
1440         extern char except_vec3_generic, except_vec3_r4000;
1441         extern char except_vec4;
1442         unsigned long i;
1443
1444         if (cpu_has_veic || cpu_has_vint)
1445                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1446         else
1447                 ebase = CAC_BASE;
1448
1449         mips_srs_init();
1450
1451         per_cpu_trap_init();
1452
1453         /*
1454          * Copy the generic exception handlers to their final destination.
1455          * This will be overriden later as suitable for a particular
1456          * configuration.
1457          */
1458         set_handler(0x180, &except_vec3_generic, 0x80);
1459
1460         /*
1461          * Setup default vectors
1462          */
1463         for (i = 0; i <= 31; i++)
1464                 set_except_vector(i, handle_reserved);
1465
1466         /*
1467          * Copy the EJTAG debug exception vector handler code to it's final
1468          * destination.
1469          */
1470         if (cpu_has_ejtag && board_ejtag_handler_setup)
1471                 board_ejtag_handler_setup ();
1472
1473         /*
1474          * Only some CPUs have the watch exceptions.
1475          */
1476         if (cpu_has_watch)
1477                 set_except_vector(23, handle_watch);
1478
1479         /*
1480          * Initialise interrupt handlers
1481          */
1482         if (cpu_has_veic || cpu_has_vint) {
1483                 int nvec = cpu_has_veic ? 64 : 8;
1484                 for (i = 0; i < nvec; i++)
1485                         set_vi_handler(i, NULL);
1486         }
1487         else if (cpu_has_divec)
1488                 set_handler(0x200, &except_vec4, 0x8);
1489
1490         /*
1491          * Some CPUs can enable/disable for cache parity detection, but does
1492          * it different ways.
1493          */
1494         parity_protection_init();
1495
1496         /*
1497          * The Data Bus Errors / Instruction Bus Errors are signaled
1498          * by external hardware.  Therefore these two exceptions
1499          * may have board specific handlers.
1500          */
1501         if (board_be_init)
1502                 board_be_init();
1503
1504         set_except_vector(0, handle_int);
1505         set_except_vector(1, handle_tlbm);
1506         set_except_vector(2, handle_tlbl);
1507         set_except_vector(3, handle_tlbs);
1508
1509         set_except_vector(4, handle_adel);
1510         set_except_vector(5, handle_ades);
1511
1512         set_except_vector(6, handle_ibe);
1513         set_except_vector(7, handle_dbe);
1514
1515         set_except_vector(8, handle_sys);
1516         set_except_vector(9, handle_bp);
1517         set_except_vector(10, rdhwr_noopt ? handle_ri :
1518                           (cpu_has_vtag_icache ?
1519                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
1520         set_except_vector(11, handle_cpu);
1521         set_except_vector(12, handle_ov);
1522         set_except_vector(13, handle_tr);
1523
1524         if (current_cpu_data.cputype == CPU_R6000 ||
1525             current_cpu_data.cputype == CPU_R6000A) {
1526                 /*
1527                  * The R6000 is the only R-series CPU that features a machine
1528                  * check exception (similar to the R4000 cache error) and
1529                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1530                  * written yet.  Well, anyway there is no R6000 machine on the
1531                  * current list of targets for Linux/MIPS.
1532                  * (Duh, crap, there is someone with a triple R6k machine)
1533                  */
1534                 //set_except_vector(14, handle_mc);
1535                 //set_except_vector(15, handle_ndc);
1536         }
1537
1538
1539         if (board_nmi_handler_setup)
1540                 board_nmi_handler_setup();
1541
1542         if (cpu_has_fpu && !cpu_has_nofpuex)
1543                 set_except_vector(15, handle_fpe);
1544
1545         set_except_vector(22, handle_mdmx);
1546
1547         if (cpu_has_mcheck)
1548                 set_except_vector(24, handle_mcheck);
1549
1550         if (cpu_has_mipsmt)
1551                 set_except_vector(25, handle_mt);
1552
1553         if (cpu_has_dsp)
1554                 set_except_vector(26, handle_dsp);
1555
1556         if (cpu_has_vce)
1557                 /* Special exception: R4[04]00 uses also the divec space. */
1558                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1559         else if (cpu_has_4kex)
1560                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1561         else
1562                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1563
1564         signal_init();
1565 #ifdef CONFIG_MIPS32_COMPAT
1566         signal32_init();
1567 #endif
1568
1569         flush_icache_range(ebase, ebase + 0x400);
1570         flush_tlb_handlers();
1571 }