arch/blackfin/Kconfig

   1 config SYMBOL_PREFIX
   2         string
   3         default "_"
   4
   5 config MMU
   6         def_bool n
   7
   8 config FPU
   9         def_bool n
  10
  11 config RWSEM_GENERIC_SPINLOCK
  12         def_bool y
  13
  14 config RWSEM_XCHGADD_ALGORITHM
  15         def_bool n
  16
  17 config BLACKFIN
  18         def_bool y
  19         select HAVE_ARCH_KGDB
  20         select HAVE_ARCH_TRACEHOOK
  21         select HAVE_DYNAMIC_FTRACE
  22         select HAVE_FTRACE_MCOUNT_RECORD
  23         select HAVE_FUNCTION_GRAPH_TRACER
  24         select HAVE_FUNCTION_TRACER
  25         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
  26         select HAVE_IDE
  27         select HAVE_IRQ_WORK
  28         select HAVE_KERNEL_GZIP if RAMKERNEL
  29         select HAVE_KERNEL_BZIP2 if RAMKERNEL
  30         select HAVE_KERNEL_LZMA if RAMKERNEL
  31         select HAVE_KERNEL_LZO if RAMKERNEL
  32         select HAVE_OPROFILE
  33         select HAVE_PERF_EVENTS
  34         select ARCH_WANT_OPTIONAL_GPIOLIB
  35         select HAVE_GENERIC_HARDIRQS
  36         select GENERIC_ATOMIC64
  37         select GENERIC_IRQ_PROBE
  38         select IRQ_PER_CPU if SMP
  39         select HAVE_NMI_WATCHDOG if NMI_WATCHDOG
  40         select GENERIC_SMP_IDLE_THREAD
  41         select ARCH_USES_GETTIMEOFFSET if !GENERIC_CLOCKEVENTS
  42
  43 config GENERIC_CSUM
  44         def_bool y
  45
  46 config GENERIC_BUG
  47         def_bool y
  48         depends on BUG
  49
  50 config ZONE_DMA
  51         def_bool y
  52
  53 config GENERIC_GPIO
  54         def_bool y
  55
  56 config FORCE_MAX_ZONEORDER
  57         int
  58         default "14"
  59
  60 config GENERIC_CALIBRATE_DELAY
  61         def_bool y
  62
  63 config LOCKDEP_SUPPORT
  64         def_bool y
  65
  66 config STACKTRACE_SUPPORT
  67         def_bool y
  68
  69 config TRACE_IRQFLAGS_SUPPORT
  70         def_bool y
  71
  72 source "init/Kconfig"
  73
  74 source "kernel/Kconfig.preempt"
  75
  76 source "kernel/Kconfig.freezer"
  77
  78 menu "Blackfin Processor Options"
  79
  80 comment "Processor and Board Settings"
  81
  82 choice
  83         prompt "CPU"
  84         default BF533
  85
  86 config BF512
  87         bool "BF512"
  88         help
  89           BF512 Processor Support.
  90
  91 config BF514
  92         bool "BF514"
  93         help
  94           BF514 Processor Support.
  95
  96 config BF516
  97         bool "BF516"
  98         help
  99           BF516 Processor Support.
 100
 101 config BF518
 102         bool "BF518"
 103         help
 104           BF518 Processor Support.
 105
 106 config BF522
 107         bool "BF522"
 108         help
 109           BF522 Processor Support.
 110
 111 config BF523
 112         bool "BF523"
 113         help
 114           BF523 Processor Support.
 115
 116 config BF524
 117         bool "BF524"
 118         help
 119           BF524 Processor Support.
 120
 121 config BF525
 122         bool "BF525"
 123         help
 124           BF525 Processor Support.
 125
 126 config BF526
 127         bool "BF526"
 128         help
 129           BF526 Processor Support.
 130
 131 config BF527
 132         bool "BF527"
 133         help
 134           BF527 Processor Support.
 135
 136 config BF531
 137         bool "BF531"
 138         help
 139           BF531 Processor Support.
 140
 141 config BF532
 142         bool "BF532"
 143         help
 144           BF532 Processor Support.
 145
 146 config BF533
 147         bool "BF533"
 148         help
 149           BF533 Processor Support.
 150
 151 config BF534
 152         bool "BF534"
 153         help
 154           BF534 Processor Support.
 155
 156 config BF536
 157         bool "BF536"
 158         help
 159           BF536 Processor Support.
 160
 161 config BF537
 162         bool "BF537"
 163         help
 164           BF537 Processor Support.
 165
 166 config BF538
 167         bool "BF538"
 168         help
 169           BF538 Processor Support.
 170
 171 config BF539
 172         bool "BF539"
 173         help
 174           BF539 Processor Support.
 175
 176 config BF542_std
 177         bool "BF542"
 178         help
 179           BF542 Processor Support.
 180
 181 config BF542M
 182         bool "BF542m"
 183         help
 184           BF542 Processor Support.
 185
 186 config BF544_std
 187         bool "BF544"
 188         help
 189           BF544 Processor Support.
 190
 191 config BF544M
 192         bool "BF544m"
 193         help
 194           BF544 Processor Support.
 195
 196 config BF547_std
 197         bool "BF547"
 198         help
 199           BF547 Processor Support.
 200
 201 config BF547M
 202         bool "BF547m"
 203         help
 204           BF547 Processor Support.
 205
 206 config BF548_std
 207         bool "BF548"
 208         help
 209           BF548 Processor Support.
 210
 211 config BF548M
 212         bool "BF548m"
 213         help
 214           BF548 Processor Support.
 215
 216 config BF549_std
 217         bool "BF549"
 218         help
 219           BF549 Processor Support.
 220
 221 config BF549M
 222         bool "BF549m"
 223         help
 224           BF549 Processor Support.
 225
 226 config BF561
 227         bool "BF561"
 228         help
 229           BF561 Processor Support.
 230
 231 config BF609
 232         bool "BF609"
 233         select CLKDEV_LOOKUP
 234         help
 235           BF609 Processor Support.
 236
 237 endchoice
 238
 239 config SMP
 240         depends on BF561
 241         select TICKSOURCE_CORETMR
 242         bool "Symmetric multi-processing support"
 243         ---help---
 244           This enables support for systems with more than one CPU,
 245           like the dual core BF561. If you have a system with only one
 246           CPU, say N. If you have a system with more than one CPU, say Y.
 247
 248           If you don't know what to do here, say N.
 249
 250 config NR_CPUS
 251         int
 252         depends on SMP
 253         default 2 if BF561
 254
 255 config HOTPLUG_CPU
 256         bool "Support for hot-pluggable CPUs"
 257         depends on SMP && HOTPLUG
 258         default y
 259
 260 config BF_REV_MIN
 261         int
 262         default 0 if (BF51x || BF52x || (BF54x && !BF54xM)) || BF60x
 263         default 2 if (BF537 || BF536 || BF534)
 264         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 265         default 4 if (BF538 || BF539)
 266
 267 config BF_REV_MAX
 268         int
 269         default 2 if (BF51x || BF52x || (BF54x && !BF54xM)) || BF60x
 270         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 271         default 5 if (BF561 || BF538 || BF539)
 272         default 6 if (BF533 || BF532 || BF531)
 273
 274 choice
 275         prompt "Silicon Rev"
 276         default BF_REV_0_0 if (BF51x || BF52x || BF60x)
 277         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 278         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 279
 280 config BF_REV_0_0
 281         bool "0.0"
 282         depends on (BF51x || BF52x || (BF54x && !BF54xM) || BF60x)
 283
 284 config BF_REV_0_1
 285         bool "0.1"
 286         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 287
 288 config BF_REV_0_2
 289         bool "0.2"
 290         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 291
 292 config BF_REV_0_3
 293         bool "0.3"
 294         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 295
 296 config BF_REV_0_4
 297         bool "0.4"
 298         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 299
 300 config BF_REV_0_5
 301         bool "0.5"
 302         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 303
 304 config BF_REV_0_6
 305         bool "0.6"
 306         depends on (BF533 || BF532 || BF531)
 307
 308 config BF_REV_ANY
 309         bool "any"
 310
 311 config BF_REV_NONE
 312         bool "none"
 313
 314 endchoice
 315
 316 config BF53x
 317         bool
 318         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 319         default y
 320
 321 config MEM_MT48LC64M4A2FB_7E
 322         bool
 323         depends on (BFIN533_STAMP)
 324         default y
 325
 326 config MEM_MT48LC16M16A2TG_75
 327         bool
 328         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 329                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 330                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 331                 || BFIN527_BLUETECHNIX_CM)
 332         default y
 333
 334 config MEM_MT48LC32M8A2_75
 335         bool
 336         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 337         default y
 338
 339 config MEM_MT48LC8M32B2B5_7
 340         bool
 341         depends on (BFIN561_BLUETECHNIX_CM)
 342         default y
 343
 344 config MEM_MT48LC32M16A2TG_75
 345         bool
 346         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
 347         default y
 348
 349 config MEM_MT48H32M16LFCJ_75
 350         bool
 351         depends on (BFIN526_EZBRD)
 352         default y
 353
 354 source "arch/blackfin/mach-bf518/Kconfig"
 355 source "arch/blackfin/mach-bf527/Kconfig"
 356 source "arch/blackfin/mach-bf533/Kconfig"
 357 source "arch/blackfin/mach-bf561/Kconfig"
 358 source "arch/blackfin/mach-bf537/Kconfig"
 359 source "arch/blackfin/mach-bf538/Kconfig"
 360 source "arch/blackfin/mach-bf548/Kconfig"
 361 source "arch/blackfin/mach-bf609/Kconfig"
 362
 363 menu "Board customizations"
 364
 365 config CMDLINE_BOOL
 366         bool "Default bootloader kernel arguments"
 367
 368 config CMDLINE
 369         string "Initial kernel command string"
 370         depends on CMDLINE_BOOL
 371         default "console=ttyBF0,57600"
 372         help
 373           If you don't have a boot loader capable of passing a command line string
 374           to the kernel, you may specify one here. As a minimum, you should specify
 375           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 376
 377 config BOOT_LOAD
 378         hex "Kernel load address for booting"
 379         default "0x1000"
 380         range 0x1000 0x20000000
 381         help
 382           This option allows you to set the load address of the kernel.
 383           This can be useful if you are on a board which has a small amount
 384           of memory or you wish to reserve some memory at the beginning of
 385           the address space.
 386
 387           Note that you need to keep this value above 4k (0x1000) as this
 388           memory region is used to capture NULL pointer references as well
 389           as some core kernel functions.
 390
 391 config PHY_RAM_BASE_ADDRESS
 392         hex "Physical RAM Base"
 393         default 0x0
 394         help
 395           set BF609 FPGA physical SRAM base address
 396
 397 config ROM_BASE
 398         hex "Kernel ROM Base"
 399         depends on ROMKERNEL
 400         default "0x20040040"
 401         range 0x20000000 0x20400000 if !(BF54x || BF561)
 402         range 0x20000000 0x30000000 if (BF54x || BF561)
 403         help
 404           Make sure your ROM base does not include any file-header
 405           information that is prepended to the kernel.
 406
 407           For example, the bootable U-Boot format (created with
 408           mkimage) has a 64 byte header (0x40).  So while the image
 409           you write to flash might start at say 0x20080000, you have
 410           to add 0x40 to get the kernel's ROM base as it will come
 411           after the header.
 412
 413 comment "Clock/PLL Setup"
 414
 415 config CLKIN_HZ
 416         int "Frequency of the crystal on the board in Hz"
 417         default "10000000" if BFIN532_IP0X
 418         default "11059200" if BFIN533_STAMP
 419         default "24576000" if PNAV10
 420         default "25000000" # most people use this
 421         default "27000000" if BFIN533_EZKIT
 422         default "30000000" if BFIN561_EZKIT
 423         default "24000000" if BFIN527_AD7160EVAL
 424         help
 425           The frequency of CLKIN crystal oscillator on the board in Hz.
 426           Warning: This value should match the crystal on the board. Otherwise,
 427           peripherals won't work properly.
 428
 429 config BFIN_KERNEL_CLOCK
 430         bool "Re-program Clocks while Kernel boots?"
 431         default n
 432         help
 433           This option decides if kernel clocks are re-programed from the
 434           bootloader settings. If the clocks are not set, the SDRAM settings
 435           are also not changed, and the Bootloader does 100% of the hardware
 436           configuration.
 437
 438 config PLL_BYPASS
 439         bool "Bypass PLL"
 440         depends on BFIN_KERNEL_CLOCK && (!BF60x)
 441         default n
 442
 443 config CLKIN_HALF
 444         bool "Half Clock In"
 445         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 446         default n
 447         help
 448           If this is set the clock will be divided by 2, before it goes to the PLL.
 449
 450 config VCO_MULT
 451         int "VCO Multiplier"
 452         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 453         range 1 64
 454         default "22" if BFIN533_EZKIT
 455         default "45" if BFIN533_STAMP
 456         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 457         default "22" if BFIN533_BLUETECHNIX_CM
 458         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 459         default "20" if (BFIN561_EZKIT || BF609)
 460         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 461         default "25" if BFIN527_AD7160EVAL
 462         help
 463           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 464           PLL Frequency = (Crystal Frequency) * (this setting)
 465
 466 choice
 467         prompt "Core Clock Divider"
 468         depends on BFIN_KERNEL_CLOCK
 469         default CCLK_DIV_1
 470         help
 471           This sets the frequency of the core. It can be 1, 2, 4 or 8
 472           Core Frequency = (PLL frequency) / (this setting)
 473
 474 config CCLK_DIV_1
 475         bool "1"
 476
 477 config CCLK_DIV_2
 478         bool "2"
 479
 480 config CCLK_DIV_4
 481         bool "4"
 482
 483 config CCLK_DIV_8
 484         bool "8"
 485 endchoice
 486
 487 config SCLK_DIV
 488         int "System Clock Divider"
 489         depends on BFIN_KERNEL_CLOCK
 490         range 1 15
 491         default 4
 492         help
 493           This sets the frequency of the system clock (including SDRAM or DDR) on
 494           !BF60x else it set the clock for system buses and provides the
 495           source from which SCLK0 and SCLK1 are derived.
 496           This can be between 1 and 15
 497           System Clock = (PLL frequency) / (this setting)
 498
 499 config SCLK0_DIV
 500         int "System Clock0 Divider"
 501         depends on BFIN_KERNEL_CLOCK && BF60x
 502         range 1 15
 503         default 1
 504         help
 505           This sets the frequency of the system clock0 for PVP and all other
 506           peripherals not clocked by SCLK1.
 507           This can be between 1 and 15
 508           System Clock0 = (System Clock) / (this setting)
 509
 510 config SCLK1_DIV
 511         int "System Clock1 Divider"
 512         depends on BFIN_KERNEL_CLOCK && BF60x
 513         range 1 15
 514         default 1
 515         help
 516           This sets the frequency of the system clock1 (including SPORT, SPI and ACM).
 517           This can be between 1 and 15
 518           System Clock1 = (System Clock) / (this setting)
 519
 520 config DCLK_DIV
 521         int "DDR Clock Divider"
 522         depends on BFIN_KERNEL_CLOCK && BF60x
 523         range 1 15
 524         default 2
 525         help
 526           This sets the frequency of the DDR memory.
 527           This can be between 1 and 15
 528           DDR Clock = (PLL frequency) / (this setting)
 529
 530 choice
 531         prompt "DDR SDRAM Chip Type"
 532         depends on BFIN_KERNEL_CLOCK
 533         depends on BF54x
 534         default MEM_MT46V32M16_5B
 535
 536 config MEM_MT46V32M16_6T
 537         bool "MT46V32M16_6T"
 538
 539 config MEM_MT46V32M16_5B
 540         bool "MT46V32M16_5B"
 541 endchoice
 542
 543 choice
 544         prompt "DDR/SDRAM Timing"
 545         depends on BFIN_KERNEL_CLOCK && !BF60x
 546         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 547         help
 548           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 549           The calculated SDRAM timing parameters may not be 100%
 550           accurate - This option is therefore marked experimental.
 551
 552 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 553         bool "Calculate Timings (EXPERIMENTAL)"
 554         depends on EXPERIMENTAL
 555
 556 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 557         bool "Provide accurate Timings based on target SCLK"
 558         help
 559           Please consult the Blackfin Hardware Reference Manuals as well
 560           as the memory device datasheet.
 561           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 562 endchoice
 563
 564 menu "Memory Init Control"
 565         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 566
 567 config MEM_DDRCTL0
 568         depends on BF54x
 569         hex "DDRCTL0"
 570         default 0x0
 571
 572 config MEM_DDRCTL1
 573         depends on BF54x
 574         hex "DDRCTL1"
 575         default 0x0
 576
 577 config MEM_DDRCTL2
 578         depends on BF54x
 579         hex "DDRCTL2"
 580         default 0x0
 581
 582 config MEM_EBIU_DDRQUE
 583         depends on BF54x
 584         hex "DDRQUE"
 585         default 0x0
 586
 587 config MEM_SDRRC
 588         depends on !BF54x
 589         hex "SDRRC"
 590         default 0x0
 591
 592 config MEM_SDGCTL
 593         depends on !BF54x
 594         hex "SDGCTL"
 595         default 0x0
 596 endmenu
 597
 598 #
 599 # Max & Min Speeds for various Chips
 600 #
 601 config MAX_VCO_HZ
 602         int
 603         default 400000000 if BF512
 604         default 400000000 if BF514
 605         default 400000000 if BF516
 606         default 400000000 if BF518
 607         default 400000000 if BF522
 608         default 600000000 if BF523
 609         default 400000000 if BF524
 610         default 600000000 if BF525
 611         default 400000000 if BF526
 612         default 600000000 if BF527
 613         default 400000000 if BF531
 614         default 400000000 if BF532
 615         default 750000000 if BF533
 616         default 500000000 if BF534
 617         default 400000000 if BF536
 618         default 600000000 if BF537
 619         default 533333333 if BF538
 620         default 533333333 if BF539
 621         default 600000000 if BF542
 622         default 533333333 if BF544
 623         default 600000000 if BF547
 624         default 600000000 if BF548
 625         default 533333333 if BF549
 626         default 600000000 if BF561
 627         default 800000000 if BF609
 628
 629 config MIN_VCO_HZ
 630         int
 631         default 50000000
 632
 633 config MAX_SCLK_HZ
 634         int
 635         default 200000000 if BF609
 636         default 133333333
 637
 638 config MIN_SCLK_HZ
 639         int
 640         default 27000000
 641
 642 comment "Kernel Timer/Scheduler"
 643
 644 source kernel/Kconfig.hz
 645
 646 config SET_GENERIC_CLOCKEVENTS
 647         bool "Generic clock events"
 648         default y
 649         select GENERIC_CLOCKEVENTS
 650
 651 menu "Clock event device"
 652         depends on GENERIC_CLOCKEVENTS
 653 config TICKSOURCE_GPTMR0
 654         bool "GPTimer0"
 655         depends on !SMP
 656         select BFIN_GPTIMERS
 657
 658 config TICKSOURCE_CORETMR
 659         bool "Core timer"
 660         default y
 661 endmenu
 662
 663 menu "Clock souce"
 664         depends on GENERIC_CLOCKEVENTS
 665 config CYCLES_CLOCKSOURCE
 666         bool "CYCLES"
 667         default y
 668         depends on !BFIN_SCRATCH_REG_CYCLES
 669         depends on !SMP
 670         help
 671           If you say Y here, you will enable support for using the 'cycles'
 672           registers as a clock source.  Doing so means you will be unable to
 673           safely write to the 'cycles' register during runtime.  You will
 674           still be able to read it (such as for performance monitoring), but
 675           writing the registers will most likely crash the kernel.
 676
 677 config GPTMR0_CLOCKSOURCE
 678         bool "GPTimer0"
 679         select BFIN_GPTIMERS
 680         depends on !TICKSOURCE_GPTMR0
 681 endmenu
 682
 683 comment "Misc"
 684
 685 choice
 686         prompt "Blackfin Exception Scratch Register"
 687         default BFIN_SCRATCH_REG_RETN
 688         help
 689           Select the resource to reserve for the Exception handler:
 690             - RETN: Non-Maskable Interrupt (NMI)
 691             - RETE: Exception Return (JTAG/ICE)
 692             - CYCLES: Performance counter
 693
 694           If you are unsure, please select "RETN".
 695
 696 config BFIN_SCRATCH_REG_RETN
 697         bool "RETN"
 698         help
 699           Use the RETN register in the Blackfin exception handler
 700           as a stack scratch register.  This means you cannot
 701           safely use NMI on the Blackfin while running Linux, but
 702           you can debug the system with a JTAG ICE and use the
 703           CYCLES performance registers.
 704
 705           If you are unsure, please select "RETN".
 706
 707 config BFIN_SCRATCH_REG_RETE
 708         bool "RETE"
 709         help
 710           Use the RETE register in the Blackfin exception handler
 711           as a stack scratch register.  This means you cannot
 712           safely use a JTAG ICE while debugging a Blackfin board,
 713           but you can safely use the CYCLES performance registers
 714           and the NMI.
 715
 716           If you are unsure, please select "RETN".
 717
 718 config BFIN_SCRATCH_REG_CYCLES
 719         bool "CYCLES"
 720         help
 721           Use the CYCLES register in the Blackfin exception handler
 722           as a stack scratch register.  This means you cannot
 723           safely use the CYCLES performance registers on a Blackfin
 724           board at anytime, but you can debug the system with a JTAG
 725           ICE and use the NMI.
 726
 727           If you are unsure, please select "RETN".
 728
 729 endchoice
 730
 731 endmenu
 732
 733
 734 menu "Blackfin Kernel Optimizations"
 735
 736 comment "Memory Optimizations"
 737
 738 config I_ENTRY_L1
 739         bool "Locate interrupt entry code in L1 Memory"
 740         default y
 741         depends on !SMP
 742         help
 743           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 744           into L1 instruction memory. (less latency)
 745
 746 config EXCPT_IRQ_SYSC_L1
 747         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 748         default y
 749         depends on !SMP
 750         help
 751           If enabled, the entire ASM lowlevel exception and interrupt entry code
 752           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 753           (less latency)
 754
 755 config DO_IRQ_L1
 756         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 757         default y
 758         depends on !SMP
 759         help
 760           If enabled, the frequently called do_irq dispatcher function is linked
 761           into L1 instruction memory. (less latency)
 762
 763 config CORE_TIMER_IRQ_L1
 764         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 765         default y
 766         depends on !SMP
 767         help
 768           If enabled, the frequently called timer_interrupt() function is linked
 769           into L1 instruction memory. (less latency)
 770
 771 config IDLE_L1
 772         bool "Locate frequently idle function in L1 Memory"
 773         default y
 774         depends on !SMP
 775         help
 776           If enabled, the frequently called idle function is linked
 777           into L1 instruction memory. (less latency)
 778
 779 config SCHEDULE_L1
 780         bool "Locate kernel schedule function in L1 Memory"
 781         default y
 782         depends on !SMP
 783         help
 784           If enabled, the frequently called kernel schedule is linked
 785           into L1 instruction memory. (less latency)
 786
 787 config ARITHMETIC_OPS_L1
 788         bool "Locate kernel owned arithmetic functions in L1 Memory"
 789         default y
 790         depends on !SMP
 791         help
 792           If enabled, arithmetic functions are linked
 793           into L1 instruction memory. (less latency)
 794
 795 config ACCESS_OK_L1
 796         bool "Locate access_ok function in L1 Memory"
 797         default y
 798         depends on !SMP
 799         help
 800           If enabled, the access_ok function is linked
 801           into L1 instruction memory. (less latency)
 802
 803 config MEMSET_L1
 804         bool "Locate memset function in L1 Memory"
 805         default y
 806         depends on !SMP
 807         help
 808           If enabled, the memset function is linked
 809           into L1 instruction memory. (less latency)
 810
 811 config MEMCPY_L1
 812         bool "Locate memcpy function in L1 Memory"
 813         default y
 814         depends on !SMP
 815         help
 816           If enabled, the memcpy function is linked
 817           into L1 instruction memory. (less latency)
 818
 819 config STRCMP_L1
 820         bool "locate strcmp function in L1 Memory"
 821         default y
 822         depends on !SMP
 823         help
 824           If enabled, the strcmp function is linked
 825           into L1 instruction memory (less latency).
 826
 827 config STRNCMP_L1
 828         bool "locate strncmp function in L1 Memory"
 829         default y
 830         depends on !SMP
 831         help
 832           If enabled, the strncmp function is linked
 833           into L1 instruction memory (less latency).
 834
 835 config STRCPY_L1
 836         bool "locate strcpy function in L1 Memory"
 837         default y
 838         depends on !SMP
 839         help
 840           If enabled, the strcpy function is linked
 841           into L1 instruction memory (less latency).
 842
 843 config STRNCPY_L1
 844         bool "locate strncpy function in L1 Memory"
 845         default y
 846         depends on !SMP
 847         help
 848           If enabled, the strncpy function is linked
 849           into L1 instruction memory (less latency).
 850
 851 config SYS_BFIN_SPINLOCK_L1
 852         bool "Locate sys_bfin_spinlock function in L1 Memory"
 853         default y
 854         depends on !SMP
 855         help
 856           If enabled, sys_bfin_spinlock function is linked
 857           into L1 instruction memory. (less latency)
 858
 859 config IP_CHECKSUM_L1
 860         bool "Locate IP Checksum function in L1 Memory"
 861         default n
 862         depends on !SMP
 863         help
 864           If enabled, the IP Checksum function is linked
 865           into L1 instruction memory. (less latency)
 866
 867 config CACHELINE_ALIGNED_L1
 868         bool "Locate cacheline_aligned data to L1 Data Memory"
 869         default y if !BF54x
 870         default n if BF54x
 871         depends on !SMP && !BF531 && !CRC32
 872         help
 873           If enabled, cacheline_aligned data is linked
 874           into L1 data memory. (less latency)
 875
 876 config SYSCALL_TAB_L1
 877         bool "Locate Syscall Table L1 Data Memory"
 878         default n
 879         depends on !SMP && !BF531
 880         help
 881           If enabled, the Syscall LUT is linked
 882           into L1 data memory. (less latency)
 883
 884 config CPLB_SWITCH_TAB_L1
 885         bool "Locate CPLB Switch Tables L1 Data Memory"
 886         default n
 887         depends on !SMP && !BF531
 888         help
 889           If enabled, the CPLB Switch Tables are linked
 890           into L1 data memory. (less latency)
 891
 892 config ICACHE_FLUSH_L1
 893         bool "Locate icache flush funcs in L1 Inst Memory"
 894         default y
 895         help
 896           If enabled, the Blackfin icache flushing functions are linked
 897           into L1 instruction memory.
 898
 899           Note that this might be required to address anomalies, but
 900           these functions are pretty small, so it shouldn't be too bad.
 901           If you are using a processor affected by an anomaly, the build
 902           system will double check for you and prevent it.
 903
 904 config DCACHE_FLUSH_L1
 905         bool "Locate dcache flush funcs in L1 Inst Memory"
 906         default y
 907         depends on !SMP
 908         help
 909           If enabled, the Blackfin dcache flushing functions are linked
 910           into L1 instruction memory.
 911
 912 config APP_STACK_L1
 913         bool "Support locating application stack in L1 Scratch Memory"
 914         default y
 915         depends on !SMP
 916         help
 917           If enabled the application stack can be located in L1
 918           scratch memory (less latency).
 919
 920           Currently only works with FLAT binaries.
 921
 922 config EXCEPTION_L1_SCRATCH
 923         bool "Locate exception stack in L1 Scratch Memory"
 924         default n
 925         depends on !SMP && !APP_STACK_L1
 926         help
 927           Whenever an exception occurs, use the L1 Scratch memory for
 928           stack storage.  You cannot place the stacks of FLAT binaries
 929           in L1 when using this option.
 930
 931           If you don't use L1 Scratch, then you should say Y here.
 932
 933 comment "Speed Optimizations"
 934 config BFIN_INS_LOWOVERHEAD
 935         bool "ins[bwl] low overhead, higher interrupt latency"
 936         default y
 937         depends on !SMP
 938         help
 939           Reads on the Blackfin are speculative. In Blackfin terms, this means
 940           they can be interrupted at any time (even after they have been issued
 941           on to the external bus), and re-issued after the interrupt occurs.
 942           For memory - this is not a big deal, since memory does not change if
 943           it sees a read.
 944
 945           If a FIFO is sitting on the end of the read, it will see two reads,
 946           when the core only sees one since the FIFO receives both the read
 947           which is cancelled (and not delivered to the core) and the one which
 948           is re-issued (which is delivered to the core).
 949
 950           To solve this, interrupts are turned off before reads occur to
 951           I/O space. This option controls which the overhead/latency of
 952           controlling interrupts during this time
 953            "n" turns interrupts off every read
 954                 (higher overhead, but lower interrupt latency)
 955            "y" turns interrupts off every loop
 956                 (low overhead, but longer interrupt latency)
 957
 958           default behavior is to leave this set to on (type "Y"). If you are experiencing
 959           interrupt latency issues, it is safe and OK to turn this off.
 960
 961 endmenu
 962
 963 choice
 964         prompt "Kernel executes from"
 965         help
 966           Choose the memory type that the kernel will be running in.
 967
 968 config RAMKERNEL
 969         bool "RAM"
 970         help
 971           The kernel will be resident in RAM when running.
 972
 973 config ROMKERNEL
 974         bool "ROM"
 975         help
 976           The kernel will be resident in FLASH/ROM when running.
 977
 978 endchoice
 979
 980 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
 981 config XIP_KERNEL
 982         bool
 983         default y
 984         depends on ROMKERNEL
 985
 986 source "mm/Kconfig"
 987
 988 config BFIN_GPTIMERS
 989         tristate "Enable Blackfin General Purpose Timers API"
 990         default n
 991         help
 992           Enable support for the General Purpose Timers API.  If you
 993           are unsure, say N.
 994
 995           To compile this driver as a module, choose M here: the module
 996           will be called gptimers.
 997
 998 config HAVE_PWM
 999         tristate "Enable PWM API support"
1000         depends on BFIN_GPTIMERS
1001         help
1002           Enable support for the Pulse Width Modulation framework (as
1003           found in linux/pwm.h).
1004
1005           To compile this driver as a module, choose M here: the module
1006           will be called pwm.
1007
1008 choice
1009         prompt "Uncached DMA region"
1010         default DMA_UNCACHED_1M
1011 config DMA_UNCACHED_4M
1012         bool "Enable 4M DMA region"
1013 config DMA_UNCACHED_2M
1014         bool "Enable 2M DMA region"
1015 config DMA_UNCACHED_1M
1016         bool "Enable 1M DMA region"
1017 config DMA_UNCACHED_512K
1018         bool "Enable 512K DMA region"
1019 config DMA_UNCACHED_256K
1020         bool "Enable 256K DMA region"
1021 config DMA_UNCACHED_128K
1022         bool "Enable 128K DMA region"
1023 config DMA_UNCACHED_NONE
1024         bool "Disable DMA region"
1025 endchoice
1026
1027
1028 comment "Cache Support"
1029
1030 config BFIN_ICACHE
1031         bool "Enable ICACHE"
1032         default y
1033 config BFIN_EXTMEM_ICACHEABLE
1034         bool "Enable ICACHE for external memory"
1035         depends on BFIN_ICACHE
1036         default y
1037 config BFIN_L2_ICACHEABLE
1038         bool "Enable ICACHE for L2 SRAM"
1039         depends on BFIN_ICACHE
1040         depends on BF54x || BF561
1041         default n
1042
1043 config BFIN_DCACHE
1044         bool "Enable DCACHE"
1045         default y
1046 config BFIN_DCACHE_BANKA
1047         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
1048         depends on BFIN_DCACHE && !BF531
1049         default n
1050 config BFIN_EXTMEM_DCACHEABLE
1051         bool "Enable DCACHE for external memory"
1052         depends on BFIN_DCACHE
1053         default y
1054 choice
1055         prompt "External memory DCACHE policy"
1056         depends on BFIN_EXTMEM_DCACHEABLE
1057         default BFIN_EXTMEM_WRITEBACK if !SMP
1058         default BFIN_EXTMEM_WRITETHROUGH if SMP
1059 config BFIN_EXTMEM_WRITEBACK
1060         bool "Write back"
1061         depends on !SMP
1062         help
1063           Write Back Policy:
1064             Cached data will be written back to SDRAM only when needed.
1065             This can give a nice increase in performance, but beware of
1066             broken drivers that do not properly invalidate/flush their
1067             cache.
1068
1069           Write Through Policy:
1070             Cached data will always be written back to SDRAM when the
1071             cache is updated.  This is a completely safe setting, but
1072             performance is worse than Write Back.
1073
1074           If you are unsure of the options and you want to be safe,
1075           then go with Write Through.
1076
1077 config BFIN_EXTMEM_WRITETHROUGH
1078         bool "Write through"
1079         help
1080           Write Back Policy:
1081             Cached data will be written back to SDRAM only when needed.
1082             This can give a nice increase in performance, but beware of
1083             broken drivers that do not properly invalidate/flush their
1084             cache.
1085
1086           Write Through Policy:
1087             Cached data will always be written back to SDRAM when the
1088             cache is updated.  This is a completely safe setting, but
1089             performance is worse than Write Back.
1090
1091           If you are unsure of the options and you want to be safe,
1092           then go with Write Through.
1093
1094 endchoice
1095
1096 config BFIN_L2_DCACHEABLE
1097         bool "Enable DCACHE for L2 SRAM"
1098         depends on BFIN_DCACHE
1099         depends on (BF54x || BF561 || BF60x) && !SMP
1100         default n
1101 choice
1102         prompt "L2 SRAM DCACHE policy"
1103         depends on BFIN_L2_DCACHEABLE
1104         default BFIN_L2_WRITEBACK
1105 config BFIN_L2_WRITEBACK
1106         bool "Write back"
1107
1108 config BFIN_L2_WRITETHROUGH
1109         bool "Write through"
1110 endchoice
1111
1112
1113 comment "Memory Protection Unit"
1114 config MPU
1115         bool "Enable the memory protection unit (EXPERIMENTAL)"
1116         default n
1117         help
1118           Use the processor's MPU to protect applications from accessing
1119           memory they do not own.  This comes at a performance penalty
1120           and is recommended only for debugging.
1121
1122 comment "Asynchronous Memory Configuration"
1123
1124 menu "EBIU_AMGCTL Global Control"
1125         depends on !BF60x
1126 config C_AMCKEN
1127         bool "Enable CLKOUT"
1128         default y
1129
1130 config C_CDPRIO
1131         bool "DMA has priority over core for ext. accesses"
1132         default n
1133
1134 config C_B0PEN
1135         depends on BF561
1136         bool "Bank 0 16 bit packing enable"
1137         default y
1138
1139 config C_B1PEN
1140         depends on BF561
1141         bool "Bank 1 16 bit packing enable"
1142         default y
1143
1144 config C_B2PEN
1145         depends on BF561
1146         bool "Bank 2 16 bit packing enable"
1147         default y
1148
1149 config C_B3PEN
1150         depends on BF561
1151         bool "Bank 3 16 bit packing enable"
1152         default n
1153
1154 choice
1155         prompt "Enable Asynchronous Memory Banks"
1156         default C_AMBEN_ALL
1157
1158 config C_AMBEN
1159         bool "Disable All Banks"
1160
1161 config C_AMBEN_B0
1162         bool "Enable Bank 0"
1163
1164 config C_AMBEN_B0_B1
1165         bool "Enable Bank 0 & 1"
1166
1167 config C_AMBEN_B0_B1_B2
1168         bool "Enable Bank 0 & 1 & 2"
1169
1170 config C_AMBEN_ALL
1171         bool "Enable All Banks"
1172 endchoice
1173 endmenu
1174
1175 menu "EBIU_AMBCTL Control"
1176         depends on !BF60x
1177 config BANK_0
1178         hex "Bank 0 (AMBCTL0.L)"
1179         default 0x7BB0
1180         help
1181           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1182           used to control the Asynchronous Memory Bank 0 settings.
1183
1184 config BANK_1
1185         hex "Bank 1 (AMBCTL0.H)"
1186         default 0x7BB0
1187         default 0x5558 if BF54x
1188         help
1189           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1190           used to control the Asynchronous Memory Bank 1 settings.
1191
1192 config BANK_2
1193         hex "Bank 2 (AMBCTL1.L)"
1194         default 0x7BB0
1195         help
1196           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1197           used to control the Asynchronous Memory Bank 2 settings.
1198
1199 config BANK_3
1200         hex "Bank 3 (AMBCTL1.H)"
1201         default 0x99B3
1202         help
1203           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1204           used to control the Asynchronous Memory Bank 3 settings.
1205
1206 endmenu
1207
1208 config EBIU_MBSCTLVAL
1209         hex "EBIU Bank Select Control Register"
1210         depends on BF54x
1211         default 0
1212
1213 config EBIU_MODEVAL
1214         hex "Flash Memory Mode Control Register"
1215         depends on BF54x
1216         default 1
1217
1218 config EBIU_FCTLVAL
1219         hex "Flash Memory Bank Control Register"
1220         depends on BF54x
1221         default 6
1222 endmenu
1223
1224 #############################################################################
1225 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1226
1227 config PCI
1228         bool "PCI support"
1229         depends on BROKEN
1230         help
1231           Support for PCI bus.
1232
1233 source "drivers/pci/Kconfig"
1234
1235 source "drivers/pcmcia/Kconfig"
1236
1237 source "drivers/pci/hotplug/Kconfig"
1238
1239 endmenu
1240
1241 menu "Executable file formats"
1242
1243 source "fs/Kconfig.binfmt"
1244
1245 endmenu
1246
1247 menu "Power management options"
1248
1249 source "kernel/power/Kconfig"
1250
1251 config ARCH_SUSPEND_POSSIBLE
1252         def_bool y
1253
1254 choice
1255         prompt "Standby Power Saving Mode"
1256         depends on PM && !BF60x
1257         default PM_BFIN_SLEEP_DEEPER
1258 config  PM_BFIN_SLEEP_DEEPER
1259         bool "Sleep Deeper"
1260         help
1261           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1262           power dissipation by disabling the clock to the processor core (CCLK).
1263           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1264           to 0.85 V to provide the greatest power savings, while preserving the
1265           processor state.
1266           The PLL and system clock (SCLK) continue to operate at a very low
1267           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1268           the SDRAM is put into Self Refresh Mode. Typically an external event
1269           such as GPIO interrupt or RTC activity wakes up the processor.
1270           Various Peripherals such as UART, SPORT, PPI may not function as
1271           normal during Sleep Deeper, due to the reduced SCLK frequency.
1272           When in the sleep mode, system DMA access to L1 memory is not supported.
1273
1274           If unsure, select "Sleep Deeper".
1275
1276 config  PM_BFIN_SLEEP
1277         bool "Sleep"
1278         help
1279           Sleep Mode (High Power Savings) - The sleep mode reduces power
1280           dissipation by disabling the clock to the processor core (CCLK).
1281           The PLL and system clock (SCLK), however, continue to operate in
1282           this mode. Typically an external event or RTC activity will wake
1283           up the processor. When in the sleep mode, system DMA access to L1
1284           memory is not supported.
1285
1286           If unsure, select "Sleep Deeper".
1287 endchoice
1288
1289 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1290         depends on PM
1291
1292 config PM_BFIN_WAKE_PH6
1293         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1294         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1295         default n
1296         help
1297           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1298
1299 config PM_BFIN_WAKE_GP
1300         bool "Allow Wake-Up from GPIOs"
1301         depends on PM && BF54x
1302         default n
1303         help
1304           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1305           (all processors, except ADSP-BF549). This option sets
1306           the general-purpose wake-up enable (GPWE) control bit to enable
1307           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1308           On ADSP-BF549 this option enables the same functionality on the
1309           /MRXON pin also PH7.
1310
1311 config PM_BFIN_WAKE_PA15
1312         bool "Allow Wake-Up from PA15"
1313         depends on PM && BF60x
1314         default n
1315         help
1316           Enable PA15 Wake-Up
1317
1318 config PM_BFIN_WAKE_PA15_POL
1319         int "Wake-up priority"
1320         depends on PM_BFIN_WAKE_PA15
1321         default 0
1322         help
1323           Wake-Up priority 0(low) 1(high)
1324
1325 config PM_BFIN_WAKE_PB15
1326         bool "Allow Wake-Up from PB15"
1327         depends on PM && BF60x
1328         default n
1329         help
1330           Enable PB15 Wake-Up
1331
1332 config PM_BFIN_WAKE_PB15_POL
1333         int "Wake-up priority"
1334         depends on PM_BFIN_WAKE_PB15
1335         default 0
1336         help
1337           Wake-Up priority 0(low) 1(high)
1338
1339 config PM_BFIN_WAKE_PC15
1340         bool "Allow Wake-Up from PC15"
1341         depends on PM && BF60x
1342         default n
1343         help
1344           Enable PC15 Wake-Up
1345
1346 config PM_BFIN_WAKE_PC15_POL
1347         int "Wake-up priority"
1348         depends on PM_BFIN_WAKE_PC15
1349         default 0
1350         help
1351           Wake-Up priority 0(low) 1(high)
1352
1353 config PM_BFIN_WAKE_PD06
1354         bool "Allow Wake-Up from PD06(ETH0_PHYINT)"
1355         depends on PM && BF60x
1356         default n
1357         help
1358           Enable PD06(ETH0_PHYINT) Wake-up
1359
1360 config PM_BFIN_WAKE_PD06_POL
1361         int "Wake-up priority"
1362         depends on PM_BFIN_WAKE_PD06
1363         default 0
1364         help
1365           Wake-Up priority 0(low) 1(high)
1366
1367 config PM_BFIN_WAKE_PE12
1368         bool "Allow Wake-Up from PE12(ETH1_PHYINT, PUSH BUTTON)"
1369         depends on PM && BF60x
1370         default n
1371         help
1372           Enable PE12(ETH1_PHYINT, PUSH BUTTON) Wake-up
1373
1374 config PM_BFIN_WAKE_PE12_POL
1375         int "Wake-up priority"
1376         depends on PM_BFIN_WAKE_PE12
1377         default 0
1378         help
1379           Wake-Up priority 0(low) 1(high)
1380
1381 config PM_BFIN_WAKE_PG04
1382         bool "Allow Wake-Up from PG04(CAN0_RX)"
1383         depends on PM && BF60x
1384         default n
1385         help
1386           Enable PG04(CAN0_RX) Wake-up
1387
1388 config PM_BFIN_WAKE_PG04_POL
1389         int "Wake-up priority"
1390         depends on PM_BFIN_WAKE_PG04
1391         default 0
1392         help
1393           Wake-Up priority 0(low) 1(high)
1394
1395 config PM_BFIN_WAKE_PG13
1396         bool "Allow Wake-Up from PG13"
1397         depends on PM && BF60x
1398         default n
1399         help
1400           Enable PG13 Wake-Up
1401
1402 config PM_BFIN_WAKE_PG13_POL
1403         int "Wake-up priority"
1404         depends on PM_BFIN_WAKE_PG13
1405         default 0
1406         help
1407           Wake-Up priority 0(low) 1(high)
1408
1409 config PM_BFIN_WAKE_USB
1410         bool "Allow Wake-Up from (USB)"
1411         depends on PM && BF60x
1412         default n
1413         help
1414           Enable (USB) Wake-up
1415
1416 config PM_BFIN_WAKE_USB_POL
1417         int "Wake-up priority"
1418         depends on PM_BFIN_WAKE_USB
1419         default 0
1420         help
1421           Wake-Up priority 0(low) 1(high)
1422
1423 endmenu
1424
1425 menu "CPU Frequency scaling"
1426
1427 source "drivers/cpufreq/Kconfig"
1428
1429 config BFIN_CPU_FREQ
1430         bool
1431         depends on CPU_FREQ
1432         select CPU_FREQ_TABLE
1433         default y
1434
1435 config CPU_VOLTAGE
1436         bool "CPU Voltage scaling"
1437         depends on EXPERIMENTAL
1438         depends on CPU_FREQ
1439         default n
1440         help
1441           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1442           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1443           manuals. There is a theoretical risk that during VDDINT transitions
1444           the PLL may unlock.
1445
1446 endmenu
1447
1448 source "net/Kconfig"
1449
1450 source "drivers/Kconfig"
1451
1452 source "drivers/firmware/Kconfig"
1453
1454 source "fs/Kconfig"
1455
1456 source "arch/blackfin/Kconfig.debug"
1457
1458 source "security/Kconfig"
1459
1460 source "crypto/Kconfig"
1461
1462 source "lib/Kconfig"