arch/arm/mach-s3c24xx/common.c

   1 /* linux/arch/arm/plat-s3c24xx/cpu.c
   2  *
   3  * Copyright (c) 2004-2005 Simtec Electronics
   4  *      http://www.simtec.co.uk/products/SWLINUX/
   5  *      Ben Dooks <ben@simtec.co.uk>
   6  *
   7  * Common code for S3C24XX machines
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
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  13  *
  14  * This program is distributed in the hope that it will be useful,
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  18  *
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  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22 */
  23
  24
  25 #include <linux/init.h>
  26 #include <linux/module.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/ioport.h>
  29 #include <linux/serial_core.h>
  30 #include <linux/serial_s3c.h>
  31 #include <clocksource/samsung_pwm.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/delay.h>
  34 #include <linux/io.h>
  35 #include <linux/platform_data/dma-s3c24xx.h>
  36
  37 #include <mach/hardware.h>
  38 #include <mach/regs-clock.h>
  39 #include <asm/irq.h>
  40 #include <asm/cacheflush.h>
  41 #include <asm/system_info.h>
  42 #include <asm/system_misc.h>
  43
  44 #include <asm/mach/arch.h>
  45 #include <asm/mach/map.h>
  46
  47 #include <mach/regs-gpio.h>
  48 #include <mach/dma.h>
  49
  50 #include <plat/cpu.h>
  51 #include <plat/devs.h>
  52 #include <plat/clock.h>
  53 #include <plat/cpu-freq.h>
  54 #include <plat/pll.h>
  55 #include <plat/pwm-core.h>
  56
  57 #include "common.h"
  58
  59 /* table of supported CPUs */
  60
  61 static const char name_s3c2410[]  = "S3C2410";
  62 static const char name_s3c2412[]  = "S3C2412";
  63 static const char name_s3c2416[]  = "S3C2416/S3C2450";
  64 static const char name_s3c2440[]  = "S3C2440";
  65 static const char name_s3c2442[]  = "S3C2442";
  66 static const char name_s3c2442b[]  = "S3C2442B";
  67 static const char name_s3c2443[]  = "S3C2443";
  68 static const char name_s3c2410a[] = "S3C2410A";
  69 static const char name_s3c2440a[] = "S3C2440A";
  70
  71 static struct cpu_table cpu_ids[] __initdata = {
  72         {
  73                 .idcode         = 0x32410000,
  74                 .idmask         = 0xffffffff,
  75                 .map_io         = s3c2410_map_io,
  76                 .init_clocks    = s3c2410_init_clocks,
  77                 .init_uarts     = s3c2410_init_uarts,
  78                 .init           = s3c2410_init,
  79                 .name           = name_s3c2410
  80         },
  81         {
  82                 .idcode         = 0x32410002,
  83                 .idmask         = 0xffffffff,
  84                 .map_io         = s3c2410_map_io,
  85                 .init_clocks    = s3c2410_init_clocks,
  86                 .init_uarts     = s3c2410_init_uarts,
  87                 .init           = s3c2410a_init,
  88                 .name           = name_s3c2410a
  89         },
  90         {
  91                 .idcode         = 0x32440000,
  92                 .idmask         = 0xffffffff,
  93                 .map_io         = s3c2440_map_io,
  94                 .init_clocks    = s3c244x_init_clocks,
  95                 .init_uarts     = s3c244x_init_uarts,
  96                 .init           = s3c2440_init,
  97                 .name           = name_s3c2440
  98         },
  99         {
 100                 .idcode         = 0x32440001,
 101                 .idmask         = 0xffffffff,
 102                 .map_io         = s3c2440_map_io,
 103                 .init_clocks    = s3c244x_init_clocks,
 104                 .init_uarts     = s3c244x_init_uarts,
 105                 .init           = s3c2440_init,
 106                 .name           = name_s3c2440a
 107         },
 108         {
 109                 .idcode         = 0x32440aaa,
 110                 .idmask         = 0xffffffff,
 111                 .map_io         = s3c2442_map_io,
 112                 .init_clocks    = s3c244x_init_clocks,
 113                 .init_uarts     = s3c244x_init_uarts,
 114                 .init           = s3c2442_init,
 115                 .name           = name_s3c2442
 116         },
 117         {
 118                 .idcode         = 0x32440aab,
 119                 .idmask         = 0xffffffff,
 120                 .map_io         = s3c2442_map_io,
 121                 .init_clocks    = s3c244x_init_clocks,
 122                 .init_uarts     = s3c244x_init_uarts,
 123                 .init           = s3c2442_init,
 124                 .name           = name_s3c2442b
 125         },
 126         {
 127                 .idcode         = 0x32412001,
 128                 .idmask         = 0xffffffff,
 129                 .map_io         = s3c2412_map_io,
 130                 .init_uarts     = s3c2412_init_uarts,
 131                 .init           = s3c2412_init,
 132                 .name           = name_s3c2412,
 133         },
 134         {                       /* a newer version of the s3c2412 */
 135                 .idcode         = 0x32412003,
 136                 .idmask         = 0xffffffff,
 137                 .map_io         = s3c2412_map_io,
 138                 .init_uarts     = s3c2412_init_uarts,
 139                 .init           = s3c2412_init,
 140                 .name           = name_s3c2412,
 141         },
 142         {                       /* a strange version of the s3c2416 */
 143                 .idcode         = 0x32450003,
 144                 .idmask         = 0xffffffff,
 145                 .map_io         = s3c2416_map_io,
 146                 .init_uarts     = s3c2416_init_uarts,
 147                 .init           = s3c2416_init,
 148                 .name           = name_s3c2416,
 149         },
 150         {
 151                 .idcode         = 0x32443001,
 152                 .idmask         = 0xffffffff,
 153                 .map_io         = s3c2443_map_io,
 154                 .init_uarts     = s3c2443_init_uarts,
 155                 .init           = s3c2443_init,
 156                 .name           = name_s3c2443,
 157         },
 158 };
 159
 160 /* minimal IO mapping */
 161
 162 static struct map_desc s3c_iodesc[] __initdata = {
 163         IODESC_ENT(GPIO),
 164         IODESC_ENT(IRQ),
 165         IODESC_ENT(MEMCTRL),
 166         IODESC_ENT(UART)
 167 };
 168
 169 /* read cpu identificaiton code */
 170
 171 static unsigned long s3c24xx_read_idcode_v5(void)
 172 {
 173 #if defined(CONFIG_CPU_S3C2416)
 174         /* s3c2416 is v5, with S3C24XX_GSTATUS1 instead of S3C2412_GSTATUS1 */
 175
 176         u32 gs = __raw_readl(S3C24XX_GSTATUS1);
 177
 178         /* test for s3c2416 or similar device */
 179         if ((gs >> 16) == 0x3245)
 180                 return gs;
 181 #endif
 182
 183 #if defined(CONFIG_CPU_S3C2412) || defined(CONFIG_CPU_S3C2413)
 184         return __raw_readl(S3C2412_GSTATUS1);
 185 #else
 186         return 1UL;     /* don't look like an 2400 */
 187 #endif
 188 }
 189
 190 static unsigned long s3c24xx_read_idcode_v4(void)
 191 {
 192         return __raw_readl(S3C2410_GSTATUS1);
 193 }
 194
 195 static void s3c24xx_default_idle(void)
 196 {
 197         unsigned long tmp = 0;
 198         int i;
 199
 200         /* idle the system by using the idle mode which will wait for an
 201          * interrupt to happen before restarting the system.
 202          */
 203
 204         /* Warning: going into idle state upsets jtag scanning */
 205
 206         __raw_writel(__raw_readl(S3C2410_CLKCON) | S3C2410_CLKCON_IDLE,
 207                      S3C2410_CLKCON);
 208
 209         /* the samsung port seems to do a loop and then unset idle.. */
 210         for (i = 0; i < 50; i++)
 211                 tmp += __raw_readl(S3C2410_CLKCON); /* ensure loop not optimised out */
 212
 213         /* this bit is not cleared on re-start... */
 214
 215         __raw_writel(__raw_readl(S3C2410_CLKCON) & ~S3C2410_CLKCON_IDLE,
 216                      S3C2410_CLKCON);
 217 }
 218
 219 static struct samsung_pwm_variant s3c24xx_pwm_variant = {
 220         .bits           = 16,
 221         .div_base       = 1,
 222         .has_tint_cstat = false,
 223         .tclk_mask      = (1 << 4),
 224 };
 225
 226 void __init s3c24xx_init_io(struct map_desc *mach_desc, int size)
 227 {
 228         arm_pm_idle = s3c24xx_default_idle;
 229
 230         /* initialise the io descriptors we need for initialisation */
 231         iotable_init(mach_desc, size);
 232         iotable_init(s3c_iodesc, ARRAY_SIZE(s3c_iodesc));
 233
 234         if (cpu_architecture() >= CPU_ARCH_ARMv5) {
 235                 samsung_cpu_id = s3c24xx_read_idcode_v5();
 236         } else {
 237                 samsung_cpu_id = s3c24xx_read_idcode_v4();
 238         }
 239
 240         s3c_init_cpu(samsung_cpu_id, cpu_ids, ARRAY_SIZE(cpu_ids));
 241
 242         samsung_pwm_set_platdata(&s3c24xx_pwm_variant);
 243 }
 244
 245 void __init samsung_set_timer_source(unsigned int event, unsigned int source)
 246 {
 247         s3c24xx_pwm_variant.output_mask = BIT(SAMSUNG_PWM_NUM) - 1;
 248         s3c24xx_pwm_variant.output_mask &= ~(BIT(event) | BIT(source));
 249 }
 250
 251 void __init samsung_timer_init(void)
 252 {
 253         unsigned int timer_irqs[SAMSUNG_PWM_NUM] = {
 254                 IRQ_TIMER0, IRQ_TIMER1, IRQ_TIMER2, IRQ_TIMER3, IRQ_TIMER4,
 255         };
 256
 257         samsung_pwm_clocksource_init(S3C_VA_TIMER,
 258                                         timer_irqs, &s3c24xx_pwm_variant);
 259 }
 260
 261 /* Serial port registrations */
 262
 263 #define S3C2410_PA_UART0      (S3C24XX_PA_UART)
 264 #define S3C2410_PA_UART1      (S3C24XX_PA_UART + 0x4000 )
 265 #define S3C2410_PA_UART2      (S3C24XX_PA_UART + 0x8000 )
 266 #define S3C2443_PA_UART3      (S3C24XX_PA_UART + 0xC000 )
 267
 268 static struct resource s3c2410_uart0_resource[] = {
 269         [0] = DEFINE_RES_MEM(S3C2410_PA_UART0, SZ_16K),
 270         [1] = DEFINE_RES_NAMED(IRQ_S3CUART_RX0, \
 271                         IRQ_S3CUART_ERR0 - IRQ_S3CUART_RX0 + 1, \
 272                         NULL, IORESOURCE_IRQ)
 273 };
 274
 275 static struct resource s3c2410_uart1_resource[] = {
 276         [0] = DEFINE_RES_MEM(S3C2410_PA_UART1, SZ_16K),
 277         [1] = DEFINE_RES_NAMED(IRQ_S3CUART_RX1, \
 278                         IRQ_S3CUART_ERR1 - IRQ_S3CUART_RX1 + 1, \
 279                         NULL, IORESOURCE_IRQ)
 280 };
 281
 282 static struct resource s3c2410_uart2_resource[] = {
 283         [0] = DEFINE_RES_MEM(S3C2410_PA_UART2, SZ_16K),
 284         [1] = DEFINE_RES_NAMED(IRQ_S3CUART_RX2, \
 285                         IRQ_S3CUART_ERR2 - IRQ_S3CUART_RX2 + 1, \
 286                         NULL, IORESOURCE_IRQ)
 287 };
 288
 289 static struct resource s3c2410_uart3_resource[] = {
 290         [0] = DEFINE_RES_MEM(S3C2443_PA_UART3, SZ_16K),
 291         [1] = DEFINE_RES_NAMED(IRQ_S3CUART_RX3, \
 292                         IRQ_S3CUART_ERR3 - IRQ_S3CUART_RX3 + 1, \
 293                         NULL, IORESOURCE_IRQ)
 294 };
 295
 296 struct s3c24xx_uart_resources s3c2410_uart_resources[] __initdata = {
 297         [0] = {
 298                 .resources      = s3c2410_uart0_resource,
 299                 .nr_resources   = ARRAY_SIZE(s3c2410_uart0_resource),
 300         },
 301         [1] = {
 302                 .resources      = s3c2410_uart1_resource,
 303                 .nr_resources   = ARRAY_SIZE(s3c2410_uart1_resource),
 304         },
 305         [2] = {
 306                 .resources      = s3c2410_uart2_resource,
 307                 .nr_resources   = ARRAY_SIZE(s3c2410_uart2_resource),
 308         },
 309         [3] = {
 310                 .resources      = s3c2410_uart3_resource,
 311                 .nr_resources   = ARRAY_SIZE(s3c2410_uart3_resource),
 312         },
 313 };
 314
 315 /* initialise all the clocks */
 316
 317 #ifdef CONFIG_SAMSUNG_CLOCK
 318 void __init_or_cpufreq s3c24xx_setup_clocks(unsigned long fclk,
 319                                            unsigned long hclk,
 320                                            unsigned long pclk)
 321 {
 322         clk_upll.rate = s3c24xx_get_pll(__raw_readl(S3C2410_UPLLCON),
 323                                         clk_xtal.rate);
 324
 325         clk_mpll.rate = fclk;
 326         clk_h.rate = hclk;
 327         clk_p.rate = pclk;
 328         clk_f.rate = fclk;
 329 }
 330 #endif
 331
 332 #if defined(CONFIG_CPU_S3C2410) || defined(CONFIG_CPU_S3C2412) || \
 333         defined(CONFIG_CPU_S3C2440) || defined(CONFIG_CPU_S3C2442)
 334 static struct resource s3c2410_dma_resource[] = {
 335         [0] = DEFINE_RES_MEM(S3C24XX_PA_DMA, S3C24XX_SZ_DMA),
 336         [1] = DEFINE_RES_IRQ(IRQ_DMA0),
 337         [2] = DEFINE_RES_IRQ(IRQ_DMA1),
 338         [3] = DEFINE_RES_IRQ(IRQ_DMA2),
 339         [4] = DEFINE_RES_IRQ(IRQ_DMA3),
 340 };
 341 #endif
 342
 343 #if defined(CONFIG_CPU_S3C2410) || defined(CONFIG_CPU_S3C2442)
 344 static struct s3c24xx_dma_channel s3c2410_dma_channels[DMACH_MAX] = {
 345         [DMACH_XD0] = { S3C24XX_DMA_AHB, true, S3C24XX_DMA_CHANREQ(0, 0), },
 346         [DMACH_XD1] = { S3C24XX_DMA_AHB, true, S3C24XX_DMA_CHANREQ(0, 1), },
 347         [DMACH_SDI] = { S3C24XX_DMA_APB, false, S3C24XX_DMA_CHANREQ(2, 0) |
 348                                                 S3C24XX_DMA_CHANREQ(2, 2) |
 349                                                 S3C24XX_DMA_CHANREQ(1, 3),
 350         },
 351         [DMACH_SPI0] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(3, 1), },
 352         [DMACH_SPI1] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(2, 3), },
 353         [DMACH_UART0] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(1, 0), },
 354         [DMACH_UART1] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(1, 1), },
 355         [DMACH_UART2] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(0, 3), },
 356         [DMACH_TIMER] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(3, 0) |
 357                                                  S3C24XX_DMA_CHANREQ(3, 2) |
 358                                                  S3C24XX_DMA_CHANREQ(3, 3),
 359         },
 360         [DMACH_I2S_IN] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(2, 1) |
 361                                                   S3C24XX_DMA_CHANREQ(1, 2),
 362         },
 363         [DMACH_I2S_OUT] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(0, 2), },
 364         [DMACH_USB_EP1] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 0), },
 365         [DMACH_USB_EP2] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 1), },
 366         [DMACH_USB_EP3] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 2), },
 367         [DMACH_USB_EP4] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 3), },
 368 };
 369
 370 static struct s3c24xx_dma_platdata s3c2410_dma_platdata = {
 371         .num_phy_channels = 4,
 372         .channels = s3c2410_dma_channels,
 373         .num_channels = DMACH_MAX,
 374 };
 375
 376 struct platform_device s3c2410_device_dma = {
 377         .name           = "s3c2410-dma",
 378         .id             = 0,
 379         .num_resources  = ARRAY_SIZE(s3c2410_dma_resource),
 380         .resource       = s3c2410_dma_resource,
 381         .dev    = {
 382                 .platform_data  = &s3c2410_dma_platdata,
 383         },
 384 };
 385 #endif
 386
 387 #ifdef CONFIG_CPU_S3C2412
 388 static struct s3c24xx_dma_channel s3c2412_dma_channels[DMACH_MAX] = {
 389         [DMACH_XD0] = { S3C24XX_DMA_AHB, true, 17 },
 390         [DMACH_XD1] = { S3C24XX_DMA_AHB, true, 18 },
 391         [DMACH_SDI] = { S3C24XX_DMA_APB, false, 10 },
 392         [DMACH_SPI0_RX] = { S3C24XX_DMA_APB, true, 1 },
 393         [DMACH_SPI0_TX] = { S3C24XX_DMA_APB, true, 0 },
 394         [DMACH_SPI1_RX] = { S3C24XX_DMA_APB, true, 3 },
 395         [DMACH_SPI1_TX] = { S3C24XX_DMA_APB, true, 2 },
 396         [DMACH_UART0] = { S3C24XX_DMA_APB, true, 19 },
 397         [DMACH_UART1] = { S3C24XX_DMA_APB, true, 21 },
 398         [DMACH_UART2] = { S3C24XX_DMA_APB, true, 23 },
 399         [DMACH_UART0_SRC2] = { S3C24XX_DMA_APB, true, 20 },
 400         [DMACH_UART1_SRC2] = { S3C24XX_DMA_APB, true, 22 },
 401         [DMACH_UART2_SRC2] = { S3C24XX_DMA_APB, true, 24 },
 402         [DMACH_TIMER] = { S3C24XX_DMA_APB, true, 9 },
 403         [DMACH_I2S_IN] = { S3C24XX_DMA_APB, true, 5 },
 404         [DMACH_I2S_OUT] = { S3C24XX_DMA_APB, true, 4 },
 405         [DMACH_USB_EP1] = { S3C24XX_DMA_APB, true, 13 },
 406         [DMACH_USB_EP2] = { S3C24XX_DMA_APB, true, 14 },
 407         [DMACH_USB_EP3] = { S3C24XX_DMA_APB, true, 15 },
 408         [DMACH_USB_EP4] = { S3C24XX_DMA_APB, true, 16 },
 409 };
 410
 411 static struct s3c24xx_dma_platdata s3c2412_dma_platdata = {
 412         .num_phy_channels = 4,
 413         .channels = s3c2412_dma_channels,
 414         .num_channels = DMACH_MAX,
 415 };
 416
 417 struct platform_device s3c2412_device_dma = {
 418         .name           = "s3c2412-dma",
 419         .id             = 0,
 420         .num_resources  = ARRAY_SIZE(s3c2410_dma_resource),
 421         .resource       = s3c2410_dma_resource,
 422         .dev    = {
 423                 .platform_data  = &s3c2412_dma_platdata,
 424         },
 425 };
 426 #endif
 427
 428 #if defined(CONFIG_CPU_S3C2440)
 429 static struct s3c24xx_dma_channel s3c2440_dma_channels[DMACH_MAX] = {
 430         [DMACH_XD0] = { S3C24XX_DMA_AHB, true, S3C24XX_DMA_CHANREQ(0, 0), },
 431         [DMACH_XD1] = { S3C24XX_DMA_AHB, true, S3C24XX_DMA_CHANREQ(0, 1), },
 432         [DMACH_SDI] = { S3C24XX_DMA_APB, false, S3C24XX_DMA_CHANREQ(2, 0) |
 433                                                 S3C24XX_DMA_CHANREQ(6, 1) |
 434                                                 S3C24XX_DMA_CHANREQ(2, 2) |
 435                                                 S3C24XX_DMA_CHANREQ(1, 3),
 436         },
 437         [DMACH_SPI0] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(3, 1), },
 438         [DMACH_SPI1] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(2, 3), },
 439         [DMACH_UART0] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(1, 0), },
 440         [DMACH_UART1] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(1, 1), },
 441         [DMACH_UART2] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(0, 3), },
 442         [DMACH_TIMER] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(3, 0) |
 443                                                  S3C24XX_DMA_CHANREQ(3, 2) |
 444                                                  S3C24XX_DMA_CHANREQ(3, 3),
 445         },
 446         [DMACH_I2S_IN] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(2, 1) |
 447                                                   S3C24XX_DMA_CHANREQ(1, 2),
 448         },
 449         [DMACH_I2S_OUT] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(5, 0) |
 450                                                    S3C24XX_DMA_CHANREQ(0, 2),
 451         },
 452         [DMACH_PCM_IN] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(6, 0) |
 453                                                   S3C24XX_DMA_CHANREQ(5, 2),
 454         },
 455         [DMACH_PCM_OUT] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(5, 1) |
 456                                                   S3C24XX_DMA_CHANREQ(6, 3),
 457         },
 458         [DMACH_MIC_IN] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(6, 2) |
 459                                                   S3C24XX_DMA_CHANREQ(5, 3),
 460         },
 461         [DMACH_USB_EP1] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 0), },
 462         [DMACH_USB_EP2] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 1), },
 463         [DMACH_USB_EP3] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 2), },
 464         [DMACH_USB_EP4] = { S3C24XX_DMA_APB, true, S3C24XX_DMA_CHANREQ(4, 3), },
 465 };
 466
 467 static struct s3c24xx_dma_platdata s3c2440_dma_platdata = {
 468         .num_phy_channels = 4,
 469         .channels = s3c2440_dma_channels,
 470         .num_channels = DMACH_MAX,
 471 };
 472
 473 struct platform_device s3c2440_device_dma = {
 474         .name           = "s3c2410-dma",
 475         .id             = 0,
 476         .num_resources  = ARRAY_SIZE(s3c2410_dma_resource),
 477         .resource       = s3c2410_dma_resource,
 478         .dev    = {
 479                 .platform_data  = &s3c2440_dma_platdata,
 480         },
 481 };
 482 #endif
 483
 484 #if defined(CONFIG_CPU_S3C2443) || defined(CONFIG_CPU_S3C2416)
 485 static struct resource s3c2443_dma_resource[] = {
 486         [0] = DEFINE_RES_MEM(S3C24XX_PA_DMA, S3C24XX_SZ_DMA),
 487         [1] = DEFINE_RES_IRQ(IRQ_S3C2443_DMA0),
 488         [2] = DEFINE_RES_IRQ(IRQ_S3C2443_DMA1),
 489         [3] = DEFINE_RES_IRQ(IRQ_S3C2443_DMA2),
 490         [4] = DEFINE_RES_IRQ(IRQ_S3C2443_DMA3),
 491         [5] = DEFINE_RES_IRQ(IRQ_S3C2443_DMA4),
 492         [6] = DEFINE_RES_IRQ(IRQ_S3C2443_DMA5),
 493 };
 494
 495 static struct s3c24xx_dma_channel s3c2443_dma_channels[DMACH_MAX] = {
 496         [DMACH_XD0] = { S3C24XX_DMA_AHB, true, 17 },
 497         [DMACH_XD1] = { S3C24XX_DMA_AHB, true, 18 },
 498         [DMACH_SDI] = { S3C24XX_DMA_APB, false, 10 },
 499         [DMACH_SPI0_RX] = { S3C24XX_DMA_APB, true, 1 },
 500         [DMACH_SPI0_TX] = { S3C24XX_DMA_APB, true, 0 },
 501         [DMACH_SPI1_RX] = { S3C24XX_DMA_APB, true, 3 },
 502         [DMACH_SPI1_TX] = { S3C24XX_DMA_APB, true, 2 },
 503         [DMACH_UART0] = { S3C24XX_DMA_APB, true, 19 },
 504         [DMACH_UART1] = { S3C24XX_DMA_APB, true, 21 },
 505         [DMACH_UART2] = { S3C24XX_DMA_APB, true, 23 },
 506         [DMACH_UART3] = { S3C24XX_DMA_APB, true, 25 },
 507         [DMACH_UART0_SRC2] = { S3C24XX_DMA_APB, true, 20 },
 508         [DMACH_UART1_SRC2] = { S3C24XX_DMA_APB, true, 22 },
 509         [DMACH_UART2_SRC2] = { S3C24XX_DMA_APB, true, 24 },
 510         [DMACH_UART3_SRC2] = { S3C24XX_DMA_APB, true, 26 },
 511         [DMACH_TIMER] = { S3C24XX_DMA_APB, true, 9 },
 512         [DMACH_I2S_IN] = { S3C24XX_DMA_APB, true, 5 },
 513         [DMACH_I2S_OUT] = { S3C24XX_DMA_APB, true, 4 },
 514         [DMACH_PCM_IN] = { S3C24XX_DMA_APB, true, 28 },
 515         [DMACH_PCM_OUT] = { S3C24XX_DMA_APB, true, 27 },
 516         [DMACH_MIC_IN] = { S3C24XX_DMA_APB, true, 29 },
 517 };
 518
 519 static struct s3c24xx_dma_platdata s3c2443_dma_platdata = {
 520         .num_phy_channels = 6,
 521         .channels = s3c2443_dma_channels,
 522         .num_channels = DMACH_MAX,
 523 };
 524
 525 struct platform_device s3c2443_device_dma = {
 526         .name           = "s3c2443-dma",
 527         .id             = 0,
 528         .num_resources  = ARRAY_SIZE(s3c2443_dma_resource),
 529         .resource       = s3c2443_dma_resource,
 530         .dev    = {
 531                 .platform_data  = &s3c2443_dma_platdata,
 532         },
 533 };
 534 #endif
 535
 536 #ifdef CONFIG_CPU_S3C2412
 537 void __init s3c2412_init_clocks(int xtal)
 538 {
 539         s3c2412_common_clk_init(NULL, xtal, 0, S3C24XX_VA_CLKPWR);
 540 }
 541 #endif
 542
 543 #ifdef CONFIG_CPU_S3C2416
 544 void __init s3c2416_init_clocks(int xtal)
 545 {
 546         s3c2443_common_clk_init(NULL, xtal, 0, S3C24XX_VA_CLKPWR);
 547 }
 548 #endif
 549
 550 #ifdef CONFIG_CPU_S3C2443
 551 void __init s3c2443_init_clocks(int xtal)
 552 {
 553         s3c2443_common_clk_init(NULL, xtal, 1, S3C24XX_VA_CLKPWR);
 554 }
 555 #endif
 556
 557 #if defined(CONFIG_CPU_S3C2410) || defined(CONFIG_CPU_S3C2440) || \
 558         defined(CONFIG_CPU_S3C2442)
 559 static struct resource s3c2410_dclk_resource[] = {
 560         [0] = DEFINE_RES_MEM(0x56000084, 0x4),
 561 };
 562
 563 struct platform_device s3c2410_device_dclk = {
 564         .name           = "s3c2410-dclk",
 565         .id             = 0,
 566         .num_resources  = ARRAY_SIZE(s3c2410_dclk_resource),
 567         .resource       = s3c2410_dclk_resource,
 568 };
 569 #endif