arch/arm/mach-msm/timer.c

   1 /*
   2  *
   3  * Copyright (C) 2007 Google, Inc.
   4  * Copyright (c) 2009-2012, The Linux Foundation. All rights reserved.
   5  *
   6  * This software is licensed under the terms of the GNU General Public
   7  * License version 2, as published by the Free Software Foundation, and
   8  * may be copied, distributed, and modified under those terms.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  */
  16
  17 #include <linux/clocksource.h>
  18 #include <linux/clockchips.h>
  19 #include <linux/init.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/irq.h>
  22 #include <linux/io.h>
  23 #include <linux/of.h>
  24 #include <linux/of_address.h>
  25 #include <linux/of_irq.h>
  26
  27 #include <asm/mach/time.h>
  28 #include <asm/localtimer.h>
  29 #include <asm/sched_clock.h>
  30
  31 #include "common.h"
  32
  33 #define TIMER_MATCH_VAL         0x0000
  34 #define TIMER_COUNT_VAL         0x0004
  35 #define TIMER_ENABLE            0x0008
  36 #define TIMER_ENABLE_CLR_ON_MATCH_EN    BIT(1)
  37 #define TIMER_ENABLE_EN                 BIT(0)
  38 #define TIMER_CLEAR             0x000C
  39 #define DGT_CLK_CTL_DIV_4       0x3
  40
  41 #define GPT_HZ 32768
  42
  43 #define MSM_DGT_SHIFT 5
  44
  45 static void __iomem *event_base;
  46
  47 static irqreturn_t msm_timer_interrupt(int irq, void *dev_id)
  48 {
  49         struct clock_event_device *evt = *(struct clock_event_device **)dev_id;
  50         /* Stop the timer tick */
  51         if (evt->mode == CLOCK_EVT_MODE_ONESHOT) {
  52                 u32 ctrl = readl_relaxed(event_base + TIMER_ENABLE);
  53                 ctrl &= ~TIMER_ENABLE_EN;
  54                 writel_relaxed(ctrl, event_base + TIMER_ENABLE);
  55         }
  56         evt->event_handler(evt);
  57         return IRQ_HANDLED;
  58 }
  59
  60 static int msm_timer_set_next_event(unsigned long cycles,
  61                                     struct clock_event_device *evt)
  62 {
  63         u32 ctrl = readl_relaxed(event_base + TIMER_ENABLE);
  64
  65         writel_relaxed(0, event_base + TIMER_CLEAR);
  66         writel_relaxed(cycles, event_base + TIMER_MATCH_VAL);
  67         writel_relaxed(ctrl | TIMER_ENABLE_EN, event_base + TIMER_ENABLE);
  68         return 0;
  69 }
  70
  71 static void msm_timer_set_mode(enum clock_event_mode mode,
  72                               struct clock_event_device *evt)
  73 {
  74         u32 ctrl;
  75
  76         ctrl = readl_relaxed(event_base + TIMER_ENABLE);
  77         ctrl &= ~(TIMER_ENABLE_EN | TIMER_ENABLE_CLR_ON_MATCH_EN);
  78
  79         switch (mode) {
  80         case CLOCK_EVT_MODE_RESUME:
  81         case CLOCK_EVT_MODE_PERIODIC:
  82                 break;
  83         case CLOCK_EVT_MODE_ONESHOT:
  84                 /* Timer is enabled in set_next_event */
  85                 break;
  86         case CLOCK_EVT_MODE_UNUSED:
  87         case CLOCK_EVT_MODE_SHUTDOWN:
  88                 break;
  89         }
  90         writel_relaxed(ctrl, event_base + TIMER_ENABLE);
  91 }
  92
  93 static struct clock_event_device msm_clockevent = {
  94         .name           = "gp_timer",
  95         .features       = CLOCK_EVT_FEAT_ONESHOT,
  96         .rating         = 200,
  97         .set_next_event = msm_timer_set_next_event,
  98         .set_mode       = msm_timer_set_mode,
  99 };
 100
 101 static union {
 102         struct clock_event_device *evt;
 103         struct clock_event_device * __percpu *percpu_evt;
 104 } msm_evt;
 105
 106 static void __iomem *source_base;
 107
 108 static notrace cycle_t msm_read_timer_count(struct clocksource *cs)
 109 {
 110         return readl_relaxed(source_base + TIMER_COUNT_VAL);
 111 }
 112
 113 static notrace cycle_t msm_read_timer_count_shift(struct clocksource *cs)
 114 {
 115         /*
 116          * Shift timer count down by a constant due to unreliable lower bits
 117          * on some targets.
 118          */
 119         return msm_read_timer_count(cs) >> MSM_DGT_SHIFT;
 120 }
 121
 122 static struct clocksource msm_clocksource = {
 123         .name   = "dg_timer",
 124         .rating = 300,
 125         .read   = msm_read_timer_count,
 126         .mask   = CLOCKSOURCE_MASK(32),
 127         .flags  = CLOCK_SOURCE_IS_CONTINUOUS,
 128 };
 129
 130 #ifdef CONFIG_LOCAL_TIMERS
 131 static int __cpuinit msm_local_timer_setup(struct clock_event_device *evt)
 132 {
 133         /* Use existing clock_event for cpu 0 */
 134         if (!smp_processor_id())
 135                 return 0;
 136
 137         writel_relaxed(0, event_base + TIMER_ENABLE);
 138         writel_relaxed(0, event_base + TIMER_CLEAR);
 139         writel_relaxed(~0, event_base + TIMER_MATCH_VAL);
 140         evt->irq = msm_clockevent.irq;
 141         evt->name = "local_timer";
 142         evt->features = msm_clockevent.features;
 143         evt->rating = msm_clockevent.rating;
 144         evt->set_mode = msm_timer_set_mode;
 145         evt->set_next_event = msm_timer_set_next_event;
 146
 147         *__this_cpu_ptr(msm_evt.percpu_evt) = evt;
 148         clockevents_config_and_register(evt, GPT_HZ, 4, 0xf0000000);
 149         enable_percpu_irq(evt->irq, IRQ_TYPE_EDGE_RISING);
 150         return 0;
 151 }
 152
 153 static void msm_local_timer_stop(struct clock_event_device *evt)
 154 {
 155         evt->set_mode(CLOCK_EVT_MODE_UNUSED, evt);
 156         disable_percpu_irq(evt->irq);
 157 }
 158
 159 static struct local_timer_ops msm_local_timer_ops __cpuinitdata = {
 160         .setup  = msm_local_timer_setup,
 161         .stop   = msm_local_timer_stop,
 162 };
 163 #endif /* CONFIG_LOCAL_TIMERS */
 164
 165 static notrace u32 msm_sched_clock_read(void)
 166 {
 167         return msm_clocksource.read(&msm_clocksource);
 168 }
 169
 170 static void __init msm_timer_init(u32 dgt_hz, int sched_bits, int irq,
 171                                   bool percpu)
 172 {
 173         struct clock_event_device *ce = &msm_clockevent;
 174         struct clocksource *cs = &msm_clocksource;
 175         int res;
 176
 177         writel_relaxed(0, event_base + TIMER_ENABLE);
 178         writel_relaxed(0, event_base + TIMER_CLEAR);
 179         writel_relaxed(~0, event_base + TIMER_MATCH_VAL);
 180         ce->cpumask = cpumask_of(0);
 181         ce->irq = irq;
 182
 183         clockevents_config_and_register(ce, GPT_HZ, 4, 0xffffffff);
 184         if (percpu) {
 185                 msm_evt.percpu_evt = alloc_percpu(struct clock_event_device *);
 186                 if (!msm_evt.percpu_evt) {
 187                         pr_err("memory allocation failed for %s\n", ce->name);
 188                         goto err;
 189                 }
 190                 *__this_cpu_ptr(msm_evt.percpu_evt) = ce;
 191                 res = request_percpu_irq(ce->irq, msm_timer_interrupt,
 192                                          ce->name, msm_evt.percpu_evt);
 193                 if (!res) {
 194                         enable_percpu_irq(ce->irq, IRQ_TYPE_EDGE_RISING);
 195 #ifdef CONFIG_LOCAL_TIMERS
 196                         local_timer_register(&msm_local_timer_ops);
 197 #endif
 198                 }
 199         } else {
 200                 msm_evt.evt = ce;
 201                 res = request_irq(ce->irq, msm_timer_interrupt,
 202                                   IRQF_TIMER | IRQF_NOBALANCING |
 203                                   IRQF_TRIGGER_RISING, ce->name, &msm_evt.evt);
 204         }
 205
 206         if (res)
 207                 pr_err("request_irq failed for %s\n", ce->name);
 208 err:
 209         writel_relaxed(TIMER_ENABLE_EN, source_base + TIMER_ENABLE);
 210         res = clocksource_register_hz(cs, dgt_hz);
 211         if (res)
 212                 pr_err("clocksource_register failed\n");
 213         setup_sched_clock(msm_sched_clock_read, sched_bits, dgt_hz);
 214 }
 215
 216 #ifdef CONFIG_OF
 217 static const struct of_device_id msm_dgt_match[] __initconst = {
 218         { .compatible = "qcom,msm-dgt" },
 219         { },
 220 };
 221
 222 static const struct of_device_id msm_gpt_match[] __initconst = {
 223         { .compatible = "qcom,msm-gpt" },
 224         { },
 225 };
 226
 227 void __init msm_dt_timer_init(void)
 228 {
 229         struct device_node *np;
 230         u32 freq;
 231         int irq;
 232         struct resource res;
 233         u32 percpu_offset;
 234         void __iomem *dgt_clk_ctl;
 235
 236         np = of_find_matching_node(NULL, msm_gpt_match);
 237         if (!np) {
 238                 pr_err("Can't find GPT DT node\n");
 239                 return;
 240         }
 241
 242         event_base = of_iomap(np, 0);
 243         if (!event_base) {
 244                 pr_err("Failed to map event base\n");
 245                 return;
 246         }
 247
 248         irq = irq_of_parse_and_map(np, 0);
 249         if (irq <= 0) {
 250                 pr_err("Can't get irq\n");
 251                 return;
 252         }
 253         of_node_put(np);
 254
 255         np = of_find_matching_node(NULL, msm_dgt_match);
 256         if (!np) {
 257                 pr_err("Can't find DGT DT node\n");
 258                 return;
 259         }
 260
 261         if (of_property_read_u32(np, "cpu-offset", &percpu_offset))
 262                 percpu_offset = 0;
 263
 264         if (of_address_to_resource(np, 0, &res)) {
 265                 pr_err("Failed to parse DGT resource\n");
 266                 return;
 267         }
 268
 269         source_base = ioremap(res.start + percpu_offset, resource_size(&res));
 270         if (!source_base) {
 271                 pr_err("Failed to map source base\n");
 272                 return;
 273         }
 274
 275         if (!of_address_to_resource(np, 1, &res)) {
 276                 dgt_clk_ctl = ioremap(res.start + percpu_offset,
 277                                       resource_size(&res));
 278                 if (!dgt_clk_ctl) {
 279                         pr_err("Failed to map DGT control base\n");
 280                         return;
 281                 }
 282                 writel_relaxed(DGT_CLK_CTL_DIV_4, dgt_clk_ctl);
 283                 iounmap(dgt_clk_ctl);
 284         }
 285
 286         if (of_property_read_u32(np, "clock-frequency", &freq)) {
 287                 pr_err("Unknown frequency\n");
 288                 return;
 289         }
 290         of_node_put(np);
 291
 292         msm_timer_init(freq, 32, irq, !!percpu_offset);
 293 }
 294 #endif
 295
 296 static int __init msm_timer_map(phys_addr_t event, phys_addr_t source)
 297 {
 298         event_base = ioremap(event, SZ_64);
 299         if (!event_base) {
 300                 pr_err("Failed to map event base\n");
 301                 return 1;
 302         }
 303         source_base = ioremap(source, SZ_64);
 304         if (!source_base) {
 305                 pr_err("Failed to map source base\n");
 306                 return 1;
 307         }
 308         return 0;
 309 }
 310
 311 void __init msm7x01_timer_init(void)
 312 {
 313         struct clocksource *cs = &msm_clocksource;
 314
 315         if (msm_timer_map(0xc0100000, 0xc0100010))
 316                 return;
 317         cs->read = msm_read_timer_count_shift;
 318         cs->mask = CLOCKSOURCE_MASK((32 - MSM_DGT_SHIFT));
 319         /* 600 KHz */
 320         msm_timer_init(19200000 >> MSM_DGT_SHIFT, 32 - MSM_DGT_SHIFT, 7,
 321                         false);
 322 }
 323
 324 void __init msm7x30_timer_init(void)
 325 {
 326         if (msm_timer_map(0xc0100004, 0xc0100024))
 327                 return;
 328         msm_timer_init(24576000 / 4, 32, 1, false);
 329 }
 330
 331 void __init qsd8x50_timer_init(void)
 332 {
 333         if (msm_timer_map(0xAC100000, 0xAC100010))
 334                 return;
 335         msm_timer_init(19200000 / 4, 32, 7, false);
 336 }