arch/arm/mach-dove/include/mach/dove.h

   1 /*
   2  * arch/arm/mach-dove/include/mach/dove.h
   3  *
   4  * Generic definitions for Marvell Dove 88AP510 SoC
   5  *
   6  * This file is licensed under the terms of the GNU General Public
   7  * License version 2.  This program is licensed "as is" without any
   8  * warranty of any kind, whether express or implied.
   9  */
  10
  11 #ifndef __ASM_ARCH_DOVE_H
  12 #define __ASM_ARCH_DOVE_H
  13
  14 /*
  15  * Marvell Dove address maps.
  16  *
  17  * phys         virt            size
  18  * c8000000     fdb00000        1M      Cryptographic SRAM
  19  * e0000000     @runtime        128M    PCIe-0 Memory space
  20  * e8000000     @runtime        128M    PCIe-1 Memory space
  21  * f1000000     fde00000        8M      on-chip south-bridge registers
  22  * f1800000     fe600000        8M      on-chip north-bridge registers
  23  * f2000000     fee00000        1M      PCIe-0 I/O space
  24  * f2100000     fef00000        1M      PCIe-1 I/O space
  25  */
  26
  27 #define DOVE_CESA_PHYS_BASE             0xc8000000
  28 #define DOVE_CESA_VIRT_BASE             0xfdb00000
  29 #define DOVE_CESA_SIZE                  SZ_1M
  30
  31 #define DOVE_PCIE0_MEM_PHYS_BASE        0xe0000000
  32 #define DOVE_PCIE0_MEM_SIZE             SZ_128M
  33
  34 #define DOVE_PCIE1_MEM_PHYS_BASE        0xe8000000
  35 #define DOVE_PCIE1_MEM_SIZE             SZ_128M
  36
  37 #define DOVE_BOOTROM_PHYS_BASE          0xf8000000
  38 #define DOVE_BOOTROM_SIZE               SZ_128M
  39
  40 #define DOVE_SCRATCHPAD_PHYS_BASE       0xf0000000
  41 #define DOVE_SCRATCHPAD_VIRT_BASE       0xfdd00000
  42 #define DOVE_SCRATCHPAD_SIZE            SZ_1M
  43
  44 #define DOVE_SB_REGS_PHYS_BASE          0xf1000000
  45 #define DOVE_SB_REGS_VIRT_BASE          0xfde00000
  46 #define DOVE_SB_REGS_SIZE               SZ_8M
  47
  48 #define DOVE_NB_REGS_PHYS_BASE          0xf1800000
  49 #define DOVE_NB_REGS_VIRT_BASE          0xfe600000
  50 #define DOVE_NB_REGS_SIZE               SZ_8M
  51
  52 #define DOVE_PCIE0_IO_PHYS_BASE         0xf2000000
  53 #define DOVE_PCIE0_IO_VIRT_BASE         0xfee00000
  54 #define DOVE_PCIE0_IO_BUS_BASE          0x00000000
  55 #define DOVE_PCIE0_IO_SIZE              SZ_1M
  56
  57 #define DOVE_PCIE1_IO_PHYS_BASE         0xf2100000
  58 #define DOVE_PCIE1_IO_VIRT_BASE         0xfef00000
  59 #define DOVE_PCIE1_IO_BUS_BASE          0x00100000
  60 #define DOVE_PCIE1_IO_SIZE              SZ_1M
  61
  62 /*
  63  * Dove Core Registers Map
  64  */
  65
  66 /* SPI, I2C, UART */
  67 #define DOVE_I2C_PHYS_BASE      (DOVE_SB_REGS_PHYS_BASE | 0x11000)
  68 #define DOVE_UART0_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x12000)
  69 #define DOVE_UART0_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0x12000)
  70 #define DOVE_UART1_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x12100)
  71 #define DOVE_UART1_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0x12100)
  72 #define DOVE_UART2_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x12200)
  73 #define DOVE_UART2_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0x12200)
  74 #define DOVE_UART3_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x12300)
  75 #define DOVE_UART3_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0x12300)
  76 #define DOVE_SPI0_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x10600)
  77 #define DOVE_SPI1_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x14600)
  78
  79 /* North-South Bridge */
  80 #define BRIDGE_VIRT_BASE        (DOVE_SB_REGS_VIRT_BASE | 0x20000)
  81
  82 /* Cryptographic Engine */
  83 #define DOVE_CRYPT_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x30000)
  84
  85 /* PCIe 0 */
  86 #define DOVE_PCIE0_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0x40000)
  87
  88 /* USB */
  89 #define DOVE_USB0_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x50000)
  90 #define DOVE_USB1_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x51000)
  91
  92 /* XOR 0 Engine */
  93 #define DOVE_XOR0_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x60800)
  94 #define DOVE_XOR0_VIRT_BASE     (DOVE_SB_REGS_VIRT_BASE | 0x60800)
  95 #define DOVE_XOR0_HIGH_PHYS_BASE        (DOVE_SB_REGS_PHYS_BASE | 0x60A00)
  96 #define DOVE_XOR0_HIGH_VIRT_BASE        (DOVE_SB_REGS_VIRT_BASE | 0x60A00)
  97
  98 /* XOR 1 Engine */
  99 #define DOVE_XOR1_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x60900)
 100 #define DOVE_XOR1_VIRT_BASE     (DOVE_SB_REGS_VIRT_BASE | 0x60900)
 101 #define DOVE_XOR1_HIGH_PHYS_BASE        (DOVE_SB_REGS_PHYS_BASE | 0x60B00)
 102 #define DOVE_XOR1_HIGH_VIRT_BASE        (DOVE_SB_REGS_VIRT_BASE | 0x60B00)
 103
 104 /* Gigabit Ethernet */
 105 #define DOVE_GE00_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0x70000)
 106
 107 /* PCIe 1 */
 108 #define DOVE_PCIE1_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0x80000)
 109
 110 /* CAFE */
 111 #define DOVE_SDIO0_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x92000)
 112 #define DOVE_SDIO1_PHYS_BASE    (DOVE_SB_REGS_PHYS_BASE | 0x90000)
 113 #define DOVE_CAM_PHYS_BASE      (DOVE_SB_REGS_PHYS_BASE | 0x94000)
 114 #define DOVE_CAFE_WIN_PHYS_BASE (DOVE_SB_REGS_PHYS_BASE | 0x98000)
 115
 116 /* SATA */
 117 #define DOVE_SATA_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0xa0000)
 118
 119 /* I2S/SPDIF */
 120 #define DOVE_AUD0_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0xb0000)
 121 #define DOVE_AUD1_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0xb4000)
 122
 123 /* NAND Flash Controller */
 124 #define DOVE_NFC_PHYS_BASE      (DOVE_SB_REGS_PHYS_BASE | 0xc0000)
 125
 126 /* MPP, GPIO, Reset Sampling */
 127 #define DOVE_MPP_VIRT_BASE      (DOVE_SB_REGS_VIRT_BASE | 0xd0200)
 128 #define DOVE_PMU_MPP_GENERAL_CTRL (DOVE_MPP_VIRT_BASE + 0x10)
 129 #define DOVE_RESET_SAMPLE_LO    (DOVE_MPP_VIRT_BASE | 0x014)
 130 #define DOVE_RESET_SAMPLE_HI    (DOVE_MPP_VIRT_BASE | 0x018)
 131 #define DOVE_GPIO_LO_VIRT_BASE  (DOVE_SB_REGS_VIRT_BASE | 0xd0400)
 132 #define DOVE_GPIO_HI_VIRT_BASE  (DOVE_SB_REGS_VIRT_BASE | 0xd0420)
 133 #define DOVE_GPIO2_VIRT_BASE    (DOVE_SB_REGS_VIRT_BASE | 0xe8400)
 134 #define DOVE_MPP_GENERAL_VIRT_BASE      (DOVE_SB_REGS_VIRT_BASE | 0xe803c)
 135 #define  DOVE_AU1_SPDIFO_GPIO_EN        (1 << 1)
 136 #define  DOVE_NAND_GPIO_EN              (1 << 0)
 137 #define DOVE_MPP_CTRL4_VIRT_BASE        (DOVE_GPIO_LO_VIRT_BASE + 0x40)
 138 #define  DOVE_SPI_GPIO_SEL              (1 << 5)
 139 #define  DOVE_UART1_GPIO_SEL            (1 << 4)
 140 #define  DOVE_AU1_GPIO_SEL              (1 << 3)
 141 #define  DOVE_CAM_GPIO_SEL              (1 << 2)
 142 #define  DOVE_SD1_GPIO_SEL              (1 << 1)
 143 #define  DOVE_SD0_GPIO_SEL              (1 << 0)
 144
 145 /* Power Management */
 146 #define DOVE_PMU_VIRT_BASE      (DOVE_SB_REGS_VIRT_BASE | 0xd0000)
 147 #define DOVE_PMU_SIG_CTRL       (DOVE_PMU_VIRT_BASE + 0x802c)
 148
 149 /* Real Time Clock */
 150 #define DOVE_RTC_PHYS_BASE      (DOVE_SB_REGS_PHYS_BASE | 0xd8500)
 151
 152 /* AC97 */
 153 #define DOVE_AC97_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0xe0000)
 154 #define DOVE_AC97_VIRT_BASE     (DOVE_SB_REGS_VIRT_BASE | 0xe0000)
 155
 156 /* Peripheral DMA */
 157 #define DOVE_PDMA_PHYS_BASE     (DOVE_SB_REGS_PHYS_BASE | 0xe4000)
 158 #define DOVE_PDMA_VIRT_BASE     (DOVE_SB_REGS_VIRT_BASE | 0xe4000)
 159
 160 #define DOVE_GLOBAL_CONFIG_1    (DOVE_SB_REGS_VIRT_BASE | 0xe802C)
 161 #define  DOVE_TWSI_ENABLE_OPTION1       (1 << 7)
 162 #define DOVE_GLOBAL_CONFIG_2    (DOVE_SB_REGS_VIRT_BASE | 0xe8030)
 163 #define  DOVE_TWSI_ENABLE_OPTION2       (1 << 20)
 164 #define  DOVE_TWSI_ENABLE_OPTION3       (1 << 21)
 165 #define  DOVE_TWSI_OPTION3_GPIO         (1 << 22)
 166 #define DOVE_SSP_PHYS_BASE      (DOVE_SB_REGS_PHYS_BASE | 0xec000)
 167 #define DOVE_SSP_CTRL_STATUS_1  (DOVE_SB_REGS_VIRT_BASE | 0xe8034)
 168 #define  DOVE_SSP_ON_AU1                (1 << 0)
 169 #define  DOVE_SSP_CLOCK_ENABLE          (1 << 1)
 170 #define  DOVE_SSP_BPB_CLOCK_SRC_SSP     (1 << 11)
 171 /* Memory Controller */
 172 #define DOVE_MC_VIRT_BASE       (DOVE_NB_REGS_VIRT_BASE | 0x00000)
 173
 174 /* LCD Controller */
 175 #define DOVE_LCD_PHYS_BASE      (DOVE_NB_REGS_PHYS_BASE | 0x10000)
 176 #define DOVE_LCD1_PHYS_BASE     (DOVE_NB_REGS_PHYS_BASE | 0x20000)
 177 #define DOVE_LCD2_PHYS_BASE     (DOVE_NB_REGS_PHYS_BASE | 0x10000)
 178 #define DOVE_LCD_DCON_PHYS_BASE (DOVE_NB_REGS_PHYS_BASE | 0x30000)
 179
 180 /* Graphic Engine */
 181 #define DOVE_GPU_PHYS_BASE      (DOVE_NB_REGS_PHYS_BASE | 0x40000)
 182
 183 /* Video Engine */
 184 #define DOVE_VPU_PHYS_BASE      (DOVE_NB_REGS_PHYS_BASE | 0x400000)
 185
 186 #endif