arch/arm/common/edma.c

   1 /*
   2  * EDMA3 support for DaVinci
   3  *
   4  * Copyright (C) 2006-2009 Texas Instruments.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  19  */
  20 #include <linux/err.h>
  21 #include <linux/kernel.h>
  22 #include <linux/init.h>
  23 #include <linux/module.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/io.h>
  27 #include <linux/slab.h>
  28
  29 #include <linux/platform_data/edma.h>
  30
  31 /* Offsets matching "struct edmacc_param" */
  32 #define PARM_OPT                0x00
  33 #define PARM_SRC                0x04
  34 #define PARM_A_B_CNT            0x08
  35 #define PARM_DST                0x0c
  36 #define PARM_SRC_DST_BIDX       0x10
  37 #define PARM_LINK_BCNTRLD       0x14
  38 #define PARM_SRC_DST_CIDX       0x18
  39 #define PARM_CCNT               0x1c
  40
  41 #define PARM_SIZE               0x20
  42
  43 /* Offsets for EDMA CC global channel registers and their shadows */
  44 #define SH_ER           0x00    /* 64 bits */
  45 #define SH_ECR          0x08    /* 64 bits */
  46 #define SH_ESR          0x10    /* 64 bits */
  47 #define SH_CER          0x18    /* 64 bits */
  48 #define SH_EER          0x20    /* 64 bits */
  49 #define SH_EECR         0x28    /* 64 bits */
  50 #define SH_EESR         0x30    /* 64 bits */
  51 #define SH_SER          0x38    /* 64 bits */
  52 #define SH_SECR         0x40    /* 64 bits */
  53 #define SH_IER          0x50    /* 64 bits */
  54 #define SH_IECR         0x58    /* 64 bits */
  55 #define SH_IESR         0x60    /* 64 bits */
  56 #define SH_IPR          0x68    /* 64 bits */
  57 #define SH_ICR          0x70    /* 64 bits */
  58 #define SH_IEVAL        0x78
  59 #define SH_QER          0x80
  60 #define SH_QEER         0x84
  61 #define SH_QEECR        0x88
  62 #define SH_QEESR        0x8c
  63 #define SH_QSER         0x90
  64 #define SH_QSECR        0x94
  65 #define SH_SIZE         0x200
  66
  67 /* Offsets for EDMA CC global registers */
  68 #define EDMA_REV        0x0000
  69 #define EDMA_CCCFG      0x0004
  70 #define EDMA_QCHMAP     0x0200  /* 8 registers */
  71 #define EDMA_DMAQNUM    0x0240  /* 8 registers (4 on OMAP-L1xx) */
  72 #define EDMA_QDMAQNUM   0x0260
  73 #define EDMA_QUETCMAP   0x0280
  74 #define EDMA_QUEPRI     0x0284
  75 #define EDMA_EMR        0x0300  /* 64 bits */
  76 #define EDMA_EMCR       0x0308  /* 64 bits */
  77 #define EDMA_QEMR       0x0310
  78 #define EDMA_QEMCR      0x0314
  79 #define EDMA_CCERR      0x0318
  80 #define EDMA_CCERRCLR   0x031c
  81 #define EDMA_EEVAL      0x0320
  82 #define EDMA_DRAE       0x0340  /* 4 x 64 bits*/
  83 #define EDMA_QRAE       0x0380  /* 4 registers */
  84 #define EDMA_QUEEVTENTRY        0x0400  /* 2 x 16 registers */
  85 #define EDMA_QSTAT      0x0600  /* 2 registers */
  86 #define EDMA_QWMTHRA    0x0620
  87 #define EDMA_QWMTHRB    0x0624
  88 #define EDMA_CCSTAT     0x0640
  89
  90 #define EDMA_M          0x1000  /* global channel registers */
  91 #define EDMA_ECR        0x1008
  92 #define EDMA_ECRH       0x100C
  93 #define EDMA_SHADOW0    0x2000  /* 4 regions shadowing global channels */
  94 #define EDMA_PARM       0x4000  /* 128 param entries */
  95
  96 #define PARM_OFFSET(param_no)   (EDMA_PARM + ((param_no) << 5))
  97
  98 #define EDMA_DCHMAP     0x0100  /* 64 registers */
  99 #define CHMAP_EXIST     BIT(24)
 100
 101 #define EDMA_MAX_DMACH           64
 102 #define EDMA_MAX_PARAMENTRY     512
 103
 104 /*****************************************************************************/
 105
 106 static void __iomem *edmacc_regs_base[EDMA_MAX_CC];
 107
 108 static inline unsigned int edma_read(unsigned ctlr, int offset)
 109 {
 110         return (unsigned int)__raw_readl(edmacc_regs_base[ctlr] + offset);
 111 }
 112
 113 static inline void edma_write(unsigned ctlr, int offset, int val)
 114 {
 115         __raw_writel(val, edmacc_regs_base[ctlr] + offset);
 116 }
 117 static inline void edma_modify(unsigned ctlr, int offset, unsigned and,
 118                 unsigned or)
 119 {
 120         unsigned val = edma_read(ctlr, offset);
 121         val &= and;
 122         val |= or;
 123         edma_write(ctlr, offset, val);
 124 }
 125 static inline void edma_and(unsigned ctlr, int offset, unsigned and)
 126 {
 127         unsigned val = edma_read(ctlr, offset);
 128         val &= and;
 129         edma_write(ctlr, offset, val);
 130 }
 131 static inline void edma_or(unsigned ctlr, int offset, unsigned or)
 132 {
 133         unsigned val = edma_read(ctlr, offset);
 134         val |= or;
 135         edma_write(ctlr, offset, val);
 136 }
 137 static inline unsigned int edma_read_array(unsigned ctlr, int offset, int i)
 138 {
 139         return edma_read(ctlr, offset + (i << 2));
 140 }
 141 static inline void edma_write_array(unsigned ctlr, int offset, int i,
 142                 unsigned val)
 143 {
 144         edma_write(ctlr, offset + (i << 2), val);
 145 }
 146 static inline void edma_modify_array(unsigned ctlr, int offset, int i,
 147                 unsigned and, unsigned or)
 148 {
 149         edma_modify(ctlr, offset + (i << 2), and, or);
 150 }
 151 static inline void edma_or_array(unsigned ctlr, int offset, int i, unsigned or)
 152 {
 153         edma_or(ctlr, offset + (i << 2), or);
 154 }
 155 static inline void edma_or_array2(unsigned ctlr, int offset, int i, int j,
 156                 unsigned or)
 157 {
 158         edma_or(ctlr, offset + ((i*2 + j) << 2), or);
 159 }
 160 static inline void edma_write_array2(unsigned ctlr, int offset, int i, int j,
 161                 unsigned val)
 162 {
 163         edma_write(ctlr, offset + ((i*2 + j) << 2), val);
 164 }
 165 static inline unsigned int edma_shadow0_read(unsigned ctlr, int offset)
 166 {
 167         return edma_read(ctlr, EDMA_SHADOW0 + offset);
 168 }
 169 static inline unsigned int edma_shadow0_read_array(unsigned ctlr, int offset,
 170                 int i)
 171 {
 172         return edma_read(ctlr, EDMA_SHADOW0 + offset + (i << 2));
 173 }
 174 static inline void edma_shadow0_write(unsigned ctlr, int offset, unsigned val)
 175 {
 176         edma_write(ctlr, EDMA_SHADOW0 + offset, val);
 177 }
 178 static inline void edma_shadow0_write_array(unsigned ctlr, int offset, int i,
 179                 unsigned val)
 180 {
 181         edma_write(ctlr, EDMA_SHADOW0 + offset + (i << 2), val);
 182 }
 183 static inline unsigned int edma_parm_read(unsigned ctlr, int offset,
 184                 int param_no)
 185 {
 186         return edma_read(ctlr, EDMA_PARM + offset + (param_no << 5));
 187 }
 188 static inline void edma_parm_write(unsigned ctlr, int offset, int param_no,
 189                 unsigned val)
 190 {
 191         edma_write(ctlr, EDMA_PARM + offset + (param_no << 5), val);
 192 }
 193 static inline void edma_parm_modify(unsigned ctlr, int offset, int param_no,
 194                 unsigned and, unsigned or)
 195 {
 196         edma_modify(ctlr, EDMA_PARM + offset + (param_no << 5), and, or);
 197 }
 198 static inline void edma_parm_and(unsigned ctlr, int offset, int param_no,
 199                 unsigned and)
 200 {
 201         edma_and(ctlr, EDMA_PARM + offset + (param_no << 5), and);
 202 }
 203 static inline void edma_parm_or(unsigned ctlr, int offset, int param_no,
 204                 unsigned or)
 205 {
 206         edma_or(ctlr, EDMA_PARM + offset + (param_no << 5), or);
 207 }
 208
 209 static inline void set_bits(int offset, int len, unsigned long *p)
 210 {
 211         for (; len > 0; len--)
 212                 set_bit(offset + (len - 1), p);
 213 }
 214
 215 static inline void clear_bits(int offset, int len, unsigned long *p)
 216 {
 217         for (; len > 0; len--)
 218                 clear_bit(offset + (len - 1), p);
 219 }
 220
 221 /*****************************************************************************/
 222
 223 /* actual number of DMA channels and slots on this silicon */
 224 struct edma {
 225         /* how many dma resources of each type */
 226         unsigned        num_channels;
 227         unsigned        num_region;
 228         unsigned        num_slots;
 229         unsigned        num_tc;
 230         unsigned        num_cc;
 231         enum dma_event_q        default_queue;
 232
 233         /* list of channels with no even trigger; terminated by "-1" */
 234         const s8        *noevent;
 235
 236         /* The edma_inuse bit for each PaRAM slot is clear unless the
 237          * channel is in use ... by ARM or DSP, for QDMA, or whatever.
 238          */
 239         DECLARE_BITMAP(edma_inuse, EDMA_MAX_PARAMENTRY);
 240
 241         /* The edma_unused bit for each channel is clear unless
 242          * it is not being used on this platform. It uses a bit
 243          * of SOC-specific initialization code.
 244          */
 245         DECLARE_BITMAP(edma_unused, EDMA_MAX_DMACH);
 246
 247         unsigned        irq_res_start;
 248         unsigned        irq_res_end;
 249
 250         struct dma_interrupt_data {
 251                 void (*callback)(unsigned channel, unsigned short ch_status,
 252                                 void *data);
 253                 void *data;
 254         } intr_data[EDMA_MAX_DMACH];
 255 };
 256
 257 static struct edma *edma_cc[EDMA_MAX_CC];
 258 static int arch_num_cc;
 259
 260 /* dummy param set used to (re)initialize parameter RAM slots */
 261 static const struct edmacc_param dummy_paramset = {
 262         .link_bcntrld = 0xffff,
 263         .ccnt = 1,
 264 };
 265
 266 /*****************************************************************************/
 267
 268 static void map_dmach_queue(unsigned ctlr, unsigned ch_no,
 269                 enum dma_event_q queue_no)
 270 {
 271         int bit = (ch_no & 0x7) * 4;
 272
 273         /* default to low priority queue */
 274         if (queue_no == EVENTQ_DEFAULT)
 275                 queue_no = edma_cc[ctlr]->default_queue;
 276
 277         queue_no &= 7;
 278         edma_modify_array(ctlr, EDMA_DMAQNUM, (ch_no >> 3),
 279                         ~(0x7 << bit), queue_no << bit);
 280 }
 281
 282 static void __init map_queue_tc(unsigned ctlr, int queue_no, int tc_no)
 283 {
 284         int bit = queue_no * 4;
 285         edma_modify(ctlr, EDMA_QUETCMAP, ~(0x7 << bit), ((tc_no & 0x7) << bit));
 286 }
 287
 288 static void __init assign_priority_to_queue(unsigned ctlr, int queue_no,
 289                 int priority)
 290 {
 291         int bit = queue_no * 4;
 292         edma_modify(ctlr, EDMA_QUEPRI, ~(0x7 << bit),
 293                         ((priority & 0x7) << bit));
 294 }
 295
 296 /**
 297  * map_dmach_param - Maps channel number to param entry number
 298  *
 299  * This maps the dma channel number to param entry numberter. In
 300  * other words using the DMA channel mapping registers a param entry
 301  * can be mapped to any channel
 302  *
 303  * Callers are responsible for ensuring the channel mapping logic is
 304  * included in that particular EDMA variant (Eg : dm646x)
 305  *
 306  */
 307 static void __init map_dmach_param(unsigned ctlr)
 308 {
 309         int i;
 310         for (i = 0; i < EDMA_MAX_DMACH; i++)
 311                 edma_write_array(ctlr, EDMA_DCHMAP , i , (i << 5));
 312 }
 313
 314 static inline void
 315 setup_dma_interrupt(unsigned lch,
 316         void (*callback)(unsigned channel, u16 ch_status, void *data),
 317         void *data)
 318 {
 319         unsigned ctlr;
 320
 321         ctlr = EDMA_CTLR(lch);
 322         lch = EDMA_CHAN_SLOT(lch);
 323
 324         if (!callback)
 325                 edma_shadow0_write_array(ctlr, SH_IECR, lch >> 5,
 326                                 BIT(lch & 0x1f));
 327
 328         edma_cc[ctlr]->intr_data[lch].callback = callback;
 329         edma_cc[ctlr]->intr_data[lch].data = data;
 330
 331         if (callback) {
 332                 edma_shadow0_write_array(ctlr, SH_ICR, lch >> 5,
 333                                 BIT(lch & 0x1f));
 334                 edma_shadow0_write_array(ctlr, SH_IESR, lch >> 5,
 335                                 BIT(lch & 0x1f));
 336         }
 337 }
 338
 339 static int irq2ctlr(int irq)
 340 {
 341         if (irq >= edma_cc[0]->irq_res_start && irq <= edma_cc[0]->irq_res_end)
 342                 return 0;
 343         else if (irq >= edma_cc[1]->irq_res_start &&
 344                 irq <= edma_cc[1]->irq_res_end)
 345                 return 1;
 346
 347         return -1;
 348 }
 349
 350 /******************************************************************************
 351  *
 352  * DMA interrupt handler
 353  *
 354  *****************************************************************************/
 355 static irqreturn_t dma_irq_handler(int irq, void *data)
 356 {
 357         int ctlr;
 358         u32 sh_ier;
 359         u32 sh_ipr;
 360         u32 bank;
 361
 362         ctlr = irq2ctlr(irq);
 363         if (ctlr < 0)
 364                 return IRQ_NONE;
 365
 366         dev_dbg(data, "dma_irq_handler\n");
 367
 368         sh_ipr = edma_shadow0_read_array(ctlr, SH_IPR, 0);
 369         if (!sh_ipr) {
 370                 sh_ipr = edma_shadow0_read_array(ctlr, SH_IPR, 1);
 371                 if (!sh_ipr)
 372                         return IRQ_NONE;
 373                 sh_ier = edma_shadow0_read_array(ctlr, SH_IER, 1);
 374                 bank = 1;
 375         } else {
 376                 sh_ier = edma_shadow0_read_array(ctlr, SH_IER, 0);
 377                 bank = 0;
 378         }
 379
 380         do {
 381                 u32 slot;
 382                 u32 channel;
 383
 384                 dev_dbg(data, "IPR%d %08x\n", bank, sh_ipr);
 385
 386                 slot = __ffs(sh_ipr);
 387                 sh_ipr &= ~(BIT(slot));
 388
 389                 if (sh_ier & BIT(slot)) {
 390                         channel = (bank << 5) | slot;
 391                         /* Clear the corresponding IPR bits */
 392                         edma_shadow0_write_array(ctlr, SH_ICR, bank,
 393                                         BIT(slot));
 394                         if (edma_cc[ctlr]->intr_data[channel].callback)
 395                                 edma_cc[ctlr]->intr_data[channel].callback(
 396                                         channel, DMA_COMPLETE,
 397                                         edma_cc[ctlr]->intr_data[channel].data);
 398                 }
 399         } while (sh_ipr);
 400
 401         edma_shadow0_write(ctlr, SH_IEVAL, 1);
 402         return IRQ_HANDLED;
 403 }
 404
 405 /******************************************************************************
 406  *
 407  * DMA error interrupt handler
 408  *
 409  *****************************************************************************/
 410 static irqreturn_t dma_ccerr_handler(int irq, void *data)
 411 {
 412         int i;
 413         int ctlr;
 414         unsigned int cnt = 0;
 415
 416         ctlr = irq2ctlr(irq);
 417         if (ctlr < 0)
 418                 return IRQ_NONE;
 419
 420         dev_dbg(data, "dma_ccerr_handler\n");
 421
 422         if ((edma_read_array(ctlr, EDMA_EMR, 0) == 0) &&
 423             (edma_read_array(ctlr, EDMA_EMR, 1) == 0) &&
 424             (edma_read(ctlr, EDMA_QEMR) == 0) &&
 425             (edma_read(ctlr, EDMA_CCERR) == 0))
 426                 return IRQ_NONE;
 427
 428         while (1) {
 429                 int j = -1;
 430                 if (edma_read_array(ctlr, EDMA_EMR, 0))
 431                         j = 0;
 432                 else if (edma_read_array(ctlr, EDMA_EMR, 1))
 433                         j = 1;
 434                 if (j >= 0) {
 435                         dev_dbg(data, "EMR%d %08x\n", j,
 436                                         edma_read_array(ctlr, EDMA_EMR, j));
 437                         for (i = 0; i < 32; i++) {
 438                                 int k = (j << 5) + i;
 439                                 if (edma_read_array(ctlr, EDMA_EMR, j) &
 440                                                         BIT(i)) {
 441                                         /* Clear the corresponding EMR bits */
 442                                         edma_write_array(ctlr, EDMA_EMCR, j,
 443                                                         BIT(i));
 444                                         /* Clear any SER */
 445                                         edma_shadow0_write_array(ctlr, SH_SECR,
 446                                                                 j, BIT(i));
 447                                         if (edma_cc[ctlr]->intr_data[k].
 448                                                                 callback) {
 449                                                 edma_cc[ctlr]->intr_data[k].
 450                                                 callback(k,
 451                                                 DMA_CC_ERROR,
 452                                                 edma_cc[ctlr]->intr_data
 453                                                 [k].data);
 454                                         }
 455                                 }
 456                         }
 457                 } else if (edma_read(ctlr, EDMA_QEMR)) {
 458                         dev_dbg(data, "QEMR %02x\n",
 459                                 edma_read(ctlr, EDMA_QEMR));
 460                         for (i = 0; i < 8; i++) {
 461                                 if (edma_read(ctlr, EDMA_QEMR) & BIT(i)) {
 462                                         /* Clear the corresponding IPR bits */
 463                                         edma_write(ctlr, EDMA_QEMCR, BIT(i));
 464                                         edma_shadow0_write(ctlr, SH_QSECR,
 465                                                                 BIT(i));
 466
 467                                         /* NOTE:  not reported!! */
 468                                 }
 469                         }
 470                 } else if (edma_read(ctlr, EDMA_CCERR)) {
 471                         dev_dbg(data, "CCERR %08x\n",
 472                                 edma_read(ctlr, EDMA_CCERR));
 473                         /* FIXME:  CCERR.BIT(16) ignored!  much better
 474                          * to just write CCERRCLR with CCERR value...
 475                          */
 476                         for (i = 0; i < 8; i++) {
 477                                 if (edma_read(ctlr, EDMA_CCERR) & BIT(i)) {
 478                                         /* Clear the corresponding IPR bits */
 479                                         edma_write(ctlr, EDMA_CCERRCLR, BIT(i));
 480
 481                                         /* NOTE:  not reported!! */
 482                                 }
 483                         }
 484                 }
 485                 if ((edma_read_array(ctlr, EDMA_EMR, 0) == 0) &&
 486                     (edma_read_array(ctlr, EDMA_EMR, 1) == 0) &&
 487                     (edma_read(ctlr, EDMA_QEMR) == 0) &&
 488                     (edma_read(ctlr, EDMA_CCERR) == 0))
 489                         break;
 490                 cnt++;
 491                 if (cnt > 10)
 492                         break;
 493         }
 494         edma_write(ctlr, EDMA_EEVAL, 1);
 495         return IRQ_HANDLED;
 496 }
 497
 498 static int reserve_contiguous_slots(int ctlr, unsigned int id,
 499                                      unsigned int num_slots,
 500                                      unsigned int start_slot)
 501 {
 502         int i, j;
 503         unsigned int count = num_slots;
 504         int stop_slot = start_slot;
 505         DECLARE_BITMAP(tmp_inuse, EDMA_MAX_PARAMENTRY);
 506
 507         for (i = start_slot; i < edma_cc[ctlr]->num_slots; ++i) {
 508                 j = EDMA_CHAN_SLOT(i);
 509                 if (!test_and_set_bit(j, edma_cc[ctlr]->edma_inuse)) {
 510                         /* Record our current beginning slot */
 511                         if (count == num_slots)
 512                                 stop_slot = i;
 513
 514                         count--;
 515                         set_bit(j, tmp_inuse);
 516
 517                         if (count == 0)
 518                                 break;
 519                 } else {
 520                         clear_bit(j, tmp_inuse);
 521
 522                         if (id == EDMA_CONT_PARAMS_FIXED_EXACT) {
 523                                 stop_slot = i;
 524                                 break;
 525                         } else {
 526                                 count = num_slots;
 527                         }
 528                 }
 529         }
 530
 531         /*
 532          * We have to clear any bits that we set
 533          * if we run out parameter RAM slots, i.e we do find a set
 534          * of contiguous parameter RAM slots but do not find the exact number
 535          * requested as we may reach the total number of parameter RAM slots
 536          */
 537         if (i == edma_cc[ctlr]->num_slots)
 538                 stop_slot = i;
 539
 540         j = start_slot;
 541         for_each_set_bit_from(j, tmp_inuse, stop_slot)
 542                 clear_bit(j, edma_cc[ctlr]->edma_inuse);
 543
 544         if (count)
 545                 return -EBUSY;
 546
 547         for (j = i - num_slots + 1; j <= i; ++j)
 548                 memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(j),
 549                         &dummy_paramset, PARM_SIZE);
 550
 551         return EDMA_CTLR_CHAN(ctlr, i - num_slots + 1);
 552 }
 553
 554 static int prepare_unused_channel_list(struct device *dev, void *data)
 555 {
 556         struct platform_device *pdev = to_platform_device(dev);
 557         int i, ctlr;
 558
 559         for (i = 0; i < pdev->num_resources; i++) {
 560                 if ((pdev->resource[i].flags & IORESOURCE_DMA) &&
 561                                 (int)pdev->resource[i].start >= 0) {
 562                         ctlr = EDMA_CTLR(pdev->resource[i].start);
 563                         clear_bit(EDMA_CHAN_SLOT(pdev->resource[i].start),
 564                                         edma_cc[ctlr]->edma_unused);
 565                 }
 566         }
 567
 568         return 0;
 569 }
 570
 571 /*-----------------------------------------------------------------------*/
 572
 573 static bool unused_chan_list_done;
 574
 575 /* Resource alloc/free:  dma channels, parameter RAM slots */
 576
 577 /**
 578  * edma_alloc_channel - allocate DMA channel and paired parameter RAM
 579  * @channel: specific channel to allocate; negative for "any unmapped channel"
 580  * @callback: optional; to be issued on DMA completion or errors
 581  * @data: passed to callback
 582  * @eventq_no: an EVENTQ_* constant, used to choose which Transfer
 583  *      Controller (TC) executes requests using this channel.  Use
 584  *      EVENTQ_DEFAULT unless you really need a high priority queue.
 585  *
 586  * This allocates a DMA channel and its associated parameter RAM slot.
 587  * The parameter RAM is initialized to hold a dummy transfer.
 588  *
 589  * Normal use is to pass a specific channel number as @channel, to make
 590  * use of hardware events mapped to that channel.  When the channel will
 591  * be used only for software triggering or event chaining, channels not
 592  * mapped to hardware events (or mapped to unused events) are preferable.
 593  *
 594  * DMA transfers start from a channel using edma_start(), or by
 595  * chaining.  When the transfer described in that channel's parameter RAM
 596  * slot completes, that slot's data may be reloaded through a link.
 597  *
 598  * DMA errors are only reported to the @callback associated with the
 599  * channel driving that transfer, but transfer completion callbacks can
 600  * be sent to another channel under control of the TCC field in
 601  * the option word of the transfer's parameter RAM set.  Drivers must not
 602  * use DMA transfer completion callbacks for channels they did not allocate.
 603  * (The same applies to TCC codes used in transfer chaining.)
 604  *
 605  * Returns the number of the channel, else negative errno.
 606  */
 607 int edma_alloc_channel(int channel,
 608                 void (*callback)(unsigned channel, u16 ch_status, void *data),
 609                 void *data,
 610                 enum dma_event_q eventq_no)
 611 {
 612         unsigned i, done = 0, ctlr = 0;
 613         int ret = 0;
 614
 615         if (!unused_chan_list_done) {
 616                 /*
 617                  * Scan all the platform devices to find out the EDMA channels
 618                  * used and clear them in the unused list, making the rest
 619                  * available for ARM usage.
 620                  */
 621                 ret = bus_for_each_dev(&platform_bus_type, NULL, NULL,
 622                                 prepare_unused_channel_list);
 623                 if (ret < 0)
 624                         return ret;
 625
 626                 unused_chan_list_done = true;
 627         }
 628
 629         if (channel >= 0) {
 630                 ctlr = EDMA_CTLR(channel);
 631                 channel = EDMA_CHAN_SLOT(channel);
 632         }
 633
 634         if (channel < 0) {
 635                 for (i = 0; i < arch_num_cc; i++) {
 636                         channel = 0;
 637                         for (;;) {
 638                                 channel = find_next_bit(edma_cc[i]->edma_unused,
 639                                                 edma_cc[i]->num_channels,
 640                                                 channel);
 641                                 if (channel == edma_cc[i]->num_channels)
 642                                         break;
 643                                 if (!test_and_set_bit(channel,
 644                                                 edma_cc[i]->edma_inuse)) {
 645                                         done = 1;
 646                                         ctlr = i;
 647                                         break;
 648                                 }
 649                                 channel++;
 650                         }
 651                         if (done)
 652                                 break;
 653                 }
 654                 if (!done)
 655                         return -ENOMEM;
 656         } else if (channel >= edma_cc[ctlr]->num_channels) {
 657                 return -EINVAL;
 658         } else if (test_and_set_bit(channel, edma_cc[ctlr]->edma_inuse)) {
 659                 return -EBUSY;
 660         }
 661
 662         /* ensure access through shadow region 0 */
 663         edma_or_array2(ctlr, EDMA_DRAE, 0, channel >> 5, BIT(channel & 0x1f));
 664
 665         /* ensure no events are pending */
 666         edma_stop(EDMA_CTLR_CHAN(ctlr, channel));
 667         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(channel),
 668                         &dummy_paramset, PARM_SIZE);
 669
 670         if (callback)
 671                 setup_dma_interrupt(EDMA_CTLR_CHAN(ctlr, channel),
 672                                         callback, data);
 673
 674         map_dmach_queue(ctlr, channel, eventq_no);
 675
 676         return EDMA_CTLR_CHAN(ctlr, channel);
 677 }
 678 EXPORT_SYMBOL(edma_alloc_channel);
 679
 680
 681 /**
 682  * edma_free_channel - deallocate DMA channel
 683  * @channel: dma channel returned from edma_alloc_channel()
 684  *
 685  * This deallocates the DMA channel and associated parameter RAM slot
 686  * allocated by edma_alloc_channel().
 687  *
 688  * Callers are responsible for ensuring the channel is inactive, and
 689  * will not be reactivated by linking, chaining, or software calls to
 690  * edma_start().
 691  */
 692 void edma_free_channel(unsigned channel)
 693 {
 694         unsigned ctlr;
 695
 696         ctlr = EDMA_CTLR(channel);
 697         channel = EDMA_CHAN_SLOT(channel);
 698
 699         if (channel >= edma_cc[ctlr]->num_channels)
 700                 return;
 701
 702         setup_dma_interrupt(channel, NULL, NULL);
 703         /* REVISIT should probably take out of shadow region 0 */
 704
 705         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(channel),
 706                         &dummy_paramset, PARM_SIZE);
 707         clear_bit(channel, edma_cc[ctlr]->edma_inuse);
 708 }
 709 EXPORT_SYMBOL(edma_free_channel);
 710
 711 /**
 712  * edma_alloc_slot - allocate DMA parameter RAM
 713  * @slot: specific slot to allocate; negative for "any unused slot"
 714  *
 715  * This allocates a parameter RAM slot, initializing it to hold a
 716  * dummy transfer.  Slots allocated using this routine have not been
 717  * mapped to a hardware DMA channel, and will normally be used by
 718  * linking to them from a slot associated with a DMA channel.
 719  *
 720  * Normal use is to pass EDMA_SLOT_ANY as the @slot, but specific
 721  * slots may be allocated on behalf of DSP firmware.
 722  *
 723  * Returns the number of the slot, else negative errno.
 724  */
 725 int edma_alloc_slot(unsigned ctlr, int slot)
 726 {
 727         if (!edma_cc[ctlr])
 728                 return -EINVAL;
 729
 730         if (slot >= 0)
 731                 slot = EDMA_CHAN_SLOT(slot);
 732
 733         if (slot < 0) {
 734                 slot = edma_cc[ctlr]->num_channels;
 735                 for (;;) {
 736                         slot = find_next_zero_bit(edma_cc[ctlr]->edma_inuse,
 737                                         edma_cc[ctlr]->num_slots, slot);
 738                         if (slot == edma_cc[ctlr]->num_slots)
 739                                 return -ENOMEM;
 740                         if (!test_and_set_bit(slot, edma_cc[ctlr]->edma_inuse))
 741                                 break;
 742                 }
 743         } else if (slot < edma_cc[ctlr]->num_channels ||
 744                         slot >= edma_cc[ctlr]->num_slots) {
 745                 return -EINVAL;
 746         } else if (test_and_set_bit(slot, edma_cc[ctlr]->edma_inuse)) {
 747                 return -EBUSY;
 748         }
 749
 750         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
 751                         &dummy_paramset, PARM_SIZE);
 752
 753         return EDMA_CTLR_CHAN(ctlr, slot);
 754 }
 755 EXPORT_SYMBOL(edma_alloc_slot);
 756
 757 /**
 758  * edma_free_slot - deallocate DMA parameter RAM
 759  * @slot: parameter RAM slot returned from edma_alloc_slot()
 760  *
 761  * This deallocates the parameter RAM slot allocated by edma_alloc_slot().
 762  * Callers are responsible for ensuring the slot is inactive, and will
 763  * not be activated.
 764  */
 765 void edma_free_slot(unsigned slot)
 766 {
 767         unsigned ctlr;
 768
 769         ctlr = EDMA_CTLR(slot);
 770         slot = EDMA_CHAN_SLOT(slot);
 771
 772         if (slot < edma_cc[ctlr]->num_channels ||
 773                 slot >= edma_cc[ctlr]->num_slots)
 774                 return;
 775
 776         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
 777                         &dummy_paramset, PARM_SIZE);
 778         clear_bit(slot, edma_cc[ctlr]->edma_inuse);
 779 }
 780 EXPORT_SYMBOL(edma_free_slot);
 781
 782
 783 /**
 784  * edma_alloc_cont_slots- alloc contiguous parameter RAM slots
 785  * The API will return the starting point of a set of
 786  * contiguous parameter RAM slots that have been requested
 787  *
 788  * @id: can only be EDMA_CONT_PARAMS_ANY or EDMA_CONT_PARAMS_FIXED_EXACT
 789  * or EDMA_CONT_PARAMS_FIXED_NOT_EXACT
 790  * @count: number of contiguous Paramter RAM slots
 791  * @slot  - the start value of Parameter RAM slot that should be passed if id
 792  * is EDMA_CONT_PARAMS_FIXED_EXACT or EDMA_CONT_PARAMS_FIXED_NOT_EXACT
 793  *
 794  * If id is EDMA_CONT_PARAMS_ANY then the API starts looking for a set of
 795  * contiguous Parameter RAM slots from parameter RAM 64 in the case of
 796  * DaVinci SOCs and 32 in the case of DA8xx SOCs.
 797  *
 798  * If id is EDMA_CONT_PARAMS_FIXED_EXACT then the API starts looking for a
 799  * set of contiguous parameter RAM slots from the "slot" that is passed as an
 800  * argument to the API.
 801  *
 802  * If id is EDMA_CONT_PARAMS_FIXED_NOT_EXACT then the API initially tries
 803  * starts looking for a set of contiguous parameter RAMs from the "slot"
 804  * that is passed as an argument to the API. On failure the API will try to
 805  * find a set of contiguous Parameter RAM slots from the remaining Parameter
 806  * RAM slots
 807  */
 808 int edma_alloc_cont_slots(unsigned ctlr, unsigned int id, int slot, int count)
 809 {
 810         /*
 811          * The start slot requested should be greater than
 812          * the number of channels and lesser than the total number
 813          * of slots
 814          */
 815         if ((id != EDMA_CONT_PARAMS_ANY) &&
 816                 (slot < edma_cc[ctlr]->num_channels ||
 817                 slot >= edma_cc[ctlr]->num_slots))
 818                 return -EINVAL;
 819
 820         /*
 821          * The number of parameter RAM slots requested cannot be less than 1
 822          * and cannot be more than the number of slots minus the number of
 823          * channels
 824          */
 825         if (count < 1 || count >
 826                 (edma_cc[ctlr]->num_slots - edma_cc[ctlr]->num_channels))
 827                 return -EINVAL;
 828
 829         switch (id) {
 830         case EDMA_CONT_PARAMS_ANY:
 831                 return reserve_contiguous_slots(ctlr, id, count,
 832                                                  edma_cc[ctlr]->num_channels);
 833         case EDMA_CONT_PARAMS_FIXED_EXACT:
 834         case EDMA_CONT_PARAMS_FIXED_NOT_EXACT:
 835                 return reserve_contiguous_slots(ctlr, id, count, slot);
 836         default:
 837                 return -EINVAL;
 838         }
 839
 840 }
 841 EXPORT_SYMBOL(edma_alloc_cont_slots);
 842
 843 /**
 844  * edma_free_cont_slots - deallocate DMA parameter RAM slots
 845  * @slot: first parameter RAM of a set of parameter RAM slots to be freed
 846  * @count: the number of contiguous parameter RAM slots to be freed
 847  *
 848  * This deallocates the parameter RAM slots allocated by
 849  * edma_alloc_cont_slots.
 850  * Callers/applications need to keep track of sets of contiguous
 851  * parameter RAM slots that have been allocated using the edma_alloc_cont_slots
 852  * API.
 853  * Callers are responsible for ensuring the slots are inactive, and will
 854  * not be activated.
 855  */
 856 int edma_free_cont_slots(unsigned slot, int count)
 857 {
 858         unsigned ctlr, slot_to_free;
 859         int i;
 860
 861         ctlr = EDMA_CTLR(slot);
 862         slot = EDMA_CHAN_SLOT(slot);
 863
 864         if (slot < edma_cc[ctlr]->num_channels ||
 865                 slot >= edma_cc[ctlr]->num_slots ||
 866                 count < 1)
 867                 return -EINVAL;
 868
 869         for (i = slot; i < slot + count; ++i) {
 870                 ctlr = EDMA_CTLR(i);
 871                 slot_to_free = EDMA_CHAN_SLOT(i);
 872
 873                 memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot_to_free),
 874                         &dummy_paramset, PARM_SIZE);
 875                 clear_bit(slot_to_free, edma_cc[ctlr]->edma_inuse);
 876         }
 877
 878         return 0;
 879 }
 880 EXPORT_SYMBOL(edma_free_cont_slots);
 881
 882 /*-----------------------------------------------------------------------*/
 883
 884 /* Parameter RAM operations (i) -- read/write partial slots */
 885
 886 /**
 887  * edma_set_src - set initial DMA source address in parameter RAM slot
 888  * @slot: parameter RAM slot being configured
 889  * @src_port: physical address of source (memory, controller FIFO, etc)
 890  * @addressMode: INCR, except in very rare cases
 891  * @fifoWidth: ignored unless @addressMode is FIFO, else specifies the
 892  *      width to use when addressing the fifo (e.g. W8BIT, W32BIT)
 893  *
 894  * Note that the source address is modified during the DMA transfer
 895  * according to edma_set_src_index().
 896  */
 897 void edma_set_src(unsigned slot, dma_addr_t src_port,
 898                                 enum address_mode mode, enum fifo_width width)
 899 {
 900         unsigned ctlr;
 901
 902         ctlr = EDMA_CTLR(slot);
 903         slot = EDMA_CHAN_SLOT(slot);
 904
 905         if (slot < edma_cc[ctlr]->num_slots) {
 906                 unsigned int i = edma_parm_read(ctlr, PARM_OPT, slot);
 907
 908                 if (mode) {
 909                         /* set SAM and program FWID */
 910                         i = (i & ~(EDMA_FWID)) | (SAM | ((width & 0x7) << 8));
 911                 } else {
 912                         /* clear SAM */
 913                         i &= ~SAM;
 914                 }
 915                 edma_parm_write(ctlr, PARM_OPT, slot, i);
 916
 917                 /* set the source port address
 918                    in source register of param structure */
 919                 edma_parm_write(ctlr, PARM_SRC, slot, src_port);
 920         }
 921 }
 922 EXPORT_SYMBOL(edma_set_src);
 923
 924 /**
 925  * edma_set_dest - set initial DMA destination address in parameter RAM slot
 926  * @slot: parameter RAM slot being configured
 927  * @dest_port: physical address of destination (memory, controller FIFO, etc)
 928  * @addressMode: INCR, except in very rare cases
 929  * @fifoWidth: ignored unless @addressMode is FIFO, else specifies the
 930  *      width to use when addressing the fifo (e.g. W8BIT, W32BIT)
 931  *
 932  * Note that the destination address is modified during the DMA transfer
 933  * according to edma_set_dest_index().
 934  */
 935 void edma_set_dest(unsigned slot, dma_addr_t dest_port,
 936                                  enum address_mode mode, enum fifo_width width)
 937 {
 938         unsigned ctlr;
 939
 940         ctlr = EDMA_CTLR(slot);
 941         slot = EDMA_CHAN_SLOT(slot);
 942
 943         if (slot < edma_cc[ctlr]->num_slots) {
 944                 unsigned int i = edma_parm_read(ctlr, PARM_OPT, slot);
 945
 946                 if (mode) {
 947                         /* set DAM and program FWID */
 948                         i = (i & ~(EDMA_FWID)) | (DAM | ((width & 0x7) << 8));
 949                 } else {
 950                         /* clear DAM */
 951                         i &= ~DAM;
 952                 }
 953                 edma_parm_write(ctlr, PARM_OPT, slot, i);
 954                 /* set the destination port address
 955                    in dest register of param structure */
 956                 edma_parm_write(ctlr, PARM_DST, slot, dest_port);
 957         }
 958 }
 959 EXPORT_SYMBOL(edma_set_dest);
 960
 961 /**
 962  * edma_get_position - returns the current transfer points
 963  * @slot: parameter RAM slot being examined
 964  * @src: pointer to source port position
 965  * @dst: pointer to destination port position
 966  *
 967  * Returns current source and destination addresses for a particular
 968  * parameter RAM slot.  Its channel should not be active when this is called.
 969  */
 970 void edma_get_position(unsigned slot, dma_addr_t *src, dma_addr_t *dst)
 971 {
 972         struct edmacc_param temp;
 973         unsigned ctlr;
 974
 975         ctlr = EDMA_CTLR(slot);
 976         slot = EDMA_CHAN_SLOT(slot);
 977
 978         edma_read_slot(EDMA_CTLR_CHAN(ctlr, slot), &temp);
 979         if (src != NULL)
 980                 *src = temp.src;
 981         if (dst != NULL)
 982                 *dst = temp.dst;
 983 }
 984 EXPORT_SYMBOL(edma_get_position);
 985
 986 /**
 987  * edma_set_src_index - configure DMA source address indexing
 988  * @slot: parameter RAM slot being configured
 989  * @src_bidx: byte offset between source arrays in a frame
 990  * @src_cidx: byte offset between source frames in a block
 991  *
 992  * Offsets are specified to support either contiguous or discontiguous
 993  * memory transfers, or repeated access to a hardware register, as needed.
 994  * When accessing hardware registers, both offsets are normally zero.
 995  */
 996 void edma_set_src_index(unsigned slot, s16 src_bidx, s16 src_cidx)
 997 {
 998         unsigned ctlr;
 999
1000         ctlr = EDMA_CTLR(slot);
1001         slot = EDMA_CHAN_SLOT(slot);
1002
1003         if (slot < edma_cc[ctlr]->num_slots) {
1004                 edma_parm_modify(ctlr, PARM_SRC_DST_BIDX, slot,
1005                                 0xffff0000, src_bidx);
1006                 edma_parm_modify(ctlr, PARM_SRC_DST_CIDX, slot,
1007                                 0xffff0000, src_cidx);
1008         }
1009 }
1010 EXPORT_SYMBOL(edma_set_src_index);
1011
1012 /**
1013  * edma_set_dest_index - configure DMA destination address indexing
1014  * @slot: parameter RAM slot being configured
1015  * @dest_bidx: byte offset between destination arrays in a frame
1016  * @dest_cidx: byte offset between destination frames in a block
1017  *
1018  * Offsets are specified to support either contiguous or discontiguous
1019  * memory transfers, or repeated access to a hardware register, as needed.
1020  * When accessing hardware registers, both offsets are normally zero.
1021  */
1022 void edma_set_dest_index(unsigned slot, s16 dest_bidx, s16 dest_cidx)
1023 {
1024         unsigned ctlr;
1025
1026         ctlr = EDMA_CTLR(slot);
1027         slot = EDMA_CHAN_SLOT(slot);
1028
1029         if (slot < edma_cc[ctlr]->num_slots) {
1030                 edma_parm_modify(ctlr, PARM_SRC_DST_BIDX, slot,
1031                                 0x0000ffff, dest_bidx << 16);
1032                 edma_parm_modify(ctlr, PARM_SRC_DST_CIDX, slot,
1033                                 0x0000ffff, dest_cidx << 16);
1034         }
1035 }
1036 EXPORT_SYMBOL(edma_set_dest_index);
1037
1038 /**
1039  * edma_set_transfer_params - configure DMA transfer parameters
1040  * @slot: parameter RAM slot being configured
1041  * @acnt: how many bytes per array (at least one)
1042  * @bcnt: how many arrays per frame (at least one)
1043  * @ccnt: how many frames per block (at least one)
1044  * @bcnt_rld: used only for A-Synchronized transfers; this specifies
1045  *      the value to reload into bcnt when it decrements to zero
1046  * @sync_mode: ASYNC or ABSYNC
1047  *
1048  * See the EDMA3 documentation to understand how to configure and link
1049  * transfers using the fields in PaRAM slots.  If you are not doing it
1050  * all at once with edma_write_slot(), you will use this routine
1051  * plus two calls each for source and destination, setting the initial
1052  * address and saying how to index that address.
1053  *
1054  * An example of an A-Synchronized transfer is a serial link using a
1055  * single word shift register.  In that case, @acnt would be equal to
1056  * that word size; the serial controller issues a DMA synchronization
1057  * event to transfer each word, and memory access by the DMA transfer
1058  * controller will be word-at-a-time.
1059  *
1060  * An example of an AB-Synchronized transfer is a device using a FIFO.
1061  * In that case, @acnt equals the FIFO width and @bcnt equals its depth.
1062  * The controller with the FIFO issues DMA synchronization events when
1063  * the FIFO threshold is reached, and the DMA transfer controller will
1064  * transfer one frame to (or from) the FIFO.  It will probably use
1065  * efficient burst modes to access memory.
1066  */
1067 void edma_set_transfer_params(unsigned slot,
1068                 u16 acnt, u16 bcnt, u16 ccnt,
1069                 u16 bcnt_rld, enum sync_dimension sync_mode)
1070 {
1071         unsigned ctlr;
1072
1073         ctlr = EDMA_CTLR(slot);
1074         slot = EDMA_CHAN_SLOT(slot);
1075
1076         if (slot < edma_cc[ctlr]->num_slots) {
1077                 edma_parm_modify(ctlr, PARM_LINK_BCNTRLD, slot,
1078                                 0x0000ffff, bcnt_rld << 16);
1079                 if (sync_mode == ASYNC)
1080                         edma_parm_and(ctlr, PARM_OPT, slot, ~SYNCDIM);
1081                 else
1082                         edma_parm_or(ctlr, PARM_OPT, slot, SYNCDIM);
1083                 /* Set the acount, bcount, ccount registers */
1084                 edma_parm_write(ctlr, PARM_A_B_CNT, slot, (bcnt << 16) | acnt);
1085                 edma_parm_write(ctlr, PARM_CCNT, slot, ccnt);
1086         }
1087 }
1088 EXPORT_SYMBOL(edma_set_transfer_params);
1089
1090 /**
1091  * edma_link - link one parameter RAM slot to another
1092  * @from: parameter RAM slot originating the link
1093  * @to: parameter RAM slot which is the link target
1094  *
1095  * The originating slot should not be part of any active DMA transfer.
1096  */
1097 void edma_link(unsigned from, unsigned to)
1098 {
1099         unsigned ctlr_from, ctlr_to;
1100
1101         ctlr_from = EDMA_CTLR(from);
1102         from = EDMA_CHAN_SLOT(from);
1103         ctlr_to = EDMA_CTLR(to);
1104         to = EDMA_CHAN_SLOT(to);
1105
1106         if (from >= edma_cc[ctlr_from]->num_slots)
1107                 return;
1108         if (to >= edma_cc[ctlr_to]->num_slots)
1109                 return;
1110         edma_parm_modify(ctlr_from, PARM_LINK_BCNTRLD, from, 0xffff0000,
1111                                 PARM_OFFSET(to));
1112 }
1113 EXPORT_SYMBOL(edma_link);
1114
1115 /**
1116  * edma_unlink - cut link from one parameter RAM slot
1117  * @from: parameter RAM slot originating the link
1118  *
1119  * The originating slot should not be part of any active DMA transfer.
1120  * Its link is set to 0xffff.
1121  */
1122 void edma_unlink(unsigned from)
1123 {
1124         unsigned ctlr;
1125
1126         ctlr = EDMA_CTLR(from);
1127         from = EDMA_CHAN_SLOT(from);
1128
1129         if (from >= edma_cc[ctlr]->num_slots)
1130                 return;
1131         edma_parm_or(ctlr, PARM_LINK_BCNTRLD, from, 0xffff);
1132 }
1133 EXPORT_SYMBOL(edma_unlink);
1134
1135 /*-----------------------------------------------------------------------*/
1136
1137 /* Parameter RAM operations (ii) -- read/write whole parameter sets */
1138
1139 /**
1140  * edma_write_slot - write parameter RAM data for slot
1141  * @slot: number of parameter RAM slot being modified
1142  * @param: data to be written into parameter RAM slot
1143  *
1144  * Use this to assign all parameters of a transfer at once.  This
1145  * allows more efficient setup of transfers than issuing multiple
1146  * calls to set up those parameters in small pieces, and provides
1147  * complete control over all transfer options.
1148  */
1149 void edma_write_slot(unsigned slot, const struct edmacc_param *param)
1150 {
1151         unsigned ctlr;
1152
1153         ctlr = EDMA_CTLR(slot);
1154         slot = EDMA_CHAN_SLOT(slot);
1155
1156         if (slot >= edma_cc[ctlr]->num_slots)
1157                 return;
1158         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot), param,
1159                         PARM_SIZE);
1160 }
1161 EXPORT_SYMBOL(edma_write_slot);
1162
1163 /**
1164  * edma_read_slot - read parameter RAM data from slot
1165  * @slot: number of parameter RAM slot being copied
1166  * @param: where to store copy of parameter RAM data
1167  *
1168  * Use this to read data from a parameter RAM slot, perhaps to
1169  * save them as a template for later reuse.
1170  */
1171 void edma_read_slot(unsigned slot, struct edmacc_param *param)
1172 {
1173         unsigned ctlr;
1174
1175         ctlr = EDMA_CTLR(slot);
1176         slot = EDMA_CHAN_SLOT(slot);
1177
1178         if (slot >= edma_cc[ctlr]->num_slots)
1179                 return;
1180         memcpy_fromio(param, edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
1181                         PARM_SIZE);
1182 }
1183 EXPORT_SYMBOL(edma_read_slot);
1184
1185 /*-----------------------------------------------------------------------*/
1186
1187 /* Various EDMA channel control operations */
1188
1189 /**
1190  * edma_pause - pause dma on a channel
1191  * @channel: on which edma_start() has been called
1192  *
1193  * This temporarily disables EDMA hardware events on the specified channel,
1194  * preventing them from triggering new transfers on its behalf
1195  */
1196 void edma_pause(unsigned channel)
1197 {
1198         unsigned ctlr;
1199
1200         ctlr = EDMA_CTLR(channel);
1201         channel = EDMA_CHAN_SLOT(channel);
1202
1203         if (channel < edma_cc[ctlr]->num_channels) {
1204                 unsigned int mask = BIT(channel & 0x1f);
1205
1206                 edma_shadow0_write_array(ctlr, SH_EECR, channel >> 5, mask);
1207         }
1208 }
1209 EXPORT_SYMBOL(edma_pause);
1210
1211 /**
1212  * edma_resume - resumes dma on a paused channel
1213  * @channel: on which edma_pause() has been called
1214  *
1215  * This re-enables EDMA hardware events on the specified channel.
1216  */
1217 void edma_resume(unsigned channel)
1218 {
1219         unsigned ctlr;
1220
1221         ctlr = EDMA_CTLR(channel);
1222         channel = EDMA_CHAN_SLOT(channel);
1223
1224         if (channel < edma_cc[ctlr]->num_channels) {
1225                 unsigned int mask = BIT(channel & 0x1f);
1226
1227                 edma_shadow0_write_array(ctlr, SH_EESR, channel >> 5, mask);
1228         }
1229 }
1230 EXPORT_SYMBOL(edma_resume);
1231
1232 /**
1233  * edma_start - start dma on a channel
1234  * @channel: channel being activated
1235  *
1236  * Channels with event associations will be triggered by their hardware
1237  * events, and channels without such associations will be triggered by
1238  * software.  (At this writing there is no interface for using software
1239  * triggers except with channels that don't support hardware triggers.)
1240  *
1241  * Returns zero on success, else negative errno.
1242  */
1243 int edma_start(unsigned channel)
1244 {
1245         unsigned ctlr;
1246
1247         ctlr = EDMA_CTLR(channel);
1248         channel = EDMA_CHAN_SLOT(channel);
1249
1250         if (channel < edma_cc[ctlr]->num_channels) {
1251                 int j = channel >> 5;
1252                 unsigned int mask = BIT(channel & 0x1f);
1253
1254                 /* EDMA channels without event association */
1255                 if (test_bit(channel, edma_cc[ctlr]->edma_unused)) {
1256                         pr_debug("EDMA: ESR%d %08x\n", j,
1257                                 edma_shadow0_read_array(ctlr, SH_ESR, j));
1258                         edma_shadow0_write_array(ctlr, SH_ESR, j, mask);
1259                         return 0;
1260                 }
1261
1262                 /* EDMA channel with event association */
1263                 pr_debug("EDMA: ER%d %08x\n", j,
1264                         edma_shadow0_read_array(ctlr, SH_ER, j));
1265                 /* Clear any pending event or error */
1266                 edma_write_array(ctlr, EDMA_ECR, j, mask);
1267                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1268                 /* Clear any SER */
1269                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1270                 edma_shadow0_write_array(ctlr, SH_EESR, j, mask);
1271                 pr_debug("EDMA: EER%d %08x\n", j,
1272                         edma_shadow0_read_array(ctlr, SH_EER, j));
1273                 return 0;
1274         }
1275
1276         return -EINVAL;
1277 }
1278 EXPORT_SYMBOL(edma_start);
1279
1280 /**
1281  * edma_stop - stops dma on the channel passed
1282  * @channel: channel being deactivated
1283  *
1284  * When @lch is a channel, any active transfer is paused and
1285  * all pending hardware events are cleared.  The current transfer
1286  * may not be resumed, and the channel's Parameter RAM should be
1287  * reinitialized before being reused.
1288  */
1289 void edma_stop(unsigned channel)
1290 {
1291         unsigned ctlr;
1292
1293         ctlr = EDMA_CTLR(channel);
1294         channel = EDMA_CHAN_SLOT(channel);
1295
1296         if (channel < edma_cc[ctlr]->num_channels) {
1297                 int j = channel >> 5;
1298                 unsigned int mask = BIT(channel & 0x1f);
1299
1300                 edma_shadow0_write_array(ctlr, SH_EECR, j, mask);
1301                 edma_shadow0_write_array(ctlr, SH_ECR, j, mask);
1302                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1303                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1304
1305                 pr_debug("EDMA: EER%d %08x\n", j,
1306                                 edma_shadow0_read_array(ctlr, SH_EER, j));
1307
1308                 /* REVISIT:  consider guarding against inappropriate event
1309                  * chaining by overwriting with dummy_paramset.
1310                  */
1311         }
1312 }
1313 EXPORT_SYMBOL(edma_stop);
1314
1315 /******************************************************************************
1316  *
1317  * It cleans ParamEntry qand bring back EDMA to initial state if media has
1318  * been removed before EDMA has finished.It is usedful for removable media.
1319  * Arguments:
1320  *      ch_no     - channel no
1321  *
1322  * Return: zero on success, or corresponding error no on failure
1323  *
1324  * FIXME this should not be needed ... edma_stop() should suffice.
1325  *
1326  *****************************************************************************/
1327
1328 void edma_clean_channel(unsigned channel)
1329 {
1330         unsigned ctlr;
1331
1332         ctlr = EDMA_CTLR(channel);
1333         channel = EDMA_CHAN_SLOT(channel);
1334
1335         if (channel < edma_cc[ctlr]->num_channels) {
1336                 int j = (channel >> 5);
1337                 unsigned int mask = BIT(channel & 0x1f);
1338
1339                 pr_debug("EDMA: EMR%d %08x\n", j,
1340                                 edma_read_array(ctlr, EDMA_EMR, j));
1341                 edma_shadow0_write_array(ctlr, SH_ECR, j, mask);
1342                 /* Clear the corresponding EMR bits */
1343                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1344                 /* Clear any SER */
1345                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1346                 edma_write(ctlr, EDMA_CCERRCLR, BIT(16) | BIT(1) | BIT(0));
1347         }
1348 }
1349 EXPORT_SYMBOL(edma_clean_channel);
1350
1351 /*
1352  * edma_clear_event - clear an outstanding event on the DMA channel
1353  * Arguments:
1354  *      channel - channel number
1355  */
1356 void edma_clear_event(unsigned channel)
1357 {
1358         unsigned ctlr;
1359
1360         ctlr = EDMA_CTLR(channel);
1361         channel = EDMA_CHAN_SLOT(channel);
1362
1363         if (channel >= edma_cc[ctlr]->num_channels)
1364                 return;
1365         if (channel < 32)
1366                 edma_write(ctlr, EDMA_ECR, BIT(channel));
1367         else
1368                 edma_write(ctlr, EDMA_ECRH, BIT(channel - 32));
1369 }
1370 EXPORT_SYMBOL(edma_clear_event);
1371
1372 /*-----------------------------------------------------------------------*/
1373
1374 static int __init edma_probe(struct platform_device *pdev)
1375 {
1376         struct edma_soc_info    **info = pdev->dev.platform_data;
1377         const s8                (*queue_priority_mapping)[2];
1378         const s8                (*queue_tc_mapping)[2];
1379         int                     i, j, off, ln, found = 0;
1380         int                     status = -1;
1381         const s16               (*rsv_chans)[2];
1382         const s16               (*rsv_slots)[2];
1383         int                     irq[EDMA_MAX_CC] = {0, 0};
1384         int                     err_irq[EDMA_MAX_CC] = {0, 0};
1385         struct resource         *r[EDMA_MAX_CC] = {NULL};
1386         char                    res_name[10];
1387         char                    irq_name[10];
1388
1389         if (!info)
1390                 return -ENODEV;
1391
1392         for (j = 0; j < EDMA_MAX_CC; j++) {
1393                 sprintf(res_name, "edma_cc%d", j);
1394                 r[j] = platform_get_resource_byname(pdev, IORESOURCE_MEM,
1395                                                 res_name);
1396                 if (!r[j] || !info[j]) {
1397                         if (found)
1398                                 break;
1399                         else
1400                                 return -ENODEV;
1401                 } else {
1402                         found = 1;
1403                 }
1404
1405                 edmacc_regs_base[j] = devm_ioremap_resource(&pdev->dev, r[j]);
1406                 if (IS_ERR(edmacc_regs_base[j]))
1407                         return PTR_ERR(edmacc_regs_base[j]);
1408
1409                 edma_cc[j] = devm_kzalloc(&pdev->dev, sizeof(struct edma),
1410                                           GFP_KERNEL);
1411                 if (!edma_cc[j])
1412                         return -ENOMEM;
1413
1414                 edma_cc[j]->num_channels = min_t(unsigned, info[j]->n_channel,
1415                                                         EDMA_MAX_DMACH);
1416                 edma_cc[j]->num_slots = min_t(unsigned, info[j]->n_slot,
1417                                                         EDMA_MAX_PARAMENTRY);
1418                 edma_cc[j]->num_cc = min_t(unsigned, info[j]->n_cc,
1419                                                         EDMA_MAX_CC);
1420
1421                 edma_cc[j]->default_queue = info[j]->default_queue;
1422
1423                 dev_dbg(&pdev->dev, "DMA REG BASE ADDR=%p\n",
1424                         edmacc_regs_base[j]);
1425
1426                 for (i = 0; i < edma_cc[j]->num_slots; i++)
1427                         memcpy_toio(edmacc_regs_base[j] + PARM_OFFSET(i),
1428                                         &dummy_paramset, PARM_SIZE);
1429
1430                 /* Mark all channels as unused */
1431                 memset(edma_cc[j]->edma_unused, 0xff,
1432                         sizeof(edma_cc[j]->edma_unused));
1433
1434                 if (info[j]->rsv) {
1435
1436                         /* Clear the reserved channels in unused list */
1437                         rsv_chans = info[j]->rsv->rsv_chans;
1438                         if (rsv_chans) {
1439                                 for (i = 0; rsv_chans[i][0] != -1; i++) {
1440                                         off = rsv_chans[i][0];
1441                                         ln = rsv_chans[i][1];
1442                                         clear_bits(off, ln,
1443                                                 edma_cc[j]->edma_unused);
1444                                 }
1445                         }
1446
1447                         /* Set the reserved slots in inuse list */
1448                         rsv_slots = info[j]->rsv->rsv_slots;
1449                         if (rsv_slots) {
1450                                 for (i = 0; rsv_slots[i][0] != -1; i++) {
1451                                         off = rsv_slots[i][0];
1452                                         ln = rsv_slots[i][1];
1453                                         set_bits(off, ln,
1454                                                 edma_cc[j]->edma_inuse);
1455                                 }
1456                         }
1457                 }
1458
1459                 sprintf(irq_name, "edma%d", j);
1460                 irq[j] = platform_get_irq_byname(pdev, irq_name);
1461                 edma_cc[j]->irq_res_start = irq[j];
1462                 status = devm_request_irq(&pdev->dev, irq[j],
1463                                           dma_irq_handler, 0, "edma",
1464                                           &pdev->dev);
1465                 if (status < 0) {
1466                         dev_dbg(&pdev->dev,
1467                                 "devm_request_irq %d failed --> %d\n",
1468                                 irq[j], status);
1469                         return status;
1470                 }
1471
1472                 sprintf(irq_name, "edma%d_err", j);
1473                 err_irq[j] = platform_get_irq_byname(pdev, irq_name);
1474                 edma_cc[j]->irq_res_end = err_irq[j];
1475                 status = devm_request_irq(&pdev->dev, err_irq[j],
1476                                           dma_ccerr_handler, 0,
1477                                           "edma_error", &pdev->dev);
1478                 if (status < 0) {
1479                         dev_dbg(&pdev->dev,
1480                                 "devm_request_irq %d failed --> %d\n",
1481                                 err_irq[j], status);
1482                         return status;
1483                 }
1484
1485                 for (i = 0; i < edma_cc[j]->num_channels; i++)
1486                         map_dmach_queue(j, i, info[j]->default_queue);
1487
1488                 queue_tc_mapping = info[j]->queue_tc_mapping;
1489                 queue_priority_mapping = info[j]->queue_priority_mapping;
1490
1491                 /* Event queue to TC mapping */
1492                 for (i = 0; queue_tc_mapping[i][0] != -1; i++)
1493                         map_queue_tc(j, queue_tc_mapping[i][0],
1494                                         queue_tc_mapping[i][1]);
1495
1496                 /* Event queue priority mapping */
1497                 for (i = 0; queue_priority_mapping[i][0] != -1; i++)
1498                         assign_priority_to_queue(j,
1499                                                 queue_priority_mapping[i][0],
1500                                                 queue_priority_mapping[i][1]);
1501
1502                 /* Map the channel to param entry if channel mapping logic
1503                  * exist
1504                  */
1505                 if (edma_read(j, EDMA_CCCFG) & CHMAP_EXIST)
1506                         map_dmach_param(j);
1507
1508                 for (i = 0; i < info[j]->n_region; i++) {
1509                         edma_write_array2(j, EDMA_DRAE, i, 0, 0x0);
1510                         edma_write_array2(j, EDMA_DRAE, i, 1, 0x0);
1511                         edma_write_array(j, EDMA_QRAE, i, 0x0);
1512                 }
1513                 arch_num_cc++;
1514         }
1515
1516         return 0;
1517 }
1518
1519
1520 static struct platform_driver edma_driver = {
1521         .driver.name    = "edma",
1522 };
1523
1524 static int __init edma_init(void)
1525 {
1526         return platform_driver_probe(&edma_driver, edma_probe);
1527 }
1528 arch_initcall(edma_init);
1529