arch/arm/boot/compressed/head.S

   1 /*
   2  *  linux/arch/arm/boot/compressed/head.S
   3  *
   4  *  Copyright (C) 1996-2002 Russell King
   5  *  Copyright (C) 2004 Hyok S. Choi (MPU support)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #include <linux/linkage.h>
  12 #include <asm/assembler.h>
  13
  14         .arch   armv7-a
  15 /*
  16  * Debugging stuff
  17  *
  18  * Note that these macros must not contain any code which is not
  19  * 100% relocatable.  Any attempt to do so will result in a crash.
  20  * Please select one of the following when turning on debugging.
  21  */
  22 #ifdef DEBUG
  23
  24 #if defined(CONFIG_DEBUG_ICEDCC)
  25
  26 #if defined(CONFIG_CPU_V6) || defined(CONFIG_CPU_V6K) || defined(CONFIG_CPU_V7)
  27                 .macro  loadsp, rb, tmp
  28                 .endm
  29                 .macro  writeb, ch, rb
  30                 mcr     p14, 0, \ch, c0, c5, 0
  31                 .endm
  32 #elif defined(CONFIG_CPU_XSCALE)
  33                 .macro  loadsp, rb, tmp
  34                 .endm
  35                 .macro  writeb, ch, rb
  36                 mcr     p14, 0, \ch, c8, c0, 0
  37                 .endm
  38 #else
  39                 .macro  loadsp, rb, tmp
  40                 .endm
  41                 .macro  writeb, ch, rb
  42                 mcr     p14, 0, \ch, c1, c0, 0
  43                 .endm
  44 #endif
  45
  46 #else
  47
  48 #include CONFIG_DEBUG_LL_INCLUDE
  49
  50                 .macro  writeb, ch, rb
  51                 senduart \ch, \rb
  52                 .endm
  53
  54 #if defined(CONFIG_ARCH_SA1100)
  55                 .macro  loadsp, rb, tmp
  56                 mov     \rb, #0x80000000        @ physical base address
  57 #ifdef CONFIG_DEBUG_LL_SER3
  58                 add     \rb, \rb, #0x00050000   @ Ser3
  59 #else
  60                 add     \rb, \rb, #0x00010000   @ Ser1
  61 #endif
  62                 .endm
  63 #elif defined(CONFIG_ARCH_S3C24XX)
  64                 .macro loadsp, rb, tmp
  65                 mov     \rb, #0x50000000
  66                 add     \rb, \rb, #0x4000 * CONFIG_S3C_LOWLEVEL_UART_PORT
  67                 .endm
  68 #else
  69                 .macro  loadsp, rb, tmp
  70                 addruart \rb, \tmp
  71                 .endm
  72 #endif
  73 #endif
  74 #endif
  75
  76                 .macro  kputc,val
  77                 mov     r0, \val
  78                 bl      putc
  79                 .endm
  80
  81                 .macro  kphex,val,len
  82                 mov     r0, \val
  83                 mov     r1, #\len
  84                 bl      phex
  85                 .endm
  86
  87                 .macro  debug_reloc_start
  88 #ifdef DEBUG
  89                 kputc   #'\n'
  90                 kphex   r6, 8           /* processor id */
  91                 kputc   #':'
  92                 kphex   r7, 8           /* architecture id */
  93 #ifdef CONFIG_CPU_CP15
  94                 kputc   #':'
  95                 mrc     p15, 0, r0, c1, c0
  96                 kphex   r0, 8           /* control reg */
  97 #endif
  98                 kputc   #'\n'
  99                 kphex   r5, 8           /* decompressed kernel start */
 100                 kputc   #'-'
 101                 kphex   r9, 8           /* decompressed kernel end  */
 102                 kputc   #'>'
 103                 kphex   r4, 8           /* kernel execution address */
 104                 kputc   #'\n'
 105 #endif
 106                 .endm
 107
 108                 .macro  debug_reloc_end
 109 #ifdef DEBUG
 110                 kphex   r5, 8           /* end of kernel */
 111                 kputc   #'\n'
 112                 mov     r0, r4
 113                 bl      memdump         /* dump 256 bytes at start of kernel */
 114 #endif
 115                 .endm
 116
 117                 .section ".start", #alloc, #execinstr
 118 /*
 119  * sort out different calling conventions
 120  */
 121                 .align
 122                 .arm                            @ Always enter in ARM state
 123 start:
 124                 .type   start,#function
 125                 .rept   7
 126                 mov     r0, r0
 127                 .endr
 128    ARM(         mov     r0, r0          )
 129    ARM(         b       1f              )
 130  THUMB(         adr     r12, BSYM(1f)   )
 131  THUMB(         bx      r12             )
 132
 133                 .word   0x016f2818              @ Magic numbers to help the loader
 134                 .word   start                   @ absolute load/run zImage address
 135                 .word   _edata                  @ zImage end address
 136  THUMB(         .thumb                  )
 137 1:
 138  ARM_BE8(       setend  be )                    @ go BE8 if compiled for BE8
 139                 mrs     r9, cpsr
 140 #ifdef CONFIG_ARM_VIRT_EXT
 141                 bl      __hyp_stub_install      @ get into SVC mode, reversibly
 142 #endif
 143                 mov     r7, r1                  @ save architecture ID
 144                 mov     r8, r2                  @ save atags pointer
 145
 146 #ifndef __ARM_ARCH_2__
 147                 /*
 148                  * Booting from Angel - need to enter SVC mode and disable
 149                  * FIQs/IRQs (numeric definitions from angel arm.h source).
 150                  * We only do this if we were in user mode on entry.
 151                  */
 152                 mrs     r2, cpsr                @ get current mode
 153                 tst     r2, #3                  @ not user?
 154                 bne     not_angel
 155                 mov     r0, #0x17               @ angel_SWIreason_EnterSVC
 156  ARM(           swi     0x123456        )       @ angel_SWI_ARM
 157  THUMB(         svc     0xab            )       @ angel_SWI_THUMB
 158 not_angel:
 159                 safe_svcmode_maskall r0
 160                 msr     spsr_cxsf, r9           @ Save the CPU boot mode in
 161                                                 @ SPSR
 162 #else
 163                 teqp    pc, #0x0c000003         @ turn off interrupts
 164 #endif
 165
 166                 /*
 167                  * Note that some cache flushing and other stuff may
 168                  * be needed here - is there an Angel SWI call for this?
 169                  */
 170
 171                 /*
 172                  * some architecture specific code can be inserted
 173                  * by the linker here, but it should preserve r7, r8, and r9.
 174                  */
 175
 176                 .text
 177
 178 #ifdef CONFIG_AUTO_ZRELADDR
 179                 @ determine final kernel image address
 180                 mov     r4, pc
 181                 and     r4, r4, #0xf8000000
 182                 add     r4, r4, #TEXT_OFFSET
 183 #else
 184                 ldr     r4, =zreladdr
 185 #endif
 186
 187                 bl      cache_on
 188
 189 restart:        adr     r0, LC0
 190                 ldmia   r0, {r1, r2, r3, r6, r10, r11, r12}
 191                 ldr     sp, [r0, #28]
 192
 193                 /*
 194                  * We might be running at a different address.  We need
 195                  * to fix up various pointers.
 196                  */
 197                 sub     r0, r0, r1              @ calculate the delta offset
 198                 add     r6, r6, r0              @ _edata
 199                 add     r10, r10, r0            @ inflated kernel size location
 200
 201                 /*
 202                  * The kernel build system appends the size of the
 203                  * decompressed kernel at the end of the compressed data
 204                  * in little-endian form.
 205                  */
 206                 ldrb    r9, [r10, #0]
 207                 ldrb    lr, [r10, #1]
 208                 orr     r9, r9, lr, lsl #8
 209                 ldrb    lr, [r10, #2]
 210                 ldrb    r10, [r10, #3]
 211                 orr     r9, r9, lr, lsl #16
 212                 orr     r9, r9, r10, lsl #24
 213
 214 #ifndef CONFIG_ZBOOT_ROM
 215                 /* malloc space is above the relocated stack (64k max) */
 216                 add     sp, sp, r0
 217                 add     r10, sp, #0x10000
 218 #else
 219                 /*
 220                  * With ZBOOT_ROM the bss/stack is non relocatable,
 221                  * but someone could still run this code from RAM,
 222                  * in which case our reference is _edata.
 223                  */
 224                 mov     r10, r6
 225 #endif
 226
 227                 mov     r5, #0                  @ init dtb size to 0
 228 #ifdef CONFIG_ARM_APPENDED_DTB
 229 /*
 230  *   r0  = delta
 231  *   r2  = BSS start
 232  *   r3  = BSS end
 233  *   r4  = final kernel address
 234  *   r5  = appended dtb size (still unknown)
 235  *   r6  = _edata
 236  *   r7  = architecture ID
 237  *   r8  = atags/device tree pointer
 238  *   r9  = size of decompressed image
 239  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 240  *   r11 = GOT start
 241  *   r12 = GOT end
 242  *   sp  = stack pointer
 243  *
 244  * if there are device trees (dtb) appended to zImage, advance r10 so that the
 245  * dtb data will get relocated along with the kernel if necessary.
 246  */
 247
 248                 ldr     lr, [r6, #0]
 249 #ifndef __ARMEB__
 250                 ldr     r1, =0xedfe0dd0         @ sig is 0xd00dfeed big endian
 251 #else
 252                 ldr     r1, =0xd00dfeed
 253 #endif
 254                 cmp     lr, r1
 255                 bne     dtb_check_done          @ not found
 256
 257 #ifdef CONFIG_ARM_ATAG_DTB_COMPAT
 258                 /*
 259                  * OK... Let's do some funky business here.
 260                  * If we do have a DTB appended to zImage, and we do have
 261                  * an ATAG list around, we want the later to be translated
 262                  * and folded into the former here.  To be on the safe side,
 263                  * let's temporarily move  the stack away into the malloc
 264                  * area.  No GOT fixup has occurred yet, but none of the
 265                  * code we're about to call uses any global variable.
 266                 */
 267                 add     sp, sp, #0x10000
 268                 stmfd   sp!, {r0-r3, ip, lr}
 269                 mov     r0, r8
 270                 mov     r1, r6
 271                 sub     r2, sp, r6
 272                 bl      atags_to_fdt
 273
 274                 /*
 275                  * If returned value is 1, there is no ATAG at the location
 276                  * pointed by r8.  Try the typical 0x100 offset from start
 277                  * of RAM and hope for the best.
 278                  */
 279                 cmp     r0, #1
 280                 sub     r0, r4, #TEXT_OFFSET
 281                 add     r0, r0, #0x100
 282                 mov     r1, r6
 283                 sub     r2, sp, r6
 284                 bleq    atags_to_fdt
 285
 286                 ldmfd   sp!, {r0-r3, ip, lr}
 287                 sub     sp, sp, #0x10000
 288 #endif
 289
 290                 mov     r8, r6                  @ use the appended device tree
 291
 292                 /*
 293                  * Make sure that the DTB doesn't end up in the final
 294                  * kernel's .bss area. To do so, we adjust the decompressed
 295                  * kernel size to compensate if that .bss size is larger
 296                  * than the relocated code.
 297                  */
 298                 ldr     r5, =_kernel_bss_size
 299                 adr     r1, wont_overwrite
 300                 sub     r1, r6, r1
 301                 subs    r1, r5, r1
 302                 addhi   r9, r9, r1
 303
 304                 /* Get the dtb's size */
 305                 ldr     r5, [r6, #4]
 306 #ifndef __ARMEB__
 307                 /* convert r5 (dtb size) to little endian */
 308                 eor     r1, r5, r5, ror #16
 309                 bic     r1, r1, #0x00ff0000
 310                 mov     r5, r5, ror #8
 311                 eor     r5, r5, r1, lsr #8
 312 #endif
 313
 314                 /* preserve 64-bit alignment */
 315                 add     r5, r5, #7
 316                 bic     r5, r5, #7
 317
 318                 /* relocate some pointers past the appended dtb */
 319                 add     r6, r6, r5
 320                 add     r10, r10, r5
 321                 add     sp, sp, r5
 322 dtb_check_done:
 323 #endif
 324
 325 /*
 326  * Check to see if we will overwrite ourselves.
 327  *   r4  = final kernel address
 328  *   r9  = size of decompressed image
 329  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 330  * We basically want:
 331  *   r4 - 16k page directory >= r10 -> OK
 332  *   r4 + image length <= address of wont_overwrite -> OK
 333  */
 334                 add     r10, r10, #16384
 335                 cmp     r4, r10
 336                 bhs     wont_overwrite
 337                 add     r10, r4, r9
 338                 adr     r9, wont_overwrite
 339                 cmp     r10, r9
 340                 bls     wont_overwrite
 341
 342 /*
 343  * Relocate ourselves past the end of the decompressed kernel.
 344  *   r6  = _edata
 345  *   r10 = end of the decompressed kernel
 346  * Because we always copy ahead, we need to do it from the end and go
 347  * backward in case the source and destination overlap.
 348  */
 349                 /*
 350                  * Bump to the next 256-byte boundary with the size of
 351                  * the relocation code added. This avoids overwriting
 352                  * ourself when the offset is small.
 353                  */
 354                 add     r10, r10, #((reloc_code_end - restart + 256) & ~255)
 355                 bic     r10, r10, #255
 356
 357                 /* Get start of code we want to copy and align it down. */
 358                 adr     r5, restart
 359                 bic     r5, r5, #31
 360
 361 /* Relocate the hyp vector base if necessary */
 362 #ifdef CONFIG_ARM_VIRT_EXT
 363                 mrs     r0, spsr
 364                 and     r0, r0, #MODE_MASK
 365                 cmp     r0, #HYP_MODE
 366                 bne     1f
 367
 368                 bl      __hyp_get_vectors
 369                 sub     r0, r0, r5
 370                 add     r0, r0, r10
 371                 bl      __hyp_set_vectors
 372 1:
 373 #endif
 374
 375                 sub     r9, r6, r5              @ size to copy
 376                 add     r9, r9, #31             @ rounded up to a multiple
 377                 bic     r9, r9, #31             @ ... of 32 bytes
 378                 add     r6, r9, r5
 379                 add     r9, r9, r10
 380
 381 1:              ldmdb   r6!, {r0 - r3, r10 - r12, lr}
 382                 cmp     r6, r5
 383                 stmdb   r9!, {r0 - r3, r10 - r12, lr}
 384                 bhi     1b
 385
 386                 /* Preserve offset to relocated code. */
 387                 sub     r6, r9, r6
 388
 389 #ifndef CONFIG_ZBOOT_ROM
 390                 /* cache_clean_flush may use the stack, so relocate it */
 391                 add     sp, sp, r6
 392 #endif
 393
 394                 bl      cache_clean_flush
 395
 396                 adr     r0, BSYM(restart)
 397                 add     r0, r0, r6
 398                 mov     pc, r0
 399
 400 wont_overwrite:
 401 /*
 402  * If delta is zero, we are running at the address we were linked at.
 403  *   r0  = delta
 404  *   r2  = BSS start
 405  *   r3  = BSS end
 406  *   r4  = kernel execution address
 407  *   r5  = appended dtb size (0 if not present)
 408  *   r7  = architecture ID
 409  *   r8  = atags pointer
 410  *   r11 = GOT start
 411  *   r12 = GOT end
 412  *   sp  = stack pointer
 413  */
 414                 orrs    r1, r0, r5
 415                 beq     not_relocated
 416
 417                 add     r11, r11, r0
 418                 add     r12, r12, r0
 419
 420 #ifndef CONFIG_ZBOOT_ROM
 421                 /*
 422                  * If we're running fully PIC === CONFIG_ZBOOT_ROM = n,
 423                  * we need to fix up pointers into the BSS region.
 424                  * Note that the stack pointer has already been fixed up.
 425                  */
 426                 add     r2, r2, r0
 427                 add     r3, r3, r0
 428
 429                 /*
 430                  * Relocate all entries in the GOT table.
 431                  * Bump bss entries to _edata + dtb size
 432                  */
 433 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 434                 add     r1, r1, r0              @ This fixes up C references
 435                 cmp     r1, r2                  @ if entry >= bss_start &&
 436                 cmphs   r3, r1                  @       bss_end > entry
 437                 addhi   r1, r1, r5              @    entry += dtb size
 438                 str     r1, [r11], #4           @ next entry
 439                 cmp     r11, r12
 440                 blo     1b
 441
 442                 /* bump our bss pointers too */
 443                 add     r2, r2, r5
 444                 add     r3, r3, r5
 445
 446 #else
 447
 448                 /*
 449                  * Relocate entries in the GOT table.  We only relocate
 450                  * the entries that are outside the (relocated) BSS region.
 451                  */
 452 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 453                 cmp     r1, r2                  @ entry < bss_start ||
 454                 cmphs   r3, r1                  @ _end < entry
 455                 addlo   r1, r1, r0              @ table.  This fixes up the
 456                 str     r1, [r11], #4           @ C references.
 457                 cmp     r11, r12
 458                 blo     1b
 459 #endif
 460
 461 not_relocated:  mov     r0, #0
 462 1:              str     r0, [r2], #4            @ clear bss
 463                 str     r0, [r2], #4
 464                 str     r0, [r2], #4
 465                 str     r0, [r2], #4
 466                 cmp     r2, r3
 467                 blo     1b
 468
 469 /*
 470  * The C runtime environment should now be setup sufficiently.
 471  * Set up some pointers, and start decompressing.
 472  *   r4  = kernel execution address
 473  *   r7  = architecture ID
 474  *   r8  = atags pointer
 475  */
 476                 mov     r0, r4
 477                 mov     r1, sp                  @ malloc space above stack
 478                 add     r2, sp, #0x10000        @ 64k max
 479                 mov     r3, r7
 480                 bl      decompress_kernel
 481                 bl      cache_clean_flush
 482                 bl      cache_off
 483                 mov     r1, r7                  @ restore architecture number
 484                 mov     r2, r8                  @ restore atags pointer
 485
 486 #ifdef CONFIG_ARM_VIRT_EXT
 487                 mrs     r0, spsr                @ Get saved CPU boot mode
 488                 and     r0, r0, #MODE_MASK
 489                 cmp     r0, #HYP_MODE           @ if not booted in HYP mode...
 490                 bne     __enter_kernel          @ boot kernel directly
 491
 492                 adr     r12, .L__hyp_reentry_vectors_offset
 493                 ldr     r0, [r12]
 494                 add     r0, r0, r12
 495
 496                 bl      __hyp_set_vectors
 497                 __HVC(0)                        @ otherwise bounce to hyp mode
 498
 499                 b       .                       @ should never be reached
 500
 501                 .align  2
 502 .L__hyp_reentry_vectors_offset: .long   __hyp_reentry_vectors - .
 503 #else
 504                 b       __enter_kernel
 505 #endif
 506
 507                 .align  2
 508                 .type   LC0, #object
 509 LC0:            .word   LC0                     @ r1
 510                 .word   __bss_start             @ r2
 511                 .word   _end                    @ r3
 512                 .word   _edata                  @ r6
 513                 .word   input_data_end - 4      @ r10 (inflated size location)
 514                 .word   _got_start              @ r11
 515                 .word   _got_end                @ ip
 516                 .word   .L_user_stack_end       @ sp
 517                 .size   LC0, . - LC0
 518
 519 #ifdef CONFIG_ARCH_RPC
 520                 .globl  params
 521 params:         ldr     r0, =0x10000100         @ params_phys for RPC
 522                 mov     pc, lr
 523                 .ltorg
 524                 .align
 525 #endif
 526
 527 /*
 528  * Turn on the cache.  We need to setup some page tables so that we
 529  * can have both the I and D caches on.
 530  *
 531  * We place the page tables 16k down from the kernel execution address,
 532  * and we hope that nothing else is using it.  If we're using it, we
 533  * will go pop!
 534  *
 535  * On entry,
 536  *  r4 = kernel execution address
 537  *  r7 = architecture number
 538  *  r8 = atags pointer
 539  * On exit,
 540  *  r0, r1, r2, r3, r9, r10, r12 corrupted
 541  * This routine must preserve:
 542  *  r4, r7, r8
 543  */
 544                 .align  5
 545 cache_on:       mov     r3, #8                  @ cache_on function
 546                 b       call_cache_fn
 547
 548 /*
 549  * Initialize the highest priority protection region, PR7
 550  * to cover all 32bit address and cacheable and bufferable.
 551  */
 552 __armv4_mpu_cache_on:
 553                 mov     r0, #0x3f               @ 4G, the whole
 554                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 555                 mcr     p15, 0, r0, c6, c7, 1
 556
 557                 mov     r0, #0x80               @ PR7
 558                 mcr     p15, 0, r0, c2, c0, 0   @ D-cache on
 559                 mcr     p15, 0, r0, c2, c0, 1   @ I-cache on
 560                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 561
 562                 mov     r0, #0xc000
 563                 mcr     p15, 0, r0, c5, c0, 1   @ I-access permission
 564                 mcr     p15, 0, r0, c5, c0, 0   @ D-access permission
 565
 566                 mov     r0, #0
 567                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 568                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 569                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 570                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 571                                                 @ ...I .... ..D. WC.M
 572                 orr     r0, r0, #0x002d         @ .... .... ..1. 11.1
 573                 orr     r0, r0, #0x1000         @ ...1 .... .... ....
 574
 575                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 576
 577                 mov     r0, #0
 578                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 579                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 580                 mov     pc, lr
 581
 582 __armv3_mpu_cache_on:
 583                 mov     r0, #0x3f               @ 4G, the whole
 584                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 585
 586                 mov     r0, #0x80               @ PR7
 587                 mcr     p15, 0, r0, c2, c0, 0   @ cache on
 588                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 589
 590                 mov     r0, #0xc000
 591                 mcr     p15, 0, r0, c5, c0, 0   @ access permission
 592
 593                 mov     r0, #0
 594                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 595                 /*
 596                  * ?? ARMv3 MMU does not allow reading the control register,
 597                  * does this really work on ARMv3 MPU?
 598                  */
 599                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 600                                                 @ .... .... .... WC.M
 601                 orr     r0, r0, #0x000d         @ .... .... .... 11.1
 602                 /* ?? this overwrites the value constructed above? */
 603                 mov     r0, #0
 604                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 605
 606                 /* ?? invalidate for the second time? */
 607                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 608                 mov     pc, lr
 609
 610 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 611 #define CB_BITS 0x08
 612 #else
 613 #define CB_BITS 0x0c
 614 #endif
 615
 616 __setup_mmu:    sub     r3, r4, #16384          @ Page directory size
 617                 bic     r3, r3, #0xff           @ Align the pointer
 618                 bic     r3, r3, #0x3f00
 619 /*
 620  * Initialise the page tables, turning on the cacheable and bufferable
 621  * bits for the RAM area only.
 622  */
 623                 mov     r0, r3
 624                 mov     r9, r0, lsr #18
 625                 mov     r9, r9, lsl #18         @ start of RAM
 626                 add     r10, r9, #0x10000000    @ a reasonable RAM size
 627                 mov     r1, #0x12               @ XN|U + section mapping
 628                 orr     r1, r1, #3 << 10        @ AP=11
 629                 add     r2, r3, #16384
 630 1:              cmp     r1, r9                  @ if virt > start of RAM
 631                 cmphs   r10, r1                 @   && end of RAM > virt
 632                 bic     r1, r1, #0x1c           @ clear XN|U + C + B
 633                 orrlo   r1, r1, #0x10           @ Set XN|U for non-RAM
 634                 orrhs   r1, r1, r6              @ set RAM section settings
 635                 str     r1, [r0], #4            @ 1:1 mapping
 636                 add     r1, r1, #1048576
 637                 teq     r0, r2
 638                 bne     1b
 639 /*
 640  * If ever we are running from Flash, then we surely want the cache
 641  * to be enabled also for our execution instance...  We map 2MB of it
 642  * so there is no map overlap problem for up to 1 MB compressed kernel.
 643  * If the execution is in RAM then we would only be duplicating the above.
 644  */
 645                 orr     r1, r6, #0x04           @ ensure B is set for this
 646                 orr     r1, r1, #3 << 10
 647                 mov     r2, pc
 648                 mov     r2, r2, lsr #20
 649                 orr     r1, r1, r2, lsl #20
 650                 add     r0, r3, r2, lsl #2
 651                 str     r1, [r0], #4
 652                 add     r1, r1, #1048576
 653                 str     r1, [r0]
 654                 mov     pc, lr
 655 ENDPROC(__setup_mmu)
 656
 657 @ Enable unaligned access on v6, to allow better code generation
 658 @ for the decompressor C code:
 659 __armv6_mmu_cache_on:
 660                 mrc     p15, 0, r0, c1, c0, 0   @ read SCTLR
 661                 bic     r0, r0, #2              @ A (no unaligned access fault)
 662                 orr     r0, r0, #1 << 22        @ U (v6 unaligned access model)
 663                 mcr     p15, 0, r0, c1, c0, 0   @ write SCTLR
 664                 b       __armv4_mmu_cache_on
 665
 666 __arm926ejs_mmu_cache_on:
 667 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 668                 mov     r0, #4                  @ put dcache in WT mode
 669                 mcr     p15, 7, r0, c15, c0, 0
 670 #endif
 671
 672 __armv4_mmu_cache_on:
 673                 mov     r12, lr
 674 #ifdef CONFIG_MMU
 675                 mov     r6, #CB_BITS | 0x12     @ U
 676                 bl      __setup_mmu
 677                 mov     r0, #0
 678                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 679                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 680                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 681                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 682                 orr     r0, r0, #0x0030
 683  ARM_BE8(       orr     r0, r0, #1 << 25 )      @ big-endian page tables
 684                 bl      __common_mmu_cache_on
 685                 mov     r0, #0
 686                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 687 #endif
 688                 mov     pc, r12
 689
 690 __armv7_mmu_cache_on:
 691                 mov     r12, lr
 692 #ifdef CONFIG_MMU
 693                 mrc     p15, 0, r11, c0, c1, 4  @ read ID_MMFR0
 694                 tst     r11, #0xf               @ VMSA
 695                 movne   r6, #CB_BITS | 0x02     @ !XN
 696                 blne    __setup_mmu
 697                 mov     r0, #0
 698                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 699                 tst     r11, #0xf               @ VMSA
 700                 mcrne   p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 701 #endif
 702                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 703                 bic     r0, r0, #1 << 28        @ clear SCTLR.TRE
 704                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 705                 orr     r0, r0, #0x003c         @ write buffer
 706                 bic     r0, r0, #2              @ A (no unaligned access fault)
 707                 orr     r0, r0, #1 << 22        @ U (v6 unaligned access model)
 708                                                 @ (needed for ARM1176)
 709 #ifdef CONFIG_MMU
 710  ARM_BE8(       orr     r0, r0, #1 << 25 )      @ big-endian page tables
 711                 mrcne   p15, 0, r6, c2, c0, 2   @ read ttb control reg
 712                 orrne   r0, r0, #1              @ MMU enabled
 713                 movne   r1, #0xfffffffd         @ domain 0 = client
 714                 bic     r6, r6, #1 << 31        @ 32-bit translation system
 715                 bic     r6, r6, #3 << 0         @ use only ttbr0
 716                 mcrne   p15, 0, r3, c2, c0, 0   @ load page table pointer
 717                 mcrne   p15, 0, r1, c3, c0, 0   @ load domain access control
 718                 mcrne   p15, 0, r6, c2, c0, 2   @ load ttb control
 719 #endif
 720                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 721                 mcr     p15, 0, r0, c1, c0, 0   @ load control register
 722                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back
 723                 mov     r0, #0
 724                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 725                 mov     pc, r12
 726
 727 __fa526_cache_on:
 728                 mov     r12, lr
 729                 mov     r6, #CB_BITS | 0x12     @ U
 730                 bl      __setup_mmu
 731                 mov     r0, #0
 732                 mcr     p15, 0, r0, c7, c7, 0   @ Invalidate whole cache
 733                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 734                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 735                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 736                 orr     r0, r0, #0x1000         @ I-cache enable
 737                 bl      __common_mmu_cache_on
 738                 mov     r0, #0
 739                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 740                 mov     pc, r12
 741
 742 __common_mmu_cache_on:
 743 #ifndef CONFIG_THUMB2_KERNEL
 744 #ifndef DEBUG
 745                 orr     r0, r0, #0x000d         @ Write buffer, mmu
 746 #endif
 747                 mov     r1, #-1
 748                 mcr     p15, 0, r3, c2, c0, 0   @ load page table pointer
 749                 mcr     p15, 0, r1, c3, c0, 0   @ load domain access control
 750                 b       1f
 751                 .align  5                       @ cache line aligned
 752 1:              mcr     p15, 0, r0, c1, c0, 0   @ load control register
 753                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back to
 754                 sub     pc, lr, r0, lsr #32     @ properly flush pipeline
 755 #endif
 756
 757 #define PROC_ENTRY_SIZE (4*5)
 758
 759 /*
 760  * Here follow the relocatable cache support functions for the
 761  * various processors.  This is a generic hook for locating an
 762  * entry and jumping to an instruction at the specified offset
 763  * from the start of the block.  Please note this is all position
 764  * independent code.
 765  *
 766  *  r1  = corrupted
 767  *  r2  = corrupted
 768  *  r3  = block offset
 769  *  r9  = corrupted
 770  *  r12 = corrupted
 771  */
 772
 773 call_cache_fn:  adr     r12, proc_types
 774 #ifdef CONFIG_CPU_CP15
 775                 mrc     p15, 0, r9, c0, c0      @ get processor ID
 776 #else
 777                 ldr     r9, =CONFIG_PROCESSOR_ID
 778 #endif
 779 1:              ldr     r1, [r12, #0]           @ get value
 780                 ldr     r2, [r12, #4]           @ get mask
 781                 eor     r1, r1, r9              @ (real ^ match)
 782                 tst     r1, r2                  @       & mask
 783  ARM(           addeq   pc, r12, r3             ) @ call cache function
 784  THUMB(         addeq   r12, r3                 )
 785  THUMB(         moveq   pc, r12                 ) @ call cache function
 786                 add     r12, r12, #PROC_ENTRY_SIZE
 787                 b       1b
 788
 789 /*
 790  * Table for cache operations.  This is basically:
 791  *   - CPU ID match
 792  *   - CPU ID mask
 793  *   - 'cache on' method instruction
 794  *   - 'cache off' method instruction
 795  *   - 'cache flush' method instruction
 796  *
 797  * We match an entry using: ((real_id ^ match) & mask) == 0
 798  *
 799  * Writethrough caches generally only need 'on' and 'off'
 800  * methods.  Writeback caches _must_ have the flush method
 801  * defined.
 802  */
 803                 .align  2
 804                 .type   proc_types,#object
 805 proc_types:
 806                 .word   0x41000000              @ old ARM ID
 807                 .word   0xff00f000
 808                 mov     pc, lr
 809  THUMB(         nop                             )
 810                 mov     pc, lr
 811  THUMB(         nop                             )
 812                 mov     pc, lr
 813  THUMB(         nop                             )
 814
 815                 .word   0x41007000              @ ARM7/710
 816                 .word   0xfff8fe00
 817                 mov     pc, lr
 818  THUMB(         nop                             )
 819                 mov     pc, lr
 820  THUMB(         nop                             )
 821                 mov     pc, lr
 822  THUMB(         nop                             )
 823
 824                 .word   0x41807200              @ ARM720T (writethrough)
 825                 .word   0xffffff00
 826                 W(b)    __armv4_mmu_cache_on
 827                 W(b)    __armv4_mmu_cache_off
 828                 mov     pc, lr
 829  THUMB(         nop                             )
 830
 831                 .word   0x41007400              @ ARM74x
 832                 .word   0xff00ff00
 833                 W(b)    __armv3_mpu_cache_on
 834                 W(b)    __armv3_mpu_cache_off
 835                 W(b)    __armv3_mpu_cache_flush
 836
 837                 .word   0x41009400              @ ARM94x
 838                 .word   0xff00ff00
 839                 W(b)    __armv4_mpu_cache_on
 840                 W(b)    __armv4_mpu_cache_off
 841                 W(b)    __armv4_mpu_cache_flush
 842
 843                 .word   0x41069260              @ ARM926EJ-S (v5TEJ)
 844                 .word   0xff0ffff0
 845                 W(b)    __arm926ejs_mmu_cache_on
 846                 W(b)    __armv4_mmu_cache_off
 847                 W(b)    __armv5tej_mmu_cache_flush
 848
 849                 .word   0x00007000              @ ARM7 IDs
 850                 .word   0x0000f000
 851                 mov     pc, lr
 852  THUMB(         nop                             )
 853                 mov     pc, lr
 854  THUMB(         nop                             )
 855                 mov     pc, lr
 856  THUMB(         nop                             )
 857
 858                 @ Everything from here on will be the new ID system.
 859
 860                 .word   0x4401a100              @ sa110 / sa1100
 861                 .word   0xffffffe0
 862                 W(b)    __armv4_mmu_cache_on
 863                 W(b)    __armv4_mmu_cache_off
 864                 W(b)    __armv4_mmu_cache_flush
 865
 866                 .word   0x6901b110              @ sa1110
 867                 .word   0xfffffff0
 868                 W(b)    __armv4_mmu_cache_on
 869                 W(b)    __armv4_mmu_cache_off
 870                 W(b)    __armv4_mmu_cache_flush
 871
 872                 .word   0x56056900
 873                 .word   0xffffff00              @ PXA9xx
 874                 W(b)    __armv4_mmu_cache_on
 875                 W(b)    __armv4_mmu_cache_off
 876                 W(b)    __armv4_mmu_cache_flush
 877
 878                 .word   0x56158000              @ PXA168
 879                 .word   0xfffff000
 880                 W(b)    __armv4_mmu_cache_on
 881                 W(b)    __armv4_mmu_cache_off
 882                 W(b)    __armv5tej_mmu_cache_flush
 883
 884                 .word   0x56050000              @ Feroceon
 885                 .word   0xff0f0000
 886                 W(b)    __armv4_mmu_cache_on
 887                 W(b)    __armv4_mmu_cache_off
 888                 W(b)    __armv5tej_mmu_cache_flush
 889
 890 #ifdef CONFIG_CPU_FEROCEON_OLD_ID
 891                 /* this conflicts with the standard ARMv5TE entry */
 892                 .long   0x41009260              @ Old Feroceon
 893                 .long   0xff00fff0
 894                 b       __armv4_mmu_cache_on
 895                 b       __armv4_mmu_cache_off
 896                 b       __armv5tej_mmu_cache_flush
 897 #endif
 898
 899                 .word   0x66015261              @ FA526
 900                 .word   0xff01fff1
 901                 W(b)    __fa526_cache_on
 902                 W(b)    __armv4_mmu_cache_off
 903                 W(b)    __fa526_cache_flush
 904
 905                 @ These match on the architecture ID
 906
 907                 .word   0x00020000              @ ARMv4T
 908                 .word   0x000f0000
 909                 W(b)    __armv4_mmu_cache_on
 910                 W(b)    __armv4_mmu_cache_off
 911                 W(b)    __armv4_mmu_cache_flush
 912
 913                 .word   0x00050000              @ ARMv5TE
 914                 .word   0x000f0000
 915                 W(b)    __armv4_mmu_cache_on
 916                 W(b)    __armv4_mmu_cache_off
 917                 W(b)    __armv4_mmu_cache_flush
 918
 919                 .word   0x00060000              @ ARMv5TEJ
 920                 .word   0x000f0000
 921                 W(b)    __armv4_mmu_cache_on
 922                 W(b)    __armv4_mmu_cache_off
 923                 W(b)    __armv5tej_mmu_cache_flush
 924
 925                 .word   0x0007b000              @ ARMv6
 926                 .word   0x000ff000
 927                 W(b)    __armv6_mmu_cache_on
 928                 W(b)    __armv4_mmu_cache_off
 929                 W(b)    __armv6_mmu_cache_flush
 930
 931                 .word   0x000f0000              @ new CPU Id
 932                 .word   0x000f0000
 933                 W(b)    __armv7_mmu_cache_on
 934                 W(b)    __armv7_mmu_cache_off
 935                 W(b)    __armv7_mmu_cache_flush
 936
 937                 .word   0                       @ unrecognised type
 938                 .word   0
 939                 mov     pc, lr
 940  THUMB(         nop                             )
 941                 mov     pc, lr
 942  THUMB(         nop                             )
 943                 mov     pc, lr
 944  THUMB(         nop                             )
 945
 946                 .size   proc_types, . - proc_types
 947
 948                 /*
 949                  * If you get a "non-constant expression in ".if" statement"
 950                  * error from the assembler on this line, check that you have
 951                  * not accidentally written a "b" instruction where you should
 952                  * have written W(b).
 953                  */
 954                 .if (. - proc_types) % PROC_ENTRY_SIZE != 0
 955                 .error "The size of one or more proc_types entries is wrong."
 956                 .endif
 957
 958 /*
 959  * Turn off the Cache and MMU.  ARMv3 does not support
 960  * reading the control register, but ARMv4 does.
 961  *
 962  * On exit,
 963  *  r0, r1, r2, r3, r9, r12 corrupted
 964  * This routine must preserve:
 965  *  r4, r7, r8
 966  */
 967                 .align  5
 968 cache_off:      mov     r3, #12                 @ cache_off function
 969                 b       call_cache_fn
 970
 971 __armv4_mpu_cache_off:
 972                 mrc     p15, 0, r0, c1, c0
 973                 bic     r0, r0, #0x000d
 974                 mcr     p15, 0, r0, c1, c0      @ turn MPU and cache off
 975                 mov     r0, #0
 976                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 977                 mcr     p15, 0, r0, c7, c6, 0   @ flush D-Cache
 978                 mcr     p15, 0, r0, c7, c5, 0   @ flush I-Cache
 979                 mov     pc, lr
 980
 981 __armv3_mpu_cache_off:
 982                 mrc     p15, 0, r0, c1, c0
 983                 bic     r0, r0, #0x000d
 984                 mcr     p15, 0, r0, c1, c0, 0   @ turn MPU and cache off
 985                 mov     r0, #0
 986                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 987                 mov     pc, lr
 988
 989 __armv4_mmu_cache_off:
 990 #ifdef CONFIG_MMU
 991                 mrc     p15, 0, r0, c1, c0
 992                 bic     r0, r0, #0x000d
 993                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
 994                 mov     r0, #0
 995                 mcr     p15, 0, r0, c7, c7      @ invalidate whole cache v4
 996                 mcr     p15, 0, r0, c8, c7      @ invalidate whole TLB v4
 997 #endif
 998                 mov     pc, lr
 999
1000 __armv7_mmu_cache_off:
1001                 mrc     p15, 0, r0, c1, c0
1002 #ifdef CONFIG_MMU
1003                 bic     r0, r0, #0x000d
1004 #else
1005                 bic     r0, r0, #0x000c
1006 #endif
1007                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
1008                 mov     r12, lr
1009                 bl      __armv7_mmu_cache_flush
1010                 mov     r0, #0
1011 #ifdef CONFIG_MMU
1012                 mcr     p15, 0, r0, c8, c7, 0   @ invalidate whole TLB
1013 #endif
1014                 mcr     p15, 0, r0, c7, c5, 6   @ invalidate BTC
1015                 mcr     p15, 0, r0, c7, c10, 4  @ DSB
1016                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
1017                 mov     pc, r12
1018
1019 /*
1020  * Clean and flush the cache to maintain consistency.
1021  *
1022  * On exit,
1023  *  r1, r2, r3, r9, r10, r11, r12 corrupted
1024  * This routine must preserve:
1025  *  r4, r6, r7, r8
1026  */
1027                 .align  5
1028 cache_clean_flush:
1029                 mov     r3, #16
1030                 b       call_cache_fn
1031
1032 __armv4_mpu_cache_flush:
1033                 mov     r2, #1
1034                 mov     r3, #0
1035                 mcr     p15, 0, ip, c7, c6, 0   @ invalidate D cache
1036                 mov     r1, #7 << 5             @ 8 segments
1037 1:              orr     r3, r1, #63 << 26       @ 64 entries
1038 2:              mcr     p15, 0, r3, c7, c14, 2  @ clean & invalidate D index
1039                 subs    r3, r3, #1 << 26
1040                 bcs     2b                      @ entries 63 to 0
1041                 subs    r1, r1, #1 << 5
1042                 bcs     1b                      @ segments 7 to 0
1043
1044                 teq     r2, #0
1045                 mcrne   p15, 0, ip, c7, c5, 0   @ invalidate I cache
1046                 mcr     p15, 0, ip, c7, c10, 4  @ drain WB
1047                 mov     pc, lr
1048
1049 __fa526_cache_flush:
1050                 mov     r1, #0
1051                 mcr     p15, 0, r1, c7, c14, 0  @ clean and invalidate D cache
1052                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1053                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1054                 mov     pc, lr
1055
1056 __armv6_mmu_cache_flush:
1057                 mov     r1, #0
1058                 mcr     p15, 0, r1, c7, c14, 0  @ clean+invalidate D
1059                 mcr     p15, 0, r1, c7, c5, 0   @ invalidate I+BTB
1060                 mcr     p15, 0, r1, c7, c15, 0  @ clean+invalidate unified
1061                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1062                 mov     pc, lr
1063
1064 __armv7_mmu_cache_flush:
1065                 mrc     p15, 0, r10, c0, c1, 5  @ read ID_MMFR1
1066                 tst     r10, #0xf << 16         @ hierarchical cache (ARMv7)
1067                 mov     r10, #0
1068                 beq     hierarchical
1069                 mcr     p15, 0, r10, c7, c14, 0 @ clean+invalidate D
1070                 b       iflush
1071 hierarchical:
1072                 mcr     p15, 0, r10, c7, c10, 5 @ DMB
1073                 stmfd   sp!, {r0-r7, r9-r11}
1074                 mrc     p15, 1, r0, c0, c0, 1   @ read clidr
1075                 ands    r3, r0, #0x7000000      @ extract loc from clidr
1076                 mov     r3, r3, lsr #23         @ left align loc bit field
1077                 beq     finished                @ if loc is 0, then no need to clean
1078                 mov     r10, #0                 @ start clean at cache level 0
1079 loop1:
1080                 add     r2, r10, r10, lsr #1    @ work out 3x current cache level
1081                 mov     r1, r0, lsr r2          @ extract cache type bits from clidr
1082                 and     r1, r1, #7              @ mask of the bits for current cache only
1083                 cmp     r1, #2                  @ see what cache we have at this level
1084                 blt     skip                    @ skip if no cache, or just i-cache
1085                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1086                 mcr     p15, 0, r10, c7, c5, 4  @ isb to sych the new cssr&csidr
1087                 mrc     p15, 1, r1, c0, c0, 0   @ read the new csidr
1088                 and     r2, r1, #7              @ extract the length of the cache lines
1089                 add     r2, r2, #4              @ add 4 (line length offset)
1090                 ldr     r4, =0x3ff
1091                 ands    r4, r4, r1, lsr #3      @ find maximum number on the way size
1092                 clz     r5, r4                  @ find bit position of way size increment
1093                 ldr     r7, =0x7fff
1094                 ands    r7, r7, r1, lsr #13     @ extract max number of the index size
1095 loop2:
1096                 mov     r9, r4                  @ create working copy of max way size
1097 loop3:
1098  ARM(           orr     r11, r10, r9, lsl r5    ) @ factor way and cache number into r11
1099  ARM(           orr     r11, r11, r7, lsl r2    ) @ factor index number into r11
1100  THUMB(         lsl     r6, r9, r5              )
1101  THUMB(         orr     r11, r10, r6            ) @ factor way and cache number into r11
1102  THUMB(         lsl     r6, r7, r2              )
1103  THUMB(         orr     r11, r11, r6            ) @ factor index number into r11
1104                 mcr     p15, 0, r11, c7, c14, 2 @ clean & invalidate by set/way
1105                 subs    r9, r9, #1              @ decrement the way
1106                 bge     loop3
1107                 subs    r7, r7, #1              @ decrement the index
1108                 bge     loop2
1109 skip:
1110                 add     r10, r10, #2            @ increment cache number
1111                 cmp     r3, r10
1112                 bgt     loop1
1113 finished:
1114                 ldmfd   sp!, {r0-r7, r9-r11}
1115                 mov     r10, #0                 @ swith back to cache level 0
1116                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1117 iflush:
1118                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1119                 mcr     p15, 0, r10, c7, c5, 0  @ invalidate I+BTB
1120                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1121                 mcr     p15, 0, r10, c7, c5, 4  @ ISB
1122                 mov     pc, lr
1123
1124 __armv5tej_mmu_cache_flush:
1125 1:              mrc     p15, 0, r15, c7, c14, 3 @ test,clean,invalidate D cache
1126                 bne     1b
1127                 mcr     p15, 0, r0, c7, c5, 0   @ flush I cache
1128                 mcr     p15, 0, r0, c7, c10, 4  @ drain WB
1129                 mov     pc, lr
1130
1131 __armv4_mmu_cache_flush:
1132                 mov     r2, #64*1024            @ default: 32K dcache size (*2)
1133                 mov     r11, #32                @ default: 32 byte line size
1134                 mrc     p15, 0, r3, c0, c0, 1   @ read cache type
1135                 teq     r3, r9                  @ cache ID register present?
1136                 beq     no_cache_id
1137                 mov     r1, r3, lsr #18
1138                 and     r1, r1, #7
1139                 mov     r2, #1024
1140                 mov     r2, r2, lsl r1          @ base dcache size *2
1141                 tst     r3, #1 << 14            @ test M bit
1142                 addne   r2, r2, r2, lsr #1      @ +1/2 size if M == 1
1143                 mov     r3, r3, lsr #12
1144                 and     r3, r3, #3
1145                 mov     r11, #8
1146                 mov     r11, r11, lsl r3        @ cache line size in bytes
1147 no_cache_id:
1148                 mov     r1, pc
1149                 bic     r1, r1, #63             @ align to longest cache line
1150                 add     r2, r1, r2
1151 1:
1152  ARM(           ldr     r3, [r1], r11           ) @ s/w flush D cache
1153  THUMB(         ldr     r3, [r1]                ) @ s/w flush D cache
1154  THUMB(         add     r1, r1, r11             )
1155                 teq     r1, r2
1156                 bne     1b
1157
1158                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1159                 mcr     p15, 0, r1, c7, c6, 0   @ flush D cache
1160                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1161                 mov     pc, lr
1162
1163 __armv3_mmu_cache_flush:
1164 __armv3_mpu_cache_flush:
1165                 mov     r1, #0
1166                 mcr     p15, 0, r1, c7, c0, 0   @ invalidate whole cache v3
1167                 mov     pc, lr
1168
1169 /*
1170  * Various debugging routines for printing hex characters and
1171  * memory, which again must be relocatable.
1172  */
1173 #ifdef DEBUG
1174                 .align  2
1175                 .type   phexbuf,#object
1176 phexbuf:        .space  12
1177                 .size   phexbuf, . - phexbuf
1178
1179 @ phex corrupts {r0, r1, r2, r3}
1180 phex:           adr     r3, phexbuf
1181                 mov     r2, #0
1182                 strb    r2, [r3, r1]
1183 1:              subs    r1, r1, #1
1184                 movmi   r0, r3
1185                 bmi     puts
1186                 and     r2, r0, #15
1187                 mov     r0, r0, lsr #4
1188                 cmp     r2, #10
1189                 addge   r2, r2, #7
1190                 add     r2, r2, #'0'
1191                 strb    r2, [r3, r1]
1192                 b       1b
1193
1194 @ puts corrupts {r0, r1, r2, r3}
1195 puts:           loadsp  r3, r1
1196 1:              ldrb    r2, [r0], #1
1197                 teq     r2, #0
1198                 moveq   pc, lr
1199 2:              writeb  r2, r3
1200                 mov     r1, #0x00020000
1201 3:              subs    r1, r1, #1
1202                 bne     3b
1203                 teq     r2, #'\n'
1204                 moveq   r2, #'\r'
1205                 beq     2b
1206                 teq     r0, #0
1207                 bne     1b
1208                 mov     pc, lr
1209 @ putc corrupts {r0, r1, r2, r3}
1210 putc:
1211                 mov     r2, r0
1212                 mov     r0, #0
1213                 loadsp  r3, r1
1214                 b       2b
1215
1216 @ memdump corrupts {r0, r1, r2, r3, r10, r11, r12, lr}
1217 memdump:        mov     r12, r0
1218                 mov     r10, lr
1219                 mov     r11, #0
1220 2:              mov     r0, r11, lsl #2
1221                 add     r0, r0, r12
1222                 mov     r1, #8
1223                 bl      phex
1224                 mov     r0, #':'
1225                 bl      putc
1226 1:              mov     r0, #' '
1227                 bl      putc
1228                 ldr     r0, [r12, r11, lsl #2]
1229                 mov     r1, #8
1230                 bl      phex
1231                 and     r0, r11, #7
1232                 teq     r0, #3
1233                 moveq   r0, #' '
1234                 bleq    putc
1235                 and     r0, r11, #7
1236                 add     r11, r11, #1
1237                 teq     r0, #7
1238                 bne     1b
1239                 mov     r0, #'\n'
1240                 bl      putc
1241                 cmp     r11, #64
1242                 blt     2b
1243                 mov     pc, r10
1244 #endif
1245
1246                 .ltorg
1247
1248 #ifdef CONFIG_ARM_VIRT_EXT
1249 .align 5
1250 __hyp_reentry_vectors:
1251                 W(b)    .                       @ reset
1252                 W(b)    .                       @ undef
1253                 W(b)    .                       @ svc
1254                 W(b)    .                       @ pabort
1255                 W(b)    .                       @ dabort
1256                 W(b)    __enter_kernel          @ hyp
1257                 W(b)    .                       @ irq
1258                 W(b)    .                       @ fiq
1259 #endif /* CONFIG_ARM_VIRT_EXT */
1260
1261 __enter_kernel:
1262                 mov     r0, #0                  @ must be 0
1263  ARM(           mov     pc, r4  )               @ call kernel
1264  THUMB(         bx      r4      )               @ entry point is always ARM
1265
1266 reloc_code_end:
1267
1268                 .align
1269                 .section ".stack", "aw", %nobits
1270 .L_user_stack:  .space  4096
1271 .L_user_stack_end: